WO2015000271A1 - 移位寄存器单元及驱动方法、移位寄存器电路及显示装置 - Google Patents

移位寄存器单元及驱动方法、移位寄存器电路及显示装置 Download PDF

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韩承佑
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to the field of display manufacturing, and in particular to a shift register unit and a driving method, a shift register circuit and a display device. Background technique
  • GOA Gate Driver on Array
  • the shift register circuit includes a plurality of shift register units, each shift register unit corresponding to a gate line, and the output end of each shift register unit is connected to a gate line; and the output end of a shift register unit Connect to the input of the next shift register unit.
  • each shift register unit in a conventional shift register circuit only provides a signal input corresponding to a gate line of one row of pixels.
  • the number of GOA unit circuits is required to be the same as the number of gate lines in the display area, so the resolution becomes more and more
  • Embodiments of the present invention provide a shift register unit and a driving method, a shift register circuit, and a display device, which are capable of realizing output of two gate line signals in one shift register unit, which is convenient for circuit integrated design of products, and is beneficial to Achieve a narrow frame of the product.
  • a shift register unit including: a first input module, a second input module, a first gate line driving signal module, a second gate line driving signal module, a pull-down module, and a reset module;
  • the first input module is connected to the input end and the first node, and is configured to input to the first node Entering the first voltage;
  • the first gate line driving signal module is connected to the first clock signal end, the first output end, and the first node, for storing the first voltage, and at the first voltage and the first clock signal Outputting a first gate line driving signal through the first output terminal under control of a clock signal of the terminal;
  • the second input module is connected to the second node and the first output terminal for outputting a second voltage to the second node under the action of the first gate line driving signal;
  • the second gate line driving signal module is connected to the third node, the second output end, the second clock signal end and the second node for controlling clock signals at the second voltage and the second clock signal end Outputting a second gate line driving signal through the second output terminal, and outputting a third voltage at the third node;
  • the pull-down module is connected to the reference voltage terminal and the first node, the second node, the third node, the first output terminal, and the second output terminal, when the first gate line driving signal is outputted by the first output terminal Pulling a voltage of the third node and the second output terminal to a voltage of the reference voltage terminal; and applying a voltage of the first node and the first output terminal when the second output terminal outputs a second gate line driving signal Pulling the voltage to the reference voltage terminal;
  • the reset module is connected to the reset terminal and the second node, the second output terminal, and the reference voltage terminal, and is configured to pull the voltages of the second node and the second output terminal under the signal control of the reset terminal The voltage at the reference voltage terminal.
  • the pull-down module includes a first pull-down unit, a second pull-down unit, and a reset unit;
  • the first pull-down unit is connected to the first node, the third node, the second output end, and the reference voltage terminal, and is configured to control the second output end under the control of the first voltage
  • the voltage of the third node is pulled to the voltage of the reference voltage terminal;
  • the second pull-down unit is connected to the first node, the third node, the first output end, and the reference voltage end, and is configured to, under the control of the third voltage, the first node and the The voltage of the first output terminal is pulled to the voltage of the reference voltage terminal;
  • a reset unit connected to the first node, the first output end, the second output end, and the reference voltage end, configured to control the first node under control of a second gate line driving signal of the second output end And a voltage of the first output terminal is pulled to a voltage of the reference voltage terminal.
  • the pull-down module further includes: a first output control unit, connected to the second node, the first output end, and a reference voltage end, when the voltage of the second node reaches a second voltage, under the control of the second voltage The voltage at the first output is pulled to the voltage at the reference voltage terminal.
  • the first input module includes:
  • a first switching transistor a source and a gate of the first switching transistor are connected to the input terminal, and a drain of the first switching transistor is connected to the first node.
  • the first gate line driving signal module includes: a second switching transistor and a first capacitor;
  • a first pole of the first capacitor is connected to a gate of the second switching transistor and the first node, and a second pole of the first capacitor is connected to a drain of the second switching transistor, the second A source of the switching transistor is coupled to the first clock signal terminal; a drain of the second switching transistor is coupled to the first output terminal.
  • the second input module includes: a third switching transistor, a source and a gate of the third switching transistor are connected to the first output end, and a drain of the third switching transistor is connected to the first Two nodes.
  • the second gate line driving signal module includes: a fourth switching transistor and a second capacitor;
  • a source of the fourth switching transistor is connected to the second clock signal end, a gate of the fourth switching transistor is connected to the second node, and a drain of the fourth switching transistor is connected to the second output end ;
  • the first pole of the second capacitor is connected to the second node, the second pole of the second capacitor is connected to the second output end, and the second output end is connected to the third node.
  • the second gate line driving signal module includes: a fourth switching transistor, an eighth switching transistor, and a second capacitor;
  • a source of the fourth switching transistor is connected to the second clock signal end, a gate of the fourth switching transistor is connected to the second node, and a drain of the fourth switching transistor is connected to the second output end ;
  • a gate of the eighth switching transistor is connected to the second output end, a source of the eighth switching transistor is connected to the second clock signal end, and a drain of the eighth switching transistor is connected to the third node ;
  • a first pole of the second capacitor is connected to the second node, and a second pole of the second capacitor Connecting the second output.
  • the second output is connected to the third node.
  • the reset module includes: a thirteenth switching transistor and a fourteenth switching transistor;
  • a gate of the thirteenth switching transistor is connected to the reset terminal, a source of the thirteenth switching transistor is connected to the second node, and a drain of the thirteenth switching transistor is connected to the reference voltage terminal;
  • a gate of the fourteenth switching transistor is connected to the reset terminal, a source of the fourteenth switching transistor is connected to the second output terminal, and a drain of the fourteenth switching transistor is connected to the reference voltage terminal .
  • the first pull-down unit includes: a seventh switching transistor
  • a gate of the seventh switching transistor is connected to the first node, a source of the seventh switching transistor is connected to the third node, and a drain of the seventh switching transistor is connected to the reference voltage terminal.
  • the first pull-down unit further includes: a sixth switching transistor,
  • a gate of the sixth switching transistor is connected to the first node, a source of the sixth switching transistor is connected to the second output terminal, and a drain of the sixth switching transistor is connected to the reference voltage terminal;
  • the second pulldown unit includes:
  • a gate of the ninth switching transistor is connected to the third node, a source of the ninth switching transistor is connected to the first node, and a drain of the ninth switching transistor is connected to the reference voltage terminal;
  • a gate of the tenth switching transistor is connected to the third node, a source of the tenth switching transistor is connected to the first output terminal, and a drain of the tenth switching transistor is connected to the reference voltage terminal.
  • the reset unit includes:
  • a gate of the eleventh switching transistor is connected to the second output end, a source of the eleventh switching transistor is connected to the first node, and a drain of the eleventh switching transistor is connected The reference voltage terminal;
  • a gate of the twelfth switching transistor is connected to the second output end, a source of the twelfth switching transistor is connected to the first output end, and a drain of the twelfth switching transistor is connected to the reference Voltage terminal.
  • the first output control unit includes: a fifth switching transistor
  • a gate of the fifth switching transistor is connected to the second node, a source of the fifth switching transistor is connected to the first output terminal, and a drain of the fifth switching transistor is connected to the reference voltage terminal.
  • a method of driving a shift register unit including:
  • the first input module receives an input signal through the input terminal to input a first voltage to the first node until the potential of the first node reaches the first voltage, and the first gate line driving signal module is used to The first voltage is stored, and the potential of the first node is maintained at a first voltage;
  • the first voltage control the first gate line driving signal module outputs a signal of the first clock signal end as a first gate line driving signal through the first output end
  • the first voltage control pull-down module will be The voltages of the three nodes and the second output are pulled to the voltage of the reference voltage terminal, and the second input module inputs the second voltage to the second node under the action of the first gate line driving signal until the potential of the second node reaches the
  • the second voltage is stored by the second gate line driving signal module, and the potential of the second node is maintained as a second voltage;
  • the second voltage control the second gate line driving signal module outputs a signal of the second clock signal end as a second gate line driving signal through the second output end, and the second gate line driving signal controls the second
  • the third node outputs a third voltage
  • the third node controls the pull-down module to pull a voltage of the first node and the first output terminal to a voltage of the reference voltage terminal
  • the second gate line driving signal controls the pull-down
  • the module pulls a voltage of the first node and the first output terminal to a voltage of the reference voltage terminal;
  • the reset module receives a reset signal through the reset terminal to pull the voltages of the second node and the second output terminal to the voltage of the reference voltage terminal.
  • the pull-down module includes a first pull-down unit, a second pull-down unit, and a reset unit
  • the second stage further includes: the first voltage controlling the first pull-down module to be a third node And the voltage of the second output is pulled to the voltage of the reference voltage terminal;
  • the third stage further includes: the third node controlling the second pull-down unit to pull a voltage of the first node and the first output terminal to a voltage of the reference voltage terminal, and the second gate line driving signal control station
  • the reset unit pulls the voltages of the first node and the first output terminal to the voltage of the reference voltage terminal.
  • the pull-down module further includes a first output control unit
  • the third stage further includes: the second voltage controlling the first output control unit to pull a voltage of the first output terminal to a voltage of the reference voltage terminal.
  • the first input module of the shift register unit includes the first switch transistor
  • the first stage further includes: the first switching transistor is turned on.
  • the first gate line driving signal module of the shift register unit includes a second switching transistor and a first capacitor
  • the first stage further includes: the first voltage charging the first capacitor until the first node voltage rises to the first voltage, the first capacitor storing the first voltage, The second switching transistor is turned on;
  • the second phase further includes: the second switching transistor being turned on.
  • the second input module of the shift register unit includes a third switch transistor
  • the second stage further includes: the third switching transistor is turned on.
  • the second gate line driving signal module of the shift register unit includes a fourth switching transistor and a second capacitor
  • the second stage further includes: the second voltage charging the second capacitor until the second node voltage rises to the second voltage, the second capacitor storing the second voltage, The fourth switching transistor is turned on;
  • the third stage further includes: the fourth switching transistor is turned on.
  • the second gate line driving signal module of the shift register unit includes a fourth switching transistor, an eighth switching transistor, and a second capacitor
  • the second stage further includes: the second voltage charging the second capacitor until the second node voltage rises to the second voltage, and the second capacitor stores the second voltage, The fourth switching transistor is turned on;
  • the third stage further includes: the fourth switching transistor is turned on, and the eighth switching transistor is turned on.
  • the reset module of the shift register unit includes the thirteenth switching transistor and the fourteenth switching transistor
  • the fourth stage includes: the thirteenth switching transistor and the fourteenth switching transistor being turned on.
  • the first pull-down unit of the shift register unit includes the seventh switch transistor
  • the second stage further includes: the seventh switching transistor is turned on.
  • the first pull-down unit of the shift register unit further includes a sixth switch transistor
  • the second stage further includes: the sixth switching transistor is turned on.
  • the second pull-down unit of the shift register unit includes the ninth switch transistor and the tenth switch transistor
  • the third stage further includes: the ninth switching transistor is turned on, and the tenth switching transistor is turned on.
  • the reset unit of the shift register unit includes an eleventh switching transistor and a twelfth switching transistor
  • the third stage further includes: the eleventh switching transistor and the twelfth switching transistor being turned on.
  • the first output control unit of the shift register unit includes a fifth switching transistor
  • the third stage further includes: the fifth switching transistor is turned on.
  • a shift register circuit comprising a plurality of cascaded shift register units, wherein the shift register unit is any one of the shift register units described above;
  • each shift register unit is coupled to the second output of the adjacent previous shift register unit, each of the shift register units An output is coupled to the reset terminal of the adjacent previous shift register unit, and the second output of each shift register unit is coupled to the adjacent next shift register At the input of the element, the reset terminal of each shift register unit is coupled to the first output of the adjacent next shift register unit.
  • a display device including the shift register circuit described above.
  • the shift register unit and the driving method thereof, the shift register circuit and the display device provided by the embodiments of the present invention can realize the output of two gate line signals in one shift register unit by using the double gate line driving signal module, which is convenient for the product.
  • the circuit is integrated and designed to facilitate the narrow frame of the product.
  • FIG. 1 is a schematic diagram showing the circuit structure of a shift register circuit according to an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic structural diagram of a pull-down module according to an embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 6 is a schematic diagram of a circuit structure of another shift register unit according to an embodiment of the present invention.
  • FIG. 7 is a schematic diagram of a circuit structure of still another shift register unit according to an embodiment of the present invention.
  • FIG. 8 is a schematic diagram of a circuit structure of still another shift register unit according to an embodiment of the present invention.
  • FIG. 9 is a schematic diagram of a driving timing signal of a shift register unit according to an embodiment of the present invention.
  • FIG. 10 is a schematic diagram of driving timing signals of a shift register unit according to another embodiment of the present invention.
  • the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the sources and drains of the transistors used herein are symmetrical, the source and the drain are indistinguishable. of. In the embodiment of the present invention, in order to distinguish the two poles except the gate of the transistor, one of the poles is referred to as a source and the other pole is referred to as a drain. According to the form in the drawing, the middle end of the transistor is the gate, the signal input terminal is the source, and the signal output terminal is the drain. In addition, the transistors used in the embodiments of the present invention are P or N type transistors, the P type transistors are turned on when the gate is at a low level, and the N type transistors are turned on when the gate is at a high level.
  • a shift shift register circuit provided by an embodiment of the present invention includes a plurality of shift register units connected in series, each shift register unit including a first output end and a second output end, a first output end and a second output The terminals are respectively connected to a gate line, and the input end of each shift register unit is connected to the second output end of the adjacent previous shift register unit except for the first shift register unit and the last shift register unit.
  • the first output of the shift register unit is connected to the reset end of the adjacent previous shift register unit, and the second output of each shift register unit is connected to the input of the adjacent next shift register unit.
  • the reset end of the shift register unit is connected to the first output terminal of the adjacent next shift register unit; further, the input end of the first shift register unit receives the frame start signal (STV), the first shift The first output of the register unit is connected to a gate line, and the second output of the first shift register unit is connected to the input of the second shift register unit; the last shift The input terminal of the bit register unit is connected to the second output terminal of the adjacent previous shift register unit, and the first output terminal of the last shift register unit is connected to the reset terminal of the adjacent previous shift register unit, and finally
  • the reset terminal of a shift register unit is idle or connected to its own reset terminal, or can be connected to the output of the redundant shift register unit.
  • the redundant shift register unit is mainly at least one shift register unit added for the last shift register unit, but the output of the added shift register unit is not connected to the gate line for gate signal output, only for the last A shift register unit functions as a reset, and thus the redundant shift register unit can be the same or different from the shift register unit structure of the present application.
  • the shift register circuit shown in FIG. 1 includes several cascaded shift registers.
  • the first output terminal OUTPUT1 of the shift register unit SR1 is connected to a gate line OG1;
  • the second output terminal OUTPUT2 of the shift register unit SR1 is connected to a gate line OG2, and is connected to the input terminal INPUT2 of the shift register unit SR2;
  • the first output terminal OUTPUT3 of the shift register unit SR2 is connected to the reset terminal RESET1 of the shift register unit SR1, and is connected to a gate line OG3;
  • the second output terminal OUTPUT4 of the shift register unit SR2 is connected to the input of the next shift register unit.
  • the first output terminal OUTPUT2n-1 of the shift register unit SRn is connected to the reset terminal RESETn-1 of the previous shift register unit, and is connected to a gate line OG2n-1, the shift register unit SRn
  • the second output terminal OUTPUT2n is connected to a gate line OG2n, and the other shift register units are connected in accordance with this method.
  • Each of the shift register units includes a first clock signal terminal CLK1, a second clock signal terminal CLK2, and a reference voltage terminal VGL, wherein the first clock signal terminal CLK1 is connected to the system first clock signal CLOCK1, and the second clock signal terminal CLK2 The system second clock signal CLOCK2 is connected, and the reference voltage terminal VGL is connected to the common voltage VGL.
  • the high or low duty cycle of CLOCK2 is 1:2 (that is, the duty ratios of CLOCK1 and CLOCK2 are both 50%), and the two phases are opposite, namely: CLOCK1 low level signal after CLOCK2 The low-level signal starts. After the low-level signal of CLOCK2 ends, the next low-level clock signal of CLOCK1 starts. After this cycle, the output of the high-level signal is similar, and will not be described again.
  • the first shift register unit is SR1
  • the input signal INPUT1 of the shift register unit SR1 (shown as an input signal in FIGS. 9 and 10) is an active pulse signal, in one
  • the activation pulse signal may be, for example, a frame start signal STV, and the system first clock signal CLOCK1 starts outputting after the end of the STV signal.
  • FIG. 2 is a schematic structural diagram of any shift register unit in the above shift register circuit according to an embodiment of the present invention, including: a first input module 1 1 , a second input module 12 , a first gate line driving signal module 13 , a second gate line driving signal module 14, a pull-down module 15 and a reset module 16;
  • the first input module 11 is connected to the input terminal INPUT and the first node PU1 for inputting the first voltage VI to the first node PU1;
  • the first gate line driving signal module 13 is connected to the first clock signal terminal CLK1 and the first output
  • the terminal OUTPUT1 and the first node PU1 are configured to store the first voltage VI, and output the first gate line driving signal through the first output terminal OUTPUT 1 under the control of the first voltage VI and the clock signal of the first clock signal terminal CLK1;
  • the second input module 12 is connected to the second node PU2 and the first output terminal 0UTPUT1 for outputting the second voltage V2 to the second node PU2 under the action of the first gate line driving signal;
  • the second gate line driving signal module 14 is connected to the third node PD, the second output terminal OUTPUT2, the second clock signal terminal CLK2 and the second node PU2 for clock signal control at the second voltage V2 and the second clock signal terminal CLK2
  • the second gate line driving signal is outputted through the second output terminal OUTPUT2, and the third voltage V3 is outputted at the third node PD;
  • the pull-down module 15 is connected to the reference voltage terminal VGL and the first node PU1, the third node PD, and the first output terminal.
  • the terminal OUTPUT2 outputs a voltage of the first node PU1 and the first output terminal OUTPUT1 to the voltage of the reference voltage terminal VGL when the second gate line driving signal is output;
  • the reset module 16 is connected to the reset terminal RESET and the second node PU2, the second output terminal OUTPUT2 and the reference voltage terminal VGL for pulling the voltages of the second node PU2 and the second output terminal OUTPUT2 under the signal control of the reset terminal RESET The voltage at the reference voltage terminal VGL.
  • the pull-down module 15 includes a first pull-down unit 151, a second pull-down unit 152, and a reset unit 153;
  • a first pull-down unit 151 connected to the first node PU1, the third node PD, the second output terminal OUTPUT2, and the reference voltage terminal VGL, for controlling the second output terminal OUTPUT2 and the third node under the control of the first voltage VI
  • the voltage of the PD is pulled to the voltage of the reference voltage terminal VGL.
  • a second pull-down unit 152 is connected to the first node PU1, the third node PD, the first output terminal OUTPUT1 and the reference voltage terminal VGL for controlling the first node PU1 and the first output terminal OUTPUT under the control of the third voltage V3
  • the voltage of 1 is pulled to the voltage of the reference voltage terminal VGL.
  • the reset unit 153 is connected to the first node PU1, the first output terminal 0UPUT1, the second output terminal OUTPUT2, and the reference voltage terminal VGL for controlling the first node PU1 under the control of the second gate line driving signal of the second output terminal OUTPUT2 And the first output of the OUTPUT1 The voltage is pulled to the voltage of the reference voltage terminal VGL.
  • the pull-down module 15 further includes:
  • the first output control unit 154 is connected to the second node PU2, the first output terminal OUTPUT1 and the reference voltage terminal VGL for using the second voltage V2 when the voltage of the second node PU2 reaches the second voltage V2.
  • the voltage of an output terminal OUTPUT1 is pulled to the voltage of the reference voltage terminal VGL.
  • the shift register unit provided by the embodiment of the invention can realize the output of two gate line signals in one shift register unit by using the double gate line driving signal module, thereby facilitating the circuit integrated design of the product and facilitating the narrow product. Framed.
  • FIG. 5 another embodiment of the present invention provides a circuit structure diagram of a shift register unit, including: a first input module, a second input module, a first gate line driving signal module, and a second gate line driving. Signal module, pull-down module and reset module; where:
  • the first input module includes: a first switching transistor T1, a source of the first switching transistor T1 and a gate connection input terminal INPUT, and a drain of the first switching transistor T1 is connected to the first node PU1.
  • the first gate line driving signal module includes: a second switching transistor T2 and a first capacitor C1; a first pole of the first capacitor C1 is connected to a gate of the second switching transistor T2 and a first node PU1, and a second capacitor C1 is second The pole is connected to the drain of the second switching transistor T2, the source of the second switching transistor T2 is connected to the first clock signal terminal CLK1, and the drain of the first switching transistor T2 is connected to the first output terminal OUTPUT1.
  • the second input module includes: a third switching transistor T3, a source and a gate of the third switching transistor T3 are connected to the first output terminal OUTPUT1, and a drain of the third switching transistor T3 is connected to the second node PU2.
  • the second gate line driving signal module includes: a fourth switching transistor T4 and a second capacitor C2; a source of the fourth switching transistor T4 is connected to the second clock signal terminal CLK2, and a gate of the fourth switching transistor T4 is connected to the second node PU2, The drain of the fourth switching transistor T4 is connected to the second output terminal OUTPUT2; the first pole of the second capacitor C2 is connected to the second node PU2, the second pole of the second capacitor C2 is connected to the second output terminal OUTPUT2, and the second output terminal OUTPUT2 is connected.
  • the third node PD The third node PD.
  • the pull-down module includes a first pull-down unit, a second pull-down unit, and a reset unit, where: the first pull-down unit includes: a seventh switching transistor T7; a gate of the seventh switching transistor T7 The pole is connected to the first node PU1, the source of the seventh switching transistor T7 is connected to the second output terminal OUTPUT2, and the drain of the seventh switching transistor T7 is connected to the reference voltage terminal VGL.
  • the second pull-down unit includes: a ninth switching transistor T9 and a tenth switching transistor T10, wherein a gate of the ninth switching transistor T9 is connected to the second output terminal OUTPUT2, and a source of the ninth switching transistor T9 is connected to the first node PU1,
  • the drain of the nine-switch transistor T9 is connected to the reference voltage terminal VGL;
  • the gate of the tenth switching transistor T10 is connected to the second output terminal OUTPUT2, the source of the tenth switching transistor T10 is connected to the first output terminal OUTPUT1, and the drain of the tenth switching transistor T10
  • the pole is connected to the reference voltage terminal VGL.
  • the reset unit includes: an eleventh switching transistor T11 and a twelfth switching transistor T12; a gate of the eleventh switching transistor T1 1 is connected to the second output terminal OUTPUT2, and a source of the eleventh switching transistor T1 1 is connected to the first node PU1
  • the drain of the eleventh switching transistor T1 1 is connected to the reference voltage terminal VGL; the gate of the twelfth switching transistor T12 is connected to the second output terminal OUTPUT2, and the source of the twelfth switching transistor T12 is connected to the first output terminal OUTPUT1,
  • the drain of the twelve switching transistor T12 is connected to the reference voltage terminal VGL.
  • the reset module includes: a thirteenth switching transistor T13 and a fourteenth switching transistor T14; a thirteenth switching transistor T13 having a gate connected to the reset terminal RESET, and a thirteenth switching transistor T13 having a source connected to the second node PU2, the thirteenth The drain of the switching transistor T13 is connected to the reference voltage terminal VGL; the gate of the fourteenth switching transistor T14 is connected to the reset terminal RESET, the source of the fourteenth switching transistor T14 is connected to the second output terminal OUTPUT2, and the drain of the fourteenth switching transistor T14 The pole is connected to the reference voltage terminal.
  • the pull-down module on the basis of FIG. 5 further includes:
  • the first output control unit includes: a fifth switching transistor T5; a gate of the fifth switching transistor T5 is connected to the second node PU2, and a source of the fifth switching transistor T5 is connected to the first output terminal OUTPUT1, and the fifth switching transistor T5 is drained.
  • the pole is connected to the reference voltage terminal VGL.
  • the first pull-down unit further includes: a sixth switching transistor T6, a gate of the sixth switching transistor T6 is connected to the first node PU1, and a source of the sixth switching transistor T6 is connected to the second output terminal OUTPUT2, sixth The drain of the switching transistor T6 is connected to the reference voltage terminal VGL.
  • the second gate line driving signal module includes: a fourth switching transistor T4, an eighth switching transistor ⁇ 8, and a second capacitor C2;
  • the source of the fourth switching transistor T4 is connected to the second clock signal terminal CLK2, the gate of the fourth switching transistor T4 is connected to the second node PU2, the drain of the fourth switching transistor is connected to the second output terminal OUTPUT2, and the eighth switching transistor T8 is The gate is connected to the second output terminal OUTPUT2, the source of the eighth switching transistor T8 is connected to the second clock signal terminal CLK2, the drain of the eighth switching transistor T8 is connected to the third node PD; the first pole of the second capacitor C2 is connected to the second node The second pole of the second capacitor C2 is connected to the second output terminal OUTPUT2.
  • the second output terminal OUTPUT2 is connected to the third node PD.
  • the shift register unit provided by the embodiment of the invention can realize the output of two gate line signals in one shift register unit by using the double gate line driving signal module, thereby facilitating the circuit integrated design of the product and facilitating the narrow product. Framed.
  • Embodiments of the present invention also provide a driving method of a shift register unit, which is referred to a figure.
  • the method includes:
  • the first input module receives the input signal through the input terminal to input the first voltage to the first node until the potential of the first node reaches the first voltage, and stores the first voltage through the first gate line driving signal module, and Keeping the potential of the first node as the first voltage;
  • the first voltage control first gate line driving signal module outputs the signal of the first clock signal end as the first gate line driving signal through the first output end
  • the first voltage control pull-down module outputs the third node and the second output.
  • the voltage of the terminal is pulled to the voltage of the reference voltage terminal
  • the second input module inputs the second voltage to the second node under the action of the first gate line driving signal until the potential of the second node reaches the second voltage, and the signal is driven by the second gate line.
  • the module stores the second voltage and maintains the potential of the second node as the second voltage
  • the second voltage control second gate line driving signal module outputs the signal of the second clock signal end as the second gate line driving signal through the second output end, and the second gate line driving signal controls the third node to output the third voltage.
  • the third node controls the pull-down module to pull the voltage of the first node and the first output terminal to the voltage of the reference voltage terminal, and the second gate line driving signal controls the pull-down module to pull the voltage of the first node and the first output terminal to the voltage of the reference voltage terminal;
  • the reset module receives the reset signal through the reset terminal to pull the voltages of the second node and the second output terminal to the voltage of the reference voltage terminal.
  • the pull-down module when the pull-down module includes a first pull-down unit, a second pull-down unit And when resetting the unit,
  • the second stage further includes: the first voltage controlling the first pull-down module to pull the voltages of the third node and the second output to the voltage of the reference voltage terminal;
  • the third stage further includes: the third node controlling the second pull-down unit to pull a voltage of the first node and the first output terminal to a voltage of the reference voltage terminal, and the second gate line driving signal control station
  • the reset unit further pulls the voltages of the first node and the first output terminal to the voltage of the reference voltage terminal.
  • the pull-down module further includes a first output control unit
  • the third stage the second voltage controls the first output control unit to pull a voltage of the first output to the The voltage at the reference voltage terminal.
  • the first input module of the shift register unit includes a first switching transistor
  • the first stage further includes: the first switching transistor is turned on.
  • the first gate line driving signal module of the shift register unit includes the second switching transistor and the first capacitor
  • the first stage further includes: the first voltage charging the first capacitor until the first node voltage rises to the first voltage, the first capacitor storing the first voltage, The second switching transistor is turned on;
  • the second phase further includes: the second switching transistor being turned on.
  • the second input module of the shift register unit includes a third switching transistor
  • the second stage further includes: the third switching transistor is turned on.
  • the second gate line driving signal module of the shift register unit includes the fourth switching transistor and the second capacitor
  • the second stage further includes: the second voltage charging the second capacitor until the second node voltage rises to the second voltage, the second capacitor storing the second voltage, The fourth switching transistor is turned on;
  • the third stage further includes: the fourth switching transistor is turned on.
  • the second gate line driving signal module of the shift register unit includes a fourth switching transistor, an eighth switching transistor, and a second capacitor
  • the second stage further includes: the second voltage charging the second capacitor until the second node voltage rises to the second voltage, the second capacitor storing the second voltage, The fourth switching transistor is turned on;
  • the third stage further includes: the fourth switching transistor is turned on, and the eighth switching transistor is turned on.
  • the reset module of the shift register unit includes a thirteenth switching transistor and a fourteenth switching transistor
  • the fourth stage includes: the thirteenth switching transistor and the fourteenth switching transistor being turned on.
  • the first pull down unit of the shift register unit includes a seventh switch transistor
  • the second stage further includes: the seventh switching transistor is turned on.
  • the first pull-down unit of the shift register unit further includes a sixth switching transistor
  • the second stage further includes: the sixth switching transistor is turned on.
  • the second pull-down unit of the shift register unit includes a ninth switching transistor and a tenth switching transistor
  • the third stage further includes: the ninth switching transistor is turned on, and the tenth switching transistor is turned on.
  • the reset unit of the shift register unit includes an eleventh switching transistor and a twelfth switching transistor
  • the third stage further includes: the eleventh switching transistor and the twelfth switching transistor being turned on.
  • the first output control unit of the shift register unit includes a fifth switching transistor
  • the third stage further includes: the fifth switching transistor is turned on.
  • an N-type transistor is used as an example for all transistors, that is, when the gate voltage is at a high level, the corresponding switching transistor is in an on state, and at this time, the gate line driving signals output by the first output terminal and the second output terminal are both It is high level, and the reference voltage terminal can provide pull-down voltage for the circuit in the form of low level or direct ground.
  • the shift register provided in Figure 5.
  • the schematic diagram of the circuit structure of the unit and the driving timing signal shown in FIG. 9 include the following steps.
  • the first switching transistor T1 is turned on, the second switching transistor T2 is turned on, the first input module sends the first voltage VI of the input terminal to the first node PU1, and the first gate line driving signal module passes the first
  • the capacitor C1 stores the first voltage VI, and maintains the potential of the first node PU1 as the first voltage VI.
  • the voltage of the first node PU1 needs to be in the presence of the first capacitor C1.
  • the first capacitor C1 is charged to remain at the first voltage VI.
  • the first voltage VI controls the first gate line driving signal module, and the second switching transistor T2 is kept turned on, and the signal of the first clock signal terminal CLK1 is used as the first gate line driving signal through the first output terminal OUTPT1.
  • the first voltage VI controls the first pull-down unit, turns on the seventh switching transistor T7, and pulls the voltage of the third node PD to the voltage of the reference voltage terminal through the seventh switching transistor T7; the first gate line driving signal guide Passing the third switching transistor T3, the second input module inputs the first gate line driving signal to the second node PU2 and stores the second gate line driving signal module through the second capacitor C2, and maintains the voltage of the second node PU2 as the second Voltage V2;
  • the voltage of the second node PU2 needs to be maintained at the second voltage V2 after the second capacitor C2 is charged.
  • the second voltage V2 controls the fourth switching transistor T4 to be turned on, and the second gate line driving signal module outputs the signal of the second clock signal terminal CLK2 as the second gate line driving signal through the second output terminal OUTPUT2.
  • the second gate line driving signal is directly used as the third voltage V3 of the third node, and the third node controls the ninth switching transistor T9 of the second pull-down unit to be turned on.
  • the third node controls the tenth switching transistor T10 of the second pull-down unit to turn on the voltage of the first output terminal OUTPUT1 to the voltage of the reference voltage terminal; the second gate line driving The signal control eleventh switching transistor T11 and twelfth switching transistor T12 are turned on, and the reset unit pulls the voltage of the first node PU1 to the voltage of the reference voltage terminal through the eleventh switching transistor T1 1 , and the reset unit passes the twelfth switching transistor T12 pulls the voltage of the first output terminal OUTPUT1 to the voltage of the reference voltage terminal.
  • the reset module receives the reset signal through the reset terminal RESET, turns on the thirteenth switching transistor T13 and the fourteenth switching transistor T14, and passes through the thirteenth switching crystal
  • the tube T13 pulls the voltage of the second node PU2 to the voltage of the reference voltage terminal, and pulls the voltage of the second output terminal OUTPUT2 to the voltage of the reference voltage terminal through the fourteenth switching transistor T14.
  • the first voltage VI controls the first pull-down module to pull the voltage of the second output terminal OUTPUT2 to the voltage of the reference voltage terminal through the sixth switching transistor T6, thereby preventing the second output terminal OUTPUT2 from causing multiple outputs, and Since the level of the second clock signal terminal is low level, the voltage of the reference voltage terminal is also low level, so the fourth switching transistor T4 and the sixth switching transistor T6 form an inverter structure, which can be used for the second output terminal OUTPUT2 The voltage forms a double pull-down structure, and the OUTPUT2 multiple output is well avoided. In addition, the fourth switching transistor T4 is also used to provide the second gate line driving signal in the third stage.
  • the second voltage V2 controls the fifth switching transistor T5 to be turned on, and the first output control unit pulls the voltage of the first output terminal OUTPUT1 to the voltage of the reference voltage terminal through the fifth switching transistor T5; where T5 is in the third stage.
  • the reason why the conduction is not turned on in the second phase is that the second voltage V2 charges the second capacitor C2 in the second phase, so the second node PU2 in the second phase has a voltage rising process, that is, it can be considered to be ended in the second phase. After that, the voltage of PU2 rises to the second voltage V2, and the ON condition of T5 can be satisfied.
  • the second gate line driving signal module includes: a fourth switching transistor T4, an eighth switching transistor ⁇ 8, and a second capacitor C2,
  • the second gate line driving signal controls the eighth switching transistor ⁇ 8 to be turned on
  • the signal of the second clock signal terminal CLK2 provides the third node V3 with the third voltage V3
  • the third node PD is controlled by the third voltage V3.
  • the ninth switching transistor ⁇ 9 of the second pull-down unit turns on the voltage of the first node PU1 to the voltage of the reference voltage terminal;
  • the third node PD controls the tenth switching transistor T10 of the second pull-down unit to be turned on by the third voltage V3.
  • the voltage at an output terminal OUTPUT1 is pulled to the voltage at the reference voltage terminal.
  • the second output module includes: a fourth switching transistor ⁇ 4, an eighth switching transistor ⁇ 8, and a second capacitor C2; and on the basis of FIG. 7, the second output terminal OUTPUT2 and the third node PD are directly connected;
  • the second gate line driving signal controls the eighth switching transistor ⁇ 8 to be turned on, and the signal of the second clock signal terminal CLK2 and the second gate line driving signal are collectively the third section.
  • the point PD provides a third voltage V3, and the third node PD controls the ninth switching transistor T9 of the second pull-down unit to turn on the voltage of the first node PU1 to the voltage of the reference voltage terminal through the third voltage V3;
  • the third voltage V3 controls the tenth switching transistor T10 of the second pull-down unit to turn on the voltage that pulls the voltage of the first output terminal OUTPUT1 to the reference voltage terminal.
  • the above is described based on the on state of the switching transistor.
  • the control voltage of the gate is determined, and thus the input or output reflected in the timing chart is not The level of the signal is described, which can be easily conceived by those skilled in the art.
  • the above is an N-type transistor, based on the high-level conduction characteristic of the N-type transistor gate, it is convenient for circuit layout design.
  • the common voltage at the reference voltage terminal can be grounded or low; of course, when using a P-type transistor design, the reference voltage terminal can be grounded or high.
  • the embodiment of the invention can also be implemented by using a P-type transistor, by adjusting the input signal timing.
  • the driving method of the shift register unit provided by the embodiment of the present invention can also be implemented, but only the signal timing shown in FIG. 10 needs to be adopted at this time, and specifically combined with the above embodiments. It can be seen that this is only the conversion of the signal high and low level, and will not be described here.
  • An embodiment of the present invention further provides an array substrate on which a shift register circuit is formed; and the shift register circuit is a shift register circuit provided by any of the above embodiments.
  • the embodiment of the present invention further provides a display device.
  • the display device includes the array substrate, and a shift register circuit is formed on the array substrate; and the shift register circuit is provided by any of the above embodiments. Bit register circuit.
  • the method when the display device is a liquid crystal display device, the method includes: a display area having a plurality of pixels for displaying an image; a shift register circuit for transmitting the scan signal to the display area; and a data driving circuit for The data signal is sent to the display area.
  • the shift register circuit is any one of the shift register circuits described above.
  • the display device may also be any display device having a display function such as a liquid crystal display panel, an organic electroluminescent device, an electronic paper, a mobile phone, a television, a digital photo frame, or the like.
  • the array substrate and the display device provided by the embodiments of the present invention can realize the output of two gate line signals in one shift register unit by using the double gate line driving signal module, which is convenient for production.
  • the circuit's integrated circuit design is also conducive to the narrow frame of the product.

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Abstract

一种移位寄存器单元及驱动方法、移位寄存器电路及显示装置，能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。该移位寄存器单元包括：第一输入模块、第二输入模块、第一栅线驱动信号模块、第二栅线驱动信号模块、下拉模块和复位模块。

Description

移位寄存器单元及驱动方法、 移位寄存器电路及显示装置 技术领域
本发明涉及显示器制造领域， 尤其涉及一种移位寄存器单元及驱动 方法、 移位寄存器电路及显示装置。 背景技术
近些年来显示器的发展呈现出了高集成度， 低成本的发展趋势。 其 中一项非常重要的技术就是 GOA ( Gate Driver on Array, 阵列基板行驱 动） 的技术量产化的实现。 利用 GOA技术将栅极开关电路集成在显示 面板的阵列基板上， 从而可以省掉栅极驱动集成电路部分， 以从材料成 本和制作工艺两方面降低产品成本。 这种利用 GOA技术集成在阵列基 板上的栅极开关电路也称为 GOA电路或移位寄存器电路。
其中， 移位寄存器电路包括若干个移位寄存器单元， 每一移位寄存 器单元对应一条栅线， 具体的每一移位寄存器单元的输出端连接一条栅 线； 且一移位寄存器单元的输出端连接下一移位寄存器单元的输入端。 发明人发现传统的移位寄存器电路中每个移位寄存器单元只对应为一 行像素的栅线提供信号输入， 此时需要 GOA单元电路的数量与显示区 域栅线的数量一致， 因此分辨率越来越高时， 需要的 GOA单元电路的 数量也越来越多， 因此不利于产品的集成设计， 尤其不利于窄边框产品 的实现。 发明内容
本发明的实施例提供一种移位寄存器单元及驱动方法、移位寄存器 电路及显示装置， 能够在一个移位寄存器单元实现两条栅线信号的输 出， 便于产品的电路集成设计， 同时有利于实现产品的窄边框化。
为达到上述目的， 本发明的实施例采用如下技术方案：
一方面， 提供一种移位寄存器单元， 包括： 第一输入模块、 第二输 入模块、 第一栅线驱动信号模块、 第二栅线驱动信号模块、 下拉模块和 复位模块；
所述第一输入模块连接输入端和第一节点，用于向所述第一节点输 入第一电压；
所述第一栅线驱动信号模块连接第一时钟信号端、第一输出端和所 述第一节点， 用于存储所述第一电压， 并在所述第一电压和所述第一时 钟信号端的时钟信号控制下通过所述第一输出端输出第一栅线驱动信 号；
所述第二输入模块连接第二节点和所述第一输出端，用于在所述第 一栅线驱动信号的作用下向所述第二节点输出第二电压；
所述第二栅线驱动信号模块连接第三节点、 第二输出端、 第二时钟 信号端和所述第二节点，用于在所述第二电压和所述第二时钟信号端的 时钟信号控制下通过所述第二输出端输出第二栅线驱动信号，并在所述 第三节点输出第三电压；
所述下拉模块连接参考电压端和所述第一节点、 第二节点、 第三节 点、 第一输出端、 第二输出端， 用于在所述第一输出端输出第一栅线驱 动信号时将所述第三节点和第二输出端的电压拉至所述参考电压端的 电压；在所述第二输出端输出第二栅线驱动信号时将所述第一节点和所 述第一输出端的电压拉至所述参考电压端的电压；
所述复位模块连复位端和所述第二节点、 第二输出端和参考电压 端， 用于在所述复位端的信号控制下， 将所述第二节点和所述第二输出 端的电压拉至所述参考电压端的电压。
可选的， 所述下拉模块包括第一下拉单元、 第二下拉单元和复位单 元；
所述第一下拉单元， 连接所述第一节点、 第三节点、 第二输出端和 所述参考电压端， 用于在所述第一电压的控制下， 将所述第二输出端和 所述第三节点的电压拉至所述参考电压端的电压；
所述第二下拉单元， 连接所述第一节点、 所述第三节点、 第一输出 端和所述参考电压端，用于在所述第三电压的控制下将所述第一节点和 所述第一输出端的电压拉至所述参考电压端的电压；
复位单元， 连接所述第一节点、 第一输出端、 第二输出端和所述参 考电压端， 用于在所述第二输出端的第二栅线驱动信号控制下， 将所述 第一节点和所述第一输出端的电压拉至所述参考电压端的电压。
可选的， 所述下拉模块还包括： 第一输出控制单元， 连接所述第二节点、 所述第一输出端和参考电 压端， 用于在所述第二节点的电压达到第二电压时， 在所述第二电压的 控制下将所述第一输出端的电压拉至所述参考电压端的电压。
可选的， 所述第一输入模块包括：
第一开关晶体管，所述第一开关晶体管的源极和栅极连接所述输入 端， 所述第一开关晶体管的漏极连接所述第一节点。
可选的， 所述第一栅线驱动信号模块包括： 第二开关晶体管和第一 电容；
所述第一电容的第一极连接所述第二开关晶体管的栅极和所述第 一节点， 所述第一电容的第二极连接所述第二开关晶体管的漏极， 所述 第二开关晶体管的源极连接所述第一时钟信号端；所述第二开关晶体管 的漏极连接所述第一输出端。
可选的， 所述第二输入模块包括： 第三开关晶体管， 所述第三开关 晶体管的源极和栅极连接所述第一输出端，所述第三开关晶体管的漏极 连接所述第二节点。
可选的， 所述第二栅线驱动信号模块包括： 第四开关晶体管和第二 电容；
所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开 关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所 述第二输出端；
所述第二电容的第一极连接所述第二节点，所述第二电容的第二极 连接所述第二输出端， 所述第二输出端连接所述第三节点。
可选的， 所述第二栅线驱动信号模块包括： 第四开关晶体管、 第八 开关晶体管和第二电容；
所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开 关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所 述第二输出端；
所述第八开关晶体管的栅极连接所述第二输出端，所述第八开关晶 体管的源极连接所述第二时钟信号端，所述第八开关晶体管的漏极连接 所述第三节点；
所述第二电容的第一极连接所述第二节点，所述第二电容的第二极 连接所述第二输出端。
可选的， 所述第二输出端连接所述第三节点。
可选的， 所述复位模块包括： 第十三开关晶体管和第十四开关晶体 管；
所述第十三开关晶体管的栅极连接所述复位端，所述第十三开关晶 体管的源极连接所述第二节点，所述第十三开关晶体管的漏极连接所述 参考电压端；
所述第十四开关晶体管的栅极连接所述复位端，所述第十四开关晶 体管的源极连接所述第二输出端，所述第十四开关晶体管的漏极连接所 述参考电压端。
可选的， 所述第一下拉单元包括： 第七开关晶体管；
所述第七开关晶体管的栅极连接所述第一节点，所述第七开关晶体 管的源极连接所述第三节点，所述第七开关晶体管的漏极连接所述参考 电压端。
可选的， 所述第一下拉单元还包括： 第六开关晶体管，
所述第六开关晶体管的栅极连接所述第一节点，所述第六开关晶体 管的源极连接所述第二输出端，所述第六开关晶体管的漏极连接所述参 考电压端；
可选的， 所述第二下拉单元包括：
第九开关晶体管和第十开关晶体管， 其中，
所述第九开关晶体管的栅极连接所述第三节点，所述第九开关晶体 管的源极连接所述第一节点，所述第九开关晶体管的漏极连接所述参考 电压端；
所述第十开关晶体管的栅极连接所述第三节点，所述第十开关晶体 管的源极连接所述第一输出端，所述第十开关晶体管的漏极连接所述参 考电压端。
可选的， 所述复位单元包括：
第十一开关晶体管和第十二开关晶体管；
所述第十一开关晶体管的栅极连接所述第二输出端，所述第十一开 关晶体管的源极连接所述第一节点，所述第十一开关晶体管的漏极连接 所述参考电压端；
所述第十二开关晶体管的栅极连接所述第二输出端，所述第十二开 关晶体管的源极连接所述第一输出端，所述第十二开关晶体管的漏极连 接所述参考电压端。
可选的， 所述第一输出控制单元包括： 第五开关晶体管；
所述第五开关晶体管的栅极连接所述第二节点，所述第五开关晶体 管的源极连接所述第一输出端，所述第五开关晶体管的漏极连接所述参 考电压端。
一方面， 提供一种移位寄存器单元的驱动方法， 包括：
第一阶段，第一输入模块通过输入端接收输入信号以向第一节点输 入第一电压， 直至所述第一节点的电位达到所述第一电压， 通过第一栅 线驱动信号模块将所述第一电压存储，并保持所述第一节点的电位为第 一电压；
第二阶段，所述第一电压控制所述第一栅线驱动信号模块通过第一 输出端将第一时钟信号端的信号作为第一栅线驱动信号输出，所述第一 电压控制下拉模块将第三节点和第二输出端的电压拉至参考电压端的 电压，第二输入模块在所述第一栅线驱动信号的作用下向第二节点输入 第二电压， 直至所述第二节点的电位达到所述第二电压， 通过第二栅线 驱动信号模块将所述第二电压存储，并保持所述第二节点的电位为第二 电压；
第三阶段，所述第二电压控制所述第二栅线驱动信号模块通过第二 输出端将第二时钟信号端的信号作为第二栅线驱动信号输出，所述第二 栅线驱动信号控制第三节点输出第三电压，所述第三节点控制所述下拉 模块将所述第一节点和第一输出端的电压拉至所述参考电压端的电压， 所述第二栅线驱动信号控制所述下拉模块将所述第一节点和第一输出 端的电压拉至所述参考电压端的电压；
第四阶段，复位模块通过所述复位端接收复位信号将所述第二节点 和所述第二输出端的电压拉至所述参考电压端的电压。
可选的， 当所述下拉模块包括第一下拉单元、 第二下拉单元和复位 单元时，
第二阶段还包括：所述第一电压控制所述第一下拉模块将第三节点 和第二输出端的电压拉至参考电压端的电压；
第三阶段还包括：所述第三节点控制所述第二下拉单元将所述第一 节点和第一输出端的电压拉至所述参考电压端的电压，并且所述第二栅 线驱动信号控制所述复位单元将所述第一节点和第一输出端的电压拉 至所述参考电压端的电压。
可选的， 当所述下拉模块还包括第一输出控制单元时，
所述第三阶段还包括：所述第二电压控制所述第一输出控制单元将 所述第一输出端的电压拉至所述参考电压端的电压。
可选的，当所述移位寄存器单元的第一输入模块包括第一开关晶体 管时，
所述第一阶段还包括： 所述第一开关晶体管导通。
可选的，当所述移位寄存器单元的第一栅线驱动信号模块包括第二 开关晶体管和第一电容时，
所述第一阶段还包括： 所述第一电压对所述第一电容充电， 直至所 述第一节点电压升至所述第一电压， 所述第一电容存储所述第一电压， 所述第二开关晶体管导通；
所述第二阶段还包括： 所述第二开关晶体管导通。
可选的，当所述移位寄存器单元的第二输入模块包括第三开关晶体 管时，
所述第二阶段还包括： 所述第三开关晶体管导通。
可选的，当所述移位寄存器单元的第二栅线驱动信号模块包括第四 开关晶体管和第二电容时，
所述第二阶段还包括： 所述第二电压对所述第二电容充电， 直至所 述第二节点电压升至所述第二电压， 所述第二电容存储所述第二电压， 所述第四开关晶体管导通；
所述第三阶段还包括： 所述第四开关晶体管导通。
可选的，当所述移位寄存器单元的第二栅线驱动信号模块包括第四 开关晶体管、 第八开关晶体管和第二电容时，
所述第二阶段还包括： 所述第二电压对所述第二电容充电， 直至所 述第二节点电压升至所述第二电压， 所述第二电容存储所述第二电压， 所述第四开关晶体管导通；
所述第三阶段还包括： 所述第四开关晶体管导通、 第八开关晶体管 导通。
可选的，当所述移位寄存器单元的复位模块包括第十三开关晶体管 和第十四开关晶体管时，
所述第四阶段包括：所述第十三开关晶体管和第十四开关晶体管导 通。
可选的，当所述移位寄存器单元的第一下拉单元包括第七开关晶体 管时，
所述第二阶段还包括： 第七开关晶体管导通。
可选的，当所述移位寄存器单元的第一下拉单元还包括第六开关晶 体管时，
所述第二阶段还包括： 第六开关晶体管导通。
可选的，当所述移位寄存器单元的第二下拉单元包括第九开关晶体 管和第十开关晶体管时，
所述第三阶段还包括： 所述第九开关晶体管导通， 所述第十开关晶 体管导通。
可选的，当所述移位寄存器单元的复位单元包括第十一开关晶体管 和第十二开关晶体管时，
所述第三阶段还包括：所述第十一开关晶体管和第十二开关晶体管 导通。
可选的，当所述移位寄存器单元的第一输出控制单元包括第五开关 晶体管时，
所述第三阶段还包括： 所述第五开关晶体管导通。
一方面，提供一种移位寄存器电路， 包括级联的多个移位寄存器单 元， 所述移位寄存器单元为上述任一所述的移位寄存器单元；
除第一个移位寄存器单元和最后一个移位寄存器单元外，每个移位 寄存器单元的输入端连接相邻的上一移位寄存器单元的第二输出端，每 个移位寄存器单元的第一输出端连接相邻的上一移位寄存器单元的复 位端，每个移位寄存器单元的第二输出端连接相邻的下一移位寄存器单 元的输入端，每个移位寄存器单元的复位端连接相邻的下一移位寄存器 单元的第一输出端。
一方面， 提供一种显示装置， 包括上述的移位寄存器电路。
本发明的实施例提供的移位寄存器单元及其驱动方法、 移位寄存器 电路及显示装置， 通过采用双栅线驱动信号模块能够在一个移位寄存器 单元实现两条栅线信号的输出， 便于产品的电路集成设计， 同时有利于 实现产品的窄边框化。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将 对实施例或现有技术描述中所需要使用的附图作筒单地介绍。
图 1 为本发明的实施例提供的一种移位寄存器电路的电路结构示 意图；
图 2为本发明的实施例提供的一种移位寄存器单元的结构示意图； 图 3为本发明的实施例提供的一种下拉模块的结构示意图； 图 4为本发明的实施例提供的另一种下拉模块的结构示意图； 图 5 为本发明的实施例提供的一种移位寄存器单元的电路结构示 意图；
图 6 为本发明的实施例提供的另一种移位寄存器单元的电路结构 示意图；
图 7 为本发明的实施例提供的又一种移位寄存器单元的电路结构 示意图；
图 8 为本发明的实施例提供的再一种移位寄存器单元的电路结构 示意图；
图 9 为本发明的实施例提供的一种移位寄存器单元的驱动时序信 号示意图；
图 10 为本发明的另一实施例提供的一种移位寄存器单元的驱动时 序信号示意图。 具体实施方式 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案 进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实 施例， 而不是全部的实施例。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应 管或其他特性相同的器件， 由于这里采用的晶体管的源极、 漏极是对称 的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体 管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 按附图 中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端 为漏极。 此外本发明实施例所采用的晶体管均为 P 或 N型晶体管， P 型晶体管在栅极为低电平时导通， N 型晶体管为在栅极为高电平时导 通。
本发明实施例提供的一种移位移位寄存器电路，包括串联的多个移 位寄存器单元， 每个移位寄存器单元包括第一输出端和第二输出端， 第 一输出端和第二输出端分别连接一条栅线，除第一个移位寄存器单元和 最后一个移位寄存器单元外，每个移位寄存器单元的输入端连接相邻的 上一移位寄存器单元的第二输出端，每个移位寄存器单元的第一输出端 连接相邻的上一移位寄存器单元的复位端，每个移位寄存器单元的第二 输出端连接相邻的下一移位寄存器单元的输入端，每个移位寄存器单元 的复位端连接相邻的下一移位寄存器单元的第一输出端； 此外， 第一个 移位寄存器单元的输入端接收帧起始信号（STV ) , 第一个移位寄存器 单元的第一输出端连接一条栅线，第一个移位寄存器单元的第二输出端 连接第二个移位寄存器单元的输入端；最后一个移位寄存器单元的输入 端连接其相邻的上一移位寄存器单元的第二输出端，最后一个移位寄存 器单元的第一输出端连接其相邻的上一移位寄存器单元的复位端，最后 一个移位寄存器单元的复位端闲置或者连接自身的复位端，或者可以连 接冗余移位寄存器单元的输出端。
冗余移位寄存器单元，主要是为最后一个移位寄存器单元增加的至 少一个移位寄存器单元，但该增加的移位寄存器单元的输出端均不连接 栅线进行栅极信号输出， 只对最后一个移位寄存器单元起到复位作用， 因此该冗余移位寄存器单元可以与本申请的移位寄存器单元结构相同 或不同。
具体的， 如图 1所示移位寄存器电路， 包括若干个级联的移位寄存 器单元， 其中移位寄存器单元 SR1 的第一输出端 OUTPUT1 连接一条 栅线 OG1 ; 移位寄存器单元 SR1 的第二输出端 OUTPUT2连接一条栅 线 OG2 , 同时连接移位寄存器单元 SR2的输入端 INPUT2; 移位寄存器 单元 SR2的第一输出端 OUTPUT3连接移位寄存器单元 SR1 的复位端 RESET1 , 并连接一条栅线 OG3 ; 移位寄存器单元 SR2 的第二输出端 OUTPUT4连接下一移位寄存器单元的的输入端，并连接一条栅线 OG4； 移位寄存器单元 SRn的第一输出端 OUTPUT2n-l连接上一移位寄存器 单元的复位端 RESETn-1 , 并连接一条栅线 OG2n-l, 移位寄存器单元 SRn的第二输出端 OUTPUT2n连接一条栅线 OG2n,其他的移位寄存器 单元依照此方法连接。
每个移位寄存器单元均包括一个第一时钟信号端 CLK1、 一个第二 时钟信号端 CLK2及参考电压端 VGL, 其中第一时钟信号端 CLK1连 接系统第一时钟信号 CLOCK1 ,第二时钟信号端 CLK2连接系统第二时 钟信号 CLOCK2 , 参考电压端 VGL连接公共电压 VGL。 其中， 参照图 9或 10所示的信号时序图 （包括输入端信号、 第一时钟信号、 第二时 钟信号、 第一输出端信号、 第二输出端信号、 复位信号） ， 系统时钟信 号 CLOCKl、 CLOCK2的高电平或低电平占空比均为 1 :2 (即 CLOCK1 和 CLOCK2 的占空比均为 50% ) , 并且二者相位相反， 即： CLOCK1 的低电平信号结束后 CLOCK2的低电平信号开始， CLOCK2的所述低 电平信号结束后 CLOCK1 的下一个低电平时钟信号开始， 以后如此循 环， 高电平信号的输出同理， 不再赘述。 在本实施例中， 第一个移位寄 存器单元为 SR1 , 则移位寄存器单元 SR1的输入信号 INPUT1 (在图 9 和图 10中被示出为输入端信号）为一个激活脉沖信号， 在一个示例中， 该激活脉沖信号可以如帧起始信号 STV , 并且系统第一时钟信号 CLOCK1在 STV信号结束后开始输出。
图 2 为本发明实施例提供的上述移位寄存器电路中任一移位寄存 器单元的结构示意图， 包括： 第一输入模块 1 1、 第二输入模块 12、 第 一栅线驱动信号模块 13、 第二栅线驱动信号模块 14、 下拉模块 15和复 位模块 16;
第一输入模块 11连接输入端 INPUT和第一节点 PU1 ,用于向第一 节点 PU1输入第一电压 VI；
第一栅线驱动信号模块 13 连接第一时钟信号端 CLK1、 第一输出 端 OUTPUT1和第一节点 PU1 , 用于存储第一电压 VI , 并在第一电压 VI 和第一时钟信号端 CLK1 的时钟信号控制下通过第一输出端 OUTPUT 1输出第一栅线驱动信号；
第二输入模块 12连接第二节点 PU2和第一输出端 0UTPUT1 , 用 于在第一栅线驱动信号的作用下向第二节点 PU2输出第二电压 V2;
第二栅线驱动信号模块 14 连接第三节点 PD、 第二输出端 0UTPUT2 , 第二时钟信号端 CLK2和第二节点 PU2 , 用于在第二电压 V2 和第二时钟信号端 CLK2 的时钟信号控制下通过第二输出端 OUTPUT2输出第二栅线驱动信号，并在第三节点 PD输出第三电压 V3； 下拉模块 15连接参考电压端 VGL和第一节点 PU1、第三节点 PD、 第一输出端 0UTPUT1、 第二输出端 OUTPUT2 , 用于在第一输出端 0UPUT1 输出第一栅线驱动信号时将第三节点 PD 和第二输出端 0UTPUT2 的电压拉至参考电压端 VGL 的电压； 在第二输出端 OUTPUT2 输出第二栅线驱动信号时将第一节点 PU1 和第一输出端 0UTPUT1的电压拉至参考电压端 VGL的电压；
复位模块 16 连接复位端 RESET 和第二节点 PU2、 第二输出端 OUTPUT2和参考电压端 VGL, 用于在复位端 RESET的信号控制下， 将第二节点 PU2和第二输出端 OUTPUT2的电压拉至参考电压端 VGL 的电压。
在一个示例中，参照图 3所示，下拉模块 15包括第一下拉单元 151、 第二下拉单元 152和复位单元 153 ;
第一下拉单元 151 , 连接第一节点 PU1、 第三节点 PD、 第二输出 端 OUTPUT2和参考电压端 VGL, 用于在第一电压 VI的控制下， 将第 二输出端 OUTPUT2和第三节点 PD的电压拉至参考电压端 VGL的电 压。
第二下拉单元 152 , 连接第一节点 PU1、 第三节点 PD、 第一输出 端 OUTPUT1和参考电压端 VGL,用于在第三电压 V3的控制下将第一 节点 PU 1和第一输出端 OUTPUT 1的电压拉至参考电压端 VGL的电压。
复位单元 153 , 连接第一节点 PU1、 第一输出端 0UPUT1、 第二输 出端 0UTPUT2和参考电压端 VGL,用于在第二输出端 0UTPUT2的第 二栅线驱动信号控制下， 将第一节点 PU1 和第一输出端 0UTPUT1 的 电压拉至参考电压端 VGL的电压。
进一步的参照图 4所示， 下拉模块 15还包括：
第一输出控制单元 154,连接第二节点 PU2、第一输出端 OUTPUT1 和参考电压端 VGL, 用于在第二节点 PU2的电压达到第二电压 V2时， 在第二电压 V2的控制下将第一输出端 OUTPUT1的电压拉至参考电压 端 VGL的电压。
本发明的实施例提供的移位寄存器单元，通过采用双栅线驱动信号 模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的 电路集成设计， 同时有利于实现产品的窄边框化。
参照图 5所示，本发明的另一实施例提供一种移位寄存器单元的电 路结构示意图， 包括： 第一输入模块、 第二输入模块、 第一栅线驱动信 号模块、 第二栅线驱动信号模块、 下拉模块和复位模块； 其中：
第一输入模块包括： 第一开关晶体管 T1 , 第一开关晶体管 T1的源 极和栅极连接输入端 INPUT, 第一开关晶体管 T1的漏极连接第一节点 PU1。
第一栅线驱动信号模块包括： 第二开关晶体管 T2和第一电容 C1 ; 第一电容 C1的第一极连接第二开关晶体管 T2的栅极和第一节点 PU1 , 第一电容 C1 的第二极连接第二开关晶体管 T2的漏极， 第二开关晶体 管 T2的源极连接第一时钟信号端 CLK1 ;第一开关晶体管 T2的漏极连 接第一输出端 OUTPUT 1。
第二输入模块包括： 第三开关晶体管 T3 , 第三开关晶体管 T3的源 极和栅极连接第一输出端 OUTPUT1 , 第三开关晶体管 T3 的漏极连接 第二节点 PU2。
第二栅线驱动信号模块包括： 第四开关晶体管 T4和第二电容 C2; 第四开关晶体管 T4的源极连接第二时钟信号端 CLK2 , 第四开关晶体 管 T4的栅极连接第二节点 PU2 , 第四开关晶体管 T4的漏极连接第二 输出端 OUTPUT2; 第二电容 C2的第一极连接第二节点 PU2, 第二电 容 C2的第二极连接第二输出端 OUTPUT2 , 第二输出端 OUTPUT2连 接第三节点 PD。
下拉模块包括第一下拉单元、 第二下拉单元和复位单元， 其中： 第一下拉单元包括： 第七开关晶体管 T7; 第七开关晶体管 T7的栅 极连接第一节点 PU1 , 第七开关晶体管 T7 的源极连接第二输出端 OUTPUT2 , 第七开关晶体管 T7的漏极连接参考电压端 VGL。
第二下拉单元包括： 第九开关晶体管 T9和第十开关晶体管 T10, 其中， 第九开关晶体管 T9 的栅极连接第二输出端 OUTPUT2 , 第九开 关晶体管 T9的源极连接第一节点 PU1 , 第九开关晶体管 T9的漏极连 接参考电压端 VGL ; 第十开关晶体管 T10 的栅极连接第二输出端 OUTPUT2 , 第十开关晶体管 T10 的源极连接第一输出端 OUTPUT1 , 第十开关晶体管 T10的漏极连接参考电压端 VGL。
复位单元包括： 第十一开关晶体管 T11和第十二开关晶体管 T12; 第十一开关晶体管 T1 1的栅极连接第二输出端 OUTPUT2 , 第十一开关 晶体管 T1 1 的源极连接第一节点 PU1 , 第十一开关晶体管 T1 1 的漏极 连接参考电压端 VGL; 第十二开关晶体管 T12的栅极连接第二输出端 OUTPUT2 , 第十二开关晶体管 T12的源极连接第一输出端 OUTPUT1 , 第十二开关晶体管 T12的漏极连接参考电压端 VGL。
复位模块包括： 第十三开关晶体管 T13和第十四开关晶体管 T14; 第十三开关晶体管 T13的栅极连接复位端 RESET, 第十三开关晶体管 T13的源极连接第二节点 PU2 ,第十三开关晶体管 T13的漏极连接参考 电压端 VGL; 第十四开关晶体管 T14的栅极连接复位端 RESET, 第十 四开关晶体管 T14的源极连接第二输出端 OUTPUT2 , 第十四开关晶体 管 T14的漏极连接参考电压端。
进一步地， 在一个示例中， 参照图 6所示， 在图 5的基础上下拉模 块还包括：
第一输出控制单元包括： 第五开关晶体管 T5; 第五开关晶体管 T5 的栅极连接第二节点 PU2 , 第五开关晶体管 T5的源极连接第一输出端 OUTPUT 1 , 第五开关晶体管 T5的漏极连接参考电压端 VGL。
在一个示例中， 第一下拉单元还包括： 第六开关晶体管 T6, 第六 开关晶体管 T6的栅极连接第一节点 PU1 , 第六开关晶体管 T6的源极 连接第二输出端 OUTPUT2 , 第六开关晶体管 T6的漏极连接参考电压 端 VGL。
进一步地， 在一个示例中， 参照图 7所示， 第二栅线驱动信号模块 包括： 第四开关晶体管 T4、 第八开关晶体管 Τ8和第二电容 C2; 第四开关晶体管 T4的源极连接第二时钟信号端 CLK2 , 第四开关 晶体管 T4的栅极连接第二节点 PU2 , 第四开关晶体管的漏极连接第二 输出端 OUTPUT2； 第八开关晶体管 T8 的栅极连接第二输出端 OUTPUT2 , 第八开关晶体管 T8的源极连接第二时钟信号端 CLK2 , 第 八开关晶体管 T8的漏极连接第三节点 PD; 第二电容 C2的第一极连接 第二节点 PU2 , 第二电容 C2的第二极连接第二输出端 OUTPUT2。
可替代地， 在另一个示例中， 参照图 8所示， 在图 7所示的电路结 构的基础上， 第二输出端 OUTPUT2连接第三节点 PD。
本发明的实施例提供的移位寄存器单元，通过采用双栅线驱动信号 模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的 电路集成设计， 同时有利于实现产品的窄边框化。
本发明的实施例还提供了一种移位寄存器单元的驱动方法，参照图
2对应的移位寄存器单元结构示意图、 图 9所示的时序状态图， 该方法 包括：
第一阶段，第一输入模块通过输入端接收输入信号以向第一节点输 入第一电压， 直至第一节点的电位达到第一电压， 通过第一栅线驱动信 号模块将第一电压存储， 并保持第一节点的电位为第一电压；
第二阶段，第一电压控制第一栅线驱动信号模块通过第一输出端将 第一时钟信号端的信号作为第一栅线驱动信号输出，第一电压控制下拉 模块将第三节点和第二输出端的电压拉至参考电压端的电压，第二输入 模块在第一栅线驱动信号的作用下向第二节点输入第二电压，直至第二 节点的电位达到第二电压， 通过第二栅线驱动信号模块将第二电压存 储， 并保持第二节点的电位为第二电压；
第三阶段，第二电压控制第二栅线驱动信号模块通过第二输出端将 第二时钟信号端的信号作为第二栅线驱动信号输出，第二栅线驱动信号 控制第三节点输出第三电压，第三节点控制下拉模块将第一节点和第一 输出端的电压拉至参考电压端的电压，第二栅线驱动信号控制下拉模块 将第一节点和第一输出端的电压拉至参考电压端的电压；
第四阶段，复位模块通过复位端接收复位信号将第二节点和第二输 出端的电压拉至参考电压端的电压。
在一个示例中， 当所述下拉模块包括第一下拉单元、 第二下拉单元 和复位单元时，
第二阶段还包括：所述第一电压控制所述第一下拉模块将第三节点 和第二输出端的电压拉至参考电压端的电压；
第三阶段还包括：所述第三节点控制所述第二下拉单元将所述第一 节点和第一输出端的电压拉至所述参考电压端的电压，并且所述第二栅 线驱动信号控制所述复位单元将所述第一节点和第一输出端的电压进 一步拉至所述参考电压端的电压。
在一个示例中， 当所述下拉模块还包括第一输出控制单元时， 所述第三阶段：所述第二电压控制所述第一输出控制单元将所述第 一输出端的电压拉至所述参考电压端的电压。
在一个示例中，当所述移位寄存器单元的第一输入模块包括第一开 关晶体管时，
所述第一阶段还包括： 所述第一开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第一栅线驱动信号模块包 括第二开关晶体管和第一电容时，
所述第一阶段还包括： 所述第一电压对所述第一电容充电， 直至所 述第一节点电压升至所述第一电压， 所述第一电容存储所述第一电压， 所述第二开关晶体管导通；
所述第二阶段还包括： 所述第二开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第二输入模块包括第三开 关晶体管时，
所述第二阶段还包括： 所述第三开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第二栅线驱动信号模块包 括第四开关晶体管和第二电容时，
所述第二阶段还包括： 所述第二电压对所述第二电容充电， 直至所 述第二节点电压升至所述第二电压， 所述第二电容存储所述第二电压， 所述第四开关晶体管导通；
所述第三阶段还包括： 所述第四开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第二栅线驱动信号模块包 括第四开关晶体管、 第八开关晶体管和第二电容时， 所述第二阶段还包括： 所述第二电压对所述第二电容充电， 直至所 述第二节点电压升至所述第二电压， 所述第二电容存储所述第二电压， 所述第四开关晶体管导通；
所述第三阶段还包括： 所述第四开关晶体管导通、 第八开关晶体管 导通。
在一个示例中，当所述移位寄存器单元的复位模块包括第十三开关 晶体管和第十四开关晶体管时，
所述第四阶段包括：所述第十三开关晶体管和第十四开关晶体管导 通。
在一个示例中，当所述移位寄存器单元的第一下拉单元包括第七开 关晶体管时，
所述第二阶段还包括： 第七开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第一下拉单元还包括第六 开关晶体管时，
所述第二阶段还包括： 第六开关晶体管导通。
在一个示例中，当所述移位寄存器单元的第二下拉单元包括第九开 关晶体管和第十开关晶体管时，
所述第三阶段还包括： 所述第九开关晶体管导通， 所述第十开关晶 体管导通。
在一个示例中，当所述移位寄存器单元的复位单元包括第十一开关 晶体管和第十二开关晶体管时，
所述第三阶段还包括：所述第十一开关晶体管和第十二开关晶体管 导通。
在一个示例中，当所述移位寄存器单元的第一输出控制单元包括第 五开关晶体管时，
所述第三阶段还包括： 所述第五开关晶体管导通。
具体的， 以所有晶体管采用 N型晶体管为例进行说明， 即栅极电 压为高电平时对应的开关晶体管处于导通状态，此时第一输出端和第二 输出端输出的栅线驱动信号均为高电平，而参考电压端可以采用低电平 或者直接接地的形式为电路提供下拉电压，参照图 5所提供的移位寄存 器单元的电路结构示意图及图 9所示的驱动时序信号示意图，包括以下 步骤。
第一阶段， 第一开关晶体管 T1导通， 第二开关晶体管 T2导通， 第一输入模块将输入端的第一电压 VI发送至第一节点 PU1 , 并在第一 栅线驱动信号模块通过第一电容 C1 存储第一电压 VI , 保持第一节点 PU1的电位为第一电压 VI；在该第一阶段中根据电容充电的原理可知， 由于第一电容 C1的存在， 第一节点 PU1的电压需要在第一电容 C1充 电完毕才会保持在第一电压 VI。
第二阶段， 第一电压 VI控制第一栅线驱动信号模块， 将第二开关 晶体管 T2 保持导通， 并通过第一输出端 OUTPT1 将第一时钟信号端 CLK1的信号作为第一栅线驱动信号输出； 第一电压 VI控制第一下拉 单元， 将第七开关晶体管 T7导通， 并通过第七开关晶体管 T7将第三 节点 PD的电压拉至参考电压端的电压； 第一栅线驱动信号导通第三开 关晶体管 T3 , 第二输入模块将第一栅线驱动信号输入至第二节点 PU2 并在第二栅线驱动信号模块通过第二电容 C2存储， 保持第二节点 PU2 的电压为第二电压 V2;同理在该第二阶段中根据电容充电的原理可知， 由于第二电容 C2的存在， 第二节点 PU2的电压需要在第二电容 C2充 电完毕才会保持在第二电压 V2。
第三阶段， 第二电压 V2控制第四开关晶体管 T4导通， 第二栅线 驱动信号模块通过第二输出端 OUTPUT2将第二时钟信号端 CLK2的信 号作为第二栅线驱动信号输出。
此时由于第二输出端 OUTPUT2和第三节点 PD直接相连， 第二栅 线驱动信号直接用作第三节点的第三电压 V3 , 第三节点控制第二下拉 单元的第九开关晶体管 T9导通将第一节点 PU1的电压拉至参考电压端 的电压； 第三节点控制第二下拉单元的第十开关晶体管 T10 导通将第 一输出端 OUTPUT1的电压拉至参考电压端的电压；第二栅线驱动信号 控制第十一开关晶体管 T11 和第十二开关晶体管 T12导通， 复位单元 通过第十一开关晶体管 T1 1将第一节点 PU1 的电压拉至参考电压端的 电压， 复位单元通过第十二开关晶体管 T12 将第一输出端 OUTPUT1 的电压拉至参考电压端的电压。
第四阶段， 复位模块通过复位端 RESET接收复位信号将第十三开 关晶体管 T13和第十四开关晶体管 T14导通， 并通过第十三开关晶体 管 T13将第二节点 PU2的电压拉至参考电压端的电压， 通过第十四开 关晶体管 T14将第二输出端 OUTPUT2的电压拉至参考电压端的电压。
在一个示例中， 参照图 6所示的移位寄存器单元电路结构示意图， 在图 5的基础上其还包括第六开关晶体管 T6和第五开关晶体管 T5 ,此 时，
在第二阶段， 第一电压 VI控制第一下拉模块通过第六开关晶体管 T6将第二输出端 OUTPUT2 的电压拉至参考电压端的电压， 可以避免 第二输出端 OUTPUT2造成多输出， 并且此时， 由于第二时钟信号端的 电平为低电平， 参考电压端的电压也为低电平， 因此第四开关晶体管 T4 和第六开关晶体管 T6 构成反相器结构， 可以对第二输出端 OUTPUT2的电压形成双下拉结构， 良好的避免 OUTPUT2多输出， 此 外第四开关晶体管 T4在第三阶段还用作提供第二栅线驱动信号。
在第三阶段， 第二电压 V2控制第五开关晶体管 T5导通， 第一输 出控制单元通过第五开关晶体管 T5将第一输出端 OUTPUT1的电压拉 至参考电压端的电压； 这里 T5在第三阶段导通在第二阶段不导通的原 因在于第二阶段第二电压 V2对第二电容 C2进行充电， 因此第二阶段 第二节点 PU2有一个电压上升的过程， 即可以认为在第二阶段结束之 后 PU2的电压上升至第二电压 V2 , 此时才能满足 T5的导通条件。
进一步地， 在一个示例中， 参照图 7所示， 第二栅线驱动信号模块 包括： 第四开关晶体管 T4、 第八开关晶体管 Τ8和第二电容 C2 ,
则在第三阶段， 第二栅线驱动信号控制第八开关晶体管 Τ8导通， 第二时钟信号端 CLK2的信号为第三节点 PD提供第三电压 V3 , 第三节点 PD通过第三电压 V3控制第二下拉单元的第九开关晶体管 Τ9 导通将第一节点 PU1的电压拉至参考电压端的电压；第三节点 PD通过 第三电压 V3控制第二下拉单元的第十开关晶体管 T10导通将第一输出 端 OUTPUT1的电压拉至参考电压端的电压。
可替代地， 在一个示例中， 参照图 8所示， 第二输出模块包括： 第 四开关晶体管 Τ4、 第八开关晶体管 Τ8和第二电容 C2; 并且在图 7的 基础上， 第二输出端 OUTPUT2和第三节点 PD直接连接；
则在第三阶段， 第二栅线驱动信号控制第八开关晶体管 Τ8导通， 第二时钟信号端 CLK2 的信号和第二栅线驱动信号共同为第三节 点 PD提供第三电压 V3 , 第三节点 PD通过第三电压 V3控制第二下拉 单元的第九开关晶体管 T9导通将第一节点 PU1的电压拉至参考电压端 的电压； 第三节点 PD通过第三电压 V3控制第二下拉单元的第十开关 晶体管 T10导通将第一输出端 OUTPUT1 的电压拉至参考电压端的电 压。
可以想到的是， 以上是基于开关晶体管的导通状态进行描述， 当然 在开关晶体管的类型固定时， 其栅极的控制电压是确定， 因此未对时序 图中的所反映出的输入或输出的信号的电平的高低进行描述，这是本领 域技术人员可以轻易想到的，此外以上由于是采用 N型晶体管，基于 N 型晶体管栅极高电平导通的特性， 为了电路布图设计方便， 参考电压端 的公共电压可采用接地电压或低电平； 当然在采用 P型晶体管设计时， 参考电压端可采用接地电压或高电平。
本发明实施例也可以所采用 P型晶体管实现，通过调整输入的信号 时序即可。 当然所有的晶体管采用 P型晶体管时， 亦可实现本发明的实 施例所提供的移位寄存器单元的驱动方法， 只是此时需要采用如图 10 所示的信号时序，具体的结合上述的实施例可知这只是信号高低电平的 转换， 这里不再赘述。
本发明实施例还提供了一种阵列基板，在该阵列基板上形成有移位 寄存器电路；且移位寄存器电路为上述任一实施例所提供的移位寄存器 电路。
本发明实施例还提供了一种显示装置， 具体的， 该显示装置包括上 述阵列基板， 在该阵列基板上形成有移位寄存器电路； 且移位寄存器电 路为上述任一实施例所提供的移位寄存器电路。
例如： 该显示装置为液晶显示装置时， 包括： 显示区域， 具有用于 显示图像的多个像素； 移位寄存器电路,用于将扫描信号送至显示区域； 以及， 数据驱动电路， 用于将数据信号送至显示区域。 其中移位寄存器 电路为上述任一所述的移位寄存器电路。 另外， 显示装置还可以为液晶 显示面板， 有机电致发光器、 电子纸、 手机、 电视、 数码相框等任何具 有显示功能的显示设备。
本发明的实施例提供的阵列基板及显示装置，通过采用双栅线驱动 信号模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产 品的电路集成设计， 同时有利于实现产品的窄边框化。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不 局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围 内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 其特征在于， 包括： 第一输入模块、 第二输入模块、 第一栅线驱动信号模块、 第二栅线驱动信号模块、 下拉 模块和复位模块； 所述第一输入模块连接输入端和第一节点，用于向所述第一节点 输入第一电压； 所述第一栅线驱动信号模块连接第一时钟信号端、第一输出端和 所述第一节点， 用于存储所述第一电压， 并在所述第一电压和所述第一 时钟信号端的时钟信号控制下通过所述第一输出端输出第一栅线驱动 信号；
所述第二输入模块连接第二节点和所述第一输出端，用于在所述 第一栅线驱动信号的作用下向所述第二节点输出第二电压； 所述第二栅线驱动信号模块连接第三节点、 第二输出端、 第二时 钟信号端和所述第二节点，用于在所述第二电压和所述第二时钟信号端 的时钟信号控制下通过所述第二输出端输出第二栅线驱动信号，并在所 述第三节点输出第三电压； 所述下拉模块连接参考电压端和所述第一节点、 第三节点、 第一 输出端、 第二输出端， 用于在所述第一输出端输出第一栅线驱动信号时 将所述第三节点和第二输出端的电压拉至所述参考电压端的电压；在所 述第二输出端输出第二栅线驱动信号时将所述第一节点和所述第一输 出端的电压拉至所述参考电压端的电压； 所述复位模块连接复位端和所述第二节点、第二输出端和参考电 压端， 用于在所述复位端的信号控制下， 将所述第二节点和所述第二输 出端的电压拉至所述参考电压端的电压。
2、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 下拉模块包括第一下拉单元、 第二下拉单元和复位单元； 所述第一下拉单元， 连接所述第一节点、 第三节点、 第二输出端 和所述参考电压端， 用于在所述第一电压的控制下， 将所述第二输出端 和所述第三节点的电压拉至所述参考电压端的电压； 所述第二下拉单元， 连接所述第一节点、 所述第三节点、 第一输 出端和所述参考电压端，用于在所述第三电压的控制下将所述第一节点 和所述第一输出端的电压拉至所述参考电压端的电压； 复位单元， 连接所述第一节点、 第一输出端、 第二输出端和所述 参考电压端， 用于在所述第二输出端的第二栅线驱动信号控制下， 将所 述第一节点和所述第一输出端的电压拉至所述参考电压端的电压。
3、 根据权利要求 2所述的移位寄存器单元， 其特征在于， 所述 下拉模块还包括： 第一输出控制单元， 连接所述第二节点、 所述第一输出端和参考 电压端， 用于在所述第二节点的电压达到第二电压时， 在所述第二电压 的控制下将所述第一输出端的电压拉至所述参考电压端的电压。
4、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 第一输入模块包括： 第一开关晶体管，所述第一开关晶体管的源极和栅极连接所述输 入端， 所述第一开关晶体管的漏极连接所述第一节点。
5、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 第一栅线驱动信号模块包括： 第二开关晶体管和第一电容； 所述第一电容的第一极连接所述第二开关晶体管的栅极和所述 第一节点， 所述第一电容的第二极连接所述第二开关晶体管的漏极， 所 述第二开关晶体管的源极连接所述第一时钟信号端；所述第二开关晶体 管的漏极连接所述第一输出端。
6、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 第二输入模块包括： 第三开关晶体管， 所述第三开关晶体管的源极和栅 极连接所述第一输出端， 所述第三开关晶体管的漏极连接所述第二节 点。
7、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 第二栅线驱动信号模块包括： 第四开关晶体管和第二电容； 所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四 开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接 所述第二输出端； 所述第二电容的第一极连接所述第二节点，所述第二电容的第二 极连接所述第二输出端， 所述第二输出端连接所述第三节点。
8、 根据权利要求 1 所述的移位寄存器单元， 其特征在于， 所述 第二栅线驱动信号模块包括： 第四开关晶体管、 第八开关晶体管和第二 电容；
所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四 开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接 所述第二输出端；
所述第八开关晶体管的栅极连接所述第二输出端，所述第八开关 晶体管的源极连接所述第二时钟信号端，所述第八开关晶体管的漏极连 接所述第三节点；
所述第二电容的第一极连接所述第二节点，所述第二电容的第二 极连接所述第二输出端。
9、 根据权利要求 8所述的移位寄存器单元， 其特征在于， 所述 第二输出端连接所述第三节点。
10、 根据权利要求 1所述的移位寄存器单元， 其特征在于， 所述 复位模块包括： 第十三开关晶体管和第十四开关晶体管；
所述第十三开关晶体管的栅极连接所述复位端，所述第十三开关 晶体管的源极连接所述第二节点，所述第十三开关晶体管的漏极连接所 述参考电压端； 所述第十四开关晶体管的栅极连接所述复位端，所述第十四开关 晶体管的源极连接所述第二输出端，所述第十四开关晶体管的漏极连接 所述参考电压端。
1 1、 根据权利要求 2所述的移位寄存器单元， 其特征在于， 所述 第一下拉单元包括： 第七开关晶体管； 所述第七开关晶体管的栅极连接所述第一节点，所述第七开关晶 体管的源极连接所述第三节点，所述第七开关晶体管的漏极连接所述参 考电压端。
12、 根据权利要求 1 1 所述的移位寄存器单元， 其特征在于， 所 述第一下拉单元还包括： 第六开关晶体管， 所述第六开关晶体管的栅极连接所述第一节点，所述第六开关晶 体管的源极连接所述第二输出端，所述第六开关晶体管的漏极连接所述 参考电压端。
13、 根据权利要求 2所述的移位寄存器单元， 其特征在于， 所述 第二下拉单元包括： 第九开关晶体管和第十开关晶体管， 其中， 所述第九开关晶体管的栅极连接所述第三节点，所述第九开关晶 体管的源极连接所述第一节点，所述第九开关晶体管的漏极连接所述参 考电压端； 所述第十开关晶体管的栅极连接所述第三节点，所述第十开关晶 体管的源极连接所述第一输出端，所述第十开关晶体管的漏极连接所述 参考电压端。
14、 根据权利要求 2所述的移位寄存器单元， 其特征在于， 所述 复位单元包括： 第十一开关晶体管和第十二开关晶体管； 所述第十一开关晶体管的栅极连接所述第二输出端，所述第十一 开关晶体管的源极连接所述第一节点，所述第十一开关晶体管的漏极连 接所述参考电压端； 所述第十二开关晶体管的栅极连接所述第二输出端，所述第十二 开关晶体管的源极连接所述第一输出端，所述第十二开关晶体管的漏极 连接所述参考电压端。
15、 根据权利要求 3所述的移位寄存器单元， 其特征在于， 所述 第一输出控制单元包括： 第五开关晶体管； 所述第五开关晶体管的栅极连接所述第二节点，所述第五开关晶 体管的源极连接所述第一输出端，所述第五开关晶体管的漏极连接所述 参考电压端。
16、 一种移位寄存器单元的驱动方法， 其特征在于， 包括： 第一阶段，第一输入模块通过输入端接收输入信号以向第一节点 输入第一电压， 直至所述第一节点的电位达到所述第一电压， 通过第一 栅线驱动信号模块将所述第一电压存储，并保持所述第一节点的电位为 第一电压；
第二阶段，所述第一电压控制所述第一栅线驱动信号模块通过第 一输出端将第一时钟信号端的信号作为第一栅线驱动信号输出，所述第 一电压控制下拉模块将第三节点和第二输出端的电压拉至参考电压端 的电压，第二输入模块在所述第一栅线驱动信号的作用下向第二节点输 入第二电压， 直至所述第二节点的电位达到所述第二电压， 通过第二栅 线驱动信号模块将所述第二电压存储，并保持所述第二节点的电位为第 二电压； 第三阶段，所述第二电压控制所述第二栅线驱动信号模块通过第 二输出端将第二时钟信号端的信号作为第二栅线驱动信号输出，所述第 二栅线驱动信号控制第三节点输出第三电压，所述第三节点控制所述下 拉模块将所述第一节点和第一输出端的电压拉至所述参考电压端的电 压，所述第二栅线驱动信号控制所述下拉模块将所述第一节点和第一输 出端的电压拉至所述参考电压端的电压； 第四阶段，复位模块通过所述复位端接收复位信号将所述第二节 点和所述第二输出端的电压拉至所述参考电压端的电压。
17、 一种移位寄存器电路， 其特征在于， 包括级联的多个移位寄 存器单元， 所述移位寄存器单元为权利要求 1- 15任一项所述的移位寄 存器单元； 除第一个移位寄存器单元和最后一个移位寄存器单元外，每个移 位寄存器单元的输入端连接相邻的上一移位寄存器单元的第二输出端， 每个移位寄存器单元的第一输出端连接相邻的上一移位寄存器单元的 复位端，每个移位寄存器单元的第二输出端连接相邻的下一移位寄存器 单元的输入端，每个移位寄存器单元的复位端连接相邻的下一移位寄存 器单元的第一输出端。
18、 一种显示装置， 其特征在于， 包括权利要求 17所述的移位 寄存器电路。
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