WO2014132822A1 - 固体撮像素子、駆動方法、及び、電子機器 - Google Patents

固体撮像素子、駆動方法、及び、電子機器 Download PDF

Info

Publication number
WO2014132822A1
WO2014132822A1 PCT/JP2014/053597 JP2014053597W WO2014132822A1 WO 2014132822 A1 WO2014132822 A1 WO 2014132822A1 JP 2014053597 W JP2014053597 W JP 2014053597W WO 2014132822 A1 WO2014132822 A1 WO 2014132822A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
column
signal
unit
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/053597
Other languages
English (en)
French (fr)
Inventor
静徳 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020157020333A priority Critical patent/KR101721350B1/ko
Priority to CN201480007095.8A priority patent/CN104969539B/zh
Priority to US14/768,534 priority patent/US9544519B2/en
Priority to JP2015502865A priority patent/JP6332263B2/ja
Priority to EP18175261.9A priority patent/EP3389258B1/en
Priority to EP14756681.4A priority patent/EP2963918B1/en
Application filed by Sony Corp filed Critical Sony Corp
Publication of WO2014132822A1 publication Critical patent/WO2014132822A1/ja
Anticipated expiration legal-status Critical
Priority to US15/352,207 priority patent/US9661253B2/en
Priority to US15/489,223 priority patent/US9838654B2/en
Priority to US15/792,065 priority patent/US10070103B2/en
Priority to US16/041,128 priority patent/US20180352200A1/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/701—Line sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/182—Colour image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8053—Colour filters
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response

Definitions

  • the present technology relates to a solid-state imaging device, a driving method, and an electronic device, and in particular, a solid that is capable of more reliably suppressing deterioration of linearity in AD conversion and quantization vertical lines generated due to quantization errors.
  • the present invention relates to an imaging device, a driving method, and an electronic device.
  • CMOS image sensor can use the same manufacturing process as Complementary Metal Oxide Semiconductor (CMOS) integrated circuit for its manufacture, can be driven by a single power supply, and further uses the CMOS process. Analog circuits and logic circuits can be mixed in the same chip. Therefore, it has a plurality of great merits such that the number of peripheral ICs (Integrated Circuits) can be reduced.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensors have been attracting attention as image sensors to replace CCDs (Charge Coupled Devices).
  • CMOS image sensor in order to read out pixel signals to the outside, address control is performed on a pixel array portion in which a plurality of unit pixels are arranged, and pixel signals from individual unit pixels are arbitrarily selected and read out. I have to.
  • a column AD conversion circuit in which a slope type AD conversion circuit is arranged in a column is provided as a circuit for AD (Analog Digital) conversion of analog pixel signals read out from the pixel array unit into digital signals. It can be used.
  • AD Analog Digital
  • this type of column AD conversion circuit it is used as a reference voltage (ramp-like voltage) for AD conversion in accordance with speeding-up of processing and increase in frame rate by increasing the number of pixels arranged in the pixel array portion.
  • the slope of the slope of the reference signal RAMP is becoming steep.
  • the points of AD conversion in each column are concentrated on one point of the slope, resulting in deterioration of linearity due to the influence of power supply fluctuation, and low order.
  • a vertical line caused by a quantization error due to a key is generated.
  • Patent Document 1 As a technique for avoiding such a phenomenon, the applicant has already proposed the technique of Patent Document 1.
  • Patent Document 1 when reading out the reset of the vertical signal line, the pulse width of the reset pulse of the pixel is expanded or the pulse width of the reset pulse of the comparator is adjusted, and the analog pixel signal and the reference signal RAMP A technique is disclosed in which noise is embedded by sampling a signal in the middle of the settling time in the input capacitance of the comparator that compares.
  • the distribution of reset levels can be dispersed, so that the operation time of the column AD conversion circuit can be shifted to avoid concentration of energy, or quantization vertical lines generated due to quantization errors. Can be suppressed.
  • the present technology has been made in view of such a situation, and it is possible to more reliably perform AD conversion by a drive that does not generate a shift of the average value of the reset level and applies a technology that disperses the distribution of the reset level. It is possible to suppress the deterioration of the linearity in the above and the quantization vertical line caused by the quantization error.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixels performing photoelectric conversion are arranged in a matrix, a column signal line that transmits pixel signals output from the pixels for each column, and a ramp wave And a comparator that compares the reference signal that is the signal with the pixel signal transmitted through the column signal line, and based on the comparison result of the comparator, independently digitizing the reference level and the signal level of the pixel signal
  • a control unit that shorts the column signal lines by turning on the switch only for a certain period of time during an AD conversion unit for converting into a signal, a switch connected to the column signal line, and a period for resetting the comparator.
  • the plurality of pixels are arranged corresponding to a color filter in which colors are arranged in predetermined repeating units, and the switches are connected to the column signal lines of pixels of the same color.
  • the control unit adjusts the on period of the switch according to a gain of AD conversion performed by the AD conversion unit.
  • the control unit adjusts a reset period of the comparator in accordance with a gain of AD conversion performed by the AD conversion unit.
  • the gain of AD conversion performed by the AD converter is a value corresponding to the reference signal which is different for each color.
  • the switch is a transistor, and the transistor has a gate connected to the control unit through a control line, and a source and a drain connected to a row signal line connected to the column signal line in the row direction.
  • the switch is a transistor, and the transistor has a gate connected to the control unit through a control line, a source connected to the column signal line, and a drain connected to a row signal line in the row direction. .
  • the switch is connected to all the column signal lines.
  • the column signal lines are divided into blocks in a predetermined unit, and the switches are connected to the column signal lines for each block.
  • the plurality of pixels arranged in a matrix in the pixel portion share at least another transistor for amplification, the column signal line, and the other pixels.
  • the pixel signal transmitted through the column signal line may further include a noise addition unit that adds temporally invariant and two-dimensional spatially irregular noise.
  • a driving method and an electronic device are a driving method and an electronic device corresponding to the solid-state imaging device according to the one aspect of the present technology.
  • a reference signal that is a ramp wave and a pixel signal output from a pixel unit in which a plurality of pixels performing photoelectric conversion are arranged in a matrix
  • the reference level and the signal level of the pixel signal are independently converted into digital signals based on the comparison result of the comparator that compares the pixel signal transmitted through the column signal line that transmits each column, and the comparator is reset.
  • the switches connected to the column signal lines are turned on only for a certain period, and the column signal lines are shorted to each other.
  • FIG. 1 is a diagram showing the configuration of a conventional CMOS image sensor.
  • the CMOS image sensor 1 has a pixel array unit 11 formed on a semiconductor substrate (chip) and a peripheral circuit unit integrated on the same semiconductor substrate as the pixel array unit 11. It has become.
  • the peripheral circuit unit includes the vertical drive unit 12, the read current source unit 13, the column processing unit 14, the reference signal generation unit 15, the horizontal drive unit 16, the communication / timing control unit 17, the output unit 18, and the noise addition unit 19. Become.
  • unit pixels 30 each having a photoelectric conversion element that generates charges of an amount of charge corresponding to the amount of incident light and stores the charge internally are two-dimensionally arranged in a matrix.
  • each unit pixel 30 is typically composed of a photodiode as a photoelectric conversion element and an in-pixel amplifier having a semiconductor element for amplification such as a transistor.
  • the in-pixel amplifier for example, a floating diffusion amplifier is used.
  • row control lines 20 are formed along the arrangement direction (horizontal direction in the drawing) of the pixels of the pixel row for each row with respect to the matrix pixel array, and vertical signal lines 21 are formed along the arrangement direction (vertical direction in the drawing) of the pixels of the pixel column.
  • the vertical driving unit 12 is configured of a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 11 simultaneously in all pixels or in units of rows in accordance with a control signal from the communication / timing control unit 17.
  • the vertical drive unit 12 is not shown in the drawings for its specific configuration, it is generally configured to have two scanning systems, a reading scanning system and a sweep scanning system.
  • a signal output from each unit pixel 30 of the pixel row selectively scanned by the vertical drive unit 12 is supplied to the column processing unit 14 through each of the vertical signal lines 21. Further, one end of the vertical signal line 21 extends to the column processing unit 14 side, and the read current source unit 13 is connected through the path.
  • the read current source unit 13 has a source follower configuration in which a substantially constant operating current (read current) is supplied between the read current source unit 13 and the amplification transistor of the unit pixel 30.
  • the column processing unit 14 independently digitizes, for each pixel column of the pixel array unit 11, the reset level which is the reference level of the pixel signal transmitted from each unit pixel 30 in the selected row through the vertical signal line 21, and the signal level. It has an AD (Analog Digital) conversion function of converting into a signal, and a difference processing function of acquiring a digital signal of a signal component indicated by a difference between a reset level AD conversion result and a signal level AD conversion result.
  • AD Analog Digital
  • the pixel signal output from each unit pixel 30 is input to the column AD conversion unit 41 of the column processing unit 14 through the vertical signal line 21.
  • the reference signal generation unit (DAC: Digital Analog Converter) 15 generates a reference signal RAMP having a ramp-like voltage in accordance with the control signal from the communication / timing control unit 17, and Supply.
  • each column AD conversion unit 41 simultaneously starts counting with the clock signal. Then, in each of the column AD conversion units 41, the input pixel signal is compared with the reference signal RAMP, and AD conversion is performed by counting until the comparison result matches.
  • the horizontal drive unit 16 is configured of a shift register, an address decoder, and the like, and selects a unit circuit corresponding to the pixel array of the column processing unit 14 in order according to a control signal from the communication / timing control unit 17.
  • the count value held by the column processing unit 14 is read out by the selective scanning function of the horizontal drive unit 16.
  • the horizontal signal line 22 has signal lines corresponding to n bit width, which is the bit width of the column AD conversion unit 41, and outputs via n sense circuits (not shown) corresponding to respective output lines not shown. It is connected to the unit 18.
  • the communication / timing control unit 17 is configured by a clock necessary for the operation of each unit, a timing generator that generates a pulse signal of a predetermined timing, and the like.
  • the communication / timing control unit 17 generates a clock or a pulse signal based on a master clock (CLK) obtained from the outside or data (DATA) instructing an operation mode or the like, and the vertical drive unit 12 and the column processing unit 14
  • CLK master clock
  • DATA data instructing an operation mode or the like
  • the drive control of each part of the CMOS image sensor 1 such as the reference signal generation unit 15 and the horizontal drive unit 16 is performed.
  • the noise adding unit 19 adds predetermined noise to the pixel signal transmitted through the vertical signal line 21.
  • the noise adding unit 19 sets the on / off timing of the drive pulse for driving the unit pixel 30 (for example, the timing of reset cancellation of the comparator 44 described later) and the timing of AD conversion to be different. And controls the bias current of the vertical signal line 21 (readout current for the unit pixel 30). Then, a pixel signal transmitted through the vertical signal line 21 includes a noise signal which does not fluctuate in time but has a two-dimensionally different noise level depending on the pixel position.
  • the noise adding unit 19 operates in cooperation with a part of the functions of the column AD conversion unit 41.
  • pixel signals are sequentially output from the pixel array unit 11 for each vertical column for each row. Then, an image of one sheet corresponding to the pixel array unit 11 in which photoelectric conversion elements are arranged in a matrix, that is, an image of one frame is obtained as a set of pixel signals of the entire pixel array unit 11 .
  • the reference signal generation unit 15 generates a step-like sawtooth wave (ramp waveform) based on the control signal from the communication / timing control unit 17.
  • the reference signal generation unit 15 supplies the generated sawtooth wave to each column AD conversion unit 41 of the column processing unit 14 as a reference signal RAMP (ADC reference voltage) for AD conversion.
  • ADC reference voltage ADC reference voltage
  • the control signal supplied from the communication / timing control unit 17 to the reference signal generation unit 15 has the same rate of change of the digital signal with respect to time so that the lamp voltage for each comparison process has the same slope (rate of change). Contains information on Specifically, it is preferable to change the count value by one every unit time.
  • the column AD conversion unit 41 is provided for each column of the unit pixels 30 constituting the pixel array unit 11.
  • Each column AD conversion unit 41 includes a capacitive element 42, a capacitive element 43, a comparator 44, a counter 45, a switch 46, and a memory 47.
  • the vertical signal line 21 of the corresponding vertical column is connected to one of the electrodes of the capacitive element 42 in common with one of the electrodes of the other capacitive element 42, and the pixel signal from the unit pixel 30 is input. . Further, one input terminal of the comparator 44 is connected to the other electrode of the capacitive element 42.
  • the reference signal RAMP from the reference signal generation unit 15 is input to one electrode of the capacitive element 43 in common with one electrode of the other capacitive element 43, and the comparator 44 is input to the other electrode of the capacitive element 43.
  • the other input terminal of is connected.
  • the capacitive elements 42 and 43 are used for signal coupling, and cut (DC cut) the DC component of the signal input to the comparator 44.
  • the other electrode of the capacitive element 42 is connected to one input terminal of the comparator 44, the pixel signal after DC cut is input, and the other electrode of the capacitive element 43 is connected to the other input terminal.
  • the later reference signal RAMP is input.
  • the comparator 44 is a pixel obtained from the unit pixel 30 through the vertical signal line 21 (H0, H1,..., Hh) for each of the reference signal RAMP and the row control line 20 (V0, V1,..., Vv). Compare with the signal.
  • the output terminal of the comparator 44 is connected to the counter 45, and the comparator 44 outputs the result of the comparison process to the counter 45.
  • the communication / timing control unit 17 has a function of switching the mode of the count processing in the counter 45 in accordance with which of the signal level and the reset level of the pixel signal is being compared by the comparator 44.
  • the count mode includes a down count mode and an up count mode.
  • the count clock from the communication / timing control unit 17 is input to the clock terminal of the counter 45 in common with the clock terminals of the other counters 45.
  • the counter 45 is configured to be able to perform count processing by alternately switching the down count operation and the up count operation using a common up / down counter (U / D CNT) regardless of the count mode. ing.
  • the counter 45 has a latch function for holding the count result, and holds the counter value until instructed by the control signal from the horizontal drive unit 16.
  • an n-bit memory 47 for holding the count value held by the counter 45 and a switch 46 for performing a switching operation in response to a transfer instruction of the counter value from the communication / timing control unit 17 are provided at the subsequent stage of the counter 45. It is done.
  • the switch 46 transfers the counter value of the counter 45 to the memory 47 for storage in response to a transfer instruction from the communication / timing control unit 17.
  • the memory 47 holds the count value fetched from the counter 45 until instructed by the control signal from the horizontal drive unit 16. The count value held in the memory 47 is read by the horizontal drive unit 16.
  • the column AD conversion unit 41 having such a configuration is disposed for each of the vertical signal lines 21 (H0, H1,..., Hh), and performs column processing that is an ADC block having a column parallel configuration.
  • the unit 14 is configured.
  • the column AD conversion unit 41 performs a count operation in a readout period of a pixel signal corresponding to a horizontal blanking period, and outputs a count result at a predetermined timing.
  • the comparator 44 compares the voltage level of the ramp-shaped reference signal RAMP rising or falling at a predetermined slope with the voltage level of the pixel signal of the pixel signal from the unit pixel 30, Inverts the output when the levels match.
  • the counter 45 starts counting in the down count mode or the up count mode in synchronization with the ramp waveform voltage output from the reference signal generation unit 15, and the inverted information of the output of the comparator 44 is notified. Then, the count operation is stopped, and the AD conversion is completed by holding the count value at that time.
  • the counter 45 sequentially holds the pixel data held via the output unit 18 and the like. Output to the outside of the chip having the unit 11 and the like.
  • FIG. 1 does not illustrate various circuits and the like that are not directly related to the description of the present embodiment for the sake of simplicity of the description, for example, the configuration of the CMOS image sensor 1 such as a signal processing circuit. May be included in the element.
  • the CMOS image sensor 1 of FIG. 1 is configured as described above.
  • a 4TR structure including four transistors can be adopted as a configuration of the unit pixel 30 in the pixel array unit 11.
  • the unit pixel 30 includes, for example, a photodiode 51 as a photoelectric conversion element, and the transfer transistor 52, the reset transistor 53, the amplification transistor 54, and the vertical selection transistor 55 are provided for the single photodiode 51. Have four transistors as active elements. Further, the unit pixel 30 includes a pixel signal generation unit 57 of a floating diffusion amplifier (FDA: Floating Diffusion AMP) configuration including the floating diffusion 56.
  • FDA floating diffusion amplifier
  • the photodiode 51 photoelectrically converts incident light into an amount of charge corresponding to the amount of light.
  • the transfer transistor 52 is disposed between the photodiode 51 and the floating diffusion 56.
  • the transfer transistor 52 transfers the electrons photoelectrically converted by the photodiode 51 to the floating diffusion 56 by the drive pulse TRG being applied to the transfer gate from the transfer drive buffer 58 through the transfer wiring 59.
  • the floating diffusion 56 is connected to the gate of the amplification transistor 54.
  • the amplification transistor 54 is connected to the vertical signal line 21 through the vertical selection transistor 55, and constitutes a source follower (pixel source follower) and the read current source unit 13 provided outside the unit pixel 30.
  • the vertical selection pulse VSEL is transmitted from the selection drive buffer 60 through the vertical selection wiring 61 to the vertical selection transistor 55.
  • the vertical selection transistor 55 is turned on, and the amplification transistor 54 is connected to the vertical signal line 21.
  • the amplification transistor 54 amplifies the potential of the floating diffusion 56 and outputs a voltage corresponding to the potential to the vertical signal line 21.
  • the signal voltage output from each pixel through the vertical signal line 21 is output to the column processing unit 14 as a pixel signal (So).
  • the reset transistor 53 is connected between the power supply line VRD and the floating diffusion 56, and receives the pixel reset pulse RST from the reset drive buffer 62 through the reset wiring 63, thereby resetting the potential of the floating diffusion 56.
  • the transfer transistor 52 when the pixel is reset, the transfer transistor 52 is turned on, the charge accumulated in the photodiode 51 is released, and then the transfer transistor 52 is turned off, and the photodiode 51 outputs an optical signal. Convert to charge and accumulate.
  • the reset transistor 53 is turned on to reset the floating diffusion 56, the reset transistor 53 is turned off, and the voltage of the floating diffusion 56 at that time is output through the amplification transistor 54 and the vertical selection transistor 55.
  • the output at this time is the reset level output (P-phase output).
  • the transfer transistor 52 is turned on to transfer the charge accumulated in the photodiode 51 to the floating diffusion 56, and the voltage of the floating diffusion 56 at that time is output by the amplification transistor 54. The output at this time is taken as the output of signal level (D phase output).
  • the difference between the signal level output (D phase output) and the reset level output (P phase output) is used as a pixel signal, so that not only the variation of the output DC component for each pixel but also the reset noise of the floating diffusion 56 Can also be removed from the pixel signal.
  • These operations are performed simultaneously for each row of pixels because, for example, the gates of the transfer transistor 52, the vertical selection transistor 55, and the reset transistor 53 are connected in row units.
  • the read current source unit 13 includes an NMOS transistor 71 (hereinafter referred to as a “load MOS transistor 71”) provided in each vertical column, a current generator 72 shared for all vertical columns, and an NMOS transistor.
  • a reference power supply 73 having a transistor 74 is provided.
  • the source line 75 is connected to the substrate bias at the end in the horizontal direction, and the operating current (read current) to the ground of the load MOS transistor 71 is supplied from both the left and right ends of the chip. .
  • Each load MOS transistor 71 has a drain connected to the vertical signal line 21 of the corresponding column, and a source connected to a source line 75 which is a ground line.
  • the load MOS transistors 71 in each vertical column form a current mirror circuit in which the gates are connected between the transistors 74 of the reference power supply unit 73 and functions as a current source for the vertical signal line 21.
  • a load control signal SFLACT for outputting a predetermined current only when necessary is supplied to the current generation unit 72 from a load control unit (not shown).
  • the current generation unit 72 receives the active state of the load control signal SFLACT, and the load MOS transistor 71 connected to each amplification transistor 54 through the vertical signal line 21 determines a predetermined constant current. It is supposed to keep flowing.
  • the load MOS transistor 71 forms a source follower in combination with the amplification transistor 54 in the selected row and supplies the read current to the amplification transistor 54 to output the pixel signal (So) to the vertical signal line 21.
  • the comparator 44 adopts a differential amplifier configuration as its basic configuration, and includes a differential transistor pair portion 81, a load transistor pair portion 82 serving as an output load of the differential transistor pair portion 81, and a current source portion 83. Have.
  • the differential transistor pair unit 81 includes NMOS type transistors 84 and 85.
  • the load transistor pair unit 82 also includes PMOS transistors 86 and 87.
  • the current source unit 83 has a constant current source transistor 88 of NMOS type, and supplies a constant operating current to the differential transistor pair unit 81 and the load transistor pair unit 82.
  • the sources of transistors 84 and 85 are commonly connected to the drain of constant current source transistor 86 of current source unit 83, and the drains are connected to the drains of corresponding transistors 86 and 87 of load transistor pair unit 82. . Further, the DC gate voltage VG is input to the gate of the constant current source transistor 88.
  • the output of the differential transistor pair unit 81 (the drain of the transistor 85 in the example of FIG. 3) is connected to an amplifier (not shown), and further amplified through a buffer (not shown). It is output to Figure 1).
  • an operating point reset unit 91 that resets the operating point of the comparator 44 is provided.
  • the operating point reset unit 91 functions as an offset removal unit. That is, the comparator 44 is configured as a voltage comparator with an offset removal function.
  • the operating point reset unit 91 includes switching transistors 92 and 93.
  • the switching transistor 92 is connected between the gate and the drain of the transistor 84.
  • the switching transistor 93 is connected between the gate and the drain of the transistor 85.
  • a comparator reset pulse PSET is supplied commonly to the gates of the switching transistors 92 and 93.
  • a pixel signal is input to the gate of the transistor 84 via the capacitive element 42 (FIG. 1) for signal coupling. Further, a pixel signal is input to the gate of the transistor 85 via the capacitive element 43 for signal coupling (FIG. 1).
  • the operating point reset unit 91 exerts a sample / hold function on a signal input via the capacitive elements 42 and 43.
  • the comparator reset pulse PSET is activated (for example, H level) only immediately before the comparison between the pixel signal and the reference signal RAMP is started, and the operating point of the differential transistor pair portion 81 is the drain voltage (read potential; reference component or signal Reset the component to the operation reference value).
  • a pixel signal is input to the transistor 84 through the capacitive element 42, and a reference signal RAMP is input to the transistor 85 through the capacitive element 43. Comparison is performed until the pixel signal and the reference signal RAMP become the same potential. Do. Then, when the pixel signal and the reference signal RAMP have the same potential, the output is inverted.
  • the state in which the comparator reset pulse PSET is activated is also referred to as auto zero (AZ: Auto Zero).
  • the capacitive elements 42 and 43 of FIG. 1 are described as being provided outside the comparator 44 for convenience of explanation, they are provided inside the comparator 44 of FIG. It may be configured as In that case, the capacitive element 42 is disposed between the input terminal to which the pixel signal is input and the gate of the transistor 84, and the capacitive element 43 is between the input terminal to which the reference signal RAMP is input and the gate of the transistor 85. Will be placed. Further, the input of the pixel signal and the input of the reference signal RAMP may be reversed.
  • the noise addition unit 19 or the like injects predetermined noise to disperse the distribution of the reset level, thereby shifting the operation time of the column AD conversion unit 41 to generate energy. It has been found that although concentration is avoided and vertical lines caused by quantization errors are suppressed, a phenomenon occurs in which the average value of the reset level shifts as well as the distribution of the reset level varies.
  • AD conversion on the reset level is performed.
  • the CMOS image sensor 1 by performing AD conversion on the reset level before the reset level appearing on the vertical signal line 21 is stabilized, AD conversion is performed on the reset level in the unstable state.
  • the timing at which the pixel reset pulse RST is turned off is shifted backward in time to narrow the reset release interval TRelease, so that the reset noise does not reach the stability intentionally for the comparator 44. Release the reset state. As a result, irregular noise can be injected into the reset level AD conversion result.
  • the reset noise component appearing on the vertical signal line 21 appears.
  • the offset component of the pixel signal (So) is completely removed by turning off the comparator reset pulse PSET for the comparator 44.
  • the timing for turning off the pixel reset pulse RST is intentionally shifted backward to reset Reduce the release interval (TRelease).
  • the reset state of the comparator 44 is canceled at a timing when the reset noise is not stable. This means that the pulse width of the pixel reset pulse RST for pixel reset is controlled, the settling amount of reset noise of the pixel is controlled, and two-dimensionally irregular noise is injected.
  • AD conversion is performed by mixing two-dimensionally irregular fixed pattern noise with the same amount to the reset level or signal level of the pixel signal, and differentially processing each AD conversion result.
  • the digital signal of the component is acquired in a state in which quantization noise generated by the differential processing is two-dimensionally spatially random.
  • the CMOS image sensor 1 operates at the drive timing shown in FIG. 6 to disperse the distribution of reset levels, thereby avoiding concentration of energy and causing quantization errors caused by differential processing to It prevents the phenomenon that accumulates each time and suppresses the unnatural noise of vertical streaks.
  • FIG. 7 is a diagram schematically showing the distribution of the reset level when the shift of the average value of the reset level occurs.
  • the horizontal axis indicates the output value of the reset level
  • the vertical axis indicates the frequency.
  • the drive at the drive timing indicated by the dotted line in FIG. 6 is referred to as “normal drive”, and the drive at the drive timing indicated by the solid line in FIG. 6 is referred to as “dither drive”. .
  • the distribution of the reset level is concentrated at the periphery of the average value without spreading the tail. Also, since the noise injection is not performed, the output value of the reset level does not become a large value. Therefore, the output value of the reset level never exceeds the reset level count maximum value.
  • the counter 45 does not perform accurate counting, and AD conversion is properly performed. It may be a factor that will not happen. In order to avoid this phenomenon, it is necessary to suppress the shift of the average value of the reset level, but the inventor of the present technology has found a technique for suppressing the shift of the average value of the reset level. Therefore, hereinafter, a CMOS image sensor to which the present technology is applied will be described.
  • FIG. 8 is a diagram illustrating a configuration example of a CMOS image sensor as a solid-state imaging device to which the present technology is applied.
  • CMOS image sensor 101 of FIG. 8 parts corresponding to those of the CMOS image sensor 1 of FIG. 1 are denoted by the same reference numerals, and the description thereof will be appropriately omitted.
  • the CMOS image sensor 101 is different from the CMOS image sensor 1 in that the switch 110 is provided between the pixel array unit 11 and the read current source unit 13.
  • the switch 110 is connected to each vertical signal line 21.
  • the switch 110 shorts the vertical signal lines 21 in response to the control pulse VSLCNT input from the communication / timing control unit 17 through the control line 23. Then, when the vertical signal lines 21 are short-circuited, the potentials of the vertical signal lines 21 become the average potentials, and by storing them, the shift of the average value of the reset level can be suppressed.
  • FIG. 9 illustrates unit pixels 30-1 and unit pixels 30-2 adjacent in the row direction among the unit pixels 30 arranged in a matrix in the pixel array unit 11 for convenience of description.
  • parts corresponding to FIG. 2 are given the same reference numerals, and descriptions thereof will be omitted.
  • the amplification transistor 54-1 is connected to the vertical signal line 21-1 through the vertical selection transistor 55-1 and constitutes a source follower together with the read current source unit 13-1. .
  • the output of the source follower is described as “VSL1”.
  • a column AD conversion unit 41-1 is connected to the vertical signal line 21-1.
  • the pixel signal from the unit pixel 30-1 is input to one input terminal of the comparator 44-1 via the capacitive element 42-1, and the other input terminal is input.
  • the reference signal RAMP from the reference signal generation unit 15 is input through the capacitive element 43-1.
  • the output of the capacitive element 42-1 is described as "VSL1D".
  • the amplification transistor 54-2 and the read current source unit 13-2 constitute a source follower.
  • a column AD conversion unit 41-2 is connected to the vertical signal line 21-2. Further, in FIG. 9 and the like, the output of the source follower is described as “VSL2”, and the output of the capacitive element 42-2 is described as “VSL2D”.
  • the switch 110 is composed of a switch transistor 111.
  • the source is connected to the vertical signal line 21-1 through the row signal line 112, and the drain is connected to the vertical signal line 21-2 through the row signal line 112. That is, by connecting the vertical signal lines 21 in the row direction with the row signal line 112, the switching transistor 111 is configured to connect the outputs of the source followers configured for each column.
  • the control pulse VSLCNT from the communication / timing control unit 17 is input to the gate of the switch transistor 111.
  • the switching transistor 111 performs the on / off switching operation in response to the control pulse VSLCNT from the communication / timing control unit 17.
  • the control pulse VSLCNT becomes H level only for a certain period of the period in which the comparator reset pulse PSET to the comparator 44 becomes active.
  • the switching transistor 111 is turned on to short the vertical signal lines 21 connected to the row signal line 112.
  • the potentials of the vertical signal lines 21 become an average potential, and the output of the source follower of each column becomes an averaged output.
  • the outputs VSL1 and VSL2 of the source follower are averaged.
  • the average value of the output of the source follower is stored as an input capacitance at one input terminal of the comparator 44 arranged in each column AD conversion unit 41.
  • the switching transistor 111 is turned off when the control pulse VSLCNT input to the gate becomes L level, and the source before shorting each vertical signal line 21 connected to the row signal line 112 is performed.
  • the output of each source follower for each column returns from the average value to an output value according to the variation of the threshold voltage (Vth) of each amplification transistor 54.
  • FIG. 11 is a diagram schematically showing the distribution of the reset level when the shift of the average value of the reset level does not occur.
  • the distribution of the reset level is dispersed, but because the average value of the output of the source follower is dispersed, the reset is compared with the case of the normal drive. The average level has not shifted. Therefore, the output value of the reset level does not exceed the reset level count maximum value, and the counter 45 can perform accurate counting. As a result, the AD conversion is properly performed, and the distribution is dispersed, so that the concentration of energy is alleviated, and more surely, the deterioration of the linearity due to the power supply fluctuation and the quantization vertical line caused by the quantization error are suppressed. can do.
  • the distribution of the reset level can be broadened by utilizing the characteristics of the capacitive element 42 for signal coupling.
  • 12 and 13 show specific examples of DC cutting by the capacitive elements 42-1 and 42-2 (FIG. 9) in the auto-zero period (AZ period) and the reset level period and the distribution of the reset level at that time. .
  • FIG. 12A for comparison with FIG. 12B, distribution of DC cut voltage values in the case of normal driving and the reset level at that time is shown.
  • the input voltages of capacitive elements 42-1 and 42-2 in the auto-zero period are 1.0 V and 2.0 V, respectively, and the output voltage is 1.8. Aligned to V.
  • the input voltages of the capacitive elements 42-1 and 42-2 in the reset level period are 1.0 V and 2.0 V, respectively, and the output voltages are cut to 1.8 V by DC cutting. Further, in normal driving, the distribution of reset levels in the reset level period hardly varies as in the auto-zero period, and the tail does not spread.
  • FIG. 12B shows the distribution of the voltage value of DC cut and the reset level at that time when the driving at the driving timing shown in FIG. 10 is performed.
  • the switching transistor 111 since the switching transistor 111 is turned on and the outputs of the source followers in the respective columns are averaged, the input voltages of the capacitive elements 42-1 and 42-2 in the auto-zero period are equalized to 1.5V. Then, the DC-cut by the capacitive elements 42-1 and 42-2 results in an output voltage of 1.8 V.
  • the switching transistor 111 is turned off, and the vertical signal lines 21-1 and 21-2 are returned to the original state. Therefore, the input voltages of the capacitive elements 42-1 and 42-2 in the reset level period are 1.0. It becomes V, 2.0V. Then, when DC-cut by the capacitive elements 42-1 and 42-2, the output voltage becomes 1.3 V and 2.3 V, respectively, depending on the characteristics of the capacitive elements 42.
  • the input voltage is adjusted to 1.5 V which is the average value of the output of the source follower in the auto zero period, and 1.0 V and 2.0 V are input as the input voltage in the subsequent reset level period. Then, since the output voltage varies to 1.3 V and 2.3 V, the distribution of the reset level in the reset level period is a broadened one.
  • the width of the distribution of reset levels can be expanded compared to the normal drive of FIG. 12A.
  • FIG. 13 A of FIG. 13 is shown for comparison with B of FIG. 13, and is the same as A of FIG. 13.
  • B of FIG. 13 shows the distribution of the voltage value of DC cut and the reset level at that time in the case of driving at the driving timing shown in FIG.
  • the switching transistor 111 is turned on, but is turned off before the outputs of the source followers in each column are completely averaged, so the capacitive element 42-1 in the auto-zero period is , 42-2 are 1.2 V and 1.8 V respectively without being equal. Then, the DC-cut by the capacitive elements 42-1 and 42-2 results in an output voltage of 1.8 V.
  • the input voltages of the capacitive elements 42-1 and 42-2 are 1.0 V and 2.0 V, respectively. Then, when DC-cut by the capacitive elements 42-1 and 42-2, the output voltage becomes 1.6 V and 2.0 V, respectively, depending on the characteristics of the capacitive elements 42.
  • the input voltage is brought close to the average value (for example, 1.5 V) of the output of the source follower as in 1.2 V and 1.8 V respectively in the auto-zero period, and the input voltage in the subsequent reset level period.
  • the output voltage fluctuates to 1.6 V and 2.0 V, so the distribution of the reset level in the reset level period has a broadened tail.
  • the distribution of reset levels in the reset level period of B in FIG. 13 is not the one in which the input voltage is completely averaged, the distribution of the reset levels is smaller than the distribution of reset levels in the reset level period of B in FIG. Although the width is narrowed, noise can be injected as much as the distribution spreads.
  • the width of the distribution of reset levels can be expanded compared to the normal drive of A of FIG.
  • FIG. 14 is a diagram showing a drive circuit used for normal drive.
  • the outputs VSL1 and VSL2 are constant at 2.0 V and 1.0 V, respectively.
  • outputs VSL1D and VSL2D of the capacitive element 42 are DC-cut by the capacitive element 42 as described in A of FIG. 12 and A of FIG. Be aligned.
  • FIG. 16 is a diagram showing a drive circuit used to drive the present technology.
  • the row signal line 112 is connected to the vertical signal lines 21-1 and 21-2 in order to average the output of the source follower of each column, and the switching transistor 111 is provided. Therefore, the drive of the present technology is driven as shown in the timing chart of FIG. 17 or FIG.
  • the voltage values of the outputs VSL1 and VSL2 of the source follower decrease in the auto-zero period.
  • the control pulse VSLCNT when the control pulse VSLCNT is turned on, the vertical signal lines 21 are short-circuited by the switch transistor 111, and the output of the source follower of each column is averaged.
  • the outputs VSL1 and VSL2 have an average value of 1.5V. That is, by short-circuiting the vertical signal lines 21 with each other by the horizontal connection, the outputs of the respective source followers are averaged.
  • the outputs VSL1D and VSL2D of the capacitive element 42 are DC-cut by the capacitive element 42 as described in B of FIG. 12, the outputs VSL1D and VSL2D are 1.8 V after DC-cut at time t24. Aligned with
  • the control pulse VSLCNT is turned off to return to the original state before the vertical signal lines 21 are shorted. Therefore, the voltage values of the outputs VSL1 and VSL2 of the source follower are 2.0 in the reset level period. It becomes V, 1.0V. Then, in the on period of the drive pulse TRG from time t25 to time t26, and in the signal level period after time t26, the outputs VSL1 and VSL2 have constant voltage values of 2.0 V and 1.0 V, respectively.
  • the outputs VSL1D and VSL2D of the capacitive element 42 are DC-cut by the capacitive element 42 as described in B of FIG. 12, the outputs VSL1D and VSL2D are 2.3 V and 1.3 V, respectively, depending on their characteristics. It becomes. That is, when the control pulse VSLCNT is turned off, the output of each source follower moves, and the node after DC cut follows the output of each source follower, and the distribution of the reset level is dispersed. As a result, noise is added to the pixel signal transmitted through the vertical signal line 21.
  • control pulse VSLCNT is turned on, but control is performed at time t34 earlier in time than the time when the output of the source follower of each column is completely averaged. Since the pulse VSLCNT is turned off, the outputs VSL1 and VSL2 become 1.8 V and 1.2 V, respectively.
  • the control pulse VSLCNT is turned off to return to the original state before the vertical signal lines 21 are shorted. Therefore, the voltage values of the outputs VSL1 and VSL2 of the source follower are 2.0 in the reset level period. It becomes V, 1.0V. Then, in the on period of the drive pulse TRG from time t35 to time t36, and in the signal level period after time t36, the outputs VSL1 and VSL2 have constant voltage values of 2.0 V and 1.0 V, respectively.
  • the outputs VSL1D and VSL2D of the capacitive element 42 are DC-cut by the capacitive element 42 as described in B of FIG. 13, the outputs VSL1D and VSL2D are 1.8 V after DC-cut at time t34. Aligned with Thereafter, after time t34, the outputs VSL1D and VSL2D become 2.0 V and 1.6 V according to the characteristics of the capacitive element 42.
  • the node after DC cutting follows the output of each source follower and is not as good as when the output of the source follower is completely averaged.
  • the distribution of reset levels will vary. In other words, the width of the distribution of the reset level can be adjusted according to the pulse width of the control pulse VSLCNT.
  • the width of the distribution of reset levels can be expanded compared to the normal drive in FIG. 15.
  • the drive of the present technology in the case of injecting noise for the purpose of suppressing concentration of energy, quantization vertical lines, etc., no shift of the average value of the reset level is generated, and the distribution of reset levels is dispersed. It can be turned. As a result, since the AD conversion is properly performed, it is possible to more reliably suppress the deterioration of the linearity in the AD conversion and the quantization vertical line caused by the quantization error.
  • quantization errors are accumulated in each result of performing differential processing between the AD conversion result of the reset level and the AD conversion result of the signal level.
  • vertical streak noise due to quantization error will be visible.
  • the shift of the average value of the reset level can be suppressed only by providing the switching transistor 111, so that the circuit scale does not increase.
  • noise is added to the pixel signal transmitted through the vertical signal line 21 by shorting the vertical signal line 21.
  • the addition unit 19 may add noise that is invariant in time and irregular in two-dimensional space.
  • the unit pixels 30 arranged in the pixel array unit 11 correspond to color imaging. That is, in the plurality of unit pixels 30 two-dimensionally arranged in a matrix in the pixel array unit 11, the light receiving surface on which the light of each photodiode 51 is incident is a color filter of a plurality of colors for capturing a color image. A color filter of any of the color separation filters consisting of a combination is provided.
  • the example shown in FIG. 20 uses a color filter of the so-called Bayer Arrangement basic form, and unit pixels 30 two-dimensionally arranged in a matrix are red (R), green (G), blue ( In order to correspond to the three-color color filter of B), the repeating unit of the color separation filter is arranged in 2 ⁇ 2 pixels to constitute the pixel array unit 11.
  • a first color pixel for sensing a first color (e.g. R) is arranged in the odd row odd column, and a second color (e.g. G) is arranged in the odd row even column and the even row odd column.
  • a second color pixel for sensing is disposed, and a third color pixel for sensing a third color (eg, B) is disposed in the even-numbered row and the even-numbered column.
  • two color pixels of R / G or G / B different for each row are arranged in a checkered pattern.
  • the color arrangement of color filters in the basic form of such Bayer arrangement is repeated every two colors of R / G or G / B in both row direction and column direction, but every color of color pixel
  • a switching transistor 111 can be provided to connect each vertical signal line 21 by a row signal line 112 for each color, so that outputs of source followers of the same color can be combined.
  • the vertical signal lines 21 in odd columns to which color pixels in odd columns (R or G) are connected are connected in the row direction by the row signal line 112-1, and the outputs of their source followers To be connected.
  • vertical signal lines 21 of even columns to which color pixels of even columns (G or B) are connected are connected in a row direction by row signal line 112-2 and the outputs of their source followers are connected to each other.
  • the switch transistor 111-1 to which the control pulse VSLCNT is input to the gate is provided on the row signal line 112-1 in which the vertical signal lines 21 in the odd columns are connected for each color. Further, on the row signal line 112-2 in which the vertical signal lines 21 in the even-numbered columns are connected for each color, the switch transistor 111-1 to which the control pulse VSLCNT is input to its gate is provided.
  • the switching transistors 111-1 and 112-2 perform switching operation according to the control pulse VSLCNT, thereby shorting out the vertical signal lines 21 of the odd-numbered column or the even-numbered column, and thereby the source follower for each color.
  • the output of can be averaged.
  • the gain of AD conversion is adjusted by changing the slope of the slope of the reference signal RAMP generated by the reference signal generation unit 15. Specifically, as the inclination of the reference signal RAMP is gentler, the point at which the reference signal RAMP matches the pixel signal transmitted through the vertical signal line 21 is later, so that a large digital signal can be obtained. Gain of AD conversion increases. Conversely, when the slope of the reference signal RAMP is steep, the gain of AD conversion is low.
  • the slope when capturing the reset level is also halved, so the slope is halved. If it is the same distribution as before, it will be out of the range of the reference signal RAMP, and it will not be possible to capture the reset level.
  • the control pulse VSLCNT is set to H level only for a fixed period during a period (auto zero period) in which the comparator reset pulse PSET to the comparator 44 is active. Adjust the level period according to the AD conversion gain. Specifically, when the gain of AD conversion is increased, the pulse width of the control pulse VSLCNT is narrowed so that the distribution of the reset level does not spread. On the other hand, when the gain of AD conversion is lowered, the pulse width of the control pulse VSLCNT is broadened so that the distribution of reset levels is broadened.
  • the pulse width of the comparator reset pulse PSET can also be adjusted in conjunction with the above-described AD conversion gain.
  • the pulse width of the comparator reset pulse PSET is narrowed as shown by the solid line in FIG.
  • the rising edge of the reset pulse RST is approached.
  • the reset release interval TRelease is narrowed, and the comparator 44 is turned off by the comparator reset pulse PSET before the reset noise appearing on the vertical signal line 21 is stabilized, thereby positively injecting the reset noise.
  • the slope of the reference signal RAMP is steep and the AD conversion gain is high, the stability of the AD conversion is prioritized, and the pulse width of the comparator reset pulse PSET is widened as shown by the dotted line in FIG.
  • the reset release interval TRelease is made as wide as normal timing, and after the reset noise is stabilized, the comparator 44 is turned off by the comparator reset pulse PSET.
  • DACs 15a corresponding to odd columns and DACs 15b corresponding to even columns are provided.
  • the DACs 15 a and 15 b generate stepped sawtooth waves (ramp waveforms) based on the control signal from the communication / timing control unit 17.
  • the DACs 15a and 15b supply the generated stepped sawtooth waves to the column AD conversion units 41 of the column processing unit 14 as reference signals RAMPa and RAMPb.
  • the reference signal generation unit 15 when the control signal for generating the reference signals RAMPa and RAMPb is supplied from the communication / timing control unit 17, one of the colors existing on the row control line 20 (R in odd column or The DAC 15a generates a reference signal RAMPa having a slope .beta.a matched to the color pixel characteristics of G) and having a step-like waveform which is temporally changed in a sawtooth shape as a whole. Then, the DAC 15 a supplies the generated reference signal RAMPa to the other input terminal of the comparator 44 of the column AD conversion unit 41 corresponding to the odd-numbered column via the capacitive element 43.
  • the reference signal RAMPb is generated by the DAC 15 b. Then, the DAC 15 b supplies the generated reference signal RAMPb to the other input terminal of the comparator 44 of the column AD conversion unit 41 corresponding to the even number column via the capacitive element 43.
  • the DAC for generating the reference signal RAMP is not prepared for all the color filters in the color separation filter but in the repetition cycle of colors determined by the type and arrangement of colors. It is made to provide only the part according to the combination of the predetermined color according to.
  • the combination of predetermined colors present in the row to be processed is switched, and accordingly, the change characteristics (for example, the slope ⁇ a) of the reference signals RAMPa and RAMPb generated by the DACs 15a and 15b. , ⁇ b) and the initial value are switched according to the color filter, that is, the characteristics of the pixel signal.
  • the control pulse VSLCNTa is input to the gate of the switch transistor 111-1 and the switch
  • the control pulse VSLCNTb is input to the gate of the transistor 111-2.
  • the switching transistors 111-1 and 111-2 can be separately controlled to, for example, average the output of the source follower or adjust the width of the distribution of the reset level.
  • connection form of switch transistor Although the connection form of the switch transistor 111 is described, connection forms other than the connection form shown in FIG. 9 may be employed.
  • FIG. 24 shows another connection of the switch transistor 111.
  • the gate is connected to the communication / timing control unit 17 through the control line 23, the source is connected to the vertical signal line 21-1, and the drain is It is connected to the row signal line 112.
  • the gate is connected to the control line 23, the source is connected to the vertical signal line 21-2, and the drain is connected to the row signal line 112.
  • the switching transistors 111-1 and 111-2 perform the switching operation according to the control pulse VSLCNT input to the gates, thereby the vertical signal lines 21-1 and 21-. 2 can be shorted.
  • connection form of FIG. 24 is an example of another connection form of the switch transistor 111, and still another connection form can be adopted.
  • the point is that the switching transistor 111 only needs to short the vertical signal lines 21 by the switching operation, and the connection form between the vertical signal lines 21 and the row signal lines 112 is arbitrary.
  • the switching transistor 111 may be connected to all the vertical signal lines 21 (H0, H1,..., Hh), or all the vertical signal lines 21 (H0, H1,. , Hh) may be connected to some of the vertical signal lines 21 (for example, H 0, H 2, H 4,... In odd columns). Further, when connected to a part of the vertical signal line 21, for example, by dividing the vertical signal line 21 into blocks in predetermined units, each block is connected to the switch transistor 111. be able to.
  • a plurality of unit pixels 30 arranged in a matrix adopts a pixel sharing configuration in which at least the amplifying transistor 54 and the vertical signal line 21 are shared with other unit pixels other than itself. You may
  • solid of a solid-state imaging device means that it is made of a semiconductor.
  • the present technology is not limited to application to a solid-state imaging device. That is, the present technology includes an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using a solid-state imaging device as an image reading unit, and a solid image capturing unit (photoelectric conversion unit).
  • the present invention can be applied to general electronic devices using an imaging device.
  • the solid-state imaging device may be formed as a single chip, or may be a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 25 is a block diagram illustrating a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging apparatus 300 in FIG. 25 includes an optical unit 301 including a lens group, a solid-state imaging device (imaging device) 302 in which each configuration of the unit pixel 30 described above is adopted, and a DSP (Digital Signal) that is a camera signal processing circuit. Processor) circuit 303 is provided.
  • the imaging apparatus 300 also includes a frame memory 304, a display unit 305, a recording unit 306, an operation unit 307, and a power supply unit 308.
  • the DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, the operation unit 307, and the power supply unit 308 are mutually connected via a bus line 309.
  • the optical unit 301 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 302.
  • the solid-state imaging device 302 converts the light amount of incident light focused on the imaging surface by the optical unit 301 into an electrical signal in pixel units and outputs the electrical signal as a pixel signal.
  • a solid-state imaging device such as the CMOS image sensor 1 according to the above-described embodiment, that is, a solid-state imaging device capable of realizing imaging without distortion by global exposure can be used.
  • the display unit 305 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 302.
  • the recording unit 306 records a moving image or a still image captured by the solid-state imaging device 302 on a recording medium.
  • the operation unit 307 issues operation commands for various functions of the imaging device 300 under the operation of the user.
  • the power supply unit 308 appropriately supplies various power supplies serving as operation power supplies of the DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, and the operation unit 307 to these supply targets.
  • the present invention has been described by way of example in which the present invention is applied to a CMOS image sensor in which unit pixels 30 for detecting signal charges according to the amount of visible light as physical quantities are arranged in a matrix.
  • the present technology is not limited to the application to a CMOS image sensor, and is applicable to all solid-state imaging devices of a column system in which a column processing unit is disposed for each pixel row of the pixel array unit.
  • the present technology is not limited to application to a solid-state imaging device that detects the distribution of incident light quantity of visible light and captures an image as an image, and a solid that captures distribution of incident quantity of infrared light, X-rays, or particles as an image
  • a solid-state imaging device that detects the distribution of incident light quantity of visible light and captures an image as an image
  • a solid that captures distribution of incident quantity of infrared light, X-rays, or particles as an image
  • solid-state imaging devices physical quantity distribution detection devices
  • an imaging device and a fingerprint detection sensor that senses the distribution of other physical quantities such as pressure and capacitance in a broad sense and captures an image as an image is there.
  • the present technology can have the following configurations.
  • a pixel portion in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix A column signal line for transmitting a pixel signal output from the pixel for each column; It has a comparator for comparing a reference signal which is a ramp wave with the pixel signal transmitted through the column signal line, and based on the comparison result of the comparator, the reference level and the signal level of the pixel signal are made independent.
  • AD converter to convert digital signals into A switch connected to the column signal line, A control unit configured to turn on the switch only for a predetermined period during a period in which the comparator is reset to short the column signal lines;
  • the plurality of pixels are arranged corresponding to a color filter in which colors are arranged in a predetermined repeating unit,
  • the solid-state imaging device according to (1), wherein the switch is connected to each of the column signal lines of pixels of the same color.
  • the control unit adjusts the on period of the switch according to a gain of AD conversion performed by the AD conversion unit.
  • the solid-state imaging device according to any one of (1) to (3), wherein the control unit adjusts a reset period of the comparator according to a gain of AD conversion performed by the AD conversion unit.
  • the solid-state imaging device according to any one of (1) to (4), wherein a gain of AD conversion performed by the AD conversion unit has a value corresponding to the reference signal which is different for each color.
  • the switch is a transistor, The transistor has a gate connected to the control unit through a control line, and a source and a drain connected to a row signal line connected to the column signal line in the row direction (1) to (5)
  • the solid-state imaging device according to any one of the preceding items.
  • the switch is a transistor, The transistor has a gate connected to the control unit through a control line, a source connected to the column signal line, and a drain connected to a row signal line in the row direction (1) to (5)
  • the solid-state image sensor as described in any one.
  • the column signal lines are divided into blocks in predetermined units, The solid-state imaging device according to any one of (1) to (7), wherein the switch is connected to the column signal line for each block.
  • the plurality of pixels arranged in a matrix in the pixel portion share at least a transistor for amplification and the column signal line with another pixel according to any one of (1) to (9).
  • Solid-state image sensor (11)
  • the pixel signal transmitted through the column signal line further includes a noise addition unit that adds temporally invariant and two-dimensional spatially irregular noise to any one of (1) to (10).
  • the solid-state image sensor as described in a term.
  • (12) A pixel portion in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix; A column signal line for transmitting a pixel signal output from the pixel for each column; It has a comparator for comparing a reference signal which is a ramp wave with the pixel signal transmitted through the column signal line, and based on the comparison result of the comparator, the reference level and the signal level of the pixel signal are made independent.
  • AD converter to convert digital signals into And a switch connected to the column signal line.
  • the solid-state imaging device is Driving the switches only for a predetermined period of time during which the comparators are reset, and shorting the column signal lines together.
  • (13) A pixel portion in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix; A column signal line for transmitting a pixel signal output from the pixel for each column; It has a comparator for comparing a reference signal which is a ramp wave with the pixel signal transmitted through the column signal line, and based on the comparison result of the comparator, the reference level and the signal level of the pixel signal are made independent.
  • AD converter to convert digital signals into A switch connected to the column signal line, A control unit which turns on the switch only for a predetermined period of time during a period in which the comparator is reset, and shorts the column signal lines; and an electronic device equipped with a solid-state imaging device.
  • CMOS image sensor 11 pixel array unit, 13 readout current source unit, 14 column processing unit, 15 reference signal generation unit, 15a, 15b DAC, 17 communication and timing control unit, 19 noise addition unit, 20 row control line , 21 vertical signal line, 23 control line, 30 unit pixel, 41 column AD conversion unit, 42 capacitive element, 43 capacitive element, 44 comparator, 45 counter, 54 transistor for amplification, 110 switch, 111 switch transistor, 112 line Signal line, 300 imaging device, 302 solid-state imaging device

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　本技術は、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができるようにする固体撮像素子、駆動方法、及び、電子機器に関する。 AD変換部は、ランプ波である参照信号と、列信号線を通して伝送される画素信号とを比較する比較器を有し、比較器の比較結果に基づいて、画素信号の基準レベルと信号レベルを独立にデジタル信号に変換し、スイッチは、列信号線と接続され、制御部は、比較器をリセットする期間のうち、一定期間のみスイッチをオンさせて、列信号線同士をショートさせる。本技術は、例えば、CMOSイメージセンサに適用することができる。

Description

固体撮像素子、駆動方法、及び、電子機器
　本技術は、固体撮像素子、駆動方法、及び、電子機器に関し、特に、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができるようにした固体撮像素子、駆動方法、及び、電子機器に関する。
　CMOSイメージセンサは、その製造に一般的なCMOS（Complementary Metal Oxide Semiconductor）型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにCMOSプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。このため、周辺IC（Integrated Circuit）の数を減らすことができる、といった大きなメリットを複数有している。
　そのような理由から、近年では、CCD（Charge Coupled Device）に代わるイメージセンサとして、CMOSイメージセンサが注目されている。
　CMOSイメージセンサにおいて、画素信号を外部に読み出すには、複数の単位画素が配置されている画素アレイ部に対してアドレス制御を行い、個々の単位画素からの画素信号を任意に選択して読み出すようにしている。
　また、CMOSイメージセンサにおいては、画素アレイ部から読み出されたアナログの画素信号をデジタル信号にAD（Analog Digital）変換する回路として、スロープ型のAD変換回路をカラムに配置したカラムAD変換回路を用いることができる。
　この種のカラムAD変換回路においては、画素アレイ部に配置される画素の多画素化による処理の高速化や高フレームレート化に伴い、AD変換用の基準電圧（ランプ状の電圧）として用いられる参照信号RAMPのスロープの傾きが急峻になってきている。その影響で、特に、低ゲインや低階調（低ビット）の読み出しにおいては、各カラムのAD変換のポイントがスロープの一点に集中することで、電源ゆれの影響によるリニアリティの劣化や、低階調による量子化誤差起因の縦筋が発生してしまう。
　このような現象を回避するための技術として、本出願人は特許文献１の技術を既に提案している。
　特許文献１には、垂直信号線のリセットの読み出し時に、画素のリセットパルスのパルス幅を広げたり、比較器のリセットパルスのパルス幅を調整したりして、アナログの画素信号と参照信号RAMPとを比較する比較器の入力容量に、セトリング時間の途中の信号をサンプリングさせることで、ノイズを埋め込む技術が開示されている。
　この技術を用いた駆動を行うことで、リセットレベルの分布をばらつかせることができるので、カラムAD変換回路の動作時間をずらしてエネルギーの集中を避けたり、量子化誤差により生じる量子化縦筋を抑制したりすることができる。
特開２００９－３８８３４号公報
　ところで、特許文献１に開示した技術を用いた駆動では、リセットのセトリング時間の途中で信号がサンプリングされるため、リセットレベルの分布がばらつくと同時に、リセットレベルの平均値がシフトしてしまうという現象が発生してしまうことが分かった。
　参照信号RAMPのスロープが急峻になり過ぎた現状では、この技術でリセットレベルをばらつかせるためには、画素のリセットパルスと同時に、比較器のリセットパルスを解除しないと効果を得ることができない状態となっている。このような状態において、リセットレベルの平均値が大きくシフトしてしまうと、カウンタによるカウントが正確に行われず、AD変換が適切に行われない要因にもなりかねない。
　このため、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせることができる駆動技術が求められている。
　本技術はこのような状況に鑑みてなされたものであり、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせる技術を適用した駆動によって、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができるようにするものである。
　本技術の一側面の固体撮像素子は、光電変換を行う複数の画素が行列状に配置された画素部と、前記画素から出力される画素信号を列ごとに伝送する列信号線と、ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、前記列信号線と接続されるスイッチと、前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部とを備える。
　前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、前記スイッチは、同色の画素の前記列信号線ごとに接続される。
　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記スイッチのオン期間を調整する。
　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記比較器のリセット期間を調整する。
　前記AD変換部によるAD変換のゲインは、色ごとに異なる前記参照信号に応じた値となる。
　前記スイッチは、トランジスタであり、前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する。
　前記スイッチは、トランジスタであり、前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する。
　前記スイッチは、全ての前記列信号線と接続されている。
　前記列信号線は、所定の単位でブロックに分けられており、前記スイッチは、前記ブロックごとに前記列信号線と接続されている。
　前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している。
　前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える。
　本技術の一側面の駆動方法及び電子機器は、本技術の一側面の固体撮像素子に対応する駆動方法及び電子機器である。
　本技術の一側面の固体撮像素子、駆動方法、及び、電子機器においては、ランプ波である参照信号と、光電変換を行う複数の画素が行列状に配置された画素部から出力される画素信号を列ごとに伝送する列信号線を通して伝送される画素信号とを比較する比較器の比較結果に基づいて、画素信号の基準レベルと信号レベルが独立にデジタル信号に変換され、比較器をリセットする期間のうち、一定期間のみ、列信号線と接続されるスイッチがオンされ、列信号線同士がショートされる。
　本技術の一側面によれば、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができる。
従来のCMOSイメージセンサの構成を示す図である。 単位画素の構成とその接続形態を示す図である。 比較器の構成を示す図である。 画素リセットパルスRSTのパルス幅を調整した駆動を説明する図である。 比較器リセットパルスPSETのパルス幅を調整した駆動を説明する図である。 リセットレベル平均値のシフトの発生メカニズムを説明する図である。 リセットレベル平均値のシフトが発生した場合のリセットレベル分布を模式的に示す図である。 本技術を適用したCMOSイメージセンサの構成を示す図である。 スイッチの構成とその接続形態を示す図である。 制御パルスVSLCNTを用いた駆動を説明する図である。 リセットレベル平均値のシフトが発生しない場合のリセットレベル分布を模式的に示す図である。 容量素子を利用したリセットレベル分布の調整を説明する図である。 容量素子を利用したリセットレベル分布の調整を説明する図である。 通常の駆動用の回路を示す図である。 通常の駆動を説明するタイミングチャートである。 本技術の駆動用の回路を示す図である。 本技術の駆動を説明するタイミングチャートである。 本技術の駆動を説明するタイミングチャートである。 AD変換の結果得られる画像の比較例を示す図である。 同色の画素ごとの駆動を説明する図である。 AD変換のゲインと制御パルスVSLCNTとが連動した駆動を説明する図である。 AD変換のゲインとオートゼロ期間とが連動した駆動を説明する図である。 色ごとの参照信号が生成される場合の構成を示す図である。 スイッチの構成とその接続形態の他の例を示す図である。 撮像装置の構成例を示す図である。
　以下、図面を参照しながら本技術の実施の形態について説明する。
　ただし、ここでは、本技術の理解を容易にし、かつその背景を明らかにするために、図１乃至図７を参照して、特許文献１に開示されている、従来のCMOSイメージセンサの構成とその問題点を説明してから、本技術を適用したCMOSイメージセンサについて説明する。
＜従来のCMOSイメージセンサ＞
（従来のCMOSイメージセンサの構成）
　図１は、従来のCMOSイメージセンサの構成を示す図である。
　図１に示すように、CMOSイメージセンサ１は、半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、垂直駆動部１２、読出電流源部１３、カラム処理部１４、参照信号生成部１５、水平駆動部１６、通信・タイミング制御部１７、出力部１８、及び、ノイズ付加部１９からなる。
　画素アレイ部１１には、入射光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する単位画素３０が行列状に２次元配置されている。
　ただし、図１では、説明の簡略化のため、行及び列の一部を省略して示しているが、実際には、各行や各列には、多数の単位画素３０が配置される。この単位画素３０は、典型的には、光電変換素子としてのフォトダイオードと、トランジスタ等の増幅用の半導体素子を有する画素内アンプとから構成される。画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。
　画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに行制御線２０が画素行の画素の配列方向（図中の左右方向）に沿って形成され、列ごとに垂直信号線２１が画素列の画素の配列方向（図中の上下方向）に沿って形成されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、通信・タイミング制御部１７からの制御信号に応じて、画素アレイ部１１の各画素を、全画素同時あるいは行単位等で駆動する。この垂直駆動部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　垂直駆動部１２によって選択走査された画素行の各単位画素３０から出力される信号は、垂直信号線２１の各々を通してカラム処理部１４に供給される。また、垂直信号線２１はその一端がカラム処理部１４側に延在するとともに、その経路において読出電流源部１３が接続される。読出電流源部１３は、単位画素３０の増幅用トランジスタとの間で、略一定の動作電流（読出し電流）が供給されるソースフォロア構成となっている。
　カラム処理部１４は、画素アレイ部１１の画素列ごとに、選択行の各単位画素３０から垂直信号線２１を通して伝送される画素信号の基準レベルであるリセットレベルと、信号レベルとを独立にデジタル信号に変換するAD（Analog Digital）変換機能と、リセットレベルのAD変換結果と信号レベルのAD変換結果との差で示される信号成分のデジタル信号を取得する差分処理機能を備えている。
　具体的には、各単位画素３０から出力された画素信号は、垂直信号線２１を通してカラム処理部１４のカラムAD変換部４１に入力される。また、参照信号生成部（DAC：Digital Analog Converter）１５は、通信・タイミング制御部１７からの制御信号に応じて、ランプ状の電圧を有する参照信号RAMPを生成し、各カラムAD変換部４１に供給する。
　そして、各カラムAD変換部４１では、参照信号生成部１５から参照信号RAMPが供給されると、それと同時に、クロック信号でのカウントを開始する。そして、各カラムAD変換部４１においては、入力された画素信号を、参照信号RAMPと比較して、その比較結果が一致するまでカウントすることでAD変換が行われる。
　なお、カラム処理部１４と参照信号生成部１５の詳細については後述する。
　水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、通信・タイミング制御部１７からの制御信号に応じて、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査機能によって、カラム処理部１４にて保持されているカウント値が読み出される。
　水平信号線２２は、カラムAD変換部４１のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路（不図示）を経由して出力部１８に接続される。
　通信・タイミング制御部１７は、各部の動作に必要なクロックや所定のタイミングのパルス信号を生成するタイミングジェネレータ等によって構成される。通信・タイミング制御部１７は、外部から取得されるマスタクロック（CLK）や動作モード等を指示するデータ（DATA）に基づいて、クロックやパルス信号を生成し、垂直駆動部１２、カラム処理部１４、参照信号生成部１５及び水平駆動部１６など、CMOSイメージセンサ１の各部の駆動制御を行う。
　ノイズ付加部１９は、垂直信号線２１を通じて伝送される画素信号に、所定のノイズを付加する。
　具体的には、ノイズ付加部１９は、単位画素３０を駆動する駆動パルスのオン／オフのタイミング（例えば、後述する比較器４４のリセット解除のタイミング）と、AD変換のタイミングとを異なるものとしたり、垂直信号線２１のバイアス電流（単位画素３０に対する読出し電流）を制御したりする。そして、垂直信号線２１を通じて伝送される画素信号に、時間的には変動しないが２次元的には画素位置によって異なるノイズレベルを持つノイズ信号が含まれるようにする。
　つまり、時間的に変動するノイズを画素信号に付加すると、そのノイズはほぼ取り除くことが困難になるが、時間的には変動しない２次元空間的なランダムノイズは、同一の画素位置における画素信号に関して、リセットレベルと信号レベルとの間での差分処理により除去することができる。このように、ノイズ付加部１９は、カラムAD変換部４１の一部の機能と協働して動作することになる。
　以上の構成によって、画素アレイ部１１からは、行ごとに各垂直列について画素信号が順次出力される。そして、光電変換素子が行列状に配された画素アレイ部１１に対応する１枚分の画像、すなわち、１フレーム分の画像が、画素アレイ部１１全体の画素信号の集合として得られることになる。
（カラム処理部と参照信号生成部の詳細な構成）
　ここで、図１のカラム処理部１４と参照信号生成部１５の詳細な構成について説明する。
　参照信号生成部１５は、通信・タイミング制御部１７からの制御信号に基づいて、階段状の鋸歯状波（ランプ波形）を生成する。参照信号生成部１５は、生成した鋸歯状波を、AD変換用の参照信号RAMP（ADC基準電圧）として、カラム処理部１４の各カラムAD変換部４１に供給する。
　通信・タイミング制御部１７から参照信号生成部１５に供給される制御信号は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタル信号の変化率を同じにするための情報を含んでいる。具体的には単位時間ごとに１ずつカウント値を変化させるのがよい。
　カラムAD変換部４１は、画素アレイ部１１を構成する単位画素３０の列ごとに設けられる。各カラムAD変換部４１は、容量素子４２、容量素子４３、比較器４４、カウンタ４５、スイッチ４６、及び、メモリ４７からそれぞれ構成される。
　容量素子４２の一方の電極には、他の容量素子４２の一方の電極と共通に、それぞれに対応する垂直列の垂直信号線２１が接続され、単位画素３０からの画素信号がそれぞれ入力される。また、容量素子４２の他方の電極には、比較器４４の一方の入力端子が接続される。
　容量素子４３の一方の電極には、他の容量素子４３の一方の電極と共通に、参照信号生成部１５からの参照信号RAMPが入力され、容量素子４３の他方の電極には、比較器４４の他方の入力端子が接続される。
　容量素子４２、４３は、信号結合に用いられるものであって、比較器４４に入力される信号の直流成分をカット（DCカット）する。
　比較器４４の一方の入力端子は、容量素子４２の他方の電極が接続され、DCカット後の画素信号が入力され、他方の入力端子は、容量素子４３の他方の電極が接続され、DCカット後の参照信号RAMPが入力される。
　比較器４４は、参照信号RAMPと、行制御線２０（V0，V1，・・・，Vv）ごとに単位画素３０から垂直信号線２１（H0，H1，・・・，Hh）を通して得られる画素信号とを比較する。比較器４４の出力端子は、カウンタ４５に接続されており、比較器４４は、比較処理の結果をカウンタ４５に出力する。
　また、通信・タイミング制御部１７は、比較器４４が画素信号のリセットレベルと、信号レベルのいずれかについて比較処理を行っているかに応じて、カウンタ４５におけるカウント処理のモードを切り替える機能を有する。なお、当該カウントモードには、ダウンカウントモードと、アップカウントモードがある。
　カウンタ４５のクロック端子には、他のカウンタ４５のクロック端子と共通に、通信・タイミング制御部１７からのカウントクロックが入力される。カウンタ４５は、カウントモードにかかわらず、共通のアップダウンカウンタ（U/D CNT）を用いて、ダウンカウント動作とアップカウント動作とを交互に切り替えて、カウント処理を行うことができるように構成されている。
　カウンタ４５は、カウント結果を保持するラッチ機能を有しており、水平駆動部１６から制御信号による指示があるまでは、そのカウンタ値を保持する。
　また、カウンタ４５の後段には、カウンタ４５の保持したカウント値を保持するnビットのメモリ４７と、通信・タイミング制御部１７からのカウンタ値の転送指示に応じてスイッチング動作を行うスイッチ４６が設けられている。スイッチ４６は、通信・タイミング制御部１７からの転送指示に応じて、カウンタ４５のカウンタ値をメモリ４７に転送して、記憶させる。
　メモリ４７は、水平駆動部１６からの制御信号による指示があるまでは、カウンタ４５から取り込んだカウント値を保持する。メモリ４７に保持されたカウント値は、水平駆動部１６により読み出される。
　このような構成のカラムAD変換部４１は、先にも述べたように、垂直信号線２１（H0,H1,・・・,Hh）ごとに配置され、列並列構成のADCブロックであるカラム処理部１４が構成される。かかる構成において、カラムAD変換部４１は、水平ブランキング期間に相当する画素信号の読出期間において、カウント動作を行い、所定のタイミングでカウント結果を出力する。
　すなわち、比較器４４は、所定の傾きで上昇又は下降するランプ波形状の参照信号RAMPの電圧のレベルと、単位画素３０からの画素信号の画素信号の電圧のレベルとを比較し、双方の電圧のレベルが一致した場合にその出力を反転させる。また、カウンタ４５は、参照信号生成部１５から出力されるランプ波形電圧に同期してダウンカウントモード又はアップカウントモードでカウント動作を開始しており、比較器４４の出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を保持することで、AD変換が完了する。
　この後、カウンタ４５は、所定のタイミングで水平駆動部１６から入力される水平選択信号によるシフト動作に基づいて、保持していた画素データを、出力部１８等を経由して、順次、画素アレイ部１１等を有するチップの外部に出力する。
　なお、図１においては、説明の簡略化のため、本実施の形態の説明とは直接関係のない各種の回路等については図示していないが、例えば信号処理回路などがCMOSイメージセンサ１の構成要素に含まれる場合がある。
　図１のCMOSイメージセンサ１は、以上のように構成される。
（単位画素の構成）
　次に、図２を参照して、図１のCMOSイメージセンサ１の画素アレイ部１１に配置される単位画素３０の構成例と、駆動制御線と画素トランジスタの接続形態について説明する。
　図２に示すように、画素アレイ部１１内の単位画素３０の構成としては、例えば、４つのトランジスタからなる4TR構造を採用することができる。
　単位画素３０は、光電変換素子として例えばフォトダイオード５１を有し、この１個のフォトダイオード５１に対して、転送用トランジスタ５２、リセット用トランジスタ５３、増幅用トランジスタ５４、及び、垂直選択用トランジスタ５５の４つのトランジスタを能動素子として有する。また、単位画素３０は、フローティングディフュージョン５６とからなるフローティングディフュージョンアンプ構成（FDA：Floating Diffusion AMP）の画素信号生成部５７を有している。
　フォトダイオード５１は、入射光をその光量に応じた量の電荷に光電変換する。転送用トランジスタ５２は、フォトダイオード５１とフローティングディフュージョン５６との間に配置される。
　転送用トランジスタ５２は、転送駆動バッファ５８から転送配線５９を通してその転送ゲートに駆動パルスTRGが与えられることで、フォトダイオード５１で光電変換された電子をフローティングディフュージョン５６に転送する。
　フローティングディフュージョン５６には、増幅用トランジスタ５４のゲートが接続される。増幅用トランジスタ５４は、垂直選択用トランジスタ５５を介して垂直信号線２１に接続され、単位画素３０の外部に設けられた読出電流源部１３とソースフォロア（画素ソースフォロア）を構成している。
　そして、単位画素３０が、垂直信号線２１に接続された多数の単位画素の中から選択画素として選択された場合、選択駆動バッファ６０から垂直選択配線６１を通して垂直選択パルスVSELが垂直選択用トランジスタ５５のゲートに与えられて、垂直選択用トランジスタ５５がオンし、増幅用トランジスタ５４は垂直信号線２１と接続される。増幅用トランジスタ５４はフローティングディフュージョン５６の電位を増幅してその電位に応じた電圧を垂直信号線２１に出力する。垂直信号線２１を通じて、各画素から出力された信号電圧は画素信号（So）として、カラム処理部１４に出力される。
　リセット用トランジスタ５３は、電源ラインVRDとフローティングディフュージョン５６との間に接続され、リセット駆動バッファ６２からリセット配線６３を通して画素リセットパルスRSTが与えられることで、フローティングディフュージョン５６の電位をリセットする。
　より具体的には、画素をリセットするときは、転送用トランジスタ５２をオンし、フォトダイオード５１にたまった電荷をはきすて、次に転送用トランジスタ５２をオフし、フォトダイオード５１が光信号を電荷に変換し、蓄積する。
　読み出し時には、リセット用トランジスタ５３をオンしてフローティングディフュージョン５６をリセットし、リセット用トランジスタ５３をオフし、そのときのフローティングディフュージョン５６の電圧を増幅用トランジスタ５４、垂直選択用トランジスタ５５を通じて出力する。このときの出力をリセットレベルの出力（P相出力）とする。
　次に、転送用トランジスタ５２をオンしてフォトダイオード５１に蓄積された電荷をフローティングディフュージョン５６に転送し、そのときのフローティングディフュージョン５６の電圧を増幅用トランジスタ５４で出力する。このときの出力を信号レベルの出力（D相出力）とする。
　そして、信号レベルの出力（D相出力）とリセットレベルの出力（P相出力）との差分を画素信号とすることで、画素ごとの出力DC成分のばらつきだけでなく、フローティングディフュージョン５６のリセットノイズも画素信号から除去することができる。これらの動作は、例えば転送用トランジスタ５２、垂直選択用トランジスタ５５、及び、リセット用トランジスタ５３の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　読出電流源部１３は、各垂直列に設けられたNMOS型のトランジスタ７１（以下、「負荷MOSトランジスタ７１」という）、全垂直列に対して共用される電流生成部７２、及び、NMOS型のトランジスタ７４を有する基準電源部７３を備える。ソース線７５は、水平方向の端部で基板バイアスである接地に接続され、負荷MOSトランジスタ７１の接地に対する動作電流（読出し電流）が、チップの左右両端から供給されるような構成となっている。
　各負荷MOSトランジスタ７１は、ドレインが対応する列の垂直信号線２１に接続され、ソースが接地線であるソース線７５に接続される。これにより、各垂直列の負荷MOSトランジスタ７１は、基準電源部７３のトランジスタ７４との間でゲート同士が接続されるカレントミラー回路を構成し、垂直信号線２１に対し電流源として機能する。
　電流生成部７２には、必要時にのみ所定の電流を出力するようにするための負荷制御信号SFLACTが負荷制御部（不図示）から供給される。電流生成部７２は、読み出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ５４に垂直信号線２１を通して接続された負荷MOSトランジスタ７１によって、あらかじめ定められた定電流を流し続けるようになっている。
　すなわち、負荷MOSトランジスタ７１は、選択行の増幅用トランジスタ５４とソースフォロアを組んで、読出し電流を増幅用トランジスタ５４に供給することで、垂直信号線２１に画素信号（So）を出力させる。
（比較器の構成）
　次に、図３を参照して、図１の各カラムAD変換部４１に設けられる比較器４４の詳細について説明する。
　比較器４４は、その基本構成として、差動アンプ構成を採用しており、差動トランジスタ対部８１、差動トランジスタ対部８１の出力負荷となる負荷トランジスタ対部８２と、電流源部８３を有している。
　差動トランジスタ対部８１は、NMOS型のトランジスタ８４，８５を有する。また、負荷トランジスタ対部８２は、PMOS型のトランジスタ８６，８７を有する。電流源部８３は、NMOS型の定電流源トランジスタ８８を有し、差動トランジスタ対部８１と負荷トランジスタ対部８２に一定の動作電流を供給する。
　トランジスタ８４，８５の各ソースは、共通に電流源部８３の定電流源トランジスタ８６のドレインに接続され、各ドレインは、負荷トランジスタ対部８２の対応するトランジスタ８６，８７のドレインが接続されている。また、定電流源トランジスタ８８のゲートには、DCゲート電圧VGが入力される。
　差動トランジスタ対部８１の出力（図３の例ではトランジスタ８５のドレイン）は、アンプ（不図示）に接続され、さらにバッファ（不図示）を経て、十分な増幅がされた後、カウンタ４５（図１）に出力される。
　また、比較器４４の動作点をリセットする動作点リセット部９１が設けられている。動作点リセット部９１は、オフセット除去部として機能するものである。すなわち、比較器４４は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部９１は、スイッチ用トランジスタ９２，９３を有している。
　スイッチ用トランジスタ９２は、トランジスタ８４のゲート・ドレイン間に接続される。また、スイッチ用トランジスタ９３は、トランジスタ８５のゲート・ドレイン間に接続される。スイッチ用トランジスタ９２，９３の各ゲートには共通に、比較器リセットパルスPSETが供給される。
　トランジスタ８４のゲートには、信号結合用の容量素子４２（図１）を介して画素信号が入力される。また、トランジスタ８５のゲートには、信号結合用の容量素子４３（図１）を介して画素信号が入力される。
　このような構成において、動作点リセット部９１は、容量素子４２，４３を介して入力される信号に対して、サンプル／ホールド機能を発揮する。
　すなわち、画素信号と参照信号RAMPとの比較を開始する直前だけ比較器リセットパルスPSETをアクティブ（例えばHレベル）にし、差動トランジスタ対部８１の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットする。
　その後、容量素子４２を介して画素信号をトランジスタ８４に入力し、また、容量素子４３を介して参照信号RAMPをトランジスタ８５に入力し、画素信号と参照信号RAMPが同電位となるまで、比較を行う。そして、画素信号と参照信号RAMPとが同電位になると出力が反転する。
　なお、以下の説明では、比較器リセットパルスPSETがアクティブになった状態を、オートゼロ（AZ：Auto Zero）とも称する。
　また、説明の都合上、図１の容量素子４２，４３は、比較器４４の外部に設けられるとして説明したが、図３の比較器４４の内部に設けて、動作点リセット部９１の一部として構成されるようにしてもよい。その場合、容量素子４２は、画素信号が入力される入力端子とトランジスタ８４のゲートとの間に配置され、容量素子４３は、参照信号RAMPが入力される入力端子とトランジスタ８５のゲートとの間に配置される。また、画素信号の入力と参照信号RAMPの入力とを逆にしてもよい。
（従来のCMOSセンサにおけるAD変換の問題点）
　ところで、CMOSイメージセンサ１においては、AD変換に際して、ノイズ付加部１９等が所定のノイズを注入してリセットレベルの分布をばらつかせることで、カラムAD変換部４１の動作時間をずらしてエネルギーの集中を避けたり、量子化誤差起因の縦筋を抑制したりしているが、リセットレベルの分布がばらつくと同時に、リセットレベルの平均値がシフトするという現象が発生してしまうことが分かった。
　このような現象の発生する理由であるが、本技術の発明者によって行われた、詳細なるシミュレーションにより見いだされたものである。そこで、以下、リセットレベルの平均値のシフト発生のメカニズムの詳細について図４乃至図７を参照して説明する。
　ここで、通常の画素信号の読み出しとAD変換においては、垂直信号線２１上に現れるリセットレベルが十分に安定してからリセットレベルについてのAD変換が行われる。それに対して、CMOSイメージセンサ１においては、垂直信号線２１上に現れるリセットレベルが安定化する前にリセットレベルについてのAD変換を行うことで、不安定な状態のリセットレベルについてAD変換を行う。
　このことは、AD変換結果にリセットノイズが混入することを意味するのであるが、このリセットノイズの量は画素ごとに大きさがまちまちになるので、その混入具合も画素ごとにまちまちになり、結果的にリセットレベルのAD変換結果に、２次元的に不規則なノイズが混入されることになる。
　そして、この不安定な状態のリセットレベルについてAD変換を行う手法として、特許文献１では、画素リセットパルスRSTをオフするタイミングと、比較器４４をリセットさせる比較器リセットパルスPSETをオフするタイミングの間隔（以下、「リセット解除間隔TRelease」という）を調整して、一般的に取られる間隔よりも狭くすることが開示されている。
　すなわち、図４に示すように、画素リセットパルスRSTのオフするタイミングを時間的に後方にずらして、リセット解除間隔TReleaseを狭くすることで、わざとリセットノイズが安定しきらないタイミングで比較器４４のリセット状態を解除する。これにより、リセットレベルのAD変換結果に不規則なノイズを注入することができる。
　同様に、図５に示すように、比較器リセットパルスPSETをオフするタイミングを時間的に前方にずらして、リセット解除間隔TReleaseを狭くすることでも、リセットレベルのAD変換結果に不規則なノイズを注入することができる。
　このように、CMOSイメージセンサ１では、比較器４４の入力容量に、セトリング時間の途中の信号をサンプリングさせることで、リセットレベルのAD変換結果に不規則なノイズを注入して、リセットレベルの分布をばらつかせている。
　具体的には、図６のタイミングチャートに示すように、通常の駆動タイミングでは、図中の点線で示すように、画素リセットパルスRSTが入力された後、垂直信号線２１に現われるリセットノイズ成分が十分安定した後に、比較器４４に対しての比較器リセットパルスPSETをオフすることで、画素信号（So）のオフセット成分を完全に除去している。
　それに対し、CMOSイメージセンサ１の駆動タイミングでは、図中の実線で示すように、ノイズ成分の注入の際には、わざと画素リセットパルスRSTをオフするタイミングを時間的に後方にずらすことで、リセット解除間隔（TRelease）を狭くする。このようにすることで、わざとリセットノイズが安定しきらないタイミングで比較器４４のリセット状態を解除することになる。このことは、画素リセット用の画素リセットパルスRSTのパルス幅を制御し、画素のリセットノイズのセトリング量を制御して、２次元的に不規則なノイズを注入することを意味する。
　その結果、安定しきらなかったリセットノイズ成分がリセットレベルについてのAD変換結果に混入することになるが、先に述べたように、このリセットノイズの量は画素ごとに大きさがまちまちなので、その混入具合もまちまちとなり、結果的にリセットレベルのAD変換結果に２次元的に不規則なノイズを混入することができる。
　また、比較器４４のリセット解除から実際に参照信号RAMPのスロープ開始（すなわち、AD変換開始）までには時間があるので、その間に垂直信号線２１のリセットノイズ成分が完全に安定するような動作タイミングに設定することで、その後のリセットレベルについてのAD変換時と、信号レベルについてのAD変換時との間にリセットレベルが変わってしまうようなこともない。従って、時間的にランダムノイズ成分を持たず、画質を劣化させることもない。
　すなわち、事実上、画素信号のリセットレベルや信号レベルに、２次元的に不規則な固定パターンノイズを同量で混入してAD変換を実行し、各AD変換結果を差分処理することで、信号成分のデジタル信号を、差分処理に伴って生じる量子化ノイズが２次元的空間的にランダムとなった状態で取得することになる。
　このように、CMOSイメージセンサ１は、図６の駆動タイミングで動作して、リセットレベルの分布をばらつかせることで、エネルギーの集中を回避するとともに、差分処理に伴って生じる量子化誤差が列ごとに蓄積する現象を防止して縦筋状の不自然なノイズを抑えている。
　しかしながら、図６の駆動タイミングであると、セトリング時間の途中で信号がサンプリングされるため、リセットレベルの分布がばらつくだけでなく、リセットレベルの平均値がシフトするという現象が発生する。
　図７は、リセットレベルの平均値のシフトが発生した場合のリセットレベルの分布を模式的に示す図である。
　図７において、横軸はリセットレベルの出力値を示し、縦軸はその頻度を示している。また、図７においては、図６の点線で示した駆動タイミングでの駆動を「通常の駆動」と称し、図６の実線で示した駆動タイミングでの駆動を「ディザ駆動」と称して説明する。
　通常の駆動ではノイズの注入が行われないため、図中の点線で示すように、リセットレベルの分布は、裾が広がらず、平均値の周辺に集中している。また、ノイズの注入を行っていない分、リセットレベルの出力値も大きな値とはならない。そのため、リセットレベルの出力値が、リセットレベルカウント最大値を超えることはない。
　一方、ディザ駆動では、ノイズ付加部１９等によってノイズの注入が行われるため、リセットレベルの分布はばらつくことになるが、ノイズを注入した分、リセットレベルの出力値が大きくなるので、その平均値が通常の駆動の場合と比べて、図中の右方向にシフトすることになる。そのため、リセットレベルの出力値がリセットレベルカウント最大値を超える場合が出てくる。
　このように、リセットレベルの平均値が大きくシフトして、リセットレベルの出力値が、リセットレベルをカウントできる最大値を超えてしまうと、カウンタ４５による正確なカウントが行われず、AD変換が適切に行われない要因にもなりかねない。この現象を回避するためには、リセットレベルの平均値のシフトを抑える必要があるが、本技術の発明者は、このリセットレベルの平均値のシフトを抑える技術を見いだした。そこで、以下、本技術を適用したCMOSイメージセンサについて説明する。
＜本技術を適用したCMOSイメージセンサ＞
（本技術を適用したCMOSイメージセンサの構成例）
　図８は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの構成例を示す図である。
　なお、図８のCMOSイメージセンサ１０１において、図１のCMOSイメージセンサ１と対応する箇所については同一の符号が付してあり、その説明は適宜省略する。
　すなわち、CMOSイメージセンサ１０１においては、CMOSイメージセンサ１と比較すると、スイッチ１１０が、画素アレイ部１１と読出電流源部１３との間に設けられている点が異なる。
　スイッチ１１０は、各垂直信号線２１に接続される。スイッチ１１０は、通信・タイミング制御部１７から制御線２３を通じて入力される制御パルスVSLCNTに応じて、垂直信号線２１同士をショートさせる。そして、垂直信号線２１同士がショートされると、各垂直信号線２１の電位は平均電位となるので、それを記憶しておくことで、リセットレベルの平均値のシフトを抑えることができる。
　ここで、図９乃至図１３を参照して、リセットレベルの平均値のシフトを抑える技術についてより詳細に説明する。
　図９では、説明の都合上、画素アレイ部１１に行列状に配置された単位画素３０のうち、行方向に隣接する単位画素３０－１と単位画素３０－２を図示している。なお、図９において、図２に対応する部分には同一の符号が付してあり、その説明は省略する。
　単位画素３０－１において、増幅用トランジスタ５４－１は、垂直選択用トランジスタ５５－１を介して垂直信号線２１－１と接続され、読出電流源部１３－１とソースフォロアを構成している。なお、図９等では、このソースフォロアの出力を「VSL1」と記述している。
　また、垂直信号線２１－１には、カラムAD変換部４１－１が接続される。カラムAD変換部４１－１において、比較器４４－１の一方の入力端子には、単位画素３０－１からの画素信号が容量素子４２－１を介して入力され、他方の入力端子には、参照信号生成部１５からの参照信号RAMPが容量素子４３－１を介して入力される。なお、図９等では、容量素子４２－１の出力を「VSL1D」と記述している。
　同様に、単位画素３０－２においては、増幅用トランジスタ５４－２と読出電流源部１３－２とがソースフォロアを構成している。また、垂直信号線２１－２には、カラムAD変換部４１－２が接続される。また、図９等では、このソースフォロアの出力は「VSL2」、容量素子４２－２の出力は「VSL2D」とそれぞれ記述されている。
　スイッチ１１０は、スイッチ用トランジスタ１１１から構成される。スイッチ用トランジスタ１１１において、ソースは、行信号線１１２を通じて垂直信号線２１－１と接続され、ドレインは、行信号線１１２を通じて垂直信号線２１－２と接続される。すなわち、スイッチ用トランジスタ１１１は、行信号線１１２により各垂直信号線２１を行方向に接続することで、列ごとに構成される各ソースフォロアの出力同士が接続されるようにしている。
　また、スイッチ用トランジスタ１１１のゲートには、通信・タイミング制御部１７からの制御パルスVSLCNTが入力される。これにより、スイッチ用トランジスタ１１１は、通信・タイミング制御部１７からの制御パルスVSLCNTに応じて、オン／オフのスイッチング動作を行うことになる。
　例えば、図１０に示すように、制御パルスVSLCNTは、比較器４４に対しての比較器リセットパルスPSETがアクティブとなる期間のうち、一定期間のみHレベルとなる。そして、スイッチ用トランジスタ１１１は、ゲートに入力される制御パルスVSLCNTがHレベルになったときに、オン状態となって、行信号線１１２に接続された垂直信号線２１同士をショートさせる。垂直信号線２１同士がショートされると、各垂直信号線２１の電位は平均電位となって、各列のソースフォロアの出力は平均化された出力となる。例えば、図９においては、ソースフォロアの出力VSL1，VSL2が平均化されることになる。
　これにより、各カラムAD変換部４１に配置された比較器４４の一方の入力端子には、入力容量としてソースフォロアの出力の平均値が記憶される。
　その後、スイッチ用トランジスタ１１１は、ゲートに入力される制御パルスVSLCNTがLレベルになったときにオフ状態となって、行信号線１１２に接続された各垂直信号線２１を、ショートする前の元の状態に戻す。その結果、列ごとの各ソースフォロアの出力は、平均値から、各増幅用トランジスタ５４の閾値電圧（Vth）のばらつきに応じた出力値に戻ることになる。
　このとき、比較器４４の一方の入力端子には、比較器リセットパルスPSETがアクティブであった期間（オートゼロ期間）に記憶したソースフォロアの出力の平均値から、各増幅用トランジスタ５４の閾値電圧のばらつき分の画素信号が入力されることになる。これにより、各カラムAD変換部４１に配置された比較器４４の出力は、各増幅用トランジスタ５４の閾値電圧のばらつきに応じて分布することになる。
　そして、この出力の分布は、ソースフォロアの出力の平均値を中心にばらつくため、先に述べたリセットレベルの平均値のシフトは発生せずに、かつリセットレベルの分布をばらつかせることができる。換言すれば、スイッチ用トランジスタ１１１によって垂直信号線２１がショートされることで、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されるとも言える。
　図１１は、リセットレベルの平均値のシフトが発生しない場合のリセットレベルの分布を模式的に示す図である。
　図１１のディザ駆動は、図７のディザ駆動と同様に、リセットレベルの分布がばらついているが、ソースフォロアの出力の平均値を中心にばらついているため、通常の駆動の場合と比べてリセットレベルの平均値がシフトしていない。そのため、リセットレベルの出力値がリセットレベルカウント最大値を超えることはなく、カウンタ４５は、正確なカウントを行うことができる。その結果、AD変換が適切に行われ、また、分布がばらついていることからエネルギーの集中が緩和され、より確実に、電源変動によるリニアリティの劣化や、量子化誤差により生じる量子化縦筋を抑制することができる。
　また、このリセットレベルの分布は、信号結合用の容量素子４２の特性を利用してその裾が広げられることになる。図１２及び図１３には、オートゼロ期間（AZ期間）とリセットレベル期間における容量素子４２－１，４２－２（図９）によるDCカットとその時点のリセットレベルの分布の具体例を示している。
　図１２のＡには、図１２のＢとの比較のために、通常の駆動の場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。この場合、各列のソースフォロアの出力は平均化されていないので、オートゼロ期間における容量素子４２－１，４２－２の入力電圧はそれぞれ1.0V，2.0Vとなり、DCカットされて出力電圧は1.8Vにそろえられる。
　その後、リセットレベル期間における容量素子４２－１，４２－２の入力電圧はそれぞれ1.0V，2.0Vとなり、DCカットされて出力電圧は1.8Vにそろえられる。また、通常の駆動において、リセットレベル期間におけるリセットレベルの分布は、オートゼロ期間と同様にほとんどばらつかず、その裾が広がらないものとなる。
　また、図１２のＢには、図１０に示した駆動タイミングでの駆動を行った場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。この場合、スイッチ用トランジスタ１１１がオン状態となって各列のソースフォロアの出力は平均化されているので、オートゼロ期間における容量素子４２－１，４２－２の入力電圧は1.5Vにそろえられる。そして、容量素子４２－１，４２－２によってDCカットされることで、出力電圧は共に1.8Vとなる。
　その後、スイッチ用トランジスタ１１１がオフ状態となり、垂直信号線２１－１，２１－２が元の状態に戻っているので、リセットレベル期間における容量素子４２－１，４２－２の入力電圧はそれぞれ1.0V，2.0Vとなる。そして、容量素子４２－１，４２－２によってDCカットされると、それらの容量素子４２の特性によって、出力電圧はそれぞれ1.3V，2.3Vとなる。
　そして、図１２のＢに示すように、オートゼロ期間に入力電圧が、ソースフォロアの出力の平均値である1.5Vにそろえられ、その後のリセットレベル期間に入力電圧として1.0V，2.0Vが入力されると、出力電圧が1.3V，2.3Vにばらつくので、リセットレベル期間におけるリセットレベルの分布は、その幅が広がったものとなる。
　このように、図１２のＢの本技術の駆動では、図１２のＡの通常の駆動と比べて、リセットレベルの分布の幅を広げることができる。
　次に図１３の具体例について説明する。図１３のＡは、図１３のＢとの比較のために示したものであって、図１２のＡと同様であるのでその説明は省略する。
　また、図１３のＢは、図１０に示した駆動タイミングでの駆動の場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。ただし、図１３のＢでは、スイッチ用トランジスタ１１１をオン状態にしたが、各列のソースフォロアの出力が完全に平均化される前にオフ状態にしているため、オートゼロ期間における容量素子４２－１，４２－２の入力電圧はそろわずに、それぞれ1.2V，1.8Vとなる。そして、容量素子４２－１，４２－２によってDCカットされることで、出力電圧は共に1.8Vとなる。
　その後、リセットレベル期間において、容量素子４２－１，４２－２の入力電圧はそれぞれ1.0V，2.0Vとなる。そして、容量素子４２－１，４２－２によってDCカットされると、それらの容量素子４２の特性によって、出力電圧はそれぞれ1.6V，2.0Vとなる。
　そして、図１３のＢに示すように、オートゼロ期間に入力電圧がそれぞれ1.2V，1.8Vのようにソースフォロアの出力の平均値（例えば1.5V）に近づけられ、その後のリセットレベル期間に入力電圧として1.0V，2.0Vが入力されると、出力電圧が1.6V，2.0Vにばらつくので、リセットレベル期間におけるリセットレベルの分布は、その裾が広がったものとなる。
　ただし、図１３のＢのリセットレベル期間におけるリセットレベルの分布は、入力電圧が完全に平均化されたものではないため、図１２のＢのリセットレベル期間におけるリセットレベルの分布と比べて、分布の幅が狭くなるが、分布が広がった分だけノイズを注入することができる。
　このように、図１３のＢの本技術の駆動では、図１３のＡの通常の駆動と比べて、リセットレベルの分布の幅を広げることができる。
＜本技術の駆動＞
　次に、本技術の駆動についてさらに詳細に説明する。ただし、本技術の理解を容易にし、かつその背景を明らかにするため、ここでも図１４及び図１５を参照して通常の駆動について説明してから、本技術の駆動について説明する。
（通常の駆動）
　図１４は、通常の駆動に用いられる駆動回路を示す図である。
　図１４に示すように、通常の駆動では、各列のソースフォロアの出力を平均化しないため、垂直信号線２１－１，２１－２には行信号線１１２が接続されておらず、さらにスイッチ用トランジスタ１１１も設けられていない。そのため、通常の駆動は、図１５のタイミングチャートに示すように駆動される。
　すなわち、時刻t11において、画素リセットパルスRSTがオンされると同時に、比較器リセットパルスPSETがオンされると、ソースフォロアの出力VSL1，VSL2ではその電圧値が上昇を開始し、時刻t12において画素リセットパルスRSTがオフされるまで上昇し続ける。また、時刻t12を経過すると、オートゼロ期間において、ソースフォロアの出力VSL1，VSL2の電圧値は下降し、それぞれ2.0V，1.0Vとなる。
　その後、時刻t13から時刻t14までのリセットレベル期間、時刻t14から時刻t15までの駆動パルスTRGのオン期間、時刻t15以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
　また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＡ及び図１３のＡで説明したように、容量素子４２によってDCカットされるので、すべての期間においてDCカット後の1.8Vにそろえられる。
　以上、通常の駆動について説明した。
（本技術の駆動）
　図１６は、本技術の駆動に用いられる駆動回路を示す図である。
　図１６に示すように、本技術の駆動では、各列のソースフォロアの出力を平均化するため、垂直信号線２１－１，２１－２には行信号線１１２が接続され、さらにスイッチ用トランジスタ１１１が設けられている。そのため、本技術の駆動は、図１７又は図１８のタイミングチャートに示すように駆動される。
　図１７に示すように、時刻t21において、画素リセットパルスRSTがオンされると同時に、比較器リセットパルスPSETがオンされると、ソースフォロアの出力VSL1，VSL2ではその電圧値が上昇を開始し、時刻t22において画素リセットパルスRSTがオフされるまで上昇し続ける。同様に、時刻t21から時刻t22までの間、容量素子４２の出力VSL1D，VSL2Dではその電圧値が上昇し続ける。
　また、時刻t22が経過すると、オートゼロ期間において、ソースフォロアの出力VSL1，VSL2の電圧値は下降する。そして、時刻t23において、制御パルスVSLCNTがオンされると、スイッチ用トランジスタ１１１により垂直信号線２１同士がショートされて、各列のソースフォロアの出力が平均化される。その結果、時刻t24において、出力VSL1，VSL2は、1.5Vである平均値となる。すなわち、横つなぎによって垂直信号線２１同士をショートさせることで、各ソースフォロアの出力が平均化されることになる。
　また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＢで説明したように、容量素子４２によってDCカットされるので、時刻t24において、出力VSL1D，VSL2Dは、DCカット後の1.8Vにそろえられる。
　その後、時刻t24以降、制御パルスVSLCNTがオフされ、各垂直信号線２１がショートされる前の元の状態に戻るので、リセットレベル期間において、ソースフォロアの出力VSL1，VSL2の電圧値はそれぞれ、2.0V，1.0Vとなる。そして、時刻t25から時刻t26までの駆動パルスTRGのオン期間、時刻t26以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
　また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＢで説明したように、容量素子４２によってDCカットされると、その特性によって、出力VSL1D，VSL2Dはそれぞれ、2.3V，1.3Vとなる。すなわち、制御パルスVSLCNTがオフされると、各ソースフォロアの出力が動くので、DCカット後のノードは各ソースフォロアの出力に追従し、リセットレベルの分布はばらつくことになる。これにより、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されることになる。
　なお、先に述べたとおり、スイッチ用トランジスタ１１１をオン状態にしたとき、各列のソースフォロアの出力が完全に平均化される前にオフ状態にしても、リセットレベルの分布をばらつかせて、ノイズが付加されるようにすることができる。例えば、図１８に示すように、時刻t33において、制御パルスVSLCNTがオンされているが、各列のソースフォロアの出力が完全に平均化される時刻よりも時間的に前の時刻t34において、制御パルスVSLCNTがオフされているので、出力VSL1，VSL2はそれぞれ1.8V，1.2Vとなる。
　その後、時刻t34以降、制御パルスVSLCNTがオフされ、各垂直信号線２１がショートされる前の元の状態に戻るので、リセットレベル期間において、ソースフォロアの出力VSL1，VSL2の電圧値はそれぞれ、2.0V，1.0Vとなる。そして、時刻t35から時刻t36までの駆動パルスTRGのオン期間、時刻t36以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
　すなわち、垂直信号線２１同士が横つなぎされることで、出力VSL1，VSL2は平均化に向かうが、制御パルスVSLCNTのパルス幅を狭めて、その途中で横つなぎをやめたとしても、各ソースフォロアの出力が変化した分だけノイズを注入することができる。
　また、容量素子４２の出力VSL1D，VSL2Dであるが、図１３のＢで説明したように、容量素子４２によってDCカットされるので、時刻t34において、出力VSL1D，VSL2Dは、DCカット後の1.8Vにそろえられる。その後、時刻t34以降、容量素子４２の特性によって、出力VSL1D，VSL2Dは、2.0V，1.6Vとなる。
　すなわち、制御パルスVSLCNTがオフされると、各ソースフォロアの出力が動くので、DCカット後のノードは各ソースフォロアの出力に追従し、ソースフォロアの出力を完全に平均化した場合ほどではないが、リセットレベルの分布は、ばらつくことになる。換言すれば、制御パルスVSLCNTのパルス幅に応じて、リセットレベルの分布の幅を調整することができるということである。
　このように、図１７及び図１８の本技術の駆動では、図１５の通常の駆動に比べて、リセットレベルの分布の幅を広げることができる。
　なお、説明の簡略化のため、図１５、図１７、及び、図１８のタイミングチャートにおいては、光がフォトダイオード５１に光が入射されていない黒信号を読み出している場合を一例として示している。すなわち、光が入射される場合には、駆動パルスTRGがオンされると、フォトダイオード５１に蓄積された電荷がフローティングディフュージョン５６に転送されて信号レベルが読み出され、ソースフォロアの出力VSL1，VSL2の値は変化することになる。
　以上、本技術の駆動について説明した。
　本技術の駆動によれば、エネルギーの集中や量子化縦筋等を抑制する目的で、ノイズを注入する場合に、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせることができる。その結果、AD変換が適切に行われるため、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができる。
　例えば、図１９のＡに示すように、通常の駆動の場合、リセットレベルのAD変換結果と信号レベルのAD変換結果との間で差分処理を実行した結果には量子化誤差がごとに蓄積し、その結果得られる画像には、量子化誤差に起因する縦筋状のノイズが見えることになる。
　一方、本技術の駆動の場合、ノイズが注入されるので、画素ごとに不規則に量子化誤差が発生し、それが列ごとに蓄積されることはない。このため、差分処理を実行した後の画像は、図１９のＡと同様に量子化誤差が介在しているものの、不規則に分散しているため、図１９のＢに示すように、縦筋模様は全く認識できなくなる。
　このように、差分処理の基準となるリセットレベルにノイズを注入するだけで、差分処理後の量子化ノイズによる縦筋ノイズを軽減することができる。図１９のＡと図１９のＢとでは、差分処理後にも残留しているノイズ量は変わらないが、それが列ごとに蓄積して縦筋ノイズとして認識される場合と、不規則に分布している場合とでは、人間の感じ方は大きく異なり、不規則に分布しているほうが、ずっと自然に受け入れることができる。これは幾何学的なパターン認識ができる場合は、どうしてもそこに意識が集中してしまう人間の認知心理学的な特性によるものである。
　なお、リセットレベルの平均値のシフトについて、オフセット調整を行うことも考えられるが、それを実現するには、オフセットのゲイン連動や自動調整機能が必要となるため、回路規模が増大することとなる。本技術では、スイッチ用トランジスタ１１１を設けるだけで、リセットレベルの平均値のシフトを抑えることができるので、回路規模が増大することもない。
　また、本技術では、垂直信号線２１をショートさせることで、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されるようにしているが、図８に示したように、さらに、ノイズ付加部１９によって、時間的には不変でかつ２次元空間的には不規則なノイズが付加されるようにしてもよい。
＜他の実施の形態＞
（同色の画素ごとに駆動）
　ところで、図８のCMOSイメージセンサ１０１において、画素アレイ部１１に配置される単位画素３０はカラー撮像に対応している。すなわち、画素アレイ部１１に行列状に２次元配置された複数の単位画素３０において、各フォトダイオード５１の光が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組み合わせからなる色分解フィルタのいずれかの色フィルタが設けられている。
　図２０に示した例は、いわゆるベイヤ配列（Bayer Arrangement）の基本形のカラーフィルタを用いており、行列状に２次元配置された単位画素３０が、赤（R）、緑（G）、青（B）の３色カラーフィルタに対応するように、色分解フィルタの繰り返し単位が２×２画素で配置されて画素アレイ部１１を構成している。
　例えば、奇数行奇数列には第１のカラー（例えばR）を感知するための第１のカラー画素を配置し、奇数行偶数列及び偶数行奇数列には第２のカラー（例えばG）を感知するための第２のカラー画素を配置し、偶数行偶数列には第３のカラー（例えばB）を感知するための第３のカラー画素が配置される。つまり、行ごとに異なったR／G又はG／Bの２色のカラー画素が市松模様状に配置されている。
　このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向及び列方向のいずれにつても、R／G又はG／Bの２色が２つごとに繰り返されるが、カラー画素の色ごとにスイッチ用トランジスタ１１１を設けて、各垂直信号線２１を色ごとに行信号線１１２により接続し、同色のソースフォロアの出力を合わせるような構成とすることができる。
　例えば、図２０において、奇数列（R又はG）のカラー画素が接続された奇数列の各垂直信号線２１を、行信号線１１２－１により行方向に接続し、それらのソースフォロアの出力同士が接続されるようにする。同様に、偶数列（G又はB）のカラー画素が接続された偶数列の各垂直信号線２１を、行信号線１１２－２により行方向に接続し、それらのソースフォロアの出力同士が接続されるようにする。
　また、奇数列の各垂直信号線２１を色ごとに接続した行信号線１１２－１には、そのゲートに制御パルスVSLCNTが入力されるスイッチ用トランジスタ１１１－１を設ける。さらに、偶数列の各垂直信号線２１を色ごとに接続した行信号線１１２－２には、そのゲートに制御パルスVSLCNTが入力されるスイッチ用トランジスタ１１１－１を設ける。
　そして、スイッチ用トランジスタ１１１－１，１１２－２が、制御パルスVSLCNTに応じて、スイッチング動作をすることで、奇数列又は偶数列の各垂直信号線２１同士をショートさせて、色ごとにソースフォロアの出力を平均化することができる。
　ここで、近傍の同色のカラー画素同士は同じようなレベルの信号を出力する一方、異なる色のカラー画素同士は異なるレベルの信号を出力することが一般的に知られている。すなわち、同色のソースフォロアの出力は、同じようなレベルの信号となるので、同色同士で接続された垂直信号線２１をショートさせることで、色ごとのリセットレベルの平均値を用いてその分布をばらつかせることができるので、より確実にエネルギーの集中を避けることができる。
（AD変換のゲインと制御パルスVSLCNTとの連動）
　図８のCMOSイメージセンサ１０１においては、参照信号生成部１５により生成される参照信号RAMPのスロープの傾きを変化させることで、AD変換のゲインを調整している。具体的には、参照信号RAMPの傾きが緩やかなほど、参照信号RAMPと、垂直信号線２１を通じて伝送される画素信号とが一致する時点が遅くなるので、大きなデジタル信号が得られるようになり、AD変換のゲインが高くなる。逆に、参照信号RAMPの傾きが急な場合にはAD変換のゲインが低くなる。
　つまり、参照信号RAMPの傾きを変化させると、参照信号RAMPと、垂直信号線２１を通じて伝送される画素信号とが一致する時点が調整されることになる。その結果、垂直信号線２１を通じて伝送される画素信号の信号電圧が同じであっても、一致する時点の計数値、すなわち、信号電圧のデジタル信号が調整されることになる。このことは、参照信号RAMPの傾きを変えることがAD変換のゲインを調整することと等価であることを意味する。
　ここで、例えば、参照信号RAMPの傾きを1/2にして、AD変換のゲインを2倍にした場合、リセットレベルを取り込む際の傾きも1/2となるので、傾きを1/2にする前と同じ分布であると、参照信号RAMPの範囲から外れてしまい、リセットレベルを取り込むことができなくなる。
　このようなことから、AD変換のゲインを高くした場合にはリセットレベルの分布を狭める必要がある一方、AD変換のゲインを低くした場合にはリセットレベルの分布を広げる必要が出てくるが、先に述べたとおり、制御パルスVSLCNTのパルス幅に応じて、リセットレベルの分布の広がりを調整できるので、ここではそれを利用することができる。
　すなわち、図２１に示すように、制御パルスVSLCNTは、比較器４４に対しての比較器リセットパルスPSETがアクティブとなる期間（オートゼロ期間）のうち、一定期間のみHレベルとされるが、そのHレベルの期間を、AD変換のゲインに応じて調整する。具体的には、AD変換のゲインを高くした場合には、制御パルスVSLCNTのパルス幅を狭めて、リセットレベルの分布が広がらないようにする。一方、AD変換のゲインを低くした場合には、制御パルスVSLCNTのパルス幅を広げて、リセットレベルの分布が広がるようにする。
　これにより、例えばAD変換のゲインを低くした場合に、制御パルスVSLCNTのパルス幅が広げられると、リセットレベルの分布が広がってその分布がばらつくので、より確実に、エネルギーの集中を避けることができる。
（AD変換のゲインとオートゼロ期間との連動）
　また、前述したAD変換のゲインと連動させて、比較器リセットパルスPSETのパルス幅を調整することもできる。
　例えば、参照信号RAMPの傾きが緩やかでAD変換のゲインが低いときには量子化誤差を防ぐため、図２２の実線で示すように、比較器リセットパルスPSETのパルス幅を狭くして、立ち上がりエッジが画素リセットパルスRSTの立ち上がりエッジに近づくようにする。換言すれば、リセット解除間隔TReleaseを狭くして、垂直信号線２１に現れるリセットノイズが安定する前に比較器４４を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に注入させる。
　これに対し、参照信号RAMPの傾きが急でAD変換のゲインが高いときには、AD変換の安定を優先し、図２２の点線で示すように、比較器リセットパルスPSETのパルス幅を広くする。換言すれば、リセット解除間隔TReleaseを通常のタイミングと同程度に広くし、リセットノイズが安定してから、比較器４４を比較器リセットパルスPSETでオフさせるようにする。
　この２つの状態は、比較器リセットパルスPSETのパルス幅（オートゼロ期間）をAD変換のゲインに応じて連続的に制御することで滑らかに変化するようにする、あるいはAD変換のゲインに応じて段階的に制御することで段階的に変化するようにする。これにより、ノイズ注入を行う際には、わざと比較器リセットパルスPSETをオフするタイミングを時間的に前方にAD変換のゲインに適合する分だけずらしてやることで、AD変換のゲインに連動してリセット解除間隔TReleaseを調整できる。
（色ごとのAD変換のゲイン）
　図２０に示したように、図８のCMOSイメージセンサ１０１では、例えば、ベイヤ配列の基本形のカラーフィルタが用いられ、それに対応して単位画素３０が配置されている。また、先に述べたように、色フィルタの繰り返しは、２行及び２列ごととなる。ここでは、行単位で画素信号を読み出して、垂直信号線２１ごとに列ごとに設けられたカラムAD変換部４１に画素信号を入力するので、１つの処理対象行には、R/G又はG/Bのいずれか２色のみの画素信号が存在することになる。
　したがって、CMOSイメージセンサ１０１では、図２３に示すように、奇数列に対応したDAC１５ａと、偶数列に対応したDAC１５ｂとを設ける構成を採用することができる。
　DAC１５ａ，１５ｂは、通信・タイミング制御部１７からの制御信号に基づいて、階段状の鋸歯状波（ランプ波形）を生成する。DAC１５ａ，１５ｂは、生成した階段状の鋸歯状波を、参照信号RAMPa，RAMPbとして、カラム処理部１４の各カラムAD変換部４１に供給する。
　すなわち、参照信号生成部１５においては、通信・タイミング制御部１７から参照信号RAMPa，RAMPb生成用の制御信号が供給されると、行制御線２０上に存在する一方の色（奇数列のR又はG）のカラー画素特性に合わせた傾きβaを持ち、かつ全体として鋸歯状に時間変化させた階段状の波形を持った参照信号RAMPaを、DAC１５ａにて生成する。そして、DAC１５ａは、生成した参照信号RAMPaを、奇数列に対応するカラムAD変換部４１の比較器４４の他方の入力端子に容量素子４３を介して供給する。
　同様に、行制御線２０上に存在する他方の色（偶数列のG又はB）のカラー画素特性に合わせた傾きβbを持ち、かつ全体として鋸歯状に時間変化させた階段状の波形を持った参照信号RAMPbが、DAC１５ｂにて生成される。そして、DAC１５ｂは、生成した参照信号RAMPbを、偶数列に対応するカラムAD変換部４１の比較器４４の他方の入力端子に容量素子４３を介して供給する。
　すなわち、参照信号生成部１５においては、参照信号RAMPを生成するためのDACを、色分解フィルタにおける色フィルタの全色分を用意するのではなく、色の種類や配列で決まる色の繰り返しサイクルに応じた所定の色の組み合わせに応じた分だけ設けるようにしている。また、処理対象の行が切り替わると、その処理対象の行に存在する所定の色の組み合わせが切り替わるので、それに応じて、DAC１５ａ，１５ｂにより生成される参照信号RAMPa，RAMPbの変化特性（例えば傾きβa，βb）や初期値を、色フィルタ、すなわち画素信号の特性に応じて切り替えるようにしている。
　このように、色ごとに参照信号RAMPが生成されることから、AD変換のゲインも色ごとに変化することになる。そして、先に述べたAD変換のゲインと、制御パルスVSLCNT等との連動であるが、AD変換のゲインが色ごとに変化しても原理はなんら変わらないため、制御パルスVSLCNT等を、色ごとのAD変換のゲインに連動させることが可能となる。
　例えば、図２３に示すように、色ごとにAD変換のゲインに応じて、制御パルスVSLCNTのパルス幅を調整することで、スイッチ用トランジスタ１１１－１のゲートには制御パルスVSLCNTaが入力され、スイッチ用トランジスタ１１１－２のゲートには制御パルスVSLCNTbが入力されるようにする。これにより、スイッチ用トランジスタ１１１－１，１１１－２を別個に制御して、例えばソースフォロアの出力を平均化させたり、リセットレベルの分布の幅を調整したりすることができる。
　なお、色ごとに参照信号RAMPを切り替える技術については、本出願人によって、特開２００５－３２８１３５号公報（特許４４４９５６５号）で既に提案されている。
（スイッチ用トランジスタの他の接続形態）
　スイッチ用トランジスタ１１１の接続形態であるが、図９に示した接続形態以外の接続形態を採用することもできる。図２４には、スイッチ用トランジスタ１１１の他の接続形態を示している。
　図２４に示すように、スイッチ用トランジスタ１１１－１において、ゲートは、制御線２３を介して通信・タイミング制御部１７と接続され、ソースは、垂直信号線２１－１に接続され、ドレインは、行信号線１１２に接続される。同様に、スイッチ用トランジスタ１１１－２においては、ゲートは制御線２３、ソースは垂直信号線２１－２、ドレインは行信号線１１２にそれぞれ接続される。
　このような接続形態であっても、スイッチ用トランジスタ１１１－１，１１１－２は、ゲートに入力される制御パルスVSLCNTに応じて、スイッチング動作をすることで、垂直信号線２１－１，２１－２をショートさせることができる。
　なお、図２４の接続形態は、スイッチ用トランジスタ１１１の他の接続形態の一例であって、さらに他の接続形態を採用することもできる。要は、スイッチ用トランジスタ１１１は、そのスイッチング動作により垂直信号線２１同士をショートさせることができればよく、垂直信号線２１と行信号線１１２との接続形態は任意である。
　また、スイッチ用トランジスタ１１１は、全ての垂直信号線２１（H0，H1，・・・，Hh）と接続されるようにしてもよいし、全ての垂直信号線２１（H0，H1，・・・，Hh）のうち、一部の垂直信号線２１（例えば、奇数列のH0，H2，H4，・・・など）と接続されるようにしてもよい。また、垂直信号線２１の一部と接続される場合には、例えば、垂直信号線２１を所定の単位でブロックに分けることで、それらのブロックごとにスイッチ用トランジスタ１１１と接続されるようにすることができる。
　さらに、画素アレイ部１１においては、行列状に配置された複数の単位画素３０が、自身以外の他の単位画素と、増幅用トランジスタ５４及び垂直信号線２１を少なくとも共有した画素共有の構成を採用してもよい。
　なお、本明細書において、固体撮像素子の「固体」とは、半導体製であることを意味している。
　また、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用することができる。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜本技術を適用した電子機器の構成例＞
　図２５は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図２５の撮像装置３００は、レンズ群などからなる光学部３０１、前述した単位画素３０の各構成が採用される固体撮像素子（撮像デバイス）３０２、及び、カメラ信号処理回路であるDSP（Digital Signal Processor）回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８は、バスライン３０９を介して相互に接続されている。
　光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、前述の実施の形態に係るCMOSイメージセンサ１等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
　表示部３０５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画又は静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画又は静止画を記録媒体に記録する。
　操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び、操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　前述の実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素３０が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
　また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
　なお、本技術の実施の形態は、前述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は、以下のような構成をとることができる。
（１）
　光電変換を行う複数の画素が行列状に配置された画素部と、
　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
　前記列信号線と接続されるスイッチと、
　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
　を備える固体撮像素子。
（２）
　前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
　前記スイッチは、同色の画素の前記列信号線ごとに接続される
　（１）に記載の固体撮像素子。
（３）
　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記スイッチのオン期間を調整する
　（１）又は（２）に記載の固体撮像素子。
（４）
　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記比較器のリセット期間を調整する
　（１）乃至（３）のいずれか一項に記載の固体撮像素子。
（５）
　前記AD変換部によるAD変換のゲインは、色ごとに異なる前記参照信号に応じた値となる
　（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（６）
　前記スイッチは、トランジスタであり、
　前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する
　（１）乃至（５）のいずれか一項に記載の固体撮像素子。
（７）
　前記スイッチは、トランジスタであり、
　前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する
　（１）乃至（５）のいずれか一項に記載の固体撮像素子。
（８）
　前記スイッチは、全ての前記列信号線と接続されている
　（１）乃至（７）のいずれか一項に記載の固体撮像素子。
（９）
　前記列信号線は、所定の単位でブロックに分けられており、
　前記スイッチは、前記ブロックごとに前記列信号線と接続されている
　（１）乃至（７）のいずれか一項に記載の固体撮像素子。
（１０）
　前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している
　（１）乃至（９）のいずれか一項に記載の固体撮像素子。
（１１）
　前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える
　（１）乃至（１０）のいずれか一項に記載の固体撮像素子。
（１２）
　光電変換を行う複数の画素が行列状に配置された画素部と、
　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
　前記列信号線と接続されるスイッチと
　を備える固体撮像素子の駆動方法において、
　前記固体撮像素子が、
　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせるステップ
　を含む駆動方法。
（１３）
　光電変換を行う複数の画素が行列状に配置された画素部と、
　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
　前記列信号線と接続されるスイッチと、
　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
　を備える
　固体撮像素子を搭載した電子機器。
　１，１０１　CMOSイメージセンサ，　１１　画素アレイ部，　１３　読出電流源部，　１４　カラム処理部，　１５　参照信号生成部，　１５ａ，１５ｂ　DAC，　１７　通信・タイミング制御部，　１９　ノイズ付加部，　２０　行制御線，　２１　垂直信号線，　２３　制御線，　３０　単位画素，　４１　カラムAD変換部，　４２　容量素子，　４３　容量素子，　４４　比較器，　４５　カウンタ，　５４　増幅用トランジスタ，　１１０　スイッチ，　１１１　スイッチ用トランジスタ，　１１２　行信号線，　３００　撮像装置，　３０２　固体撮像素子

Claims (13)

  1. 　光電変換を行う複数の画素が行列状に配置された画素部と、
    　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
    　前記列信号線と接続されるスイッチと、
    　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
    　を備える固体撮像素子。
  2. 　前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
    　前記スイッチは、同色の画素の前記列信号線ごとに接続される
    　請求項１に記載の固体撮像素子。
  3. 　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記スイッチのオン期間を調整する
    　請求項２に記載の固体撮像素子。
  4. 　前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記比較器のリセット期間を調整する
    　請求項３に記載の固体撮像素子。
  5. 　前記AD変換部によるAD変換のゲインは、色ごとに異なる前記参照信号に応じた値となる
    　請求項４に記載の固体撮像素子。
  6. 　前記スイッチは、トランジスタであり、
    　前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する
    　請求項１に記載の固体撮像素子。
  7. 　前記スイッチは、トランジスタであり、
    　前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する
    　請求項１に記載の固体撮像素子。
  8. 　前記スイッチは、全ての前記列信号線と接続されている
    　請求項１に記載の固体撮像素子。
  9. 　前記列信号線は、所定の単位でブロックに分けられており、
    　前記スイッチは、前記ブロックごとに前記列信号線と接続されている
    　請求項１に記載の固体撮像素子。
  10. 　前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している
    　請求項１に記載の固体撮像素子。
  11. 　前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える
    　請求項１に記載の固体撮像素子。
  12. 　光電変換を行う複数の画素が行列状に配置された画素部と、
    　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
    　前記列信号線と接続されるスイッチと
    　を備える固体撮像素子の駆動方法において、
    　前記固体撮像素子が、
    　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせるステップ
    　を含む駆動方法。
  13. 　光電変換を行う複数の画素が行列状に配置された画素部と、
    　前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    　ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
    　前記列信号線と接続されるスイッチと、
    　前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
    　を備える
    　固体撮像素子を搭載した電子機器。
PCT/JP2014/053597 2013-02-27 2014-02-17 固体撮像素子、駆動方法、及び、電子機器 Ceased WO2014132822A1 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
CN201480007095.8A CN104969539B (zh) 2013-02-27 2014-02-17 固体摄像器件、固体摄像器件驱动方法和电子设备
US14/768,534 US9544519B2 (en) 2013-02-27 2014-02-17 Solid-state imaging device, driving method, and electronic device
JP2015502865A JP6332263B2 (ja) 2013-02-27 2014-02-17 固体撮像素子、駆動方法、及び、電子機器
EP18175261.9A EP3389258B1 (en) 2013-02-27 2014-02-17 Solid-state imaging device, driving method, and electronic device
EP14756681.4A EP2963918B1 (en) 2013-02-27 2014-02-17 Solid-state imaging device, driving method, and electronic device
KR1020157020333A KR101721350B1 (ko) 2013-02-27 2014-02-17 고체 촬상 소자, 구동 방법, 및, 전자 기기
US15/352,207 US9661253B2 (en) 2013-02-27 2016-11-15 Solid-state imaging device, driving method, and electronic device
US15/489,223 US9838654B2 (en) 2013-02-27 2017-04-17 Solid-state imaging device, driving method, and electronic device
US15/792,065 US10070103B2 (en) 2013-02-27 2017-10-24 Solid-state imaging device, driving method, and electronic device
US16/041,128 US20180352200A1 (en) 2013-02-27 2018-07-20 Solid-state imaging device, driving method, and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013037868 2013-02-27
JP2013-037868 2013-02-27

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/768,534 A-371-Of-International US9544519B2 (en) 2013-02-27 2014-02-17 Solid-state imaging device, driving method, and electronic device
US15/352,207 Continuation US9661253B2 (en) 2013-02-27 2016-11-15 Solid-state imaging device, driving method, and electronic device

Publications (1)

Publication Number Publication Date
WO2014132822A1 true WO2014132822A1 (ja) 2014-09-04

Family

ID=51428094

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/053597 Ceased WO2014132822A1 (ja) 2013-02-27 2014-02-17 固体撮像素子、駆動方法、及び、電子機器

Country Status (8)

Country Link
US (5) US9544519B2 (ja)
EP (2) EP2963918B1 (ja)
JP (1) JP6332263B2 (ja)
KR (1) KR101721350B1 (ja)
CN (4) CN107706202B (ja)
DE (1) DE202014011038U1 (ja)
TW (2) TWI634791B (ja)
WO (1) WO2014132822A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056840A (ja) * 2013-09-13 2015-03-23 株式会社東芝 固体撮像装置
JP2015177421A (ja) * 2014-03-17 2015-10-05 オリンパス株式会社 撮像装置
JP2018182496A (ja) * 2017-04-11 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 信号処理装置、及び、固体撮像装置
EP3579549A2 (en) 2018-06-08 2019-12-11 Canon Kabushiki Kaisha Imaging apparatus, imaging system, moving body, and semiconductor substrate for lamination
WO2020045373A1 (ja) * 2018-08-30 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2021064859A (ja) * 2019-10-11 2021-04-22 キヤノン株式会社 光電変換装置及び撮像システム
WO2021095450A1 (ja) * 2019-11-13 2021-05-20 ソニーセミコンダクタソリューションズ株式会社 撮像素子、光検出素子、及び、電子機器
US11323646B2 (en) 2018-07-24 2022-05-03 Sony Semiconductor Solutions Corporation Imaging device
JP2023084647A (ja) * 2021-12-07 2023-06-19 キヤノン株式会社 光電変換装置
JP2023111020A (ja) * 2022-01-31 2023-08-10 キヤノン株式会社 撮像素子の制御方法、撮像素子及びプログラム
JP2024097946A (ja) * 2021-12-07 2024-07-19 キヤノン株式会社 光電変換装置

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5935274B2 (ja) 2011-09-22 2016-06-15 ソニー株式会社 固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラム
JP6391290B2 (ja) * 2014-05-08 2018-09-19 キヤノン株式会社 撮像装置
JP2016012903A (ja) 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
US9838637B2 (en) * 2015-10-21 2017-12-05 Canon Kabushiki Kaisha Solid-state image sensor, method of controlling the same, image sensing system, and camera
US10334198B2 (en) * 2015-12-22 2019-06-25 Sony Corporation Image sensor, electronic device, control device, control method, and program
JPWO2017158677A1 (ja) * 2016-03-14 2019-01-17 オリンパス株式会社 Ａｄ変換器およびイメージセンサ
US9955096B2 (en) * 2016-03-22 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for high-speed down-sampled CMOS image sensor readout
JP6774224B2 (ja) * 2016-05-26 2020-10-21 キヤノン株式会社 固体撮像装置及び撮像システム
JP6758952B2 (ja) * 2016-06-28 2020-09-23 キヤノン株式会社 撮像装置および撮像システム
US10447956B2 (en) 2016-08-30 2019-10-15 Semiconductor Components Industries, Llc Analog-to-digital converter circuitry with offset distribution capabilities
US9967489B2 (en) * 2016-10-06 2018-05-08 Semiconductor Components Industries, Llc Image pixels with in-column comparators
CN106682640B (zh) * 2017-01-04 2019-04-05 京东方科技集团股份有限公司 指纹识别电路及其驱动方法、显示装置
JP6857061B2 (ja) * 2017-03-22 2021-04-14 キヤノン株式会社 撮像素子および撮像装置
CN107426513B (zh) 2017-07-25 2019-11-12 京东方科技集团股份有限公司 有源像素传感器及其驱动方法
CN107800978B (zh) * 2017-10-26 2020-05-12 天津大学 异步复位同步读出的pwm像素架构
WO2019087472A1 (ja) 2017-10-30 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
US11082656B2 (en) 2017-10-30 2021-08-03 Sony Semiconductor Solutions Corporation Solid-state imaging device
JP2019092143A (ja) * 2017-11-10 2019-06-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US11405575B2 (en) * 2017-12-26 2022-08-02 Sony Semiconductor Solutions Corporation Solid-state imaging element, comparator, and electronic device
JP7159568B2 (ja) * 2018-02-23 2022-10-25 株式会社リコー 光電変換素子、画像読取装置、および画像形成装置
JP2019164039A (ja) * 2018-03-20 2019-09-26 ソニーセミコンダクタソリューションズ株式会社 距離センサおよび距離測定装置
JP2021153210A (ja) * 2018-06-08 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像素子の制御方法、及び、電子機器
CN108984849B (zh) * 2018-06-21 2023-12-22 深圳万知达科技有限公司 一种基于量子叠加态的量子比较器设计方法
CN110334700B (zh) * 2018-10-02 2022-07-15 神盾股份有限公司 指纹感测模组
KR102768077B1 (ko) * 2019-01-07 2025-02-13 삼성전자주식회사 지문 인식 회로 및 이를 포함하는 지문 인식 장치
KR102684974B1 (ko) 2019-02-11 2024-07-17 삼성전자주식회사 Cds 회로, 이미지 센서 및 cds 회로의 출력 신호 분산 방법
TWI846800B (zh) * 2019-03-29 2024-07-01 日商索尼半導體解決方案公司 光檢測裝置及電子機器
WO2021042231A1 (zh) * 2019-09-02 2021-03-11 深圳市汇顶科技股份有限公司 用于像素阵列的信号处理电路和方法以及图像传感器
WO2021072666A1 (zh) * 2019-10-16 2021-04-22 京东方科技集团股份有限公司 指纹识别检测电路、方法和显示装置
JP2022180670A (ja) * 2019-10-30 2022-12-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
CN111372018B (zh) * 2020-03-19 2021-06-15 成都微光集电科技有限公司 一种使用复位信号驱动电路的adc及图像传感器
US12081890B2 (en) * 2020-03-24 2024-09-03 Sony Semiconductor Solutions Corporation Imaging device
CN113552556B (zh) * 2020-04-23 2024-12-10 上海禾赛科技有限公司 用于激光雷达的光电探测模块、激光雷达和环境光检测方法
CN113723148B (zh) * 2020-05-26 2025-07-29 北京小米移动软件有限公司 指纹检测模组、显示面板及电子设备
TWI885140B (zh) * 2020-06-08 2025-06-01 日商索尼半導體解決方案公司 固態攝像元件
WO2022004125A1 (ja) * 2020-07-01 2022-01-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
KR20220016414A (ko) 2020-07-31 2022-02-09 삼성전자주식회사 이미지 센서, 그것을 포함하는 이미지 장치 및 그것의 동작 방법
CN111918008B (zh) * 2020-08-05 2022-11-04 成都微光集电科技有限公司 一种图像传感器
JP2022034709A (ja) * 2020-08-19 2022-03-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
US11653083B2 (en) * 2020-12-15 2023-05-16 Qualcomm Incorporated Image sensor module
US11750944B2 (en) * 2021-05-28 2023-09-05 Varex Imaging Corporation Pixel noise cancellation system
CN114125237B (zh) * 2021-11-30 2024-11-26 维沃移动通信有限公司 图像传感器、摄像模组、电子设备、图像获取方法及介质
JP7830094B2 (ja) 2021-12-07 2026-03-16 キヤノン株式会社 光電変換装置
US11657643B1 (en) * 2022-01-17 2023-05-23 Novatek Microelectronics Corp. Fingerprint sensing device
JP2023163742A (ja) * 2022-04-28 2023-11-10 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
KR20240016799A (ko) 2022-07-29 2024-02-06 삼성전자주식회사 이미지 센서, 상기 이미지 센서의 동작 방법 및 복수의 포토다이오드를 포함하는 픽셀
JP2024085815A (ja) * 2022-12-15 2024-06-27 キヤノン株式会社 放射線検出器、放射線検出器の駆動方法、および放射線撮像システム
CN117294968B (zh) * 2023-08-01 2024-05-07 脉冲视觉(北京)科技有限公司 信号处理电路和电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328135A (ja) 2004-05-12 2005-11-24 Sony Corp Ａｄ変換方法および物理量分布検知の半導体装置
JP2006253903A (ja) * 2005-03-09 2006-09-21 Sony Corp 撮像デバイス
JP2009038834A (ja) 2008-10-31 2009-02-19 Sony Corp 固体撮像装置、撮像装置
JP2010114487A (ja) * 2008-11-04 2010-05-20 Sony Corp 固体撮像装置、撮像装置
JP2011024109A (ja) * 2009-07-17 2011-02-03 Panasonic Corp 固体撮像装置およびそれを備えるカメラ
JP2011035689A (ja) * 2009-08-03 2011-02-17 Sony Corp 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
JP2011205225A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 固体撮像装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344877B1 (en) * 1997-06-12 2002-02-05 International Business Machines Corporation Image sensor with dummy pixel or dummy pixel array
US5877715A (en) * 1997-06-12 1999-03-02 International Business Machines Corporation Correlated double sampling with up/down counter
JP2004159274A (ja) * 2002-09-13 2004-06-03 Shoji Kawahito 固体撮像装置
JP4890737B2 (ja) * 2003-12-01 2012-03-07 日本電気株式会社 電流駆動型デバイスの駆動回路、電流駆動型装置及びその駆動方法
KR100674957B1 (ko) * 2005-02-23 2007-01-26 삼성전자주식회사 임의의 서브-샘플링 레이트로 아날로그 신호를 평균화하여서브-샘플링하는 고체 촬상 소자 및 그 구동 방법
JP4524652B2 (ja) * 2005-07-06 2010-08-18 ソニー株式会社 Ａｄ変換装置並びに半導体装置
JP2007316454A (ja) * 2006-05-29 2007-12-06 Sony Corp 画像表示装置
JP5106870B2 (ja) * 2006-06-14 2012-12-26 株式会社東芝 固体撮像素子
JP2008053959A (ja) * 2006-08-23 2008-03-06 Matsushita Electric Ind Co Ltd 固体撮像装置
JP4238900B2 (ja) * 2006-08-31 2009-03-18 ソニー株式会社 固体撮像装置、撮像装置
JP4281822B2 (ja) * 2007-05-11 2009-06-17 ソニー株式会社 固体撮像装置、撮像装置
JP5187550B2 (ja) * 2007-08-21 2013-04-24 ソニー株式会社 撮像装置
TWI399088B (zh) * 2007-10-12 2013-06-11 Sony Corp 資料處理器，固態成像裝置，成像裝置，及電子設備
JP4377428B2 (ja) * 2007-12-12 2009-12-02 アキュートロジック株式会社 固体撮像素子及びそれを用いた撮像装置
JP2009177749A (ja) * 2008-01-28 2009-08-06 Panasonic Corp 固体撮像装置
JP5151507B2 (ja) * 2008-01-29 2013-02-27 ソニー株式会社 固体撮像素子、固体撮像素子の信号読み出し方法および撮像装置
JP5023167B2 (ja) * 2010-02-08 2012-09-12 株式会社東芝 スピンｍｏｓトランジスタを用いた不揮発性メモリ回路
JP2011205249A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 固体撮像装置
JP2011223270A (ja) * 2010-04-08 2011-11-04 Toshiba Corp 固体撮像装置およびその制御動作
JP2011259305A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 固体撮像装置
JP2012010055A (ja) * 2010-06-24 2012-01-12 Sony Corp 固体撮像装置
JP2012253624A (ja) * 2011-06-03 2012-12-20 Sony Corp 固体撮像装置およびカメラシステム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328135A (ja) 2004-05-12 2005-11-24 Sony Corp Ａｄ変換方法および物理量分布検知の半導体装置
JP2006253903A (ja) * 2005-03-09 2006-09-21 Sony Corp 撮像デバイス
JP2009038834A (ja) 2008-10-31 2009-02-19 Sony Corp 固体撮像装置、撮像装置
JP2010114487A (ja) * 2008-11-04 2010-05-20 Sony Corp 固体撮像装置、撮像装置
JP2011024109A (ja) * 2009-07-17 2011-02-03 Panasonic Corp 固体撮像装置およびそれを備えるカメラ
JP2011035689A (ja) * 2009-08-03 2011-02-17 Sony Corp 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
JP2011205225A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 固体撮像装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2963918A4

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056840A (ja) * 2013-09-13 2015-03-23 株式会社東芝 固体撮像装置
JP2015177421A (ja) * 2014-03-17 2015-10-05 オリンパス株式会社 撮像装置
JP2021119723A (ja) * 2017-04-11 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
CN110537366A (zh) * 2017-04-11 2019-12-03 索尼半导体解决方案公司 信号处理装置和固态摄像装置
US12200379B2 (en) 2017-04-11 2025-01-14 Sony Semiconductor Solutions Corporation Signal processing device and solid-state imaging device
US11516417B2 (en) 2017-04-11 2022-11-29 Sony Semiconductor Solutions Corporation Signal processing device and solid-state imaging device
CN110537366B (zh) * 2017-04-11 2022-09-16 索尼半导体解决方案公司 固态摄像装置
JP7047166B2 (ja) 2017-04-11 2022-04-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2018182496A (ja) * 2017-04-11 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 信号処理装置、及び、固体撮像装置
EP3579549A2 (en) 2018-06-08 2019-12-11 Canon Kabushiki Kaisha Imaging apparatus, imaging system, moving body, and semiconductor substrate for lamination
US10789724B2 (en) 2018-06-08 2020-09-29 Canon Kabushiki Kaisha Imaging apparatus, imaging system, moving body, and semiconductor substrate for lamination
US11575852B2 (en) 2018-07-24 2023-02-07 Sony Semiconductor Solutions Corporation Imaging device
US11323646B2 (en) 2018-07-24 2022-05-03 Sony Semiconductor Solutions Corporation Imaging device
US11445138B2 (en) 2018-08-30 2022-09-13 Sony Semiconductor Solutions Corporation Solid-state imaging device
WO2020045373A1 (ja) * 2018-08-30 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2021064859A (ja) * 2019-10-11 2021-04-22 キヤノン株式会社 光電変換装置及び撮像システム
JP7419013B2 (ja) 2019-10-11 2024-01-22 キヤノン株式会社 光電変換装置及び撮像システム
WO2021095450A1 (ja) * 2019-11-13 2021-05-20 ソニーセミコンダクタソリューションズ株式会社 撮像素子、光検出素子、及び、電子機器
US11765481B2 (en) 2019-11-13 2023-09-19 Sony Semiconductor Solutions Corporation Imaging element, photodetector element, and electronic equipment with a threshold that is randomly varied for an analog-to-digital converter
JP2023084647A (ja) * 2021-12-07 2023-06-19 キヤノン株式会社 光電変換装置
JP7490708B2 (ja) 2021-12-07 2024-05-27 キヤノン株式会社 光電変換装置
JP2024097946A (ja) * 2021-12-07 2024-07-19 キヤノン株式会社 光電変換装置
US12177594B2 (en) 2021-12-07 2024-12-24 Canon Kabushiki Kaisha Photoelectric conversion device
JP2023111020A (ja) * 2022-01-31 2023-08-10 キヤノン株式会社 撮像素子の制御方法、撮像素子及びプログラム
JP7799496B2 (ja) 2022-01-31 2026-01-15 キヤノン株式会社 撮像素子の制御方法、撮像素子及びプログラム

Also Published As

Publication number Publication date
US20180048872A1 (en) 2018-02-15
US9661253B2 (en) 2017-05-23
US9544519B2 (en) 2017-01-10
US10070103B2 (en) 2018-09-04
EP2963918B1 (en) 2021-04-14
US20170223317A1 (en) 2017-08-03
KR101721350B1 (ko) 2017-03-29
JPWO2014132822A1 (ja) 2017-02-02
CN107706202A (zh) 2018-02-16
TW201436571A (zh) 2014-09-16
US20180352200A1 (en) 2018-12-06
EP3389258A1 (en) 2018-10-17
CN106878633A (zh) 2017-06-20
DE202014011038U1 (de) 2017-07-03
CN110034140B (zh) 2020-10-27
CN107706202B (zh) 2019-03-08
EP2963918A4 (en) 2016-11-16
JP6332263B2 (ja) 2018-05-30
CN110034140A (zh) 2019-07-19
EP2963918A1 (en) 2016-01-06
CN104969539B (zh) 2019-10-22
KR20150122636A (ko) 2015-11-02
US9838654B2 (en) 2017-12-05
TWI694726B (zh) 2020-05-21
EP3389258B1 (en) 2022-10-26
TWI634791B (zh) 2018-09-01
TW201832550A (zh) 2018-09-01
US20160006969A1 (en) 2016-01-07
CN104969539A (zh) 2015-10-07
CN106878633B (zh) 2018-06-12
US20170064233A1 (en) 2017-03-02

Similar Documents

Publication Publication Date Title
JP6332263B2 (ja) 固体撮像素子、駆動方法、及び、電子機器
US8253836B2 (en) Solid-state imaging device, imaging device and driving method of solid-state imaging device
US8913166B2 (en) Solid-state imaging apparatus
US8710422B2 (en) Imaging device
US20150189203A1 (en) Solid state imaging device and method of driving solid state imaging device
JP7617762B2 (ja) 撮像素子
JP6213596B2 (ja) 撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14756681

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015502865

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20157020333

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14768534

Country of ref document: US

Ref document number: 2014756681

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE