WO2013046439A1

WO2013046439A1 - 半導体装置

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Publication number: WO2013046439A1
Application number: PCT/JP2011/072584
Authority: WO
Inventors: 金澤　孝光; 秋山　悟
Original assignee: ルネサスエレクトロニクス株式会社
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2013-04-04
Also published as: KR101708162B1; EP2763160A4; CN107104057A; JP5676771B2; EP2763160B1; KR20160127176A; US9502388B2; KR101672605B1; US20140231829A1; TW201628161A; EP3460832A1; TW201314866A; US9263435B2; CN107104057B; TWI614877B; EP2763160A1; CN103843122B; JPWO2013046439A1; US20160155726A1; KR20140082679A

Abstract

　半導体装置の信頼性を向上できる技術を提供する。本発明においては、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊが、その他のリード（ドレインリードＤＬやゲートリードＧＬ）よりもソースリードＳＬに近づくように配置されていることになる。この結果、本発明によれば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。このことから、本発明によれば、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。

Description

半導体装置

　本発明は、半導体装置に関し、特に、例えば、エアコンのインバータ、コンピュータ電源のＤＣ／ＤＣコンバータ、ハイブリッド自動車や電気自動車のインバータモジュールなどに使用されるパワー半導体装置に適用して有効な技術に関する。

　特表２０００－５０６３１３号公報（特許文献１）には、低オン抵抗と高耐圧を両立させたスイッチングそしを提供する技術が記載されている。具体的に、特許文献１には、シリコンカーバイド（ＳｉＣ）を材料とする接合ＦＥＴ（Junction Field Effect Transistor）と、シリコン（Ｓｉ）を材料とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をカスコード接続する構成が記載されている。

　特開２００８－１９８７３５号公報（特許文献２）には、低オン電圧で高耐圧の素子を提供するために、ＳｉＣを材料とするＦＥＴと、Ｓｉを材料とするダイオードとを直列接続する構成が記載されている。

　特開２００２－２０８６７３号公報（特許文献３）には、パワーモジュールの面積を削減するために、スイッチング素子と、ダイオードとを平板接続端子を挟んで積層する構造が記載されている。

　特開２０１０－２０６１００号公報（特許文献４）には、ＳｉＣを材料とするノーマリオフ型の接合ＦＥＴのしきい値電圧を高くすることにより、誤点孤を防ぐ技術が記載されている。具体的には、ＳｉＣ基板上に、接合ＦＥＴとＭＯＳＦＥＴとを配置し、接合ＦＥＴのゲート電極に、ＭＯＳＦＥＴをダイオード接続するとしている。

特表２０００－５０６３１３号公報特開２００８－１９８７３５号公報特開２００２－２０８６７３号公報特開２０１０－２０６１００号公報

　耐圧の向上とオン抵抗の低減の両立を図るスイッチング素子として、カスコード接続方式を使用したスイッチング素子がある。カスコード接続方式を使用したスイッチング素子は、例えば、シリコン（Ｓｉ）よりもバンドギャップの大きな材料を使用したノーマリオン型の接合ＦＥＴ（Junction Field Effect Transistor）と、シリコン（Ｓｉ）を使用したノーマリオフ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを直列接続した構成をしている。このカスコード接続方式のスイッチング素子によれば、絶縁耐圧の大きな接合ＦＥＴにより耐圧を確保できるとともに、ノーマリオン型の接合ＦＥＴによるオン抵抗の低減と、低耐圧なＭＯＳＦＥＴによるオン抵抗の低減により、耐圧の向上とオン抵抗の低減を両立させたスイッチング素子を得ることができる。

　このカスコード接続したスイッチング素子の実装構成においては、接合ＦＥＴを形成した半導体チップと、ＭＯＳＦＥＴを形成した半導体チップとを、ボンディングワイヤで接続した構成が採用されている。この構成の場合、ボンディングワイヤに存在する寄生インダクタンスの影響や、接合ＦＥＴのリーク電流の影響により、スイッチング時に、低耐圧であるＭＯＳＦＥＴのソースとドレイン間に設計耐圧以上の大きさの電圧が印加されてしまうことを本発明者が新たに見出した。このように、低耐圧であるＭＯＳＦＥＴに設計耐圧以上の電圧が印加されると、ＭＯＳＦＥＴが破壊されるおそれがあり、半導体装置の信頼性低下を招くことになる。

　発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。

　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

　一実施の形態における半導体装置は、接合ＦＥＴを形成した半導体チップのゲートパッドが、他のリード（ゲートリードやドレインリード）よりもソースリードに近くなるように配置されていることを特徴とするものである。

　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

　一実施の形態によれば、半導体装置の信頼性を向上できる。また、半導体装置の電気的特性の向上を図ることができる。

カスコード接続方式を採用したスイッチング素子の回路構成を示す図である。（ａ）カスコード接続した接合ＦＥＴとＭＯＳＦＥＴとをスイッチング素子として利用したインバータを示す回路図である。（ｂ）は、上アームを構成するスイッチング素子をターンオンした場合の波形を示す図であり、（ｃ）は、上アームを構成するスイッチング素子をターンオフした場合の波形を示す図である。本発明の実施の形態１における半導体装置の実装構成を示す図である。実施の形態１における他の半導体装置の実装構成を示す図である。変形例１における半導体装置の実装構成を示す図である。変形例１における他の半導体装置の実装構成を示す図である。変形例１における他の半導体装置の実装構成を示す図である。図７の一断面を示す断面図である。変形例１における他の半導体装置の実装構成を示す図である。図９の一断面を示す断面図である。変形例１における他の半導体装置の実装構成を示す図である。（ａ）は、従来技術におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図であり、（ｂ）は、実施の形態１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。また、（ｃ）は、本変形例１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。変形例２における半導体装置の実装構成を示す図である。図１３の一断面を示す断面図である。変形例２における他の半導体装置の実装構成を示す図である。図１５の一断面を示す断面図である。変形例３における半導体装置の実装構成を示す図である。図１７の一断面を示す断面図である。変形例３における他の半導体装置の実装構成を示す図である。図１９の一断面を示す断面図である。変形例４における半導体装置の実装構成を示す図である。図２１の一断面を示す断面図である。変形例４における他の半導体装置の実装構成を示す図である。図２３の一断面を示す断面図である。実施の形態２における積層半導体チップの構成を示す図である。実施の形態２における積層半導体チップの他の旺盛を示す図である。図２５および図２６のＡ－Ａ線で切断した断面図である。変形例における積層半導体チップの構成を示す図である。変形例における積層半導体チップの他の構成を示す図である。図２８および図２９のＡ－Ａ線で切断した断面図である。実施の形態２におけるＭＯＳＦＥＴのデバイス構造を示す断面図である。カスコード接続されたスイッチング素子における電流経路を示す図である。（ａ）は、オン時の電流経路を示す図であり、（ｂ）は、オフ時に流れるリーク電流の電流経路を示す図である。実施の形態２における接合ＦＥＴのデバイス構造を示す断面図である。実施の形態２における接合ＦＥＴの他のデバイス構造を示す断面図である。

　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

　（実施の形態１）
　＜本発明者が見出した課題の詳細＞
　地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイス（パワー半導体装置）は、鉄道車両、ハイブリッド自動車、電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば、二酸化炭素の排出量削減、すなわち、環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が各社で盛んに行われている。

　一般的に、パワーデバイスは、大規模集積回路(ＬＳＩ（Large Scale Integration)）と同様に、シリコンを材料としている。しかし、近年では、シリコンよりもバンドギャップが大きいシリコンカーバイド(ＳｉＣ)が注目されている。ＳｉＣは、バンドギャップが大きいため、絶縁破壊耐圧がシリコンの１０倍程度ある。このことから、ＳｉＣを材料とするデバイスは、Ｓｉを材料とするデバイスよりも膜厚を薄くできる結果、導通時の抵抗値（オン抵抗値）Ｒｏｎを大幅に下げることができる。したがって、ＳｉＣを材料とするデバイスは、抵抗値Ｒｏｎと導通電流ｉの積で表される導通損失(Ｒｏｎ×ｉ^２)を大幅に削減することができ、電力効率の改善に大きく寄与できる。このような特徴に着目して、国内外で、ＳｉＣを使用したＭＯＳＦＥＴやショットキーダイオードや接合ＦＥＴの開発が進められている。

　特に、スイッチングデバイスに着目すると、ＳｉＣを材料とした接合ＦＥＴ(ＪＦＥＴ)の製品化がいち早く進められている。この接合ＦＥＴは、ＳｉＣを材料とするＭＯＳＦＥＴと比較すると、例えば、酸化シリコン膜からなるゲート絶縁膜を必要としないため、酸化シリコン膜とＳｉＣとの界面における欠陥と、それに伴う素子特性の劣化に代表される問題を回避することができる。また、この接合ＦＥＴは、ｐｎ接合による空乏層の延びを制御してチャネルのオン／オフを制御できるため、ノーマリオフ型の接合ＦＥＴと、ノーマリオン型の接合ＦＥＴとを容易に作り分けることができる。このようにＳｉＣを材料とした接合ＦＥＴは、ＳｉＣを材料したＭＯＳＦＥＴと比較すると、長期信頼性にも優れており、また、デバイスを作りやすいという特徴を有する。

　ＳｉＣを材料とした接合ＦＥＴの中でも、ノーマリオン型の接合ＦＥＴは、通常、チャネルがオンして電流が流れており、チャネルをオフする必要があるときにゲート電極に負電圧を印加してｐｎ接合から空乏層を延ばしてチャネルをオフする。したがって、接合ＦＥＴがなんらかの原因で壊れた場合、チャネルがオンしたまま電流が流れ続けることになる。通常、接合ＦＥＴが壊れた場合には電流が流れないことが安全性（フェイルセーフ）の観点から望ましいが、ノーマリオン型の接合ＦＥＴでは、接合ＦＥＴが壊れた場合でも電流が流れ続けるので用途が限定される。したがって、フェイルセーフの観点から、ノーマリオフ型の接合ＦＥＴが望まれる。

　しかしながら、ノーマリオフ型の接合ＦＥＴは、次のような課題を有する。つまり、接合ＦＥＴのゲート電極とソース領域は、それぞれｐ型半導体領域（ゲート電極）とｎ型半導体領域（ソース領域）とからなるｐｎ接合ダイオード構造を有するため、ゲート電極とソース領域との間の電圧が３Ｖ程度になると、ゲート電極とソース領域との間の寄生ダイオードがオンする。この結果、ゲート電極とソース領域との間に大電流が流れる場合があり、これによって、接合ＦＥＴが過剰に発熱してしまい破壊するおそれがある。このことから、接合ＦＥＴをノーマリオフ型のスイッチング素子として利用するためには、ゲート電圧を２．５Ｖ程度の低い電圧に制限して、寄生ダイオードがオンしない状態、もしくは、ゲート電極とソース領域の間のダイオード電流が充分小さい状態で利用することが望ましい。なお、Ｓｉを材料とする通常のＭＯＳＦＥＴでは０から１５Ｖもしくは２０Ｖ程度のゲート電圧を印加する。このため、ノーマリオフ型の接合ＦＥＴを利用するためには、既存のＭＯＳＦＥＴのゲート駆動回路に加えて、２．５Ｖ程度の電圧を生成する降圧回路（ＤＣ／ＤＣコンバータ）や、レベル変換回路などを追加する必要がある。この設計変更、すなわち、部品の追加は、システム全体のコストを上昇させることになってしまう。このことから、長期信頼性に優れ、かつ、作りやすいという特徴を有する接合ＦＥＴであるが、駆動するためのゲート電圧が一般的なＭＯＳＦＥＴと大きく異なるため、接合ＦＥＴを新たに利用する場合には、駆動回路等を含めた大きな設計変更が必要であり、そのため、システム全体のコストが上昇するという課題が存在する。

　この問題を解決する方法として、カスコード接続方式がある。このカスコード接続方式は、ＳｉＣを材料としたノーマリオン型の接合ＦＥＴと、Ｓｉを材料とした低耐圧ＭＯＳＦＥＴとを直列接続した方式である。このような接続方式を採用すると、ゲート駆動回路は低耐圧ＭＯＳＦＥＴを駆動することになるので、ゲート駆動回路の変更は不要となる。一方、ドレインとソースとの間の耐圧は絶縁耐圧の高い接合ＦＥＴの特性で決定することができる。さらには、カスコード接続した場合でも、接合ＦＥＴの低いオン抵抗と、低耐圧ＭＯＳＦＥＴの低いオン抵抗の直列接続となるので、カスコード接続したスイッチング素子のオン抵抗も比較的小さく抑えることができる。このようにカスコード接続方式は、ノーマリオフ型の接合ＦＥＴの問題点を解決できる可能性がある。

　図１は、カスコード接続方式を採用したスイッチング素子の回路構成を示す図である。図１に示すように、カスコード接続方式を採用したスイッチング素子は、ソースＳとドレインＤ間にノーマリオン型の接合ＦＥＴＱ１と、ノーマリオフ型のＭＯＳＦＥＴＱ２が直列接続された構成をしている。具体的には、ドレインＤ側に接合ＦＥＴＱ１が配置され、ソースＳ側にＭＯＳＦＥＴＱ２が配置されている。つまり、接合ＦＥＴＱ１のソースＳｊは、ＭＯＳＦＥＴＱ２のドレインＤｍと接続されており、ＭＯＳＦＥＴＱ２のソースＳｍがスイッチング素子のソースＳと接続されている。また、接合ＦＥＴＱ１のゲート電極Ｇｊは、スイッチング素子のソースＳと接続されており、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍがゲート駆動回路（図示せず）と接続されている。

　なお、図１に示すように、ＭＯＳＦＥＴＱ２と逆並列にフリーホイールダイオードが接続されている。このフリーホイールダイオードは、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放する機能を有している。すなわち、図１に示すスイッチング素子がインダクタンスを含む負荷に接続された場合、スイッチング素子をオフすると、負荷に含まれるインダクタンスによって、ＭＯＳＦＥＴＱ２の電流が流れる方向と逆方向の逆方向電流が発生する。このことから、ＭＯＳＦＥＴＱ２と逆並列にフリーホイールダイオードを設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。

　このような接続方式がカスコード接続方式であり、カスコード接続方式が採用されたスイッチング素子によれば、まず、ゲート駆動回路（図示せず）がＭＯＳＦＥＴＱ２のゲート電極Ｇｍを駆動することになるため、ＭＯＳＦＥＴ単体をスイッチング素子として利用する場合からのゲート駆動回路の変更が不要となる利点がある。

　さらに、接合ＦＥＴＱ１が、シリコン（Ｓｉ）よりもバンドギャップの大きなシリコンカーバイド（ＳｉＣ）に代表される物質を材料として使用しているため、接合ＦＥＴＱ１の絶縁耐圧が大きくなる。このことから、カスコード接続されたスイッチング素子の耐圧は、主に、接合ＦＥＴＱ１の特性で決定される。したがって、接合ＦＥＴＱ１と直列接続されているＭＯＳＦＥＴＱ２に要求される絶縁耐圧を、ＭＯＳＦＥＴ単体を使用したスイッチング素子よりも低くすることができる。すなわち、スイッチング素子として絶縁耐圧が必要とされる場合であっても、ＭＯＳＦＥＴＱ２として低耐圧（例えば、数十Ｖ程度）のＭＯＳＦＥＴを使用することができる。このため、ＭＯＳＦＥＴＱ２のオン抵抗を低減することができる。さらに、接合ＦＥＴＱ１がノーマリオン型の接合ＦＥＴから構成されるため、接合ＦＥＴＱ１のオン抵抗も低減することができる。この結果、カスコード接合されたスイッチング素子によれば、ゲート駆動回路の設計変更が不要になる利点を有するとともに、絶縁耐性の確保とオン抵抗の低減の両立を図ることができ、これによって、半導体素子（スイッチング素子）の電気的特性の向上を図ることができる。

　また、図１に示すように、カスコード接続された接合ＦＥＴＱ１は、ノーマリオン型の接合ＦＥＴＱ１であり、接合ＦＥＴＱ１のゲート電極Ｇｊがスイッチング素子のソースＳと電気的に接続されている。この結果、接合ＦＥＴＱ１のゲート電極ＧｊとソースＳとの間の電圧は、スイッチング時（オン時）でも順バイアスされない。このことから、カスコード接続では、接合ＦＥＴＱ１の寄生ダイオードによる大電流が流れないため、過剰な発熱によるスイッチング素子の破壊を抑制することができる。すなわち、ノーマリオフ型の接合ＦＥＴでは、スイッチング時（オン時）に、ソースＳに対してゲート電極Ｇｊに正電圧を印加する。このとき、接合ＦＥＴＱ１のソース領域はｎ型半導体領域から形成され、ゲート電極Ｇｊはｐ型半導体領域から形成されていることから、ソースＳに対してゲート電極Ｇｊに正電圧を印加するということは、ソース領域とゲート電極Ｇｊの間に順方向電圧（順バイアス）が印加されることを意味する。このため、ノーマリオフ型の接合ＦＥＴでは、順方向電圧をあまり大きくしすぎると、ソース領域とゲート電極Ｇｊからなる寄生ダイオードがオンしてしまう。この結果、ゲート電極Ｇｊとソース領域との間に大電流が流れる場合があり、接合ＦＥＴが過剰に発熱して破壊に至る可能性がある。これに対し、カスコード接続されたスイッチング素子では、ノーマリオン型の接合ＦＥＴＱ１を使用しており、ゲート電極Ｇｊがスイッチング素子のソースＳと電気的に接続されている。このことから、接合ＦＥＴＱ１のゲート電極ＧｊとソースＳとの間の電圧は、スイッチング時（オン時）でも順バイアスされない。したがって、カスコード接続では、接合ＦＥＴＱ１の寄生ダイオードによる大電流が流れないため、過剰な発熱によるスイッチング素子の破壊を抑制することができる。

　このようにカスコード接続されたスイッチング素子は、上述した様々な利点を有するが、本発明者が検討した結果、以下に示す課題を新たに見出した。すなわち、カスコード接続を実現するためには、接合ＦＥＴＱ１を形成した半導体チップと、低耐圧なＭＯＳＦＥＴＱ２を形成した半導体チップとをボンディングワイヤで接続する必要がある。このため、例えば、低耐圧なＭＯＳＦＥＴＱ２のドレインＤｍと、接合ＦＥＴＱ１のソースＳｊは、ボンディングワイヤを介して接続される。この場合、接合ＦＥＴＱ１のソースＳｊには、ボンディングワイヤによる寄生インダクタンスが付加されてしまう。このような寄生インダクタンスが付加されると、スイッチング時に大きなサージ電圧が発生し、これによって、低耐圧なＭＯＳＦＥＴＱ２に耐圧以上の電圧が印加されることになる。この結果、低耐圧なＭＯＳＦＥＴＱ２がアバランシェモードで動作して、ゲート電極Ｇｍでは制御できない大電流が低耐圧なＭＯＳＦＥＴＱ２に流れて素子破壊に至るおそれがあることを本発明者が新たに見出したのである。以下に、このメカニズムについて、詳細に説明する。

　＜課題の発生するメカニズム＞
　図２（ａ）は、カスコード接続した接合ＦＥＴとＭＯＳＦＥＴとをスイッチング素子として利用したインバータを示す回路図である。図２（ａ）に示すインバータは、電源ＶＣＣに直列接続された上アームと下アームとを有している。上アームは、ドレインＤ１とソースＳ１との間に接続されたスイッチング素子から構成されている。上アームを構成するスイッチング素子は、カスコード接続された接合ＦＥＴＱ１ａとＭＯＳＦＥＴＱ２ａから構成されている。具体的には、接合ＦＥＴＱ１ａのドレインＤｊ１がスイッチング素子のドレインＤ１と接続され、接合ＦＥＴＱ１ａのソースＳｊ１がＭＯＳＦＥＴＱ２ａのドレインＤｍ１と接続されている。そして、ＭＯＳＦＥＴＱ２ａのソースＳｍ１がスイッチング素子のソースＳ１と接続されている。また、接合ＦＥＴＱ１ａのゲート電極Ｇｊ１は、スイッチング素子のソースＳ１と接続され、ＭＯＳＦＥＴＱ２ａのゲート電極Ｇｍ１と、スイッチング素子のソースＳ１との間にはゲート駆動回路（Ｇ／Ｄ）が接続されている。

　ここで、接合ＦＥＴＱ１ａのソースＳｊ１と、ＭＯＳＦＥＴＱ２ａのドレインＤｍ１との間にはボンディングワイヤに基づく寄生インダクタンスＬｓｅ１が存在し、接合ＦＥＴＱ１ａのゲート電極Ｇｊ１と、スイッチング素子のソースＳ１との間には、ボンディングワイヤに基づく寄生インダクタンスＬｇｉ１が存在する。なお、図２（ａ）において、スイッチング素子のソースＳ１と、スイッチング素子のドレインＤ１との間の電圧を電圧Ｖｄｓｕと定義し、スイッチング素子のソースＳ１とＭＯＳＦＥＴＱ２ａのドレインＤｍ１との間の電圧を電圧Ｖｄｓｍｕと定義する。

　同様に、図２（ａ）に示すように、下アームは、ドレインＤ２とソースＳ２との間に接続されたスイッチング素子から構成されている。下アームを構成するスイッチング素子は、カスコード接続された接合ＦＥＴＱ１ｂとＭＯＳＦＥＴＱ２ｂから構成されている。具体的には、接合ＦＥＴＱ１ｂのドレインＤｊ２がスイッチング素子のドレインＤ２と接続され、接合ＦＥＴＱ１ｂのソースＳｊ２がＭＯＳＦＥＴＱ２ｂのドレインＤｍ２と接続されている。そして、ＭＯＳＦＥＴＱ２ｂのソースＳｍ２がスイッチング素子のソースＳ２と接続されている。また、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２は、スイッチング素子のソースＳ２と接続され、ＭＯＳＦＥＴＱ２ｂのゲート電極Ｇｍ２と、スイッチング素子のソースＳ２との間にはゲート駆動回路（Ｇ／Ｄ）が接続されている。さらに、スイッチング素子のソースＳ２と、スイッチング素子のドレインＤ２の間には負荷インダクタンスＬＬが接続されている。

　ここで、接合ＦＥＴＱ１ｂのソースＳｊ２と、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２との間にはボンディングワイヤに基づく寄生インダクタンスＬｓｅ２が存在し、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、スイッチング素子のソースＳ２との間には、ボンディングワイヤに基づく寄生インダクタンスＬｇｉ２が存在する。なお、図２（ａ）において、スイッチング素子のソースＳ２と、スイッチング素子のドレインＤ２との間の電圧を電圧Ｖａｋと定義し、スイッチング素子のソースＳ２とＭＯＳＦＥＴＱ２ｂのドレインＤｍ２との間の電圧を電圧Ｖｄｓｍｄと定義する。

　カスコード接続されたスイッチング素子を利用したインバータは上記のように構成されており、以下に、このインバータの動作を説明しながら、課題の発生するメカニズムについて説明する。まず、上アームを構成するスイッチング素子をターンオンする場合について説明する。すなわち、上アームを構成するスイッチング素子をオンする一方、下アームを構成するスイッチング素子をオフすることにより、負荷（負荷インダクタンスを含む）に電源電圧を印加する場合について説明する。

　図２（ｂ）は、上アームを構成するスイッチング素子をターンオンした場合の波形を示している。具体的に、上アームを構成するスイッチング素子をターンオンすると、上アームを構成する接合ＦＥＴＱ１ａおよびＭＯＳＦＥＴＱ２ａがオンするため、接合ＦＥＴＱ１ａのドレインＤｊ１から、ＭＯＳＦＥＴＱ２ａのドレインＤｍ１およびソースＳｍ１を経由して、負荷インダクタンスＬＬを通り、電源ＶＣＣに戻るという経路で還流電流が流れる。このとき、図２（ｂ）に示すように、電圧Ｖｄｓｍｕは、所定電圧から０Ｖ程度に変化する一方、電圧Ｖａｋは、上アームのスイッチング素子をオフしている際の０Ｖから電源電圧程度の電圧まで上昇する。この結果、下アームのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄは、下アームの接合ＦＥＴＱ１ｂをカットオフする電圧まで上昇し、下アームの接合ＦＥＴＱ１ｂがオフした後は、ある一定の電圧を維持する。この電圧Ｖｄｓｍｄの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図２（ｂ）の破線で示されている。ところが、寄生インダクタンスＬｓｅ２や寄生インダクタンスＬｇｉ２が大きくなると、図２（ｂ）の実線で示すように、電圧Ｖｄｓｍｄは、上アームのスイッチング素子をターンオンした際、急激に大きく上昇する。

　一方、図２（ｃ）は、上アームを構成するスイッチング素子をターンオフした場合の波形を示している。具体的に、上アームを構成するスイッチング素子をターンオフすると、図２（ｃ）に示すように、電圧Ｖｄｓｍｄは、所定電圧から０Ｖ程度に変化する一方、電圧Ｖｄｓｕは、上アームのスイッチング素子をオンしている際の０Ｖから電源電圧程度の電圧まで上昇する。この結果、上アームのＭＯＳＦＥＴＱ２ａのドレイン電圧である電圧Ｖｄｓｍｕは、上アームの接合ＦＥＴＱ１ａをカットオフする電圧まで上昇し、上アームの接合ＦＥＴＱ１ａがオフした後は、ある一定の電圧を維持する。この電圧Ｖｄｓｍｕの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図２（ｃ）の破線で示されている。ところが、寄生インダクタンスＬｓｅ１や寄生インダクタンスＬｇｉ１が大きくなると、図２（ｃ）の実線で示すように、電圧Ｖｄｓｍｕは、上アームのスイッチング素子をターンオフした際、急激に大きく上昇する。

　このように、上アームのスイッチング素子をターンオンする場合には、ターンオフする下アームのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが急激に上昇する現象が生じ、上アームのスイッチング素子をターンオフする場合には、ターンオフする上アームのＭＯＳＦＥＴＱ２ａのドレイン電圧である電圧Ｖｄｓｍｕが急激に上昇する現象が生じることがわかる。これらの現象が生じるメカニズムは同様であるため、以下では、上アームのスイッチング素子をターンオンする場合に着目して、ターンオフする下アームのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが急激に上昇する現象が生じるメカニズムについて説明する。この現象が生じるメカニズムとしては、次に示す３つのメカニズムが考えられる。

　第１のメカニズムは、下アームを構成する接合ＦＥＴＱ１ｂのソースＳｊ２と、下アームを構成するＭＯＳＦＥＴＱ２ｂのドレインＤｍ２の間に存在する寄生インダクタンスＬｓｅ２に起因している。具体的に、上アームのスイッチング素子をターンオンする際、下アームのＭＯＳＦＥＴＱ２ｂはオフされる。このとき、電圧Ｖａｋは０Ｖ程度から増加し始め、この電圧Ｖａｋの増加に伴って、下アームのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄも増加し始める。しかしながら、電圧Ｖｄｓｍｄが増加する初期段階においては、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２に印加されているゲート電圧よりも所定値以上大きくなっていないため、接合ＦＥＴＱ１ｂはカットオフされず、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って電流が流れる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に電流が流れ込み、電荷が蓄積される。このことから、ＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが上昇する。そして、この電圧Ｖｄｓｍｄが上昇し続けて、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上大きくなると、接合ＦＥＴＱ１ｂがカットオフされて、それ以上電流が流れなくなる。つまり、電圧Ｖｄｓｍｄが増加する初期段階においては、接合ＦＥＴＱ１ｂのドレインＤｊ２とソースＳｊ２の間に電流が流れて、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に電荷が蓄積されるため、電圧Ｖｄｓｍｄが増加する。その後、電圧Ｖｄｓｍｄが増加するにしたがって、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上の大きさになる状態に近づくため、接合ＦＥＴＱ１ｂのドレインＤｊ２とソースＳｊ２に流れる電流が次第に減少していく。そして、最終的に、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上大きくなることによって、接合ＦＥＴＱ１ｂがカットオフされる。接合ＦＥＴＱ１ｂがカットオフされた後は、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷がなくなるため、電圧Ｖｄｓｍｄは、ほぼ一定となる。

　このように、上アームのスイッチング素子をターンオンする際、下アームのＭＯＳＦＥＴＱ２ｂはオフされるが、この段階で、下アームの接合ＦＥＴＱ１ｂは直ちにカットオフされず、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に電流が流れる。そして、接合ＦＥＴＱ１ｂのソースＳｊ２に流れ込んだ電流は、寄生インダクタンスＬｓｅ２を介して、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流れ込む。このとき、着目すべき点は、下アームの接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に流れる電流が減少するという点である。このことは、寄生インダクタンスＬｓｅ２に流れる電流も時間とともに減少することを意味している。この結果、寄生インダクタンスＬｓｅ２においては、電流の減少を打ち消すような起電力が発生する。すなわち、寄生インダクタンスＬｓｅ２は、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に流れる電流を増加させるように機能する。このため、寄生インダクタンスＬｓｅ２が大きくなると、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って大きな電流が流れる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。これが第１のメカニズムである。

　続いて、第２のメカニズムは、下アームを構成する接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームのソースＳ２との間に存在する寄生インダクタンスＬｇｉ２に起因している。具体的に、上アームのスイッチング素子をターンオンする際、下アームのＭＯＳＦＥＴＱ２ｂはオフされる。このとき、電圧Ｖａｋは０Ｖ程度から増加し始めるが、例えば、図２（ｂ）に示すように、上アームのスイッチング素子をターンオンした初期段階において、電圧Ｖａｋは電源電圧を超える範囲まで振動する。これは、インバータに接続されている負荷に含まれる負荷インダクタンスＬＬに起因する逆起電力に基づくものである。したがって、電圧Ｖａｋは、上アームをターンオンする際の初期段階で変動することになる。ここで、接合ＦＥＴＱ１ｂに着目すると、接合ＦＥＴＱ１ｂのドレインＤｊ２とゲート電極Ｇｊ２の間に寄生容量が形成されており、電圧Ｖａｋが変動すると、この寄生容量に印加される電圧も変動する。そして、この寄生容量の静電容量値は比較的大きな値となるため、寄生容量に印加される電圧変動に伴って発生する充放電電流も大きくなる。この充放電電流は、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２との間を流れる。このとき、充放電電流は、時間的に変化する電流である。このため、例えば、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２との間に寄生インダクタンスＬｇｉ２が存在すると、時間的に変化する充放電電流が寄生インダクタンスＬｇｉ２を流れるため、寄生インダクタンスＬｇｉ２の大きさと充放電電流の時間微分の積に比例した抵抗成分が、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２の間に発生する。この結果、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２が同電位にならず、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が下アームのソースＳ２に対して正電圧方向に上昇するモードが発生する。この場合、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が正電圧となるため、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。このため、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って流れる電流が大きくなる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。これが第２のメカニズムである。さらに、第２のメカニズムによれば、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２に正電圧が印加されることから、接合ＦＥＴＱ１ｂをカットオフするためには、ゲート電極Ｇｊ２に０Ｖが印加されている場合よりも大きな電圧が接合ＦＥＴＱ１ｂのソースＳｊ２に印加されなくてはならないことになる。この観点からも、接合ＦＥＴＱ１ｂがカットオフされるまで上昇する電圧Ｖｄｓｍｄが大きくなる。

　さらに、第３のメカニズムは、下アームを構成する接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームのソースＳ２との間に存在する寄生抵抗に起因している。第２のメカニズムで説明したように、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２との間を充放電電流が流れる。このことから、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームのソースＳ２との間に寄生抵抗が存在すると、この寄生抵抗に充放電電流が流れて、電圧降下が生じる。この結果、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームのソースＳ２が同電位にならず、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が下アームのソースＳ２に対して正電圧方向に上昇するモードが発生する。これにより、第３のメカニズムでも、第２のメカニズムと同様に、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が正電圧となるため、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。したがって、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って流れる電流が大きくなる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。

　以上のように、寄生インダクタンスＬｓｅ２、寄生インダクタンスＬｇｉ２および寄生抵抗に関する第１のメカニズムから第３のメカニズムによって、電圧Ｖｄｓｍｄが急激に増加することがわかる。このように、寄生インダクタンスＬｓｅ２、寄生インダクタンスＬｇｉ２および寄生抵抗が大きくなると、下アームのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが、ＭＯＳＦＥＴＱ２ｂの耐圧以上の電圧まで上昇し、これによって、下アームのＭＯＳＦＥＴＱ２ｂがアバランシェ動作し、最終的に、下アームのＭＯＳＦＥＴＱ２ｂが破壊されるおそれがあるのである。

　具体的には、ＭＯＳＦＥＴＱ２ｂに耐圧以上の電圧が印加されると、ＭＯＳＦＥＴＱ２ｂの内部に電界集中する領域が局所的に発生し、この領域でインパクトイオン化による正孔電子対が大量に発生する。この大量に発生した正孔電子対によって、ソース領域（ｎ型半導体領域）、チャネル形成領域（ｐ型半導体領域）およびドリフト領域（ｎ型半導体領域）によって形成される寄生ｎｐｎバイポーラトランジスタがオンする。寄生ｎｐｎバイポーラトランジスタがオンしたセル（ＭＯＳＦＥＴＱ２ｂ）では、ＭＯＳＦＥＴＱ２ｂのゲート電極Ｇｍ２では制御することができない大電流が流れて発熱する。このとき、発熱による温度上昇により半導体領域の電気抵抗が小さくなるために、さらに大きな電流が流れるという正帰還が起こる。この結果、大電流が局所的に流れて、ＭＯＳＦＥＴＱ２ｂの破壊が起こる。この現象がアバランシェ破壊である。このようなアバランシェ破壊が発生すると、半導体装置の信頼性低下を招くことになる。

　そこで、本実施の形態１では、アバランシェ破壊の原因となるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制するため、寄生インダクタンスおよび寄生抵抗を低減する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。本実施の形態１では、半導体装置の実装構成に工夫を施した点に特徴があり、この特徴点を含む半導体装置の実装構成について説明する。

　＜本実施の形態１における半導体装置の実装構成＞
　図３は、本実施の形態１におけるパッケージ（半導体装置）ＰＫＧ１の実装構成を示す図である。図３に示すように、本実施の形態１におけるパッケージＰＫＧ１は、互いに電気的に絶縁された２つのチップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２を有している。図３において、右側に配置されている金属プレートがチップ搭載部ＰＬＴ１を構成し、左側に配置されている金属プレートがチップ搭載部ＰＬＴ２を構成している。チップ搭載部ＰＬＴ１は、ドレインリードＤＬと連結されるように一体的に形成されており、チップ搭載部ＰＬＴ１とドレインリードＤＬとは電気的に接続されている。そして、このドレインリードＤＬを離間して挟むように、ソースリードＳＬとゲートリードＧＬが配置されている。具体的には、図３に示すように、ドレインリードＤＬの右側にソースリードＳＬが配置され、ドレインリードＤＬの左側にゲートリードＧＬが配置されている。これらのドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬは、互いに電気的に絶縁されている。そして、ソースリードＳＬの先端部には、幅広領域からなるソースリードポスト部ＳＰＳＴが形成され、ゲートリードＧＬの先端部には、幅広領域からなるゲートリードポスト部ＧＰＳＴが形成されている。

　次に、チップ搭載部ＰＬＴ１上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、例えば、ＳｉＣを材料とした接合ＦＥＴが形成されている。そして、半導体チップＣＨＰ１の裏面がドレイン電極となっており、半導体チップＣＨＰ１の表面（主面）にソースパッドＳＰｊとゲートパッドＧＰｊが形成されている。つまり、半導体チップＣＨＰ１には、カスコード接続方式をしたスイッチング素子の一部を構成する接合ＦＥＴが形成されており、この接合ＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ１の裏面に形成され、接合ＦＥＴのソースと電気的に接続されるソースパッドＳＰｊ、および、接合ＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｊが半導体チップＣＨＰ１の表面に形成されている。

　続いて、チップ搭載部ＰＬＴ２上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、例えば、Ｓｉを材料としたＭＯＳＦＥＴが形成されている。このとき、半導体チップＣＨＰ２の裏面がドレイン電極となっており、半導体チップＣＨＰ１の表面（主面）にソースパッドＳＰｍとゲートパッドＧＰｍが形成されている。つまり、半導体チップＣＨＰ２には、カスコード接続方式をしたスイッチング素子の一部を構成するＭＯＳＦＥＴが形成されており、このＭＯＳＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ２の裏面に形成され、ＭＯＳＦＥＴのソースと電気的に接続されるソースパッドＳＰｍ、および、ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｍが半導体チップＣＨＰ２の表面に形成されている。

　そして、チップ搭載部ＰＬＴ１上に搭載された半導体チップＣＨＰ１と、チップ搭載部ＰＬＴ２上に搭載された半導体チップＣＨＰ２と、ボンディングワイヤで接続することにより、カスコード接続されたスイッチング素子を構成することができる。具体的には、図３に示すように、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊと、ソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴがワイヤＷｇｊで電気的に接続されている。また、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊと、チップ搭載部ＰＬＴ２がワイヤＷｄｓで電気的に接続されている。さらに、半導体チップＣＨＰ２の表面に形成されているソースパッドＳＰｍと、ソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴがワイヤＷｓｍで電気的に接続されている。また、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍと、ゲートリードＧＬの先端部に形成されているゲートリードポスト部ＧＰＳＴがワイヤＷｇｍで電気的に接続されている。ここで、ソースリードポスト部ＳＰＳＴのワイヤＷｇｊおよびワイヤＷｓｍが接続されている領域と、ゲートリードポスト部ＧＰＳＴのワイヤＷｇｍが接続されている領域は、チップ搭載部ＰＬＴ１の上面やチップ搭載部ＰＬＴ２の上面よりも高い位置に位置するように構成されている。

　なお、半導体チップＣＨＰ１は、導電性接着材を介してチップ搭載部ＰＬＴ１上に搭載されていることから、半導体チップＣＨＰ１の裏面に形成されているドレイン電極は、チップ搭載部ＰＬＴ１と電気的に接続されている。また、半導体チップＣＨＰ２は、導電性接着材を介してチップ搭載部ＰＬＴ２上に搭載されていることから、半導体チップＣＨＰ２の裏面に形成されているドレイン電極は、チップ搭載部ＰＬＴ２と電気的に接続されていることになる。

　このように構成されているパッケージＰＫＧ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＰＬＴ１の一部、チップ搭載部ＰＬＴ２の一部、ドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部、および、ワイヤＷｇｊ、Ｗｄｓ、Ｗｇｍ、Ｗｓｍが、少なくとも、封止体で封止されている。したがって、チップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２との間には、封止体の一部が配置されていることになり、これによって、チップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２が封止体によって電気的に絶縁されることになる。なお、チップ搭載部ＰＬＴ１の下面、および、チップ搭載部ＰＬＴ２の下面は、封止体から露出するように構成されていてもよい。この場合、半導体チップＣＨＰ１や半導体チップＣＨＰ２で発生した熱を、チップ搭載部ＰＬＴ１の下面やチップ搭載部ＰＬＴ２の下面から効率良く放散させることができる。

　この封止体は、例えば、直方体形状をしており、第１側面と、この第１側面と対向する第２側面とを有している。この場合、例えば、封止体の第１側面から、ドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部が突出している。これらの突出したドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部が外部接続端子として機能することになる。

　ここで、カスコード接続されたスイッチング素子では、半導体チップＣＨＰ１と半導体チップＣＨＰ２という２つの半導体チップを搭載するため、パッケージ内に１つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することはできない。例えば、数Ａ以上の大きな定格電流での使用も考慮して、半導体チップＣＨＰ１に形成されている接合ＦＥＴや、半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴは、いわゆる半導体チップの裏面にドレイン電極を有する縦型構造が採用されている。この場合、カスコード接続方式のスイッチング素子では、半導体チップＣＨＰ１の裏面に形成されているドレイン電極と、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを電気的に接続することはできない。このことから、パッケージ内に１つのチップ搭載部しか有さない既存の汎用パッケージにおいては、この１つのチップ搭載部に、半導体チップＣＨＰ１と半導体チップＣＨＰ２を配置すると、半導体チップＣＨＰ１の裏面に形成されているドレイン電極と、半導体チップＣＨＰ２の裏面に形成されているドレイン電極が電気的に接続されてしまいカスコード接続方式を実現することができなくなる。

　そこで、本実施の形態１では、図３に示すように、外形形状が汎用パッケージと同等であることを前提として、封止体の内部に、互いに電気的に絶縁された２つのチップ搭載部ＰＬＴ１およびチップ搭載部ＰＬＴ２を設けるようにパッケージＰＫＧ１を構成している。そして、チップ搭載部ＰＬＴ１上に半導体チップＣＨＰ１を搭載するとともに、チップ搭載部ＰＬＴ２上に半導体チップＣＨＰ２を搭載するように、パッケージＰＫＧ１を構成している。つまり、電気的に絶縁された２つのチップ搭載部ＰＬＴ１およびチップ搭載部ＰＬＴ２をパッケージＰＫＧ１内に設け、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に配置し、平面的に配置された半導体チップＣＨＰ１と半導体チップＣＨＰ２とをワイヤで接続することにより、カスコード接続を実現している。

　このため、本実施の形態１におけるパッケージＰＫＧ１によれば、例えば、電源回路などに利用されているスイッチング素子を実装している既存の汎用パッケージを、外形寸法の同等な本実施の形態１におけるパッケージＰＫＧ１に入れ替えることができる。特に、本実施の形態１におけるパッケージＰＫＧ１によれば、ドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬの配置が汎用パッケージと同様であるため、汎用パッケージを本実施の形態１におけるパッケージＰＫＧ１に入れ替えることが可能であり、その他の駆動回路やプリント基板の配線などを設計変更する必要がない。したがって、本実施の形態１によれば、汎用パッケージを利用したスイッチング素子から、本実施の形態１のパッケージＰＫＧ１を利用した高性能なカスコード接続方式のスイッチング素子に変更することが容易であり、高性能な電源システムを大幅な設計変更することなく提供できるという利点を有している。

　以下に、本実施の形態１におけるパッケージＰＫＧ１の特徴点について説明する。まず、本実施の形態１における第１特徴点は、図３に示すように、接合ＦＥＴを形成した半導体チップＣＨＰ１の表面に設けられているゲートパッドＧＰｊと、ソースリードＳＬとをできるだけ近づけるように配置する点にある。具体的に、本実施の形態１では、半導体チップＣＨＰ１を搭載するチップ搭載部ＰＬＴ１をドレインリードＤＬに対してソースリードＳＬが配置されている側と同じ側に配置している。これにより、チップ搭載部ＰＬＴ１をソースリードＳＬに近づけることができる。このことは、チップ搭載部ＰＬＴ１上に搭載される半導体チップＣＨＰ１をソースリードＳＬに近づけるように配置できることを意味している。そして、本実施の形態１では、チップ搭載部ＰＬＴ１上に搭載される半導体チップＣＨＰ１をチップ搭載部ＰＬＴ１の中央部に配置するのではなく、チップ搭載部ＰＬＴ１のソースリードＳＬに最も近い辺へ近づくように半導体チップＣＨＰ１を配置している。これにより、半導体チップＣＨＰ１をソースリードＳＬに最も近づくように配置することができる。さらに、本実施の形態１では、半導体チップＣＨＰ１をできるだけ、ソースリードＳＬに近づけるように配置するとともに、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊがソースリードＳＬに近づくように配置されている。このように本実施の形態１では、まず、接合ＦＥＴが形成されている半導体チップＣＨＰ１が搭載されるチップ搭載部ＰＬＴ１を、ソースリードＳＬに近い位置に配置し、さらに、チップ搭載部ＰＬＴ１内の内部領域のうち、ソースリードＳＬに近い領域に半導体チップＣＨＰ１を搭載している。その上、本実施の形態１では、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊがソースリードＳＬに近づくように、ゲートパッドＧＰｊを配置している。これにより、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊと、ソースリードＳＬとが近づくことになる。言い換えれば、本実施の形態１においては、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊが、その他のリード（ドレインリードＤＬやゲートリードＧＬ）よりもソースリードＳＬに近づくように配置されていることになる。この結果、本実施の形態１によれば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。特に、本実施の形態１では、ソースリードＳＬのうち、ゲートパッドＧＰｊに近い先端部に存在する幅広のソースリードポスト部ＳＰＳＴでワイヤＷｇｊを接続する構成を取っているので、さらに、ワイヤＷｇｊの長さを短くすることができる。ワイヤＷｇｊの長さを短くできるということは、ワイヤＷｇｊに存在する寄生インダクタンス（図２のＬｇｉ１やＬｇｉ２）を低減できることを意味する。つまり、本実施の形態１によれば、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性向上を図ることができる。

　続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、図３に示すように、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の表面に設けられているゲートパッドＧＰｍと、ゲートリードＧＬとをできるだけ近づけるように配置する点にある。具体的に、本実施の形態１では、半導体チップＣＨＰ２を搭載するチップ搭載部ＰＬＴ２をドレインリードＤＬに対してゲートリードＧＬが配置されている側と同じ側に配置している。これにより、チップ搭載部ＰＬＴ２をゲートリードＧＬに近づけることができる。このことは、チップ搭載部ＰＬＴ２上に搭載される半導体チップＣＨＰ２をゲートリードＧＬに近づけるように配置できることを意味している。そして、本実施の形態１では、チップ搭載部ＰＬＴ２上に搭載される半導体チップＣＨＰ２をチップ搭載部ＰＬＴ２の中央部に配置するのではなく、チップ搭載部ＰＬＴ２のゲートリードＧＬに最も近い辺へ近づくように半導体チップＣＨＰ２を配置している。これにより、半導体チップＣＨＰ２をゲートリードＧＬに最も近づくように配置することができる。さらに、本実施の形態１では、半導体チップＣＨＰ２をできるだけ、ゲートリードＧＬに近づけるように配置するとともに、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍがゲートリードＧＬに近づくように配置されている。このように本実施の形態１では、まず、ＭＯＳＦＥＴが形成されている半導体チップＣＨＰ２が搭載されるチップ搭載部ＰＬＴ２を、ゲートリードＧＬに近い位置に配置し、さらに、チップ搭載部ＰＬＴ２内の内部領域のうち、ゲートリードＧＬに近い領域に半導体チップＣＨＰ２を搭載している。その上、本実施の形態１では、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍがゲートリードＧＬに近づくように、ゲートパッドＧＰｍを配置している。これにより、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍと、ゲートリードＧＬとが近づくことになる。言い換えれば、本実施の形態１においては、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍが、その他のリード（ドレインリードＤＬやソースリードＳＬ）よりもゲートリードＧＬに近づくように配置されていることになる。この結果、本実施の形態１によれば、ゲートパッドＧＰｍとゲートリードＧＬとの間の距離を短くすることができるため、ゲートパッドＧＰｍとゲートリードＧＬとを接続するワイヤＷｇｍの長さを短くすることができる。特に、本実施の形態１では、ゲートリードＧＬのうち、ゲートパッドＧＰｍに近い先端部に存在する幅広のゲートリードポスト部ＧＰＳＴでワイヤＷｇｍを接続する構成を取っているので、さらに、ワイヤＷｇｍの長さを短くすることができる。これにより、本実施の形態１によれば、ワイヤＷｇｍの寄生インダクタンスを低減することができる。このワイヤＷｇｍの寄生インダクタンスを低減できることは、カスコード接続されたスイッチング素子の電気的特性の向上に寄与するが、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することとは直接関連していない。本実施の形態１における第２特徴点の構成によれば、直接的ではなく間接的に、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制できるのである。

　以下に、この点について説明する。図３に示すように、本実施の形態１における第２特徴点は、ＭＯＳＦＥＴが形成された半導体チップＣＨＰ２をできるだけ、ゲートリードＧＬに近づけるように配置する点にある。このことは、図３に示すように、チップ搭載部ＰＬＴ２の手前側に偏って半導体チップＣＨＰ２が配置されることを意味し、言い換えれば、チップ搭載部ＰＬＴ２の奥側に、半導体チップＣＨＰ２が搭載されていない大きなスペースができることを意味する。このように、本実施の形態１では、チップ搭載部ＰＬＴ２に、半導体チップＣＨＰ２が搭載されていない大きなスペースを確保できる点に間接的な特徴がある。具体的には、この特徴により、図３に示すように、チップ搭載部ＰＬＴ１上に搭載された半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊと、チップ搭載部ＰＬＴ２とを電気的に接続するワイヤ接続領域を充分に確保することができるのである。この結果、図３に示すように、ソースパッドＳＰｊとチップ搭載部ＰＬＴ２とを複数本のワイヤＷｄｓで接続できることになる。ここで、チップ搭載部ＰＬＴ２は、搭載されている半導体チップＣＨＰ２の裏面に形成されているドレイン電極と電気的に接続されていることから、本実施の形態１によれば、複数本のワイヤＷｄｓによって、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースが接続されることになる。このことは、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとを接続するワイヤＷｄｓの寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）を低減できることを意味する。つまり、本実施の形態１によれば、複数本のワイヤＷｄｓを使用することにより、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソース間の寄生インダクタンスを充分に低減できる。

　さらには、図３に示すように、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊの形成位置を、なるべく、チップ搭載部ＰＬＴ２に近づけるように配置することが望ましい。なぜなら、ソースパッドＳＰｊを、このように配置することにより、ソースパッドＳＰｊとチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓの長さをできるだけ短くすることができるからである。これによっても、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとを接続するワイヤＷｄｓの寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）を低減できる。

　以上のことから、本実施の形態１における第２特徴点によれば、上述した第１のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性向上を図ることができる。

　なお、本実施の形態１では、図３に示すように、ゲートパッドＧＰｊは、ワイヤＷｇｊによって、ソースリードＳＬと電気的に接続され、かつ、ゲートパッドＧＰｍは、ワイヤＷｇｍによって、ゲートリードＧＬと電気的に接続されている。このとき、ワイヤＷｇｊの太さ（幅）は、ワイヤＷｇｍの太さ（幅）よりも太く構成することが望ましい。なぜなら、ワイヤＷｇｊに存在する寄生抵抗が大きくなると、第３のメカニズムによって、ＭＯＳＦＥＴへ絶縁耐圧以上の電圧が印加されることになってしまうからである。したがって、ワイヤＷｇｊに存在する寄生抵抗を低減する観点から、ワイヤＷｇｊの太さをその他のワイヤよりも太くする構成を取ることが望ましい。これにより、接合ＦＥＴのゲート電極とスイッチング素子のソース（ＭＯＳＦＥＴのソースということもできる）との間の寄生抵抗を低減できることから、上述した第３のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性向上を図ることができる。

　次に、本実施の形態１における第３特徴点について説明する。本実施の形態１における第３特徴点は、図３に示すように、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の表面に設けられているソースパッドＳＰｍと、ソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）とを複数本のワイヤＷｓｍで接続する点にある。これにより、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗および寄生インダクタンスを低減することができる。この結果、ＭＯＳＦＥＴのソースの電位がソースリードＳＬから供給されるＧＮＤ電位（基準電位）から変動することを抑制でき、ＭＯＳＦＥＴのソースをＧＮＤ電位に確実に固定することができる。さらには、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗が低減されることから、カスコード接続されたスイッチング素子のオン抵抗を低減することもできる。このように、本実施の形態１における第３特徴点によれば、パッケージＰＫＧ１に形成されているカスコード接続されたスイッチング素子の電気的特性の向上を図ることができる。

　以上のように、本実施の形態１におけるパッケージＰＫＧ１（半導体装置）によれば、上述した第１特徴点と第２特徴点を備えることにより、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、半導体装置の信頼性向上を図ることができる。さらには、本実施の形態１におけるパッケージＰＫＧ１（半導体装置）が上述した第３特徴点を備えることによっても、寄生抵抗および寄生インダクタンスの低減を図ることができることから、半導体装置の電気的特性の向上を図ることができる。

　また、本実施の形態１のパッケージＰＫＧ１に付随する具体的な効果として、本実施の形態１におけるパッケージＰＫＧ１は、接合ＦＥＴを形成した半導体チップＣＨＰ１と、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を平面的に配置する構成を採用しているので、半導体チップＣＨＰ１や半導体チップＣＨＰ２のチップ面積を自由に設計することができる。このことから、低オン抵抗の設計やオン電流密度の設計も容易となり、様々な仕様のスイッチング素子を実現することができる。

　続いて、本実施の形態１におけるスイッチング素子の他の実装形態の一例について説明する。図４は、本実施の形態１におけるパッケージＰＫＧ２の実装構成を示す図である。図４に示すパッケージＰＫＧ２と、図３に示すパッケージＰＫＧ１との相違点は、ソースリードＳＬとドレインリードＤＬの形成位置が異なる点である。具体的に、図３に示すパッケージＰＫＧ１では、一番左側にゲートリードＧＬが配置され、真中にドレインリードＤＬが配置され、一番右側にソースリードＳＬが配置されていた。これに対し、図４に示すパッケージＰＫＧ２では、一番左側にゲートリードＧＬが配置され、真中にソースリードＳＬが配置され、一番右側にドレインリードＤＬが配置されている。この場合、図４に示すように、ソースリードＳＬの配置位置が変更されていることに伴って、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊの形成位置も、他のリードよりもソースリードＳＬに近くなるように変更されている。この結果、図４に示すパッケージＰＫＧ２においても、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができる。このため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。つまり、図４に示すパッケージＰＫＧ２においても、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図４に示すパッケージＰＫＧ２においても、半導体装置の信頼性向上を図ることができる。

　さらに、図４に示すパッケージＰＫＧ２に特有な特徴点としては、半導体チップＣＨＰ２の表面に形成されているソースパッドＳＰｍと、ソースリードＳＬとを電気的に接続するワイヤＷｓｍの長さを、図３に示すパッケージＰＫＧ１に比べて充分に短くすることができる点である。このため、図４に示すパッケージＰＫＧ２によれば、ワイヤＷｓｍの寄生抵抗および寄生インダクタンスを低減できることから、本実施の形態１におけるスイッチング素子の電気的特性を向上させることができる。特に、ワイヤＷｓｍの長さを短くすることによる効果は、本実施の形態１におけるスイッチング素子のオン抵抗を小さくなる点に顕在化する。

　＜変形例１＞
　次に、本変形例１におけるパッケージＰＫＧ３の実装構成について説明する。本変形例１では、接合ＦＥＴを形成した半導体チップと、ＭＯＳＦＥＴを形成した半導体チップとを積層する構成について説明する。

　図５は、本変形例１におけるパッケージＰＫＧ３の実装構成を示す図である。図３において、本変形例１におけるパッケージＰＫＧ３は、例えば、矩形形状をした金属プレートからなるチップ搭載部ＰＬＴを有している。このチップ搭載部ＰＬＴは、ドレインリードＤＬと連結されるように一体的に形成されており、チップ搭載部ＰＬＴとドレインリードＤＬとは電気的に接続されている。そして、このドレインリードＤＬを離間して挟むように、ソースリードＳＬとゲートリードＧＬが配置されている。具体的には、図５に示すように、ドレインリードＤＬの右側にソースリードＳＬが配置され、ドレインリードＤＬの左側にゲートリードＧＬが配置されている。これらのドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬは、互いに電気的に絶縁されている。そして、ソースリードＳＬの先端部には、幅広領域からなるソースリードポスト部ＳＰＳＴが形成され、ゲートリードＧＬの先端部には、幅広領域からなるゲートリードポスト部ＧＰＳＴが形成されている。

　次に、チップ搭載部ＰＬＴ上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、例えば、ＳｉＣを材料とした接合ＦＥＴが形成されている。そして、半導体チップＣＨＰ１の裏面がドレイン電極となっており、半導体チップＣＨＰ１の表面（主面）にソースパッドＳＰｊとゲートパッドＧＰｊが形成されている。つまり、半導体チップＣＨＰ１には、カスコード接続方式をしたスイッチング素子の一部を構成する接合ＦＥＴが形成されており、この接合ＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ１の裏面に形成され、接合ＦＥＴのソースと電気的に接続されるソースパッドＳＰｊ、および、接合ＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｊが半導体チップＣＨＰ１の表面に形成されている。

　続いて、この半導体チップＣＨＰ１上に、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、例えば、Ｓｉを材料としたＭＯＳＦＥＴが形成されている。このとき、半導体チップＣＨＰ２の裏面がドレイン電極となっており、半導体チップＣＨＰ１の表面（主面）にソースパッドＳＰｍとゲートパッドＧＰｍが形成されている。つまり、半導体チップＣＨＰ２には、カスコード接続方式をしたスイッチング素子の一部を構成するＭＯＳＦＥＴが形成されており、このＭＯＳＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ２の裏面に形成され、ＭＯＳＦＥＴのソースと電気的に接続されるソースパッドＳＰｍ、および、ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｍが半導体チップＣＨＰ２の表面に形成されている。

　このように、本変形例１では、半導体チップＣＨＰ１上に半導体チップＣＨＰ２が搭載されており、特に、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊ上に半導体チップＣＨＰ２が搭載されている。これにより、半導体チップＣＨＰ２の裏面に形成されているドレイン電極と、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊとが電気的に接続されることになる。この結果、半導体チップＣＨＰ１に形成されている接合ＦＥＴのソースと、半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴのドレインとが電気的に接続されることになる。このことから、半導体チップＣＨＰ２は、平面視において、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊに内包されるように形成されている必要がある。つまり、本変形例１においては、半導体チップＣＨＰ２のサイズは、半導体チップＣＨＰ１のサイズよりも小さくなっている必要があり、さらに言えば、半導体チップＣＨＰ２のサイズは、ソースパッドＳＰｊのサイズよりも小さくなっている必要がある。

　続いて、図５に示すように、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊと、ソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴがワイヤＷｇｊで電気的に接続されている。そして、半導体チップＣＨＰ２の表面に形成されているソースパッドＳＰｍと、ソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴがワイヤＷｓｍで電気的に接続されている。また、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍと、ゲートリードＧＬの先端部に形成されているゲートリードポスト部ＧＰＳＴがワイヤＷｇｍで電気的に接続されている。ここで、ソースリードポスト部ＳＰＳＴのワイヤＷｇｊおよびワイヤＷｓｍが接続されている領域と、ゲートリードポスト部ＧＰＳＴのワイヤＷｇｍが接続されている領域は、チップ搭載部ＰＬＴ１の上面やチップ搭載部ＰＬＴ２の上面よりも高い位置に位置するように構成されている。

　このように構成されているパッケージＰＫＧ３においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＰＬＴの一部、ドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部、および、ワイヤＷｇｊ、Ｗｇｍ、Ｗｓｍが、少なくとも、封止体で封止されている。なお、チップ搭載部ＰＬＴの下面は、封止体から露出するように構成されていてもよい。この場合、半導体チップＣＨＰ１や半導体チップＣＨＰ２で発生した熱を、チップ搭載部ＰＬＴの下面から効率良く放散させることができる。

　本変形例１におけるパッケージＰＫＧ３は上記のように構成されており、以下に、本変形例１におけるパッケージＰＫＧ３の特徴点について説明する。まず、本変形例１における特徴点は、図５に示すように、接合ＦＥＴを形成した半導体チップＣＨＰ１の表面に設けられているゲートパッドＧＰｊと、ソースリードＳＬとをできるだけ近づけるように配置する点にある。具体的に、本変形例１では、半導体チップＣＨＰ１をドレインリードＤＬに対してソースリードＳＬが配置されている側と同じ側に配置している。つまり、半導体チップＣＨＰ１は、図５に示す中心線ａ－ａ´に対して右側に偏って配置されている。これにより、半導体チップＣＨＰ１をソースリードＳＬに近づけることができる。そして、本変形例１では、半導体チップＣＨＰ１をチップ搭載部ＰＬＴの中央部に配置するのではなく、チップ搭載部ＰＬＴのソースリードＳＬに最も近い辺へ近づくように半導体チップＣＨＰ１を配置している。つまり、半導体チップＣＨＰ１は、図５に示す中心線ｂ－ｂ´に対して手前側（下側）に偏って配置されている。これにより、半導体チップＣＨＰ１をソースリードＳＬに最も近づくように配置することができる。言い換えれば、本変形例１においては、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊが、その他のリード（ドレインリードＤＬやゲートリードＧＬ）よりもソースリードＳＬに近づくように配置されていることになる。この結果、本変形例１によれば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。特に、本変形例１では、ソースリードＳＬのうち、ゲートパッドＧＰｊに近い先端部に存在する幅広のソースリードポスト部ＳＰＳＴでワイヤＷｇｊを接続する構成を取っているので、さらに、ワイヤＷｇｊの長さを短くすることができる。ワイヤＷｇｊの長さを短くできるということは、ワイヤＷｇｊに存在する寄生インダクタンス（図２のＬｇｉ１やＬｇｉ２）を低減できることを意味する。すなわち、本変形例１によれば、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例１によれば、半導体装置の信頼性向上を図ることができる。

　ここで、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くする観点からは、半導体チップＣＨＰ１のソースリードＳＬに最も近い辺側に、ゲートパッドＧＰｊを偏って配置することが考えられる。ところが、本変形例１では、図５に示すように、半導体チップＣＨＰ１の右辺側に沿うとともに、右辺中央部に対して対称となるように、ゲートパッドＧＰｊが配置されている。これは、以下に示す理由による。すなわち、ゲートパッドＧＰｊは、半導体チップＣＨＰ１の内部に形成されている複数の接合ＦＥＴの各ゲート電極とゲート配線によって接続されている。このことから、例えば、ゲートパッドＧＰｊを右辺中央部に対して対称となるように配置することにより、複数の接合ＦＥＴの各ゲート電極とゲートパッドＧＰｊを接続するゲート配線の距離のばらつきを抑制できるのである。このことは、半導体チップＣＨＰ１内に形成されている複数の接合ＦＥＴの特性を揃えて利用できることを意味している。このような理由から、本変形例１では、半導体チップＣＨＰ１の右辺中央部に対して対称となるように、ゲートパッドＧＰｊを配置しているのである。

　なお、本変形例１では、図５に示すように、ゲートパッドＧＰｊは、ワイヤＷｇｊによって、ソースリードＳＬと電気的に接続され、かつ、ゲートパッドＧＰｍは、ワイヤＷｇｍによって、ゲートリードＧＬと電気的に接続されている。このとき、ワイヤＷｇｊの太さ（幅）は、ワイヤＷｇｍの太さ（幅）よりも太く構成することが望ましい。なぜなら、ワイヤＷｇｊに存在する寄生抵抗が大きくなると、第３のメカニズムによって、ＭＯＳＦＥＴへ絶縁耐圧以上の電圧が印加されることになってしまうからである。したがって、ワイヤＷｇｊに存在する寄生抵抗を低減する観点から、ワイヤＷｇｊの太さをその他のワイヤよりも太くする構成を取ることが望ましい。これにより、接合ＦＥＴのゲート電極とスイッチング素子のソース（ＭＯＳＦＥＴのソースということもできる）との間の寄生抵抗を低減できることから、上述した第３のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例１によれば、半導体装置の信頼性向上を図ることができる。

　次に、本変形例１におけるさらなる特徴点について説明する。本変形例１におけるさらなる特徴点は、図５に示すように、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の表面に設けられているソースパッドＳＰｍと、ソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）とを複数本のワイヤＷｓｍで接続する点にある。これにより、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗および寄生インダクタンスを低減することができる。この結果、ＭＯＳＦＥＴのソースの電位がソースリードＳＬから供給されるＧＮＤ電位（基準電位）から変動することを抑制でき、ＭＯＳＦＥＴのソースをＧＮＤ電位に確実に固定することができる。さらには、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗が低減されることから、カスコード接続されたスイッチング素子のオン抵抗を低減することもできる。このように、本変形例１におけるさらなる特徴点によれば、パッケージＰＫＧ３に形成されているカスコード接続されたスイッチング素子の電気的特性の向上を図ることができる。

　続いて、本変形例１に特有の特徴点について説明する。本変形例１に特有の特徴点は、図５に示すように、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されている点である。これにより、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。つまり、本変形例１によれば、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとをワイヤを使用せずに、直接接続することができる。このことは、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとの間に介在する寄生インダクタンスをほぼ完全に削除できることを意味する。すなわち、本変形例１に特有の特徴点は、半導体チップＣＨＰ１上に直接半導体チップＣＨＰ２を搭載している点にあり、この構成によって、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを接続するためにワイヤが不要となるのである。ワイヤを使用する場合、ワイヤに存在する寄生インダクタンスが問題となるが、本変形例１によれば、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができるので、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。以上のことから、本変形例１に特有の特徴点によれば、上述した第１のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例１によれば、半導体装置の信頼性向上を図ることができる。

　本変形例１におけるパッケージＰＫＧ３によれば、チップ搭載部ＰＬＴ上に半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層して配置している。このことから、本変形例１におけるパッケージＰＫＧ３では、パッケージ内に１つのチップ搭載部ＰＬＴを有する構造でもよく、したがって、パッケージ内に１つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することができる。すなわち、本変形例１におけるパッケージＰＫＧ３によれば、いわゆる安価な汎用パッケージをそのまま流用することができるため、カスコード接続された高性能なスイッチング素子を安価に提供することができる。言い換えれば、本変形例１によれば、カスコード接続された高性能なスイッチング素子を形成したパッケージＰＫＧ３のコスト削減を図ることができる。

　また、本変形例１によれば、接合ＦＥＴを形成した半導体チップＣＨＰ１と、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２とを積層しているため、半導体チップの実装面積を低減できる利点も得られる。特に、この場合、図５に示すように、チップ搭載部ＰＬＴに大きなスペースを確保することができるため、半導体チップＣＨＰ１や半導体チップＣＨＰ２で発生した熱を効率良く放散することもできる。さらには、本変形例１によれば、スイッチング素子の実装面積を低減することができるため、従来は、パッケージ外部のプリント基板上に配置していたフリーホイールダイオード（還流ダイオード）を、スイッチング素子と一緒のパッケージに実装できる利点も得られる。この結果、本変形例１によれば、プリント基板の実装面積削減にも寄与することができ、これによって、電源システムに代表されるシステム全体のコスト削減を図ることができる。

　続いて、本変形例１におけるスイッチング素子の他の実装形態の一例について説明する。図６は、本変形例１におけるパッケージＰＫＧ４の実装構成を示す図である。図６に示すパッケージＰＫＧ４と、図５に示すパッケージＰＫＧ３との相違点は、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊの配置位置が異なる点である。具体的に、図５に示すパッケージＰＫＧ３では、半導体チップＣＨＰ１の右辺側に沿うとともに、右辺中央部に対して対称となるように、ゲートパッドＧＰｊが配置されていた。これに対し、図６に示すパッケージＰＫＧ４では、半導体チップＣＨＰ１のソースリードＳＬに最も近い辺側に、ゲートパッドＧＰｊが偏って配置されている。この場合、ゲートパッドＧＰｊからソースリードＳＬまでの距離を最短にすることができる。したがって、図６に示すパッケージＰＫＧ４によれば、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを最短にすることができ、これによって、ワイヤＷｇｊに存在する寄生インダクタンスを最小化することができる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図６に示すパッケージＰＫＧ４においても、半導体装置の信頼性向上を図ることができる。

　本変形例１におけるスイッチング素子の他の実装形態の一例について説明する。図７は、本変形例１におけるパッケージＰＫＧ５の実装構成を示す図である。図７に示すパッケージＰＫＧ５では、ゲートパッドＧＰｊとソースリードＳＬとの接続、および、ソースパッドＳＰｍとソースリードＳＬとの接続に、例えば、銅板（金属板）からなるクリップＣＬＰを使用している。このように銅板を使用することにより、ワイヤよりも導体抵抗が小さくなるので、寄生インダクタンスの低減を図ることができる。つまり、金属板構造をしたクリップＣＬＰを使用することにより、ゲートパッドＧＰｊとソースリードＳＬとの間に存在する寄生インダクタンス、および、ソースパッドＳＰｍとソースリードＳＬとの間に存在する寄生インダクタンスを低減することができる。

　特に、図７に示すパッケージＰＫＧ５によれば、ゲートパッドＧＰｊとソースリードＳＬとの間に存在する寄生インダクタンスを低減できるため、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図７に示すパッケージＰＫＧ５によれば、半導体装置の信頼性向上を図ることができる。さらに、図７に示すパッケージＰＫＧ５によれば、ソースパッドＳＰｍとソースリードＳＬとの間に存在する寄生インダクタンスも低減できるため、半導体装置の電気的特性の向上も図ることができる。

　なお、図８は、本変形例１におけるパッケージＰＫＧ５の一断面を示す図である。図８に示すように、チップ搭載部ＰＬＴ上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ１が搭載されており、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ１（ゲートパッド）とソースリードＳＬ、および、半導体チップＣＨＰ２（ソースパッド）とソースリードＳＬがクリップＣＬＰによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　続いて、本変形例１におけるスイッチング素子の他の実装形態の一例について説明する。図９は、本変形例１におけるパッケージＰＫＧ６の実装構成を示す図である。図９に示すパッケージＰＫＧ６と、図５に示すパッケージＰＫＧ３との相違点は、ソースリードＳＬとドレインリードＤＬの形成位置が異なる点である。具体的に、図５に示すパッケージＰＫＧ３では、一番左側にゲートリードＧＬが配置され、真中にドレインリードＤＬが配置され、一番右側にソースリードＳＬが配置されていた。これに対し、図９に示すパッケージＰＫＧ６では、一番左側にゲートリードＧＬが配置され、真中にソースリードＳＬが配置され、一番右側にドレインリードＤＬが配置されている。この場合、図９に示すように、ソースリードＳＬの配置位置が変更されていることに伴って、チップ搭載部ＰＬＴに搭載される半導体チップＣＨＰ１の搭載位置が変更されている。つまり、半導体チップＣＨＰ１の配置位置が、他のリードよりもソースリードＳＬに近くなるように変更されている。具体的に、半導体チップＣＨＰ１は、図９に示す中心線ａ－ａ´に対して対称になるように配置され、かつ、中心線ｂ－ｂ´に対して、手前側（下側）に偏るように配置されている。この結果、図９に示すパッケージＰＫＧ６においても、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができる。このため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。つまり、図９に示すパッケージＰＫＧ６においても、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図９に示すパッケージＰＫＧ６においても、半導体装置の信頼性向上を図ることができる。

　さらに、図９に示すパッケージＰＫＧ６に特有な特徴点としては、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍと、ゲートリードＧＬとを電気的に接続するワイヤＷｇｍの長さを、図５に示すパッケージＰＫＧ３に比べて充分に短くすることができる点である。このため、図９に示すパッケージＰＫＧ６によれば、ワイヤＷｇｍの寄生抵抗および寄生インダクタンスを低減できることから、本変形例１におけるスイッチング素子の電気的特性を向上させることができる。

　なお、図１０は、本変形例１におけるパッケージＰＫＧ６の一断面を示す図である。図１０に示すように、チップ搭載部ＰＬＴ上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ１が搭載されており、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ２（ソースパッド）とソースリードＳＬがワイヤＷｓｍによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　次に、本変形例１におけるスイッチング素子の他の実装形態の一例について説明する。図１１は、本変形例１におけるパッケージＰＫＧ７の実装構成を示す図である。図１１に示すパッケージＰＫＧ７と、図９に示すパッケージＰＫＧ６との相違点は、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊの配置位置が異なる点である。具体的に、図９に示すパッケージＰＫＧ６では、半導体チップＣＨＰ１の右辺側に沿うとともに、右辺中央部に対して対称となるように、ゲートパッドＧＰｊが配置されていた。これに対し、図１１に示すパッケージＰＫＧ７では、半導体チップＣＨＰ１のソースリードＳＬに最も近い辺側に、ゲートパッドＧＰｊが偏って配置されている。この場合、ゲートパッドＧＰｊからソースリードＳＬまでの距離を最短にすることができる。したがって、図１１に示すパッケージＰＫＧ７によれば、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを最短にすることができ、これによって、ワイヤＷｇｊに存在する寄生インダクタンスを最小化することができる。このことから、上述した第２のメカニズムによるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図１１に示すパッケージＰＫＧ７においても、半導体装置の信頼性向上を図ることができる。

　続いて、本実施の形態１におけるスイッチング素子、および、本変形例におけるスイッチング素子に存在する寄生インダクタンスについて、従来技術におけるスイッチング素子に存在する寄生インダクタンスと対比して説明する。図１２は、カスコード接続されたスイッチング素子の回路図を寄生インダクタンスとともに示す図である。具体的に、図１２（ａ）は、従来技術におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図であり、図１２（ｂ）は、本実施の形態１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。また、図１２（ｃ）は、本変形例１におけるスイッチング素子とともに寄生インダクタンスの存在位置を示す回路図である。

　まず、図１２（ａ）からわかるように、従来技術のカスコード接続されたスイッチング素子では、接合ＦＥＴＱ１のソースと、ＭＯＳＦＥＴＱ２のドレインとを接続する中間ノードＳｅに寄生インダクタンスＬｓｅが存在し、ＭＯＳＦＥＴＱ２のソースと、スイッチング素子のソースＳとの間に寄生インダクタンスＬｓが存在する。また、接合ＦＥＴのゲート電極と、スイッチング素子のソースＳとの間に寄生インダクタンスＬｇｉが存在し、ＭＯＳＦＥＴのゲート電極Ｇｍに寄生インダクタンスが存在する。

　これに対し、図１２（ｂ）に示すように、本実施の形態１のカスコード接続されたスイッチング素子では、寄生インダクタンスＬｓｅ、寄生インダクタンスＬｓ、および、寄生インダクタンスＬｇｉが、図１２（ａ）に示す従来技術のカスコード接続されたスイッチング素子に比べて低減されている。これは、例えば、図３に示すように、本実施の形態１では、チップ搭載部ＰＬＴ１の配置位置と半導体チップＣＨＰ１の配置位置とゲートパッドＧＰｊの配置位置を工夫することにより、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊを短くする構成を取っている点と、ソースパッドＳＰｊとチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓを複数本で構成している点に基づくものである。これにより、本実施の形態１によれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性向上を図ることができるのである。

　また、図１２（ｃ）に示すように、本変形例１のカスコード接続されたスイッチング素子では、本実施の形態１と同様に、寄生インダクタンスＬｓ、および、寄生インダクタンスＬｇｉを、図１２（ａ）に示す従来技術のカスコード接続されたスイッチング素子に比べて低減することができる。さらに、本変形例１では、接合ＦＥＴＱ１のソースと、ＭＯＳＦＥＴＱ２のドレインとを接続する中間ノードＳｅに存在する寄生インダクタンスＬｓｅをほぼ完全に削除することができる。これは、例えば、図５に示すように、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されているからである。これにより、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。つまり、本変形例１によれば、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとをワイヤを使用せずに、直接接続することができる。このため、本変形例１によれば、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとの間に介在する寄生インダクタンスをほぼ完全に削除できるのである。これにより、本変形例１によれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例１によれば、半導体装置の信頼性向上を図ることができる。

　＜変形例２＞
　次に、本変形例２におけるパッケージＰＫＧ８の実装構成について説明する。図１３は、本変形例２におけるパッケージＰＫＧ８の実装構成を示す図である。図１３に示すパッケージＰＫＧ８の構成は、図３に示すパッケージＰＫＧ１の構成とほぼ同様である。異なる点は、パッケージの外形形状である。このように本発明の技術的思想は、図３に示すパッケージＰＫＧ１に適用できるだけでなく、図１３に示すようなパッケージＰＫＧ８にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図３に示すパッケージＰＫＧ１や図１３に示すパッケージＰＫＧ８に代表される多様な汎用パッケージを改良して実現することができる。具体的に、図１３に示すパッケージＰＫＧ８においても、例えば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。このことから、図１３に示すパッケージＰＫＧ８においても、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図１３に示すパッケージＰＫＧ８においても、半導体装置の信頼性向上を図ることができる。

　なお、図１４は、本変形例２におけるパッケージＰＫＧ８の一断面を示す図である。図１４に示すように、チップ搭載部ＰＬＴ２上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ２が搭載されている。そして、例えば、半導体チップＣＨＰ２（ゲートパッド）とゲートリードＧＬ（ゲートリードポスト部ＧＰＳＴ）が、ワイヤＷｇｍによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　続いて、本変形例２におけるスイッチング素子の他の実装形態の一例について説明する。図１５は、本変形例２におけるパッケージＰＫＧ９の実装構成を示す図である。図１５に示すパッケージＰＫＧ９の構成は、図５に示すパッケージＰＫＧ３の構成とほぼ同様である。異なる点は、パッケージの外形形状である。このように本発明の技術的思想は、図５に示すパッケージＰＫＧ３に適用できるだけでなく、図１５に示すようなパッケージＰＫＧ９にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図５に示すパッケージＰＫＧ３や図１５に示すパッケージＰＫＧ９に代表される多様な汎用パッケージに適用することができる。具体的に、図１５に示すパッケージＰＫＧ９によっても、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を搭載しているため、ソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。このことから、図１５に示すパッケージＰＫＧ９によっても、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができるので、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。したがって、図１５に示すパッケージＰＫＧ９によっても、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例２によれば、半導体装置の信頼性向上を図ることができる。

　なお、図１６は、本変形例２におけるパッケージＰＫＧ９の一断面を示す図である。図１６に示すように、チップ搭載部ＰＬＴ上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ１が搭載され、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、例えば、半導体チップＣＨＰ２（ゲートパッド）とゲートリードＧＬ（ゲートリードポスト部ＧＰＳＴ）が、ワイヤＷｇｍによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　＜変形例３＞
　次に、本変形例３におけるパッケージＰＫＧ１０の実装構成について説明する。図１７は、本変形例３におけるパッケージＰＫＧ１０の実装構成を示す図である。図１７に示すパッケージＰＫＧ１０の構成は、図３に示すパッケージＰＫＧ１の構成とほぼ同様である。異なる点は、パッケージの外形形状である。このように本発明の技術的思想は、図３に示すパッケージＰＫＧ１に適用できるだけでなく、図１７に示すようなパッケージＰＫＧ１０にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図３に示すパッケージＰＫＧ１や図１７に示すパッケージＰＫＧ１０に代表される多様な汎用パッケージを改良して実現することができる。具体的に、図１７に示すパッケージＰＫＧ１０においても、例えば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。このことから、図１７に示すパッケージＰＫＧ１０においても、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図１７に示すパッケージＰＫＧ１０においても、半導体装置の信頼性向上を図ることができる。

　なお、図１８は、本変形例３におけるパッケージＰＫＧ１０の一断面を示す図である。図１８に示すように、チップ搭載部ＰＬＴ１上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ１が搭載されている。そして、例えば、半導体チップＣＨＰ１（ゲートパッドＧＰｊ）とソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）が、ワイヤＷｇｊによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　続いて、本変形例３におけるスイッチング素子の他の実装形態の一例について説明する。図１９は、本変形例３におけるパッケージＰＫＧ１１の実装構成を示す図である。図１９に示すパッケージＰＫＧ１１の構成は、図５に示すパッケージＰＫＧ３の構成とほぼ同様である。異なる点は、パッケージの外形形状である。このように本発明の技術的思想は、図５に示すパッケージＰＫＧ３に適用できるだけでなく、図１９に示すようなパッケージＰＫＧ１１にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図５に示すパッケージＰＫＧ３や図１９に示すパッケージＰＫＧ１１に代表される多様な汎用パッケージに適用することができる。具体的に、図１９に示すパッケージＰＫＧ１１によっても、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を搭載しているため、ソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。このことから、図１９に示すパッケージＰＫＧ１１によっても、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができるので、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。したがって、図１９に示すパッケージＰＫＧ１１によっても、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例３によれば、半導体装置の信頼性向上を図ることができる。

　なお、図２０は、本変形例３におけるパッケージＰＫＧ１１の一断面を示す図である。図２０に示すように、チップ搭載部ＰＬＴ上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ１が搭載され、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、例えば、半導体チップＣＨＰ２（ゲートパッド）とゲートリードＧＬ（ゲートリードポスト部ＧＰＳＴ）が、ワイヤＷｓｍによって電気的に接続されている。なお、破線部は、封止体で覆われる部分を示している。

　＜変形例４＞
　次に、本変形例４におけるパッケージＰＫＧ１２の実装構成について説明する。図２１は、本変形例４におけるパッケージＰＫＧ１２の実装構成を示す図である。図２１に示すパッケージＰＫＧ１２の構成は、図３に示すパッケージＰＫＧ１の構成とほぼ同様である。異なる点は、パッケージの外形形状である。具体的に、本変形例４におけるパッケージＰＫＧ１２のパッケージ形態は、ＳＯＰ（Small Outline Package）となっている。このように本発明の技術的思想は、図３に示すパッケージＰＫＧ１に適用できるだけでなく、図２１に示すようなパッケージＰＫＧ１２にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図３に示すパッケージＰＫＧ１や図２１に示すパッケージＰＫＧ１２に代表される多様な汎用パッケージを改良して実現することができる。具体的に、図２１に示すパッケージＰＫＧ１２においても、例えば、ゲートパッドＧＰｊとソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを短くすることができる。このことから、図２１に示すパッケージＰＫＧ１２においても、ワイヤＷｇｊに存在する寄生インダクタンスを充分に低減できる。このことから、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、図２１に示すパッケージＰＫＧ１２においても、半導体装置の信頼性向上を図ることができる。

　なお、図２２は、本変形例４におけるパッケージＰＫＧ１２の一断面を示す図である。図２２に示すように、チップ搭載部ＰＬＴ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ１が搭載されている。そして、例えば、半導体チップＣＨＰ１（ゲートパッドＧＰｊ）とソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）が、ワイヤＷｇｊによって電気的に接続されている。なお、本変形例４においては、例えば、図２２に示すように、チップ搭載部ＰＬＴ１、半導体チップＣＨＰ１、ワイヤＷｇｊやリードの一部分などが、樹脂からなる封止体ＭＲによって封止されている。このとき、図２１と図２２から類推できるように、パッケージＰＫＧ１２（ＳＯＰパッケージ）において、封止体ＭＲは、略直方体形状をしており、第１側面と、この第１側面と対向する第２側面とを有する。そして、ゲートリードＧＬ、および、ソースリードＳＬは、封止体ＭＲの第１側面から突出するように構成され、ドレインリードＤＬは、封止体ＭＲの第２側面から突出するように構成されている。

　続いて、本変形例４におけるスイッチング素子の他の実装形態の一例について説明する。図２３は、本変形例４におけるパッケージＰＫＧ１３の実装構成を示す図である。図２３に示すパッケージＰＫＧ１３の構成は、図５に示すパッケージＰＫＧ３の構成とほぼ同様である。異なる点は、パッケージの外形形状である。具体的に、本変形例４におけるパッケージＰＫＧ１２のパッケージ形態は、ＳＯＰ（Small Outline Package）となっている。このように本発明の技術的思想は、図５に示すパッケージＰＫＧ３に適用できるだけでなく、図２３に示すようなパッケージＰＫＧ１３にも適用することができる。つまり、スイッチング素子を実装構成するパッケージには、様々な種類の汎用パッケージがあり、本発明の技術的思想は、例えば、図５に示すパッケージＰＫＧ３や図２３に示すパッケージＰＫＧ１３に代表される多様な汎用パッケージに適用することができる。具体的に、図２３に示すパッケージＰＫＧ１３によっても、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を搭載しているため、ソースパッドＳＰｊと、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。このことから、図２３に示すパッケージＰＫＧ１３によっても、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができるので、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。したがって、図２３に示すパッケージＰＫＧ１３によっても、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例４によれば、半導体装置の信頼性向上を図ることができる。

　なお、図２４は、本変形例４におけるパッケージＰＫＧ１３の一断面を示す図である。図２４に示すように、チップ搭載部ＰＬＴ上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ１が搭載され、この半導体チップＣＨＰ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、例えば、半導体チップＣＨＰ１（ゲートパッドＧＰｊ）とソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）が、ワイヤＷｇｊによって電気的に接続されている。なお、本変形例４においては、例えば、図２２に示すように、チップ搭載部ＰＬＴ、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ワイヤＷｇｊやリードの一部分などが、樹脂からなる封止体ＭＲによって封止されている。このとき、封止体ＭＲの両側の側面からリードの一部が突出している。

　（実施の形態２）
　前記実施の形態１では、パッケージ構造に関する工夫点について説明したが、本実施の形態２では、デバイス構造に関する工夫点について説明する。

　＜積層半導体チップのレイアウト構成＞
　図２５は、本実施の形態２における半導体チップのレイアウト構成を示す図である。以下に示す半導体チップのレイアウト構成は、例えば、シリコンカーバイド（Ｓｉ）に代表されるシリコン（Ｓｉ）よりもバンドギャップの大きな物質を材料とする接合ＦＥＴを形成した半導体チップＣＨＰ１上に、シリコン（Ｓｉ）を材料とするＭＯＳＦＥＴを形成した半導体チップＣＨＰ２を積層して搭載する例を示している。図２５において、半導体チップＣＨＰ１は矩形形状をしており、この矩形形状をした半導体チップＣＨＰ１の外周領域にターミネーション領域ＴＭｊが形成されている。このターミネーション領域ＴＭｊは、耐圧を確保するために設けられている領域である。そして、ターミネーション領域ＴＭｊの内側領域がアクティブ領域ＡＣＴｊとなっている。このアクティブ領域ＡＣＴｊに複数の接合ＦＥＴが形成されている。

　半導体チップＣＨＰ１の外周領域にターミネーション領域ＴＭＪが設けられているが、ターミネーション領域ＴＭｊの一部が内部に入り込むようになっており、この領域にゲートパッドＧＰｊが形成されている。このゲートパッドＧＰｊは、アクティブ領域ＡＣＴｊに形成される複数の接合ＦＥＴの各ゲート電極とゲート配線を介して接続されている。ここで、図２５では、ゲートパッドＧＰｊが、半導体チップＣＨＰ１の右辺中央部に配置されている。言い換えれば、ゲートパッドＧＰｊは、右辺に偏って配置されるとともに、左右に延在する中心線に対して対称となるように配置されている。これにより、複数の接合ＦＥＴの各ゲート電極とゲートパッドＧＰｊを接続するゲート配線の距離のばらつきを抑制できる。このため、図２５に示すレイアウト構成によれば、半導体チップＣＨＰ１内に形成されている複数の接合ＦＥＴの特性を揃えて利用できる利点が得られる。

　半導体チップＣＨＰ１のアクティブ領域ＡＣＴｊ上には、ソースパッドＳＰｊが形成されている。このソースパッドＳＰｊは、アクティブ領域ＡＣＴｊに形成されている接合ＦＥＴのソース領域と電気的に接続されている。そして、このソースパッドＳＰｊ上に、矩形形状をした半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、複数のＭＯＳＦＥＴが形成されており、半導体チップＣＨＰ２の主面にソースパッドＳＰｍと、ゲートパッドＧＰｍが形成されている。ソースパッドＳＰｍは、ＭＯＳＦＥＴのソース領域と電気的に接続され、ゲートパッドＧＰｊは、ＭＯＳＦＥＴのゲート電極と電気的に接続されている。

　図２６は、本実施の形態２における積層半導体チップの他のレイアウト構成を示す図である。図２６に示すレイアウト構成は、図２５に示すレイアウト構成とほぼ同様である。図２６と図２５の異なる点は、図２５に示すレイアウト構成では、ゲートパッドＧＰｊが、右辺中央部に配置されているのに対し、図２６に示すレイアウト構成では、ゲートパッドＧＰｊが、半導体チップＣＨＰ１の右下角部に偏って配置されている点である。このように図２６では、半導体チップＣＨＰ１の右下角部に配置することにより、例えば、図６に示すように、ゲートパッドＧＰｊからソースリードＳＬまでの距離を最短にすることができる。つまり、図２６に示すレイアウト構成を採用することにより、ゲートパッドＧＰｊとソースリードＳＬとを接続するワイヤＷｇｊの長さを最短にすることができ、これによって、ワイヤＷｇｊに存在する寄生インダクタンスを最小化することができる。

　続いて、図２７は、図２５および図２６のＡ－Ａ線で切断した断面図である。図２７に示すように、半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されており、半導体基板ＳＵＢの主面（表面）にドリフト層ＤＦＴｊが形成されている。そして、ドリフト層ＤＦＴｊ上にアクティブ領域ＡＣＴｊが形成されており、このアクティブ領域ＡＣＴｊに接合ＦＥＴのゲート電極およびソース領域が形成されている。アクティブ領域ＡＣＴｊの端部には、耐圧を確保するためのターミネーション領域ＴＭｊが形成されており、アクティブ領域ＡＣＴｊ上にソースパッドＳＰｊが形成されている。このソースパッドＳＰｊの端部を覆うように、例えば、酸化シリコン膜からなる絶縁膜ＩＬ１が形成されている。ここまでの構成が、接合ＦＥＴを形成した半導体チップＣＨＰ１の構造であり、この接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されている。

　具体的には、露出しているソースパッドＳＰｊ上に、例えば、導電性接着材（図示せず）を介して、ドレイン電極ＤＥｍが接触している。このドレイン電極ＤＥｍは、半導体基板ＳＵＢｍの裏面に形成されており、半導体基板ＳＵＢｍの裏面と反対側の主面（表面）には、ドリフト層ＤＦＴｍが形成されている。そして、ドリフト層ＤＦＴｍにアクティブ領域ＡＣＴｍが形成されており、アクティブ領域ＡＣＴｍの両端部に、耐圧を確保するためのターミネーション領域ＴＭｍが形成されている。このアクティブ領域ＡＣＴｍには、ＭＯＳＦＥＴのゲート電極およびソース領域が形成されている。アクティブ領域ＡＣＴｍとターミネーション領域ＴＭｍに跨るようにソースパッドＳＰｍが形成されている。このソースパッドＳＰｍの端部を覆うように絶縁膜ＩＬ２が形成されているが、ソースパッドＳＰｍの大部分の表面領域は、絶縁膜ＩＬ２から露出している。このようにして、接合ＦＥＴを形成した半導体チップＣＨＰ１上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されている。

　図２７に示すように、ソースパッドＳＰｊに内包されるように、半導体チップＣＨＰ２が半導体チップＣＨＰ１上に搭載されている。したがって、半導体チップＣＨＰ２の裏面に形成されているドレイン電極ＤＥｍが、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊと、ワイヤを介さず、導電性接着材（図示せず）で直接接触している。このことは、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとの間に介在する寄生インダクタンスをほぼ完全に削除できることを意味する。すなわち、図２７に示すように、半導体チップＣＨＰ１上に直接半導体チップＣＨＰ２を搭載する構成によって、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを接続するためにワイヤが不要となるのである。ワイヤを使用する場合、ワイヤに存在する寄生インダクタンスが問題となるが、本実施の形態２におけるレイアウト構成によれば、ワイヤを使用せずに、接合ＦＥＴのソースと、ＭＯＳＦＥＴのドレインとを直接接続することができる。このことから、ＭＯＳＦＥＴのドレインと接合ＦＥＴのソースとの間の寄生インダクタンス（図２のＬｓｅ１、Ｌｓｅ２）をほぼ完全になくすことができる。以上のことから、本実施の形態２によれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態２によれば、半導体装置の信頼性向上を図ることができる。

　また、図２７に示すように、本実施の形態２におけるレイアウト構成によれば、アクティブ領域ＡＳＣＴｊ上にソースパッドＳＰｊを配置しているため、接合ＦＥＴを流れる電流を大きくすることができる。そして、この場合、ソースパッドＳＰｊの大面積化も可能であるため、ソースパッドＳＰｊ上に搭載される半導体チップＣＨＰ２の面積も大きくすることができる。すなわち、半導体チップＣＨＰ２の面積を大きくすることができるということは、半導体チップＣＨＰ２内に形成されるＭＯＳＦＥＴの数を増加できることを意味し、この結果、複数のＭＯＳＦＥＴ全体を流れる電流を大きくすることができる。このように、本実施の形態２におけるレイアウト構成によれば、複数の接合ＦＥＴ全体を流れる電流、および、複数のＭＯＳＦＥＴ全体を流れる電流を大きくすることができるので、接合ＦＥＴとＭＯＳＦＥＴとをカスコード接続したスイッチング素子の大電流化を容易に実現することができる。さらに、本実施の形態２によれば、シリコンに比べて原理的に高耐圧および低オン抵抗を実現可能なシリコンカーバイドを利用した接合ＦＥＴを使用しているため、大電流化、高耐圧化、および、低オン抵抗化を両立できるスイッチング素子を提供することができる。

　＜レイアウト構成の変形例＞
　続いて、本実施の形態２における積層半導体チップの他のレイアウト構成について説明する。図２８は、本変形例における積層半導体チップのレイアウト構成を示す図である。図２８に示すように、半導体チップＣＨＰ１は矩形形状をしており、この矩形形状をした半導体チップＣＨＰ１の外周領域にターミネーション領域ＴＭｊが形成されている。そして、ターミネーション領域ＴＭｊの内側領域に、アクティブ領域ＡＣＴｊ、ゲートパッドＧＰｊ、および、ソースパッドＳＰｊが形成されている。ここで、本変形例の特徴は、アクティブ領域ＡＣＴｊ、ゲートパッドＧＰｊ、および、ソースパッドＳＰｊが平面的に重ならないように配置されている点である。つまり、図２８に示すように、接合ＦＥＴが形成されるアクティブ領域ＡＣＴｊは、ゲートパッドＧＰｊやソースパッドＳＰｊを避けるように配置されている。そして、ソースパッドＳＰｊ上に半導体チップＣＨＰ２が搭載されている。

　また、図２９は、本変形例における積層半導体チップの他のレイアウト構成を示す図である。図２９に示すレイアウト構成は、図２８に示すレイアウト構成とほぼ同様である。図２９と図２８の異なる点は、図２８に示すレイアウト構成では、ゲートパッドＧＰｊが、右辺中央部に配置されているのに対し、図２９に示すレイアウト構成では、ゲートパッドＧＰｊが、半導体チップＣＨＰ１の右下角部に偏って配置されている点である。

　次に、図３０は、図２８および図２９のＡ－Ａ線で切断した断面図である。図３０に示すように、半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されており、半導体基板ＳＵＢｊの主面（表面）にドリフト層ＤＦＴｊが形成されている。このドリフト層ＤＦＴｊには、アクティブ領域ＡＣＴｊが形成されており、アクティブ領域ＡＣＴｊの外側領域にターミネーション領域ＴＭｊが形成されている。アクティブ領域ＡＣＴｊには、接合ＦＥＴのゲート電極ＧＥやソース領域ＳＲが形成されている。そして、アクティブ領域ＡＣＴｊ上およびターミネーション領域ＴＭｊ上には、絶縁膜ＩＬ１が形成されており、この絶縁膜ＩＬ１上にソースパッドＳＰｊが形成されている。ここで、本変形例において、重要な点は、ソースパッドＳＰｊがアクティブ領域ＡＣＴｊには形成されておらず、ターミネーション領域ＴＭｊ上に形成されている点である。すなわち、本変形例では、平面視において、アクティブ領域ＡＣＴｊとソースパッドＳＰｊは重ならないように配置されており、ソースパッドＳＰｊは、ターミネーション領域ＴＭｊ上に配置される。なお、図３０では、ソースパッドＳＰｊ上に配置される半導体チップＣＨＰ２の図示を省略している。つまり、図３０においても、図２７と同様に、ソースパッドＳＰｊに半導体チップＣＨＰ２が搭載されるが、その構成は、同様であるため、図３０では、ソースパッドＳＰｊ上に配置される半導体チップＣＨＰ２の図示を省略している。

　このように構成されている本変形例によれば、以下に示す効果を得ることができる。すなわち、ソースパッドＳＰｊ上には半導体チップＣＨＰ２が搭載される。この場合、ソースパッドＳＰｊに応力がかかる。ところが、本変形例では、このソースパッドＳＰｊの直下領域に、接合ＦＥＴを形成したアクティブ領域ＡＣＴｊが形成されていないため、アクティブ領域ＡＣＴｊに応力が印加されることを防止できる。つまり、本変形例によれば、アクティブ領域ＡＣＴｊに不必要な応力が印加されることを防止できることから、アクティブ領域ＡＣＴｊに形成されている接合ＦＥＴの機械的な破壊を防止することができる。

　また、ソースパッドＳＰｊ上に搭載される半導体チップＣＨＰ２の表面には、ゲートパッドＧＰｍやソースパッドＳＰｍが形成されており、これらのパッドには、ワイヤボンディングによって、ワイヤが接続される。このワイヤボンディング工程でも応力が発生するが、本変形例では、半導体チップＣＨＰ２とアクティブ領域ＡＣＴｊが平面的に重ならないように配置されているため、ワイヤボンディング工程で発生した応力が、アクティブ領域ＡＣＴｊに直接伝達されることを防止できる。この結果、本変形例における積層半導体チップのレイアウト構成によれば、半導体チップＣＨＰ２の搭載時やワイヤボンディング時に発生する応力が、半導体チップＣＨＰ１のアクティブ領域ＡＣＴｊに形成されている接合ＦＥＴの特性に影響を与えることを抑制できる。すなわち、本変形例によれば、組み立て歩留まりが高く、信頼性の高い半導体装置を提供することができる。

　＜ＭＯＳＦＥＴのデバイス構造＞
　次に、半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴのデバイス構造の一例について説明する。図３１は、本実施の形態２におけるＭＯＳＦＥＴのデバイス構造の一例を示す断面図である。図３１に示すように、例えば、ｎ型不純物を導入したシリコンからなる半導体基板ＳＵＢｍの裏面には、例えば、金膜からなるドレイン電極ＤＥｍが形成されている一方、半導体基板ＳＵＢｍの主面側には、ｎ型半導体領域からなるドリフト層ＤＦＴｍが形成されている。ドリフト層ＤＦＴｍには、ｐ型半導体領域からなるボディ領域ＰＲが形成されており、このボディ領域ＰＲに内包されるように、ｎ型半導体領域からなるソース領域ＳＲが形成されている。このソース領域ＳＲとドリフト層ＤＦＴｍで挟まれた、ボディ領域ＰＲの表面領域がチャネル形成領域として機能する。そして、ソース領域ＳＲとボディ領域ＰＲの両方に電気的に接続するようにソース電極ＳＥが形成されている。さらに、チャネル形成領域上を含むドリフト層ＤＦＴｍの表面には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。

　このように構成されているＭＯＳＦＥＴでは、例えば、ソース領域ＳＲから、ボディ領域ＰＲの表面に形成されたチャネル形成領域を通って、ドリフト層ＤＦＴｍから半導体基板ＳＵＢｍの裏面に形成されているドレイン電極ＤＥｍへ電子が流れるように構成されており、いわゆる縦型ＭＯＳＦＥＴと呼ばれる構造である。この縦型ＭＯＳＦＥＴの利点は、半導体チップＣＨＰ２に高密度に形成できるため、電流密度の大きなＭＯＳＦＥＴとなる点である。したがって、縦型ＭＯＳＦＥＴを本発明のスイッチング素子に利用することにより、電流密度の大きなスイッチング素子を実現することができる。

　例えば、図２８や図２９に示すレイアウト構成の場合、アクティブ領域ＡＣＴｊに形成されている接合ＦＥＴへの応力に基づく特性劣化を効果的に防止できるが、その一方で、ソースパッドＳＰｊの面積が比較的小さくなる。この場合、ソースパッドＳＰｊ上に配置されるＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の面積も比較的小さくなるが、半導体チップＣＨＰ２に形成されるＭＯＳＦＥＴとして、図３１に示す縦型ＭＯＳＦＥＴを使用すれば、小さなチップ面積でも、比較的大きな電流密度のＭＯＳＦＥＴを実現することができる。この結果、カスコード接続されたスイッチング素子全体の電流密度を大きくすることができる。つまり、特に、図２８や図２９に示すレイアウト構成を取ることにより、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の面積が小さくなる場合であっても、図３１に示す縦型ＭＯＳＦＥＴを使用することで、アクティブ領域ＡＣＴｊに形成されている接合ＦＥＴへの応力に基づく特性劣化を効果的に防止しながら、大電流を確保できる高性能なスイッチング素子を提供することができる。

　＜本発明者が見出した課題＞
　次に、本発明者が見出した新たな課題について説明する。図３２は、カスコード接続されたスイッチング素子における電流経路を示す図である。図３２（ａ）は、オン時の電流経路を示す図であり、図３２（ｂ）は、オフ時に流れるリーク電流の電流経路を示す図である。図３２（ａ）に示すように、オン時においては、定格電流Ｉｄが接合ＦＥＴＱ１のドレインからＭＯＳＦＥＴＱ２のソースへ流れる。すなわち、カスコード接続されたスイッチング素子のドレインＤからソースＳに向って定格電流Ｉｄが流れる。このとき、ＭＯＳＦＥＴＱ２がカットオフされる前のＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）は、ＭＯＳＦＥＴＱ２のオン抵抗と定格電流Ｉｄの積から求めることができる。例えば、オン抵抗が１０ｍΩで、定格電流Ｉｄが４０Ａであれば、中間ノードＳｅの電圧は０．４Ｖである。この中間ノードＳｅの電圧は、ＭＯＳＦＥＴＱ２のドレイン電圧であるとともに、接合ＦＥＴＱ１のソース電圧でもあるため、接合ＦＥＴＱ１のソース電圧を基準とした接合ＦＥＴＱ１のゲート電圧である電圧Ｖｇｓは、－０．４Ｖである。

　カスコード接続されたスイッチング素子をオン状態からオフ状態に遷移させる場合、図３２（ａ）に示すように、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍに１５Ｖを印加した状態から、図３２（ｂ）に示すように、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍに０Ｖを印加する。ＭＯＳＦＥＴＱ２は、ノーマリオフ型のＭＯＳＦＥＴであるため、ゲート電極Ｇｍに０Ｖが印加されると、カットオフする。

　ＭＯＳＦＥＴＱ２をカットオフする過程において、初期段階では、チャネルが徐々に消失するので、ＭＯＳＦＥＴＱ２のドレインとソース間のオン抵抗は徐々に上昇する。カスコード接続されたスイッチング素子に使用されている接合ＦＥＴＱ１は、ノーマリオン型であり、ＭＯＳＦＥＴＱ２をカットオフする初期段階においては、接合ＦＥＴＱ１の電圧Ｖｇｓは、－０．４Ｖであるため、接合ＦＥＴＱ１は、オン状態を維持する。このことから、接合ＦＥＴＱ１のドレイン（例えば、電源電圧３００Ｖのアプリケーションでは、ドレイン電圧が３００Ｖ程度）から接合ＦＥＴＱ１のソースに向って電流が流れる。したがって、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）は、チャネルの消失に伴って増加するオン抵抗と、接合ＦＥＴＱ１のドレインから流れ込むドレイン電流の積となるため、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）は、０．４Ｖから徐々に上昇する。

　その後、ＭＯＳＦＥＴＱ２のチャネルが完全に消失して、ＭＯＳＦＥＴＱ２が完全にカットオフされると、接合ＦＥＴＱ１から流れ込む電流により、中間ノードＳｅに電荷が蓄積されるため、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）は、さらに上昇し、接合ＦＥＴＱ１のカットオフ電圧（例えば、５Ｖ～１５Ｖ程度）まで上昇する。この状態になると、接合ＦＥＴＱ１がオフして、接合ＦＥＴＱ１のドレイン電流が流れなくなる。すなわち、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）の上昇が止まり、この状態が維持される。

　しかしながら、カスコード接続されたスイッチング素子において、接合ＦＥＴＱ１の電圧Ｖｇｓが－５Ｖ～－１５Ｖ程度になった場合でも、接合ＦＥＴＱ１のドレインとソースとの間にリーク電流Ｉｄｌが流れる場合があることを本発明者は見出した。このリーク電流Ｉｄｌが流れると、中間ノードＳｅに電荷が蓄積されるため、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）は、上昇することになる。このことから、上述したリーク電流Ｉｄｌが大きくなると、ＭＯＳＦＥＴＱ２のドレイン電圧（中間ノードＳｅの電圧）が、ＭＯＳＦＥＴＱ２の耐圧以上（例えば、３０Ｖ以上）の電圧になるおそれが生じる。この結果、ＭＯＳＦＥＴＱ２がアバランシェ動作し、最終的に、ＭＯＳＦＥＴＱ２が破壊されるおそれが生じる。この対策として、耐圧の高い高耐圧なＭＯＳＦＥＴを使用すれば、上述したＭＯＳＦＥＴのアバランシェ破壊を防止できる可能性は高まるが、高耐圧なＭＯＳＦＥＴを使用する場合、耐圧を確保するためにドリフト層を厚く設計する必要がある。このように低濃度のドリフト層の厚さが厚くなると、ＭＯＳＦＥＴのオン抵抗が増加してしまうため、カスコード接続されたスイッチング素子のオン時における導通損失が増加してしまう問題点が生じる。つまり、カスコード接続されたスイッチング素子の高性能化を確保しつつ、ＭＯＳＦＥＴのアバランシェ破壊を防止するためには、低濃度のドリフト層を厚くする構成以外の工夫を施す必要があるのである。そこで、本実施の形態２では、カスコード接続されたスイッチング素子の高性能化を確保しつつ、ＭＯＳＦＥＴのアバランシェ破壊を防止するために、接合ＦＥＴのデバイス構造に工夫を施している。以下に、この工夫を施した本実施の形態２における接合ＦＥＴのデバイス構造について説明する。

　＜接合ＦＥＴのデバイス構造＞
　図３３は、本実施の形態２における接合ＦＥＴのデバイス構造を示す断面図である。図３３に示すように、本実施の形態２における接合ＦＥＴは、半導体基板ＳＵＢｊを有し、この半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されている。一方、半導体基板ＳＵＢｊの裏面とは反対側の主面側には、ドリフト層ＤＦＴｊが形成されており、このドリフト層ＤＦＴｊには、複数のトレンチＴＲが形成されている。そして、複数のトレンチＴＲのそれぞれの側面および底面には、ゲート電極ＧＥ（ゲート領域ともいう）が形成されており、隣り合うトレンチＴＲの側面および底面に形成されたゲート電極ＧＥに挟まれるようにチャネル形成領域が形成されている。このチャネル形成領域の上部にはソース領域ＳＲが形成されている。このように構成されている接合ＦＥＴでは、ゲート電極ＧＥに印加する電圧を制御することにより、ゲート電極ＧＥからの空乏層の延びを制御する。これにより、互いに隣り合うゲート電極ＧＥから延びる空乏層が繋がるとチャネル形成領域が消失してオフ状態が実現される一方、互いに隣り合うゲート電極ＧＥから延びる空乏層が繋がらない場合には、チャネル形成領域が形成されてオン状態が実現される。

　ここで、本実施の形態２における接合ＦＥＴの特徴点は、チャネル形成領域のチャネル長ＣＬが１μｍ以上となる点である。言い換えれば、ソース領域ＳＲの底部と、ゲート電極ＧＥの底部との間の距離が１μｍ以上になる点に本実施の形態２における特徴点がある。これにより、チャネル形成領域のチャネル長を長くすることができるため、接合ＦＥＴのオフ時におけるチャネル形成領域内の静電ポテンシャルを高くすることができる。このことから、本実施の形態２によれば、チャネル長が０．５μｍ程度のデバイス構造を使用する場合よりも、接合ＦＥＴのドレインとソースの間を流れるリーク電流を小さく抑えることができる。このように、チャネル長ＣＬを１μｍ以上とする利点は、オフ時におけるチャネル形成領域内の静電ポテンシャルを高くできる点によってリーク電流を低減することができる点にあるが、さらに、チャネル長ＣＬ自体が長くなることも、リーク電流を低減することに寄与していると考えられる。

　さらに、図３３に示す接合ＦＥＴのデバイス構造の場合、ドレインとなる半導体基板ＳＵＢｊとソース領域ＳＲとの間の距離よりも、半導体基板ＳＵＢｊとゲート電極ＧＥとの間の距離の方が小さい。そして、接合ＦＥＴがオフしている状態では、ゲート電極ＧＥとドリフト層ＤＦＴｊの間に逆方向電圧（逆バイアス）が印加されることになる。この結果、オフ時に接合ＦＥＴを流れるリーク電流は、距離の離れた半導体基板ＳＵＢｊとソース領域ＳＲとの間を流れるよりも、距離の短い半導体基板ＳＵＢｊとゲート電極ＧＥとの間の逆方向電流（リーク電流）として主に流れるものと考えられる。したがって、本実施の形態２によれば、接合ＦＥＴがカットオフされた後、接合ＦＥＴのドレインとソース間を流れるリーク電流を大幅に低減することができる。このことから、本実施の形態２によれば、オフ時における接合ＦＥＴのドレインとソース間を流れるリーク電流に起因して、ＭＯＳＦＥＴのドレイン電圧が、耐圧以上の電圧に上昇することを抑制でき、これによって、ＭＯＳＦＥＴがアバランシェ動作して、最終的に、ＭＯＳＦＥＴが破壊されることを効果的に防止することができる。なお、図３３に示したトレンチ構造の接合ＦＥＴによれば、接合ＦＥＴを高密度に形成することができるため、電流密度の大きなスイッチング素子を実現できることは言うまでもない。

　続いて、図３４は、本実施の形態２における接合ＦＥＴの他のデバイス構造を示す断面図である。図３４に示すように、本実施の形態２における他の接合ＦＥＴは、半導体基板ＳＵＢｊを有し、この半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されている。一方、半導体基板ＳＵＢｊの裏面とは反対側の主面側には、ドリフト層ＤＦＴｊが形成されており、このドリフト層ＤＦＴｊには、複数のゲート電極ＧＥが離間して埋め込まれるように形成されている。そして、隣り合うゲート電極ＧＥ間のドリフト層ＤＦＴｊの表面にソース領域ＳＲが形成されている。このように構成されている図３４に示す接合ＦＥＴは、いわゆるトレンチ構造を有さない縦型の接合ＦＥＴである。

　このような構造を有する接合ＦＥＴにおいても、チャネル形成領域のチャネル長ＣＬが１μｍ以上となる点に特徴点がある。言い換えれば、ソース領域ＳＲの底部と、ゲート電極ＧＥの底部との間の距離（チャネル長ＣＬ）が１μｍ以上になる点に特徴点がある。これにより、チャネル形成領域のチャネル長を長くすることができるため、図３４に示す接合ＦＥＴでも、オフ時におけるチャネル形成領域内の静電ポテンシャルを高くすることができる。このことから、図３４に示す接合ＦＥＴにおいても、チャネル長が０．５μｍ程度のデバイス構造を使用する場合よりも、接合ＦＥＴのドレインとソースの間を流れるリーク電流を小さく抑えることができる。このように、チャネル長ＣＬを１μｍ以上とする利点は、オフ時におけるチャネル形成領域内の静電ポテンシャルを高くできる点によってリーク電流を低減することができる点にあるが、さらに、チャネル長ＣＬ自体が長くなることも、リーク電流を低減することに寄与していると考えられる。

　図３４に示す接合ＦＥＴの利点は、デバイス構造が簡素であり、製造コストを低くできる点にある。さらには、図３３に示す接合ＦＥＴでは、トレンチＴＲの側面に導電型不純物（ｐ型不純物）を高度な斜めイオン注入技術などの手段で形成する必要があるのに対し、図３４に示す接合ＦＥＴでは、ゲート電極ＧＥを形成するために、高度な斜めイオン注入技術を使用する必要がなく、ゲート電極ＧＥに導入される不純物プロファイルの精度が高いという利点がある。つまり、図３４に示す接合ＦＥＴによれば、特性の揃った接合ＦＥＴを容易に形成できる利点が得られる。

　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

　例えば、前記実施の形態では、ＭＯＳＦＥＴのゲート電極をゲート駆動回路（ゲートドライバ）で駆動する例について説明したが、接合ＦＥＴのゲート電極もゲート駆動回路で駆動するように構成してもよい。この場合、接合ＦＥＴのゲート電極をゲート駆動回路で制御することにより、接合ＦＥＴのソース電圧を所望のレベルに制御できるので、中間ノードのサージ電圧を抑制できる効果を得ることができる。この構成の場合、端子数が増加してしまうが、より低損失なスイッチング素子を提供できる利点が得られる。

　また、前記実施の形態１で説明したパッケージ形態に関し、リード配置もこれらに限定されない。つまり、ゲートリード、ドレインリード、および、ソースリードの配置位置は、様々な変更が可能である。例えば、パッケージを実装基板に実装する際、既存のリード配置を流用できるように、パッケージのリード配置を決定することができる。この場合、実装基板の変更が不要となり、設計変更に伴うコストの増加も抑制することができる。

　さらに、積層半導体チップのレイアウト構成も、特に、明細書で説明したレイアウト構成だけに限定されるものではなく、各半導体チップの形状、パッドの形状、ターミネーション領域の形状なども、特に限定されない。また、接合ＦＥＴやＭＯＳＦＥＴの構造も限定されるものではなく、様々な既存の構造を適用することができる。さらには、デバイスの不純物プロファイルも自由に変更することができる。例えば、ＭＯＳＦＥＴでは、パンチスルーしないように表面の不純物濃度を薄くし、かつ、深さ方向に徐々に不純物濃度を濃くするように不純物を注入するようにしてもよい。

　なお、上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。

　また、上述した各ワイヤの金属材料としては、金（Ａｕ）、金合金、銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）、アルミニウム合金等を用いるとよい。

　本発明のスイッチング素子は、例えば、電源回路に適用することができるが、これに限定されるものではなく、例えば、エアコン用のインバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車や電気自動車のインバータ、パソコンの電源モジュール、白色ＬＥＤのインバータなどの様々な機器への適用が可能である。

　本発明は、半導体装置を製造する製造業に幅広く利用することができる。

　ＡＣＴｊ　アクティブ領域
　ＡＣＴｍ　アクティブ領域
　ＣＨＰ１　半導体チップ
　ＣＨＰ２　半導体チップ
　ＣＬ　チャネル長
　ＣＬＰ　クリップ
　Ｄ　ドレイン
　Ｄ１　ドレイン
　Ｄ２　ドレイン
　ＤＥｊ　ドレイン電極
　ＤＥｍ　ドレイン電極
　ＤＦＴｊ　ドリフト層
　ＤＦＴｍ　ドリフト層
　Ｄｊ１　ドレイン
　Ｄｊ２　ドレイン
　ＤＬ　ドレインリード
　Ｄｍ　ドレイン
　Ｄｍ１　ドレイン
　Ｄｍ２　ドレイン
　Ｇ　ゲート電極
　ＧＥ　ゲート電極
　Ｇｊ　ゲート電極
　Ｇｊ１　ゲート電極
　Ｇｊ２　ゲート電極
　ＧＬ　ゲートリード
　Ｇｍ　ゲート電極
　Ｇｍ１　ゲート電極
　Ｇｍ２　ゲート電極
　ＧＯＸ　ゲート絶縁膜
　ＧＰｊ　ゲートパッド
　ＧＰｍ　ゲートパッド
　ＧＰＳＴ　ゲートリードポスト部
　Ｉｄ　定格電流
　Ｉｄｌ　リーク電流
　ＩＬ１　絶縁膜
　ＩＬ２　絶縁膜
　Ｌｇｉ１　寄生インダクタンス
　Ｌｇｉ２　寄生インダクタンス
　ＬＬ　負荷インダクタンス
　Ｌｓ　寄生インダクタンス
　Ｌｓｅ１　寄生インダクタンス
　Ｌｓｅ２　寄生インダクタンス
　ＭＲ　封止体
　ＰＫＧ１　パッケージ
　ＰＫＧ２　パッケージ
　ＰＫＧ３　パッケージ
　ＰＫＧ４　パッケージ
　ＰＫＧ５　パッケージ
　ＰＫＧ６　パッケージ
　ＰＫＧ７　パッケージ
　ＰＫＧ８　パッケージ
　ＰＫＧ９　パッケージ
　ＰＫＧ１０　パッケージ
　ＰＫＧ１１　パッケージ
　ＰＫＧ１２　パッケージ
　ＰＫＧ１３　パッケージ
　ＰＬＴ　チップ搭載部
　ＰＬＴ１　チップ搭載部
　ＰＬＴ２　チップ搭載部
　ＰＲ　ボディ領域
　Ｑ１　接合ＦＥＴ
　Ｑ１ａ　接合ＦＥＴ
　Ｑ１ｂ　接合ＦＥＴ
　Ｑ２　ＭＯＳＦＥＴ
　Ｑ２ａ　ＭＯＳＦＥＴ
　Ｑ２ｂ　ＭＯＳＦＥＴ
　Ｓ　ソース
　Ｓ１　ソース
　Ｓ２　ソース
　ＳＥ　ソース電極
　Ｓｅ　中間ノード
　Ｓｊ　ソース
　Ｓｊ１　ソース
　Ｓｊ２　ソース
　ＳＬ　ソースリード
　Ｓｍ　ソース
　Ｓｍ１　ソース
　Ｓｍ２　ソース
　ＳＰｊ　ソースパッド
　ＳＰｍ　ソースパッド
　ＳＰＳＴ　ソースリードポスト部
　ＳＲ　ソース領域
　ＳＵＢｊ　半導体基板
　ＳＵＢｍ　半導体基板
　ＴＭｊ　ターミネーション領域
　ＴＭｍ　ターミネーション領域
　ＴＲ　トレンチ
　Ｖａｋ　電圧
　Ｖｄｓｕ　電圧
　Ｖｄｓｍｕ　電圧
　Ｖｄｓｍｄ　電圧
　Ｗｄｓ　ワイヤ
　Ｗｇｊ　ワイヤ
　Ｗｇｍ　ワイヤ
　Ｗｓｍ　ワイヤ

Claims

　シリコンよりもバンドギャップの大きな物質を材料とし、第１ゲート電極と、第１ソースと、第１ドレインと、を有するノーマリオン型の接合ＦＥＴと、
　シリコンを材料とし、第２ゲート電極と、第２ソースと、第２ドレインと、を有するノーマリオフ型のＭＯＳＦＥＴと、を備え、
　前記接合ＦＥＴの前記第１ソースと、前記ＭＯＳＦＥＴの前記第２ドレインとを電気的に接続し、かつ、前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＯＳＦＥＴの前記第２ソースとを電気的に接続するカスコード接続された半導体装置であって、
　（ａ）前記接合ＦＥＴの前記第１ソースと電気的に接続された第１ソースパッド、および、前記接合ＦＥＴの前記第１ゲート電極と電気的に接続された第１ゲートパッドが形成された第１表面と、前記接合ＦＥＴの前記第１ドレインと電気的に接続され、前記第１表面とは反対側の前記第１裏面と、を有する第１半導体チップと、
　（ｂ）前記ＭＯＳＦＥＴの前記第２ソースと電気的に接続された第２ソースパッド、および、前記ＭＯＳＦＥＴの前記第２ゲート電極と電気的に接続された第２ゲートパッドが形成された第２表面と、前記ＭＯＳＦＥＴの前記第２ドレインと電気的に接続され、前記第２表面とは反対側の前記第２裏面と、を有する第２半導体チップと、
　（ｃ）前記第１半導体チップが第１導電性接着材を介して搭載された第１上面を有する第１チップ搭載部と、
　（ｄ）前記第１チップ搭載部に連結されたドレインリードと、
　（ｅ）前記ドレインリードとは電気的に絶縁されたソースリードと、
　（ｆ）前記ドレインリード、および、前記ソースリードと電気的に絶縁されたゲートリードと、
　（ｇ）前記第１半導体チップの前記第１ゲートパッドと前記ソースリードとを電気的に接続する第１金属導体と、
　（ｈ）前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記ドレインリードの一部、前記ソースリードの一部、前記ゲートリードの一部、および前記第１金属導体を封止する封止体と、を有し、
　前記第１半導体チップの前記第１ソースパッドと、前記第２半導体チップの前記第２裏面とは電気的に接続されており、
　前記第２半導体チップの前記第２ゲートパッドと、前記ゲートリードとは電気的に接続されており、
　前記第２半導体チップの前記第２ソースパッドと前記ソースリードとは電気的に接続されており、
　前記第１半導体チップの前記第１ゲートパッドは、他のリードよりも前記ソースリードに近くなるように配置されていることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記第２半導体チップの前記第２ゲートパッドと前記ゲートリードとは、第２金属導体により電気的に接続されており、
　前記第２半導体チップの前記第２ゲートパッドは、前記第２ソースパッドよりも前記ゲートリードに近くなるように配置されていることを特徴とする半導体装置。
　請求項２に記載の半導体装置において、
　前記第１金属導体の導体幅は、第２金属導体の導体幅よりも広いことを特徴とする半導体装置。
　請求項２に記載の半導体装置において、
　前記第２半導体チップの前記第２裏面と、前記第１半導体チップの前記第１ソースパッドとが対向するように、前記第１半導体チップの前記第１ソースパッド上に前記第２半導体チップが第２導電性接着材を介して搭載されていることを特徴とする半導体装置。
　請求項４に記載の半導体装置において、
　前記第１半導体チップは、他のリードよりも前記ソースリードに近くなるように前記第１チップ搭載部上に配置されていることを特徴とする半導体装置。
　請求項４に記載の半導体装置において
　前記第２半導体チップの前記第２ソースパッドと前記ソースリードとは第３金属導体により電気的に接続されていることを特徴とする半導体装置。
　請求項６に記載の半導体装置において、
　前記第１金属導体、前記第２金属導体、および、前記第３金属導体は、それぞれ、ボンディングワイヤであることを特徴とする半導体装置。
　請求項７に記載の半導体装置において、
　前記第３金属導体の前記ボンディングワイヤは、複数本存在することを特徴とする半導体装置。
　請求項４に記載の半導体装置において、
　前記第１導電性接着材、および、前記第２導電性接着材は、銀ペーストもしくは半田のいずれかであることを特徴とする半導体装置。
　請求項６に記載の半導体装置において、
　前記ソースリードは、ソースリードポスト部を有し、
　前記ゲートリードは、ゲートリードポスト部を有し、
　前記第１金属導体、および、前記第３金属導体は、前記ソースリードポスト部に接続されており、
　前記第２金属導体は、前記ゲートリードポスト部に接続されていることを特徴とする半導体装置。
　請求項１０に記載の半導体装置において、
　前記ソースリードポスト部の前記第１金属体および前記第３金属体が接続されている領域と、前記ゲートリードポスト部の前記第２金属導体が接続されている領域は、前記第１チップ搭載部の前記第１上面よりも高い位置に位置することを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記封止体は、第１側面と前記第１側面と対向する第２側面とを有し、
　前記ドレインリード、前記ゲートリード、および、前記ソースリードは、前記封止体の前記第１側面から突出していることを特徴とする半導体装置。
　請求項１２に記載の半導体装置において、
　前記ドレインリードは、前記ゲートリードと前記ソースリードとの間に配置されていることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記第２半導体チップが搭載された第２上面を有し、前記第１チップ搭載部とは電気的に絶縁された第２チップ搭載部をさらに備え、
　前記第２半導体チップの前記第２裏面と前記第２チップ搭載部の前記第２上面とは第３導電性接着材を介して電気的に接続されており、
　前記第１半導体チップの前記第１ソースパッドと前記第２チップ搭載部の前記第２上面とは第４金属導体により電気的に接続されていることを特徴とする半導体装置。
　請求項１４に記載の半導体装置において、
　前記第４金属導体はボンディングワイヤであることを特徴とする半導体装置。
　請求項１４に記載の半導体装置において、
　前記第１チップ搭載部と前記第２チップ搭載部との間には、前記封止体の一部が配置されていることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記第１チップ搭載部は前記第１上面とは反対側の第１下面をさらに有し、
　前記第１チップ搭載部の前記第１下面は、前記封止体から露出していることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記封止体は、第１側面と前記第１側面と対向する第２側面とを有し、
　前記ゲートリード、および、前記ソースリードは、前記封止体の前記第１側面から突出し、
　前記ドレインリードは、前記封止体の前記第２側面から突出していることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記第１金属導体は、前記第２半導体チップの前記第２ソースパッドにも電気的に接続されており、
　前記第１金属導体は、金属板であることを特徴とする半導体装置。
　請求項１９に記載の半導体装置において、
　前記金属板は銅材から構成されていることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記接合ＦＥＴは、シリコンカーバイドを材料としていることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記接合トランジスタは、
　前記第１ドレインとなる半導体基板と、
　前記半導体基板の主面に形成されたドリフト層と、
　前記ドリフト層に形成された複数のトレンチと、
　前記複数のトレンチのそれぞれの側面および底面に形成された前記第１ゲート電極と、
　隣り合うトレンチの側面および底面に形成されたゲート電極に挟まれたチャネル形成領域と、
　前記チャネル形成領域上に形成された前記第１ソースと、を有し、
　前記チャネル形成領域の長さは、１μｍ以上であることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記接合トランジスタは、
　前記第１ドレインとなる半導体基板と、
　前記半導体基板の主面に形成されたドリフト層と、
　前記ドリフト層に形成された複数のトレンチと、
　前記複数のトレンチのそれぞれの側面および底面に形成された前記第１ゲート電極と、
　隣り合う前記トレンチの側面および底面に形成されたゲート電極に挟まれたチャネル形成領域と、
　前記チャネル形成領域上に形成された前記第１ソースと、を有し、
　前記第１ソースの底部と、前記第１ゲート電極の底部との間の距離は、１μｍ以上であることを特徴とする半導体装置。
　請求項１に記載の半導体装置において、
　前記接合トランジスタは、
　前記第１ドレインとなる半導体基板と、
　前記半導体基板の主面に形成されたドリフト層と、
　前記ドリフト層に互いに離間して形成された複数の前記第１ゲート電極と、
　離間して形成された前記第１ゲート電極の間の前記ドリフト層の表面に形成された前記第１ソースと、を有し、
　前記第１ソースの底部と、前記第１ゲート電極の底部との間の距離は、１μｍ以上であることを特徴とする半導体装置。
　シリコンよりもバンドギャップの大きな物質を材料とし、第１ゲート電極と、第１ソースと、第１ドレインと、を有するノーマリオン型の接合ＦＥＴと、
　シリコンを材料とし、第２ゲート電極と、第２ソースと、第２ドレインと、を有するノーマリオフ型のＭＯＳＦＥＴと、を備え、
　前記接合ＦＥＴの前記第１ソースと、前記ＭＯＳＦＥＴの前記第２ドレインとを電気的に接続し、かつ、前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＯＳＦＥＴの前記第２ソースとを電気的に接続するカスコード接続された半導体装置であって、
　（ａ）前記接合ＦＥＴの前記第１ソースと電気的に接続された第１ソースパッド、および、前記接合ＦＥＴの前記第１ゲート電極と電気的に接続された第１ゲートパッドが形成された第１表面と、前記接合ＦＥＴの前記第１ドレインと電気的に接続され、前記第１表面とは反対側の前記第１裏面と、を有する第１半導体チップと、
　（ｂ）前記ＭＯＳＦＥＴの前記第２ソースと電気的に接続された第２ソースパッド、および、前記ＭＯＳＦＥＴの前記第２ゲート電極と電気的に接続された第２ゲートパッドが形成された第２表面と、前記ＭＯＳＦＥＴの前記第２ドレインと電気的に接続され、前記第２表面とは反対側の前記第２裏面と、を有する第２半導体チップと、
　（ｃ）前記第１半導体チップが第１導電性接着材を介して搭載された第１上面を有する第１チップ搭載部と、
　（ｄ）前記第１チップ搭載部に連結されたドレインリードと、
　（ｅ）前記ドレインリードとは電気的に絶縁されたソースリードと、
　（ｆ）前記ドレインリード、および、前記ソースリードと電気的に絶縁されたゲートリードと、
　（ｇ）前記第１半導体チップの前記第１ゲートパッドと前記ソースリードとを電気的に接続する第１金属導体と、
　（ｈ）前記第２半導体チップの前記第２ゲートパッドと前記ゲートリードとを電気的に接続する第２金属導体と、
　（ｉ）前記第２半導体チップの前記第２ソースパッドと前記ソースリードとを電気的に接続する第３金属導体と、
　（ｊ）前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記ドレインリードの一部、前記ソースリードの一部、前記ゲートリードの一部、および前記第１金属導体、前記第２金属導体、および、前記第３金属導体を封止する封止体と、を有し、
　前記第２半導体チップの前記第２裏面と、前記第１半導体チップの前記第１ソースパッドとが対向するように、前記第１半導体チップの前記第１ソースパッド上に前記第２半導体チップが第２導電性接着材を介して搭載されており、
　前記第１半導体チップの前記第１ゲートパッドは、他のリードよりも前記ソースリードに近くなるように配置されていることを特徴とする半導体装置。
　シリコンよりもバンドギャップの大きな物質を材料とし、第１ゲート電極と、第１ソースと、第１ドレインと、を有するノーマリオン型の接合ＦＥＴと、
　シリコンを材料とし、第２ゲート電極と、第２ソースと、第２ドレインと、を有するノーマリオフ型のＭＯＳＦＥＴと、を備え、
　前記接合ＦＥＴの前記第１ソースと、前記ＭＯＳＦＥＴの前記第２ドレインとを電気的に接続し、かつ、前記接合ＦＥＴの前記第１ゲート電極と、前記ＭＯＳＦＥＴの前記第２ソースとを電気的に接続するカスコード接続された半導体装置であって、
　（ａ）前記接合ＦＥＴの前記第１ソースと電気的に接続された第１ソースパッド、および、前記接合ＦＥＴの前記第１ゲート電極と電気的に接続された第１ゲートパッドが形成された第１表面と、前記接合ＦＥＴの前記第１ドレインと電気的に接続され、前記第１表面とは反対側の前記第１裏面と、を有する第１半導体チップと、
　（ｂ）前記ＭＯＳＦＥＴの前記第２ソースと電気的に接続された第２ソースパッド、および、前記ＭＯＳＦＥＴの前記第２ゲート電極と電気的に接続された第２ゲートパッドが形成された第２表面と、前記ＭＯＳＦＥＴの前記第２ドレインと電気的に接続され、前記第２表面とは反対側の前記第２裏面と、を有する第２半導体チップと、
　（ｃ）前記第１半導体チップが第１導電性接着材を介して搭載された第１上面を有する第１チップ搭載部と、
　（ｄ）前記第２半導体チップが第２導電性接着材を介して搭載された第２上面を有し、前記第１チップ搭載部とは電気的に絶縁された第２チップ搭載部と、
　（ｅ）前記第１チップ搭載部に連結されたドレインリードと、
　（ｆ）前記ドレインリードとは電気的に絶縁されたソースリードと、
　（ｇ）前記ドレインリード、および、前記ソースリードと電気的に絶縁されたゲートリードと、
　（ｈ）前記第１半導体チップの前記第１ゲートパッドと前記ソースリードとを電気的に接続する第１金属導体と、
　（ｉ）前記第２半導体チップの前記第２ゲートパッドと前記ゲートリードとを電気的に接続する第２金属導体と、
　（ｊ）前記第２半導体チップの前記第２ソースパッドと前記ソースリードとを電気的に接続する第３金属導体と、
　（ｋ）前記第１半導体チップの前記第１ソースパッドと前記第２チップ搭載部の前記第２上面とを電気的に接続する第４金属導体と、
　（ｌ）前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記第２チップ搭載部の一部、前記ドレインリードの一部、前記ソースリードの一部、前記ゲートリードの一部、および前記第１金属導体、前記第２金属導体、前記第３金属導体、および、前記第４金属導体を封止する封止体と、を有し、
　前記第１半導体チップの前記第１ゲートパッドは、他のリードよりも前記ソースリードに近くなるように配置されていることを特徴とする半導体装置。