WO2009139354A1 - セラミック基板、機能性セラミック基板、プローブカード及びセラミック基板の製造方法 - Google Patents

セラミック基板、機能性セラミック基板、プローブカード及びセラミック基板の製造方法 Download PDF

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mechanical polishing
ceramic
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達哉 加藤
裕之 高橋
茂 多賀
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日本特殊陶業株式会社
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    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Definitions

  • the present invention relates to a ceramic substrate, a functional ceramic substrate, and a method of manufacturing a ceramic substrate, and in particular, a ceramic substrate which can be suitably used as a substrate for wafer inspection, a method of manufacturing a functional ceramic substrate and a ceramic substrate, and wafer inspection.
  • the present invention relates to a probe card as a substrate.
  • the substrate constituting the measurement jig Since the measurement jig is used by repeatedly contacting the wafer to be inspected, the substrate constituting the measurement jig has a high strength that can withstand the above-described repetitive measurement. It is required. From this point of view, a ceramic substrate has come to be used as the substrate of the measuring jig. The ceramic substrate is subjected to a predetermined baking process to form a ceramic fired body, and then the front and back surfaces are polished to planarize the front and back surfaces of the ceramic fired body to obtain a ceramic substrate having a predetermined thickness. It is like that.
  • micro cracks and the like are generated on the front and back surfaces of the obtained ceramic substrate, and an embrittled layer including the micro cracks and the like is formed in the surface layer portion thereof. Become. For this reason, the strength of the ceramic substrate is lowered, and the high strength characteristics inherently possessed by the ceramic substrate can not be sufficiently exhibited.
  • Patent Document 1 it is attempted to perform heat treatment in a temperature range lower than the firing temperature on a ceramic substrate after polishing treatment to modify and repair the embrittled layer. It is done.
  • the heat treatment may cause the ceramic substrate to shrink again, which may result in a large deviation from the target size. That is, the dimensional accuracy of the ceramic substrate may be degraded by the heat treatment.
  • the heat treatment also causes deformation of the wiring layer, resulting in a problem that a ceramic substrate as designed can not be obtained.
  • connection terminal for wafer inspection is formed on one main surface of the ceramic substrate produced through the above-described steps.
  • the connection terminal also needs to repeatedly contact the wafer to be inspected. From this point of view, high adhesion strength and high connection reliability of the connection terminal to the ceramic substrate are required.
  • the connection terminal is bonded to the ceramic substrate through the embrittled layer.
  • the embrittled layer is brittle and may lead to failure due to long-term stress loading and the like. Therefore, when the measuring jig thus obtained is used repeatedly, the above-mentioned breakage of the embrittled layer occurs, and as a result, the substantial bonding strength of the bonding terminal to the ceramic substrate is deteriorated. As a result, the connection reliability also deteriorates.
  • connection terminal after modifying and repairing the embrittled layer, sufficient connection strength can not be obtained yet.
  • Patent Documents 3 and 4 disclose fixing the connection terminal (input / output pin) to the ceramic substrate by brazing, but in Patent Document 3, the ceramic substrate and the input / output pin are connected. Since the adhesion strength with the conductor layer is not sufficient, the layer configuration of the conductor layer has been studied in order to relieve the stress applied to the conductor layer. In patent document 4, in consideration of adhesion strength between a ceramic substrate and a conductor layer, brazing of a connection terminal to a conductor layer to which a cover coat is added is considered.
  • An object of the present invention is to provide a novel ceramic substrate having excellent adhesion with connection terminals, that is, excellent bonding strength and sufficient strength.
  • the present invention comprises a base material consisting of an amorphous phase and particles consisting of a crystalline phase dispersed in the base material, and a part of the particles is the base material.
  • the present invention relates to a ceramic substrate characterized by protruding from at least one surface.
  • a ceramic fired body having a base material composed of an amorphous phase and particles composed of a crystalline phase dispersed in the base material, and at least one of the ceramic fired body And D. applying chemical mechanical polishing to the main surface.
  • the present invention relates to a method of manufacturing a ceramic substrate.
  • the present inventors diligently conducted studies to achieve the above object. As a result, it has been found that the crystalline phase component protruding from the surface of the ceramic substrate plays an extremely important role in the adhesion between the surface of the ceramic substrate and the connection terminal, that is, the connection strength.
  • the crystalline phase component (particles) is made to project from the surface of the ceramic substrate without being limited only to the exposure of the surface of the ceramic substrate. Therefore, the connection terminal is formed via the protruding crystalline phase component (particles) of the ceramic substrate. In this case, since the crystalline phase component imparts an anchor effect to the connection terminal, the bonding strength of the connection terminal to the ceramic substrate is improved.
  • the embrittled layer including micro cracks and the like is removed from the surface layer portion of the ceramic substrate. Therefore, the strength of the ceramic substrate itself can also be improved.
  • the ceramic substrate is The surface can be subjected to chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the chemical mechanical polishing treatment is a general-purpose polishing treatment method, and is generally performed to improve the smoothness of the surface of the object to be polished, and the object to be polished is generally a semiconductor material, a metal material or the like. It is.
  • a ceramic material is used as an object to be polished in the chemical mechanical polishing process, and in contrast to the prior art, it is used to roughen the surface of the material. From such a point of view, although the general-purpose chemical mechanical polishing process is used in the present invention, its idea and actual function and effect are completely different from those of the conventional chemical mechanical polishing process.
  • the crystalline phase constituting the ceramic substrate is composed of a crystalline filler
  • the other amorphous phase is composed of glass.
  • the ratio of the particles protruding from the base material may be 0.30 to 0.45 with respect to the area of the at least one surface of the base material.
  • the ratio exceeds 0.45, the ratio of glass to the ceramic substrate decreases, and shrinkage during firing can not be sufficiently suppressed, and the dimensional accuracy of the ceramic substrate is sufficiently improved. I can not On the other hand, when the ratio is smaller than 0.35, the ratio of the filler exposed on the surface may be reduced, and the adhesion strength with the connection terminal may be deteriorated.
  • the ratio of the particles protruding from the base material is 0.30 to 0.45 with respect to the area of the at least one surface of the base material.
  • the dimensional accuracy of the ceramic substrate and the adhesion strength of the connection terminal to the ceramic substrate can be balanced.
  • the surface of a part of the particles, which protrudes from at least one surface of the base material can be flat.
  • the contact area between the ceramic substrate and the conductor can be increased, so that the anchor effect on the conductor can be increased. Adhesion to the conductor can be increased.
  • the surface of the ceramic fired body to be subjected to the chemical mechanical polishing treatment is subjected to mechanical polishing treatment in advance. It can be applied.
  • This mechanical polishing process is mainly performed to adjust the thickness of the ceramic substrate.
  • embrittled layer containing a micro crack etc. is formed in the surface layer of the ceramic sintered compact by the said mechanical polishing process, this embrittled layer can be removed by the said chemical mechanical polishing process performed later.
  • a conductor can be formed through the above-mentioned protruding crystalline phase component (particles) of the ceramic substrate obtained as described above, to obtain a functional ceramic substrate. Since this functional ceramic substrate has a conductor on the surface of the ceramic substrate, it can be used, for example, as a wafer inspection substrate by appropriately selecting the type of the conductor.
  • (Ceramic substrate) 1 to 6 are process drawings showing an example of the method for producing a ceramic substrate of the present invention. 4 to 6, the polishing process in the above-mentioned manufacturing method is shown by enlarging the vicinity of the surface of the ceramic sintered body. Moreover, the manufacturing method shown below is an example to the last, and this invention is not limited to the following method.
  • a total of five green sheets 111 to 115 are prepared, and these are sequentially laminated to produce a green sheet multilayer body 11.
  • An internal conductor layer 112A is formed on the main surface of the green sheet 112, and an internal conductor layer 113A is also formed on the main surface and the back surface of the green sheet 113. Further, the inner conductor layer 114A is formed on the main surface of the green sheet 114 as well.
  • via conductor layer 112B electrically connecting internal conductor layers 112A and 113A is formed in green sheet 112, and internal conductor layers 113A and 114A are electrically connected in green sheet 114. Via conductor layer 114B is formed. Furthermore, via conductor layers 111B and 115B are formed in the green sheets 111 and 115 for electrically connecting the external conductor layers and connection terminals of the ceramic substrate to be obtained later and the internal conductor layers 112A and 114A and the like. There is.
  • the number of green sheets is five in this example, it can be any number as needed.
  • it may be a single green sheet.
  • the form and the number of the inner conductor layers and the via conductor layers can be arbitrarily set as required.
  • any green sheet to be formed with the inner conductor layer and the via conductor layer can be arbitrarily selected and set.
  • the green sheets 111 to 115 contain a crystalline filler and glass.
  • the crystalline filler examples include quartz, alumina, zirconium oxide, mullite, forsterite, enstatite, spinel, magnesia, calcium zirconate, strontium silicate, calcium titanate, barium titanate and the like.
  • quartz alumina
  • zirconium oxide mullite
  • forsterite enstatite
  • spinel magnesia
  • calcium zirconate strontium silicate
  • calcium titanate calcium titanate
  • barium titanate barium titanate
  • Alumina is preferred.
  • the glass contains at least SiO 2 , and at least one oxide component selected from the group consisting of Al 2 O 3 , B 2 O 3 , ZnO, PbO, alkaline earth metal oxides and alkali metal oxides.
  • Containing SiO for example, SiO 2 -B 2 O 3 system, SiO 2 -B 2 O 3 -Al 2 O 3 system, SiO 2 -B 2 O 3 -Al 2 O 3 -MO system (M is Ca, Borosilicate glass such as Sr, Mg, Ba or Zn), alkali silicate glass, Ba-based glass, Pb-based glass, Bi-based glass and the like.
  • the above-mentioned crystalline filler and glass are mixed with a predetermined binder and, if necessary, a solvent, a plasticizer and the like to obtain a ceramic slurry, and then the doctor blade method is used. It manufactures by methods, such as a rolling method and a press method.
  • the green sheet formed as described above is subjected to a drilling process and then filled with a predetermined conductor.
  • the inner conductor layers 112A and the like are formed by performing screen printing, plating or the like on the green sheet formed as described above.
  • the inner conductor layer 112A, the via conductor layer 112B, and the like preferably include at least one selected from the group consisting of Ag, Au, an Ag / Pt alloy, an Ag / Pd alloy, and Cu. Since these metals are both electrically good conductors and chemically stable, they can be stably present even after the firing process described below, and they do not lose their function as conductor layers.
  • the green sheet multilayer body 11 is fired in the state shown in FIG.
  • the firing atmosphere is in the air, but there is no problem even if an inert gas or nitrogen gas atmosphere is used.
  • the firing temperature can be 800 to 1000 ° C.
  • the firing time is 10 minutes to 120 minutes.
  • the green sheet multilayer body 11 is fired to form a ceramic fired body 13 as shown in FIG.
  • it can also carry out using a non-shrinkage baking technique suitably.
  • the upper surface and the back surface of the ceramic fired body 13 are subjected to mechanical polishing so that the thickness of the ceramic fired body 13 becomes approximately equal to the thickness of the intended ceramic substrate (rough adjustment) .
  • mechanical polishing treatment for example, general-purpose techniques such as lapping and polishing may be used.
  • a chemical mechanical polishing process is performed on the upper surface of the ceramic sintered body 13 on which a conductor such as a connection terminal is to be formed.
  • This chemical mechanical polishing process is performed under general conditions using a chemical solution (acid or alkali) and an abrasive.
  • the ceramic sintered body 13 has an amorphous phase, ie, the crystalline phase, ie, the crystalline filler, in the base material 13B made of the glass, before the mechanical polishing process is performed. It has a state in which the contained particles 13A are dispersed.
  • an embrittled layer 131 including micro cracks and the like is formed on the surface layer portion of the ceramic sintered body 13.
  • the embrittlement layer 131 is removed and the etching rate of the base material 13B becomes larger than the etching rate of the particles 13A by performing the chemical mechanical polishing process described above.
  • the particles 13A project from the surface of the base material 13B.
  • the protruding height of the particles 13A is 10 nm or more.
  • the upper limit value of the protrusion height depends on the type of glass forming the base material 13B, the type of crystalline filler forming the particles 13A, and the like, but is approximately 500 nm.
  • the conductor layer protrudes from the surface of the ceramic substrate 14 by using the ceramic sintered body 13 after chemical mechanical polishing as the ceramic substrate 14 and forming a conductor layer such as a connection terminal on the polishing surface.
  • the anchor effect of the particles 13A results in high connection strength.
  • the chemical mechanical polishing process is applied to the ceramic material. Therefore, as shown in FIG. 6, a unique phenomenon that the particles 13A protrude from the surface of the base material 13B is exhibited.
  • the surface of the particle 13A itself is flattened by the chemical mechanical polishing process. This is similar to the effect of the conventional chemical mechanical polishing process.
  • the contact area of a ceramic substrate and a conductor can be increased because the surface of particle
  • fine adjustment of the thickness of the ceramic sintered body 13 is performed by the above-mentioned chemical mechanical polishing process so that it becomes equivalent to the thickness of the target ceramic substrate 14.
  • the mechanical polishing process is performed on the ceramic sintered body 13 as described above, but the mechanical polishing process can be omitted.
  • rough adjustment of the thickness of the ceramic sintered body 13 is also performed by the chemical mechanical polishing process.
  • the polishing rate of the chemical mechanical polishing process is low, when the thickness of the ceramic sintered body 13 is largely different from the intended thickness of the ceramic substrate 14, the chemical mechanical polishing process may require a long time. is there.
  • the chemical mechanical polishing process is performed only on the upper surface of the ceramic sintered body 13 in the above example, the chemical mechanical polishing process can also be performed on the lower surface of the ceramic sintered body 13.
  • the ratio of the occupied area Sr of the particles 13A on the surface of the ceramic fired body 13 after polishing, ie, the surface of the ceramic substrate 14, to the area of the entire surface of the ceramic substrate 14 is preferably 0.30 to 0.45.
  • the ratio exceeds 0.45, the ratio of glass in the ceramic substrate 14 decreases, and densification and shrinkage can not be sufficiently suppressed, and the dimensional accuracy of the ceramic substrate 14 is sufficiently improved. Not only that, but also the mechanical properties of the ceramic substrate are degraded.
  • the ratio is smaller than 0.35, the ratio of the particles 13A exposed on the surface, that is, the ratio of the crystalline filler may be reduced, and the adhesion strength with the connection terminal may be deteriorated.
  • the ratio of the occupied area Sr of the particles 13A on the surface of the ceramic substrate 14 to the area of the entire surface of the ceramic substrate 14 is 0.30 to 0.45, the dimensional accuracy of the ceramic substrate 14 And the adhesion strength of the connection terminal to the ceramic substrate 14 can be balanced.
  • the occupied area Sr can be derived by observing the surface after chemical mechanical polishing treatment with an electron microscope (2000 ⁇ magnification).
  • an electron microscope 2000 ⁇ magnification
  • a binarization process etc. can be suitably implemented with respect to the acquired image.
  • FIG. 7 is a cross-sectional view showing an example of the functional ceramic substrate of the present invention.
  • the same reference numerals are used for the same or similar constituent elements as those of the ceramic substrate in FIGS. 1 to 6 described above.
  • the functional ceramic substrate 20 shown in FIG. 7 comprises the ceramic substrate 14 obtained as described above.
  • the first outer layer conductor 21 is provided on the first main surface (lower surface) 14 A of the ceramic substrate 14, and the second outer layer conductor 22 is provided on the second main surface (upper surface) 14 B of the ceramic substrate 14. It is done. Further, on the first outer layer conductor 21, a microprobe 23 for electrical inspection is provided so as to straddle the adjacent outer layer conductor 21.
  • the first outer layer conductor 21 and the second outer layer conductor 22 can have, for example, a laminated structure in which Ti / Cu / Ni / Au layers are sequentially laminated.
  • a laminated structure can be formed by forming a Ti film by sputtering and sequentially performing Cu plating, Ni plating, and Au plating.
  • the first main surface 14A of the ceramic substrate 14 on which the first outer layer conductor 21 is formed is subjected to a chemical mechanical polishing process in addition to the mechanical polishing process.
  • a chemical mechanical polishing process in addition to the mechanical polishing process.
  • FIG. It has a form in which a part of the particles (the surface is flattened) protrudes from the surface of the base material to be configured. Therefore, the anchor effect of the particles increases the connection strength between the ceramic substrate 14 and the outer layer conductor 21 and the microprobe via the outer layer conductor 21.
  • the microprobe 23 is repeatedly brought into contact with the IC formed on the semiconductor substrate, specifically, the silicon (Si) wafer, and the electrical characteristics of the IC with respect to a plurality of silicon wafers are obtained. Even in the case where the inspection is repeatedly performed, the above-mentioned electricity which is stable over a long period of time is not generated due to the connection failure of the microprobe 23, that is, the first outer layer conductor 21 to the ceramic substrate 14. Inspection can be done.
  • the second main surface 14B of the ceramic substrate 14 on which the second outer layer conductor 22 is formed is subjected to an electrical inspection by forming the above-described probe pin via the second outer layer conductor 22. There is no Therefore, since a very high connection strength is not required between the ceramic substrate 14 and the second outer layer conductor 22 as described above, the mechanical polishing process alone is sufficient without performing the chemical mechanical polishing process. It is. However, the chemical mechanical polishing process is not excluded.
  • internal conductors 141A to 145A are provided over a plurality of layers. Further, in order to connect any one of the inner conductors 141A to 145A, or any of the inner conductors 141A to 145A, and the first outer layer conductor 21 and the second outer layer conductor 22, the interlayer connecting conductors 141B to 149B. Is provided. Specifically, the first outer conductor 21 and the inner conductor 144A are electrically connected by the interlayer connection conductor 141B, and the first outer conductor 21 and the inner conductor 143A are electrically connected by the interlayer connection conductor 142B. The inner conductor 142A and the second outer conductor 22 are electrically connected by the interlayer connection conductor 143B.
  • the inner conductor 143A and the second outer conductor 22 are electrically connected by the interlayer connection conductor 144B, and the inner conductor 144A and the second outer conductor 22 are electrically connected by the interlayer connector 145B, The inner conductor 142A and the inner conductor 144A are electrically connected by the interlayer connector 146B.
  • the inner conductor 144A and the inner conductor 145A are electrically connected by the interlayer connecting conductor 147B
  • the inner conductor 143A and the inner conductor 145A are electrically connected by the interlayer connecting conductor 148B
  • the interlayer connecting conductor 149B is.
  • the inner conductor 145A and the second outer layer conductor 22 are electrically connected.
  • the first outer layer conductor 21 and the probe pins 23 and the second outer layer conductor 22 are electrically connected.
  • the functional ceramic substrate 20 shown in FIG. 7 can be, for example, 5 mm thick ⁇ 300 mm long ⁇ 300 mm wide.
  • electrical testing can be performed simultaneously on a plurality of ICs formed on a silicon wafer with a diameter of 300 mm (12 inches) before being singulated. That is, one electrical test enables electrical test of a large number of ICs.
  • FIG. 8 is a cross-sectional view showing an example of the probe card of the present invention.
  • the same reference numerals are used for the same or similar components as the ceramic substrate shown in FIGS. 1 to 6 and the functional ceramic substrate shown in FIG.
  • the probe card 30 shown in FIG. 8 has a metal frame 31, and the functional ceramic substrate 20 shown in FIG. 7 is fixed by a weir 311 provided below this.
  • the internal conductors and the interlayer connection conductors formed in the functional ceramic substrate 20 are not shown for the sake of simplification.
  • connection terminal 33 is provided on the upper surface 32A of the end of the printed board 32 exposed from the metal frame 31.
  • the connection terminals 33 are a current supply source (power supply) for performing an electrical inspection of the silicon wafer by the probe card 30 and a measurement signal (a current value) obtained by performing the electrical inspection.
  • An external device not shown is provided.
  • connection terminals 34 are formed on the second outer layer conductor 22 of the functional ceramic substrate 20, and are electrically connected to the internal conductors 321 formed in the printed circuit board 32, respectively.
  • the functional ceramic substrate 20 and the printed circuit board 32 are electrically connected, and as described above, the probe card 30, that is, the functional ceramic substrate 20 is electrically connected to the IC formed on the silicon wafer. The result of the inspection is detected by the external device through the connection terminal 33.
  • a borosilicate glass powder mainly composed of SiO 2 , Al 2 O 3 and B 2 O 3 and an alumina powder are put in a pot made of alumina so that the weight ratio becomes 50:50, and the total weight becomes 1 kg. Further, 120 g of an acrylic resin binder, a solvent (MEK) and a plasticizer (DOP) were added to the pot and mixed for 5 hours to obtain a ceramic slurry. Next, a green sheet having a thickness of 0.15 mm was obtained from this ceramic slurry by a doctor blade method. The average particle diameter of the alumina powder was 2 ⁇ m, and the specific surface area was 1 m 2 / g.
  • the green sheet obtained as described above is subjected to perforation processing and filled with a conductor to form a via conductor layer, and an inner conductor layer is formed on each green sheet as shown in FIG. I got a multilayer body. Then, the green sheet multilayer body obtained in this manner was fired at 850 ° C. for 30 minutes to obtain a ceramic sintered body as shown in FIG.
  • FIGS. 9 and 10 show the surface condition of the ceramic sintered body before and after the chemical mechanical polishing process.
  • FIG. 9 shows the state before chemical mechanical polishing (mechanical polishing only), and
  • FIG. 10 shows the state after chemical mechanical polishing.
  • the dark part corresponds to crystalline, ie, alumina powder
  • the whit part corresponds to amorphous, ie, vitreous.
  • FIG. 10 When the states of FIG. 9 and FIG. 10 are compared, it can be seen in FIG. 10 that the surface of the alumina powder is flattened. Therefore, it can be seen that the surface of the alumina powder protruding from the surface of the glassy base material is planarized by performing the chemical mechanical polishing process.
  • the ceramic sintered body is subjected to the chemical mechanical polishing treatment to obtain the ceramic substrate (Examples 1 to 5), regardless of the presence or absence of the mechanical polishing treatment, It can be seen that the ceramic substrate and the conductor layer exhibit high bonding strength of 15 mg / ⁇ m 2 or more.
  • the particles of the crystalline phase consisting of the filler protrude from the surface of the obtained ceramic substrate, and the anchor effect by this is caused. Then, it was found that the bonding strength between the ceramic substrate and the conductor layer was improved.

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Abstract

　非晶質相からなる母材と、前記母材中に分散してなる結晶質相からなる粒子とを具え、前記粒子の一部が前記母材の少なくとも一方の表面から突出するようにして、セラミック基板を構成する。

Description

セラミック基板、機能性セラミック基板、プローブカード及びセラミック基板の製造方法
　本発明は、セラミック基板、機能性セラミック基板及びセラミック基板の製造方法に関し、特にウエハ検査用基板として好適に使用することが可能なセラミック基板、機能性セラミック基板及びセラミック基板の製造方法、並びにウエハ検査用基板としてのプローブカードに関する。
　近年、ＩＣ検査としてＳｉウエハ単位で検査を行うような要求が高くなっている。その際、Ｓｉウエハの大型化が進み、現在ではφ３００ｍｍ（１２インチ）のＳｉウエハに対しても検査を行うことが要求されるようになっている。これらのウエハを検査するに際しては、測定治具にウエハ上のパッドと接触するような接続端子を形成することが必要となる。
　前記測定治具は、検査対象であるウエハに対して繰り返し接触して使用するものであるため、前記測定治具を構成する基板にも上述した繰り返しの測定に耐えうるような高強度のものが要求されている。かかる観点より、前記測定治具の基板としてはセラミック基板が使用されるようになってきている。前記セラミック基板は、所定の焼成工程を経てセラミック焼成体を形成した後、表面及び裏面に対して研磨処理を施し、前記セラミック焼成体の表裏面を平坦化し、所定の厚さのセラミック基板を得るようにしている。
　しかしながら、上述した研磨処理を行うことによって、得られたセラミック基板の表裏面にはマイクロクラック等が発生し、それらの表層部分には、前記マイクロクラック等を含む脆化層が形成されるようになる。このため、前記セラミック基板の強度が低下してしまい、前記セラミック基板が本来的に有している高強度特性を十分に発揮することができないでいた。
　このような問題に鑑み、例えば特許文献１においては、研磨処理後のセラミック基板に対して、その焼成温度よりも低い温度域の熱処理を行い、前記脆化層を改質及び修復することが試みられている。しかしながら、前記熱処理によって、前記セラミック基板が再度収縮してしまい、目的とする寸法から大きくずれてしまうような場合がある。すなわち、前記熱処理によって前記セラミック基板の寸法精度が劣化してしまう場合がある。
　また、前記セラミック基板が内部に配線層を含むような場合、上記熱処理によって前記配線層の変形をも引き起こし、結果として設計どおりのセラミック基板を得ることができないという問題が生じていた。
　一方、上記測定治具を作製するに際しては、上述のような工程を経ることによって作製されたセラミック基板の一方の主面上にウエハ検査用の接続端子を形成する。しかしながら、前記接続端子も、上述のような測定治具の繰り返し使用に伴って、検査対象であるウエハに対して繰り返し接触する必要が生じる。かかる観点から、前記接続端子の、前記セラミック基板に対する高密着強度及び高接続信頼性が要求される。
　しかしながら、研磨処理直後のセラミック基板の表層部分には、上述のような脆化層が形成されているため、上記接続端子は、前記脆化層を介して前記セラミック基板に接合されることになる。前記脆化層はもろく、長期に亘る応力負荷などに起因して破損に至る場合がある。そのため、このようにして得た測定治具を繰り返し使用した場合、上述のような脆化層の破損が生じ、その結果、前記接合端子の、前記セラミック基板に対する実質的な接合強度が劣化するとともに、その接続信頼性も劣化してしまう結果となる。
　また、前記脆化層の改質及び修復の際の熱処理によって、前記接続端子も変形してしまうという問題が生じてしまう。
　一方、前記脆化層を改質及び修復した後に前記接続端子を形成することによって、上述した問題は回避できるものの、未だ十分な接続強度を得ることができない。
　また、特許文献２では、セラミック基板に対して研磨処理を実施した後、遊離砥粒を用いたラッピング加工を実施して、上述した改質層を除去する試みがなされている。この方法においては、前記改質層除去によるセラミック基板自体の強度の向上は図れるものの、前記セラミック基板と前記接続端子との接合強度を十分向上させることはできない。
　さらに、特許文献２に記載の方法では、セラミック基板の内部に配線層やビア導体層などが形成されている場合に、前記セラミック基板と前記配線層等との間の研磨量の相違から、前記配線層等が前記セラミック基板から突き出してしまうという問題がある。この結果、前記接続端子の形成不良が生じる場合がある。
　また、特許文献３及び４には、接続端子(入出力ピン)をセラミック基板に対してロウ付けによって固定することが開示されているが、特許文献３では、セラミック基板と入出力ピンとが接続される導体層との密着強度を十分でないため、該導体層へかかる応力を緩和するために、導体層の層構成が検討されている。特許文献４では、セラミック基板と導体層との密着強度を考慮し、カバーコートを付加した導体層への接続端子がロウ付けが検討されている。
特開平５－２３５５５１号公報 特開平５－０７５２６４号公報 特開平８－１１５９９９号公報 特開平８－２３６９３８号公報
　本発明は、接続端子との密着性、すなわち接合強度に優れるとともに、十分な強度を有する新規なセラミック基板を提供することを目的とする。
　上記目的を達成すべく、本発明は、非晶質相からなる母材と、前記母材中に分散してなる結晶質相からなる粒子とを具え、前記粒子の一部が前記母材の少なくとも一方の表面から突出していることを特徴とする、セラミック基板に関する。
　また、本発明は、非晶質相からなる母材、及び前記母材中に分散してなる結晶質相からなる粒子を有するセラミック焼成体を形成する工程と、前記セラミック焼成体の少なくとも一方の主面に対して、化学機械研磨を施す工程と、を具えることを特徴とする、セラミック基板の製造方法に関する。
　本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、セラミック基板の表面と接続端子との密着性、すなわち接続強度は、前記セラミック基板の表面に突出している結晶質相成分が極めて重要な役割を果たしていることを見出した。
　すなわち、本発明では、前記結晶質相成分（粒子）をセラミック基板の表面に露出させるのみに留まることなく、前記セラミック基板の表面から突出するようにしている。したがって、前記接続端子は、前記セラミック基板の前記突出した前記結晶質相成分（粒子）を介して形成されるようになる。この場合、前記結晶質相成分は、前記接続端子に対してアンカー効果を付与するようになるので、前記接続端子の、前記セラミック基板との接合強度が向上するようになる。
　また、上述のように、前記結晶質相成分（粒子）が、前記セラミック基板の表面から突出する場合、前記セラミック基板の表層部分からは、マイクロクラック等を含む脆化層が除去されている。したがって、前記セラミック基板自体の強度も向上させることができる。
　なお、上述したように、前記結晶質相成分（粒子）がセラミック基板の表面から突出し、さらに前記セラミック基板の表層部分の脆化層を除去するに際しては、上述した製造方法に従って、前記セラミック基板の前記表面に対し、化学機械研磨処理（ＣＭＰ）を施すことにより行うことができる。
　前記化学機械研磨処理は汎用の研磨処理方法であるが、一般には研磨対象物の表面の平滑性を向上させるために行われるものであり、前記研磨対象物は半導体材料や金属材料等が一般的である。これに対して、本発明では、化学機械研磨処理の研磨対象物としてセラミック材料を用い、従来と反して、前記材料の表面を粗化するために用いている。このような観点から、本発明では、汎用の化学機械研磨処理を用いてはいるものの、その思想及び実際の作用効果は従来の化学機械研磨処理によるものとは全く相異なるものである。
　なお、上記セラミック基板を、ガラス及び結晶性のフィラーから構成する場合、前記セラミック基板を構成する前記結晶質相は結晶性のフィラーからなり、他の非晶質相はガラスからなる。
　また、本発明の一態様において、前記母材から突出した前記粒子の割合を、前記母材の前記少なくとも一方の表面の面積に対して、０．３０～０．４５とすることができる。
　前記割合が０．４５を超えると、前記セラミック基板に占めるガラスの割合が減少してしまい、焼成処理中の収縮を十分抑制することができず、前記セラミック基板の寸法精度を十分に向上させることができない。一方、前記割合が０．３５よりも小さいと、表面に露出するフィラーの割合が小さくなってしまい、接続端子との密着強度が劣化してしまう場合がある。
　したがって、本態様のように、前記母材から突出した前記粒子の割合を、前記母材の前記少なくとも一方の表面の面積に対して、０．３０～０．４５とすることによって、得ようとするセラミック基板の寸法精度と、かかるセラミック基板への接続端子の密着強度とをバランスさせることができる。
　また、本発明の一態様では、前記母材の少なくとも一方の表面から突出してなる、前記粒子の一部の表面は平坦とすることができる。これによって、以下に説明する機能性セラミック基板を製造する場合に、セラミック基板と導電体との接触面積を増大させることができるので、前記導電体に対するアンカー効果を増すことができ、前記セラミック基板と前記導電体との密着性を増大させることができる。
　なお、本発明においては、前記セラミック焼成体の形成後であって、前記化学機械研磨処理の前において、前記セラミック焼成体の、前記化学機械研磨処理を施す面に対して、予め機械研磨処理を施すことができる。この機械研磨処理は、主としてセラミック基板の厚さを調整するために行うものである。
　前記機械研磨処理によって、前記セラミック焼結体の表層にはマイクロクラック等を含む脆化層が形成されるが、この脆化層は、後に行う前記化学機械研磨処理によって除去することができる。
　また、本発明の一態様においては、上述のようにして得たセラミック基板の、前記突出した結晶質相成分（粒子）を介して導電体を形成し、機能性セラミック基板とすることができる。この機能性セラミック基板は、セラミック基板の表面に導電体を有しているので、前記導電体の種類を適宜選択することによって、例えば、ウエハ検査用基板として使用することができる。
　以上説明したように、本発明によれば、接続端子との密着性、すなわち接合強度に優れるとともに、十分な強度を有する新規なセラミック基板を提供することができる。
本発明のセラミック基板の製造方法の一例を示す工程図である。 同じく、本発明のセラミック基板の製造方法の一例を示す工程図である。 同じく、本発明のセラミック基板の製造方法の一例を示す工程図である。 同じく、本発明のセラミック基板の製造方法の一例を示す工程図である。 同じく、本発明のセラミック基板の製造方法の一例を示す工程図である。 同じく、本発明のセラミック基板の製造方法の一例を示す工程図である。 本発明の機能性セラミック基板の一例を示す断面図である。 本発明のプローブカードの一例を示す断面図である。 化学機械研磨処理を行う前の、セラミック焼結体の表面状態（機械研磨処理のみ）を示す図である。 化学機械研磨処理を実施した後の、セラミック焼結体の表面状態を示す図である。
　以下、図面を参照しながら本発明の実施形態について説明する。
（セラミック基板）
　図１～図６は、本発明のセラミック基板の製造方法の一例を示す工程図である。なお、図４～図６では、前記製造方法における研磨工程を、セラミック焼結体の表面付近を拡大して示している。また、以下に示す製造方法はあくまで一例であって、本発明は以下の方法に限定されるものではない。
　最初に図１に示すように合計５つのグリーンシート１１１～１１５を準備し、これらを順次に積層してグリーンシート多層体１１を作製する。なお、グリーンシート１１２の主面には内部導体層１１２Ａが形成されており、グリーンシート１１３の主面及び裏面にも、同じく内部導体層１１３Ａが形成されている。また、グリーンシート１１４の主面にも同じく内部導体層１１４Ａが形成されている。
　また、グリーンシート１１２内には、内部導体層１１２Ａ及び１１３Ａを電気的に接続するビア導体層１１２Ｂが形成されており、グリーンシート１１４内には、内部導体層１１３Ａ及び１１４Ａを電気的に接続するビア導体層１１４Ｂが形成されている。さらに、グリーンシート１１１及び１１５内には、後に得るセラミック基板の外部導体層や接続端子等と内部導体層１１２Ａ及び１１４Ａ等とを電気的に接続するためのビア導体層１１１Ｂ及び１１５Ｂが形成されている。
　なお、本例では、グリーンシートの数を５つにしているが、必要に応じて任意の数とすることができる。例えば、単一のグリーンシートとすることもできる。また、内部導体層及びビア導体層の形態並びに数についても必要に応じて任意に設定することができる。さらに、内部導体層及びビア導体層を形成すべきグリーンシートについても、任意の選択し、設定することができる。
　グリーンシート１１１～１１５は、結晶性のフィラーと、ガラスとを含む。
　結晶性フィラーとしては、石英、アルミナ、酸化ジルコニウム、ムライト、フォルステライト、エンスタタイト、スピネル、マグネシア、ジルコン酸カルシウム、珪酸ストロンチウム、チタン酸カルシウム、チタン酸バリウム等を挙げることができる。特に結晶性に優れ、焼結時においても収縮せずに寸法精度を劣化させることがなく、また、最終的に得たセラミック基板の表面に形成する接続端子等との接続強度に優れる等の観点からアルミナが好ましい。
　ガラスは、少なくともＳｉＯ２を含み、さらに、Ａｌ２Ｏ３、Ｂ２Ｏ３、ＺｎＯ、ＰｂＯ、アルカリ土類金属酸化物及びアルカリ金属酸化物からなる群より選択される少なくとも１種の酸化物成分を含有するもの、例えば、ＳｉＯ２－Ｂ２Ｏ３系、ＳｉＯ２－Ｂ２Ｏ３－Ａｌ２Ｏ３系、ＳｉＯ２－Ｂ２Ｏ３－Ａｌ２Ｏ３－ＭＯ系（ＭはＣａ、Ｓｒ、Ｍｇ、ＢａまたはＺｎ）等のホウケイ酸ガラス；アルカリ珪酸ガラス；Ｂａ系ガラス；Ｐｂ系ガラス；Ｂｉ系ガラス等が挙げられる。
　なお、グリーンシート１１１～１１５を作製するに際しては、上述した結晶性フィラーとガラスとを、所定のバインダ及び必要に応じて溶剤、可塑剤等を混合してセラミックスラリーとした後、ドクターブレード法、圧延法、プレス法等の手法によって作製する。
　また、ビア導体層１１２Ｂ等を形成する場合は、上述のようにして形成したグリーンシートに対して孔あけ加工を実施した後、所定の導体を充填することによって形成する。なお、内部導体層１１２Ａ等は、上述のようにして形成したグリーンシートに対してスクリーン印刷、メッキ等を施すことによって形成する。
　内部導体層１１２Ａ及びビア導体層１１２Ｂ等は、Ａｇ，Ａｕ，Ａｇ／Ｐｔ合金、Ａｇ／Ｐｄ合金およびＣｕからなる群より選ばれる少なくとも一つを含むことが好ましい。これらの金属は電気的良導体であるとともに化学的に安定であるため、以下に説明する焼成の工程を経ても安定に存在することができ、導体層としての機能を失うことがない。
　次いで、図１に示す状態でグリーンシート多層体１１を焼成する。焼成雰囲気は、大気中とするが、不活性ガスや窒素ガス雰囲気を用いても問題無い。焼成温度は８００～１０００℃とすることができる。なお、焼成時間は１０分から１２０分である。すると、グリーンシート多層体１１は焼成されて、図２に示すようなセラミック焼成体１３となる。なお、上記焼成工程においては、適宜無収縮焼成技術を用いて行うこともできる。
　次いで、図３に示すように、セラミック焼成体１３の上面及び裏面に機械研磨処理を施し、セラミック焼成体１３の厚さを目的とするセラミック基板の厚さとほぼ等しくなるようにする（粗調整）。前記機械研磨処理は、例えばラップ研磨やポリッシュ研磨等の汎用の手法を用いることができる。
　その後、セラミック焼結体１３の、接続端子等の導電体を形成すべき前記上面に対して化学機械研磨処理を施す。この化学機械研磨処理は、薬液（酸またはアルカリ）と研磨剤とを用い、汎用の条件で行う。
　上記機械研磨処理を行う前は、例えば図４に示すように、セラミック焼結体１３は、非晶質相、すなわち上記ガラスからなる母材１３Ｂ中に、結晶質相、すなわち上記結晶性フィラーを含む粒子１３Ａが分散したような状態を呈する。
　その後、上記機械研磨処理を行うことにより、図５に示すように、セラミック焼結体１３の表層部分にはマイクロクラック等を含んだ脆化層１３１が形成される。次いで、上記化学機械研磨処理を施すことによって、図６に示すように、脆化層１３１が除去されるとともに、母材１３Ｂのエッチングレートが粒子１３Ａのエッチングレートよりも大きくなることに起因して、粒子１３Ａが母材１３Ｂの表面から突出するようになる。
　なお、粒子１３Ａの突出高さは１０ｎｍ以上である。また、突出高さの上限値は、母材１３Ｂを構成するガラスの種類、及び粒子１３Ａを構成する結晶性フィラーの種類等に依存するが、おおよそ５００ｎｍである。
　したがって、化学機械研磨後のセラミック焼結体１３をセラミック基板１４として用い、上記研磨面に対して接続端子等の導体層を形成することにより、前記導体層は、セラミック基板１４の表面に突出した粒子１３Ａのアンカー効果によって高い接続強度を呈するようになる。
　なお、本例では、セラミック材料に対して化学機械研磨処理を適用しているので、図６に示すように、粒子１３Ａが母材１３Ｂの表面から突出するという特異な現象を呈するようになる。一方、粒子１３Ａ自体の表面は、上記化学機械研磨処理によって平坦化されている。これは、従来の化学機械研磨処理による作用効果と同様である。なお、粒子１３Ａの表面が平坦であることによって、セラミック基板と導電体との接触面積を増大させることができるので、前記導電体に対するアンカー効果を増すことができ、前記セラミック基板と前記導電体との密着性を増大させることができる。
　また、上記化学機械研磨処理によって、セラミック焼結体１３の厚さの微調整が行われ、目的とするセラミック基板１４の厚さと同等となるようにする。
　なお、本例では、セラミック焼結体１３に対して上述のように機械研磨処理を実施しているが、かかる機械研磨処理を省略することもできる。この場合、セラミック焼結体１３の厚さの粗調整も上記化学機械研磨処理で行うことになる。但し、化学機械研磨処理の研磨速度が低いので、セラミック焼結体１３の厚さが目的とするセラミック基板１４の厚さと大きく異なるような場合は、前記化学機械研磨処理に長時間を要する場合がある。
　上記例では、セラミック焼結体１３の上面にのみ化学機械研磨処理を施したが、セラミック焼結体１３の下面に対しても化学機械研磨処理を施すことができる。
　また、研磨後のセラミック焼成体１３、すなわちセラミック基板１４の表面における粒子１３Ａの占有面積Ｓｒの、セラミック基板１４の表面全体の面積に対する割合は、０．３０～０．４５であることが好ましい。この占有面積を制御する方法としては、あらかじめセラミックグリーンシートを作製する際に調合するガラス粉末原料及び結晶粒子原料を結晶粒子原料体積／（結晶粒子原料体積＋ガラス粉末原料体積）＝０．３０～０．４５となる割合で混合しておくことによって達成することができる。
　前記割合が０．４５を超えると、セラミック基板１４中に占めるガラスの割合が減少してしまい、十分に緻密化ならびに収縮を抑制することができず、セラミック基板１４の寸法精度を十分に向上させることができないばかりでなく、セラミック基板の機械的特性も低下してしまう。一方、前記割合が０．３５よりも小さいと、表面に露出する粒子１３Ａ、すなわち結晶性フィラーの割合が小さくなってしまい、接続端子との密着強度が劣化してしまう場合がある。
　したがって、上述のように、セラミック基板１４の表面における粒子１３Ａの占有面積Ｓｒの、セラミック基板１４の表面全体の面積に対する割合を、０．３０～０．４５とすれば、セラミック基板１４の寸法精度と、セラミック基板１４への接続端子の密着強度とをバランスさせることができる。
　上記占有面積Ｓｒは、化学機械研磨処理を施した後の表面を電子顕微鏡（倍率２０００倍）で観察することによって導出することができる。なお、前記観察に際しては、得られた画像に対して適宜２値化処理等を実施することができる。
（機能性セラミック基板）
　次に、上述のようにして得たセラミック基板を利用した機能性セラミック基板について説明する。図７は、本発明の機能性セラミック基板の一例を示す断面図である。なお、上述した図１～図６に関するセラミック基板と同一あるいは類似の構成要素に関しては、同一の参照符号を用いている。
　図７に示す機能性セラミック基板２０は、上述のようにして得たセラミック基板１４を具えている。セラミック基板１４の第１の主面（下面）１４Ａ上には第１の外層導体２１が設けられ、セラミック基板１４の第２の主面（上面）１４Ｂ上には第２の外層導体２２が設けられている。また、第１の外層導体２１上には、隣接する外層導体２１に跨るようにして、電気検査用のマイクロプローブ２３が設けられている。
　第１の外層導体２１及び第２の外層導体２２は、例えばＴｉ／Cu／Ｎｉ／Ａｕ層が順に積層された積層構造とすることができる。このような積層構造は、Ｔｉ膜をスパッタリング法によって形成した後、順次Ｃｕメッキ、Ｎｉメッキ、Ａｕメッキを行うことによって形成することができる。
　また、第１の外層導体２１が形成されるセラミック基板１４の第１の主面１４Ａは、機械研磨処理に加えて化学機械研磨処理が施され、例えば図６に示すように、セラミック基板１４を構成する母材の表面から粒子の一部（その表面は平坦化されている）が突出したような形態を呈している。したがって、この粒子のアンカー効果によって、セラミック基板１４と外層導体２１、さらには外層導体２１を介したマイクロプローブとの接続強度が増すようになる。
　この結果、マイクロプローブ２３を用い、半導体基板、具体的にはシリコン（Ｓｉ）ウエハ上に形成されたＩＣに対して、マイクロプローブ２３を繰り返し接触させることにより、複数のシリコンウエハに対するＩＣの電気的検査を繰り返し実施した場合においても、接触時の圧力等によって、マイクロプローブ２３、すなわち第１の外層導体２１の、セラミック基板１４に対する接続不良を生ぜしめることなく、長期間に亘って安定した上記電気的検査を行うことができる。
　なお、第２の外層導体２２が形成されるセラミック基板１４の第２の主面１４Ｂは、第２の外層導体２２を介して、上述のようなプローブピンを形成して電気的検査に供することがない。したがって、セラミック基板１４と第２の外層導体２２との間に、さほど高い接続強度が要求されることがないので、上述のように、化学機械研磨処理を行うことなく、機械研磨処理のみで十分である。しかしながら、化学機械研磨処理を行うことを排除するものではない。
　セラミック基板１４内には内部導体１４１Ａ～１４５Ａが、複数層にわたって設けられている。また、これらの内部導体１４１Ａ～１４５Ａのいずれかの間、あるいは内部導体１４１Ａ～１４５Ａのいずれかと、第１の外層導体２１及び第２の外層導体２２とを接続すべく、層間接続導体１４１Ｂ～１４９Ｂが設けられている。具体的に、層間接続導体１４１Ｂによって、第１の外層導体２１と内部導体１４４Ａとが電気的に接続され、層間接続導体１４２Ｂによって、第１の外層導体２１と内部導体１４３Ａとが電気的に接続され、層間接続導体１４３Ｂによって、内部導体１４２Ａと第２の外層導体２２とが電気的に接続されている。
　また、層間接続導体１４４Ｂによって、内部導体１４３Ａと第２の外層導体２２とが電気的に接続され、層間接続体１４５Ｂによって、内部導体１４４Ａと第２の外層導体２２とが電気的に接続され、層間接続体１４６Ｂによって、内部導体１４２Ａと内部導体１４４Ａとが電気的に接続されている。
　さらに、層間接続導体１４７Ｂによって、内部導体１４４Ａと内部導体１４５Ａとが電気的に接続され、層間接続導体１４８Ｂによって、内部導体１４３Ａと内部導体１４５Ａとが電気的に接続され、層間接続導体１４９Ｂによって、内部導体１４５Ａと第２の外層導体２２とが電気的に接続されている。
　この結果、第１の外層導体２１及びプローブピン２３と第２の外層導体２２とが電気的に接続されるようになる。
　なお、図７に示す機能性セラミック基板２０は、例えば厚さ５ｍｍ×縦３００ｍｍ×横３００ｍｍの大きさとすることができる。これによって、個片化する以前の、直径φ３００ｍｍ（１２インチ）のシリコンウエハ上に形成された複数のＩＣに対して同時に電気的検査を行うことができる。すなわち、一回の電気的検査によって、多数のＩＣの電気的検査を行うことができるようになる。
（プローブカード）
　次に、上述のようにして得た機能性セラミック基板を用いたプローブカードについて説明する。図８は、本発明のプローブカードの一例を示す断面図である。なお、上述した図１～図６に関するセラミック基板及び図７に示す機能性セラミック基板と同一あるいは類似の構成要素に関しては、同一の参照符号を用いている。
　図８に示すプローブカード３０は、メタルフレーム３１を有しており、この下方に設けられた鍔３１１によって図７に示す機能性セラミック基板２０が固定されている。なお、図８において、機能性セラミック基板２０内に形成された内部導体及び層間接続導体は、簡略化のため記載を省略している。
　また、メタルフレーム３１を横方向に貫通するようにして、プリント基板３２が設けられている。プリント基板３２の、メタルフレーム３１から露出した端部の上面３２Ａには、接続端子３３が設けられている。この接続端子３３は、プローブカード３０によるシリコンウエハのＩＣに対する電気的検査を行うための電流供給源（電源）及び電気的検査を実施して得た検査信号（電流値）を計測するための、図示しない外部装置が設けられている。
　さらに、プリント基板３２の内部には、その両主面に対して略平行となるようにして内部導体３２１が設けられている。また、機能性セラミック基板２０の第２の外層導体２２上には接続端子３４が形成され、それぞれプリント基板３２内に形成された内部導体３２１と電気的に接続されている。この結果、機能性セラミック基板２０とプリント基板３２とが電気的に接続され、上述のように、プローブカード３０、すなわち機能性セラミック基板２０で、シリコンウエハ上に形成されたＩＣに対して電気的検査を実施した結果が、接続端子３３を介して外部装置により検出されるようになる。
（グリーンシートの作製）
　ＳｉＯ２，Ａｌ２Ｏ３，及びＢ２Ｏ３を主成分とするホウケイ酸系ガラス粉末とアルミナ粉末とを、重量比で５０：５０、総量で１ｋｇとなるようにしてアルミナ製のポットに入れ、さらにアクリル樹脂バインダ１２０ｇ、溶剤（ＭＥＫ）及び可塑剤（ＤＯＰ）を前記ポットに入れて、５時間混合し、セラミックスラリーを得た。次いで、このセラミックスラリーからドクターブレード法により厚み０．１５ｍｍのグリーンシートを得た。なお、前記アルミナ粉末の平均粒径は２μｍであり、比表面積は１ｍ２／ｇであった。
（セラミック基板の作製）
　上述のようにして得たグリーンシートに孔あけ加工を施すとともに導体を充填し、ビア導体層を形成するとともに、各グリーンシート上に内部導体層を形成して、図１に示すようなグリーンシート多層体を得た。次いで、このようにして得たグリーンシート多層体を、８５０℃で３０分間焼成し、図２に示すようなセラミック焼結体を得た。
　次いで、必要に応じて＃４００のアルミナ砥粒を用い、前記セラミック焼結体の一方の面にラップ研磨機により機械研磨処理を実施した後、化学機械研磨処理を実施した。なお、化学機械研磨処理は、アルカリ性溶液（ＰＨ１１）中にコロイダルシリカからなる研磨剤を用いて実施した。
　図９及び図１０に、化学機械研磨処理前後の、前記セラミック焼結体の表面状態を示す。図９は、化学機械研磨処理を行う前の状態（機械研磨処理のみ）の状態を示し、図１０は、化学機械研磨処理を実施した後の状態を示す。なお、これらの写真において、黒っぽい部分が結晶質、すなわちアルミナ粉末に相当し、白っぽい部分は非晶質、すなわちガラス質に相当する。
　図９及び図１０の状態を比較すると、図１０においては、アルミナ粉末の表面が平坦化していることが分かる。したがって、上記化学機械研磨処理を行うことによって、母材であるガラス質の表面から突出したアルミナ粉末の表面が平坦化されていることが分かる。
（セラミック基板の評価）
　上述のようにして得たセラミック基板の、アルミナ砥粒による研磨面上に、スパッタ、メッキ及び露光現像処理を行うことによって導体層を形成し、この導体層の接合強度を調べた。なお、接合強度は、スパッタ法およびメッキ法を用いて作製した薄膜を露光現像処理することにより□１００μｍ×ｔ４０μｍのパッドを作製し、そのパッドの側方より高さ１０μｍの高さにてシェアテスター（ＤＡＧＥ４０００）を用いてシェア強度を測定した。得られた強度とパッドの接着面積（１００００μｍ２）から接合強度を導出した。結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１から明らかなように、本発明にしたがって、セラミック焼結体に化学機械研磨処理を実施してセラミック基板を得た場合（実施例１～５）は、機械研磨処理の有無によらず、前記セラミック基板と前記導体層とは１５ｍｇ／μｍ２以上の高い接合強度を呈することが分かる。
　一方、表１から明らかなように、セラミック焼結体に化学機械研磨処理を実施しないでセラミック基板を得た場合（比較例１～５）は、前記セラミック基板と前記導体層との接合強度が低く、特に機械研磨処理のみで空焼きを実施しない場合に接合強度が低下していることが判明した。
　したがって、本実施例から、本発明に従ってセラミック焼結体に化学機械研磨処理を実施することにより、得られたセラミック基板の表面からフィラーからなる結晶質相の粒子が突出し、これによるアンカー効果に起因して、前記セラミック基板と前記導体層との接合強度が向上していることが判明した。
　以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。

Claims (11)

  1. 　非晶質相からなる母材と、
    　前記母材中に分散してなる結晶質相からなる粒子とを具え、
    　前記粒子の一部が前記母材の少なくとも一方の表面から突出していることを特徴とする、セラミック基板。
  2. 　前記非晶質相はガラスを含み、前記結晶質相は結晶性のフィラーを含むことを特徴とする、請求項１に記載のセラミック基板。
  3. 　前記母材から突出した前記粒子の割合が、前記母材の前記少なくとも一方の表面の面積に対して、０．３０～０．４５の割合であることを特徴とする、請求項１又は２に記載のセラミック基板。
  4. 　前記母材の少なくとも一方の表面から突出してなる、前記粒子の一部の表面は平坦であることを特徴とする、請求項１～３のいずれか一に記載のセラミック基板。
  5. 　非晶質相からなる母材、及び前記母材中に分散してなる結晶質相からなる粒子を有し、　前記粒子の一部が前記母材の少なくとも一方の表面から突出しているセラミック基板と、
    　前記セラミック基板の前記母材の前記少なくとも一方の表面上において、前記突出した粒子を介して形成された導電体と、
    　前記導電体に取り付けられた金属部と、
    を具えることを特徴とする、機能性セラミック基板。
  6. 　前記セラミック基板において、前記非晶質相はガラスを含み、前記結晶質相は結晶性のフィラーを含むことを特徴とする、請求項５に記載の機能性セラミック基板。
  7. 　前記セラミック基板において、前記母材から突出した前記粒子の割合が、前記母材の前記少なくとも一方の表面の面積に対して、０．３０～０．４５の割合であることを特徴とする、請求項５又は６に記載の機能性セラミック基板。
  8. 　前記母材の少なくとも一方の表面から突出してなる、前記粒子の一部の表面は平坦であることを特徴とする、請求項５～７のいずれか一に記載の機能性セラミック基板。
  9. 　請求項５～８のいずれか一に記載の機能性セラミック基板を具え、
    　前記金属部はプローブピンであることを特徴とする、プローブカード。
  10. 　非晶質相からなる母材、及び前記母材中に分散してなる結晶質相からなる粒子を有するセラミック焼成体を形成する工程と、
    　前記セラミック焼成体の少なくとも一方の主面に対して、化学機械研磨を施す工程と、
    を具えることを特徴とする、セラミック基板の製造方法。
  11. 　前記セラミック焼成体の形成後であって、前記化学機械研磨処理の前において、前記セラミック焼成体の前記少なくとも一方の主面に対して機械研磨処理を施す工程を具えることを特徴とする、請求項１０に記載のセラミック基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201017A (ja) * 2017-05-29 2018-12-20 京セラ株式会社 セラミック配線基板、プローブ基板およびプローブカード

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012101057A1 (de) * 2011-12-27 2013-06-27 Curamik Electronics Gmbh Verfahren zur Herstellung von DCB-Substraten
US8933717B2 (en) 2012-06-21 2015-01-13 International Business Machines Corporation Probe-on-substrate
WO2015048808A1 (en) * 2013-09-30 2015-04-02 Wolf Joseph Ambrose Silver thick film paste hermetically sealed by surface thin film multilayer
US9606142B2 (en) 2014-09-24 2017-03-28 International Business Machines Corporation Test probe substrate
US10001509B2 (en) * 2014-10-30 2018-06-19 Tongfu Microelectronics Co., Ltd. Semiconductor testing fixture and fabrication method thereof
US10006943B2 (en) * 2014-10-30 2018-06-26 Tongfu Microelectronics Co., Ltd. Semiconductor testing fixture and fabrication method thereof
TW202326957A (zh) * 2021-12-30 2023-07-01 漢民測試系統股份有限公司 測試基板及其製造方法及探針卡

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066015A (ja) * 1992-06-19 1994-01-14 Nec Corp ガラスセラミック多層配線基板の製造方法
JP2005126322A (ja) * 2003-09-29 2005-05-19 Ngk Spark Plug Co Ltd 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品
JP2005249527A (ja) * 2004-03-03 2005-09-15 Yamaha Corp プローブユニット
JP2007123468A (ja) * 2005-10-27 2007-05-17 Tdk Corp 薄膜電子部品用基板及びそれを用いた薄膜電子部品並びにそれらの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5978986A (ja) * 1982-10-28 1984-05-08 日産自動車株式会社 セラミツク部品の製造方法
JPH0575264A (ja) 1991-09-13 1993-03-26 Nec Corp ガラスセラミツクス多層配線基板の製造方法
JPH05235551A (ja) 1992-02-26 1993-09-10 Nec Corp ガラスセラミックス多層配線基板の製造方法
US6143421A (en) * 1992-09-17 2000-11-07 Coorstek, Inc. Electronic components incorporating ceramic-metal composites
JP2571026B2 (ja) 1994-10-18 1997-01-16 日本電気株式会社 半導体実装基板用素子接合パッド及び接合体
JPH08236938A (ja) 1995-02-28 1996-09-13 Hitachi Ltd 入出力ピン付き銅ガラスセラミック多層配線基板、入出力ピン付き銅ガラスセラミック多層配線基板の製造方法、および入出力ピン付き銅ガラスセラミック多層配線基板実装構造体
JP2003133814A (ja) * 2001-10-24 2003-05-09 Kyocera Corp 高周波用配線基板
KR101051197B1 (ko) 2003-09-29 2011-07-21 니혼도꾸슈도교 가부시키가이샤 박막 전자부품용 세라믹 기판 및 그 제조방법 및 이것을사용한 박막 전자부품
JP4955395B2 (ja) * 2004-09-06 2012-06-20 日本電気株式会社 テストキャリア
US7292055B2 (en) * 2005-04-21 2007-11-06 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
JP5235551B2 (ja) 2008-07-31 2013-07-10 キヤノン株式会社 画像処理装置およびその方法
JP5075264B1 (ja) 2011-05-25 2012-11-21 シャープ株式会社 スイッチング素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066015A (ja) * 1992-06-19 1994-01-14 Nec Corp ガラスセラミック多層配線基板の製造方法
JP2005126322A (ja) * 2003-09-29 2005-05-19 Ngk Spark Plug Co Ltd 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品
JP2005249527A (ja) * 2004-03-03 2005-09-15 Yamaha Corp プローブユニット
JP2007123468A (ja) * 2005-10-27 2007-05-17 Tdk Corp 薄膜電子部品用基板及びそれを用いた薄膜電子部品並びにそれらの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201017A (ja) * 2017-05-29 2018-12-20 京セラ株式会社 セラミック配線基板、プローブ基板およびプローブカード
JP7093227B2 (ja) 2017-05-29 2022-06-29 京セラ株式会社 セラミック配線基板、プローブ基板およびプローブカード

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