JP2005126322A - 薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 - Google Patents

薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品 Download PDF

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Abstract

【課題】 平滑性に優れた基板及びその製造方法並びに薄膜電子部品を提供する。
【解決手段】 本基板はセラミック基板2とその少なくとも一面側に形成されたグレーズ層3とを備え、層3のRa及びRyが所定値以下である。また、基板2の表面に形成されたガラス層24を加熱加圧処理して基板2上に層3を形成し、層3の表面を平坦化研磨してなる。更に、基板2とこれの少なくとも一面側に形成されたポアを有さない層3とを備え、層3の表面を平坦化研磨してなる。本電子部品は本基板1を備える。本基板は配線21を備えられる。本方法は、レジスト層形成、パターンニング、内部配線パターン端部形成、レジスト層除去、ガラス層形成、加熱加圧処理、平坦化研磨の各工程をこの順に備える。更に、ガラス層形成、加熱加圧処理、レジスト層形成、パターンニング、エッチング、内部配線パターン端部形成、平坦化研磨の各工程をこの順に備える。
【選択図】 図1

Description

本発明は薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品に関する。更に詳しくは、優れた平滑性を要する薄膜電子部品に用いられるセラミック基板、及びその製造方法、並びにこれを用いた薄膜電子部品に関する。

近年、小型且つ大容量の薄膜キャパシタ等の薄膜を利用した薄膜電子部品が多く求められている。これらの薄膜電子部品、例えば、薄膜キャパシタでは、導体層及び誘電体層の厚さを可能な限り薄くすることが必要になる。このため、各層の形成にはスパッタリング法、CVD法及びゾル・ゲル法等の主に薄膜形成技術が用いられる。しかし、この薄層を形成するには、その下地となる基板の表面状態が大きく影響する。基板表面が十分に平坦でない場合は、所望の特性が安定して得られず、更には、導体層では層間の絶縁が不十分となる等、種々の問題を生じることとなる。この特に高い精度の平坦面が得られる基板として、下記特許文献1及び特許文献2に示されるように、セラミック基板の表面をガラスコーティングしたグレーズドセラミック基板が知られている。

特開2001−044073号公報 特開2003−017301号公報

上記特許文献1では、平坦性をあげるためにガラスコーティング等の平坦化膜を堆積してもよいことが述べられている。同様に、特許文献2では、グレーズドアルミナ基板を用いることにより平坦面が得られることが示されている。しかし、従来のグレーズドセラミック基板では、特許文献2にも示されているように、99.5%以上の高純度アルミナ基板を用いたとしてもグレーズドセラミック基板表面の算術平均粗さRaは小さくとも30nm程度である。近年の薄膜電子部品に対する要求からすると、更に高い精度の平坦面が求められているが従来の技術では困難である。
本発明は、上記に鑑みてなされたものであり、特に高い精度の平坦面を確実且つ容易に、更には安価に得ることができる薄膜電子部品用セラミック基板及びその製造方法並びにこれを用いた薄膜電子部品を提供することを目的とする。

本発明者らは、グレーズド基板についての検討を行った結果、グレーズド基板の平坦化は、ガラスに内包され易い気泡に大きく影響されることを見知した。グレーズド基板では、ガラスペーストを塗布した後、塗布されたガラスペーストを加熱してガラスを層状化する。しかし、溶融ガラスの粘度は高く、ペースト中の有機物は焼失させつつも気泡は内包させずに加熱することは、従来の手段では困難であった。また、例えば、形成されたガラス表面に直接導体層を配置する構造も考えられることなどから、ガラス組成を、加熱及び脱泡の観点のみから選択することはできない。
そこで、本発明者らは、グレーズドセラミック基板においてより高い精度の平坦面を確実且つ容易に、更には、広範な材料選択が可能なように製造する方法を検討し、塗布されたガラスペーストを加熱する際に同時に加圧することで課題を解決することを考えた。その結果、従来のグレーズドセラミック基板の表面粗さから比べて、驚く程高い精度の平坦面が得られることを見出した。更に、この方法ではグレーズ層を形成する基板として表面粗さの大きな汎用の安価な基板を用いてもなんら問題なく、高い精度の平坦面が得られることを見出した。本発明はこれらの知見に基づき完成されたものである。

即ち、本発明は以下に示す通りである。
(1)基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側に形成されたグレーズ層と、を備え、該グレーズ層の表面の算術平均粗さRaは0.02μm以下であり、且つ、最大高さRyは0.25μm以下であることを特徴とする薄膜電子部品用セラミック基板(以下、「本発明の第1観点に係る薄膜電子部品用セラミック基板」ともいう)。
(2)上記グレーズ層は、厚さが10〜100μmである上記(1)に記載の薄膜電子部品用セラミック基板。
(3)上記グレーズ層を構成するガラスは、Si、Al、B、Ca及びOを主成分とする上記(1)又は(2)に記載の薄膜電子部品用セラミック基板。
(4)基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して該基部用セラミック基板上にグレーズ層を形成し、該グレーズ層の表面を平坦化研磨してなることを特徴とする薄膜電子部品用セラミック基板(以下、「本発明の第2観点に係る薄膜電子部品用セラミック基板」ともいう)。
(5)基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側に形成されたポアを有さないグレーズ層と、を備え、該グレーズ層の表面を平坦化研磨してなることを特徴とする薄膜電子部品用セラミック基板(以下、「本発明の第3観点に係る薄膜電子部品用セラミック基板」ともいう)。
(6)配線パターンを内部に備える上記(1)乃至(5)のうちのいずれかに記載の薄膜電子部品用セラミック基板。
(7)上記(1)乃至(6)のうちのいずれに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
(8)上記薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、該キャパシタ部は、対向する2層の該キャパシタ用導体層間に該キャパシタ用誘電体層が配置されるように、該キャパシタ用導体層と該キャパシタ用誘電体層とが交互に積層されてなる上記(7)に記載の薄膜電子部品。
(9)表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にレジスト層を形成するレジスト層形成工程と、
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じたパターンニング孔を形成するパターンニング工程と、
該パターンニング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程と、
該内部配線パターン端部の少なくとも一部が埋没されるように、該基部用セラミック基板の表面にガラス層を形成するガラス層形成工程と、
加熱加圧処理を施し、該基部用セラミック基板の表面にグレーズ層を形成する加熱加圧処理工程と、
該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程と、をこの順に備えることを特徴とする薄膜電子部品用セラミック基板の製造方法。
(10)表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
加熱加圧処理を施し、該基部用セラミック基板上にグレーズ層を形成する加熱加圧処理工程と、
該グレーズ層上にレジスト層を形成するレジスト層形成工程と、
該レジスト層をパターンニングして、該内部配線パターンの該端面に通じることとなるパターンニング孔を形成するパターンニング工程と、
該パターンニング孔から該グレーズ層をエッチングして該内部配線パターンの該端面に通じたエッチング孔を形成するエッチング工程と、
パターンニングされた該レジスト層を除去するレジスト層除去工程、及び、該エッチング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程と、をこの順に備えることを特徴とする薄膜電子部品用セラミック基板の製造方法。

本発明の第1観点に係る薄膜電子部品用セラミック基板によると、高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
本発明の第2観点に係る薄膜電子部品用セラミック基板によると、高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
グレーズ層の厚さが10〜100μmである場合は、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。
ガラス層を構成するガラスがSi、Al、B、Ca及びOを主成分とする場合は、特に高い精度の平坦面が得られ、また、グレーズ面に直接導体層を形成でき、信頼性の高い薄膜電子部品を安定して得ることができる。
本発明の第3観点に係る薄膜電子部品用セラミック基板によると、高い精度の平坦面を有するため、信頼性の高い薄膜電子部品を安定して得ることができる。また、信頼性の高い薄膜電子部品を安価に得ることができる。
配線パターンを内部に備える場合は、得られる薄膜電子部品上に別の電子部品を搭載することができるなど、部品の小型化に寄与する薄膜電子部品用セラミック基板とすることができる。

本発明の薄膜電子部品は、高い精度の平坦面を有する基板が用いられているため、精度及び信頼性に優れる。
本発明の薄膜電子部品用セラミック基板上に、所定のキャパシタ部を備える薄膜電子部品によると、安定した電気特性を発揮でき、短絡等を生じず、高い信頼性を有するキャパシタ機能を有するものとすることができる。
本発明の第1観点に係る薄膜電子部品用セラミック基板の製造方法によれば、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。
本発明の第2観点に係る薄膜電子部品用セラミック基板の製造方法によれば、確実且つ容易に高い精度の平坦面を有する薄膜電子部品用セラミック基板を得ることができる。

本発明について、以下詳細に説明する。
[1]薄膜電子部品用セラミック基板
本発明の第1観点に係る薄膜電子部品用セラミック基板は、基部用セラミック基板と、基部用セラミック基板の少なくとも一面側に形成されたグレーズ層と、を備え、グレーズ層の表面の算術平均粗さRaは0.02μm以下であり、且つ、最大高さRyは0.25μm以下であることを特徴とする。

上記「基部用セラミック基板」は、薄膜電子部品用セラミック基板の基部をなすセラミック基板である。また、後述するグレーズ層を支持する基板である。この基部用セラミック基板は、1層のみからなってもよく、2層以上からなってもよい。また、内部に配線パターンを備えてもよく、備えなくてもよい。
基部セラミック基板を構成するセラミック成分は特に限定されないが、耐熱性及び機械的強度に優れるものが好ましい。このようなセラミック成分のうち主となるセラミック成分(以下、単に「主セラミック成分」という。通常、全体に対して40質量%以上含有される。)としては、例えば、アルミナ、ジルコニア、シリカ及びマグネシア等が挙げられる。これらのなかでもアルミナが好ましい。優れた絶縁性、耐熱性、機械的強度及び熱安定性等を備え、汎用性が高く、且つ安価に得られるからである。
主セラミック成分としてアルミナが含有される場合、その含有量は特に限定されないが、ガラスセラミック混合層(基部用セラミック基板の表面部にガラスが浸透して形成される混合層)を除き、更には、内部配線パターン等を備える場合はこれらを除くセラミック部分全体を100質量%とした場合に40質量%以上(より好ましくは70〜99質量%、更に好ましくは85〜98質量%)であることが好ましい。40質量%以上であれば、アルミナの備える上記性質を十分に発揮させることができる。

また、主セラミック成分以外にも副セラミック成分(通常、全体に対して40質量%未満含有される)として、マグネシア、カルシア、シリカ及びホウ酸等を含有できる。但し、主セラミック成分と副セラミック成分とは異なるものである。また、主セラミック成分及び副セラミック成分以外にも、焼結助剤等に由来する他のセラミック成分が含有されていてもよい。これら主セラミック成分、副セラミック成分及びその他のセラミック成分は、各々1種のみが含有されてもよく、2種以上が含有されてもよい。

更に、基部用セラミック基板を構成する素基板(グレーズ層を形成する前の基板)としては、どのような基板を用いてもよい。即ち、例えば、セラミック基板、ガラスセラミック基板、及びその他の基板を用いることができる。これらのなかでも、ガラスが含有されない素基板か、又は、ガラスが含有されてもその含有量が少ない素基板が好ましい。この素基板にガラスが含有される場合、その含有量は、素基板全体を100体積%とした場合に40体積%以下(より好ましくは20体積%以下、更に好ましくは15体積%以下)であることが好ましい。更に、素基板に含有されるガラスに比べてグレーズ層を構成するガラスは、屈伏点が高い(例えば、100℃以上高いことが好ましい)ものであることがより好ましく、更には、軟化点も高い(例えば、100℃以上高いことが好ましい)ガラスであることが特に好ましい。これにより、キャパシタ用の基板として用いた場合においても、高温における製造工程に耐えられ、十分な機械的強度を発揮でき、高い耐久性を有する薄膜電子部品を得ることができる。

更に、基部セラミック基板のグレーズ層が形成される表面の表面粗さは特に限定されず、後述するグレーズ層から露出されない程度の表面粗さであればよい。即ち、少なくとも最大高さRyが、グレーズ層の厚み(通常、研磨後の厚み)よりも小さければよい。例えば、グレーズ層の厚みが50μmである場合には、基部セラミック基板表面のRyは50μm未満であればよい。また、基部セラミック基板の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、通常、200μm以上(好ましくは200〜2000μm、より好ましくは300〜1000μm)である。200μm以上であれば、薄層電子部品用セラミック基板に十分な機械的強度を付与できる。

上記「グレーズ層」は、その表面の算術平均粗さRaが0.02μm以下であり、且つ、最大高さRyが0.25μm以下であるガラスからなる層である。このグレーズ層は、基部セラミック基板の一面のみに形成されていてもよく、基部セラミック基板の両面に形成されていてもよい。更に、Ra0.015μm以下且つRy0.25μm以下とすることができ、特にRa0.010μm以下且つRy0.20μm以下とすることができる。この表面を得るための研磨の有無は限定されない。研磨を行う場合は、その研磨方法は限定されず、例えば、機械研磨、化学機械研磨及び化学研磨等を用いることができる。

また、このグレーズ層は、ポアを有さないものであることが好ましい。ポアを有さないとは、異なる少なくとも10箇所以上の積層方向の断面における任意の100μm四方の領域に長径0.2μm以上のポアが認められないことを意味する。即ち、グレーズ層内にポアをほとんど有さない極めて緻密な緻密グレーズ層である。但し、「積層方向の断面」とは、基板用セラミック基板に対してグレーズ層が積層されている方向に垂直な断面であり、また、「観察」は、通常2000倍以上に拡大した像において行うものである。このグレーズ層は、基部セラミック基板の一面のみに形成されていてもよく、基部セラミック基板の両面に形成されていてもよい。

このポアを有さないグレーズ層を得る方法は特に限定されないが、例えば、ガラス層を加熱加圧処理することにより得ることができる。この加熱加圧処理は、例えば、用いるガラスの屈伏点よりも100℃低い温度(以下、この温度を「Td−100」ともいう)より高温(この温度は「Td−100以上の温度」である)にまで加熱且つ0.5MPa以上(好ましくは0.5〜200MPa、より好ましくは0.5〜50MPa)に加圧して行うことが好ましい。尚、ガラス粉末を含有する層(焼き付けを行うとガラス層になる層)に対して焼き付け処理を行わず、加熱加圧処理を直接施しても上記グレーズ層を得てもよい。

また、本第1観点に係る薄膜電子部品用セラミック基板において、グレーズ層は、上記のようにポアを有さない(内部にも表面にも)ものであることが好ましいが、例えば、内部にはポアを有するが表面にはポアを有さず上記所定の範囲の表面粗さとなるガラスからなる層であってもよい。このグレーズ層(内部にはポアを有するが表面にはポアを有さない)の形成方法は特に限定されないが、ガラス粉末を含有する層を、そのガラスの軟化点以上の温度まで加熱する(焼き付けする)ことで得ることができる。この加熱の温度は、例えば、屈伏点が700〜780℃程度のガラスでは、800〜1200℃(より好ましくは900〜1100℃)とすることが好ましい。加熱後のガラスからなる層の表面にポアが認められる場合、更に加熱して表面のポアの除去を行うこともできる。

このグレーズ層を構成するガラスは特に限定されないが、耐熱性、絶縁性及び機械的強度に優れるものが好ましい。このガラスを構成するガラス成分としては、例えば、通常、少なくともSi、Al及びOを含有する。更に、他の元素として、B、Ca、Mg、Sr、Ba、V、Cr、Mn、Co、Ni、Ga、Y、Zr、Nb、Mo、Tc、In、Sn、Ta、W、Re、Bi、各ランタノイド元素及び各アクチノイド元素等を含有できる。これらの他の元素のなかでも、B、Ca、Mg及びBa等が好ましく、B及びCaがより好ましい。これらの他の元素は1種のみが含有されてもよく、2種以上が含有されてもよい。これらの各元素は、上記各元素のうちの金属元素2種以上を含む複酸化物として含有されてもよい。一方、アルカリ金属元素、P及びPb等は、実質的に含有されないことが好ましい。更に、特に絶縁性に優れたガラスとする場合には、前述のうちの遷移金属も含有しないことが好ましい。

特にSi、Al、B、Ca及びOを主成分とすることが好ましい。即ち、グレーズ層全体を100質量%とした場合に、SiをSiO換算、AlをAl換算、BをB換算、CaをCaO換算した合計含有量が80質量%以上(より好ましくは90質量%、更に好ましくは95質量%以上)であることが好ましい。
更には、ガラス全体を100質量%とした場合に、SiをSiO換算で50〜70質量%(より好ましくは55〜65質量%)、且つ、AlをAl換算で3〜15質量%(より好ましくは5〜10質量%)含有するものとすることができ、更に加えて、BをB換算で10〜30質量%(より好ましくは15〜25質量%)、CaをCaO換算で3〜20質量%(より好ましくは5〜15質量%)含有するものとすることができる。

このガラスの転移点は特に限定されないが、600℃以上(より好ましくは630℃以上、通常700℃以下)であることが好ましい。
また、このガラスの軟化点は特に限定されないが、750℃以上(より好ましくは800℃以上、通常1200℃以下)であることが好ましい。

更に、このガラスの屈伏点は特に限定されないが、750℃以上(より好ましくは800℃以上、通常1200℃以下)であることが好ましい。本薄膜電子部品用セラミック基板を用いた薄膜電子部品を製造する際に加えられる作業温度は、通常、700℃程度が最も高いものである。このため、屈伏点が750℃以上であればグレーズ層表面の平坦性を十分に保持できるからである。即ち、後工程でグレーズ層を構成するガラスが700℃以上に加熱される工程をふくむ場合に特に適する。このような工程とは、例えば、ゾル・ゲル法を用いたキャパシタ部形成工程が挙げられる。尚、このガラスの屈伏点は700℃以上であればよく、例えば、屈伏点が700〜800℃のものを用いることができる。
従って、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。また、これを用いて薄膜電子部品を形成する際に通常加えられる作業温度においても平坦性が保持されるため、信頼性の高い薄膜電子部品を安定して得ることができる。

特にグレーズ層を構成するガラスが、Si、Al、B、Ca及びOを主成分とし、アルカリ金属元素、P、Pb及び遷移金属を含有せず、且つ、屈伏点が750℃以上(700℃以上でもよい)である場合は、高温耐熱性を発揮できる。また、特に高温において、更に、長期使用において高い耐マイグレーション特性を発揮できる。このため、本発明の薄膜電子部品用セラミック基板を用いた薄膜電子部品では、更に優れた信頼性を発揮させることができる。尚、上記「アルカリ金属元素、P、Pb及び遷移金属を含有しない」とは、グレーズ層全体を100質量%とした場合に、アルカリ金属(Aとする)はAO換算で0.02質量%以下、PはP換算で0.02質量%以下、PbはPbO換算で0.02質量%以下、遷移金属は最も安定な酸化数の酸化物に換算して0.02質量%以下であることを意味する。

また、グレーズ層の形状及び大きさは特に限定されない。更に、その厚さも特に限定されないが、100μm以下(より好ましくは70μm以下、更に好ましくは50μm以下、通常10μm以上)であることが好ましい。通常、グレーズ層の表面は研磨により平坦化されるが、グレーズ層の厚さはこの研磨により基部用セラミック基板が露出されない程度の厚さを有すればよい。通常、研磨精度から最低10μm以上の厚さが必要である。また、グレーズ層の厚さが上記範囲であれば、後述する内部に配線パターンを備える場合には、グレーズ層内に形成される内部配線パターン端部の高さを抑えることができる。

本薄膜電子部品用セラミック基板は、配線パターンを内部に備えることができる。上記「配線パターン」は、本薄膜電子部品用セラミック基板の少なくとも内部に形成されたものである。このような配線パターンとしては、薄膜電子部品用セラミック基板に形成されるビア配線(図14の21)が挙げられる。ビア配線は、例えば、薄膜電子部品用セラミック基板の表面側と裏面側とを導通する配線パターンである。このビア配線を構成する導電材料は特に限定されないが、例えば、タングステン、モリブデン、金、白金、銀、パラジウム、銅及びニッケル等を用いることができる。これらの導電性材料は1種のみを用いてもよく、2種以上を用いてもよい。
更に、このビア配線の形状は特に限定されないが、通常、積層方向に各層を貫通する円柱形状である。また、その直径も特に限定されないが、例えば、50〜200μmとすることができる。
また、上記のビア配線以外にも、薄膜電子部品を構成する電極層と同様に平面方向に形成された配線パターンを備えることもできる。即ち、例えば、通常の導通用配線、抵抗用配線、インダクタンス用配線、及び、ボンディングパッド等が挙げられる。

本第2観点に係る薄膜電子部品用セラミック基板は、基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して基部用セラミック基板上にグレーズ層を形成し、グレーズ層の表面を平坦化研磨してなることを特徴とする。

上記「基部用セラミック基板」は、第1観点に係る薄膜電子部品用セラミック基板における「基部用セラミック基板」をそのまま適用できる。この基部用セラミック基板は、焼成されたセラミック基板をそのまま用いてもよいが、セラミック特有の反り等に起因する起伏を除去する程度に研磨して平面だしを行ったのち用いることが好ましい。
上記「グレーズ層」は、加熱加圧処理を経て得られる層である。
このグレーズ層としては、その表面粗さは限定されないこと以外は、第1観点に係る薄膜電子部品用セラミック基板におけるグレーズ層をそのまま適用できる。その表面粗さは、Raは0.02μm以下(更には0.015μm以下、特に0.010μm以下)とすることができる。また、Ryは0.25μm以下(更には0.20μm以下)とすることができる。更に、Ra0.02μm以下且つRy0.25μm以下(更にはRa0.015μm以下且つRy0.25μm以下、特にRa0.010μm以下且つRy0.20μm以下)とすることができる。更に、異なる少なくとも10箇所以上の積層方向の断面における任意の100μm四方の領域に長径0.2μm以上のポアが認められないガラス層であるものとすることができる。

上記「ガラス層」は、加熱加圧処理されていないガラスからなる層である。このガラス層は、通常、内部にはボイド(ポアに同義)を有する。即ち、ポアを有する点において加熱加圧処理されたグレーズ層と異なる。このガラス層を構成するガラスは、第1観点に係る薄膜電子部品用セラミック基板の「グレーズ層を構成するガラス」をそのまま適用できる。また、このガラス層の形状及び大きさは特に限定されない。また、その厚さも特に限定されないが、固化された状態における厚さが基部セラミック基板の最大高さRyよりも10μm以上厚いガラス層となるものであることが好ましい。例えば、0.05〜1mmとすることができる。このガラス層の形成方法も特に限定されないが、例えば、後述するガラス粉末を含有する層を焼き付けて得ることができる。

焼き付けとは、ガラス粉末を含有する層を、含有されるガラス粉末を構成するガラスの軟化点以上の温度まで加熱してガラスを層状化することである。この焼き付け温度は、用いるガラスの組成により適宜の温度であるが、例えば、屈伏点が700〜780℃程度のガラスでは、焼き付け温度は800〜1200℃(より好ましくは900〜1100℃)とすることが好ましい。また、焼き付け雰囲気も特に限定されず、基部用セラミック基板内に含まれる内部配線パターンを構成する導体材料等により適宜選択することが好ましい。即ち、例えば、導体材料が金及び白金を主成分とする場合は大気雰囲気で行うことが好ましく、銅、ニッケル、タングステン及びモリブデン等の酸化され易い導体材料を主成分とする場合には非酸化性雰囲気で行うことが好ましい。

ガラス粉末を含有する層の形状、大きさ及び厚さは特に限定されない。この層に含有されるガラス粉末は、第1観点に係る薄膜電子部品用セラミック基板の「グレーズ層を構成するガラス」からなる粉末である。この粉末の形状は特に限定されない。また、大きさも特に限定されないが、通常、平均粒径0.1〜100μmのものを用いる。この範囲であれば軟化させ易く又は作業性もよい。
このガラス粉末を含有する層の形成方法は特に限定されない。例えば、ガラス粉末を含有するペースト(以下、単に「ガラスペースト」という)を塗布して得ることができる。また、ガラス粉末を分散させたスラリー中に基部用セラミック基板を載置してガラス粉末を沈降堆積させた後、スラリー内から取り出し、乾燥させて得ることができる。更に、ガラス粉末を直接振りかける等してガラス粉末のみからなる層を形成して得ることができる。これらの方法のなかでも、ガラスペーストを塗布して得ることが作業性等の面から好ましい。

このガラスペーストを用いる場合、ガラスペーストには、ガラス粉末以外に、通常、有機成分が含有される。この有機成分は、主としてガラスペーストに成形性等を付与するものである。有機成分としては、通常、バインダが含有される。バインダとしては、エチルセルロース系樹脂、ブチラール系樹脂及びアクリル系樹脂等が挙げられる。これらは1種のみを用いてもよく、2種以上を併用してもよい。その他、可塑剤、分散剤及び溶剤等が含有できる。これらは1種のみが含有されてもよく、2種以上が含有されてもよい。また、このガラスペーストには、無機成分であるか有機成分であるかを問わず、分散剤、レベリング剤成分、滑剤成分、消泡剤成分及び酸化防止剤成分等を含有できる。これらは1種のみが含有されてもよく、2種以上が含有されてもよい。
このガラスペーストの粘度は特に限定されないが、例えば、1〜1000Pa・s(より好ましくは20〜500Pa・s)とすることができる。
ガラスペーストを塗布する方法は特に限定されず、ガラスペーストの粘度及び性状等により適宜選択することが好ましい。例えば、前記のようにガラスペーストの粘度が1〜1000Pa・sである場合には、スクリーン印刷、ドクターブレード法及びカーテンコータ印刷等により塗布することができる。これらのなかではスクリーン印刷及びドクターブレード法が好ましい。また、粘度が上記粘度範囲の下限値未満である場合には、スピンコート、ディップコート及び吹き付け塗布(インクジェット法及びサーマル法等を含む)等により行うこともできる。

上記「加熱加圧処理」は、ガラス層を加熱しながら加圧する処理である。この加熱方法及び加圧方法は特に限定されない。例えば、等方加圧であってもよく、一軸加圧であってもよい。また、圧力媒体も気体、粉体及び液体のいずれであってもよい。これらのうちでは等方加圧が好ましく、圧力媒体は気体であることが好ましい。このような方法としては、ホットアイソスタティックプレス法(以下、単に「HIP法」という)が挙げられる。
また、ガラス層を加熱加圧処理する際には、ほぼ固化状態のガラス層に対して加熱加圧処理を施してもよいが、予めガラス層を予備加熱して流動性を有する状態にしておくことが好ましい。この流動性を有する状態にすることによりガラス層内からボイドを効果的に出すことができる。流動性を有する状態とは、通常、ガラス層を構成するガラスの屈伏点から100℃低い温度(Td−100)より高い温度(この温度は「Td−100以上の温度」である)で加熱されている状態をいうものとする。
この加熱加圧処理前の予備加熱は、前述のガラス粉末を含有する層を用いる場合、ガラス粉末を含有する層を焼き付けてガラス層とする工程と、連続的に行ってもよく別工程で行ってもよい。更に、予備加熱は、加熱加圧処理と連続的に行ってもよく別工程で行ってもよい。

この加熱加圧処理における加熱温度は特に限定されず、用いるガラスの特性によって適宜の温度とすることが好ましいが、通常、700℃以上(好ましくは750〜1000℃、より好ましくは750〜900℃)である。また、加圧圧力も特に限定されず、用いるガラスの特性によって適宜の圧力とすることが好ましいが、通常、0.5MPa以上(好ましくは0.5〜200MPa、より好ましくは0.5〜50MPa)である。更に、加熱温度700℃以上且つ加圧圧力0.5MPa以上であることが好ましく、加熱温度750〜1000℃且つ加圧圧力0.5〜200MPaであることがより好ましく、加熱温度750〜900℃且つ加圧圧力0.5〜50MPaであることが更に好ましい。この範囲であれば、特に高い精度の平坦面が得られ、信頼性の高い薄膜電子部品を安定して得ることができる。

上記「平坦化研磨」は、加熱加圧処理により得られたグレーズ層の表面を平坦に研磨することである。この研磨方法は特に限定されず、機械研磨であってもよく、化学機械研磨であってもよく、化学研磨であってもよい。

本発明の第3観点に係る薄膜電子部品用セラミック基板は、基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側に形成されたポアを有さないグレーズ層と、を備え、該グレーズ層の表面を平坦化研磨してなることを特徴とする。

上記「基部用セラミック基板」は、前記第1観点に係る薄膜電子部品用セラミック基板における基部用セラミック基板をそのまま適用できる。

上記「グレーズ層」は、ポアを有さないものである。ポアを有さないとは、異なる少なくとも10箇所以上の積層方向の断面における任意の100μm四方の領域に長径0.2μm以上のポアが認められないことを意味する。即ち、グレーズ層内にポアをほとんど有さない極めて緻密な緻密グレーズ層である。但し、「積層方向の断面」とは、基板用セラミック基板に対してグレーズ層が積層されている方向に垂直な断面であり、また、「観察」は、通常2000倍以上に拡大した像において行うものである。このグレーズ層は、基部セラミック基板の一面のみに形成されていてもよく、基部セラミック基板の両面に形成されていてもよい。
更に、このグレーズ層は平坦化研磨されてなるものである。上記「平坦化研磨」は、上記第2観点に係る薄膜電子部品用セラミック基板における平坦化研磨をそのまま適用できる。
このグレーズ層の表面粗さは特に限定されないが、算術平均粗さRaが0.02μm以下であり、且つ、最大高さRyが0.25μm以下であることが好ましい。更に、Ra0.015μm以下且つRy0.25μm以下とすることができ、特にRa0.010μm以下且つRy0.20μm以下とすることができる。

このグレーズ層を構成するガラスは特に限定されず、その組成、転移点、軟化点及び屈伏点等は、前記第1観点に係る薄膜電子部品用セラミック基板における各々をそのまま適用できる。更に、このグレーズ層の形状及び大きさ等は特に限定されず、前記第1観点に係る薄膜電子部品用セラミック基板における各々をそのまま適用できる。
また、このグレーズ層は、従来のグレーズ層に比べて緻密な緻密グレーズ層である。グレーズ層が緻密であるために上記表面粗さを達することが可能である。緻密とは、グレーズ層の最表面(通常、研磨後の最表面)にポアを有さないことを意味する。

また、本第1観点、本第2観点及び本第3観点の各々に係る薄膜電子部品用セラミック基板は、基部用セラミック基板と、基部用セラミック基板の少なくとも一面側に形成されたグレーズ層と、基部用セラミック基板及びグレーズ層の内部に形成された配線パターンと、を備え、
配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちのグレーズ層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されているものとすることができる。

配線パターンは、一端が本薄膜電子部品用セラミック基板の表面のうちのグレーズ層の表面に露出され、且つ、他端が本薄膜電子部品用セラミック基板の他の表面に露出されている。即ち例えば、本薄膜電子部品用セラミック基板が一面にのみグレーズ層を備える場合には、配線パターンの他端は、基部用セラミック基板の裏面側の表面に露出してもよく、基部用セラミック基板の側面に露出してもよい。更に、本薄膜電子部品用セラミック基板がその両面にグレーズ層を備える場合には、配線パターンの他端は、裏面側のグレーズ層表面に露出することができる。即ち、配線パターンは、薄膜電子部品用セラミック基板を表裏に貫通して形成されていてもよく、グレーズ層を備える表面側と基部セラミック基板の側面とに連通して形成されていてもよい。内部配線パターンは、この他の点においては、前記第1観点に係る薄膜電子部品用セラミック基板における「内部配線パターン」をそのまま適用できる。

[2]薄膜電子部品
本発明の薄膜電子部品は、本発明の薄膜電子部品用セラミック基板を備えることを特徴とする。
上記「薄膜電子部品用セラミック基板」は、前記本発明の薄膜電子部品用セラミック基板をそのまま適用できる。この薄膜電子部品用セラミック基板の全体の厚さは特に限定されないが、通常、200〜2000μm(好ましくは300〜1000μm)である。
本発明の薄膜電子部品としては、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニット等が挙げられる。

本電子部品では、薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、キャパシタ部は、対向する2層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなるものとすることができる。
即ち、薄膜キャパシタ及び薄膜キャパシタを搭載した電子部品ユニットである。

上記「キャパシタ部」は、キャパシタ用導体層及びキャパシタ用誘電体層が薄膜電子部品用セラミック基板上に積層された構造を有し、対向する2層のキャパシタ用導体層間にキャパシタ用誘電体層が配置されるように、キャパシタ用導体層とキャパシタ用誘電体層とが交互に積層されてなる(図14参照)。
上記「キャパシタ用導体層」は、キャパシタ部を構成する導体層である。このキャパシタ用導体層は、後述するキャパシタ用誘電体層を介して対向する導電性薄膜であり、1層のみからなってもよく、2層以上からなってもよい。また、通常、キャパシタ用導体層とキャパシタ用誘電体層との積層部分は、その最下層及び最上層はキャパシタ用導体層である。このキャパシタ用導体層は導電性を有すればよく(例えば、10μΩ・cm以下)、その材料は特に限定されないが、例えば、白金、金、銅、銀、ニッケル、チタン、モリブデン、クロム、コバルト及びタングステン等を用いることができる。これらの材料は1種のみを用いてもよく、2種以上を併用してもよい。また、キャパシタ用導体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、1μm以下である。これらの導体層材料及びキャパシタ用導体層の厚さ等は、所望の抵抗及び生産性等に応じて、更には、生産コストに応じて適宜選択することが好ましい。

上記「キャパシタ用誘電体層」は、キャパシタ部を構成し、キャパシタ用導電層間を絶縁する部分である。このキャパシタ用誘電体層は絶縁性を有すればよく(例えば、1010Ω・m以上)、その材料は特に限定されないが、例えば、チタン酸塩(チタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛等)、酸化タンタル及び酸化チタン等を用いることができる。これらの材料は1種のみを用いてもよく、2種以上を併用してもよい。更に、2種以上を用いる場合には、混合物であってもよく、固溶体であってもよい。また、キャパシタ用誘電体層の形状及び大きさは特に限定されず、更に、その厚さも特に限定されないが、通常、1μm以下である。これらの誘電体層材料及びキャパシタ用誘電体層の厚さ等は、所望の静電容量、絶縁性及び耐電圧等の電気的特性、並びに、生産性などに応じて、更には、生産コストに応じて適宜選択することが好ましい。

また、前記本発明の薄膜電子部品を製造する場合、キャパシタ用導体層の形成方法は特に限定されないが、例えば、スパッタリング法、CVD法及びCSD法(Chemical Solution Deposition Method、化学溶液堆積法)等の薄膜形成技術を用いて形成することができる。また、得られた導体層は必要であれば、エッチング等によりパターンニングを行いキャパシタ用導体層とすることができる。エッチング等に際しては公知のフォトリソ法等を用いることができる。
更に、キャパシタ用誘電体層の形成方法は特に限定されないが、例えば、CSD法を用いる。即ち、目的とするキャパシタ用誘電体層を構成することとなる金属元素を含む誘電体原料を、形成面に塗布し、その後、熱処理してキャパシタ用誘電体層を得る方法である。このCSD法において用いる誘電体原料は特に限定されないが、目的とするキャパシタ用誘電体層を構成する金属元素を含有する金属有機化合物を含有することが好ましい。この有機金属化合物としては、アルコキシド、酢酸化合物及びシュウ酸化合物等を用いることができる。上記アルコキシドとしては、例えば、チタンイソプロポキシド等のチタンアルコキシド類、金属バリウムをアルコール系有機溶媒に溶解させて得られるバリウムアルコキシド類、ストロンチウム−n−ブトキシド等のストロンチウムアルコキシド類等が挙げられる。これらのアルコキシドは、純水を所定量加えて重合させたものを用いてもよい。また、アルコール系有機溶媒としては、エタノールとアセチルアセトンとの混合溶媒、2―エトキシエタノール、及び、その他目的とする金属種とキレートを形成できる化学種を含有するアルコール系有機溶媒が挙げられる。
また、上記の誘電体原料は、加熱等により均一化した後、塗布することができる。更に、この誘電体原料の塗布方法は、特に限定されないが、例えば、スピンコート、ディップコート及び吹き付け塗布(インクジェット法及びサーマル法等を含む)等を用いることができる。得られた誘電体層は、必要に応じてエッチング等によりパターンニングを行いキャパシタ用誘電体層とすることができる。

[3]薄膜電子部品用セラミック基板の製造方法
前記本第1観点、本第2観点及び第3観点に係る薄膜電子部品用セラミック基板のうち内部配線パターンを備えるものを得る方法は特に限定されないが、各々本発明の第1観点及び第2観点に係る製造方法で得ることができる。即ち、本薄膜電子部品用セラミック基板は、基部用セラミック基板がセラミック基板であるため、未焼成体を得る際に未焼成体を積層形成し、各層にパターンニング及び配線形成等を施し、その後、焼成することにより内部に配線パターンを有する基板を容易に得ることができる。このことはガラス基板及び単結晶基板に比べると大きな利点である。しかし、上記のグレーズ層は、他のセラミック層と同じように未焼成段階でパターンニングすることが困難である。このため、特殊な方法を用いて製造する必要がある。以下、本発明の薄膜電子部品用セラミック基板の製造方法について説明する。

本発明の第1観点に係る薄膜電子部品用セラミック基板の製造方法は、レジスト層形成工程と、パターンニング工程と、内部配線パターン端部形成工程と、レジスト層除去工程と、ガラス層形成工程と、加熱加圧処理工程と、平坦化研磨工程と、をこの順に備えることを特徴とする。

上記「レジスト層形成工程」は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の表面にレジスト層を形成する工程である。このレジスト層は、後述する内部配線パターン端部形成工程において、導体の形成を防止するレジスト層である。このレジスト層としては、どのようなレジストを用いてもよいが、後述するレジスト層の除去が容易なように、フォトレジストを用いることが好ましい。
上記「パターンニング工程」は、レジスト層形成工程で形成されたレジスト層をパターンニングして、内部配線パターンの端面に通じたパターンニング孔を形成する工程である。このパターンニングは、どのような手段で行ってもよいが、通常、フォトリソ手段により行う。即ち、例えば、レジスト層の表面に、マスクを配置し、不要部(パターンニング工程後に除去する部分)が露光されるようにして露光したのち、硬化されていない不要部を除去することで行うことができる。

上記「内部配線パターン端部形成工程」は、パターンニング孔内に導電材料を充填して、内部配線パターンの端面と接続された内部配線パターン端部を形成する工程である。この内部配線パターン端部(以下、単に「端部パターン」ともいう)の形成方法は特に限定されない。例えば、電解めっき法及び無電解めっき法を用いて形成できる。即ち、一端側が基部用セラミック基板の表面に露出され、他端側も基部用セラミック基板のいずれかの場所に露出している場合には、内部配線パターンの両端を用いて電解めっきを行うことができる。複数の内部配線パターンを有する場合には、これらを短絡することで一度に端部パターンを形成できる。また、内部配線パターンの他端側が基部用セラミック基板の表面から露出されていない場合等は、無電解めっき法を用いて端部パターンを形成できる。
上記「レジスト層除去工程」は、パターンニングされたレジスト層を除去する工程である。このレジスト層は、前述のとおり端部パターンの形成の際に必要なレジスト層であるため、端部パターンの形成後は除去できる。除去手段等は特に限定されず、前述のフォトレジストを用いた場合には、所定の剥離液を用いることで除去できる。

上記「ガラス層形成工程」は、端部パターンの少なくとも一部が埋没されるように、基部用セラミック基板の表面にガラス層を形成する工程である。上記のレジスト層除去工程でレジスト層が除去されると、レジスト層内のパターンニング孔内に形成された端部パターンが基部用セラミック基板の表面から突出される。例えば、この突出された端部パターンの少なくとも一部が埋没されるようにガラスペーストを塗布し、更に、焼き付けてガラス層を形成できる。但し、端部パターンは全体をガラス層内に埋没させてもよく、一部のみを埋没させてもよい。ガラス層の形成方法等については、前記第3観点に係る薄膜電子部品用セラミック基板における方法をそのまま適用できる。
上記「加熱加圧処理工程」は、加熱加圧処理を施し、基部用セラミック基板の表面にグレーズ層を形成する工程である。この加熱加圧処理については、前記第3観点に係る薄膜電子部品用セラミック基板における加熱加圧処理をそのまま適用できる。
上記「平坦化研磨工程」は、加熱加圧工程で形成されたグレーズ層の表面を平坦に研磨して、端部パターンを露出させる工程である。但し、上記のようにガラス層形成工程で端部パターンを完全に埋没させなかった場合には、端部パターンは平坦化研磨以前に既に露出されているが、平坦化研磨後にも端部パターンが露出されている。この平坦化研磨については、前記第3観点に係る薄膜電子部品用セラミック基板における平坦化研磨をそのまま適用できる。

また、本発明の第2観点に係る薄膜電子部品用セラミック基板の製造方法は、ガラス層形成工程と、加熱加圧処理工程と、レジスト層形成工程と、パターンニング工程と、エッチング工程と、レジスト層除去工程及び内部配線パターン端部形成工程と、平坦化研磨工程と、をこの順に備えることを特徴とする。

上記「ガラス層形成工程」は、表面に端面が露出された内部配線パターンを備える基部用セラミック基板の表面にガラス層を形成する工程である。この工程は、塗布面である基部用セラミック基板の表面に端部パターンが形成されていないこと以外は、前記第1観点に係る製造方法における同工程をそのまま適用できる。
上記「加熱加圧処理工程」は、加熱加圧処理を施し、基部用セラミック基板上にグレーズ層を形成する工程である。この工程は、加熱加圧処理を行うガラス層内に端部パターンを有さないこと以外は、前記第1観点に係る製造方法における同工程をそのまま適用できる。
上記「レジスト層形成工程」は、グレーズ層上にレジスト層を形成する工程である。この工程は、形成面に内部配線パターンの端面が露出されていないこと以外は、前記第1観点に係る製造方法における同工程をそのまま適用できる。
上記「パターンニング工程」は、レジスト層をパターンニングして、内部配線パターンの端面に通じることとなるパターンニング孔を形成する工程である。「内部配線パターンの端面に通じることとなる」とは、後述するエッチング工程を経ることにより、パターンニング孔がエッチング孔を介して基部用セラミック基板の表面に露出された内部配線パターンの端面と通じることを意味する。このパターンニングにより、直接内部配線パターンの端面と通じないこと以外は、前記第1観点に係る製造方法における同工程をそのまま適用できる。

上記「エッチング工程」は、パターンニング孔からグレーズ層をエッチングして内部配線パターンの端面に通じたエッチング孔を形成する工程である。エッチングに用いる薬剤及び条件などは特に限定されず、グレーズ層を構成するガラスにより適宜選択することが好ましいが、例えば、フッ酸系のエッチング剤を用いることによりグレーズ層のエッチングを行うことができる。
上記「レジスト層除去工程」は、パターンニングされたレジスト層を除去する工程であり、上記「内部配線パターン端部形成工程」は、エッチング孔内に導電材料を充填して、内部配線パターンの端面と接続された端部パターンを形成する工程である。
上記「平坦化研磨工程」は、グレーズ層の表面を平坦に研磨して、内部配線パターン端部を露出させる工程である。この工程は、平坦化研磨を行う以前に、端部パターンがグレーズ層の表面から既に露出されていること以外は、前記第1観点に係る製造方法における同工程をそのまま適用できる。

以下、実施例により本発明を具体的に説明する。
[1]薄膜電子部品用セラミック基板の作製(内部配線パターンを備えないもの)
(1)基部用セラミック基板の作製
平均粒径が3〜5μmであるアルミナ粉末(Al純度90%以上)と、Al、SiO及びCaOを主成分とするフラックス粉末(焼結助剤)とを用意し、混合粉末全体を100質量%とした場合に、アルミナ粉末が90〜95質量%、フラックス粉末が5〜10質量%となるように混合して混合粉末を得た。この混合粉末を用いて得られたスラリーを、ドクターブレード法により厚さ200μmのシート形状に成形した後、所望の大きさに裁断して未焼成シートを得た。この未焼成シートを3枚積層して厚さ600μmの基部用未焼成セラミックシートを得た。この基部用未焼成セラミックシートを焼成し、基部用セラミック基板を得た。この基部用セラミック基板の表面粗さを、触針式表面粗さ計(東京精密社製、形式「SURFCOM 1400D」)を用いて測定したところ、Raが0.24μmであり、Ryが5.7μmであった。この平坦化研磨を行っていない基部用セラミック基板の表面を200倍に拡大して得た画像を図6に、2000倍に拡大して得た画像を図7に示した。

その後、得られた基部用セラミック基板の表面を平坦になるように研磨して平面だしを行った。この研磨を行った基部用セラミック基板の表面粗さを、同様に測定したところ、Raが0.078μmであり、Ryが0.97μmであった。この研磨を行った基部用セラミック基板表面を200倍に拡大して得た画像を図8に、2000倍に拡大して得た画像を図9に示した。

(2)グレーズ層の形成
テルピネオール(溶剤)にアクリル系樹脂(バインダ)を溶解させたのちガラス粉末を混合してガラスペーストを得た。ガラス粉末には、Si、B、Al及びCaの各々SiO換算、B換算、Al換算及びCaO換算による合計量を100mol%とした場合に、Siが55〜65mol%、Bが15〜25mol%、Alが5〜15mol%、Caが5〜15mol%含有される平均粒径約3μmのガラス粉末を用いた。このガラスペーストをスクリーン印刷により基部用セラミック基板上に塗布し、乾燥させた後、大気雰囲気中1000℃で焼き付けを行った。
この焼き付け後のガラス層の表面粗さを、研磨したのちに同様に測定したところ、Raが0.60μmであり、Ryが13.0μmであった。このガラス層表面を200倍に拡大して得た画像を図10に、2000倍に拡大して得た画像を図11に示した。

その後、HIP炉内に、ガラス層が形成された基部用セラミック基板を載置し、加圧せずに炉内の温度を800℃まで上昇させて、ガラス層を十分に軟化させた。その後、この800℃から窒素雰囲気中で5MPaに加圧し、950℃まで炉内温度を上昇させて15分間、加熱加圧処理を行った。
その後、HIP炉内からグレーズ層が形成された基部用セラミック基板を取り出し、平坦化研磨を行った。平坦化研磨は、ダイヤモンドペーストを用いた機械研磨で行った。更に、用いたダイヤモンドペーストは、ペースト内のダイヤモンド砥粒の粒径が次第に小さくなるように異なるダイヤモンドペーストを用い、最後のダイヤモンドペーストには平均粒径2μm以下のものを用いた。
得られた平坦化研磨後のグレーズ層の表面粗さを、上記触針式表面粗さ計を用いて測定したところ、Raが0.0079μmであり、Ryが0.18μmであった。また、この平坦化研磨を行ったグレーズ層表面を200倍に拡大して得た画像を図12に、2000倍に拡大して得た画像を図13に示した。

(3)評価
この結果より、基部用セラミック基板表面は、Raが0.24μmであり、Ryが5.7μmと共に大きい。また、この基部用セラミック基板を研磨してもその表面粗さは、Raで0.078μm及びRyで0.97μmまでしか平坦性を向上させることができなかった。図6〜9より、基部用セラミック基板の表面粗さを十分に低減できないのは、表面に認められるポアに起因することが分かる。また、加熱加圧処理を行っていないガラス層の平坦化研磨された表面の表面粗さはRaが0.6μmであり、Ryが13.0μmであった。即ち、上記の基部用セラミック基板を研磨した表面よりも表面粗さは低下していることが分かる。図10及び11からも、ガラス層の形成によりポア数が大幅に低減されていることが分かる。しかし、図8で認められるポアよりも大きなポアが図10では認められる。即ち、この大きなポアが形成されているために、表面粗さを十分に低減できないことが分かる。

これに対して、本発明品である加熱加圧処理を経た後、平坦化研磨された表面は、Raが0.0079μmであり、Ryが0.18μmであった。即ち、基部用セラミック基板表面からRa及びRy共に97%も低減されている。また、平坦化研磨された基部用セラミック基板の表面からでさえRaは90%も低減され、Ryは81%も低減されている。更に、平坦化研磨された加熱加圧処理を行っていないグレーズ層の表面からRa及びRy共に99%も低減されている。また、図12及び13にはポアが全く認められないことも分かる。
即ち、本発明によると、ポアを多く有する汎用のセラミック基板を用いても、少なくとも81%以上表面粗さを低減できていることが分かる。

[2]配線パターンを有する薄膜電子部品用セラミック基板の作製1
以下、図2及び3を用いて、図1に示す配線パターン(21)を有する薄膜電子部品用セラミック基板(1)の作製について説明する。但し、図2は図3へ続く工程である。
(1)基部用セラミック基板(2)の作製
上記[1](1)と同様にして、厚さ600μmの基部用未焼成セラミックシートを得た。得られた基部用未焼成セラミックシートにCOレーザーを用いて直径120μm(焼成後直径100μm)のビアホールを形成した。次いで、タングステン粉末、エチルセルロース(バインダ)及びブチルカルビトール(溶剤)を主成分とする導電性穴埋め剤(焼成後、内部配線パターンとなる)を調製し、先に形成したビアホール内に印刷充填した。その後、これまでに得られた未焼成体を所望の大きさに裁断した後、焼成し、表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。

(2)レジスト層形成工程及びパターンニング工程
上記(1)で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ50μmのフォトレジスト層(22)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221)を形成した。パターンニング孔(221)内の底部には内部配線パターンの端面が露出された。

(3)内部配線パターン端部形成工程及びレジスト層除去工程
基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して、上記(2)で形成したパターンニング孔(221)内に銅からなる端部パターン(212)を約50μmの厚さ(フォトレジスト層と同程度の厚さ)に堆積形成した。その後、不要となったフォトレジスト層(22)を溶剤で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。

(4)ガラス層形成工程、加熱加圧工程及び平坦化研磨工程
上記[1](2)と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ250μmのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を、N−H−HOからなる非酸化性雰囲気中1000℃で焼き付けてガラス化し、厚さ100μmのガラス層(24)を形成した。次いで、上記[1](2)と同様にしてHIP処理してグレーズ層(3)を形成した。その後、上記[1](2)と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さRa0.01μm以下且つRy0.2μm以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。

[3]配線パターンを有する薄膜電子部品用セラミック基板の作製2
以下、図4及び5を用いて配線パターン(21)を有する薄膜電子部品用セラミック基板の作製について説明する。但し、図4は図5へ続く工程である。
(1)基部用セラミック基板(2)の作製
上記[2](1)と同様にして表裏に貫通する内部配線パターン(211)を有する基部用セラミック基板(2)を得た。
(2)ガラス層形成工程及び加熱加圧工程
上記[1](2)と同様にして得られたガラスペーストを上記基部用セラミック基板(2)上に塗布し、乾燥させ、乾燥厚さ250μmのガラスペーストからなるガラスペースト層(23)を形成した。その後、このガラスペースト層(23)を上記[2](4)と同様にして焼き付けてガラス層(24)を形成した。次いで、上記[1](2)と同様にしてHIP処理してグレーズ層(3)を形成した。

(3)レジスト層形成工程及びパターンニング工程
上記(2)で得られた基部用セラミック基板(2)の表面に、上記[2](2)と同様にしてフォトレジスト層(22)を形成した(但し、フォトレジスト層の厚さは数μmとした)。更に同様にしてパターンニング孔(221)を形成した。パターンニング孔(221)内の底部にはグレーズ層(3)が露出された。

(4)エッチング工程及びレジスト層除去工程
上記(3)で形成されたパターンニング孔(221)を用いて、グレーズ層(3)をフッ酸を用いて、グレーズ層(3)内にパターンニング孔(221)から基部用セラミック基板(2)表面に通じるエッチング孔(31)を形成した。このエッチング孔(31)内の底部には内部配線パターン(211)の端面が露出された。その後、不要となったフォトレジスト層(22)をアセトンで完全に除去した。

(5)内部配線パターン端部形成工程及び平坦化研磨工程
上記(4)までに得られた基部用セラミック基板(2)の裏面側に露出された内部配線パターン(211)を全て短絡させて、電解めっき浴に浸漬して先に形成したエッチング孔(31)内に銅からなる端部パターン(212)を堆積形成した。その後、上記[1](2)と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し、表面粗さRa0.01μm以下且つRy0.2μm以下のグレーズ層(3)を備える薄膜電子部品用セラミック基板(1)を得た。

[4]薄膜電子部品の作製(薄膜キャパシタの作製)
以下、図14〜17を用いて薄膜キャパシタ(100)の作製について説明する。尚、図15〜17は、図14の薄層キャパシタ(100)の右側半分を説明するものである。また、焼成前後における符号は便宜上同じとした。下記(1−a)〜(1−d)については図15を参照、下記(1−e)〜(1−i)については図16を参照、下記(1−j)〜(1−m)については図17を参照。

(1−a)上記[2]で得られた薄膜電子部品用セラミック基板(1)の一面側に、0.2μmの白金からなるキャパシタ用導体層(4)をスパッタリングにより形成した。このキャパシタ用導体層(4)はキャパシタ内において主として下部電極となるものである。
(1−b)次いで、このキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。
(1−c)その後、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った後、エッチングレジスト(5)を除去した。
(1−d)次いで、チタンイソプロポキシドと、ストロンチウム−n−ブトキシドと、金属バリウムとを2−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(4)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、700℃で熱処理を行い、厚さ0.2μmのキャパシタ用誘電体層(6)を得た。
(1−e)得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。

(1−f)その後、バッファードフッ酸を用いてキャパシタ用誘電体層(6)をエッチングして、キャパシタ用誘電体層(6)のパターンニングを行った後、エッチングレジスト(7)を除去した。
(1−g)次いで、パターンニングされたキャパシタ用誘電体層(6)の表面に、0.2μmの白金からなるキャパシタ用導体層(8)をスパッタリングにより形成した。このキャパシタ用導体層(8)はキャパシタ内において主として上部電極となるものである。
(1−h)その後、このキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分(キャパシタ部を形成しない側の薄膜電子部品用セラミック基板裏面側もエッチングレジストにより保護した)にエッチングレジスト(9)を形成した。
(1−i)次いで、イオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った後、エッチングレジスト(9)を除去した。

(1−j)その後、ソルダーレジスト層(10)を形成した。
(1−k)次いで、ソルダーレジスト層(10)のパターンニングを行った(このパターンニングによりビア導体の表面を表出させた)。
(1−l)その後、上記(1−k)で表出されたビア導体(21)の表面に、無電解めっき法により、ニッケル−金めっき層(11)を形成した。
(1−m)次いで、上記(1−l)で形成されたニッケル−金めっき層(11)の表面にハンダボール(12)を形成して、薄膜キャパシタ(100)を得た。

[5]薄膜電子部品の作製2(薄膜キャパシタの作製2)
以下、図18〜24を用いて上記[4]と異なる薄膜電子部品(101)の作製(薄膜キャパシタの作製)について説明する。但し、図18は図19へ、図19は図20へ、図20は図21へ、図21は図22へ、図22は図23へ、図23は図24へ、各々続く工程である。尚、この方法では、薄膜電子部品用セラミック基板として、上記[2]の配線パターンを有する薄膜電子部品用セラミック基板の作製1に相当する方法を用いたものである。

(1)接続パターン用レジスト層の形成及びパターンニング
上記[2](1)と同様にして得た基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングしてフォトレジスト層(22b)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22b)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221b)を形成した。パターンニング孔(221b)内の底部には内部配線パターンの端面が露出されており、パターンニング孔(221b)の径は、内部配線パターンの径よりも大きく形成した。

(2)接続パターン形成工程
基部用セラミック基板(2)の表面側の上記パターンニング孔(221b)内にスパッタリングにより、チタンからなる下部接続パターン(213)を堆積した。次いで、更に銅からなる上部接続パターン(214)を堆積した。

(3)接続パターン用レジスト層除去工程
上記(2)を行った後に不要となったフォトレジスト層(22b)を剥離液で完全に除去した。

(4)基部用セラミック基板の裏面の短絡層
基部用セラミック基板の裏面側にスパッタリングにより、チタンからなる下部短絡層(215)を堆積した。次いで、更に銅からなる上部短絡層(216)を堆積して、基部セラミック基板の裏面側から露出された内部配線パターン(211)を短絡した。

(5)レジスト層形成工程及びパターンニング工程
上記(4)で得られた基部用セラミック基板(2)の表面に、感光性レジストをスピンコーティングして厚さ50μmのフォトレジスト層(22a)を形成した。その後、基部用セラミック基板(2)内の内部配線パターン(211)のパターンを反転させたフォトマスクをフォトレジスト層(22a)上に配置し、紫外線を照射した。次いで、現像液により硬化されていない部分を除去し、パターンニング孔(221a)を形成した。パターンニング孔(221a)内の底部には接続パターン(上部接続パターン及び下部接続パターン)の端面が露出された。

(6)内部配線パターン端部形成工程
上記(4)で短絡された内部配線パターン(211)を利用して、基部用セラミック基板(2)を電解めっき浴に浸漬して、上記(5)で形成したパターンニング孔(221a)内に銅からなる端部パターン(212)を約50μmの厚さ(フォトレジスト層と同程度の厚さ)に堆積形成した。

(7)レジスト層除去工程及び短絡層の除去
上記(6)の後に不要となったフォトレジスト層(22a)を剥離液で完全に除去した。これにより、内部配線パターン端部形成工程で形成された端部パターン(212)は、基部用セラミック基板(2)表面から突出された。一方、上記(4)で形成した裏面側の短絡層を研磨により除去した。

(8)ガラスペースト塗布工程及び焼き付け工程
上記[1](2)と同様にして得られたガラスペーストを同様にして塗布し、乾燥させ、表面側に乾燥厚さ250μmのガラスペーストからなる表面側ガラスペースト層を形成し、裏面側に乾燥厚さ100μmのガラスペーストからなる裏面側ガラスペースト層を形成した。その後、これらのガラスペースト層を、N−H−HOからなる非酸化性雰囲気中1000℃で焼き付けてガラス化し、厚さ100μmの表面側ガラス層(24a)及び厚さ40μmの裏面側ガラス層(24b)を形成した。

(9)加熱加圧工程
上記[1](2)と同様にしてHIP処理して表面側グレーズ層(3a)及び裏面側グレーズ層(3b)を形成した。

(10)平坦化研磨工程
上記[1](2)と同様に平坦化研磨を行い、本発明の配線パターン(21)を有し(表面に露出し)、表面粗さRa0.01μm以下且つRy0.2μm以下の表面側グレーズ層(3a)を備える薄膜電子部品用セラミック基板(1)を得た。

(11)キャパシタ用導体層形成工程
上記(10)で得られた薄膜電子部品用セラミック基板(1)の表面側に、0.02μmのタンタルからなるキャパシタ用導体下層(4b)をスパッタリングにより形成した。その後、0.2μmの白金からなるキャパシタ用導体上層(4a)をスパッタリングにより形成した。即ち、キャパシタ用導体層(4)は、キャパシタ用導体下層(4b)とキャパシタ用導体上層(4a)とからなる。

(12)キャパシタ用導体層のパターンニング用レジスト層形成工程
上記(11)で形成されたキャパシタ用導体層(4)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(5)を形成した。

(13)キャパシタ用導体層のパターンニング工程
イオンミリングを用いてエッチングを行い、キャパシタ用導体層(4)のパターンニングを行った。

(14)キャパシタ用導体層のパターンニング用レジスト層除去工程
上記(13)で用いたエッチングレジスト(5)を除去した。

(15)SiO層形成工程
上記(14)でパターンニングされたキャパシタ用導体層上に、SiO層(13)をプラズマCVD法を用いて層状に形成した。

(16)キャパシタ用導体層形成工程
上記(11)と同様にして、タンタルからなるキャパシタ用導体下層(8b)と、白金からなるキャパシタ用導体上層(8a)とからなるキャパシタ用導体層(8)を形成した。

(17)キャパシタ用導体層のパターンニング用レジスト層形成工程
上記(12)と同様にして、上記(17)で形成されたキャパシタ用導体層(8)をパターンニングするために、キャパシタ用導体層のエッチングを要しない部分にエッチングレジスト(9)を形成した。

(18)キャパシタ用導体層のパターンニング工程
上記(17)で形成されたキャパシタ用導体層(8)を、上記(13)と同様にしてイオンミリングを用いてエッチングを行い、キャパシタ用導体層(8)のパターンニングを行った。

(19)キャパシタ用導体層のパターンニング用レジスト層除去工程
上記(13)で用いたエッチングレジスト(9)を除去した。

(20)キャパシタ用誘電体層の形成
チタンイソプロポキシドと、ストロンチウム−n−ブトキシドと、金属バリウムとを2−エトキシエタノールに溶解させて得られた誘電体原料(6)を、パターンニングしたキャパシタ用導体層(8)を有する基板表面にスピンコート塗布した。その後、塗布した誘電体原料(6)を乾燥した後、700℃で熱処理を行い、厚さ0.2μmのキャパシタ用誘電体層(6)を得た。

(21)SiO層及びキャパシタ用誘電体層のパターンニング用レジスト層形成工程
上記(15)で得られたSiO層(13)及び上記(20)で得られたキャパシタ用誘電体層(6)をパターンニングするために、キャパシタ用誘電体層のエッチングを要しない部分にエッチングレジスト(7)を形成した。

(22)SiO層及びキャパシタ用誘電体層のパターンニング
バッファードフッ酸を用いてSiO層(13)及びキャパシタ用誘電体層(6)をエッチングして、各々の層のパターンニングを行った。尚、このパターンニング工程はイオンミリング法にて行うこともできる。

(23)SiO層及びキャパシタ用誘電体層のパターンニング用レジスト層除去工程
上記(22)を経た後に、SiO層及びキャパシタ用誘電体層のパターンニング用レジスト層を除去した。

(24)キャパシタ用誘電体層形成用のレジスト層形成工程
上記(23)を経た基部用セラミック基板の表面側に後述するキャパシタ用導体層(14)の形成を要しない部分を保護するためのレジスト層(15)を形成した。

(25)キャパシタ用導体層形成工程
上記(24)を経た基部用セラミック基板の表面側に、白金からなるキャパシタ用導体上層(14)を形成した。

(26)キャパシタ用導体層形成用のレジスト層除去工程
上記(25)で用いたレジスト層(15)を除去することで、キャパシタ用導体層(14)のパターンニングを行った。

(27)裏面側グレーズ層除去工程
表面側の薄膜積層部を保護テープにて保護した後(図示しない)、上記(9)で形成された裏面側グレーズ層(3b)を上記(10)と同様にして研磨を行って除去し、裏面側表面から配線パターン(221)を露出させた。

(28)ハンダボール接続パターン用のレジスト層形成
上記(1)と同様にして、後述する裏面側のハンダボール(12)の接続性を向上させるためのハンダボール接続パターン(17)を形成するためのレジスト層(16)を形成した。

(29)ハンダボール接続パターン形成工程
上記(28)を経た基部用セラミック基板の裏面側にスパッタリングにより、白金からなる接続パターン(17)を堆積した。

(30)ハンダボール接続パターン用のレジスト層除去工程
上記(29)を行った後に不要となったレジスト層(16)を溶剤で完全に除去した。

(31)ソルダーレジスト層形成工程
上記(27)で形成した保護テープを剥離した後、上記(30)を経た基部用セラミック基板の表面側にハンダボールの形成を要しない部分がパターンニングにより選択的に除去されたソルダーレジスト層(10)を形成した。尚
尚、裏面側においては、上記(27)でグレーズ層(3b)を研磨除去することで露出され、且つ、上記(29)においてハンダボール接続パターン(17)で覆われなかった露出部位がソルダーレジストとして機能する。このため、表面側と同様なソルダーレジスト層を形成する必要がない。

(32)ハンダボール形成工程
上記(31)を経た基部用セラミック基板の表面側の上記レジスト層(10)が形成されていない部分と、裏面側のハンダボール接続パターン(17)表面と、各々ハンダボール(12)を形成して、薄膜キャパシタ(101)を得た。

本発明は電子部品関連分野において広く利用できる。本発明の薄膜電子部品用セラミック基板は、薄膜電子部品(薄膜キャパシタ等)を備えるあらゆる基板として利用され、特に、配線内蔵基板のコンデンサに好適である。また、本発明の薄膜電子部品は、これらの薄膜キャパシタ及び薄膜キャパシタを備える配線基板等として好適に利用される。

本発明の薄膜電子部品用セラミック基板の断面を模式的に示す断面図である。 本発明の薄膜電子部品用セラミック基板の一例の製造工程を模式的に示す説明図である。 本発明の薄膜電子部品用セラミック基板の一例の製造工程を模式的に示す説明図である。 本発明の薄膜電子部品用セラミック基板の他例の製造工程を模式的に示す説明図である。 本発明の薄膜電子部品用セラミック基板の他例の製造工程を模式的に示す説明図である。 平坦化研磨を行っていない基部用セラミック基板表面の200倍拡大画像である。 平坦化研磨を行っていない基部用セラミック基板表面の2000倍拡大画像である。 平坦化研磨後の基部用セラミック基板表面の200倍拡大画像である。 平坦化研磨後の基部用セラミック基板表面の2000倍拡大画像である。 平坦化研磨後のガラス層表面の200倍拡大画像である。 平坦化研磨後のガラス層表面の2000倍拡大画像である。 平坦化研磨後のグレーズ層表面の200倍拡大画像である。 平坦化研磨後のグレーズ層表面の2000倍拡大画像である。 本発明の薄膜電子部品(薄膜キャパシタ)の断面を模式的に示す断面図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。 本発明の薄膜キャパシタの製造工程を模式的に示す説明図である。

符号の説明

1;薄膜電子部品用セラミック基板、2;基部用セラミック基板、21;配線パターン(ビア導体)、211;内部配線パターン、212;内部配線パターン端部、213;下部接続パターン、214;上部接続パターン、下部短絡層(215)、上部短絡層(216)、22及び22a;フォトレジスト層、221及び221a;パターンニング孔、22b;接続パターン用レジスト層、221b;接続パターン用パターンニング孔、23;ガラスペースト層、24;ガラス層、24a;表面側ガラス層、24b;裏面側ガラス層、241;ボイド(ポア)、3;グレーズ層、3a;表面側グレーズ層、3b;裏面側グレーズ層、31;エッチング孔、100及び101;薄膜キャパシタ(薄膜電子部品)、4;キャパシタ用導体層、5;エッチングレジスト(導体層用)、6;キャパシタ用誘電体層(誘電体原料)、7;エッチングレジスト(誘電体層用)、8;キャパシタ用導体層、9;エッチングレジスト(導体層用)、10;ソルダーレジスト層、11;ニッケル−金めっき層、12;ハンダボール、13;SiO層、14;キャパシタ用導体層、15;レジスト層、16;接続パターン用レジスト層、17;接続パターン。

Claims (10)

  1. 基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側に形成されたグレーズ層と、を備え、該グレーズ層の表面の算術平均粗さRaは0.02μm以下であり、且つ、最大高さRyは0.25μm以下であることを特徴とする薄膜電子部品用セラミック基板。
  2. 上記グレーズ層は、厚さが10〜100μmである請求項1に記載の薄膜電子部品用セラミック基板。
  3. 上記グレーズ層を構成するガラスは、Si、Al、B、Ca及びOを主成分とする請求項1又は2に記載の薄膜電子部品用セラミック基板。
  4. 基部用セラミック基板の表面に形成されたガラス層を加熱加圧処理して該基部用セラミック基板上にグレーズ層を形成し、該グレーズ層の表面を平坦化研磨してなることを特徴とする薄膜電子部品用セラミック基板。
  5. 基部用セラミック基板と、該基部用セラミック基板の少なくとも一面側に形成されたポアを有さないグレーズ層と、を備え、該グレーズ層の表面を平坦化研磨してなることを特徴とする薄膜電子部品用セラミック基板。
  6. 配線パターンを内部に備える請求項1乃至5のうちのいずれかに記載の薄膜電子部品用セラミック基板。
  7. 請求項1乃至6のうちのいずれに記載の薄膜電子部品用セラミック基板を備えることを特徴とする薄膜電子部品。
  8. 上記薄膜電子部品用セラミック基板上に、キャパシタ用導体層とキャパシタ用誘電体層とが積層されてなるキャパシタ部を備え、該キャパシタ部は、対向する2層の該キャパシタ用導体層間に該キャパシタ用誘電体層が配置されるように、該キャパシタ用導体層と該キャパシタ用誘電体層とが交互に積層されてなる請求項7に記載の薄膜電子部品。
  9. 表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にレジスト層を形成するレジスト層形成工程と、
    該レジスト層をパターンニングして、該内部配線パターンの該端面に通じたパターンニング孔を形成するパターンニング工程と、
    該パターンニング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
    パターンニングされた該レジスト層を除去するレジスト層除去工程と、
    該内部配線パターン端部の少なくとも一部が埋没されるように、該基部用セラミック基板の表面にガラス層を形成するガラス層形成工程と、
    加熱加圧処理を施し、該基部用セラミック基板の表面にグレーズ層を形成する加熱加圧処理工程と、
    該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程と、をこの順に備えることを特徴とする薄膜電子部品用セラミック基板の製造方法。
  10. 表面に端面が露出された内部配線パターンを備える基部用セラミック基板の該表面にガラス層を形成するガラス層形成工程と、
    加熱加圧処理を施し、該基部用セラミック基板上にグレーズ層を形成する加熱加圧処理工程と、
    該グレーズ層上にレジスト層を形成するレジスト層形成工程と、
    該レジスト層をパターンニングして、該内部配線パターンの該端面に通じることとなるパターンニング孔を形成するパターンニング工程と、
    該パターンニング孔から該グレーズ層をエッチングして該内部配線パターンの該端面に通じたエッチング孔を形成するエッチング工程と、
    パターンニングされた該レジスト層を除去するレジスト層除去工程、及び、該エッチング孔内に導電材料を充填して、該内部配線パターンの該端面と接続された内部配線パターン端部を形成する内部配線パターン端部形成工程と、
    該グレーズ層の表面を平坦に研磨して、該内部配線パターン端部を露出させる平坦化研磨工程と、をこの順に備えることを特徴とする薄膜電子部品用セラミック基板の製造方法。
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