WO2009119735A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a semiconductor device having a trench structure and a manufacturing method thereof.
  • FIG. 12 shows an example of a cross section of a vertical insulated gate semiconductor device having a conventional trench structure.
  • the semiconductor device 9A includes a first n-type semiconductor layer 911, a second n-type semiconductor layer 912, a p-type semiconductor layer 913, an n-type semiconductor region 914, a trench 93, a gate electrode 94, and a gate insulating layer 95.
  • the first n-type semiconductor layer 911 is a base of the semiconductor device 9A.
  • the second n-type semiconductor layer 912 is formed on the first n-type semiconductor layer 911.
  • the p-type semiconductor layer 913 is formed on the second n-type semiconductor layer 912.
  • the n-type semiconductor region 914 is formed on the p-type semiconductor layer 913.
  • the trench 93 is formed so as to penetrate the n-type semiconductor region 914 and the p-type semiconductor layer 913 and reach the second n-type semiconductor layer 912.
  • a gate electrode 94 and a gate insulating layer 95 are formed inside the trench 93.
  • the gate insulating layer 95 insulates the gate electrode 94 from the second n-type semiconductor layer 912, the p-type semiconductor layer 913, and the n-type semiconductor region 914.
  • the gate insulating layer 95 is formed along the inner surface of the trench 93.
  • the present invention has been conceived under the circumstances described above, and it is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can prevent dielectric breakdown in an insulating layer.
  • the semiconductor device provided by the first aspect of the present invention includes a semiconductor layer having a first surface on which a trench is formed, and a second surface opposite to the first surface, and the semiconductor layer provided in the trench. And an insulating layer provided in the trench and insulating the semiconductor layer and the gate electrode from each other, the semiconductor layer having a first conductivity type.
  • the second semiconductor layer has a proximity portion closer to the second surface of the semiconductor layer than the trench.
  • the second semiconductor layer has a channel region that is along the trench and is in contact with the first semiconductor layer, and the impurity concentration in the channel region is equal to the proximity portion. Is less than the impurity concentration.
  • the semiconductor layer further includes a semiconductor region formed around the trench, and a recess is formed in the first semiconductor layer, the second semiconductor layer, or the semiconductor region.
  • the proximity portion and the concave portion overlap each other in the width direction perpendicular to the depth direction of the trench.
  • the semiconductor layer further includes an additional semiconductor region having the second conductivity type, and the additional semiconductor region is formed in the first semiconductor layer. In addition, it is separated from the second semiconductor layer.
  • the additional semiconductor region is in contact with the bottom of the trench.
  • the additional semiconductor region is formed so as to contact from the bottom of the trench to the side surface of the trench.
  • the additional semiconductor region is in contact with the trench, and a boundary between the additional semiconductor region and the trench is an opening of the trench in the depth direction of the trench. It exists only inside the part.
  • a method of manufacturing a semiconductor device provided by the second aspect of the present invention includes forming a trench and a recess in a surface of a semiconductor substrate, forming an insulating layer in the trench, and stacking the gate electrode on the insulating layer In the trench and irradiating the recess with ions, thereby forming a first semiconductor region adjacent to the bottom of the recess and having a conductivity type different from that of the semiconductor substrate, on the surface of the semiconductor substrate. Irradiation with ions forms a second semiconductor region having a conductivity type different from that of the semiconductor substrate, the first and second semiconductor regions are connected, and the trench 2 It penetrates the semiconductor region.
  • FIG. 7 is a main part cross-sectional view showing a part of the manufacturing process of the semiconductor device shown in FIG. 1;
  • FIG. 3 is a fragmentary cross-sectional view showing a step that follows FIG. 2.
  • FIG. 5 is a fragmentary cross-sectional view showing a part of the manufacturing process for the semiconductor device shown in FIG. 4; It is principal part sectional drawing which shows the process of following. It is principal part sectional drawing which shows the process of following FIG. 5A.
  • FIG. 1 shows a first embodiment of a semiconductor device based on the first embodiment of the present invention.
  • the semiconductor device A1 of this embodiment includes a first n-type semiconductor layer 11, a second n-type semiconductor layer 12, a p-type semiconductor layer 13, an n-type semiconductor region 14, a high-concentration p-type semiconductor region 13a, a trench 3, a gate electrode 41, A gate insulating layer 5, a source electrode 42, a drain electrode 43, and an interlayer insulating film 6 are provided.
  • the first n-type semiconductor layer 11 is a substrate made of a material in which high-concentration impurities are added to silicon carbide.
  • the second n-type semiconductor layer 12 is formed on the first n-type semiconductor layer 11.
  • the second n-type semiconductor layer 12 is made of a material obtained by adding a low concentration impurity to silicon carbide.
  • the p-type semiconductor layer 13 includes a first p-type semiconductor layer 131 and a second p-type semiconductor layer 132.
  • the first p-type semiconductor layer 131 is formed on the second n-type semiconductor layer 12.
  • those along the depth direction x and the width direction y of the trench 3 are the boundary side portion K1 and the boundary bottom portion K2, respectively.
  • the boundary bottom K2 is separated from the boundary between the n-type semiconductor region 14 and the source electrode 42 by about 1 ⁇ m.
  • the impurity concentration of the first p-type semiconductor layer 131 is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the second p-type semiconductor layer 132 is formed on the first p-type semiconductor layer 131 and the second n-type semiconductor layer 12. Of the boundary between the second p-type semiconductor layer 132 and the second n-type semiconductor layer 12, the boundary along the width direction y is a boundary bottom K3.
  • the impurity concentration of the second p-type semiconductor layer 132 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type semiconductor region 14 is formed on the p-type semiconductor layer 13.
  • the high concentration p-type semiconductor region 13 a is formed on the first p-type semiconductor layer 131.
  • the trench 3 is formed so as to penetrate the n-type semiconductor region 14 and the second p-type semiconductor layer 132 and reach the second n-type semiconductor layer 12.
  • the trench 3 and the first p-type semiconductor layer 131 are separated by about 0.3 ⁇ m in the width direction y.
  • the gate electrode 41 is made of, for example, polysilicon. Of course, a metal such as Al may be used for the gate electrode 41.
  • the gate insulating layer 5 is made of, for example, silicon dioxide, and insulates the gate electrode 41 from the second n-type semiconductor layer 12, the p-type semiconductor layer 13, and the n-type semiconductor region 14. The gate insulating layer 5 is formed on the bottom and side of the trench 3 along the inner surface of the trench 3.
  • the boundary bottom K3, the bottom of the gate electrode 41, the bottom of the trench 3, and the boundary bottom K2 are present in this order downward in the figure.
  • the source electrode 42 is made of, for example, Al and is in contact with the n-type semiconductor region 14 and the high-concentration p-type semiconductor region 13a.
  • the drain electrode 43 is also made of, for example, Al and is in contact with the first n-type semiconductor layer 11.
  • the drain electrode 43 is formed on the side where the second n-type semiconductor layer 12 is formed and on the opposite side across the first n-type semiconductor layer 11.
  • the interlayer insulating film 6 is formed so as to cover the gate electrode 41.
  • a semiconductor substrate to be the first n-type semiconductor layer 11 is prepared.
  • the second n-type semiconductor layer 12 is formed on the surface side of the substrate by an epitaxial crystal growth method.
  • a trench T ⁇ b> 1 is created on the surface of the second n-type semiconductor layer 12.
  • a first p-type semiconductor layer 131 is formed in the trench T1 by an epitaxial crystal growth method. Then, the substrate surface is flattened. Next, a second p-type semiconductor layer 132 is formed on this substrate by an epitaxial crystal growth method.
  • a mask having a predetermined shape is applied to the upper surface of the second p-type semiconductor layer 132, and impurity ions (n-type or p-type) are implanted. Thereby, the n-type semiconductor region 14 and the high concentration p-type semiconductor region 13a are formed.
  • the trench 3, the gate insulating layer 5 and the gate electrode 41 shown in FIG. 1 are formed.
  • the interlayer insulating film 6, the source electrode 42, and the drain electrode 43 are formed.
  • the semiconductor device A1 is completed through the above steps.
  • the boundary bottom K2 is located below the bottom of the trench 3 in the figure. Therefore, the electric field tends to concentrate on the boundary between the first p-type semiconductor layer 131 and the second n-type semiconductor layer 12. As a result, the electric field concentration at the bottom of the trench 3 is alleviated. By reducing the electric field concentration, the dielectric breakdown in the gate insulating layer 5 is less likely to occur. Thereby, it is possible to improve the withstand voltage of the semiconductor device A1.
  • the impurity concentration of the second p-type semiconductor layer 132 can be kept small. As a result, the threshold voltage of the semiconductor device A1 can be suppressed.
  • the impurity concentration of the first p-type semiconductor layer 131 it is possible to suppress the depletion layer from spreading in the first p-type semiconductor layer 131 and to suppress punch-through.
  • FIGS. 4 and 5 show a second embodiment of the present invention.
  • the same or similar elements as those in the above embodiment are denoted by the same reference numerals as those in the above embodiment.
  • the semiconductor device A2 of this embodiment is different from the semiconductor device A1 of the first embodiment in that a recess T2 is formed.
  • the impurity concentration of the first p-type semiconductor layer 131 is higher than the impurity concentration of the second p-type semiconductor layer 132, similar to that shown in the first embodiment.
  • a recess T2 is formed above the first p-type semiconductor layer 131 in the drawing.
  • the size of the opening of the recess T2 in the width direction y is slightly smaller than the size of the first p-type semiconductor layer 131 in the width direction y.
  • the bottom of the recess T2 is located above the boundary bottom K2 in the figure.
  • the bottom part of the recessed part T2 is located above the boundary bottom part K3.
  • the high concentration p-type semiconductor region 13a is formed below the recess T2.
  • the bottom of the recess T2 does not need to be located above the boundary bottom K3.
  • the bottom of the recess T ⁇ b> 2 may be located below the bottom of the trench 3.
  • the position of the bottom of the recess T2 can be determined regardless of the position of the boundary bottom K3 or the bottom of the trench 3.
  • a semiconductor substrate to be the first n-type semiconductor layer 11 is prepared.
  • the second n-type semiconductor layer 12 is formed on the surface side of the substrate by an epitaxial crystal growth method.
  • a recess T2 having a depth of about 0.5 ⁇ m is formed on the surface of the second n-type semiconductor layer 12.
  • a first p-type semiconductor layer 131 is formed.
  • the first p-type semiconductor layer 131 is formed by applying a mask (not shown) on the upper surface of the substrate and irradiating the recess T2 with impurity ions (p-type) with an energy of about 400 KeV from above in the drawing.
  • a portion of the surface of the second n-type semiconductor layer 12 where the recess T2 is not formed is irradiated with impurity ions (p-type) with substantially the same energy as described above.
  • the second p-type semiconductor layer 132 is formed.
  • the ion irradiation time may be changed.
  • the entire surface of the second n-type semiconductor layer 12 may be irradiated with impurity ions from above in the figure without masking the upper surface of the substrate.
  • impurity ions By irradiation with the impurity ions, the first p-type semiconductor layer 131 and the second p-type semiconductor layer 132 having different depths from the surface of the second n-type semiconductor layer 12 can be formed. This method is particularly useful when it is not necessary to adjust the impurity concentration in the first p-type semiconductor layer 131 and the second p-type semiconductor layer 132.
  • the n-type semiconductor region 14 and the high-concentration p-type semiconductor region 13a shown in FIG. 4 are formed. This is also performed by implanting impurity ions (n-type or p-type) into the second n-type semiconductor layer 12. Further, the trench 3 is formed in the region where the second p-type semiconductor layer 132 is formed. A gate insulating layer 5 and a gate electrode 41 are formed inside the trench 3. Then, the interlayer insulating film 6, the source electrode 42, and the drain electrode 43 are formed. The semiconductor device A2 is completed through the above steps.
  • ions can be implanted with lower energy.
  • FIG. 6 shows a third embodiment of the present invention.
  • the semiconductor device A3 of this embodiment is different from the semiconductor device A2 of the second embodiment in that the n-type semiconductor region 14 is also formed below the recess T2. According to such a configuration, the contact area between the source electrode 42 and the n-type semiconductor region 14 is large. Therefore, the contact resistance between the source electrode 42 and the n-type semiconductor region 14 in the semiconductor device A3 can be reduced.
  • the semiconductor device A4 of this embodiment is different from the semiconductor device A1 of the first embodiment in that it has a p-type semiconductor region 15.
  • the p-type semiconductor region 15 is in contact with the bottom of the trench 3.
  • the impurity concentration in the p-type semiconductor region 15 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the size of the boundary between the p-type semiconductor region 15 and the trench 3 in the width direction y is slightly smaller than the size of the gate electrode 41 in the width direction y.
  • the lowermost portion of the p-type semiconductor region 15 in the drawing is deeper in the depth direction x than the boundary bottom portion K2.
  • the boundary bottom K2 may be located deeper than the lowermost part of the p-type semiconductor region 15.
  • the manufacturing process of the semiconductor device A4 is the same as the process of manufacturing the semiconductor device A1 based on the first embodiment until the one shown in FIG. 3 is manufactured. Therefore, description of the steps up to FIG. 3 is omitted.
  • a silicon dioxide layer 7 is formed on the upper surface of what is shown in FIG. 3 by plasma CVD.
  • the silicon dioxide layer 7 is used as a mask for forming a trench 3 described later and forming a p-type semiconductor region 15.
  • a trench 3 ′ penetrating all of the silicon dioxide layer 7, the n-type semiconductor region 14, and the p-type semiconductor layer 13 is formed.
  • the inner surface of the trench 3 ' is thermally oxidized (not shown).
  • a polysilicon layer ps is formed over the entire inner surface of the trench 3 ′ and the upper surface of the silicon dioxide layer 7.
  • the polysilicon layer ps2 is left, and the polysilicon layer ps1 and the polysilicon layer ps3 are removed.
  • impurity ions p-type
  • the silicon dioxide layer 7 and the polysilicon layer ps2 are all removed.
  • the subsequent steps are performed in the same manner as the steps described in the first embodiment.
  • the semiconductor device A4 shown in FIG. 7 is completed.
  • the electric field concentration at the bottom of the trench 3 can be further relaxed. For this reason, the withstand voltage of the semiconductor device A4 can be further improved. Note that when the size of the p-type semiconductor region 15 in the width direction y is reduced, an increase in on-resistance can be prevented.
  • FIG. 11 shows a fifth embodiment of the present invention.
  • the same or similar elements as those in the above embodiment are denoted by the same reference numerals as those in the above embodiment.
  • the semiconductor device A5 of this embodiment is different in the shape of the trench 3 from the semiconductor device A4 of the fourth embodiment.
  • an additional p-type semiconductor layer 15 is formed so as to cover the tip of the trench 3. Thereby, it is possible to further increase the withstand voltage.
  • the tip of the trench 3 is trapezoidal.
  • an increase in on-resistance can be suppressed. That is, it is possible to further suppress an increase in on-resistance while further increasing the dielectric breakdown electric field.
  • the semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device and the manufacturing method thereof according to the present invention can be varied in design in various ways.

Abstract

　半導体装置（Ａ１）は、トレンチ（３）が形成された第１面、および、この第１面とは反対側の第２面、を有する半導体層と、ゲート電極（４１）と、ゲート絶縁層（５）と、を備えている。上記半導体層は、第１ｎ型半導体層（１１）、第２ｎ型半導体層（１２）、ｐ型半導体層（１３）、ｎ型半導体領域（１４）を含んでいる。トレンチ（３）は、ｐ型半導体層（１３）を貫通して第２ｎ型導体層（１２）に達している。ｐ型半導体層（１３）は、トレンチ（３）よりも、上記半導体層の上記第２面に対して近接する第１ｐ型半導体層（１３１）を有している。このことにより、ゲート絶縁層（５）における絶縁破壊を起こりにくくすることができる。

Description

半導体装置およびその製造方法
　本発明は、トレンチ構造を有する半導体装置およびその製造方法に関する。
　図１２は、従来のトレンチ構造を有する縦型の絶縁ゲート型半導体装置の断面の一例を示している。この半導体装置９Ａは、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４、トレンチ９３、ゲート電極９４およびゲート絶縁層９５を備えている。
　第１ｎ型半導体層９１１は、半導体装置９Ａの土台となっている。第２ｎ型半導体層９１２は、第１ｎ型半導体層９１１の上に形成されている。ｐ型半導体層９１３は、第２ｎ型半導体層９１２の上に形成されている。ｎ型半導体領域９１４は、ｐ型半導体層９１３の上に形成されている。
　トレンチ９３は、ｎ型半導体領域９１４およびｐ型半導体層９１３を貫通して、第２ｎ型半導体層９１２に達するように形成されている。トレンチ９３の内部には、ゲート電極９４およびゲート絶縁層９５が形成されている。ゲート絶縁層９５は、ゲート電極９４を、第２ｎ型半導体層９１２、ｐ型半導体層９１３およびｎ型半導体領域９１４から絶縁している。ゲート絶縁層９５は、トレンチ９３の内面に沿って形成されている。
　このような半導体装置９Ａにおいて、逆バイアス時に、ゲート絶縁層９５の底部において電界集中が起こる。このような電界集中が起こると、ゲート絶縁層９５の絶縁破壊が生じる可能性がある。
特開平０１－１９２１７４号公報
　本発明は、上記した事情のもとで考え出されたものであって、絶縁層における絶縁破壊を起こりにくくすることができる半導体装置およびその製造方法を提供することをその課題とする。
　本発明の第１の側面によって提供される半導体装置は、トレンチが形成された第１面、および、この第１面とは反対側の第２面、を有する半導体層と、上記トレンチ内に設けられたゲート電極と、上記トレンチ内に設けられて、上記半導体層と上記ゲート電極とを相互に絶縁する絶縁層と、を備えており、上記半導体層は、第１の導電型を持つ第１半導体層、および、上記第１の導電型と反対の第２の導電型を持つ第２半導体層、を含んでおり、上記トレンチは、上記第２半導体層を貫通して上記第１半導体層に達しており、上記第２半導体層は、上記トレンチよりも、上記半導体層の上記第２面に対して近接する近接部を有している。
　本発明の好ましい実施の形態においては、上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層に接するチャネル領域を有し、上記チャネル領域における不純物濃度は、上記近接部の不純物濃度よりも小さい。
　本発明の好ましい実施の形態においては、上記半導体層は、上記トレンチの周囲に形成された半導体領域をさらに含み、上記第１半導体層、上記第２半導体層、または上記半導体領域に、凹部が形成されており、上記近接部と上記凹部とが、上記トレンチの深さ方向と垂直である幅方向において重なっている。
　本発明の好ましい実施の形態においては、上記半導体層は、上記第２の導電型をもつ追加の半導体領域をさらに有し、上記追加の半導体領域は、上記第１半導体層内に形成されているとともに上記第２半導体層と離間している。
　本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチの底部と接している。
　本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチの底部から上記トレンチの側面にわたって接するように形成されている。
　本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチと接しており、上記追加の半導体領域と上記トレンチとの境界は、上記トレンチの深さ方向視において、上記トレンチの開口部の内側にのみ存在する。
　本発明の第２の側面によって提供される半導体装置の製造方法は、半導体基板の表面に、トレンチおよび凹部を形成し、上記トレンチ内に絶縁層を形成し、上記絶縁層に積層されるゲート電極を上記トレンチ内に形成し、上記凹部にイオンを照射することにより、上記凹部の底面に隣接し且つ上記半導体基板とは導電型が異なる第１半導体領域を形成し、上記半導体基板の上記表面にイオンを照射することにより、上記半導体基板とは導電型が異なる第２半導体領域を形成する、各工程を有し、上記第１および第２の半導体領域はつながっており、上記トレンチは、上記第２半導体領域を貫通している。
　本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく半導体装置を示す要部断面図である。 図１に示した半導体装置の製造工程の一部を示す要部断面図である。 図２の後に続く工程を示す要部断面図である。 本発明の第２実施形態に基づく半導体装置を示す要部断面図である。 図４に示した半導体装置の製造工程の一部を示す要部断面図である。の後に続く工程を示す要部断面図である。 図５Ａの後に続く工程を示す要部断面図である。 本発明の第３実施形態に基づく半導体装置を示す要部断面図である。 本発明の第４実施形態に基づく半導体装置を示す要部断面図である。 図７に示した半導体装置の製造工程の一部を示す要部断面図であり、 図８Ａの後に続く工程を示す要部断面図である。 図８Ｂの後に続く工程を示す要部断面図であり、 図９Ａの後に続く工程を示す要部断面図である。 図９Ｂの後に続く工程を示す要部断面図である。 本発明の第５実施形態に基づく半導体装置を示す要部断面図である。 従来の半導体装置の一例を示す要部断面図である。
　以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
　図１に、本発明の第１実施形態に基づく半導体装置の第１実施形態を示している。本実施形態の半導体装置Ａ１は、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、ｎ型半導体領域１４、高濃度ｐ型半導体領域１３ａ、トレンチ３、ゲート電極４１、ゲート絶縁層５、ソース電極４２、ドレイン電極４３および層間絶縁膜６を備えている。
　第１ｎ型半導体層１１は、炭化珪素に高濃度の不純物が添加された材質からなる基板である。第２ｎ型半導体層１２は、第１ｎ型半導体層１１の上に形成されている。第２ｎ型半導体層１２は、炭化珪素に低濃度の不純物が添加された材質からなる。
　ｐ型半導体層１３は、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２を有する。第１ｐ型半導体層１３１は、第２ｎ型半導体層１２の上に形成されている。第１ｐ型半導体層１３１と第２ｎ型半導体層１２との境界のうち、トレンチ３の深さ方向ｘ、幅方向ｙに沿ったものは、それぞれ境界側部Ｋ１、境界底部Ｋ２である。本実施形態において、境界底部Ｋ２は、ｎ型半導体領域１４とソース電極４２との境界から、約１μｍ離間している。第１ｐ型半導体層１３１の不純物濃度は、たとえば、１×１０17ｃｍ-3～１×１０20ｃｍ-3である。第２ｐ型半導体層１３２は、第１ｐ型半導体層１３１および第２ｎ型半導体層１２の上に形成されている。第２ｐ型半導体層１３２と第２ｎ型半導体層１２との境界のうち、幅方向ｙに沿ったものは、境界底部Ｋ３である。第２ｐ型半導体層１３２の不純物濃度は、たとえば、１×１０16ｃｍ-3～１×１０19ｃｍ-3である。ｎ型半導体領域１４は、ｐ型半導体層１３の上に形成されている。高濃度ｐ型半導体領域１３ａは、第１ｐ型半導体層１３１の上に形成されている。
　トレンチ３は、ｎ型半導体領域１４および第２ｐ型半導体層１３２を貫通して、第２ｎ型半導体層１２に達するように形成されている。トレンチ３と第１ｐ型半導体層１３１とは、幅方向ｙにおいて、０．３μｍ程度離間している。
　トレンチ３の内部には、ゲート電極４１およびゲート絶縁層５が形成されている。ゲート電極４１は、たとえば、ポリシリコンから構成されている。もちろん、ゲート電極４１に、Ａｌなどの金属を用いてもよい。ゲート絶縁層５は、たとえば二酸化珪素からなり、ゲート電極４１を、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４から絶縁している。ゲート絶縁層５は、トレンチ３の内面に沿って、トレンチ３の底部および側部に形成されている。
　深さ方向ｘにおいて、境界底部Ｋ３、ゲート電極４１の底部、トレンチ３の底部、および境界底部Ｋ２が、図下方に向かってこの順番に存在している。
　ソース電極４２は、たとえばＡｌからなり、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａと接している。ドレイン電極４３も、たとえばＡｌからなり、第１ｎ型半導体層１１と接している。ドレイン電極４３は、第２ｎ型半導体層１２が形成された側と、第１ｎ型半導体層１１を挟んで反対側に形成されている。層間絶縁膜６は、ゲート電極４１を覆うように形成されている。
　次に、半導体装置Ａ１の製造方法の一例について、図２、図３を参照しつつ以下に説明する。
　まず、図２に示すように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。次に、第２ｎ型半導体層１２の表面に溝Ｔ１を作成する。
　そして、図３に示すように、溝Ｔ１の内部に、エピタキシャル結晶成長法により第１ｐ型半導体層１３１を形成する。そして、この基板表面を平坦化する。次に、この基板上に第２ｐ型半導体層１３２を、エピタキシャル結晶成長法により形成する。
　次に、この第２ｐ型半導体層１３２の上面に所定形状のマスクを施し、不純物イオン（ｎ型またはｐ型）を注入する。これにより、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。
　次に、図１に示したトレンチ３、ゲート絶縁層５およびゲート電極４１を形成する。そして、層間絶縁膜６、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、半導体装置Ａ１が完成する。
　次に、半導体装置Ａ１の作用について説明する。本実施形態においては、境界底部Ｋ２がトレンチ３の底部より図下方に位置する。そのため、第１ｐ型半導体層１３１と第２ｎ型半導体層１２との境界に電界が集中しやすい。その結果、トレンチ３の底部における電界集中が緩和される。電界集中が緩和されることにより、ゲート絶縁層５における絶縁破壊が起こりにくくなる。これにより、半導体装置Ａ１の絶縁耐圧の向上を図ることが可能となる。
　本実施形態によれば、第２ｐ型半導体層１３２の不純物濃度を小さく抑えることができる。その結果、半導体装置Ａ１のしきい値電圧を抑制することが可能となる。一方、第１ｐ型半導体層１３１の不純物濃度を大きくすることで、第１ｐ型半導体層１３１に空乏層が広がることを抑制でき、パンチスルーを抑制できる。
　図４および図５は、本発明の第２実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ２は、凹部Ｔ２が形成されている点において、第１実施形態の半導体装置Ａ１と相違する。
　図４に示された半導体装置Ａ２において、第１実施形態に示したものと同様に、第１ｐ型半導体層１３１の不純物濃度は、第２ｐ型半導体層１３２の不純物濃度より大きい。
　また、第１ｐ型半導体層１３１の図中上方に、凹部Ｔ２が形成されている。本実施形態では、幅方向ｙにおける凹部Ｔ２の開口部の大きさは、幅方向ｙにおける第１ｐ型半導体層１３１の大きさより、やや小さい程度である。凹部Ｔ２の底部は、境界底部Ｋ２より図中上方に位置している。また、同図においては、凹部Ｔ２の底部は、境界底部Ｋ３より上方に位置している。高濃度ｐ型半導体領域１３ａは、凹部Ｔ２の下方に形成されている。凹部Ｔ２の底部は境界底部Ｋ３より上方に位置している必要はない。たとえば、凹部Ｔ２の底部が、トレンチ３の底部よりも下方に位置していてもよい。凹部Ｔ２の底部の位置は、境界底部Ｋ３やトレンチ３の底部の位置に関係なく決定できる。
　次に、半導体装置Ａ２の製造方法の一例について、図５を参照しつつ以下に説明する。
　まず、図５Ａに示すように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。第２ｎ型半導体層１２の表面に深さ約０．５μｍの凹部Ｔ２を作成する。
　次に、図５Ｂに示すように、第１ｐ型半導体層１３１を形成する。第１ｐ型半導体層１３１の形成は、基板上面にマスク（図示略）を施し、図中上方から、約４００ＫｅＶのエネルギーで凹部Ｔ２に不純物イオン（ｐ型）を照射することにより行う。第２ｎ型半導体層１２の表面のうち凹部Ｔ２が形成されていない部分に、上記とほぼ同一のエネルギーで、不純物イオン（ｐ型）を照射する。これにより、第２ｐ型半導体層１３２を形成する。なお、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２の濃度を調整するには、イオンの照射時間を変えればよい。
　また、基板上面にマスクを施さずに、図中上方から、第２ｎ型半導体層１２の表面の全体に不純物イオンを照射してもよい。この不純物イオンの照射によって、第２ｎ型半導体層１２の表面からの深さが異なる第１ｐ型半導体層１３１および第２ｐ型半導体層１３２を形成することができる。この方法は、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２における不純物の濃度を調整する必要がない場合に、特に有用である。
　次に、図４に示した、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。これも、第２ｎ型半導体層１２に不純物イオン（ｎ型またはｐ型）を注入することにより行われる。さらに、第２ｐ型半導体層１３２が形成された領域にトレンチ３を形成する。トレンチ３内部に、ゲート絶縁層５およびゲート電極４１を形成する。そして、層間絶縁膜６、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、半導体装置Ａ２が完成する。
　本実施形態によれば、凹部Ｔ２を設けたことで、第１ｐ型半導体層１３１の深い部分を形成する場合でも、より低いエネルギーでイオンを注入することが可能となる。
　図６には、本発明の第３実施形態を示している。上記と同様に、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ３は、第２実施形態の半導体装置Ａ２と比較して、ｎ型半導体領域１４が凹部Ｔ２の下方にも形成されている点において、相違する。このような構成によれば、ソース電極４２とｎ型半導体領域１４との接触面積が大きくなっている。そのため、半導体装置Ａ３における、ソース電極４２とｎ型半導体領域１４とのコンタクト抵抗を小さくすることが可能となっている。
　図７～図１０は、本発明の第４実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ４は、第１実施形態の半導体装置Ａ１と比較して、ｐ型半導体領域１５を有する点において、相違する。
　図７に表れているように、ｐ型半導体領域１５は、トレンチ３の底部と接している。ｐ型半導体領域１５における不純物濃度は、たとえば、１×１０16ｃｍ-3～１×１０21ｃｍ-3である。ｐ型半導体領域１５とトレンチ３との境界の、幅方向ｙにおける大きさは、ゲート電極４１の幅方向ｙにおける大きさよりもやや小さい程度である。また、ｐ型半導体領域１５の図中最下部は、境界底部Ｋ２よりも、深さ方向ｘにおいて深い位置にある。図示していないが、これとは逆に、境界底部Ｋ２が、ｐ型半導体領域１５の最下部よりも深い位置にあってもよい。
　次に、半導体装置Ａ４の製造方法の一例について、図８～図１０を参照しつつ以下に説明する。
　半導体装置Ａ４の製造工程は、図３に示されたものを製造するまでは、第１実施形態に基づく半導体装置Ａ１を製造する工程と同じである。そのため、図３までの工程の記載は省略する。図８Ａに示すように、図３に示されたものの上面に、プラズマＣＶＤ法により二酸化珪素層７を形成する。二酸化珪素層７は、後述するトレンチ３の形成、および、ｐ型半導体領域１５の形成のためのマスクとして用いられる。次に、図８Ｂに示すように、二酸化珪素層７、ｎ型半導体領域１４、およびｐ型半導体層１３のいずれをも貫通するトレンチ３’を形成する。トレンチ３’は、図７に示したトレンチ３となるものである。次に、トレンチ３’の内面を熱酸化する（図示略）。
　次に、図９Ａに示すように、トレンチ３’の内面および二酸化珪素層７の上面の全体にわたって、ポリシリコン層ｐｓを形成する。次に、図９Ｂ、図１０に示すように、ポリシリコン層ｐｓ２を残し、ポリシリコン層ｐｓ１およびポリシリコン層ｐｓ３を除去する。そして、図１０に示すように、トレンチ３’の底部に、不純物イオン（ｐ型）注入する。これにより、ｐ型半導体領域１５が形成される。その後、二酸化珪素層７およびポリシリコン層ｐｓ２をすべて除去する。この後の工程は、第１実施形態において記載した工程と同様に行われる。そして、図７に示す半導体装置Ａ４が完成する。
　次に、半導体装置Ａ４の作用について説明する。
　このような構成によれば、トレンチ３の底部における電界集中をさらに緩和することができる。そのため、半導体装置Ａ４の絶縁耐圧をさらに向上させることが可能となる。なお、幅方向ｙにおけるｐ型半導体領域１５の大きさを小さくすると、オン抵抗の増加を防ぐことができる。
　図１１は、本発明の第５実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ５は、第４実施形態の半導体装置Ａ４と比較して、トレンチ３の形状が相違する。
　図１１に示すように、追加のｐ型半導体層１５が、トレンチ３の先端を覆うように形成されている。これにより、絶縁耐圧をより大きくすることが可能となっている。また、トレンチ３の先端が台形状になっている。その結果、追加のｐ型半導体層１５をトレンチ３と幅方向ｙにおいて重なる範囲内に形成することが、可能となっている。このような構造により、半導体装置Ａ５における電子の流れが遮られることを防止できる。これにより、オン抵抗の増加を抑制できる。つまり、絶縁破壊電界をより大きくしつつ、さらに、オン抵抗の増加を抑制することが可能となっている。
　本発明に係る半導体装置およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびその製造方法の各部の具体的な構成は、種々に設計変更自在である。

Claims (8)

  1. 　トレンチが形成された第１面、および、この第１面とは反対側の第２面、を有する半導体層と、
    　上記トレンチ内に設けられたゲート電極と、
    　上記トレンチ内に設けられて、上記半導体層と上記ゲート電極とを相互に絶縁する絶縁層と、
    を備えており、
    　上記半導体層は、第１の導電型を持つ第１半導体層、および、上記第１の導電型と反対の第２の導電型を持つ第２半導体層、を含んでおり、
    　上記トレンチは、上記第２半導体層を貫通して上記第１半導体層に達しており、
    　上記第２半導体層は、上記トレンチよりも、上記半導体層の上記第２面に対して近接する近接部を有している、半導体装置。
  2. 　上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層に接するチャネル領域を有し、
    　上記チャネル領域における不純物濃度は、上記近接部の不純物濃度よりも小さい、請求項１に記載の半導体装置。
  3. 　上記半導体層は、上記トレンチの周囲に形成された半導体領域をさらに含み、
    　上記第１半導体層、上記第２半導体層、または上記半導体領域に、凹部が形成されており、
    　上記近接部と上記凹部とが、上記トレンチの深さ方向と垂直である幅方向において重なっている、請求項１に記載の半導体装置。
  4. 　上記半導体層は、上記第２の導電型をもつ追加の半導体領域をさらに有し、
    　上記追加の半導体領域は、上記第１半導体層内に形成されているとともに上記第２半導体層と離間している、請求項１に記載の半導体装置。
  5. 　上記追加の半導体領域は、上記トレンチの底部と接している、請求項４に記載の半導体装置。
  6. 　上記追加の半導体領域は、上記トレンチの底部から上記トレンチの側面にわたって接するように形成されている、請求項４に記載の半導体装置。
  7. 　上記追加の半導体領域は、上記トレンチと接しており、
    　上記追加の半導体領域と上記トレンチとの境界は、上記トレンチの深さ方向視において、上記トレンチの開口部の内側にのみ存在する、請求項４に記載の半導体装置。
  8. 　半導体基板の表面に、トレンチおよび凹部を形成し、
    　上記トレンチ内に絶縁層を形成し、
    　上記絶縁層に積層されるゲート電極を上記トレンチ内に形成し、
    　上記凹部にイオンを照射することにより、上記凹部の底面に隣接し且つ上記半導体基板とは導電型が異なる第１半導体領域を形成し、
    　上記半導体基板の上記表面にイオンを照射することにより、上記半導体基板とは導電型が異なる第２半導体領域を形成する、各工程を有し、
    　上記第１および第２の半導体領域はつながっており、
    　上記トレンチは、上記第２半導体領域を貫通している、半導体装置の製造方法。
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