WO2008132212A2 - Elektrisches bauelement - Google Patents

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WO2008132212A2
WO2008132212A2 PCT/EP2008/055255 EP2008055255W WO2008132212A2 WO 2008132212 A2 WO2008132212 A2 WO 2008132212A2 EP 2008055255 W EP2008055255 W EP 2008055255W WO 2008132212 A2 WO2008132212 A2 WO 2008132212A2
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Jürgen KIWITT
Maximilian Pitschi
Christian Bauer
Robert Koch
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Epcos Ag
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Definitions

  • An object to be solved is to provide a stable electrical component containing integrated passive elements with low ohmic losses.
  • the component has a support element and a reactance element, which are arranged at least partially between the carrier substrate and the chip.
  • the reactance element is at least partially realized by means of conductor tracks.
  • the reactance element comprises at least one element selected from at least one coil, at least one capacitor and at least one transmission line.
  • a transmission line a line is referred to, which causes a phase rotation of at least 30 degrees at a transmission frequency of the device.
  • the reactance element may be electrically connected to the chip. Preferably, however, a contacting of the chip does not take place via the reactance element, but directly via the substrate.
  • the chip has in a variant with acoustic waves working component structures which are arranged on the side facing the carrier substrate of the chip.
  • the device structures comprise at least one component selected from an acoustic resonator (eg SAW or BAW reflector). sonator), an electroacoustic transducer, and an acoustic reflector.
  • the chip has an acoustic track in which at least one transducer is arranged and in which an acoustic surface wave can propagate.
  • the track is preferably bounded on both sides by reflectors to form a surface acoustic wave resonator.
  • the device structures are in this case preferably arranged on a piezoelectric substrate.
  • the chip may also include an acoustic bulkhead acoustic resonator.
  • the resonator has superimposed layers, including at least one piezoelectric layer arranged between two electrode layers.
  • the bulk wave is capable of propagation in the vertical direction.
  • acoustic resonators are preferably realized, which together realize at least one high-frequency filter.
  • the first filter is provided in a variant as a transmission filter and the second filter as a reception filter.
  • the first filter preferably blocks in the passband of the second filter, and vice versa.
  • the diplexer which includes a transmit filter and a receive filter, is commonly referred to as a duplexer.
  • the diplexer which includes filters associated with two different transmission bands, is commonly referred to as a diplexer.
  • the support element establishes a mechanically supporting connection between the chip and the carrier substrate. Especially in molding processes, the chip is loaded with a strong force.
  • the support element leads to a transmission of this force into the carrier substrate and reduces disadvantageous deformation of the chip or prevents breakage under particularly high stress.
  • the support element can be arranged directly between the chip and the substrate or also between the chip and component structures arranged on the substrate. In the latter case, the support element transmits the force directly to the component structures and thus indirectly to the carrier substrate.
  • the support member may also have an electrical function in addition to the mechanical function. For this purpose, it may be electrically conductive and be electrically connected to the reactance element and / or the carrier substrate.
  • the support element can be connected to ground via electrical lines in the carrier substrate.
  • the reactance element can also be connected to ground via the support element.
  • the support member may also support the chip without establishing electrical connection of the carrier substrate or reactance element and chip.
  • the reactance element is preferably electrically connected directly via the carrier substrate. As already mentioned, another electrical connection of the reactance element can take place via the support element, preferably to ground. In one embodiment, the reactance element may also be electrically connected to the chip via the support element. - A -
  • the electrical connection of the chip to the carrier substrate can be made via bumps, for example via solder bumps or stud bumps. Due to the material properties, these bumps are not as well suited to the mechanical support of the chip as the specially provided support elements. In addition, the relative position of the bumps on the chip can not be chosen arbitrarily, so that alone on the bumps no optimized support function for the chip can be guaranteed. In addition to the bumps, electrical connections between the chip and the carrier substrate can also be made via one or more support elements, in particular via pillars.
  • the component comprises a matching network for impedance matching of the respective filter or the frequency divider.
  • the matching network is preferably arranged between an antenna and the crossover and can, for example, ensure a high input impedance of the second filter in the passband of the first filter, and vice versa.
  • the matching network comprises at least one reactance element, e.g. B. at least one capacitor, at least one coil, at least one transmission line, a coupler and / or a transformer.
  • the transmission line is preferably provided as a phase shifter.
  • the elements of the matching network and in particular the respective inductance value of the coil are selected as a function of the input impedance of the respective circuit realized on the chip. It is possible to trim the matching network by changing the geometry of its elements. This is exemplified by the coil below.
  • the reactance element, in particular the coil is preferably arranged in a transverse branch.
  • the shunt arm is connected in a variant between the antenna connection and ground.
  • the reactance element can also be arranged in a series branch.
  • the series branch may be arranged in a transmission path, a reception path or a transmission reception path. Even with a series inductance, it is possible to improve the electrical properties of the device.
  • the at least one coil can be designed in a variant both as a parallel inductor and as a series inductance.
  • the reactance elements can each be arranged between the chip and the carrier substrate, preferably on the upper side of the carrier substrate, and realized by means of a conductor track or a conductive surface.
  • a support element, which is arranged on a reactance element may for example consist of a local thickening or elevations of this element.
  • the chip is preferably spaced from the carrier substrate, ie a gap is arranged therebetween.
  • the chip is preferably mounted on the carrier substrate by means of flip-chip technology. The distance is determined by the height of the support element, if necessary in conjunction with other structures arranged above or below.
  • a circumferential closed frame is arranged between the chip and the carrier substrate, in the edge region of the chip as a support element, which may be electrically conductively connected to the reactance element.
  • a closed cavity is formed, in which the component structures of the reactance elements or at least one provided for forming the coil conductor track are arranged.
  • the reactance element included in the cavity e.g. a coil is thus protected against environmental influences and thus also against corrosion.
  • the set inductance value, calculated over the life of the device remains highly stable.
  • the conductor track of the coil can be passivated by an organic or inorganic protective layer or a natural oxidation layer.
  • the coil preferably has at least one conductor track section in the form of a spiral or a loop with at least one three-quarter turn or with at least one complete turn.
  • the spiral can be a fraction of turns, z. B. one and a half turns.
  • the spacing between the windings may be smaller, equal to or greater than the width of the track.
  • the width of the trace may be different for different windings of the spiral may be selected.
  • the distance between the windings can also be be chosen differently.
  • the spiral step and the spiral thickness can thus vary from winding to winding.
  • the transition between the areas with different widths can be gradual or continuous.
  • the ratio of the height of the track to the width is preferably 1: 2.
  • the ratio of the height of the track to the width is in another variant 1: 1.
  • the height of the track is preferably at least 25 microns.
  • the support element then has a height of more than 25 microns.
  • a relatively large height of the conductor has advantages, in particular in the case of a rough surface of the carrier substrate, which z. B. applies to ceramic substrates.
  • the rough surface of the carrier substrate leads to a rough interface to the conductor track or to a rough underside of the conductor track, which can be disadvantageous for the quality of the coil.
  • a relatively high conductor track a significant proportion of current of the current passing through the coil is displaced to the surface and side surfaces of the conductor track, ie away from the rough grain surface.
  • a - in relation to the conductor track height - low interconnect width is also advantageous.
  • the proportion of the rough boundary surface can be reduced in particular when the conductor track is suspended above the carrier substrate, ie. H. has non-supporting or protruding areas.
  • a floating area of the track is supported in a variant in cross-section only on one side (L-profile or T-profile).
  • a floating area can also be supported in at least two spaced-apart areas and form a kind of bridge.
  • the bridge apart from its supported areas, hovers over the carrier substrate. If it is intended to provide such a bridge with a chip-supporting element, then these supported areas of the bridge (quasi the "bridge piers") can be used as suitable positions for arranging the support element on the conductor track.
  • a growth layer is preferably arranged on the upper side of the carrier substrate.
  • the growth layer preferably comprises an adhesion layer containing metallic Ti or a Ti alloy.
  • the thickness of the adhesion layer is z. B. to 50 nm or more.
  • the growth layer preferably further comprises at least one further layer formed on the adhesion layer.
  • the partial layers of the growth layer are applied by sputtering, for example.
  • the upper sublayer of the growth layer which is preferably at most 1 micrometer thick, may contain Cu or Ni.
  • the growth layer can also be structured.
  • Structures of the growth layer serve z. B. as a base to produce a high quality trace.
  • the conductor track is arranged on the growth layer and has at least one conductive layer, preferably a metal layer, grown on the growth layer.
  • the metal layer is preferably in a deposition process such as. B. generated in a galvanic or electroless process.
  • a metallization produced by means of a deposition process, in particular galvanic deposition, is characterized by high reproducibility, structurability and low roughness.
  • the low roughness of the metal layer is important for a high conductivity at the surface.
  • the metal layer preferably comprises at least one layer containing metallic copper or a copper alloy. In addition to copper z.
  • the following materials may be used: Ni, Ag, Au, Al.
  • the same material as for the conductor track in particular copper, can be used for the uppermost sublayer of the growth layer. Due to a considerable difference in height - a few microns in the growth layer against at least 10 microns in the trace - the process can be performed so that the surface of the trace is only insignificantly attacked when etching the growth layer.
  • the material of the respective sub-layer of the growth layer differs in a further variant from that of the conductor track and the first frame structure in order to allow selective etching of the growth layer. In this case, the regions of the growth layer which are not covered by the conductor track can be removed without the material of the conductor track being attacked thereby.
  • the preferably copper-free partial layer of the growth layer facing nickel-containing conductor track contains nickel.
  • the preferably nickel-free partial layer of the growth layer facing copper-containing conductor track contains copper.
  • the exposed surface or the top of the conductor is preferably highly flat. Preferably, for at least 80% of the upper side of the conductor track, no roughnesses above 100 nm occur. If necessary, the upper side of the conductor track is planarized taking into consideration support elements arranged on it.
  • the frame has at least one frame structure or a plurality of superimposed frame structures. At least the first (lowest) frame structure arranged on the carrier substrate is preferably produced in the same method step and from the same material as the conductor track itself. At least a part of the conductor track and at least one frame structure can therefore have one and the same material.
  • the frame is preferably conductive.
  • the frame is preferably higher than the overall height of a layer structure comprising the growth layer and the conductive trace disposed thereon.
  • the height of the frame and the support member is selected using the flip-chip technology depending on the desired bump height.
  • the height difference between the conductor track and the support element is preferably at least 5 micrometers. The height difference can be achieved by the thickening of the first frame structure produced together with the conductor track or by the subsequent application of a second frame structure.
  • the second frame structure and correspondingly the support element may comprise a solderable layer preferably facing the chip.
  • the support element can be structured together with the frame or with the conductor tracks during the same manufacturing steps.
  • a frame-shaped or planar or even punctiform metal structure may be arranged, which is connected to the frame or the support element z. B. is firmly connected by a soldering or welding connection.
  • the provided for forming the reactance element conductor can be advantageously and inexpensively generated in process steps, which -.
  • the device can be manufactured in a method described below.
  • an adhesion layer is produced on the top of the carrier substrate.
  • a further, preferably conductive layer the seed layer is produced, on which layer a photoresist layer is applied, which is patterned by a direct laser beam to form a mask apertures are created in the photoresist exposing regions of the growth layer according to the given geometry of the reactance element and, if applicable, the contact surfaces and / or the frame and the support element, thus forming trenches for the frame
  • the bottom of the respective blind hole recess and the respective trench is formed by the growth layer
  • the walls of the blind hole recesses and the trench are formed by the Inner walls of the openings formed in the photoresist layer formed.
  • An aspect ratio is the ratio of the height to the width of the respective structure. In particular, it is possible to realize an aspect ratio of about 1: 1 or 2: 1 and beyond.
  • the blind holes and the trench are filled. Ie. In these areas, a metal layer is produced on the growth layer.
  • the metal layer is preferably grown or deposited. For example, galvanic deposition or electroless deposition may be considered.
  • the blind holes are preferably filled only up to a certain height, which is smaller than the height of the photoresist layer.
  • the photoresist layer with the filled blind holes is preferably planarized by means of a mechanical method. In this case, not only a part of the photoresist layer is removed, but also polished the surface of the structures of the metal layer. A diamond milling process is particularly well suited for this.
  • the area of the growth layer originally covered by the photoresist layer is etched away. If the surface of the trace roughened by the etching process, it can be re-planarized after etching.
  • the structures of the metal layer provided as contact surfaces may have a smaller height than structures of the metal layer provided for forming the reactance element.
  • the structures of the metal layer provided for forming the frame, the support element and the contact surfaces may be formed higher than the structures of the reactance element.
  • the height difference can be achieved by an additional lithography step. In this case, an additional photoresist layer is applied in the region of the contact surfaces or in the region of the conductor path provided for forming the coil, which prevents further deposition of the material.
  • the respective uncovered areas of the metal layer are reinforced in height.
  • solderable mass On the contact surfaces or alternatively on the terminals of the chip, a solderable mass can be applied.
  • a solderable mass On the frame, the support member or on a frame-shaped metal structure which is arranged in the edge region of the underside of the chip, a solderable composition can also be applied.
  • other technologies for mechanical or electrical connection such as stud bumps or Cu-Pillars can be used.
  • the chip is placed on the support substrate so as to be supported by the frame and the support member. This assembly is heated, with the solderable mass melting. After cooling, the chip is fixedly connected to the contact surfaces of the substrate by means of bumps and to the frame and the support element by means of a soldering frame.
  • a "floating" coil by means of a multi-layer process comprising at least two lithographic steps
  • new blind holes are formed, the bottom of which is formed partly by the upper surface of the lower photoresist layer and partly by the surface of the first metal layer,
  • These blind holes are preferably filled with the same material as the first blind holes
  • the structures of the second metal layer are based in part on the structures of the first metal layer and are partially disposed on the first photoresist layer These are to be dimensioned during structuring during later mechanical loading.
  • the surface of the layer formed by the second metal layer and the second photoresist layer is preferably planarized.
  • the photoresist layers are then removed.
  • the growth layer is etched away.
  • the regions of the second metal layer, which were originally arranged on the first photoresist layer, remain quasi-floating, that is, they are spaced from the carrier substrate by an air gap.
  • the desired inductance value of the coil can be adjusted by changing the geometry of the trace prior to placement of the die.
  • the track can be thinned.
  • the trace can alternatively be thickened.
  • an ink-jet method for printing conductive structures is considered. Galvanic, electroless or laser-assisted deposition methods are also suitable.
  • the trace may be crushed or otherwise deformed by mechanical pressure.
  • the width of the conductor can also be changed, in particular reduced, which can be accomplished in an advantageous variant by means of a laser beam.
  • the conductor track By means of a suitable embodiment of the conductor track, it is possible to reduce a temperature drift of the respective filter implemented in the chip by changing the geometry of the coil as a result of the temperature change.
  • the coil is preferably used in such a way that the respective edge of the passband of the filter, which tends to drift downward with increasing temperature, is displaced in the opposite direction by the temperature response of the coil.
  • the tuning of the coil can also be done by the subsequent adaptation of the geometry.
  • Coil has a temperature-dependent inductance L (T), the following temperature dependence of the anti-resonance: dw o (L, T) _ dw o (L, T) dL dw o (L, T) dT ⁇ dL dT + dT
  • the second addend to SAW and BAW is normally always negative.
  • Coil substrates that expand with increasing temperature because the inductance is proportional to the area enclosed by the coil.
  • dT dT
  • the coil may also be embedded in the intermediate layer.
  • the carrier substrate has at least one dielectric layer z.
  • ceramic or other suitable material.
  • LTCC Low Temperature Cofired Ceramics.
  • HTCC High Temperature Cofired Ceremony.
  • the carrier substrate has a plurality of the dielectric layers and metallization planes. The dielectric layers and the metallization planes are stacked in alternating order.
  • through-contacts are arranged, which serve for the vertical electrical connection between different Metalltechnischesebenen.
  • the carrier substrate especially for the wiring of the chip to the external terminals of the device serving elements, in particular in the respective metallization level extending tracks and vias, arranged.
  • the metallization levels are structured to form trace portions and conductive areas.
  • various passive electrical components in particular transmission lines, capacitors and coils, can be simulated.
  • various functional blocks in particular at least one low-pass filter, at least one high-pass filter, at least one transmitter, at least one stripline, etc., can be realized in the carrier substrate by means of the passive components. It is possible to have at least one func- onsblock of the device partially in the interior of the carrier substrate and partially on the upper side of the carrier substrate, preferably in the cavity to realize.
  • the coil arranged in the cavity, on the upper side of the carrier substrate, can form part of a multilayer coil which is partially realized by conductor tracks in the inner metallization planes of the carrier substrate.
  • At least one conductive surface connected to ground may be arranged in the carrier substrate. This surface is referred to as a "ground plane.”
  • the otherwise relatively large-area ground surface preferably has at least one recess which is arranged in the region below the reactance element for example, is wider than 130 microns, preferably at least to a depth of 200 microns, and the depth is measured downwardly from the bottom of the reactance element.
  • the ground surface may alternatively have a recess in the form of at least one slot, which preferably intersects at least once in a projection plane with the conductor track of the coil.
  • the slot is preferably at least as long as half the diameter of the area occupied by the spool.
  • the ground plane may alternatively be perforated in the region arranged below the coil.
  • the holes or slots may form a periodic arrangement.
  • the conductor track has a first conductive layer and a second conductive layer, which is partially disposed on the first conductive layer and has a greater width than the first conductive layer. At least a portion of the second conductive layer is preferably spaced from the carrier substrate by a gap, being in a variant floating.
  • the gap may in particular be an air gap.
  • the gap may alternatively be filled with a material different from that of the carrier substrate.
  • At least a part of the coil can be arranged in the carrier substrate.
  • the coil realized on the upper side of the carrier substrate is connected to a coil arranged in the carrier substrate.
  • At least one conductive structure is arranged, which realizes at least a portion of a transmission line or at least one plate of a capacitor.
  • at least one transmission line and at least one capacitor are realized in the cavity in addition to the at least one coil.
  • the coil has a parasitic parallel capacitance and a capacitive coupling to adjacent conductive structures of the device.
  • an effective parallel resonant circuit is formed, which has a resonance at correspondingly high frequencies.
  • the inductance value and the spatial orientation of the coil are selected so that the resonant frequency of the parallel resonant circuit is above the operating frequency of the device.
  • the resonant frequency is preferably at least 1.5 times higher than the working frequency. frequency.
  • windings of two coils which together form a transformer, can run in opposite directions. But the windings of two coils can also run in the same direction.
  • a capacitor can be realized by means of two electrically conductive surfaces arranged one above the other. At least one of these surfaces is arranged in an inner plane of the carrier substrate.
  • the other conductive surface may also be arranged in the substrate interior. However, it can also be arranged on the surface of the carrier substrate.
  • the second conductive surface is preferably arranged in the closed cavity, underneath the chip.
  • the capacitor may alternatively be formed in a plane.
  • the capacitor in this case has two intermeshing comb-like electrodes.
  • FIGS. 1A, 1B, 1C, 1, 2, 3 each show a component with a carrier substrate, a chip and a reactance element on the upper side of the carrier substrate;
  • FIG. 5A is a view of a reactance element formed as a helical conductor
  • FIG. 5B shows a view of a meander-shaped conductor track
  • Figure 5C is a view of an in-plane capacitor with interdigitated comb-like electrodes
  • FIGS. 6A to 6F show various method steps for producing a coil on the top side of the carrier substrate
  • FIGS. 7A to 7G show various method steps for producing a floating inductance
  • Figure 8 shows another example of the coil with floating areas.
  • FIGS. 1A, 2 and 3 each show a component with a carrier substrate 1 and a chip 2 mounted on it by flip-chip technology.
  • the peripheral edge region of the chip 2 rests on the peripheral frame 3, which is arranged on the upper side of the substrate.
  • the chip 2 has acoustically active device structures 21 which comprise at least one SAW or BAW resonator.
  • SAW stands for Surface Acoustic Wave.
  • BAW stands for BuIk Acoustic Wave.
  • the device structures 21 can be contacted via electrical contacts 22 of the chip.
  • the device structures 21 and the contacts 22 are arranged on the underside of the chip 2.
  • the carrier substrate 1 has a plurality of dielectric layers, wherein in FIGS. 1A to 3 only two layers are shown. Each dielectric layer is disposed between two metallization levels.
  • contact surfaces 32 In the uppermost metallization plane, which is arranged on the upper side of the substrate 1, contact surfaces 32, at least one spiral-shaped conductor track 31 and the frame 3 are formed.
  • a coil is realized as a "lying coil” by means of the conductor track 31.
  • the contact surfaces 32 can be formed by a discrete metallization (see FIG. 2) or also by the surface of a through-connection.
  • FIG. 5A The view of the coil from above is shown in FIG. 5A.
  • external terminals 35 of the device are formed as SMD contacts.
  • SMD stands for Surface Mounted Device (Design).
  • conventional support elements eg "pillars" can not be arranged on the substrate surface with structured conductor tracks for this purpose.
  • the arrangement of support elements according to the invention on the conductor tracks is correspondingly advantageous.
  • a closed cavity 8 is arranged between the carrier substrate 1, the chip 2 and the frame 3, a closed cavity 8 is arranged.
  • the component structures 21, the electrical contacts 22 of the chip, the contact surfaces 32 and the conductor track 31 are arranged in this cavity and thereby protected against corrosion.
  • the surface may be passivated by organic or inorganic protective layers.
  • the height of the frame is chosen so that at the given height the bumps 4, the ladder track 31 and the device structures 21 between the coil and the structures 21 a sufficiently wide gap of z. B. is guaranteed at least 5 microns.
  • the coil is contacted at one end via the plated-through holes 36 and at the other end via the plated-through holes 38.
  • the coil is conductively connected via plated-through holes 38, the connection 34 and the through-connection 33 with the contact surface 32.
  • the contact surface 32 is connected via a bump 4 with the electrical contact 22 of the chip 2.
  • the frame 3 is generated directly via at least one plated-through hole 36 and thus connected to a ground plane integrated in the substrate and / or a ground connection of the component.
  • the conductor track 31 is connected to the frame 3 in this embodiment.
  • a support element 95 is arranged between conductor track 31 and chip 2.
  • the contact surface 32 and, in this case, the ground-side end of the coil are connected by means of a connection conductor track, which is formed on the upper side of the carrier substrate 1.
  • a connection conductor track which is formed on the upper side of the carrier substrate 1.
  • the surface of the interconnect trace is preferably covered with a solder resist or other material suitable for solder resist.
  • Fig. 3 have different bumps because of the height difference between the conductor 31 and the contact surfaces 32 from each other different heights.
  • a growth layer 5 is arranged on the upper side of the substrate 1.
  • the frame 3, the contact surfaces 32 and the conductor 31 are formed on the growth layer 5.
  • the contact surfaces 32 and the conductor track 31 each comprise a conductive layer 7 arranged on the growth layer 5.
  • the frame 3 has a first frame structure arranged on the growth layer 5, which is realized by means of the conductive layer 7, and a second frame structure, which is arranged on the growth layer 5 is realized by means of another conductive layer 73, on.
  • the conductor 31, with which the coil is realized, may be formed in the form of a spiral according to FIG. 5A.
  • the strip conductor can also be designed in the form of a meander according to FIG. 5B.
  • integrated conductor tracks can also be formed as a spiral or meander.
  • the capacitor is realized in FIG. 1C, ID by means of two electrically conductive surfaces 91, 93 arranged one above the other.
  • the surface 93 is arranged in an inner plane of the carrier substrate 1.
  • the another conductive surface 91 is arranged in this variant on the surface of the carrier substrate. It is located in the closed cavity 8 below the chip 2.
  • the dielectric of the capacitor is formed by the dielectric material of the carrier substrate 1 arranged between the areas 91, 93.
  • the capacitor is realized on the surface of the carrier substrate 1, in the closed cavity 8.
  • the conductive surface 91 is disposed on the surface of the support substrate 1.
  • a dielectric layer 92 is disposed on the conductive surface 91.
  • the conductive layer 93 is disposed on the dielectric layer 92.
  • the dielectric layer 92 in an advantageous variant contains a polymer derived from BCB (benzocyclobutene) or another suitable organic or inorganic material.
  • FIG. 5C shows an in-plane condenser with interdigitated comb-like electrodes 91, 93.
  • This capacitor is arranged in a variant in the substrate interior. However, it can also be arranged on the surface of the carrier substrate. It is preferably arranged in the closed cavity, below the chip.
  • FIGS. 6A to 6F The method for producing the carrier substrate with an exposed coil having a particularly smooth surface is explained in FIGS. 6A to 6F.
  • a growth layer 5 is produced (FIG. 6A).
  • a structured Photoresist layer 6 is produced on the growth layer 5 .
  • the photoresist layer has openings 61 in the areas provided for pads 32, trace 31, and frame 3 ( Figure 6B).
  • the openings 61 are at least partially filled with metal to form the first conductive layer 7.
  • the metal is deposited on exposed areas of the growth layer 5, preferably by a galvanic or electroless deposition (Figure 6C).
  • the surface of the photoresist layer 6 with the filled openings 61 is planarized (FIG. 6D).
  • the photoresist layer 6 is removed (Fig. 6E). Thereafter, the growth layer 5 is etched.
  • a coil formed as a "floating" coil is shown in Figure 4.
  • the track 31 is formed by a first conductive layer 7 and another conductive layer 71. Structures of the first conductive layer 7 are spacers between the second conductive layers 71 and substrate 1, which support the bridge-like floating structures of the conductive layer 71 and provide a preferred location for receiving the chip-supporting elements, thus simulating a flat air-core coil.
  • FIGS. 7A to 7G The method of manufacturing a floating coil is illustrated in Figs. 7A to 7G.
  • the method steps according to FIGS. 7A to 7D correspond to the method already explained in connection with FIGS. 6A to 6D.
  • a second photoresist layer 62 having openings is produced on the first photoresist layer 6 with the structures of the conductive layer 7. These openings are used to form the second conductive layer 71 with an filled with conductive material. Thereafter, it is planarized (see Fig. 7E).
  • the method steps just described correspond in principle to FIGS. 6B to 6D.
  • the part of the conductor track 31 realized by means of the second conductive layer 71 is wider or longer than the underlying structures of the first conductive layer 7.
  • the region of the second conductive layer 71 initially supported by the photoresist layer 6 becomes floating after removal of the photoresist layer (FIG. 7F).
  • the "air-core coil” shown in Figure 7G has an "L-profile.”
  • the "air-core” according to Figure 8 has a T-profile in cross-section.
  • first conductive layer 71 second conductive layer 73 further conductive layer

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Abstract

Es wird ein stabiles, elektrisches Bauelement mit einem Trägersubstrat (1) und einem auf diesem montierten Chip (2) angegeben. Das Bauelement weist ein Reaktanzelement und ein Stützelement auf, die zumindest teilweise zwischen dem Trägersubstrat (1) und dem Chip (2) angeordnet sind. Das Reaktanzelement ist zumindest teilweise mittels mindestens einer Leiterbahn (31) realisiert. Das Reaktanzelement umfasst mindestens ein Element, ausgewählt aus mindestens einer Spule, mindestens einem Kondensator und mindestens einer Übertragungsleitung. Als Übertragungsleitung wird eine Leitung bezeichnet, die bei einer Durchlassfrequenz des Bauelements eine Phasendrehung von mindestens 30 Grad bewirkt.

Description

Beschreibung
Elektrisches Bauelement
Ein elektrisches Bauelement mit integrierten passiven Elementen ist z. B. aus der Druckschrift US 2006/0151203 Al bekannt .
Eine zu lösende Aufgabe besteht darin, ein stabiles elektrisches Bauelement anzugeben, das integrierte passive Elemente mit geringen ohmschen Verlusten enthält.
Es wird ein elektrisches Bauelement mit einem Trägersubstrat und mindestens einem auf diesem montierten Chip angegeben. Das Bauelement weist ein Stützelement und ein Reaktanzelement auf, die zumindest teilweise zwischen dem Trägersubstrat und dem Chip angeordnet sind. Dabei ist das Reaktanzelement zumindest teilweise mittels Leiterbahnen realisiert. Das Reaktanzelement umfasst mindestens ein Element, ausgewählt aus mindestens einer Spule, mindestens einem Kondensator und mindestens einer Übertragungsleitung. Als Übertragungsleitung wird eine Leitung bezeichnet, die bei einer Durchlassfrequenz des Bauelements eine Phasendrehung von mindestens 30 Grad bewirkt. Das Reaktanzelement kann mit dem Chip elektrisch verbunden sein. Vorzugsweise erfolgt eine Kontaktierung des Chips jedoch nicht über das Reaktanzelement, sondern direkt über das Substrat.
Der Chip weist in einer Variante mit akustischen Wellen arbeitende Bauelement-Strukturen auf, die auf der zum Trägersubstrat gewandten Seite des Chips angeordnet sind. Die Bauelement-Strukturen umfassen zumindest eine Komponente, ausgewählt aus einem akustischen Resonator (z. B. SAW oder BAW Re- sonator) , einem elektroakustischen Wandler, und einem akustischen Reflektor.
Der Chip weist in einer Variante eine akustische Spur auf, in der mindestens ein Wandler angeordnet ist und in der eine a- kustische Oberflächenwelle ausbreitungsfähig ist. Die Spur ist zur Bildung eines mit akustischen Oberflächenwellen arbeitenden Resonators vorzugsweise beidseitig durch Reflektoren begrenzt. Die Bauelement-Strukturen sind in diesem Fall vorzugsweise auf einem piezoelektrischen Substrat angeordnet.
Der Chip kann auch einen mit akustischen Volumenwellen arbeitenden akustischen Resonator umfassen. Der Resonator weist dabei übereinander angeordnete Schichten, darunter mindestens eine zwischen zwei Elektrodenschichten angeordnete piezoelektrische Schicht, auf. Die Volumenwelle ist in Vertikalrichtung ausbreitungsfähig.
Im Chip sind vorzugsweise mehrere elektrisch miteinander verbundene akustische Resonatoren realisiert, die zusammen mindestens ein Hochfrequenzfilter realisieren.
Im Chip können auf diese Weise mindestens zwei Filter realisiert sein, die zusammen eine Frequenzweiche bilden. Das erste Filter ist in einer Variante als Sendefilter und das zweite Filter als Empfangsfilter vorgesehen. Das erste Filter sperrt vorzugsweise im Durchlassbereich des zweiten Filters, und umgekehrt. Die Frequenzweiche, die ein Sendefilter und ein Empfangsfilter umfasst, wird üblicherweise als Duplexer bezeichnet. Die Frequenzweiche, die zwei verschiedenen Übertragungsbändern zugeordnete Filter umfasst, wird üblicherweise als Diplexer bezeichnet. Das Stützelement stellt eine mechanisch stützende Verbindung zwischen Chip und Trägersubstrat her. Insbesondere bei Moldprozessen wird der Chip mit einer starken Kraft belastet. Das Stützelement führt zu einer Weiterleitung dieser Kraft in das Trägersubstrat und vermindert eine nachteilhafte Verformung des Chips oder verhindert bei besonders starker Beanspruchung einen Bruch. Das Stützelement kann direkt zwischen Chip und Substrat oder auch zwischen Chip und auf dem Substrat angeordneten Bauelementstrukturen angeordnet sein. In letzterem Fall überträgt das Stützelement die Kraft direkt auf die Bauelementstrukturen und damit indirekt auf das Trägersubstrat .
Das Stützelement kann neben der mechanischen Funktion auch eine elektrische Funktion haben. Dazu kann es elektrisch leitend sein und mit dem Reaktanzelement und/oder dem Trägersubstrat elektrisch verbunden sein. Das Stützelement kann über elektrische Leitungen im Trägersubstrat mit Masse verbunden sein. Über das Stützelement kann auch das Reaktanzelement mit Masse verbunden sein.
Eine elektrische Verbindungsfunktion ist aber nicht zwingend nötig. Das Stützelement kann den Chip auch abstützen, ohne eine elektrische Verbindung von Trägersubstrat oder Reaktanzelement und Chip herzustellen.
Das Reaktanzelement ist vorzugsweise direkt über das Trägersubstrat elektrisch angeschlossen. Ein weiterer elektrischer Anschluss des Reaktanzelements kann wie gesagt über das Stützelement erfolgen, vorzugsweise gegen Masse. In einer Ausführung kann das Reaktanzelement über das Stützelement auch elektrisch mit dem Chip verbunden sein. - A -
Der elektrische Anschluss des Chips an das Trägersubstrat kann über Bumps, beispielsweise über Lot- oder Studbumps, erfolgen. Aufgrund der Materialeigenschaften sind diese Bumps aber nicht so gut zur mechanischen Abstützung des Chips geeignet wie die eigens dazu vorgesehenen Stützelemente. Hinzu kommt, dass die relative Position der Bumps am Chip nicht beliebig gewählt werden kann, so dass allein über die Bumps keine optimierte Abstützfunktion für den Chip gewährleistet werden kann. Zusätzlich zu den Bumps können elektrische Verbindungen zwischen Chip und Trägersubstrat aber auch über ein oder mehrere Stützelemente vorgenommen werden, insbesondere über Pillars.
Das Bauelement umfasst in einer Variante ein Anpassnetzwerk zur Impedanzanpassung des jeweiligen Filters bzw. der Frequenzweiche. Das Anpassnetzwerk ist vorzugsweise zwischen einer Antenne und der Frequenzweiche angeordnet und kann beispielsweise im Durchlassbereich des ersten Filters eine hohe Eingangsimpedanz des zweiten Filters gewährleisten, und umgekehrt. Somit kann eine hohe Isolation zwischen zwei voneinander zu trennenden, an einen gemeinsamen Antennenanschluss angeschlossenen Signalpfaden erzielt werden. Das Anpassnetzwerk umfasst mindestens ein Reaktanzelement, z. B. mindestens einen Kondensator, mindestens eine Spule, mindestens eine Übertragungsleitung, einen Koppler und/oder einen Transformator. Die Übertragungsleitung ist vorzugsweise als Phasenschieber vorgesehen. Die Elemente des Anpassnetzwerkes und insbesondere der jeweilige Induktivitätswert der Spule sind abhängig von der anzupassenden Eingangsimpedanz der jeweiligen auf dem Chip realisierten Schaltung gewählt. Es besteht die Möglichkeit, das Anpassnetzwerk durch die Veränderung der Geometrie seiner Elemente zu trimmen. Dies ist am Beispiel der Spule nachstehend ausgeführt. In einer Variante ist das Reaktanzelement, insbesondere die Spule, vorzugsweise in einem Querzweig angeordnet. Der Querzweig ist in einer Variante zwischen dem Antennenanschluss und Masse geschaltet.
Mittels einer Spule in einem Querzweig gelingt es, zusätzliche elektromagnetische Pole in der Übertragungsfunktion des Filters oder der Frequenzweiche zu erzeugen und somit die Selektion bzw. Isolation zu verbessern.
Das Reaktanzelement kann auch in einem Serienzweig angeordnet sein. Der Serienzweig kann in einem Sendepfad, einem Empfangspfad oder einem Sendeempfangspfad angeordnet sein. Auch mit einer Serien-Induktivität gelingt es, die elektrischen Eigenschaften des Bauelements zu verbessern. Die mindestens eine Spule kann in einer Variante sowohl als Parallel- Induktivität als auch als Serien-Induktivität ausgeführt sein .
Die Reaktanzelemente können jeweils zwischen dem Chip und dem Trägersubstrat vorzugsweise auf der Oberseite des Trägersubstrats angeordnet und mittels einer Leiterbahn oder einer leitfähigen Fläche realisiert sein.
Ein Stützelement, das auf einem Reaktanzelement angeordnet ist, kann beispielsweise aus einer lokalen Verdickungen oder Erhöhungen dieses Elements bestehen.
Der Chip ist vom Trägersubstrat vorzugsweise beabstandet, d. h. dazwischen ist ein Spalt angeordnet. Der Chip ist auf dem Trägersubstrat vorzugsweise mittels Flip-Chip-Technik montiert. Der Abstand ist durch die Höhe des Stützelements ggf. in Verbindung mit weiteren darüber oder darunter angeordneten Strukturen bestimmt.
In einer vorteilhaften Variante ist zwischen dem Chip und dem Trägersubstrat, im Randbereich des Chips als Stützelement ein umlaufender geschlossener Rahmen angeordnet, der mit dem Reaktanzelement elektrisch leitend verbunden sein kann. Zwischen dem Rahmen, dem Chip und dem Trägersubstrat ist ein geschlossener Hohlraum gebildet, in dem die Bauelement-Strukturen der Reaktanzelemente oder zumindest eine zur Bildung der Spule vorgesehene Leiterbahn angeordnet sind. Nachstehend wird diese Leiterbahn - falls nicht näher spezifiziert - einfach als Leiterbahn bezeichnet.
Das im Hohlraum eingeschlossene Reaktanzelement, z.B. eine Spule, ist so vor Umwelteinflüssen und damit auch vor Korrosion geschützt. Somit bleibt der eingestellte Induktivitätswert, über die Lebensdauer des Bauelements gerechnet, in hohem Maße stabil. Die Leiterbahn der Spule kann durch eine organische oder anorganische Schutzschicht oder eine natürliche Oxidationsschicht passiviert sein.
Die Spule weist vorzugsweise mindestens einen in Form einer Spirale oder einer Schleife ausgebildeten Leiterbahnabschnitt mit mindestens einer Dreiviertelswindung oder mit mindestens einer vollständigen Windung auf. Die Spirale kann eine Bruchzahl von Windungen, z. B. anderthalb Windungen, aufweisen.
Der Abstand zwischen den Wicklungen kann kleiner, gleich oder größer als die Breite der Leiterbahn gewählt werden. Innerhalb einer Spule kann die Breite der Leiterbahn bei verschiedenen Wicklungen der Spirale unter Umständen unterschiedlich gewählt werden. Der Abstand zwischen den Wicklungen kann auch unterschiedlich gewählt werden. Der Spiralenschritt sowie die Spiralenstärke können also jeweils von Wicklung zu Wicklung variieren. Der Übergang zwischen den Bereichen mit unterschiedlichen Breiten kann stufenweise oder stufenlos erfolgen .
Das Verhältnis der Höhe der Leiterbahn zur Breite beträgt vorzugsweise 1:2. Das Verhältnis der Höhe der Leiterbahn zur Breite beträgt in einer anderen Variante 1:1. Die Höhe der Leiterbahn beträgt vorzugsweise mindestens 25 Mikrometer. Vorteilhaft weist das Stützelement dann gegenüber eine Höhe von mehr als 25 Mikrometer auf.
Eine relativ große Höhe der Leiterbahn hat Vorteile insbesondere im Falle einer rauen Oberfläche des Trägersubstrats, was z. B. für keramische Substrate gilt. Die raue Oberfläche des Trägersubstrats führt zu einer rauen Grenzfläche zur Leiterbahn bzw. zu einer rauen Unterseite der Leiterbahn, was für die Güte der Spule nachteilig sein kann. Durch eine relativ hohe Leiterbahn wird ein nennenswerter Stromanteil des die Spule durchlaufenden Stroms zur Oberfläche und Seitenflächen der Leiterbahn, also weg von der rauen Granzflache verlagert. Eine - bezogen auf die Leiterbahnhöhe - geringe Leiterbahnbreite ist auch vorteilhaft. Der Anteil der rauen Grenzfläche kann insbesondere dann reduziert werden, wenn die Leiterbahn über dem Trägersubstrat schwebende, d. h. sich nicht abstützende oder überstehende, Bereiche aufweist.
Ein schwebender Bereich der Leiterbahn ist in einer Variante im Querschnitt nur einseitig gestützt (L-Profil oder T- Profil) . Ein schwebender Bereich kann aber auch in mindestens zwei voneinander beabstandeten Bereichen gestützt sein und eine Art Brücke bilden. Die Brücke, abgesehen von ihren ge- stützten Bereichen, schwebt über dem Trägersubstrat. Ist vorgesehen, eine solche Brücke mit einem den Chip stützenden E- lement zu versehen, dann können diese gestützten Bereiche der Brücke (quasi die „Brückenpfeiler") als geeignete Positionen verwendet werden, um das Stützelement auf der Leiterbahn anzuordnen .
Auf der Oberseite des Trägersubstrats ist vorzugsweise eine Wachstumsschicht angeordnet. Die Wachstumsschicht umfasst vorzugsweise eine Haftungsschicht, die metallisches Ti oder eine Ti-Legierung enthält. Die Dicke der Haftungsschicht beträgt z. B. bis 50 nm oder mehr. Die Wachstumsschicht umfasst außerdem vorzugsweise mindestens eine weitere Schicht, die auf der Haftungsschicht erzeugt ist. Die Teilschichten der Wachstumsschicht werden beispielsweise durch Sputtern aufgetragen. Die obere Teilschicht der Wachstumsschicht, die vorzugsweise maximal 1 Mikrometer dick ist, kann Cu oder Ni enthalten. Die Wachstumsschicht kann auch strukturiert sein.
Strukturen der Wachstumsschicht dienen z. B. als Unterlage zur Erzeugung einer hochqualitativen Leiterbahn. Die Leiterbahn ist auf der Wachstumsschicht angeordnet und weist mindestens eine auf der Wachstumsschicht aufgewachsene, leitfähige Schicht, vorzugsweise eine Metallschicht, auf. Die Metallschicht ist vorzugsweise in einem Abscheidungsverfahren wie z. B. in einem galvanischen oder stromlosen Verfahren erzeugt .
Eine mittels Abscheidungsverfahrens, insbesondere galvanischen Abscheidens erzeugte Metallisierung zeichnet sich durch eine hohe Reproduzierbarkeit, Strukturierbarkeit und geringe Rauhigkeit aus. Die geringe Rauhigkeit der Metallschicht ist für eine hohe Leitfähigkeit an der Oberfläche von Bedeutung. Die Metallschicht umfasst vorzugsweise mindestens eine Schicht, die metallisches Kupfer oder eine Kupferlegierung enthält. Neben Kupfer können z. B. folgende Materialien verwendet werden: Ni, Ag, Au, Al.
Für die oberste Teilschicht der Wachstumsschicht kann im Prinzip das gleiche Material wie für die Leiterbahn verwendet werden, insbesondere Kupfer. Aufgrund eines beträchtlichen Höhenunterschieds - wenige Mikrometer bei der Wachstumsschicht gegen mindestens 10 Mikrometer bei der Leiterbahn - kann der Prozess so geführt werden, dass beim Ätzen der Wachstumsschicht die Oberfläche der Leiterbahn nur unwesentlich angegriffen wird.
Das Material der jeweiligen Teilschicht der Wachstumsschicht unterscheidet sich in einer weiteren Variante von demjenigen der Leiterbahn und der ersten Rahmenstruktur, um selektives Ätzen der Wachstumsschicht zu ermöglichen. Dabei können die nicht von der Leiterbahn bedeckten Bereiche der Wachstumsschicht entfernt werden, ohne dass das Material der Leiterbahn dabei angegriffen wird. In einer Variante enthält die zu einer kupferhaltigen Leiterbahn gewandte, vorzugsweise kupferfreie Teilschicht der Wachstumsschicht Nickel. In einer weiteren Variante enthält die zu einer nickelhaltigen Leiterbahn gewandte, vorzugsweise nickelfreie Teilschicht der Wachstumsschicht Kupfer.
Alternativ kann die Oberfläche der Leiterbahn z. B. noch vor dem Entfernen der als Ätzmaske verwendeten Fotoresistschicht vergoldet oder durch ein anderes organisches oder anorganisches Material beschichtet werden, das ein selektives Ätzen der Wachstumsschicht ermöglicht. Die frei liegende Oberfläche bzw. die Oberseite der Leiterbahn ist vorzugsweise in hohem Maße eben. Vorzugsweise gilt für mindestens 80% der Oberseite der Leiterbahn, dass keine Rauhigkeiten über 100 nm auftreten. Die Oberseite der Leiterbahn ist ggf. unter Berücksichtigung von auf ihr angeordneten Stützelementen planarisiert .
Der Rahmen weist mindestens eine Rahmenstruktur oder mehrere übereinander angeordnete Rahmenstrukturen auf. Zumindest die erste (unterste) auf dem Trägersubstrat angeordnete Rahmenstruktur wird vorzugsweise im gleichen Verfahrensschritt und aus dem gleichen Material erzeugt wie die Leiterbahn selbst. Zumindest ein Teil der Leiterbahn und zumindest eine Rahmensstruktur kann also ein und dasselbe Material aufweisen.
Der Rahmen ist vorzugsweise leitfähig. Der Rahmen ist vorzugsweise höher als die Gesamthöhe eines Schichtaufbaus, der die Wachstumsschicht und die darauf angeordnete Leiterbahn umfasst. Die Höhe des Rahmens und des Stützelements wird bei Verwendung der Flip-Chip-Technologie abhängig von der gewünschten Bump-Höhe gewählt. Der Höhenunterschied zwischen der Leiterbahn und dem Stützelement beträgt vorzugsweise mindestens 5 Mikrometer. Der Höhenunterschied kann durch die Aufdickung der zusammen mit der Leiterbahn erzeugten ersten Rahmenstruktur oder durch nachträgliches Auftragen einer zweiten Rahmenstruktur erzielt werden. Die zweite Rahmenstruktur und entsprechend das Stützelement können eine vorzugsweise zum Chip gewandte lötfähige Schicht umfassen.
Das Stützelement kann dabei zusammen mit dem Rahmen oder mit den Leiterbahnen während der gleichen Herstellungsschritte strukturiert werden. Im Randbereich der Unterseite des Chips und dort, wo eine Verbindung mit einem Stützelement beabsichtigt ist, kann eine rahmenförmige bzw. flächige oder auch nur punktuelle Metallstruktur angeordnet sein, die mit dem Rahmen bzw. dem Stützelement z. B. durch eine Löt- oder Schweißverbindung fest verbunden ist.
Die zur Bildung des Reaktanzelements vorgesehene Leiterbahn kann vorteilhaft und kostengünstig in Verfahrensschritten erzeugt werden, die - wie z. B. die Erzeugung des umlaufenden Rahmens und dessen Verbindung mit dem Chip - zur Verkapselung der Bauelement-Strukturen des Chips vorgesehen sind.
Das Bauelement kann in einem nachstehend beschriebenen Verfahren hergestellt werden.
Auf der Oberseite des Trägersubstrats wird eine Haftungsschicht erzeugt. Auf der Haftungsschicht wird eine weitere, vorzugsweise leitfähige Schicht, die Wachstumsschicht, - auf Englisch „seedlayer" - erzeugt. Auf dieser Schicht wird eine Fotoresistschicht aufgebracht, die zur Bildung einer Maske durch eine Direktbelichtung mittels eines Laserstrahls strukturiert wird. Alternativ können auch andere Strukturierungs- verfahren wie Maskenbelichtung oder Siebdruckverfahren verwendet werden. Im Fotoresist werden Öffnungen erzeugt. Dabei werden Bereiche der Wachstumsschicht entsprechend der vorgegebenen Geometrie des Reaktanzelements sowie ggf. der Kontaktflächen und/oder des Rahmens und des Stützelements freigelegt. Somit werden Graben bzw. Rillen für den Rahmen, das Stützelement und die Strukturen des Reaktanzelements gebildet. Der Boden der jeweiligen Sacklochvertiefung und des jeweiligen Grabens ist durch die Wachstumsschicht gebildet. Die Wände der Sacklochvertiefungen und der Graben sind durch die Innenwände der in der Fotoresistschicht ausgebildeten Öffnungen gebildet.
Durch die Direktbelichtung mittels des Laserstrahls können bei der Ausbildung der Leiterbahnen relativ hohe Aspektverhältnisse realisiert werden. Unter einem Aspektverhältnis versteht man bei der jeweiligen Struktur das Verhältnis der Höhe zur Breite. Insbesondere gelingt es, ein Aspektverhältnis von ca. 1:1 oder 2:1 und darüber hinaus zu realisieren.
Im nächsten Verfahrensschritt werden die Sacklochvertiefungen und die Graben gefüllt. D. h. in diesen Bereichen wird auf der Wachstumsschicht eine Metallschicht erzeugt. Die Metallschicht wird vorzugsweise aufgewachsen oder abgeschieden. In Betracht kommen beispielsweise eine galvanische Abscheidung oder eine stromlose Abscheidung.
Die Sacklöcher werden vorzugsweise nur bis zu einer bestimmten Höhe, die kleiner als die Höhe der Fotoresistschicht ist, gefüllt. Die Fotoresistschicht mit den gefüllten Sacklöchern wird vorzugsweise mittels eines mechanischen Verfahrens plan- arisiert. Dabei wird nicht nur ein Teil der Fotoresistschicht abgetragen, sondern auch die Oberfläche der Strukturen der Metallschicht poliert. Ein Diamant-Fräsverfahren ist dafür besonders gut geeignet.
Durch eine geringe Rauhigkeit der Oberfläche können Verluste durch den Skineffekt verringert werden.
Nach dem Entfernen der Fotoresistschicht wird der ursprünglich durch die Fotoresistschicht bedeckte Bereich der Wachstumsschicht weggeätzt. Falls die Oberfläche der Leiterbahn durch den Ätzprozess aufgeraut wird, kann sie nach dem Ätzen wieder planarisiert werden.
Die als Kontaktflächen vorgesehenen Strukturen der Metallschicht können eine kleinere Höhe als zur Bildung des Reaktanzelements vorgesehene Strukturen der Metallschicht aufweisen. Die zur Bildung des Rahmens, des Stützelements und der Kontaktflächen vorgesehenen Strukturen der Metallschicht können höher als die Strukturen des Reaktanzelements ausgebildet werden. Der Höhenunterschied kann durch einen zusätzlichen Lithographie-Schritt erzielt werden. Dabei wird im Bereich der Kontaktflächen bzw. im Bereich der zur Bildung der Spule vorgesehenen Leiterbahn eine zusätzliche Fotoresistschicht aufgetragen, die weiteres Abscheiden des Materials verhindert. Die jeweils nicht abgedeckten Bereiche der Metallschicht werden bezüglich der Höhe verstärkt.
Auf die Kontaktflächen oder alternativ auf die Anschlüsse des Chips kann eine lötfähige Masse aufgetragen werden. Auf den Rahmen, das Stützelement oder auf eine rahmenförmige Metallstruktur, die im Randbereich der Unterseite des Chips angeordnet ist, kann auch eine lötfähige Masse aufgetragen werden. Alternativ können auch weitere Technologien zur mechanischen oder elektrischen Verbindung wie Stud-Bumps oder Cu- Pillars eingesetzt werden.
Der Chip wird auf dem Trägersubstrat so angeordnet, dass er durch den Rahmen und das Stützelement gestützt ist. Diese Anordnung wird erwärmt, wobei die lötfähige Masse schmilzt. Nach dem Abkühlen wird der Chip mit den Kontaktflächen des Substrats mittels Bumps und mit dem Rahmen und dem Stützelement mittels eines Lötrahmens fest verbunden. In einer Variante des Verfahrens besteht die Möglichkeit, mittels eines Mehrschichtprozesses mit mindestens zwei Lithographie-Schritten eine „schwebende" Spule zu realisieren. Nach dem Planarisieren der Oberfläche der durch die erste Metallschicht und die erste Fotoresistschicht gebildeten Schicht wird auf einigen Bereichen der Fotoresistschicht eine weitere strukturierte Fotoresistschicht erzeugt. Dabei werden neue Sacklöcher gebildet, deren Boden teilweise durch die O- berfläche der unteren Fotoresistschicht und teilweise durch die Oberfläche der ersten Metallschicht gebildet ist. Diese Sacklöcher werden vorzugsweise mit dem gleichen Material wie die ersten Sacklöcher gefüllt. Dabei entsteht eine zweite Metallschicht, die in einer Variante breitere Strukturen als die erste Metallschicht aufweist. Die Strukturen der zweiten Metallschicht stützen sich teilweise auf die Strukturen der ersten Metallschicht und sind teilweise auf der ersten Fotoresistschicht angeordnet. Entsprechend der späteren mechanischen Belastungen sind diese bei der Strukturierung zu dimensionieren .
Danach wird die Oberfläche der durch die zweite Metallschicht und die zweite Fotoresistschicht gebildeten Schicht vorzugsweise planarisiert . Die Fotoresistschichten werden danach entfernt. Danach wird die Wachstumsschicht weggeätzt. Die Bereiche der zweiten Metallschicht, die ursprünglich auf der ersten Fotoresistschicht angeordnet waren, bleiben dabei quasi schwebend, also durch einen Luftspalt vom Trägersubstrat beabstandet .
Der gewünschte Induktivitätswert der Spule kann durch die Veränderung der Geometrie der Leiterbahn vor dem Aufsetzen des Chips eingestellt werden. Die Leiterbahn kann abgedünnt werden. Die Leiterbahn kann alternativ aufgedickt werden. Da- für kommt beispielsweise ein Ink-Jet-Verfahren zum Aufdrucken leitfähiger Strukturen in Betracht. Galvanische, stromlose oder Laser-gestützte Abscheidungsverfahren sind auch geeignet .
Die Leiterbahn kann durch einen mechanischen Druck gequetscht oder anderweitig verformt werden. Die Breite der Leiterbahn kann auch verändert, insbesondere verringert, werden, was in einer vorteilhaften Variante mittels eines Laserstrahls bewerkstelligt werden kann.
Durch eine geeignete Ausgestaltung der Leiterbahn gelingt es, eine Temperaturdrift des jeweiligen im Chip realisierten Filters zu verringern, indem sich die Geometrie der Spule durch die Temperaturänderung verändert. Die Spule wird dabei vorzugsweise so eingesetzt, dass die jeweilige Flanke des Durchlassbereichs des Filters, die mit steigender Temperatur tendenziell nach unten driftet, durch den Temperaturgang der Spule in die entgegen gesetzte Richtung verschoben wird.
Die Abstimmung der Spule kann auch durch die nachträgliche Anpassung der Geometrie erfolgen.
Man kann beispielsweise bei einem Ladder-Type- oder Lattice- Type-Filter, das in Serienzweigen angeordnete Serienresonatoren und in Querzweigen angeordnete Parallelresonatoren um- fasst, eine Spule parallel zu mindestens einem der Serienresonatoren schalten. Dadurch verschiebt man die Antiresonanz des betreffenden Resonators und damit auch die rechte Flanke der Übertragungsfunktion des Filters zu höheren Frequenzen. Eine Erwärmung des Bauelements würde nun zunächst zu einer Verschiebung der rechten Filterflanke zu niederen Frequenzen führen. Gleichzeitig wird aber durch Wärmeausdehnung die Spu- Ie geometrisch größer und bekommt damit auch einen größeren Induktivitätswert. Dies verschiebt tendenziell die rechte Flanke wieder etwas weiter nach rechts, bzw. kompensiert zumindest teilweise die Temperaturdrift der rechten Flanke des Passbands .
Für die Antiresonanz Ü)Q(L,T) gilt für den Fall dass L kon¬
stant bzgl. der Temperatur T ist: —-— <0. Wenn nun die
Spule eine temperaturabhängige Induktivität L(T) aufweist ergibt sich folgende Temperaturabhängigkeit der Antiresonanz: dωo(L,T) _ dωo(L,T) dL dωo(L,T) dT ~ dL dT + dT
Hierbei ist der zweite Summand bei SAW und BAW normalerweise immer negativ. Für die hier erwähnte Beispielschaltung ist dωJL,T) dωJL,T) - jedoch positiv und - ist ebenfalls positiv für dL dL
Spulensubstrate, die sich mit zunehmender Temperatur ausdehnen, da die Induktivität proportional zu der von der Spule umschlossenen Fläche ist. Damit kann prinzipiell der Resona- dωJL,T) tor und die Spule so dimensioniert werden, dass - = 0 dT dL gilt. Günstig ist insbesondere relativ groß zu wählen. dT
Dies kann durch Verwendung eines Substrats, oder einer Schicht zwischen Spule und Substrat, für die Spule mit einem großen Ausdehnungskoeffizienten geschehen. Die Spule kann auch in die Zwischenschicht eingebettet sein.
Ein analoges Vorgehen ist auch bei Verwendung einer Parallelkapazität möglich.
Das Trägersubstrat weist mindestens eine dielektrische Schicht z. B. aus Keramik oder einem anderen geeigneten Material auf. Dabei kommt sowohl eine LTCC-Keramik als auch eine HTCC-Keramik in Betracht. LTCC steht für Low Temperature Cofired Ceramics. HTCC steht für High Temperature Cofired Ce- ramics .
Auf der Oberseite des Substrats sind Kontaktflächen, die zur elektrischen Kontaktierung des Chips vorgesehen sind, angeordnet. Aus der Unterseite des Substrats sind Außenanschlüsse des Bauelements angeordnet. Das Trägersubstrat weist in einer vorteilhaften Variante eine Mehrzahl der dielektrischen Schichten und Metallisierungsebenen auf. Die dielektrischen Schichten und die Metallisierungsebenen sind in abwechselnder Reihenfolge übereinander angeordnet.
Im Trägersubstrat sind Durchkontaktierungen angeordnet, die zur vertikalen elektrischen Verbindung zwischen verschiedenen Metallisierungsebenen dienen. Im Trägersubstrat sind vor allem zur Verdrahtung des Chips mit den Außenanschlüssen des Bauelements dienende Elemente, insbesondere in der jeweiligen Metallisierungsebene verlaufende Leiterbahnen und Durchkontaktierungen, angeordnet.
Die Metallisierungsebenen sind zur Bildung von Leiterbahnabschnitten und leitfähigen Flächen strukturiert. Mithilfe der Leiterbahnabschnitte und der leitfähigen Flächen können verschiedene passive elektrische Komponenten, insbesondere Übertragungsleitungen, Kondensatoren und Spulen, nachgebildet sein .
Im Trägersubstrat können mittels der passiven Komponenten im Prinzip diverse Funktionsblöcke, insbesondere mindestens ein Tiefpassfilter, mindestens ein Hochpassfilter, mindestens ein Überträger, mindestens eine Streifenleitung usw., realisiert werden. Es besteht die Möglichkeit, mindestens einen Funkti- onsblock des Bauelements teilweise im Inneren des Trägersubstrats und teilweise auf der Oberseite des Trägersubstrats, vorzugsweise im Hohlraum, zu realisieren.
Die im Hohlraum, auf der Oberseite des Trägersubstrats angeordnete Spule kann einen Teil einer mehrlagigen Spule bilden, die teilweise durch Leiterbahnen in den innen liegenden Metallisierungsebenen des Trägersubstrats realisiert ist.
Im Trägersubstrat kann mindestens eine mit Masse verbundene leitfähige Fläche angeordnet sein. Diese Fläche wird als Massefläche - auf Englisch „ground plane" - bezeichnet. Die ansonsten relativ großflächig ausgebildete Massefläche weist vorzugsweise mindestens eine Aussparung auf, die im Bereich unterhalb des Reaktanzelements angeordnet ist. In einer Variante ist der unterhalb des Reaktanzelements angeordnete Bereich des Trägersubstrats frei von Leiterbahnen oder Metallflächen, die z. B. breiter als 130 Mikrometer sind, vorzugsweise zumindest bis zu einer Tiefe von 200 Mikrometern. Die Tiefe wird von der Unterseite des Reaktanzelements nach unten gemessen .
Die Massefläche kann alternativ eine Aussparung in Form mindestens eines Schlitzes aufweisen, der sich in einer Projektionsebene vorzugsweise mit der Leiterbahn der Spule mindestens einmal kreuzt. Der Schlitz ist vorzugsweise mindestens so lang wie der halbe Durchmesser des von der Spule belegten Bereichs .
Die Massefläche kann alternativ in dem unterhalb der Spule angeordneten Bereich gelocht sein. Die Löcher oder Schlitze können eine periodische Anordnung bilden. Die Leiterbahn weist in einer Variante eine erste leitfähige Schicht und eine teilweise auf der ersten leitfähigen Schicht angeordnete zweite leitfähige Schicht auf, die eine größere Breite als die erste leitfähige Schicht aufweist. Mindestens ein Bereich der zweiten leitfähigen Schicht ist vorzugsweise durch einen Spalt vom Trägersubstrat beabstandet, wobei er in einer Variante schwebend ausgebildet ist. Der Spalt kann insbesondere ein Luftspalt sein. Der Spalt kann alternativ mit einem Material gefüllt sein, der von demjenigen des Trägersubstrats unterschiedlich ist.
Mindestens ein Teil der Spule kann im Trägersubstrat angeordnet sein. Oder die auf der Oberseite des Trägersubstrats realisierte Spule ist an eine im Trägersubstrat angeordnete Spule angeschlossen.
Im Hohlraum, d. h. zwischen dem Chip und dem Trägersubstrat, ist in einer Variante mindestens eine leitfähige Struktur angeordnet, die mindestens einen Abschnitt einer Übertragungsleitung oder mindestens eine Platte eines Kondensators realisiert. In einer Variante ist im Hohlraum neben der mindestens einen Spule sowohl mindestens eine Übertragungsleitung als auch mindestens ein Kondensator realisiert.
Die Spule weist eine parasitäre Parallelkapazität und eine kapazitive Kopplung zu benachbarten leitfähigen Strukturen des Bauelements auf. Dabei wird ein effektiver Parallelschwingkreis gebildet, der bei entsprechend hohen Frequenzen eine Resonanz aufweist. Der Induktivitätswert und die räumliche Ausrichtung der Spule sind so gewählt, dass die Resonanzfrequenz des Parallelschwingkreises oberhalb der Arbeitsfrequenz des Bauelements liegt. Die Resonanzfrequenz ist vorzugsweise um mindestens den Faktor 1,5 höher als die Arbeits- frequenz. Somit gelingt es, bei der Arbeitsfrequenz des Bauelements eine besonders hohe Güte der Spule zu erzielen.
Mittels zwei Induktivitäten, die wie vorstehend erläutert ausgebildet sind, kann ein Transformator realisiert werden.
Die Windungen von zwei Spulen, die zusammen einen Transformator bilden, können gegensinnig verlaufen. Die Windungen von zwei Spulen können aber auch gleichsinnig verlaufen.
Ein Kondensator kann mittels zwei übereinander angeordneten elektrisch leitfähigen Flächen realisiert sein. Zumindest eine dieser Flächen ist in einer innen liegenden Ebene des Trägersubstrats angeordnet. Die andere leitfähige Fläche kann auch im Substratinneren angeordnet sein. Sie kann aber auch auf der Oberfläche des Trägersubstrats angeordnet sein. Die zweite leitfähige Fläche ist vorzugsweise im geschlossenen Hohlraum, unterhalb des Chips angeordnet.
Der Kondensator kann alternativ in einer Ebene ausgebildet sein. Der Kondensator weist in diesem Fall zwei ineinander greifende kammartige Elektroden auf.
Im Folgenden werden das angegebene Bauelement und seine vorteilhaften Ausgestaltungen anhand von schematischen und nicht maßstabgetreuen Figuren erläutert. Es zeigen:
Figuren IA, IB, IC, ID, 2, 3 jeweils ein Bauelement mit einem Trägersubstrat, einem Chip und einem Reaktanzelement auf der Oberseite des Trägersubstrats;
Figur 4 eine Spule mit brückenartigen schwebenden Bereichen; Figur 5A eine Ansicht eines als spiralförmige Leiterbahn ausgebildeten Reaktanzelements;
Figur 5B eine Ansicht einer mäanderförmig ausgebildeten Leiterbahn;
Figur 5C eine Ansicht eines in einer Ebene ausgebildeten Kondensators mit ineinander greifenden kammartigen Elektroden;
Figuren 6A bis 6F verschiedene Verfahrensschritte zur Erzeugung einer Spule auf der Obersite des Trägersubstrats;
Figuren 7A bis 7G verschiedene Verfahrensschritte zur Erzeugung einer schwebenden Induktivität;
Figur 8 ein weiteres Beispiel für die Spule mit schwebenden Bereichen .
In Figur IA, 2 und 3 ist jeweils ein Bauelement mit einem Trägersubstrat 1 und einem auf diesem mittels Flip-Chip- Technik montierten Chip 2 gezeigt. Der umlaufende Randbereich des Chips 2 stützt sich auf den umlaufenden Rahmen 3, der auf der Oberseite des Substrats angeordnet ist.
Der Chip 2 weist akustisch aktive Bauelement-Strukturen 21 auf, die mindestens einen SAW- oder BAW-Resonator umfassen. SAW steht für Surface Acoustic Wave . BAW steht für BuIk Acoustic Wave. Die Bauelement-Strukturen 21 können über elektrische Kontakte 22 des Chips kontaktiert werden. Die Bauelement-Strukturen 21 und die Kontakte 22 sind auf der Unterseite des Chips 2 angeordnet. Das Trägersubstrat 1 weist mehrere dielektrische Schichten auf, wobei in Fig. IA bis 3 nur zwei Schichten gezeigt sind. Jede dielektrische Schicht ist zwischen zwei Metallisierungsebenen angeordnet.
In der obersten Metallisierungsebene, die auf der Oberseite des Substrats 1 angeordnet ist, sind Kontaktflächen 32, mindestens eine spiralförmige Leiterbahn 31 und der Rahmen 3 ausgebildet. Mittels der Leiterbahn 31 ist eine Spule als eine „liegende Spule" realisiert. Die Kontaktflächen 32 können von einer diskreten Metallisierung (siehe Figur 2) oder auch von der Oberfläche einer Durchkontaktierung gebildet sein.
Die Ansicht der Spule von oben ist in der Figur 5A gezeigt. In der untersten Metallisierungsebene sind Außenanschlüsse 35 des Bauelements als SMD-Kontakte ausgebildet. SMD steht für Surface Mounted Device (Design) . In der innen liegenden Metallisierungsebene sind Leiterbahnen 37 und eine Massefläche angeordnet. Die Massefläche ist unterhalb der Spule ausgespart. Konventionelle Stützelemente (z. B. „Pillars") können bei einer solchen Belegungsdichte durch strukturierte Leiterbahnen aus Platzgründen nicht auf der Substratfläche angeordnet werden. Entsprechend vorteilhaft ist die Anordnung von erfindungsgemäßen Stützelementen auf den Leiterbahnen.
Zwischen dem Trägersubstrat 1, dem Chip 2 und dem Rahmen 3 ist ein geschlossener Hohlraum 8 angeordnet. Die Bauelement- Strukturen 21, die elektrischen Kontakte 22 des Chips, die Kontaktflächen 32 und die Leiterbahn 31 sind in diesem Hohlraum angeordnet und dadurch vor Korrosion geschützt. Zusätzlich kann die Oberfläche durch organische oder anorganische Schutzschichten passiviert sein. Die Höhe des Rahmen ist so gewählt, dass bei der gegebenen Höhe der Bumps 4, der Leiter- bahn 31 und der Bauelement-Strukturen 21 zwischen der Spule und den Strukturen 21 ein ausreichend breiter Spalt von z. B. mindestens 5 Mikrometern gewährleistet ist.
In der Variante gemäß der Figur IA wird die Spule an einem Ende über die Durchkontaktierungen 36 und am anderen Ende ü- ber die Durchkontaktierungen 38 kontaktiert. Die Spule ist über Durchkontaktierungen 38 die Verbindung 34 und die Durch- kontaktierung 33 mit der Kontaktfläche 32 leitend verbunden. Die Kontaktfläche 32 ist über einen Bump 4 mit dem elektrischen Kontakt 22 des Chips 2 verbunden.
In der Variante gemäß der Figur IB ist der Rahmen 3 direkt über mindestens einer Durchkontaktierung 36 erzeugt und somit an eine im Substrat integrierte Massefläche und/oder einen Masseanschluss des Bauelements angebunden. Die Leiterbahn 31 ist in diesem Ausführungsbeispiel an den Rahmen 3 angeschlossen. Ein Stützelement 95 ist zwischen Leiterbahn 31 und Chip 2 angeordnet.
In der Variante gemäß der Figur 2 ist die Kontaktfläche 32 und das in diesem Fall masseseitige Ende der Spule mittels einer Verbindungs-Leiterbahn verbunden, die auf der Oberseite des Trägersubstrats 1 ausgebildet ist. Dies gilt in einer Variante in entsprechender Weise auch für das andere Ende der Spule. Die Oberfläche der Verbindungs-Leiterbahn ist vorzugsweise mit einem Lötstopp-Lack oder einem anderen als Lötstopp geeigneten Material bedeckt.
Es besteht die Möglichkeit, einen Bump wie in der Variante gemäß der Figur 3 direkt über dem jeweiligen Ende der Spule anzuordnen. Auch in diesem Fall ist die Verwendung einer Löt- stopp-Schicht sinnvoll, um einen als Kontaktfläche vorgesehenen Bereich der Leiterbahn 31 zu begrenzen.
In Fig. 3 haben verschiedene Bumps wegen des Höhenunterschieds zwischen der Leiterbahn 31 und den Kontaktflächen 32 voneinander unterschiedliche Höhen.
Auf der Oberseite des Substrats 1 ist eine Wachstumsschicht 5 angeordnet. Der Rahmen 3, die Kontaktflächen 32 und die Leiterbahn 31 sind auf der Wachstumsschicht 5 ausgebildet.
Die Kontaktflächen 32 und die Leiterbahn 31 umfassen jeweils eine auf der Wachstumsschicht 5 angeordnete leitfähige Schicht 7. Der Rahmen 3 weist eine auf der Wachstumsschicht 5 angeordnete erste Rahmenstruktur, die mittels der leitfähigen Schicht 7 realisiert ist, und eine auf dieser angeordnete zweite Rahmenstruktur, die mittels einer weiteren leitfähigen Schicht 73 realisiert ist, auf.
Die Leiterbahn 31, mit der die Spule realisiert ist, kann gemäß der Figur 5A in Form einer Spirale ausgebildet sein. Die Leiterbahn kann auch gemäß der Figur 5B in Form eines Mäanders ausgebildet sein. Im Trägersubstrat integrierte Leiterbahnen können auch als Spirale oder Mäander ausgebildet sein.
Verschiedene Varianten zur Ausbildung eines Kondensators sind in den Figuren IC, ID und 5C gezeigt.
Der Kondensator ist in Fig. IC, ID mittels zwei übereinander angeordneten elektrisch leitfähigen Flächen 91, 93 realisiert .
In der Variante gemäß der Figur IC ist die Fläche 93 in einer innen liegenden Ebene des Trägersubstrats 1 angeordnet. Die andere leitfähige Fläche 91 ist in dieser Variante auf der Oberfläche des Trägersubstrats angeordnet. Sie befindet sich im geschlossenen Hohlraum 8 unterhalb des Chips 2. Das Dielektrikum des Kondensators ist durch das zwischen den Flächen 91, 93 angeordnete dielektrische Material des Trägersubstrats 1 gebildet.
In der Variante gemäß der Figur ID ist der Kondensator auf der Oberfläche des Trägersubstrats 1, im geschlossenen Hohlraum 8 realisiert. Die leitfähige Fläche 91 ist auf der Oberfläche des Trägersubstrats 1 angeordnet. Auf der leitfähigen Fläche 91 ist eine dielektrische Schicht 92 angeordnet. Auf der dielektrischen Schicht 92 ist die leitfähige Schicht 93 angeordnet .
Die dielektrische Schicht 92 enthält in einer vorteilhaften Variante ein von BCB (Benzocyclobuten) abgeleitetes Polymer oder ein anderes geeignetes organisches oder anorganisches Material .
In der Figur 5C ist ein in einer Ebene ausgebildeter Kondensator mit ineinander greifenden kammartigen Elektroden 91, 93 gezeigt. Dieser Kondensator ist in einer Variante im Substratinneren angeordnet. Sie kann aber auch auf der Oberfläche des Trägersubstrats angeordnet sein. Sie ist vorzugsweise im geschlossenen Hohlraum, unterhalb des Chips angeordnet.
Das Verfahren zur Herstellung des Trägersubstrats mit einer frei liegenden Spule, die eine besonders glatte Oberfläche aufweist, ist in den Figuren 6A bis 6F erläutert.
Auf dem Trägersubstrat 1 wird eine Wachstumsschicht 5 erzeugt (Fig. 6A). Auf der Wachstumsschicht 5 wird eine strukturierte Fotoresistschicht 6 erzeugt. Die Fotoresistschicht weist in den Bereichen, die für Kontaktflächen 32, die Leiterbahn 31 und den Rahmen 3 vorgesehen sind, Öffnungen 61 auf (Fig. 6B) .
Die Öffnungen 61 werden zur Bildung der ersten leitfähigen Schicht 7 zumindest teilweise mit Metall gefüllt. Das Metall wird auf frei liegenden Bereichen der Wachstumsschicht 5 vorzugsweise durch eine galvanische oder stromlose Abscheidung aufgebracht (Fig. 6C). Die Oberfläche der Fotoresistschicht 6 mit den gefüllten Öffnungen 61 wird planarisiert (Fig. 6D). Die Fotoresistschicht 6 wird entfernt (Fig. 6E) . Danach wird die Wachstumsschicht 5 geätzt.
In der Figur 4 ist eine als eine „schwebende" Spule ausgebildete Spule gezeigt. Die Leiterbahn 31 ist mittels einer ersten leitfähigen Schicht 7 und einer weiteren leitfähigen Schicht 71 gebildet. Strukturen der ersten leitfähigen Schicht 7 sind als Abstandhalter zwischen der zweiten leitfähigen Schicht 71 und dem Substrat 1 vorgesehen. Sie tragen die brückenartig schwebenden Strukturen der leitfähigen Schicht 71 und stellen eine bevorzugte Stelle dar, um den Chip stützende Elemente aufzunehmen. Auf diese Weise ist eine flache Luftspule nachgebildet.
Das Verfahren zur Herstellung einer schwebenden Spule ist in den Figuren 7A bis 7G erläutert. Die Verfahrensschritte gemäß den Figuren 7A bis 7D entsprechen dem in Zusammenhang mit Fig. 6A bis 6D bereits erläuterten Verfahren.
Nach dem Planarisieren wird auf der ersten Fotoresistschicht 6 mit den Strukturen der leitfähigen Schicht 7 eine zweite Fotoresistschicht 62 mit Öffnungen erzeugt. Diese Öffnungen werden zur Bildung der zweiten leitfähigen Schicht 71 mit ei- nem leitfähigen Material gefüllt. Danach wird planarisiert (siehe Fig. 7E) . Die eben beschriebenen Verfahrensschritte entsprechen im Prinzip den Figuren 6B bis 6D.
Der mittels der zweiten leitfähigen Schicht 71 realisierte Teil der Leiterbahn 31 ist breiter oder länger als die darunter liegenden Strukturen der ersten leitfähigen Schicht 7. Der zunächst durch die Fotoresistschicht 6 gestützte Bereich der zweiten leitfähigen Schicht 71 wird nach dem Entfernen der Fotoresistschicht schwebend (Fig. 7F).
Danach wird die Wachstumsschicht 5 weggeätzt (Fig. 7G).
Die in der Figur 7G gezeigte „Luftspule" weist ein L-Profil auf. Die „Luftspule" gemäß der Figur 8 weist im Querschnitt ein T-Profil auf.
Bezugszeichenliste
1 Trägersubstrat
2 Chip
21 akustische Bauelement-Strukturen
22 Anschlüsse des Chips
3 Rahmen
31 Leiterbahn zur Bildung der Induktivität
32 Kontaktfläche auf dem Trägersubstrat 33, 36, 38 Durchkontaktierung
34 innen liegende Leiterbahn
35 Anschlüsse des Bauelements auf der Unterseite des Trägersubstrats
4 Bump
5 Wachstumsschicht
6, 62 Fotoresistschicht
61 Öffnungen
7 erste leitfähige Schicht 71 zweite leitfähige Schicht 73 weitere leitfähige Schicht
8 Hohlraum 81 Luftspalt
91, 93 Elektroden eines Kondensators
92 Dielektrikum des Kondensators
95 Stützelement

Claims

Patentansprüche
1. Elektrisches Bauelement
- mit einem Trägersubstrat (1) und einem auf diesem montierten Chip (2), der mit akustischen Wellen arbeitende Bauelement-Strukturen (21) aufweist,
- mit einem Stützelement zwischen Chip (2) und Trägersubstrat
(D,
- mit mindestens einem Reaktanzelement, das zumindest teilweise zwischen dem Trägersubstrat (1) und dem Chip (2) angeordnet und zumindest teilweise mittels mindestens einer Leiterbahn (31) realisiert ist,
- wobei das Reaktanzelement zumindest ein Element, ausgewählt aus Spule, Kondensator und Übertragungsleitung umfasst.
2. Bauelement nach Anspruch 1,
- wobei das Stützelement zwischen dem Reaktanzelement und dem Chip angeordnet ist.
3. Bauelement nach Anspruch 2,
- wobei das Stützelement durch eine lokale Verdickung des Reaktanzelements ausgeführt ist.
4. Bauelement nach einem der Ansprüche 2 oder 3,
- wobei das Stützelement elektrisch leitend mit dem Reaktanzelement und dem Chip und/oder dem Trägersubstrat verbunden ist .
5. Bauelement nach einem der Ansprüche 1 bis 4,
- wobei der Chip (2) mit akustischen Wellen arbeitende Bauelement-Strukturen (21) aufweist, die auf der zum Trägersubstrat (1) gewandten Seite des Chips (2) angeordnet sind,
- wobei die Bauelement-Strukturen (21) zumindest eine Kompo- nente umfassen, ausgewählt aus einem akustischen Resonator, einem elektroakustischen Wandler und einem akustischen Reflektor.
6. Bauelement nach Anspruch 5,
- wobei zwischen dem Chip (2) und dem Trägersubstrat (1) im Randbereich des Chips (2) ein umlaufender Rahmen (3) angeordnet ist,
- wobei zwischen dem Rahmen (3), dem Chip (2) und dem Trägersubstrat (1) ein geschlossener Hohlraum (8) gebildet ist, in dem die Bauelement-Strukturen (21) und zumindest eine Leiterbahn (31) des Reaktanzelements angeordnet ist.
7. Bauelement nach einem der Ansprüche 1 bis 6,
- wobei das Trägersubstrat (1) LTCC- oder HTCC-Schichten aufweist .
8. Bauelement nach einem der Ansprüche 1 bis 7,
- wobei das Trägersubstrat mehrlagig aufgebaut ist.
9. Bauelement nach einem der Ansprüche 1 bis 8,
- wobei die mindestens eine Leiterbahn (31) eines als Spule ausgebildeten Reaktanzelements mindestens einen Abschnitt in Form einer Spirale aufweist.
10. Bauelement nach einem der Ansprüche 1 bis 9,
- wobei für die mindestens eine Leiterbahn (31) des Reaktanzelements das Verhältnis der Höhe zur Breite mindestens 1:2 beträgt .
11. Bauelement nach einem der Ansprüche 1 bis 10,
- wobei die Höhe der mindestens einen Leiterbahn (31) des Reaktanzelements mindestens 5 Mikrometer beträgt.
12. Bauelement nach einem der Ansprüche 1 bis 11,
- wobei auf der Oberseite des Trägersubstrats (1) mindestens eine Wachstumsschicht (5) angeordnet ist,
- wobei die mindestens eine Leiterbahn (31) des Reaktanzelements mindestens eine Metallschicht (7, 71) aufweist, die auf der mindestens einen Wachstumsschicht (5) aufgewachsen ist.
13. Bauelement nach Anspruch 12,
- wobei die Wachstumsschicht (5) eine Haftschicht umfasst, die Ti, TiW oder Cu enthält.
14. Bauelement nach einem der Ansprüche 1 bis 13,
- wobei die Oberseite der mindestens einen Leiterbahn (31) planarisiert ist.
15. Bauelement nach einem der Ansprüche 1 bis 14,
- wobei die planarisierte Oberfläche mit einer korrosionsbeständigen Schicht hoher elektrischer Leitfähigkeit versehen ist wie Au oder Ag.
16. Bauelement nach einem der Ansprüche 1 bis 14,
- wobei die planarisierte Oberfläche mit einer korrosionsbeständigen und hochohmigen Schicht versehen ist.
17. Bauelement nach Anspruch 14,
- wobei zumindest 80% der Oberseite der mindestens einen Leiterbahn (31) plan sind oder eine Rauhigkeit der Höhe unterhalb von 100 nm aufweisen.
18. Bauelement nach einem der Ansprüche 1 bis 17,
- wobei im Trägersubstrat (1) eine mit Masse verbundene leitfähige Fläche angeordnet ist, die in einem unterhalb der Lei- terbahn (31) des Reaktanzelements angeordneten Bereich mindestens eine Aussparung aufweist.
19. Bauelement nach Anspruch 18,
- wobei die leitfähige Fläche mindestens einen Schlitz aufweist, der bei der Projektion in die Ebene, in der die Leiterbahn (31) des Reaktanzelements angeordnet ist, diese Leiterbahn mindestens einmal kreuzt.
20. Bauelement nach einem der Ansprüche 1 bis 19,
- wobei die mindestens eine Leiterbahn (31) eine erste leitfähige Schicht (7) und eine teilweise auf der ersten leitfähigen Schicht (7) angeordnete zweite leitfähige Schicht (71) aufweist,
- wobei die zweite leitfähige Schicht (71) eine größere Breite als die erste leitfähige Schicht (7) aufweist.
- wobei die Haftungs- und Wachstumsschicht hoch leitfähig ist,
- wobei die Haftungs- und Wachstumsschicht auf einem planari- sierten Trägersubstrat abgeschieden wird.
- wobei die Haftungs- und Wachstumsschicht selektiv zum Material des Reaktanzelements strukturiert ist.
21. Bauelement nach Anspruch 20,
- wobei mindestens ein Bereich der zweiten leitfähigen Schicht (71) durch einen Luftspalt (81) vom Trägersubstrat (1) beabstandet ist.
22. Bauelement nach Anspruch 20 oder 21,
- wobei Strukturen der ersten leitfähigen Schicht (7) als Abstandhalter vorgesehen sind, die brückenartig schwebende Strukturen der zweiten leitfähigen Schicht (71) stützen.
23. Bauelement nach einem der Ansprüche 5 bis 22,
- wobei zumindest ein Teil der mindestens einen Leiterbahn (31) und zumindest ein Teil des Stützelements oder Rahmens (3) das gleiche Material mit der gleichen Beschaffenheit aufweisen .
24. Bauelement nach einem der Ansprüche 2 bis 23,
- wobei das Stützelements höher ist als die mindestens eine Leiterbahn (31) der Spule.
25. Bauelement nach einem der Ansprüche 1 bis 24,
- wobei mindestens ein Teil des Reaktanzelements im Trägersubstrat (1) angeordnet ist.
26. Bauelement nach einem der Ansprüche 1 bis 25,
- wobei das Reaktanzelement eine Spule umfasst, die eine kapazitive Kopplung zu den umgebenden leitfähigen Strukturen des Bauelements aufweist, so dass ein Parallelschwingkreis gebildet wird,
- wobei der Induktivitätswert und die räumliche Ausrichtung der Spule so gewählt sind, dass die Resonanzfrequenz des Parallelschwingkreises oberhalb der Arbeitsfrequenz des Bauelements liegt.
27. Bauelement nach einem der Ansprüche 6 bis 26,
- wobei der Rahmen (3) leitend mit einer Durchkontaktierung (36) verbunden ist.
28. Bauelement nach einem der Ansprüche 1 bis 27, bei dem der Temperaturdrift der Bauelementeigenschaften durch den gegenläufigen Temperaturdrift des entsprechend dimensionierten Induktivitätswerts des als Spule ausgebildeten Reaktanzelements oder des entsprechend dimensionierten Kapazi- tätswerts des als Kondensator ausgebildeten Reaktanzelements kompensiert ist.
29. Bauelement nach einem der Ansprüche 6 bis 28, bei dem der Rahmen (3) leitend mit dem Reaktanzelement verbunden ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013525918A (ja) * 2010-04-27 2013-06-20 スリーエム イノベイティブ プロパティズ カンパニー 感知デバイスのための集積受動回路要素
US11296673B2 (en) 2016-06-29 2022-04-05 Snaptrack, Inc. Component with a thin-layer covering and method for its production

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010032506A1 (de) * 2010-07-28 2012-02-02 Epcos Ag Modul und Herstellungsverfahren
DE102010055649B4 (de) * 2010-12-22 2015-07-16 Epcos Ag Duplexer und Verfahren zum Herstellen eines Duplexers
JP5050111B1 (ja) * 2011-03-30 2012-10-17 株式会社東芝 テレビジョン装置および電子機器
EP2607974A1 (de) * 2011-12-22 2013-06-26 The Swatch Group Research and Development Ltd. Verfahren zur Herstellung eines Resonators
JP5786969B2 (ja) 2012-01-30 2015-09-30 株式会社村田製作所 弾性波装置
US9391010B2 (en) * 2012-04-02 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Power line filter for multidimensional integrated circuits
JP2014135448A (ja) * 2013-01-11 2014-07-24 Taiyo Yuden Co Ltd 電子部品
US9443758B2 (en) 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
DE102014216767A1 (de) * 2014-08-22 2016-02-25 Zf Friedrichshafen Ag Anordnung zur Kontaktierung einer Leiterplatte
JP6310371B2 (ja) * 2014-09-11 2018-04-11 太陽誘電株式会社 弾性波デバイス
KR102138345B1 (ko) * 2014-10-29 2020-07-27 가부시키가이샤 무라타 세이사쿠쇼 압전 모듈
JP6669429B2 (ja) * 2014-12-25 2020-03-18 京セラ株式会社 弾性波素子および通信装置
US10218334B2 (en) * 2015-03-18 2019-02-26 Taiyo Yuden Co., Ltd. Acoustic wave device
US11063575B2 (en) 2016-02-24 2021-07-13 Telefonaktiebolaget Lm Ericsson (Publ) Band reject filters
US11201125B2 (en) 2017-02-24 2021-12-14 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor process
JP7084739B2 (ja) 2018-02-21 2022-06-15 太陽誘電株式会社 マルチプレクサ
JP7068902B2 (ja) 2018-04-09 2022-05-17 太陽誘電株式会社 マルチプレクサ
DE102019120312A1 (de) * 2019-07-26 2021-01-28 RF360 Europe GmbH Filtervorrichtung umfassend zwei verbundene Filterschaltungen
US20210036682A1 (en) * 2019-07-30 2021-02-04 Intel Corporation Integrated radio frequency (rf) front-end module (fem)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116790A1 (en) * 2003-11-27 2005-06-02 Sanyo Electric Co., Ltd. Antenna duplexer
US20050195047A1 (en) * 2003-11-28 2005-09-08 Samsung Electronics Co., Ltd. RF duplexer
DE102005029453A1 (de) * 2005-06-24 2006-12-28 Epcos Ag Chipbauelement mit verbesserter thermischer Beständigkeit

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2673993B2 (ja) * 1990-07-02 1997-11-05 日本無線株式会社 表面弾性波装置
US5438305A (en) 1991-08-12 1995-08-01 Hitachi, Ltd. High frequency module including a flexible substrate
JP3267049B2 (ja) * 1994-05-25 2002-03-18 株式会社村田製作所 エアブリッジ配線を有するスパイラルインダクタの製造方法
JPH08274575A (ja) * 1995-04-03 1996-10-18 Kokusai Electric Co Ltd 素子複合搭載回路基板
JPH10270975A (ja) * 1996-03-08 1998-10-09 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
EP0794616B1 (de) 1996-03-08 2003-01-29 Matsushita Electric Industrial Co., Ltd. Elektronisches Bauteil und Herstellungsverfahren
JPH11163218A (ja) * 1997-11-21 1999-06-18 Japan Radio Co Ltd パッケージ構造
US6218729B1 (en) 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
DE10104574A1 (de) * 2001-02-01 2002-08-08 Epcos Ag Substrat für ein elektrisches Bauelement und Verfahren zur Herstellung
JP3744828B2 (ja) * 2001-09-14 2006-02-15 ユーディナデバイス株式会社 半導体装置
DE10164494B9 (de) * 2001-12-28 2014-08-21 Epcos Ag Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung
DE10228328A1 (de) 2002-06-25 2004-01-22 Epcos Ag Elektronisches Bauelement mit einem Mehrlagensubstrat und Herstellungsverfahren
DE10238523B4 (de) * 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE10243511A1 (de) * 2002-09-19 2004-04-01 Robert Bosch Gmbh Verfahren und mikromechanische Vorrichtung
US7213270B2 (en) * 2003-09-25 2007-05-08 Dada Corp. Headband with inserted lining tape for headwear
JP4291164B2 (ja) * 2004-01-08 2009-07-08 富士通メディアデバイス株式会社 弾性表面波装置
DE102004005668B4 (de) * 2004-02-05 2021-09-16 Snaptrack, Inc. Elektrisches Bauelement und Herstellungsverfahren
DE102004020204A1 (de) 2004-04-22 2005-11-10 Epcos Ag Verkapseltes elektrisches Bauelement und Verfahren zur Herstellung
JP3998658B2 (ja) * 2004-04-28 2007-10-31 富士通メディアデバイス株式会社 弾性波デバイスおよびパッケージ基板
JP2006060563A (ja) * 2004-08-20 2006-03-02 Alps Electric Co Ltd Ｓａｗフィルタ
KR100760780B1 (ko) * 2004-09-28 2007-09-21 후지쓰 메디아 데바이스 가부시키가이샤 분파기
JP2006211620A (ja) * 2005-01-31 2006-08-10 Tdk Corp フィルタ及びデュプレクサ
JP2006311183A (ja) * 2005-04-28 2006-11-09 Sony Corp 半導体装置およびその製造方法
US20070035364A1 (en) * 2005-08-11 2007-02-15 Uppili Sridhar Titanium-tungsten alloy based mirrors and electrodes in bulk acoustic wave devices
DE102005050398A1 (de) * 2005-10-20 2007-04-26 Epcos Ag Gehäuse mit Hohlraum für ein mechanisch empfindliches elektronisches Bauelement und Verfahren zur Herstellung
DE102006025162B3 (de) 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116790A1 (en) * 2003-11-27 2005-06-02 Sanyo Electric Co., Ltd. Antenna duplexer
US20050195047A1 (en) * 2003-11-28 2005-09-08 Samsung Electronics Co., Ltd. RF duplexer
DE102005029453A1 (de) * 2005-06-24 2006-12-28 Epcos Ag Chipbauelement mit verbesserter thermischer Beständigkeit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013525918A (ja) * 2010-04-27 2013-06-20 スリーエム イノベイティブ プロパティズ カンパニー 感知デバイスのための集積受動回路要素
US11296673B2 (en) 2016-06-29 2022-04-05 Snaptrack, Inc. Component with a thin-layer covering and method for its production

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