WO2006003948A1 - 半導体デバイスの製造方法 - Google Patents

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etching
etched
hole
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Satoru Shimura
Kazuhiro Kubota
Ryuichi Asako
Seiichi Takayama
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Tokyo Electron Limited
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    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device, and more particularly to an improvement of a method of forming a wiring trench or a connection hole of a semiconductor device.
  • Such wiring grooves or connection holes are used, for example, to form a multilayer wiring structure by a single damascene method or a dual damascene method.
  • FIG. 20 is a cross-sectional view showing a conventional process of forming a wiring structure by dual damascene in the order of steps.
  • a wiring layer 500, an interlayer insulating film 501, and an antireflective film 502 are sequentially formed from the bottom on a substrate, and a first resist film 503 is formed on the surface of the multilayer film structure (see FIG. FIG. 20 (a) 0
  • the first resist film 503 is patterned into a predetermined pattern by photolithography (FIG. 20 (b)).
  • the first resist film 503 is exposed in a predetermined pattern, and the exposed portion is selectively removed by a phenomenon.
  • the anti-reflection film 502 and the interlayer insulating film 501 are etched by the etching process using the first resist film 503 as a mask.
  • contact holes 504 are formed which also lead to the surface layer force of the multilayer film structure (FIG. 20 (c)).
  • the first resist film 503 which has become unnecessary due to the atching process is peeled off (FIG. 20 (d)), and a new second resist film 505 for forming a wiring trench instead is formed. Is formed (Fig. 20 (e)).
  • the second resist film 505 is patterned by photolithography (FIG. 20 (f)), and then an etching process is performed using the second resist film 505 as a mask to form an antireflective film 502 and an interlayer insulating film 501. A part of is etched.
  • a wiring groove 506 which is continuous with the connection hole 504 and wider than the connection hole 504 is formed (FIG. 20 (g)).
  • the unnecessary second resist film 505 is peeled off (FIG. 20 (h)), and the inside of the connection hole 504 and the wiring groove 506 is removed.
  • the Cu material is embedded in the metal to form a Cu wiring (wiring layer and via plug) 507 (Fig. 20 (i)).
  • a low dielectric constant material (low-k material) having an alkyl group such as a methyl group as a terminal group is used as a material of the interlayer insulating film 501.
  • etching damage is likely to remain on the connection hole 504 formed by etching the interlayer insulating film 501 and the side surface of the wiring groove 506.
  • the first resist film 503 and the second resist film 505 are removed after the etching process, the side surfaces of the connection hole 504 and the wiring groove 506 are damaged.
  • Such damage increases the parasitic capacitance between the wires (due to the rise in the dielectric constant) to cause signal delay, and causes the deterioration of electrical characteristics such as a decrease in insulation resistance.
  • Such problems are the cause of the decrease in the reliability of the semiconductor device as the circuit pattern in the semiconductor device is miniaturized and the integration is advanced.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device excellent in electrical characteristics and reliability.
  • a first aspect of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: forming an etching mask having a predetermined opening pattern on an etching target film disposed on an object to be treated; (1) forming a groove or a hole in the film to be etched by etching the film to be etched through the opening pattern of the etching mask in the processing chamber; the object to be processed after the etching process Transferring the first processing chamber to the second processing chamber in a vacuum atmosphere; and in the second processing chamber, a side surface portion of the groove or hole, which is the exposed portion of the film to be etched, is treated with silylite. And a process for applying
  • a second aspect of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: forming an etching mask having a predetermined opening pattern on a film to be etched disposed on a substrate; Forming a groove or a hole in the film to be etched by etching the film to be etched through the opening pattern of the etching mask in the chamber; and the film to be etched in the processing chamber. Is the exposed part of Applying a silylation treatment to side surfaces of the grooves or the holes.
  • a third aspect of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: forming an etching mask having a predetermined opening pattern on an etching target film disposed on an object to be processed; Forming a groove or a hole in the film to be etched by etching the film to be etched through the opening pattern of the etching mask; and performing an ashing process on the etching mask after the etching process; Removing the etching mask from the object to be processed; and applying a sililization treatment to the side surface of the groove or the hole which is the exposed portion of the film to be etched after the ashing treatment.
  • a fourth aspect of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: forming an etching mask having a predetermined opening pattern on an etching target film disposed on an object to be treated; Forming a groove or a hole in the film to be etched by etching the film to be etched through the opening pattern of the etching mask; and cleaning the object using a chemical solution after the etching process. And a step of applying a silylation treatment to the side surface portion of the groove or the hole which is the exposed portion of the film to be etched after the cleaning treatment.
  • a method of manufacturing a semiconductor device comprising the steps of: forming an interlayer insulating film on an etching stop film disposed on an object to be treated; Forming a groove or hole in the interlayer insulating film so as to reach the bottom of the groove or hole by performing an etching process on the etching film through the groove or hole in the interlayer insulating film; Removing the portion of the etching barrier film located on the surface; and applying a silylation treatment to the side surface of the trench or hole which is the exposed portion of the interlayer insulating film after the etching treatment.
  • a sixth aspect of the present invention is a manufacturing system of a semiconductor device, which accommodates an object to be processed including a film to be etched and an etching mask having a predetermined opening pattern formed thereon.
  • a silylation mechanism for applying; a vacuum transfer path connecting the first and second processing chambers; and an object to be processed from the first processing chamber to the second processing chamber disposed in the vacuum transfer path.
  • a seventh aspect of the present invention is a system for manufacturing a semiconductor device, which is a process for housing an object to be processed including a film to be etched and an etching mask having a predetermined opening pattern formed thereon.
  • a chamber an etching mechanism for forming a groove or a hole in the film to be etched by etching the film to be etched through the opening pattern of the etching mask in the chamber;
  • a silylation mechanism for performing a sililization process on side surfaces of the grooves or the holes which are exposed portions of the film to be etched.
  • An eighth aspect of the present invention is a computer readable medium including program instructions for execution on a processor, wherein the program instructions are executed by the processor to execute one of the first to the fourth. Control the semiconductor device manufacturing system to execute any of the manufacturing methods of the five viewpoints.
  • FIG. 1 is an explanatory view showing a schematic configuration of a wafer processing system.
  • FIG. 2 is a plan view showing a schematic structure of the cleaning treatment apparatus.
  • FIG. 3 is a front view showing a schematic structure of the cleaning treatment apparatus.
  • FIG. 4 is a rear view showing a schematic structure of the cleaning treatment apparatus.
  • FIG. 5 is a cross-sectional view showing a schematic structure of the Cyril Unit (SCH).
  • FIG. 6 is a plan view showing a schematic structure of an etching apparatus.
  • Fig. 7 is a flowchart showing the process of forming a wiring structure by a single damascene method.
  • FIG. 8 is a cross sectional view showing the process of FIG. 7 in the order of steps.
  • FIG. 9A is a graph showing the difference in the relationship between the leak current and the cumulative establishment depending on the presence or absence of the silylite treatment.
  • FIG. 9B is a graph showing the difference in the relationship between voltage and leak current depending on the presence or absence of silylation treatment.
  • Figure 10 is a flow chart showing the process of forming a wiring structure by dual damascene method.
  • FIG. 11 is a cross-sectional view showing the process of FIG. 10 in the order of steps.
  • FIG. 12 is off port illustrating another process for forming a wiring structure by a dual damascene method 1 ⁇ Chiya 1 ⁇ Bok.
  • FIG. 13 is a sectional view showing the process of FIG. 12 in the order of steps.
  • FIG. 14 is a cross-sectional view showing a schematic structure of an etching unit.
  • FIG. 15 is a sectional view showing in order of process the surface structure of a wafer in a process using the etching unit of FIG.
  • FIG. 16A is a cross-sectional view showing the shape change of the groove without the silyl chloride treatment by the hydrofluoric acid immersion treatment.
  • FIG. 16B is a cross-sectional view showing the shape change of the groove with silylation treatment by hydrofluoric acid immersion treatment.
  • FIG. 17A is a side view showing a process of processing a test sample for measuring dielectric constant, leak current density, and water desorption amount.
  • FIG. 17B is a side view showing a test sample for measuring the dielectric constant, leak current density, and water desorption amount.
  • FIG. 18 is a graph showing the change in the amount of water desorbed depending on the presence or absence of a silyl ring and the type of silylating agent.
  • FIG. 19A is a diagram showing a test sample before a corrosion resistance test by immersion in dilute hydrofluoric acid.
  • FIG. 19B is a view showing a test sample after the corrosion resistance test by immersion in dilute hydrofluoric acid.
  • FIG. 20 is a cross sectional view showing a conventional process of forming a wiring structure by dual damascene process in order of process.
  • wiring grooves etc. are used to form a wiring structure by the single damascene method or dual damascene method.
  • FIG. 1 is an explanatory view showing a schematic configuration of a wafer processing system.
  • the wafer processing system comprises a processing unit 110 and a main control unit 120.
  • the processing unit 110 includes one of an SOD (Spin On Dielectric) device 101, a resist coated Z developing device 102, an exposure device 103, a cleaning processing device 104, an indexing device 105, an etching device 106, and one of the PVD devices.
  • the apparatus includes a sputtering apparatus 107, an electric field plating apparatus 108, and a CMP apparatus 109 as a polishing apparatus.
  • the main control unit 120 includes a process controller 111, a user interface 112, and a storage unit 113.
  • the SOD device 101, the sputtering device 107, and the electric field marking device 108 of the processing unit 110 are film forming devices.
  • a transfer method by an operator or a transfer method by a transfer device (not shown) is used as a method for transferring the wafer W between the processing units 110.
  • Each device of the processing unit 110 is connected to and controlled by a process controller 111 having a CPU.
  • a keyboard, a user interface 112, and a storage unit 113 are connected to the process controller 111.
  • a process manager performs command input operation and the like to manage each device of the processing unit 110 using the keyboard.
  • the user interface 112 also provides a display equalizing function that visualizes and displays the operating status of each device of the processing unit 110.
  • the storage unit 113 stores a control program for realizing various processes executed by the processing unit 110 by control of the process controller 111, and a recipe in which processing condition data and the like are stored.
  • an arbitrary recipe is called from the storage unit 113 and is made to be executed by the process controller 111.
  • the processing unit 110 performs various desired processes.
  • the recipe for example, one stored in a readable storage medium such as a CD-ROM, a hard disk, a flexible disk, a non-volatile memory, etc. can be used.
  • the recipe can be transmitted online between devices of the processing unit 110 or from an external device at any time, for example, through a dedicated line.
  • control unit including a process controller, a user interface, and a storage unit is individually disposed and controlled for each device of the processing unit 110.
  • This configuration can be adopted without performing the overall control by the main control unit 120 or in combination with the overall control by the main control unit 120.
  • the SOD apparatus 101 is used to apply a chemical solution to the wafer W to form an interlayer insulating film such as a low-k film or an etching stopper film by a spin coating method.
  • the SOD apparatus 101 (though the detailed configuration is not shown) comprises a spin coater unit and a heat treatment unit for heat treating a wafer W on which a coating film is formed.
  • a CVD device that forms an insulating film or the like on the wafer W by chemical vapor deposition (CVD) may be used.
  • Resist Application Z development apparatus 102 is used to form a resist film, an antireflective film, etc. used as an etching mask.
  • the resist coating Z developing apparatus 102 (though the detailed configuration is not shown) has a resist coating processing unit, a developing processing unit, and a thermal processing unit.
  • the resist coating unit coats the wafer W with a resist solution or the like and spin-coats a resist film or the like.
  • the development processing unit develops the exposed resist film in a predetermined pattern in the exposure device 103.
  • the thermal processing unit thermally processes the wafer W on which the resist film is formed, the wafer W on which the exposure processing has been performed, and the wafer W on which the development processing has been performed.
  • the exposure apparatus 103 is used to expose a predetermined circuit pattern on the wafer W on which a resist film is formed.
  • cleaning processing apparatus 104 as will be described in detail later, cleaning processing using pure water or a chemical solution, modification processing of polymer residue after etching processing, and recovery processing from damage due to etching of the interlayer insulating film are performed.
  • ashing apparatus 105 for example, the resist film is ashed by plasma.
  • the interlayer insulating film or the like formed on the wafer W is subjected to the etching process, and the recovery process from the damage due to the etching of the interlayer insulating film is performed.
  • the etching process may use plasma or may use a chemical solution. Later, the one using plasma will be described with reference to FIG.
  • the scanner device 107 for example, a diffusion preventing film and a Cu seed are formed.
  • Electrolytic plating device At 108, Cu is embedded in the wiring groove or the like in which the Cu seed is formed.
  • the CMP apparatus 109 the surface of the wiring groove or the like in which Cu is embedded is planarized.
  • FIG. 2 is a schematic plan view of the cleaning treatment apparatus 104
  • FIG. 3 is a schematic front view thereof
  • FIG. 4 is a schematic rear view thereof.
  • the cleaning and processing apparatus 104 has a carrier station 4.
  • the carrier in which the wafer W is accommodated is sequentially carried into the carrier station 4 by another processing device.
  • the carrier containing the wafer W for which the processing in the cleaning processing apparatus 104 is finished is unloaded to the processing apparatus or the like that performs the next processing.
  • the cleaning processing apparatus 104 also has a processing stage 2 in which a plurality of processing units for performing the cleaning processing, the modification processing, and the recovery processing are disposed.
  • a transfer station 5 is provided to manufacture, prepare, and store chemical solution, pure water, gas, etc. used in the processing station 2.
  • the wafers W are accommodated in a substantially horizontal posture and at a constant interval in the vertical direction (Z direction).
  • the loading and unloading of the wafer W with respect to the carrier C is performed through one side of the carrier C.
  • This side surface can be opened and closed by a lid 10a (not shown in FIG. 2.
  • the lid 10a is shown in FIGS. 3 and 4 in a removed state).
  • the carrier station 4 has a mounting table 6 on which the carrier C can be mounted at three locations along the Y direction in the drawing.
  • the carrier C is placed on the mounting table 6 so that the side surface on which the cover 10 a is disposed faces the boundary wall 8 a side between the carrier 4 and the transfer station 3.
  • a window 9a is formed on the boundary wall 8a at a position corresponding to the mounting position of the carrier C.
  • a shutter 10 for opening and closing the windows 9a is disposed on the side of the transfer station 3 of each window 9a.
  • the shutter 10 has gripping means (not shown) for gripping the lid 10 a of the carrier C. As shown in FIGS. 3 and 4, the lid 10a can be retracted to the side of the transfer station 3 with the lid 10a held.
  • the wafer transfer apparatus 7 disposed at the transfer station 3 has a wafer transfer pick 7a capable of holding the wafer W.
  • the wafer transfer device 7 is movable in the Y direction along a guide (see FIGS. 3 and 4) disposed to extend in the Y direction on the floor of the transfer station 3 (see FIGS. 3 and 4). Ru.
  • the wafer transfer pick 7a is slidable in the X direction, is vertically movable in the Z direction, and is rotatable (0 rotation) in the XY plane.
  • the shutter 10 is retracted such that the inside of the carrier C and the transfer station 3 communicate with each other through the window 9a.
  • the wafer transfer pick 7a can access all the carriers C mounted on the mounting table 6. Therefore, the carrier W can be carried out at any height position in the carrier C, and conversely, the wafer W can be carried at any position of the carrier.
  • the processing station 2 has two wafer mounting units (TRS) 13a and 13b on the transfer station 3 side.
  • the wafer mounting unit (TRS) 13 b is used to place the wafer W when receiving the wafer W from the transfer station 3.
  • the wafer mounting unit (TRS) 13 a is used to place the wafer W when returning the wafer W for which the predetermined processing has been completed in the processing station 2 to the transport station 3.
  • a window 9b is provided at a portion corresponding to the position of the wafer mounting unit (TRS) 13a, 13b.
  • the wafer transfer pick 7a can access the wafer mounting unit (TRS) 13a, 13b through the window 9b, and the wafer W is held between the carrier C and the wafer mounting unit (TRS) 13a, 13b. Transport.
  • Denatured treatment units (VOS) 15a-15f are arranged.
  • “denatured” means that the polymer residue or the like changes to a property of being dissolved in pure water or a chemical solution while remaining on the wafer W.
  • the resist film is ashed and removed by ashing treatment, and it is treated with a denaturation treatment gas in a denaturation treatment unit (VOS) 15a to 15f to be rendered water soluble.
  • Each of the modification processing units (VOS) 15a to 15f forms a disk-shaped space for accommodating the wafer W therein in an upper and lower split type and a closed type, respectively. Have a chamber.
  • a proximity pin for supporting the wafer W in a horizontal posture is provided on the surface of the chamber, and a wafer mounting stage in which a heater is embedded is provided.
  • the denatured processing gas flows in the substantially horizontal direction in the disk-like space of the chamber.
  • VOS variable processing unit
  • SCH Shilinolay weir unit
  • the silyl ether unit is silylated to recover from damage or the like the damaged portion of the interlayer insulating film which has been damaged by the acessing treatment or cleaning treatment or becomes a hydrophilic surface.
  • FIG. 5 is a cross-sectional view showing a schematic structure of silylation unit (SCH) 1 la.
  • the silylated unit (SCH) 1 la comprises a chamber 41 for receiving the wafer W.
  • the chamber 41 is composed of a fixed lower container 41a and a lid 41b covering the lower container 41a.
  • the lid 41b can be raised and lowered by a lifting device (not shown).
  • a hot plate 42 is disposed in the lower container 41 a, and nitrogen gas containing a vapor of DMSDMA (Dimethylsilyldimethyl amine), which is an example of a silylating agent, is supplied into the chamber 41 from the periphery of the hot plate 42.
  • DMSDMA Dimethylsilyldimethyl amine
  • FIG. 5 shows a configuration in which liquid DMSDMA is vaporized by the vaporizer 43 and contained in nitrogen gas.
  • the gas that has vaporized DMSDMA ie, DMSDMA vapor
  • the inside of the chamber 41 is maintained at a predetermined degree of vacuum. Therefore, the pressure difference between the vaporizer 43 and the chamber 41 can be used to easily introduce the DMSDMA gas into the chamber 41.
  • the hot plate 42 can be temperature-controlled, for example, in the range of 50 ° C. to 200 ° C., and a pin 44 for supporting the wafer W is disposed on the surface thereof. By not placing the wafer W directly on the hot plate 42, the back surface of the wafer W is prevented from being contaminated.
  • a first seal ring 45 is disposed on the upper surface of the outer peripheral portion of the lower container 41a.
  • a second seal ring 46 which contacts the first seal ring 45 when the cover 41b is pressed against the lower container 41a is disposed on the lower surface of the outer peripheral part of the cover 41b.
  • the space between these first and second seal rings 45 and 46 can be depressurized. By decompressing this space, the airtightness of the chamber 41 is secured.
  • An exhaust port 47 for exhausting nitrogen gas containing DMSDMA supplied to the chamber 41 is disposed substantially at the center of the lid 41b. The exhaust port 47 is connected to a vacuum pump 49 via a pressure regulator 48.
  • a cleaning unit deposition polymer residue etc. is removed by applying chemical treatment or washing to the wafer W which has been treated by the modification treatment units (VOS) 15a to 15f. CNU) 12a to 12d are arranged.
  • VOS modification treatment units
  • Cleaning units (CNU) 12a to 12d respectively include a rotatable spin chuck for holding the wafer W in a substantially horizontal posture, and a cup for surrounding the spin chuck.
  • a chemical solution nozzle is provided to supply a predetermined chemical solution to the surface of the wafer W held by the spin chuck.
  • a cleaning nozzle is provided so that pure water is mixed with nitrogen gas and the pure water mist is discharged onto the surface of the wafer W held by the spin chuck using the nitrogen gas pressure.
  • a rinse nozzle is provided to supply pure water to the wafer W so as to rinse the wafer W after the chemical treatment.
  • a gas injection nozzle is provided in order to inject the dry gas onto the wafer W after the water washing process.
  • Cleaning unit (CNU) 12a to 12d includes a nozzle for supplying a chemical solution such as diluted hydrofluoric acid for removing a silicon oxide film or a silicon oxynitride film to a wafer W, and a resist used as an etching mask A nozzle may be provided to supply a stripping solution to the wafer W for stripping the film.
  • a chemical solution such as diluted hydrofluoric acid for removing a silicon oxide film or a silicon oxynitride film
  • a nozzle may be provided to supply a stripping solution to the wafer W for stripping the film.
  • the modification processing unit (VOS) 15 & 15 and the modification processing sheet 03) 15 d through 15 f described above have a substantially symmetrical structure with respect to the boundary wall 22 b.
  • the Silyl unit (S CH) 11a and the Silyl unit (SCH) I ib have a substantially symmetrical structure with respect to the boundary wall 22b.
  • the washing units (CNU) 12a and 12b and the washing units (CNU) 12c and 12d have a substantially symmetrical structure with respect to the boundary wall 22a.
  • a main wafer transfer apparatus 14 for transferring the wafer W in the processing station 2 is disposed substantially in the center of the processing station 2.
  • the main wafer transfer apparatus 14 has a wafer transfer arm 14 a for transferring the wafer W.
  • the main wafer transfer device 14 is rotatable around the Z axis.
  • wafer transfer arm 14a is movable in the horizontal direction, and raised and lowered in the Z direction. It is free. With such a structure, the main wafer transfer apparatus 14 can access each unit disposed in the processing station 2 which can not move itself in the X direction, and transfers the wafer W between these units. can do.
  • the chemical station 5 is provided with a chemical solution storage section 16 in which various chemical solutions used for V, are stored in various processing units disposed in the processing station 2.
  • a plurality of pumps and a liquid delivery section 17 having an opening / closing valve force are disposed.
  • a pure water supply unit 18 is provided to supply pure water to the cleaning units (CNU) 12a to 12d.
  • a gas supply unit 19 is provided to supply a predetermined gas to various processing units.
  • FIG. 6 is a plan view showing a schematic structure of the etching apparatus.
  • the etching apparatus 106 includes etching units 51, 52 for performing plasma etching processing, and silylation units (SCH) 53, 54. These units 51 to 54 are arranged corresponding to the four sides of wafer transfer chamber 55 having a hexagonal shape, respectively. Further, load lock chambers 56 and 57 are disposed on the other two sides of the wafer transfer chamber 55, respectively.
  • a wafer loading / unloading chamber 58 is disposed on the opposite side of the load lock chambers 56, 57 from the wafer transfer chamber 55, and the wafer W can be accommodated on the opposite side of the load lock chambers 56, 57 of the wafer loading / unloading chamber 58.
  • Boats 59, 60, 61 for mounting three carriers C are provided.
  • the etching units 51, 52 and the silylation unit (SCH) 53Z 54 and the load lock chambers 56, 57 are connected to the respective sides of the wafer transfer chamber 55 through the gate valve G, as shown in the figure. These are communicated with the wafer transfer chamber 55 by opening the gate valves G, and shut off from the wafer transfer chamber 55 by closing the gate valves G.
  • a gate valve G is also provided at a portion connected to the wafer loading / unloading chamber 58 of the load lock chamber 56, 57.
  • the load lock chambers 56, 57 are communicated with the wafer loading / unloading chamber 58 by opening the gate valves G, and are shut off from the wafer loading / unloading chamber 58 by closing them.
  • a wafer transfer device 62 for carrying in and out the wafer W is disposed to the etching units 51 and 52, the silylation units (SCH) 53 and 54, and the load lock chambers 56 and 57. It will be set up.
  • the wafer transfer apparatus 62 is disposed substantially at the center of the wafer transfer chamber 55 and is rotated. And, it has two blades 64a, 64b which hold the wafer W at the tip of the telescopic portion 63. These two blades 64a, 64bi, etc. are attached to the telescopic portion 63 so as to face in the opposite direction.
  • the inside of the wafer transfer chamber 55 is maintained at a predetermined degree of vacuum.
  • a HEPA filter (not shown) is disposed on the ceiling of the wafer loading / unloading chamber 58.
  • the clean air that has passed through the H EPA filter is supplied into the wafer loading and unloading chamber 58 in a downflow state, and the loading and unloading of the wafer W is performed in a clean air atmosphere at atmospheric pressure.
  • Shutters (not shown) are disposed at the three ports 59, 60, 61 for mounting the carrier C in the wafer loading / unloading chamber 58 respectively. In these ports 59, 60, 61, the empty carrier C containing the wafer W is directly attached. When attached, the shutter is released to communicate with the wafer loading / unloading chamber 58 while preventing the outside air from entering.
  • an alignment chamber 65 is disposed on the side of the wafer loading / unloading chamber 58, and alignment of the wafer W is performed there.
  • a wafer transfer apparatus 66 for loading / unloading the wafer W relative to the carrier C and loading / unloading the wafer W relative to the load lock chambers 56, 57 is disposed.
  • the wafer transfer device 66 has an articulated arm structure and can travel on the rail 68 along the arrangement direction of the carrier C, and mounts the Ueno W on the tip end hand 67 and transfers the wafer.
  • Control of the entire system is performed by the control unit 69.
  • the silylation units (SCH) 53, 54 have almost the same configuration as the silylation units (SCH) lla, lib. Therefore, the detailed structure of the Cyril Unit (SCH) 53, 54 is not shown again. However, the Cyrillic unit (SCH) 53, 54 can further supply nitrogen gas (or only steam) containing a predetermined concentration of steam into the chamber 41.
  • the interlayer insulating film which has been damaged by the etching process or the atching process or which has become a hydrophilic surface is taken out to the atmosphere, moisture is adsorbed and the dielectric constant is increased. Therefore, after the wafer W is etched in the etching apparatus 106, the silicon wafer is then treated in the etching apparatus 106 without being exposed to the atmosphere. This can prevent an increase in the dielectric constant due to water adsorption.
  • the wafer W after the etching process is an etching unit 51, 5 During transport from 2 to the silylation unit (SCH) 53, 54, it is under a vacuum atmosphere. In this case, since the portion damaged by the etching does not absorb moisture at all, the silicone soot reaction may be difficult to occur.
  • SCH silylation unit
  • the Cyril ice units (SCH) 53, 54 have a structure capable of supplying water vapor into the chamber 41.
  • an appropriate hygroscopic reaction can be intentionally caused in the damaged portion to easily allow the Silyite reaction to proceed.
  • the hygroscopic reaction is excessively advanced, there is a possibility that the progress of the silylite reaction is conversely suppressed. Therefore, it is necessary to control the supply of water vapor so that such reaction suppression does not occur.
  • FIG. 7 is a flowchart showing a process of forming a wiring structure by a single damascene method.
  • FIG. 8 is a cross-sectional view showing the process of FIG. 7 in the order of steps.
  • an insulating film 70 in which a lower interconnection (copper interconnection) 72 is formed via a noria metal film 71 is provided, and a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • the wafer W on which the interlayer insulating film 74 is formed is transferred into the resist coating Z developing device 102, where the antireflective film 75a and the resist film 75b are sequentially formed on the interlayer insulating layer 74.
  • the wafer W is transferred to the exposure apparatus 103, where exposure processing is performed with a predetermined pattern.
  • the wafer W is returned to the resist coating Z developing device 102, and the resist film 75b is developed in the developing processing unit.
  • a predetermined circuit pattern is formed on the resist film 75b (step S2, FIG. 8 (b)).
  • the wafer W is transferred to the etching apparatus 106, where the etching process is performed (Step S3).
  • a via hole 78a reaching the stopper film 73 is formed in the interlayer insulating film 74 (FIG. 8 (c)).
  • Reference numeral 79a shown in FIG. 8 (c) is a damaged portion which will be described in detail later.
  • the wafer W for which the etching process has been completed is transferred to the ashing apparatus 105, where an ashing process is performed to ash the antireflective film 75a and the resist film 75b (step S4).
  • the wafer W for which the atching process has been completed is transferred to the cleaning processing apparatus 104.
  • any of the modification processing units (VOS) 15a to 15f processing is performed such that the polymer residue and the like remaining on the wafer W are denatured into water solubility by the etching processing and the atching processing (step S5). If the antireflective film 75a and the resist film 75b can be denatured by the treatment with the denaturation treatment units (VOS) 15a to 15f, this alteration treatment may be used instead of the atching treatment.
  • the modified wafer W is transferred to any one of the cleaning units (CNU) 12a to 12d, where the denatured polymer residue and the like are removed (Step S6, FIG. 8 (d)).
  • the side wall of the via hole 78a formed in the interlayer insulating film 74 is damaged by the etching process, the atching process, the subsequent water washing process, and the like. Specifically, such a damaged portion reacts with moisture, the number of methyl groups in the vicinity of the side wall of the via hole 78a decreases, and the number of hydroxyl groups increases to increase the dielectric constant.
  • a damaged portion formed on the side wall of the via hole 78a if the via hole 78a is subsequently filled with a metal material to form a wiring trench, parasitic capacitance between the wires increases. As a result, problems such as signal delay and deterioration of insulation between the wiring trenches occur.
  • FIGS. 8 (c) and 8 (d) the boundary between the force-damaged portion 79a schematically showing such a damaged portion 79a and the non-damaged portion is shown in FIGS. 8 (c) and 8 (d). Not as clear as shown.
  • the wafer W is transported to one of the silylation units (SCH) l la and l i b, where the silylated portion of the damaged portion is removed.
  • the conditions for the silylation treatment may be selected according to the type of silylating agent.
  • the temperature of the vaporizer 43 is from room temperature to 50 ° C.
  • the flow rate of the silylating agent is 0.1 to 1.
  • Og / min the flow rate of N gas (purge gas) is 1 to 1: LOLZmin
  • the treatment pressure is 6
  • the temperature of the hot plate 42 can be suitably set from a range of room temperature to 200 ° C., etc., at 66 to 95976 Pa (5 to 720 Torr).
  • DMSDMA is used as the silylating agent
  • the temperature of the hot plate 42 is 100 ° C.
  • nitrogen gas containing the vapor of DMSDMA is stored in the chamber 41
  • the pressure is supplied to 55 Torr, and the pressure is maintained, for example, held for 3 minutes, and processed.
  • the silylation reaction using DMSDMA is represented by the following formula. [Formula 1]
  • the wafer W which has undergone such a silylite treatment is transferred to the etching apparatus 106, where the wafer W is subjected to an etching process for removing the stopper film 73 (step S8, FIG. 8 (f)).
  • the wafer W is transferred to the cleaning processing apparatus 104 and the cleaning units (CNU) 12a to 12d! obviously, it will be washed and processed (step S9).
  • the side wall of the via hole 78a formed in the interlayer insulating film 74 is also damaged by the etching process and the cleaning process, and a damaged portion 79b is formed.
  • the wafer W is transported to one of the silylation units (SCH) l la and l ib, where the sililization process is performed (step S10, figure). 8 (g).
  • the wafer W is transferred to the sputtering apparatus 107, where a noble metal film and a Cu seed layer (that is, a metal seed layer) are formed inside the via holes 78a (step SI 1).
  • the wafer W is transferred to the electrolytic plating apparatus 108, where a metal 76 such as copper is embedded in the via holes 78a by electrolytic plating (step S12).
  • the wafer W is heat-treated to perform an annealing process on the metal 76 embedded in the via hole 78a (Aneal device is not shown in FIG. 1).
  • the wafer W is transferred to the CMP apparatus 109, where planarization processing is performed by the CMP method (step S13, FIG. 8 (h)).
  • the damaged portion can be silylized. Acupuncture can recover from damage. Thereby, since the wiring trench excellent in the electrical characteristics can be formed, the reliability of the semiconductor device can be improved.
  • the silylation treatment is performed after the treatment in the cleaning units (CNU) 12a to 12d is completed is described.
  • the silylation process may be performed after the predetermined process if the interlayer insulating film 74 is damaged or may be generated.
  • FIG. 9A is a graph showing the difference in the relationship between the leak current and the cumulative establishment depending on the presence or absence of the silylation treatment.
  • FIG. 9B is a graph showing the difference between the voltage and the leakage current depending on the presence or absence of the silylation treatment. That is, here, the difference between the case where the silylation treatment is performed after the treatment with the cleaning units (CNU) 12a to 12d and the case where the silylation treatment is not performed are shown.
  • the composition of the sample given the results shown in Fig. 9A and Fig. 9B is the same as Fig. 8 (h), and an LKD (trade name) series low-k film manufactured by Taro SR Co., Ltd. is used as the interlayer insulating film 74.
  • the leakage current is reduced and the withstand voltage is improved by performing the silylite treatment, that is, the insulation characteristics of the interlayer insulating film are compared with the case where the silylite treatment is not performed. improves.
  • an improvement effect of 10% to 20% was confirmed when the silylation treatment was performed than when the silylation treatment was not performed. .
  • FIG. 10 is a flowchart showing a process of forming a wiring structure by the dual damascene method.
  • FIG. 11 is a cross-sectional view showing the process of FIG. 10 in the order of steps.
  • the device used in each step is clear in the above description, so the device will not be mentioned.
  • an insulating film 70 in which a lower interconnection (copper interconnection) 72 is formed via a noble metal film 71 is provided, and a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • An interlayer insulating film 74 such as a 1 o W film is formed on the stopper film 73 of the wafer W (step S101, FIG. Ll (a)).
  • an antireflective film 75 a and a resist film 75 b are sequentially formed on the formed interlayer insulating film 74.
  • the resist film 75b is exposed and developed in a predetermined pattern to form an etching pattern (Step S102, FIG. 11 (b)).
  • etching is performed using the resist film 75b as an etching mask to form a via hole 78a reaching the stopper film 73 (step S103, FIG. 11C).
  • Reference numeral 79a shown in FIG. 11 (c) is a damaged portion generated by the etching process.
  • the resist film 75b and the anti-reflection film 75a are removed by the atsing process (step S104).
  • step S105 the polymer produced by the previous etching and aching treatment
  • a cleaning process is performed to remove the residue and the like (step S105).
  • silylation treatment is performed to recover the damaged portion 79a of the interlayer insulating film 74 from the damage (step S106, FIG. 11 (d)).
  • the silylation treatment may be performed after the etching of step S103 and after the aching of Z or step S104.
  • a protective film 81 is formed on the surface of the interlayer insulator 74 (step S107), and an antireflective film 82a and a resist film 82b are sequentially formed on the protective film 81.
  • the resist film 82b is exposed in a predetermined pattern and developed to form a circuit pattern on the resist film 82b (step S108, FIG. L l (e)).
  • the protective film 81 can be formed by spin coating a predetermined chemical solution in the SOD device 101.
  • the protective film 81 is not always necessary.
  • the antireflective film 82 a and the resist film 82 b may be formed directly on the interlayer insulating film 74.
  • step S 110 the resist film 82b and the antireflective film 82a are removed by atsing treatment (step S110).
  • the process of step S 110 may be performed using denaturation treatment units (VOS) 15a to 15f!,.
  • VOS denaturation treatment units
  • Reference numeral 79b shown in FIG. 11 (f) is a damaged portion caused by the etching process of step S109.
  • Step Sl 1 l a cleaning process is performed to remove the polymer residue and the protective film 81 and the like generated by the previous etching process and the atching process.
  • silylation treatment is performed to recover the damaged portion 79b of the interlayer insulating film 74 from the damage (step S112, FIG. 11 (g)).
  • the silylation process may be performed after the etch process of step S 109 and / or after the atsuring process of step S 110 !.
  • step S113 an etching process for removing the stopper film 73 and its residue removal process are performed (step S113). Thereafter, in order to recover from the damage the damaged portions formed in the via holes 78a and the trenches 78b by etching or the like, a sililization process is performed (step S114, FIG. L l (h)). The state after silylation processing is shown in FIG. 11 (h).
  • a barrier metal film and a Cu seed layer are formed on the inner walls of the via hole 78a and the trench 78b.
  • a metal 76 such as copper is embedded in the via hole 78a and the trench 78b by electrolytic plating to form a plug.
  • the wafer W is thermally treated to perform an annealing process on the metal 76 embedded in the via holes 78a and the trenches 78b. Further In step S115, the figure 11 (i) is processed.
  • FIG. 12 is a flow chart showing another process of forming a wiring structure by dual damascene method.
  • FIG. 13 is a cross-sectional view showing the process of FIG. 12 in the order of steps. Again, the equipment used in each step is apparent from the previous description, so no mention is made of the equipment.
  • an insulating film 70 in which a lower interconnection (copper interconnection) 72 is formed via a noble metal film 71 is provided, and a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • a passivation film 73 such as a SiN film or a SiC film is formed on the surface of the insulating film 70.
  • etching is performed using the resist film 87 b as an etching mask (step S 202) to pattern the hard mask layer 86.
  • the resist film 87b and the anti-reflection film 87a are removed (step S203, FIG. 13 (b)).
  • an antireflective film 88 a and a resist film 88 b are sequentially formed on the hard mask layer 86.
  • the resist film 88b is exposed and developed in a predetermined pattern to form an etching pattern (step S204, FIG. 13 (c)).
  • via holes 78a reaching the stopper film 73 are formed using the resist film 88b as an etching mask (step S205, FIG. 13 (d)).
  • the resist film 88b and the anti-reflection film 88a are removed by ashing or the like, and a polymer remaining solution or the like is further removed (step S206, FIG. 13 (e)).
  • a sililization process may be performed before the atching process.
  • a sililization process may be performed thereafter.
  • step S206 the node mask layer 86 on which the predetermined pattern is formed is exposed. Etching is performed using the hard mask layer 86 as an etching mask (step S207) to form a trench 78b. If a damaged portion occurs in the interlayer insulating film 74 at this time, a sililization process may be performed immediately thereafter.
  • the hard mask layer 86 is removed by atsuring treatment or chemical treatment (step S208, FIG. 13 (f )). For example, silylation processing is performed after the removal processing of the hard mask layer 86 (step S209), whereby the damaged portion generated in the interlayer insulating film 74 before step S208 can be recovered from the damage.
  • Fig. 13 (f) shows the state after recovery from damage.
  • step S210 an etching process and a residue removing process for removing the stop film 73 are performed (step S210, FIG. 13 (g)).
  • the silylation process is performed again (step S211).
  • a noble metal film and a Cu seed layer are formed on the inner walls of the via hole 78a and the trench 78b.
  • a metal 76 such as copper is embedded in the via hole 78a and the trench 78b by electrolytic plating to form a plug.
  • the wafer W is heat-treated to perform an annealing process on the metal 76 embedded in the via holes 78a and the trenches 78b, and a planarization process using a CMP method is performed (step S212, FIG. 13 (h)
  • Table 1 shows the results of examining changes in the k value when silylation was performed with 1 l and 1 l of the silylation unit (SCH) of the cleaning treatment apparatus 104.
  • low-k film As a low dielectric constant insulating film (low-k film), using a porous MSQ (Porous methy Hiogenogen-SilsesQuioxane) film and using a C.sub.2F.sub.2 / Ar / N as an etching gas, the etching of the etching apparatus 106 is performed.
  • Etch process at 51 and 52 and perform ashing mounting using O single gas as the ashing gas.
  • the ashing treatment was carried out in table 105, and HMDS (Hexamethyldisilazane) was used as a silylating agent.
  • the porous MSQ film is an insulating film (SOD film) formed by spin coating, and is one of siloxane-based films having a Si—O—Si bond.
  • silylation treatment is 2.5Tor r, 200. I went at C for 15 minutes.
  • the k value is 2.36 before etching, and the k value increases by 2.80 after the force etching process and the atching process. However, it can be seen that the k value is lowered to 2.63 by performing the Silyl-I treatment after that.
  • silylating agent can be used without particular limitation as long as it is a substance that causes a silyl ring reaction.
  • silazane bond Si-N bond
  • those having a relatively small molecular structure for example, those having a molecular weight of 260 or less are preferable, and those having a molecular weight of 170 or less are more preferable.
  • DMSDMA Dimethylaminotrimethylsilane
  • TMDS 1,1,3,3-Tetramethyldisilazane
  • TMSPyrole 1-Trimethylsilylpyrole
  • BSTFA N, 0- Bis (trimethylsilyl)
  • BDMADMS Bis (dimethylamino) dimethylsilane
  • TMSDMA and TMDS are preferably used as having high effects of recovering the dielectric constant and reducing the leakage current.
  • those having a structure in which Si constituting a silazane bond is bonded to three alkyl groups (eg, methyl groups) are preferable.
  • the above-described wafer processing system has the atching apparatus 105 and the etching apparatus 106 separately.
  • the etching units 51 and 52 constituting the etching apparatus 106 it is possible to perform the atching processing by changing the processing gas.
  • DMSDM If a silylating agent such as A can be supplied, it is possible to carry out a silylite treatment.
  • FIG. 14 is a cross-sectional view showing a schematic structure of an etching unit 90 capable of performing an etching process, an ashing process, and a silylation process.
  • This etching unit 90 can be provided in the etching apparatus 106 in place of the etching units 51, 52 and the silylated sheet (SCH) 53, 54 constituting the etching apparatus 106 shown in FIG.
  • the etching unit 90 includes a plasma processing chamber (plasma processing chamber) 302 formed in a substantially cylindrical shape.
  • the plasma processing chamber 302 is, for example, configured to have an anodic oxidation treatment (alumite treatment) on the surface, such as an aluminum alloy, and is set to a ground potential.
  • anodic oxidation treatment alumite treatment
  • a susceptor support 304 is disposed via an insulating plate 303 which is also made of ceramic or the like.
  • a susceptor 305 is disposed on the susceptor support 304.
  • the susceptor 305 also serves as the lower electrode, and the wafer W is placed on the top surface thereof.
  • a high pass filter (HPF) 306 is connected to the susceptor 305.
  • a temperature control medium chamber 307 is disposed in the susceptor support 304.
  • An inlet pipe 308 and an outlet pipe 309 are connected to the temperature control medium chamber 307. Then, the temperature control medium is introduced into the temperature control medium chamber 307 from the introduction pipe 308.
  • the temperature control medium circulates in the temperature control medium chamber 307 and is discharged from the discharge pipe 309, whereby the susceptor 305 can be adjusted to a desired temperature.
  • the susceptor 305 has an upper central portion formed in a convex disk shape, and the electrostatic chuck 310 is disposed thereon.
  • the electrostatic chuck 310 has a structure in which an electrode 312 is disposed between insulating materials 311, and a DC power source 313 is connected to the electrode 312.
  • the wafer W is electrostatically attracted on the electrostatic chuck 310 by applying a DC voltage of, for example, about 1.5 kV from the DC power supply 313 to the electrode 312.
  • gas passages 314 for supplying a heat transfer medium for example, He gas
  • a heat transfer medium for example, He gas
  • the temperature setting of the medium may be increased.
  • the atching process, and the Z or silylation process in the etching unit 90 if the set temperature is changed for each process, it takes time to stabilize the temperature of Ueno and W. It is preferable to embed the cooling element in 305 and make it possible to control the temperature.
  • An annular focus ring 315 is disposed on the upper end peripheral portion of the susceptor 305 so as to surround the circumference of the wafer W installed on the electrostatic chuck 310.
  • the focus ring 315 is made of an insulating material or conductive material such as ceramic or quartz.
  • an upper electrode 321 is disposed opposite to and in parallel with the susceptor 305.
  • the upper electrode 321 is supported inside the plasma processing chamber 302 via an insulating material 322.
  • the upper electrode 321 constitutes a surface opposed to the susceptor 305, and the force is also constituted by an electrode plate 324 having a large number of discharge ports 323 and an electrode support 325 for supporting the electrode plate 324.
  • the electrode plate 324 is made of an insulating material or a dielectric material. In the present embodiment, the electrode plate 324 also constitutes a silicon force.
  • the electrode support 325 is made of, for example, a conductive material such as aluminum whose surface is subjected to an anodic treatment (alumite treatment). The distance between the susceptor 305 and the upper electrode 321 is adjustable.
  • a gas inlet 326 is disposed at the center of the electrode support 325.
  • a gas supply pipe 327 is connected to the gas inlet 326.
  • the gas supply pipe 327 is connected to the processing gas supply source 330 via a valve 328 and a mass flow controller 329.
  • the processing gas supply source 330 supplies a predetermined processing gas for plasma processing.
  • FIG. 14 shows only one processing gas supply system that also has gas supply pipe 327, nozzle 328, mass flow controller 329, and processing gas supply source 330.
  • a plurality of processing gas supply systems Is provided. From these process gas supply systems, for example, O gas, N
  • H gas H gas, CO gas, Ar gas, N gas, CF gas, CF gas, water vapor, DMSDMA, etc.
  • the gas and the like of the silyl agent are independently flow-controlled and supplied into the plasma processing chamber 302.
  • An exhaust pipe 331 is connected to the bottom of the plasma processing chamber 302, and an exhaust device 335 is connected to the exhaust pipe 331.
  • the exhaust device 335 includes a vacuum pump such as a turbo molecular pump, and the inside of the plasma processing chamber 302 is under a predetermined reduced pressure atmosphere (for example, 0.57 Pa) or less. It can be set to
  • a gate valve 332 is disposed on a side wall portion of the plasma processing chamber 302.
  • the gate valve 332 can be opened to carry the wafer W into and out of the plasma processing chamber 302.
  • a first high frequency power supply 340 is connected to the upper electrode 321.
  • the first matching unit 341 is inserted in the feeder line.
  • a low pass filter (LPF) 342 is connected to the upper electrode 321.
  • the first high frequency power supply 340 can supply high frequency high frequency power for plasma generation, for example, high frequency power of 50 to 150 MHz.
  • the frequency of the first high frequency power supply 340 is preferably 50 to 150 MHz, and typically a frequency of 60 MHz or near as shown is used.
  • a second high frequency power supply 350 is connected to the susceptor 305 as the lower electrode.
  • a second alignment unit 351 is inserted in the feed line.
  • the second high frequency power supply 350 is for generating a self-bias voltage, and can supply frequency power lower than that of the first high frequency power supply 340, for example, several hundred Hz to several tens of MHz. By applying power of such a range of frequencies to the susceptor 305, an appropriate ion action can be given without damaging Ueno and W.
  • the frequency of the second high frequency power supply 350 is typically 2 MHz, 3.2 MHz, 13.56 MHz, etc. as shown.
  • FIG. 15 is a cross-sectional view showing in order of process the surface structure of a wafer in a process using the etching unit of FIG.
  • an organic low dielectric constant film eg, Porous MSQ
  • SiCN film 602 e.g., SiCN film
  • BARC antireflective film
  • resist film 604 is in a state of patterning.
  • the gate valve 332 is opened, and the wafer W is loaded into the plasma processing chamber 302 by the blade 64 a (or 64 b) of the wafer transfer device 62 and placed on the susceptor 305. Do.
  • the wafer W is electrostatically attracted onto the electrostatic chuck 310 by applying a direct current voltage of, for example, about 1.5 kV to the electrode 312 of the electrostatic chuck 310 with a DC power supply 313 force.
  • the blade 64 a of the wafer transfer device 62 is evacuated in the plasma processing chamber 302.
  • a predetermined degree of vacuum for example, 4 Pa or less.
  • a predetermined processing gas for example, CF 3 single gas
  • CF 3 single gas is introduced into the plasma processing chamber 302 at a predetermined flow rate from the processing gas supply source 330 via the mass flow controller 329 or the like.
  • a high frequency (for example, 60 MHz) high frequency power for plasma generation is applied from the wave power source 340 to the upper electrode 321 with a predetermined power. This generates a plasma of the processing gas. Furthermore, a low frequency (for example, 2 MHz) high frequency power for generating a self-bias voltage from the second high frequency power supply 350 is applied to the susceptor 305 as the lower electrode with a predetermined power. Thereby, ions in the plasma are drawn into the wafer W, and the etching process of the anti-reflection film 603 is performed using the resist film 604 as an etching mask.
  • a low frequency (for example, 2 MHz) high frequency power for generating a self-bias voltage from the second high frequency power supply 350 is applied to the susceptor 305 as the lower electrode with a predetermined power.
  • the SiCN film 602 and the organic low dielectric constant film 601 are sequentially etched by changing the processing gas in the same procedure as the etching process of the antireflective film 603 as shown in FIG. 15 (b). State.
  • the SiCN film 602 is formed, for example, by plasma of a mixed gas of C.sub.2F / Ar / N.
  • the organic low dielectric constant film 601 is a plasma of a mixed gas of CF ZAr.
  • etching by Next in the same procedure as the above-mentioned etching process, as the process gas, for example, an ashing process is performed with plasma using O gas, NH gas, CO gas, etc.
  • the process gas for example, an ashing process is performed with plasma using O gas, NH gas, CO gas, etc.
  • FIG. 15 (c) the portion damaged by the etching process and the atching process is schematically shown by reference numeral 605.
  • the etching process and the atsing process are continuously performed as described above, it is preferable to perform so-called two-step atsing. That is, in the first step, tallying in the plasma processing chamber 302 is performed without applying a bias voltage from the second high frequency power supply 350. At the second step, a bias voltage is applied from the second high frequency power supply 350 to perform atching processing of the wafer W. Next, with a predetermined degree of vacuum in the plasma processing chamber 302, a predetermined amount of water vapor is supplied into the plasma processing chamber 302 through the discharge port 323 disposed in the upper electrode 321. As a result, an appropriate amount of water is adsorbed to the portion of the organic low dielectric constant film 601 that has been damaged by the etching process and the atching process.
  • the inside of the plasma processing chamber 302 is evacuated, and when the inside of the plasma processing chamber 302 reaches a predetermined degree of vacuum, the evacuation is stopped and the inside of the plasma processing chamber 302 is maintained at a predetermined degree of vacuum.
  • Ueno, W is heated to a temperature at which the reaction occurs, for example, 50 ° C to 200 ° C.
  • a predetermined amount of gas of silylating agent such as DMSDMA gas is supplied into the plasma processing chamber 302 through the discharge port 323 disposed in the upper electrode 321.
  • the gas in the plasma processing chamber 302 is maintained for a predetermined time while the pressure of the silylating agent gas is increased. As a result, as shown in FIG.
  • the damaged portion 605 of the organic low dielectric constant film 601 is recovered from the damage by Silyl. Even if the wafer W subjected to the silylation treatment is subsequently exposed to the atmosphere, the property of the organic low dielectric constant film 601 is difficult to absorb moisture.
  • FIG. 15 (d) shows a state in which the damaged portion 605 is restored to the same structure as the original organic low dielectric constant film 601 in order to schematically show the recovery of the damaged portion 605.
  • the chemical structure of the damaged portion 605 after recovery does not completely match the chemical structure of the original organic low dielectric constant film 601.
  • damage recovery by silylation treatment of the organic low dielectric constant film 601 can be quantitatively evaluated by immersing the wafer W in hydrofluoric acid. This is because, for example, in the oxygen plasma ashing process, the sidewall of the groove pattern in the organic low dielectric constant film 601 is SiO. For this reason, this SiO is not recovered from the damage.
  • organic low dielectric constant film 601 is side-etched in order to be dissolved in 2 S-sulfuric acid.
  • FIG. 16A is a cross-sectional view showing a change in shape of a groove without silylation treatment by hydrofluoric acid immersion treatment.
  • FIG. 16B is a cross-sectional view showing a change in shape of the groove having the silylation treatment due to the hydrofluoric acid immersion treatment. That is, in this case, before the immersing treatment with hydrofluoric acid (hydrofluoric acid aqueous solution), the state shown in FIG. The difference from the case shown in Fig. 15 (d) is shown.
  • the SiO generated by the atching treatment is a hydrofluoric acid.
  • the organic low dielectric constant film 601 is side-etched to narrow the line width.
  • the sidewall of the groove pattern is not exposed to SiO, so the corrosion resistance to hydrofluoric acid is enhanced.
  • FIG. 17A is a side view showing the process of processing a test sample for measuring the dielectric constant, the leak current density, and the amount of water desorption.
  • FIG. 17B is a side view showing a test sample for measuring the dielectric constant, the leak current density, and the amount of water desorption.
  • a test sample in which a porous MSQ film as an SOD film was formed on a Si substrate was produced. Next, etching and aching were sequentially performed to damage the porous MSQ film. Next, the dielectric constant and the leak current density were measured in the case where the silylating treatment was performed using the silylating agent shown in Table 2 below. In addition, the dielectric constant and the leakage current density were also measured when no silylite treatment was performed.
  • etching process and the atching process were both performed in the etching unit 90 shown in FIG.
  • etching gas CF is used, and as etching gas, O,
  • the apparatus of the same configuration was used.
  • the conditions of the silyl ring were varied depending on the type of silylating agent.
  • the DMSDMA treatment temperature was 100 ° C., and the treatment time was 180 seconds.
  • TMSDMA was treated at 150 ° C. for 150 seconds.
  • the TMDS treatment temperature was 180 ° C., and the treatment time was 900 seconds.
  • BSTFA, BDMADMS and TMSpytole were treated at a temperature of 180 ° C. for 300 seconds.
  • the flow rate of N gas (purge gas) is 5. OLZ min, and the species of silylating agent
  • the temperature of vaporizer 43 is room temperature to 50 ° C
  • the flow rate of silylating agent is 0.1 to 1.0 g / mln
  • the treatment pressure is 666 to 95976? & (5 to 720, 011 :) Set as appropriate.
  • FIG. 18 is a graph showing the change in water desorption amount depending on the presence or absence of silylation and the type of silylating agent.
  • the vertical axis in FIG. 18 is a value obtained by integrating the desorbed amount of moisture at 100 ° C. to 500 ° C. (desorbed gas amount) in units of temperature and standardizing the mass of the sample.
  • the effect of reducing the water content was obtained when the Silyllite treatment was performed by DS.
  • FIG. 19A is a view showing a test sample before a corrosion resistance test by immersion in dilute hydrofluoric acid.
  • FIG. 19B is a view showing a test sample after a corrosion resistance test by immersion in dilute hydrofluoric acid.
  • a mask film was formed on a laminate of a porous MSQ film as an SOD film on a Si substrate, and a trench pattern was exposed and developed by a photolithographic technique. The porous MSQ film was etched using this mask pattern as an etching mask. Next, perform ashing treatment using O, NH, or CO as an ashing gas for residue treatment of the etching mask
  • top CD the trench widths at the top and bottom of the trench
  • bottom CD the trench widths at the top and bottom of the trench. Table 3 shows the results of comparison between the increase in the length of the top CD and the length of the bottom CD with and without the silyl ion treatment before the dilute hydrofluoric acid treatment.
  • the conditions for etching, ashing and silylization were the same as in the test (1).
  • TMSDMA is excellent for both O and CO atsing gases.
  • a film capable of recovering damage by silyl treatment is not limited to the above-mentioned porous MSQ.
  • a SiOC film which is one of inorganic insulating films formed by CVD is targeted. You can also. This is a mixture of Si--CH bonds by introducing a methyl group (--CH 2) into the Si--O bond of the conventional SiO film, These include ck Diamond (Applied Materials), Coral (Novellus), Aurora (ASM), etc.
  • the SiOC-based film may be porous.
  • the NSQ insulating film is not limited to a porous one, and may be dense.
  • a clear metal film and a Cu seed are sequentially formed in the formed via holes or trenches, copper is embedded by electrolytic plating or the like, and is subjected to a hole treatment and a CMP treatment to form a copper wiring.
  • the surface of the copper wiring is reduced by ammonia plasma treatment, and then a standstill film is formed.
  • silylation treatment may be performed to recover from the damage caused by the ammonia plasma treatment! ,.
  • the present invention it is possible to recover the damaged portion of the film to be etched in the process of forming the wiring groove or the connection hole from the damage. As a result, the electrical characteristics of the film to be etched are improved, whereby a semiconductor device with excellent reliability can be manufactured.

Abstract

　半導体デバイスの製造方法では、被処理体上に配設された被エッチング膜（７４）上に所定の開口パターンを有するエッチングマスク（７５ｂ）を形成する。次に、第１処理室内において、エッチングマスク（７５ｂ）の開口パターンを通して被エッチング膜（７４）にエッチング処理を施すことにより、被エッチング膜に溝または孔（７８ａ）を形成する。次に、エッチング処理後の被処理体を、真空雰囲気下で第１処理室から第２処理室に搬送する。次に、第２処理室内において、被エッチング膜（７４）の露出部である溝または孔（７８ａ）の側面部にシリル化処理を施す。

Description

半導体デバイスの製造方法
技術分野
[0001] 本発明は、半導体デバイスの製造方法に関し、特に、半導体デバイスの配線溝ま たは接続孔を形成する方法の改良に関する。このような配線溝または接続孔は、例 えば、シングルダマシン法やデュアルダマシン法によって多層配線構造を形成する ために利用される。
背景技術
[0002] 半導体デバイスの製造プロセスにおいて、多層配線構造を形成するためにデュア ルダマシン法が多用される（例えば、特開 2002— 83869号公報参照）。図 20は、デ ユアルダマシン法により配線構造を形成する従来のプロセスを工程順に示す断面図 である。
[0003] 先ず、基板上に、例えば、配線層 500、層間絶縁膜 501、反射防止膜 502が下か ら順に形成され、その多層膜構造の表面に第 1のレジスト膜 503が形成される（図 20 (a) ) 0次に、第 1のレジスト膜 503がフォトリソグラフィー技術により所定のパターンに パターン-ングされる（図 20 (b) )。このパター-ング工程では、第 1のレジスト膜 503 が所定のパターンで露光され、その露光部が現象により選択的に除去される。次に、 この第 1のレジスト膜 503をマスクとしたエッチング処理により、反射防止膜 502と層 間絶縁膜 501が蝕刻される。これにより多層膜構造の表面力も配線層 500に通じる 接触孔 504が形成される（図 20 (c) )。
[0004] 次に、例えば、アツシング処理により不要となった第 1のレジスト膜 503が剥離除去 され (図 20 (d) )、代わって配線溝を形成するための新たな第 2のレジスト膜 505が形 成される（図 20 (e) )。第 2のレジスト膜 505はフォトリソグラフィー技術によりパター- ングされ（図 20 (f) )、その後、第 2のレジスト膜 505をマスクとしたエッチング処理によ り、反射防止膜 502と層間絶縁膜 501の一部が蝕刻される。こうして接続孔 504に連 通し且つ接続孔 504よりも幅の広い配線溝 506が形成される（図 20 (g) )。不要とな つた第 2のレジスト膜 505は剥離除去され（図 20 (h) )、接続孔 504と配線溝 506の中 に Cu材料が埋め込まれて、 Cu配線 (配線層とビアプラグ） 507が形成される（図 20 (i ) )。
[0005] 近年、このような配線構造において、層間絶縁膜 501の材料として、メチル基等の アルキル基を末端基として有する低誘電率材料 (low— k材料）が利用される。この場 合、層間絶縁膜 501をエッチングすることにより形成された接続孔 504や配線溝 506 の溝側面部には、エッチングによるダメージが残りやすい。また、エッチング処理後に 第 1のレジスト膜 503および第 2のレジスト膜 505を除去する際にも、接続孔 504や配 線溝 506の溝側面部がダメージを受ける。このようなダメージは、配線間の寄生容量 を増大 (誘電率の上昇による）させて信号遅延をもたらすと共に、絶縁抵抗の低下等 の電気的特性の低下をもたらす。このような問題は、半導体デバイスにおける回路パ ターンの微細化と高集積化が進む中で、半導体デバイスの信頼性の低下を招く原因 となっている。
発明の開示
[0006] 本発明の目的は、電気的特性および信頼性に優れた半導体デバイスの製造方法 を提供することを目的とする。
[0007] 本発明の第 1の視点は、半導体デバイスの製造方法であって、被処理体上に配設 された被エッチング膜上に所定の開口パターンを有するエッチングマスクを形成する 工程と；第 1処理室内において、前記エッチングマスクの前記開口パターンを通して 前記被エッチング膜にエッチング処理を施すことにより、前記被エッチング膜に溝ま たは孔を形成する工程と;前記エッチング処理後の前記被処理体を、真空雰囲気下 で前記第 1処理室から第 2処理室に搬送する工程と;前記第 2処理室内において、前 記被エッチング膜の露出部である前記溝または孔の側面部にシリルイ匕処理を施すェ 程と、を具備する。
[0008] 本発明の第 2の視点は、半導体デバイスの製造方法であって、被処理体上に配設 された被エッチング膜上に所定の開口パターンを有するエッチングマスクを形成する 工程と；処理室内において、前記エッチングマスクの前記開口パターンを通して前記 被エッチング膜にエッチング処理を施すことにより、前記被エッチング膜に溝または 孔を形成する工程と；前記処理室内にお!、て、前記被エッチング膜の露出部である 前記溝または孔の側面部にシリル化処理を施す工程と、を具備する。
[0009] 本発明の第 3の視点は、半導体デバイスの製造方法であって、被処理体上に配設 された被エッチング膜上に所定の開口パターンを有するエッチングマスクを形成する 工程と；前記エッチングマスクの前記開口パターンを通して前記被エッチング膜にェ ツチング処理を施すことにより、前記被エッチング膜に溝または孔を形成する工程と； 前記エッチング処理後に、前記エッチングマスクにアツシング処理を施すことにより、 前記被処理体上から前記エッチングマスクを除去する工程と；前記アツシング処理後 に、前記被エッチング膜の露出部である前記溝または孔の側面部にシリルイ匕処理を 施す工程と、を具備する。
[0010] 本発明の第 4の視点は、半導体デバイスの製造方法であって、被処理体上に配設 された被エッチング膜上に所定の開口パターンを有するエッチングマスクを形成する 工程と；前記エッチングマスクの前記開口パターンを通して前記被エッチング膜にェ ツチング処理を施すことにより、前記被エッチング膜に溝または孔を形成する工程と； 前記エッチング処理後に、薬液を使用して前記被処理体に洗浄処理を施す工程と； 前記洗浄処理後に、前記被エッチング膜の露出部である前記溝または孔の側面部 にシリル化処理を施す工程と、を具備する。
[0011] 本発明の第 5の視点は、半導体デバイスの製造方法であって、被処理体上に配設 されたエッチングストツバ膜上に層間絶縁膜を形成する工程と;前記エッチングストツ パ膜に到達するように前記層間絶縁膜に溝または孔を形成する工程と；前記層間絶 縁膜の前記溝または孔を通して前記エッチングストツバ膜にエッチング処理を施すこ とにより、前記溝または孔の底部に位置する前記エッチングストツバ膜の部分を除去 する工程と；前記エッチング処理後に、前記層間絶縁膜の露出部である前記溝また は孔の側面部にシリル化処理を施す工程と、を具備する。
[0012] 本発明の第 6の視点は、半導体デバイスの製造システムであって、被エッチング膜 とその上に形成された所定の開口パターンを有するエッチングマスクとを有する被処 理体を収容する第 1処理室と;前記第 1処理室内において、前記被エッチング膜に対 して、エッチングマスクの開口パターンを通してエッチング処理を施すことにより、前 記被エッチング膜に溝または孔を形成するエッチング機構と;前記第 1処理室内にお いて処理された後の前記被処理体を収容する第 2処理室と;前記第 2処理室内にお V、て、前記被エッチング膜の露出部である前記溝または孔の側面部にシリルイ匕処理 を施すシリル化機構と；前記第 1及び第 2処理室を接続する真空搬送路と；前記真空 搬送路内に配設された、前記第 1処理室から前記第 2処理室へ前記被処理体を搬 送するための搬送機構と、を具備する。
[0013] 本発明の第 7の視点は、半導体デバイスの製造システムであって、被エッチング膜 とその上に形成された所定の開口パターンを有するエッチングマスクとを有する被処 理体を収容する処理室と;前記処理室内において、前記被エッチング膜に対して、ェ ツチングマスクの開口パターンを通してエッチング処理を施すことにより、前記被エツ チング膜に溝または孔を形成するエッチング機構と;前記処理室内において、前記 被エッチング膜の露出部である前記溝または孔の側面部にシリルイ匕処理を施すシリ ル化機構と、を具備する。
[0014] 本発明の第 8の視点は、プロセッサ上で実行するためのプログラム指令を含むコン ピュータで読み取り可能な媒体であって、前記プログラム指令は、プロセッサによって 実行される時、第 1乃至第 5の視点のいずれかの製造方法を実行するように、半導体 デバイスの製造システムを制御する。
図面の簡単な説明
[0015] [図 1]図 1は、ウェハ処理システムの概略構成を示す説明図。
[図 2]図 2は、洗浄処理装置の概略構造を示す平面図。
[図 3]図 3は、洗浄処理装置の概略構造を示す正面図。
[図 4]図 4は、洗浄処理装置の概略構造を示す背面図。
[図 5]図 5は、シリルイ匕ユニット (SCH)の概略構造を示す断面図。
[図 6]図 6は、エッチング装置の概略構造を示す平面図。
[図 7]図 7は、シングルダマシン法により配線構造を形成するプロセスを示すフローチ ヤート。
[図 8]図 8は、図 7のプロセスを工程順に示す断面図。
[図 9A]図 9Aは、シリルイ匕処理の有無によるリーク電流と累積確立との関係の相違を 示すグラフ。 [図 9B]図 9Bは、シリル化処理の有無による電圧とリーク電流との関係の相違を示す グラフ。
[図 10]図 10は、デュアルダマシン法により配線構造を形成するプロセスを示すフロー チャート。
[図 11]図 11は、図 10のプロセスを工程順に示す断面図。
[図 12]図 12は、デュアルダマシン法により配線構造を形成する別のプロセスを示すフ 口1 ~~チヤ1 ~~卜。
[図 13]図 13は、図 12のプロセスを工程順に示す断面図。
[図 14]図 14は、エッチングユニットの概略構造を示す断面図。
[図 15]図 15は、図 14のエッチングユニットを用いたプロセスにおけるウェハの表面構 造を工程順に示す断面図。
[図 16A]図 16Aは、シリルイ匕処理無しの溝におけるフッ酸浸漬処理による形状変化を 示す断面図。
[図 16B]図 16Bは、シリル化処理有りの溝におけるフッ酸浸漬処理による形状変化を 示す断面図。
[図 17A]図 17Aは、誘電率、リーク電流密度、水分脱離量を測定するためのテストサ ンプルを処理する工程を示す側面図。
[図 17B]図 17Bは、誘電率、リーク電流密度、水分脱離量を測定するためのテストサ ンプルを示す側面図。
[図 18]図 18は、シリルイ匕の有無およびシリル化剤の種類による水分脱離量の変化を 示すグラフ。
[図 19A]図 19Aは、希フッ酸浸漬による耐食性試験前のテストサンプルを示す図。
[図 19B]図 19Bは、希フッ酸浸漬による耐食性試験後のテストサンプルを示す図。
[図 20]図 20は、デュアルダマシン法により配線構造を形成する従来のプロセスをェ 程順に示す断面図。
発明を実施するための最良の形態
以下、添付図面を参照しながら本発明の実施の形態について詳細に説明する。こ こでは、シングルダマシン法やデュアルダマシン法により半導体デバイスを製造する ウェハ処理システムを取り上げる。シングルダマシン法やデュアルダマシン法によつ て配線構造を形成するため、配線溝または接続孔 (以下「配線溝等」という）が利用さ れる。
[0017] 図 1は、ウェハ処理システムの概略構成を示す説明図である。このウェハ処理シス テムは、処理部 110と、メイン制御部 120とを具備する。処理部 110は、 SOD (Spin O n Dielectric)装置 101と、レジスド塗布 Z現像装置 102と、露光装置 103と、洗浄処 理装置 104と、アツシング装置 105と、エッチング装置 106と、 PVD装置の 1つである スパッタ装置 107と、電界メツキ装置 108と、研磨装置としての CMP装置 109と、を具 備する。メイン制御部 120は、プロセスコントローラ 111、ユーザーインターフェース 1 12、記憶部 113と、を具備する。ここで、処理部 110の SOD装置 101とスパッタ装置 107と電界メツキ装置 108は、成膜装置である。なお、処理部 110の装置間でウェハ Wを搬送する方法としては、オペレータによる搬送方法や、搬送装置（図示せず）に よる搬送方法が用いられる。
[0018] 処理部 110の各装置は、 CPUを具備するプロセスコントローラ 111に接続されて制 御される構成をなす。プロセスコントローラ 111には、キーボードと、ユーザーインター フェース 112と、記憶部 113と、が接続される。キーボードにより、工程管理者が処理 部 110の各装置を管理するためにコマンドの入力操作等を行う。ユーザーインターフ エース 112は、処理部 110の各装置の稼働状況を可視化して表示するディスプレイ 等力もなる。記憶部 113には、処理部 110で実行される各種処理をプロセスコント口 ーラ 111の制御にて実現するための制御プログラムや、処理条件データ等が記憶さ れたレシピが格納される。
[0019] 必要に応じて、ユーザーインターフェース 112からの指示等を受けて、任意のレシ ピを記憶部 113から呼び出してプロセスコントローラ 111に実行させる。これにより、 プロセスコントローラ 111の制御下で、処理部 110にお 、て所望の各種処理が行わ れる。前記レシピは、例えば、 CD-ROM,ハードディスク、フレキシブルディスク、不 揮発性メモリなどの読み出し可能な記憶媒体に格納された状態のものを利用すること ができる。代わりに、前記レシピは、処理部 110の各装置間、あるいは外部の装置か ら、例えば専用回線を介して随時伝送させてオンラインで利用することも可能である。 [0020] なお、処理部 110の装置毎にプロセスコントローラ、ユーザーインターフェースおよ び記憶部を含む制御部を個別に配備して制御を行なう構成を採用することもできる。 この構成は、メイン制御部 120による全体的な制御は行なわずに、あるいは、メイン制 御部 120による全体的な制御と重畳的に、採用することができる。
[0021] SOD装置 101は、ウェハ Wに薬液を塗布して low— k膜等の層間絶縁膜やエッチ ングストツパ膜等をスピンコート法により形成するために用いられる。 SOD装置 101 ( 詳細な構成は図示しないが）は、スピンコーターユニットと、塗布膜が形成されたゥェ ハ Wを熱処理する熱処理ユニットを具備する。ウェハ処理システムでは、 SOD装置 1 01に代えて、化学気相蒸着法（CVD; chemical vapor deposition)法によりウェハ W に絶縁膜等を形成する CVD装置を用いてもょ ヽ。
[0022] レジスト塗布 Z現像装置 102は、エッチングマスクとして用いられるレジスト膜や反 射防止膜等を形成するために用いられる。レジスト塗布 Z現像装置 102 (詳細な構 成は図示しないが）は、レジスト塗布処理ユニットと、現像処理ユニットと、熱的処理ュ ニットとを有する。レジスト塗布処理ユニットは、ウェハ Wにレジスト液等を塗布してレ ジスト膜等をスピンコート成膜する。現像処理ユニットは、露光装置 103において所 定のパターンで露光されたレジスト膜を現像処理する。熱的処理ユニットは、レジスト 膜が成膜されたウェハ Wや露光処理されたウェハ W、現像処理が施されたウェハ W をそれぞれ熱的に処理する。
[0023] 露光装置 103は、レジスト膜が形成されたウェハ Wに所定の回路パターンを露光 するために用いられる。洗浄処理装置 104では、後に詳細に説明するように、純水や 薬液による洗浄処理、エッチング処理後のポリマー残渣等の変性処理、層間絶縁膜 のエッチングによるダメージからの回復処理が行われる。アツシング装置 105では、 例えば、プラズマによりレジスト膜が灰化処理される。
[0024] エッチング処理 106では、ウェハ W上に形成された層間絶縁膜等にエッチング処 理が施され、また、層間絶縁膜のエッチングによるダメージからの回復処理が行われ る。エッチング処理は、プラズマを利用するものであってもよぐ薬液を用いるものであ つてもよい。後に、図 6を参照しながらプラズマを利用したものについて説明する。ス ノ^タ装置 107では、例えば、拡散防止膜や Cuシードが形成される。電解メツキ装置 108では Cuシードが形成された配線溝等に Cuが埋め込まれる。 CMP装置 109で は Cuが埋め込まれた配線溝等の表面の平坦ィ匕処理が行われる。
[0025] 次に洗浄処理装置 104について詳細に説明する。図 2は洗浄処理装置 104の概 略平面図であり、図 3はその概略正面図であり、図 4はその概略背面図である。洗浄 処理装置 104は、キャリアステーション 4を有する。キャリアステーション 4には、ウェハ Wが収容されたキャリアが他の処理装置等力 順次搬入される。逆に、キャリアステ ーシヨン 4からは、洗浄処理装置 104における処理の終了したウェハ Wを収容したキ ャリアが次の処理を行う処理装置等へ搬出される。洗浄処理装置 104はまた、洗浄 処理や変性処理、回復処理をそれぞれ行う複数の処理ユニットが配設された処理ス テーシヨン 2を有する。処理ステーション 2とキャリアステーション 4との間でウェハ Wの 搬送を行うため、搬送ステーション 3が配設される。処理ステーション 2で使用する薬 液や純水、ガス等の製造、調製、貯留を行うため、ケミカルステーション 5が配設され る。
[0026] キャリア Cの内部において、ウェハ Wは略水平姿勢で鉛直方向（Z方向）に一定の 間隔で収容される。このようなキャリア Cに対するウェハ Wの搬入出はキャリア Cの一 側面を通して行われる。この側面は蓋体 10a (図 2には図示せず。図 3および図 4に 蓋体 10aが取り外された状態を示す）によって開閉自在となる。
[0027] 図 2に示すように、キャリアステーション 4は、図中 Y方向に沿って 3箇所にキャリア C を載置できる載置台 6を有する。キャリア Cは蓋体 10aが配設された側面がキヤリアス テーシヨン 4と搬送ステーション 3との間の境界壁 8a側を向くようにして載置台 6に載 置される。境界壁 8aにお 、てキャリア Cの載置場所に対応する位置には窓部 9aが形 成される。各窓部 9aの搬送ステーション 3側には窓部 9aを開閉するシャッター 10が 配設される。このシャッター 10はキャリア Cの蓋体 10aを把持する把持手段（図示せ ず)を有する。図 3および図 4に示すように、蓋体 10aを把持した状態で搬送ステーシ ヨン 3側に、蓋体 10aを退避させることができる。
[0028] 搬送ステーション 3に配設されたウェハ搬送装置 7はウェハ Wを保持可能なウェハ 搬送ピック 7aを有する。ウェハ搬送装置 7は搬送ステーション 3の床に Y方向に延在 するように配設されたガイド（図 3および図 4参照） 7bに沿って Y方向に移動可能であ る。また、ウェハ搬送ピック 7aは、 X方向にスライド自在であり、かつ、 Z方向に昇降自 在であり、かつ、 X— Y平面内で回転自在（ 0回転)である。
[0029] このような構造により、キャリア Cの内部と搬送ステーション 3とが窓部 9aを介して連 通するようにシャッター 10が退避される。この状態において、ウェハ搬送ピック 7aは、 載置台 6に載置された全てのキャリア Cにアクセス可能である。従って、キャリア C内の 任意の高さ位置にあるウェハ Wをキャリア C力も搬出することができ、逆にキャリアじの 任意の位置にウェハ Wを搬入することができる。
[0030] 処理ステーション 2は、搬送ステーション 3側に 2台のウェハ載置ユニット（TRS) 13 a、 13bを有する。例えば、ウェハ載置ユニット（TRS) 13bは搬送ステーション 3からゥ エノ、 Wを受け入れる際にウェハ Wを載置するために用いられる。ウェハ載置ユニット (TRS) 13aは処理ステーション 2において所定の処理が終了したウェハ Wを搬送ス テーシヨン 3に戻す際にウェハ Wを載置するために用いられる。
[0031] 処理ステーション 2においてはファンフィルターユニット（FFU) 25から清浄な空気 がダウンフローされる。処理ステーション 2にお!/、て処理の終了したウェハ Wを上段 のウェハ載置ユニット（TRS) 13aに載置することにより、処理ステーション 2における 処理後のウェハ Wの汚染が制御される。
[0032] 搬送ステーション 3と処理ステーション 2との間の境界壁 8bにおいて、ウェハ載置ュ ニット (TRS) 13a、 13bの位置に対応する部分には窓部 9bが配設される。ウェハ搬 送ピック 7aは、この窓部 9bを介してウェハ載置ユニット (TRS) 13a、 13bにアクセス 可能であり、キャリア Cとウェハ載置ユニット（TRS) 13a、 13bとの間でウェハ Wを搬 送する。
[0033] 処理ステーション 2の背面側には、エッチング処理やアツシング処理後のポリマー 残渣等をオゾン (O )と水蒸気を含むガス（以下「変性処理ガス」と!、う）の分子によつ
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て変性させる変性処理ユニット (VOS) 15a〜15fが配置される。ここで「変性」とは、 ポリマー残渣等がウェハ W上に残った状態で純水や薬液に溶解する性質に変化す ることをいう。また、レジスト膜をアツシング処理によって灰化して除去することなぐこ の変性処理ユニット（VOS) 15a〜15fにおいて変性処理ガスで処理して水溶性に変 '性させることちでさる。 [0034] この変性処理ユニット（VOS) 15a〜15f (詳細な構造については図示しないが）は 、それぞれ、上下分割式かつ密閉式でその内部にウェハ Wを収容するための円盤 状の空間が形成されるチャンバを有する。このチャンバの内部には、その表面にゥェ ハ Wを水平姿勢で支持するためのプロキシミティピンが設けられ、その内部にヒータ が埋設されたウェハ載置ステージが配設される。また、このチャンバの円盤状空間内 を変性処理ガスが略水平方向に流れる。
[0035] 変' |4処理ユニット（VOS) 15a、 15dの上には、シリノレイ匕ユニット（SCH) l la、 l ib が配設される。シリルイ匕ユニットは、アツシング処理や洗浄処理等によってダメージを 受け、または親水性表面となった層間絶縁膜の、そのダメージ部分をダメージ等から 回復させるためにシリル化処理する。
[0036] 図 5は、シリル化ユニット（SCH) 1 laの概略構造を示す断面図である。シリル化ュ ニット（SCH) l laは、ウェハ Wを収容するチャンバ 41を具備する。チャンバ 41は、固 定された下部容器 41aと、下部容器 41aを覆う蓋体 41bから構成され、蓋体 41bは昇 降装置（図示せず）により昇降自在である。下部容器 41aにはホットプレート 42が配 設され、ホットプレート 42の周囲からシリル化剤の一例である DMSDMA(Dimethylsi lyldi methyl amine)の蒸気を含む窒素ガスがチャンバ 41内に供給される。
[0037] 図 5では、液体の DMSDMAを気化器 43によって気化させて窒素ガスに含有させ る構成が示される。代わりに、 DMSDMAを気化させたガス（つまり DMSDMA蒸気 )のみをチャンバ 41に供給する構成としてもよい。後述するように、 DMSDMAをチヤ ンバ 41内に供給する際には、チャンバ 41内は所定の真空度に保持される。このため 、気化器 43とチャンバ 41の圧力差を利用して、 DMSDMAガスをチャンバ 41に導 入することは容易に行うことができる。
[0038] ホットプレート 42は、例えば、 50°C〜200°Cの範囲で温度調節が可能であり、その 表面にはウェハ Wを支持するピン 44が配設される。ウェハ Wをホットプレート 42に直 接載置しないことで、ウェハ Wの裏面の汚染が防止される。下部容器 41aの外周部 上面には第 1シールリング 45が配設される。蓋体 41bの外周部下面には、蓋体 41b を下部容器 41aに押し付けた際に第 1シールリング 45と接触する第 2シールリング 46 が配設される。これら第 1、第 2シールリング 45、 46間の空間は減圧可能となっており 、この空間を減圧することにより、チャンバ 41の気密性が確保される。蓋体 41bの略 中心部には、チャンバ 41に供給された DMSDMAを含む窒素ガスを排気するため の排気口 47が配設される。この排気口 47は圧力調整装置 48を介して、真空ポンプ 49に接続される。
[0039] 処理ステーション 2の正面側には、変性処理ユニット（VOS) 15a〜15fにおける処 理が終了したウェハ Wに薬液処理や水洗処理を施して、変性したポリマー残渣等を 除去する洗浄ユニット（CNU) 12a〜12dが配置される。
[0040] 洗浄ユニット（CNU) 12a〜12d (詳細な構造が図示しないが）は、それぞれ、ゥェ ハ Wを略水平姿勢で保持する回転自在なスピンチャックと、スピンチャックを囲繞す るカップとを有する。スピンチャックに保持されたウェハ Wの表面に所定の薬液を供 給するため、薬液ノズルが配設される。純水に窒素ガスを混入させ、その窒素ガスの ガス圧を利用してスピンチャックに保持されたウェハ Wの表面に純水のミストを吐出さ せるように、洗浄ノズルが配設される。薬液処理後のウェハ Wを水洗処理 (リンス処理 )するようにウェハ Wに純水を供給するため、リンスノズルが配設される。水洗処理後 のウェハ Wに乾燥ガスを噴射するため、ガス噴射ノズルが配設される。
[0041] 洗浄ユニット（CNU) 12a〜12dには、シリコン酸化膜やシリコン酸窒化膜を除去す るための希フッ酸等の薬液をウェハ Wに供給するノズルや、エッチングマスクとして用 いられるレジスト膜の剥離処理を行うための剥離液をウェハ Wに供給するノズルを設 けてもよい。
[0042] さて、先に説明した変性処理ユニット (VOS) 15&〜15じと変性処理ュ-ット 03) 15d〜 15fとはその境界壁 22bにつ 、て略対称な構造を有する。シリルイ匕ユニット（S CH) 11aとシリルイ匕ユニット（SCH) l ibはその境界壁 22bについて略対称な構造を 有する。同様に、洗浄ユニット（CNU) 12a、 12bと洗浄ユニット（CNU) 12c、 12dと が境界壁 22aにつ 、て略対称な構造を有する。
[0043] 処理ステーション 2の略中央部には、処理ステーション 2内においてウェハ Wを搬送 する主ウェハ搬送装置 14が配設される。主ウェハ搬送装置 14は、ウェハ Wを搬送 するウェハ搬送アーム 14aを有する。主ウェハ搬送装置 14は Z軸周りに回転自在で ある。また、ウェハ搬送アーム 14aは水平方向で進退自在であり、かつ Z方向に昇降 自在である。このような構造により、主ウェハ搬送装置 14は、それ自体を X方向に移 動させることなぐ処理ステーション 2に配設された各ユニットにアクセスすることができ 、これら各ユニット間でウェハ Wを搬送することができる。
[0044] ケミカルステーション 5には、処理ステーション 2に配設された各種処理ユニットにお V、て使用される各種薬液が貯留された薬液貯留部 16が配設される。薬液貯留部 16 に貯留された各種薬液を所定の処理ユニットに送液するため、複数のポンプや開閉 バルブ力もなる送液部 17が配設される。洗浄ユニット（CNU) 12a〜12dへ純水を供 給するため、純水供給部 18が配設される。各種の処理ユニットに所定のガスを供給 するため、ガス供給部 19が配設される。
[0045] 次に、エッチング装置 106の構成について説明する。図 6は、エッチング装置の概 略構造を示す平面図である。エッチング装置 106は、プラズマエッチング処理を行う ためのエッチングユニット 51、 52と、シリル化ユニット（SCH) 53、 54を具備する。こ れらの各ユニット 51〜54は六角形をなすウェハ搬送室 55の 4つの辺にそれぞれ対 応して配設される。また、ウェハ搬送室 55の他の 2つの辺にはそれぞれロードロック 室 56、 57が配設される。これらロードロック室 56、 57のウェハ搬送室 55と反対側に はウェハ搬入出室 58が配設され、ウェハ搬入出室 58のロードロック室 56、 57と反対 側にはウェハ Wを収容可能な 3つのキャリア Cを取り付けるボート 59、 60、 61が配設 される。
[0046] エッチングユニット 51、 52およびシリル化ユニット（SCH) 53Z54およびロードロッ ク室 56、 57は、同図に示すように、ウェハ搬送室 55の各辺にゲートバルブ Gを介し て接続される。これらは各ゲートバルブ Gを開放することによりウェハ搬送室 55と連通 され、各ゲートバルブ Gを閉じることによりウェハ搬送室 55から遮断される。また、ロー ドロック室 56、 57のウェハ搬入出室 58に接続される部分にもゲートバルブ Gが配設 される。ロードロック室 56、 57は、これらゲートバルブ Gを開放することによりウェハ搬 入出室 58に連通され、これらを閉じることによりウェハ搬入出室 58から遮断される。
[0047] ウェハ搬送室 55内には、エッチングユニット 51、 52、シリル化ユニット（SCH) 53、 54、ロードロック室 56、 57に対して、ウェハ Wの搬入出を行うウェハ搬送装置 62が 配設される。このウェハ搬送装置 62は、ウェハ搬送室 55の略中央に配設され、回転 および伸縮可能な回転、伸縮部 63の先端にウェハ Wを保持する 2つのブレード 64a 、 64bを有する。これら 2つのブレード 64a、 64biま互!ヽ【こ反対方向を向くよう【こ回転 、伸縮部 63に取り付けられる。なお、このウェハ搬送室 55内は所定の真空度に保持 される。
[0048] ウェハ搬入出室 58の天井部には HEPAフィルタ（図示せず）が配設される。この H EPAフィルタを通過した清浄な空気がウェハ搬入出室 58内にダウンフロー状態で供 給され、大気圧の清浄空気雰囲気でウェハ Wの搬入出が行われる。ウェハ搬入出 室 58のキャリア C取り付け用の 3つのポート 59、 60、 61にはそれぞれシャッター（図 示せず）が配設される。これらポート 59、 60、 61にウェハ Wを収容したまたは空のキ ャリア Cが直接取り付けられる。取り付けられた際にシャッターが外れて外気の侵入を 防止しつつウェハ搬入出室 58と連通する。また、ウェハ搬入出室 58の側面にはァラ ィメントチャンバ 65が配設され、そこでウェハ Wのァライメントが行われる。
[0049] ウェハ搬入出室 58内には、キャリア Cに対するウェハ Wの搬入出およびロードロッ ク室 56、 57に対するウェハ Wの搬入出を行うウェハ搬送装置 66が配設される。この ウェハ搬送装置 66は、多関節アーム構造を有し、キャリア Cの配列方向に沿ってレ ール 68上を走行可能で、その先端のハンド 67上にウエノ、 Wを載せてその搬送を行 う。ウェハ搬送装置 62、 66の動作等、システム全体の制御は制御部 69によって行わ れる。
[0050] シリル化ユニット（SCH) 53、 54はシリル化ユニット（SCH) l la、 l ibと殆ど同じ構 成を有する。従って、シリルイ匕ユニット（SCH) 53、 54の詳細な構造は改めて図示は しない。しかし、シリルイ匕ユニット（SCH) 53、 54は、更に、チャンバ 41内に所定濃度 の水蒸気を含む窒素ガス (または水蒸気のみ)を供給することができる。
[0051] エッチング処理やアツシング処理によってダメージを受け、または親水性表面となつ た層間絶縁膜を大気中に取り出すと、水分が吸着して誘電率が上昇する。そこで、 エッチング装置 106内でウェハ Wをエッチング処理した後に、大気中にさらすことなく 、次にエッチング装置 106内でシリルイ匕処理を行う。これにより、水分吸着による誘電 率の上昇を防止することができる。
[0052] エッチング装置 106では、エッチング処理後のウェハ Wはエッチングユニット 51、 5 2からシリル化ユニット（SCH) 53、 54へ搬送する間は真空雰囲気の下にある。この 場合、エッチングによってダメージを受けた部分は全く吸湿を起こさないために、シリ ルイ匕反応が起こり難くなるおそれがある。
[0053] そこで、シリルイ匕ユニット（SCH) 53、 54は、チャンバ 41内に水蒸気を供給可能な 構造を有する。これにより、意図的にダメージ部分に適度な吸湿反応を起こさせて、 シリルイ匕反応を容易に進行させることができる。なお、前述したように、吸湿反応を過 剰に進行させるとシリルイ匕反応の進行が逆に抑制されるおそれがある。このため、こ のような反応抑制が起こらないように水蒸気の供給を制御する必要がある。
[0054] 次に、ウェハ処理システムを用いてウェハ Wに形成された層間絶縁膜に配線溝を 形成する方法について説明する。図 7は、シングルダマシン法により配線構造を形成 するプロセスを示すフローチャートである。図 8は、図 7のプロセスを工程順に示す断 面図である。
[0055] 最初に、ノリアメタル膜 71を介して下部配線 (銅配線) 72が形成される絶縁膜 70を 備え、絶縁膜 70の表面に、例えば SiN膜や SiC膜等のストツバ膜 73が形成されるゥ ェハ W (ウェハ W自体は図示しな!、）を準備する。このウェハ Wを SOD装置 101に搬 入して、そこでストツバ膜 73上に low— k膜等の層間絶縁膜 74を形成する (ステップ S 1、図 8 (a) )。
[0056] 次に、層間絶縁膜 74が形成されたウェハ Wを、レジスト塗布 Z現像装置 102に搬 入し、そこで層間絶縁間 74上に反射防止膜 75aとレジスト膜 75bを逐次形成する。 次に、ウェハ Wを露光装置 103に搬送して、そこで所定のパターンで露光処理する。 次に、ウェハ Wをレジスト塗布 Z現像装置 102に戻して、現像処理ユニットにおいて レジスト膜 75bを現像処理する。これによりレジスト膜 75bに所定の回路パターンを形 成する (ステップ S2、図 8 (b) )。
[0057] 次に、ウェハ Wをエッチング装置 106に搬送して、そこでエッチング処理を行う（ス テツプ S3)。これによりストッパ膜 73に達するビアホール 78aが層間絶縁膜 74に形成 される（図 8 (c) )。図 8 (c)に示す符号 79aは、後に詳細に説明するダメージ部である 。こうしてエッチング処理が終了したウェハ Wをアツシング装置 105へ搬送し、そこで 反射防止膜 75aとレジスト膜 75bを灰化させるアツシング処理を行う（ステップ S4)。 [0058] アツシング処理が終了したウェハ Wは洗浄処理装置 104へ搬送される。ここで、変 性処理ユニット（VOS) 15a〜15fのいずれかにおいて、エッチング処理やアツシング 処理によってウェハ Wに残存するポリマー残渣等と水溶性に変性させる処理が行わ れる (ステップ S5)。なお、反射防止膜 75aとレジスト膜 75bを変性処理ユニット (VO S) 15a〜15fによる処理で変性させることができる場合には、アツシング処理に代え てこの変性処理を用いてもよい。変性処理が終了したウェハ Wは、洗浄ユニット（CN U) 12a〜12dのいずれかへ搬送され、そこで変性したポリマー残渣等を除去する (ス テツプ S6、図 8 (d) )。
[0059] このようにして、エッチング処理やアツシング処理、その後の水洗処理等により、層 間絶縁膜 74に形成されたビアホール 78aの側壁がダメージを受ける。具体的には、 このようなダメージ部は水分と反応し、ビアホール 78aの側壁近傍におけるメチル基 が減少し、水酸基が増加した状態となって誘電率が上昇する。ビアホール 78aの側 壁にこのようなダメージ部が形成された状態で、その後にビアホール 78aを金属材料 で埋めて配線溝を形成すると、配線間の寄生容量が増大する。このため、信号遅延 や配線溝どうしの間の絶縁性が低下する等の問題が生ずる。図 8 (c)、（d)では、この ようなダメージ部 79aを模式的に明示している力 ダメージ部 79aとダメージを受けて いない部分との境界は、図 8 (c)、 （d)に示すように明確なものではない。
[0060] そこで、層間絶縁膜 74のダメージ部 79aをそのダメージから回復させるために、ゥ ェハ Wをシリル化ユニット（SCH) l la、 l ibの一方に搬送し、そこでダメージ部のシリ ル化処理を行う（ステップ S7、図 8 (e) )。シリル化処理の条件は、シリル化剤の種類 に応じて選択すればよい。例えば、気化器 43の温度は室温〜 50°C、シリル化剤流 量は 0. 1〜1. Og/min, Nガス（パージガス）流量は 1〜： LOLZmin、処理圧力は 6
2
66〜95976Pa (5〜720Torr)、ホットプレート 42の温度は室温〜 200°Cなどの範 囲から適宜設置できる。シリル化剤として DMSDMAを用いる場合は、例えば、ホット プレート 42の温度を 100°Cとし、チャンバ 41内圧力を 5Torr( = 666Pa)に減圧し、 その後 DMSDMAの蒸気を含んだ窒素ガスをチャンバ 41内圧力が 55Torrになるま で供給し、その圧力を維持しながら、例えば 3分間保持し、処理する方法が挙げられ る。 DMSDMAを用いたシリル化反応は、下記化 1式で示される。 [化 1]
Figure imgf000018_0001
[0061] このようなシリルイ匕処理が終了したウェハ Wは、エッチング装置 106に搬送され、そ こでストッパ膜 73を除去するためのエッチング処理が行われる（ステップ S8、図 8 (f) ) 。次に、ウェハ Wは洗浄処理装置 104へ搬送され、洗浄ユニット（CNU) 12a〜12d の！、ずれかにお!/、て洗浄処理される（ステップ S9)。このようなエッチング処理や洗浄 処理によっても、層間絶縁膜 74に形成されたビアホール 78aの側壁がダメージを受 け、ダメージ部 79bが形成される。そこで、このようなダメージ部 79bをそのダメージか ら回復させるために、ウェハ Wをシリル化ユニット（SCH) l la、 l ibの一方に搬送し、 そこでシリルイ匕処理を行う（ステップ S 10、図 8 (g) )。
[0062] その後、ウェハ Wをスパッタ装置 107へ搬送して、そこでビアホール 78aの内側に ノ リアメタル膜および Cuシード層（つまり、メツキシード層）を形成する (ステップ SI 1) 。次に、ウェハ Wを電解メツキ装置 108に搬送して、そこで電解メツキによりビアホー ル 78aに銅等の金属 76を埋め込む（ステップ S12)。その後、ウェハ Wを熱処理する ことによってビアホール 78aに埋め込まれた金属 76のァニール処理を行う（ァニール 装置は図 1に示さず)。さらにウェハ Wを CMP装置 109へ搬送し、そこで CMP法に よる平坦化処理が行われる (ステップ S 13、図 8 (h) )。
[0063] このような配線溝の形成方法によれば、エッチングやアツシング、洗浄により層間絶 縁膜 74に形成されたビアホール 78aの側壁がダメージを受けた場合にも、そのダメ ージ部をシリルイ匕処理によってダメージから回復させることができる。これにより、電気 的特性に優れた配線溝を形成することができるために、半導体デバイスの信頼性を 向上させることができる。
[0064] 上記説明においては、洗浄ユニット（CNU) 12a〜12dでの処理が終了した後にシ リル化処理を行った場合について示す。しかし、シリル化処理は所定の処理によって 層間絶縁膜 74にダメージが生じた場合または生じたおそれがある場合に、その処理 後毎に行ってもよい。例えば、洗浄ユニット（CNU) 12a〜12dでの処理後に代えて またはこれに加えて、ステップ S3やステップ S8のエッチング処理の直後にエッチング 装置 106に配設されたシリルイ匕ユニット（SCH) 53、 54を用いてシリル化処理を行う ことも好ましい。また、ステップ S4のアツシング処理の直後に、洗浄処理装置 104に 配設されたシリルイ匕ユニット（SCH) l la、 l ibでシリルイ匕処理を行うことも好ましい。
[0065] 図 9Aは、シリル化処理の有無によるリーク電流と累積確立との関係の相違を示す グラフである。図 9Bは、シリル化処理の有無による電圧とリーク電流との関係の相違 を示すグラフである。即ち、ここでは、洗浄ユニット（CNU) 12a〜12dでの処理後に シリル化処理を行つた場合と行わなカゝった場合の相違を示す。図 9 A及び図 9Bに示 す結果を与えた試料の構成は図 8 (h)と同様であり、層間絶縁膜 74として〖お SR社 製の LKD (商品名）シリーズの low— k膜を用いている。図 9 A及び図 9Bに示すよう に、シリルイ匕処理を行うことによりリーク電流が減少し、耐電圧が向上し、つまり、層間 絶縁膜の絶縁特性が、シリルイ匕処理を行わない場合と比較すると向上する。また、別 途、層間絶縁膜の誘電率を測定した結果、シリルイ匕処理を行った場合には、シリル 化処理を行わな力つた場合よりも、 10%〜20%の改善効果が確認された。
[0066] 図 10は、デュアルダマシン法により配線構造を形成するプロセスを示すフローチヤ ートである。図 11は、図 10のプロセスを工程順に示す断面図である。ここでは、各ェ 程で使用される装置は先の説明で明らかであるので、装置については言及しない。
[0067] 最初に、ノ リアメタル膜 71を介して下部配線 (銅配線) 72が形成される絶縁膜 70を 備え、絶縁膜 70の表面に、例えば SiN膜や SiC膜等のストツバ膜 73が形成されるゥ ェハ W (ウェハ W自体は図示しない）を準備する。このウェハ Wのストッパ膜 73上に 1 ow— k膜等の層間絶縁膜 74を形成する (ステップ S101、図 l l (a) )。
[0068] 次に、形成された層間絶縁膜 74上に反射防止膜 75aとレジスト膜 75bを逐次形成 する。次に、レジスト膜 75bを所定パターンで露光、現像して、エッチングパターンを 形成する（ステップ S 102、図 l l (b) )。次に、レジスト膜 75bをエッチングマスクとして エッチング処理を行い、ストッパ膜 73に達するビアホール 78aを形成する（ステップ S 103、図 11 (c) )。図 11 (c)に示す符号 79aはエッチング処理によって生成したダメ ージ部である。次に、アツシング処理によりレジスト膜 75bと反射防止膜 75aを除去す る（ステップ S104)。次に、先のエッチング処理とアツシング処理で生成したポリマー 残渣等を除去する洗浄処理を行う (ステップ S105)。さらにシリル化処理を行って、 層間絶縁膜 74のダメージ部 79aをそのダメージから回復させる (ステップ S 106、図 1 1 (d) )。なお、シリル化処理は、ステップ S103のエッチング後および Zまたはステツ プ S 104のアツシング後に行ってもよい。
[0069] 次に、層間絶縁体 74の表面に保護膜 81を形成し (ステップ S107)、この保護膜 81 上に反射防止膜 82aおよびレジスト膜 82bを逐次形成する。次に、レジスト膜 82bを 所定パターンで露光し、現像して、レジスト膜 82bに回路パターンを形成する (ステツ プ S108、図 l l (e) )。なお、保護膜 81は SOD装置 101において、所定の薬液をス ピンコートすることで形成することができる。また、保護膜 81は必ずしも必要ではなぐ 層間絶縁膜 74上に直接に反射防止膜 82aおよびレジスト膜 82bを形成してもよい。
[0070] 次に、レジスト膜 82bをエッチングマスクとしてエッチング処理を行うことにより、層間 絶縁膜 74にトレンチ 78bを形成する（ステップ S 109,図 l l (f) )。次に、アツシング処 理によりレジスト膜 82bと反射防止膜 82aを除去する (ステップ S110)。ステップ S 11 0の処理は変性処理ユニット（VOS) 15a〜 15fを用 、て行ってもよ!、。図 11 (f)に示 す符号 79bはステップ S109のエッチング処理によって生じたダメージ部である。
[0071] 次に、先のエッチング処理とアツシング処理で生成したポリマー残渣および保護膜 81等を除去する洗浄処理を行う（ステップ Sl l l)。さらにシリル化処理を行って、層 間絶縁膜 74のダメージ部 79bをそのダメージから回復させる (ステップ S112、図 11 ( g) )。ここでも、シリル化処理は、ステップ S 109のエッチング処理後および/またはス テツプ S 110のアツシング処理後に行ってもよ!、。
[0072] 次に、ストッパ膜 73を除去するためのエッチング処理とその残渣除去処理を行う（ス テツプ S113)。その後、エッチング処理等でビアホール 78aおよびトレンチ 78bに形 成されたダメージ部をそのダメージから回復させるためにシリルイ匕処理を行う (ステツ プ S114、図 l l (h) )。この図 11 (h)にはシリル化処理後の状態が示される。
[0073] その後、ビアホール 78aおよびトレンチ 78bの内壁にバリアメタル膜および Cuシー ド層を形成する。次に、電解メツキによりビアホール 78aおよびトレンチ 78bに銅等の 金属 76を埋め込んでプラグを形成する。次に、ウェハ Wを熱処理することによってビ ァホール 78aおよびトレンチ 78bに埋め込まれた金属 76のァニール処理を行う。さら に CMP法による平坦ィ匕処理を行う（ステップ S 115、図 11 (i) )。
[0074] 図 12は、デュアルダマシン法により配線構造を形成する別のプロセスを示すフロー チャートである。図 13は、図 12のプロセスを工程順に示す断面図である。ここでも、 各工程で使用される装置は先の説明で明らかであるので、装置については言及しな い。
[0075] 最初に、ノ リアメタル膜 71を介して下部配線 (銅配線) 72が形成される絶縁膜 70を 備え、絶縁膜 70の表面に、例えば SiN膜や SiC膜等のストツバ膜 73が形成されるゥ ェハ W (ウェハ W自体は図示しない）を準備する。このウェハ Wのストッパ膜 73上に 1 ow— k膜等の層間絶縁膜 74と、ハードマスク層 86と、反射防止膜 87aと、レジスト膜 87bを逐次形成する。次に、レジスト膜 87bを所定パターンで露光、現像して、エッチ ングパターンを形成する (ステップ S201、図 13 (a) )。
[0076] 次に、レジスト膜 87bをエッチングマスクとしてエッチング処理を行って（ステップ S2 02)ハードマスク層 86をパターユングする。次に、レジスト膜 87bおよび反射防止膜 8 7aを除去する (ステップ S203、図 13 (b) )。次に、ハードマスク層 86上に反射防止膜 88aとレジスト膜 88bを逐次形成する。次に、レジスト膜 88bを所定パターンで露光、 現像して、エッチングパターンを形成する（ステップ S204、図 13 (c) )。
[0077] 次に、レジスト膜 88bをエッチングマスクとして用いてストッパ膜 73に到達するビアホ ール 78aを形成する (ステップ S205、図 13 (d) )。次に、レジスト膜 88bと反射防止膜 88aをアツシング処理等によって除去し、さらにポリマー残液等の除去処理を行う（ス テツプ S206、図 13 (e) )。このステップ S205のエッチング処理後に層間絶縁膜 74に ダメージ部が発生して 、る場合には、アツシング処理前にシリルイ匕処理を行ってもよ い。また、ステップ S 206のアツシング処理および残渣除去処理後に層間絶縁膜 74 にダメージ部が発生している場合には、その後にシリルイ匕処理を行ってもよい。
[0078] ステップ S206が終了した後には、所定パターンが形成されたノヽードマスク層 86が 露出した状態となる。ハードマスク層 86をエッチングマスクとして用いてエッチング処 理を行い (ステップ S207)、トレンチ 78bを形成する。この時点で層間絶縁膜 74にダ メージ部が発生した場合には、直後にシリルイ匕処理を行ってもよい。次に、アツシング 処理または薬液処理によってハードマスク層 86を除去する（ステップ S208、図 13 (f ) )。例えば、このハードマスク層 86の除去処理後にシリル化処理を行い（ステップ S2 09)、これによりステップ S208前に層間絶縁膜 74に発生したダメージ部をそのダメ ージから回復させることができる。なお、図 13 (f)にはダメージ回復後の状態が示さ れる。
[0079] 次に、ストップ膜 73を除去するためのエッチング処理と残渣除去処理を行う（ステツ プ S210、図 13 (g) )。このエッチング処理等でビアホール 78aおよびトレンチ 78bに 形成されたダメージ部（図示せず)をそのダメージから回復させるために、再度、シリ ル化処理を行う（ステップ S211)。次に、ビアホール 78aおよびトレンチ 78bの内壁に ノ リアメタル膜および Cuシード層を形成する。次に、電解メツキによりビアホール 78a およびトレンチ 78bに銅等の金属 76を埋め込んでプラグを形成する。次に、ウェハ W を熱処理することによってビアホール 78aおよびトレンチ 78bに埋め込まれた金属 76 のァニール処理を行い、 CMP法による平坦ィ匕処理を行う（ステップ S212、図 13 (h)
) o
[0080] 表 1に、洗浄処理装置 104のシリル化ユニット（SCH) 1 la、 1 lbでシリル化処理し た場合の、 k値の変化について調べた結果を示す。ここで、低誘電率絶縁膜 (low— k膜）としてポーラス MSQ (Porous methyHiydorogen- SilsesQuioxane)膜を使用し、 エッチングガスとして C F /Ar/Nを用いてエッチング装置 106のエッチングュ-
4 8 2
ット 51、 52でエッチング処理し、アツシングガスとして O単ガスを用いてアツシング装
2
置 105でアツシング処理し、シリル化剤として HMDS (Hexamethyldisilazane)を用い た。なお、ポーラス MSQ膜は、スピン塗布で形成される絶縁膜 (SOD膜)であり、 Si —O— Si結合を有するシロキサン系膜の 1つである。また、シリル化処理は、 2. 5Tor r、 200。Cで 15分行った。
[表 1] 試料の処理状態 直
エッチング処理前
2. 36
(膜形成後）
エッチング処理 Z
2. 80
アツシング処理後
シリル化処理後 2. 63 [0081] 表 1に示されるように、エッチング前の状態では、 k値は 2. 36である力 エッチング 処理とアツシング処理後には k値は 2. 80で上昇している。しかし、その後にシリルイ匕 処理を行うことで、 k値は 2. 63に低下していることがわかる。
[0082] シリル化剤としては、シリルイ匕反応を起こす物質であれば特に制限なく使用可能で ある。しかし、分子内にシラザン結合 (Si— N結合)を有する化合物群の中で比較的 小さな分子構造を持つもの、例えば分子量が 260以下のものが好ましぐ分子量 17 0以下のものがより好ましい。具体的には、たとえば、前記 DMSDMA, HMDSのほ 力 TMSDMA (Dimethylaminotrimethylsilane)、 TMDS (1,1,3,3— Tetramethyldisila zane)、 TMSPyrole ( 1-Trimethylsilylpyrole)、 BSTFA (N,0— Bis(trimethylsilyl)triflu oroacetamide)、 BDMADMS (Bis(dimethylamino)dimethylsilane)等を用いることが 可能である。これらの化学構造を以下に示す。
[化 2]
Figure imgf000024_0001
DMSDMA BDMADMS
TMSDMA
Figure imgf000024_0002
pyrole
Figure imgf000024_0003
T DS
[0083] 上記化合物の中でも、誘電率の回復効果やリーク電流の低減効果が高いものとし て、 TMSDMAおよび TMDSを用いることが好ましい。また、シリル化後の安定性の 観点からは、シラザン結合を構成する Siが 3つのアルキル基 (例えばメチル基）と結合 している構造のもの（例えば TMSDMA、 HMDSなど）が好ましい。
[0084] 上述したウェハ処理システムは、アツシング装置 105とエッチング装置 106を別体 で有する。しかしエッチング装置 106を構成するエッチングユニット 51、 52では、処 理ガスを変更することによりアツシング処理を行うことが可能である。さらに DMSDM A等のシリル化剤を供給することができるようにすれば、シリルイ匕処理を行うことも可 能である。
[0085] 図 14は、エッチング処理、アツシング処理、シリル化処理を行うことが可能なエッチ ングユニット 90の概略構造を示す断面図である。このエッチングユニット 90は、図 6に 示すエッチング装置 106を構成するエッチングユニット 51、 52およびシリル化ュ-ッ ト（SCH) 53、 54に代えて、エッチング装置 106に配備することができる。
[0086] エッチングユニット 90は、略円筒状に形成されたプラズマ処理チャンバ（プラズマ処 理室） 302を具備する。このプラズマ処理チャンバ 302は、例えば、表面が陽極酸ィ匕 処理 (アルマイト処理)されたアルミュニムカゝら構成され、接地電位とされる。
[0087] プラズマ処理チャンバ 302の底部には、セラミックス等力もなる絶縁板 303を介して 、サセプタ支持台 304が配置される。このサセプタ支持台 304上に、サセプタ 305が 配置される。サセプタ 305は下部電極を兼ねたものであり、その上面にウェハ Wが裁 置される。このサセプタ 305にはハイパスフィルタ（HPF) 306が接続される。
[0088] サセプタ支持台 304の内部には温度調節媒体室 307が配設される。この温度調節 媒体室 307には、導入管 308と排出管 309が接続される。そして、導入管 308から温 度調節媒体室 307内に温度調節媒体が導入される。この温度調節媒体が温度調節 媒体室 307内を循環して排出管 309から排出されることにより、サセプタ 305を所望 の温度に調整できる。
[0089] サセプタ 305は、その上側中央部が凸状の円板状に形成され、その上に静電チヤ ック 310が配設される。静電チャック 310は、絶縁材 311の間に電極 312が配置され た構造となっており、電極 312には直流電源 313が接続される。この直流電源 313か ら電極 312に、例えば、 1. 5kV程度の直流電圧が印加されることによって、ウェハ W が静電チャック 310上に静電吸着される。
[0090] 絶縁板 303、サセプタ支持台 304、サセプタ 305および静電チャック 310には、ゥ エノ、 Wの裏面に伝熱媒体 (例えば、 Heガス）を供給するためのガス通路 314が形成 される。このガス通路 314から供給される伝熱媒体を介してサセプタ 305とウェハ Wと の間の熱伝達がなされ、ウェハ Wが所定温度に温度調節される。
[0091] アツシング処理ゃシリル化処理にお!、てウェハ Wを高温に設定するためには、伝熱 媒体の温度設定を高くすればよい。但し、エッチングユニット 90において、実際にェ ツチング処理とアツシング処理および Zまたはシリル化処理を行う場合には、処理毎 に設定温度を変更するとウエノ、 Wの温度安定ィ匕に時間を要するので、サセプタ 305 に冷熱素子を埋設して、温度制御を行うことができる構成とすることが好ま U、。
[0092] サセプタ 305の上端周縁部には、静電チャック 310上に設置されたウェハ Wの周 囲を囲むように、環状のフォーカスリング 315が配置される。このフォーカスリング 315 は、セラミックスもしくは石英等の絶縁性材料または導電性材料によって構成される。
[0093] サセプタ 305の上方には、サセプタ 305と対向し、かつ、平行に上部電極 321が配 設される。この上部電極 321は絶縁材 322を介してプラズマ処理チャンバ 302の内 部に支持される。上部電極 321はサセプタ 305との対向面を構成し、多数の吐出口 323を有する電極板 324と、この電極板 324を支持する電極支持体 325と力も構成 される。電極板 324は絶縁性材料または誘電性材料によって構成される。本実施の 形態では、電極板 324はシリコン力も構成される。電極支持体 325は、例えば、表面 が陽極参加処理 (アルマイト処理)されたアルミニウム等の導電性材料力 構成され る。なお、サセプタ 305と上部電極 321との間隔は、調整可能とされる。
[0094] 電極支持体 325の中央には、ガス導入口 326が配設される。このガス導入口 326 には、ガス供給管 327が接続される。ガス供給管 327は、バルブ 328およびマスフ口 一コントローラ 329を介して、処理ガス供給源 330に接続される。
[0095] 処理ガス供給源 330からは、プラズマ処理のための所定の処理ガスが供給される。
なお、図 14には、ガス供給管 327、ノ レブ 328、マスフローコントローラ 329、処理ガ ス供給源 330等力もなる処理ガス供給系を 1つのみ示してある力 実際には複数の 処理ガス供給系が配設される。これらの処理ガス供給系からは、例えば、 Oガス、 N
2
Hガス、 COガス、 Arガス、 Nガス、 CFガス、 C Fガス、水蒸気、 DMSDMAなど
3 2 2 4 4 8
のシリルイ匕剤のガス等がそれぞれ独立に流量制御されて、プラズマ処理チャンバ 30 2内に供給される。
[0096] プラズマ処理チャンバ 302の底部には、排気管 331が接続され、この排気管 331に は排気装置 335が接続される。排気装置 335はターボ分子ポンプ等の真空ポンプを 具備し、プラズマ処理チャンバ 302内を所定の減圧雰囲気 (例えば、 0. 57Pa)以下 に設定可能となっている。
[0097] プラズマ処理チャンバ 302の側壁部分には、ゲートバルブ 332が配設される。この ゲートバルブ 332を開いて、ウェハ Wのプラズマ処理チャンバ 302内への搬入およ び搬出を行える。
[0098] 上部電極 321には第 1の高周波電源 340が接続される。その給電線には第 1の整 合器 341が介挿される。また、上部電極 321にはローパスフィルタ（LPF) 342が接続 される。この第 1の高周波電源 340は、プラズマ生成用の周波数の高い高周波電力 、例えば、周波数が 50〜150MHzの高周波電力を供給可能である。このように高い 周波数の高周波電力を上部電極 321に印加することにより、プラズマ処理チャンバ 3 02の内部に好ましい解離状態でかつ高密度のプラズマを形成することができ、低圧 条件下でのプラズマ処理が可能となる。第 1の高周波電源 340の周波数は好ましく は 50〜 150MHzであり、典型的には図示の 60MHzまたはその近傍の周波数が使 用される。
[0099] 下部電極としてのサセプタ 305には、第 2の高周波電源 350が接続される。その給 電線には第 2の整合器 351が介挿される。この第 2の高周波電源 350は自己ノィァ ス電圧を生成させるためのものであり、第 1の高周波電源 340より低い周波数、例え ば、数百 Hz〜十数 MHzの周波数電力を供給可能である。このような範囲の周波数 の電力をサセプタ 305に印加することにより、ウエノ、 Wに対してダメージを与えること なく適切なイオン作用を与えることができる。第 2の高周波電源 350の周波数は、典 型的には図示の 2MHz、または 3. 2MHz、 13. 56MHz等が使用される。
[0100] 次に、このような構成のエッチングユニット 90を用いたウェハ Wの処理工程につい て説明する。図 15は、図 14のエッチングユニットを用いたプロセスにおけるウェハの 表面構造を工程順に示す断面図である。図 15 (a)に示すように、ウェハ W (図示せ ず）には、有機系低誘電率膜 (例えば、 Porous MSQ) 601、 SiCN膜 602、反射防止 膜 (BARC) 603、レジスト膜 604が、下側からこの順序で形成される。なお、レジスト 膜 604はパターユングされた状態にある。
[0101] 最初にゲートバルブ 332を開いて、ウェハ搬送装置 62のブレード 64a (または 64b) によって、ウェハ Wをプラズマ処理チャンバ 302内に搬入し、サセプタ 305上に載置 する。次に、直流電源 313力ら、静電チャック 310の電極 312に、例えば、 1. 5kV程 度の直流電圧を印加することにより、ウェハ Wを静電チャック 310上に静電吸着する 。また、ウェハ搬送装置 62のブレード 64aを、プラズマ処理チャンバ 302内力 待避 させる。
[0102] ゲートバルブ 332を閉じた後、排気装置 335によって排気を行い、プラズマ処理チ ヤンバ 302内を所定の真空度 (例えば、 4Pa以下）に設定する。これとともに、処理ガ ス供給源 330からマスフローコントローラ 329等を介して所定の処理ガス（例えば、 C F単ガス）を所定流量でプラズマ処理チャンバ 302内に導入する。また、第 1の高周
4
波電源 340からプラズマ生成用の周波数の高い（例えば、 60MHz)高周波電力を 所定電力で上部電極 321に印加する。これにより、処理ガスのプラズマを生成させる 。さらに第 2の高周波電源 350から自己バイアス電圧を生成させるための周波数の低 い（例えば、 2MHz)高周波電力を所定電力で下部電極としてのサセプタ 305に印 加する。これにより、プラズマ中のイオンをウェハ Wに引き込み、レジスト膜 604をエツ チングマスクとして、反射防止膜 603のエッチング処理を行う。
[0103] このような反射防止膜 603のエッチング処理と同様の手順で、 SiCN膜 602、有機 系低誘電率膜 601を、処理ガスを変えて逐次エッチング処理し、図 15 (b)に示す形 態とする。 SiCN膜 602は、例えば、 C F /Ar/Nの混合ガスのプラズマによって
4 8 2
エッチングを行う。また、有機系低誘電率膜 601は、 CF ZArの混合ガスのプラズマ
4
によってエッチングを行う。次に、上記エッチング処理と同様の手順で、処理ガスとし て、例えば Oガス、 NHガス、 COガスなどを用いたプラズマでアツシング処理し、レ
2 3 2
ジスト膜 604および反射防止膜 603を除去する。これにより図 15 (c)に示す形態とな る。図 15 (c)では、エッチング処理やアツシング処理によってダメージを受けた部分 を模式的に符号 605で示す。
[0104] なお、上述のようにエッチング処理とアツシング処理を連続して行う場合には、所謂 、 2ステップアツシングを行うことが好ましい。すなわち、 1ステップ目は第 2の高周波 電源 350からのバイアス電圧印加なしで、プラズマ処理チャンバ 302内のタリーニン グを行う。 2ステップ目に第 2の高周波電源 350からバイアス電圧を印加してウェハ W のアツシング処理を行う。 [0105] 次に、プラズマ処理チャンバ 302内の所定の真空度とし、上部電極 321に配設され た吐出口 323を通してプラズマ処理チャンバ 302内に所定量の水蒸気を供給する。 これにより、有機系低誘電率膜 601においてエッチング処理およびアツシング処理に よりダメージを受けた部分に適量の水分を吸着させる。
[0106] 次に、プラズマ処理チャンバ 302内を排気し、プラズマ処理チャンバ 302内を所定 の真空度に到達したら排気を中止して、プラズマ処理チャンバ 302内を所定の真空 度に保持する。これとともに、ウエノ、 Wをシリルイ匕反応が生ずる温度、例えば、 50°C 〜200°Cに加熱する。その後、上部電極 321に配設された吐出口 323を通してプラ ズマ処理チャンバ 302内に所定量の DMSDMAガス等のシリル化剤のガスを供給 する。このシリル化剤のガスによってプラズマ処理チャンバ 302内の圧力が上昇した 状態で所定時間保持する。これにより図 15 (d)に示すように、有機系低誘電率膜 60 1のダメージ部 605はシリルイ匕によってダメージから回復する。シリル化処理がされた ウェハ Wは、その後に大気に晒されても、有機系低誘電率膜 601は吸湿し難ぐ特 性が維持される。
[0107] なお、図 15 (d)はダメージ部 605の回復を模式的に示すために、ダメージ部 605が 元の有機系低誘電率膜 601と同じ構造に回復している状態を示す。しかし、ダメージ 部 605が回復した後のその部分の化学構造は元の有機系低誘電率膜 601の化学 構造と完全には一致しない。
[0108] また、有機系低誘電率膜 601のシリル化処理によるダメージ回復は、ウェハ Wをフ ッ酸浸漬処理することによって、定量的に評価することができる。何故なら、例えば酸 素プラズマによるアツシング処理では、有機系低誘電率膜 601における溝パターン の側壁部は SiO化している。このため、ダメージから回復していなければ、この SiO
2 2 力 Sフッ酸に溶解するために、有機系低誘電率膜 601がサイドエッチングされるからで ある。
[0109] 図 16Aは、シリル化処理無しの溝におけるフッ酸浸漬処理による形状変化を示す 断面図である。図 16Bは、シリル化処理有りの溝におけるフッ酸浸漬処理による形状 変化を示す断面図である。即ち、ここでは、フッ酸 (フッ化水素酸水溶液)浸漬処理前 に、図 15 (c)に示す状態に対してシリルイ匕処理を行わない場合と、シリル化処理を行 つて図 15 (d)の状態にした場合との相違を示す。図 16Aに示されるように、シリルイ匕 処理を行わずにフッ酸処理を行うと、アツシング処理によって生成した SiOがフッ酸
2 に溶解するために、有機形低誘電率膜 601がサイドエッチングされて、線幅が細くな る。これに対して、図 16Bに示すように、シリルイ匕処理を行った場合には、溝パターン の側壁部は SiOが露出していない状態となるために、フッ酸に対する耐食性が高め
2
られ、有機系低誘電率膜 601のフッ酸によるサイドエッチングが抑制される。
[0110] 次に、本発明の効果を確認した試験結果について説明する。
[0111] (1)誘電率、リーク電流密度および含水量の測定：
図 17Aは、誘電率、リーク電流密度、水分脱離量を測定するためのテストサンプル を処理する工程を示す側面図である。図 17Bは、誘電率、リーク電流密度、水分脱 離量を測定するためのテストサンプルを示す側面図である。ここで、 Si基板上に SO D膜としてのポーラス MSQ膜を成膜したテストサンプルを作製した。次に、エッチング 処理、アツシング処理を順次実施し、ポーラス MSQ膜にダメージを入れた。次に、下 記の表 2に示すシリル化剤を用いてシリルイ匕処理をした場合について、誘電率およ びリーク電流密度の測定を行なった。また、シリルイ匕処理をしない場合についても、 誘電率およびリーク電流密度の測定を行なった。
[0112] エッチング処理、アツシング処理は、いずれも図 14に示すエッチングユニット 90に おいて実施した。エッチングガスとしては CFを使用し、アツシングガスとしては、 O、
4 2
NHまたは COを用いた。シリル化処理は、図 5に示すシリル化ユニット（SCH) 11a
3 2
と同様の構成の装置を用いて行なった。シリルイ匕の条件は、シリル化剤の種類に応じ て変えた。 DMSDMAは処理温度 100°C、処理時間 180秒とした。 TMSDMAは処 理温度 150°C、処理時間 150秒とした。 TMDSは処理温度 180°C、処理時間 900 秒とした。 BSTFAと BDMADMSと TMSpytoleは、それぞれ処理温度 180°C、処 理時間 300秒とした。 Nガス（パージガス）流量を 5. OLZminとし、シリル化剤の種
2
類に応じ、気化器 43の温度は室温〜 50°C、シリル化剤流量は 0. 1〜1. 0g/mln, 処理圧カは666〜95976?& (5〜720丁011：)の間で適宜設定した。
[0113] 誘電率およびリーク電流密度の測定は、図 17Bに示すようにテストサンプルのポー ラス MSQ膜上に Aレ^ドを装着し、 Si基板と Aレ^ドとの間に電圧を印加して、 k値 およびリーク電流を測定することにより実施した。これらの試験の結果を併せて表 2に 示す。なお、リーク電流密度は、 lMVZcmにおける測定値を代表値として記載した
[表 2] 表 2
Figure imgf000031_0001
表 2より、アツシング後にシリルイ匕を行なうことにより、シリルイ匕を実施しない場合と比 較して、 k値の上昇とリーク電流密度の増加とを抑制できることが確認された。特に、 k 値の回復効果およびリーク電流密度の低減効果において、 TMSDMAおよび TMD Sが優れていることがわかる。また、アツシングガス種との関係では、 Oガスによりアツ
2
シングを行なった場合に、特にシリルイ匕の効果が高 、ことが示された。
[0115] また、図 17Aと同様のサンプルに対し、各種シリル化剤を用いてシリル化処理をし た後、毎秒 1°Cで昇温し、昇温による水分の脱離量 (すなわち、膜中の含水量)を質 量分析により測定した。膜中の含水量は、誘電率やリーク電流を悪化させる要因とな るものである。図 18は、シリル化の有無およびシリル化剤の種類による水分脱離量の 変化を示すグラフである。なお、図 18の縦軸は、 100°C〜500°Cの水分の脱離量（ 脱離ガス量)を温度単位で積分してサンプルの質量で規格ィ匕した値である。
[0116] 図 18より、 Oアツシングの場合には、薬液の種類によらず低減効果が大きいことが
2
わかる。一方、 NHアツシング、 COアツシングの場合には、 TMSDMAまたは TM
3 2
DSでシリルイ匕処理をした場合に、含水率の低減効果が得られた。
[0117] (2)希フッ酸処理に対する耐食性試験：
図 19Aは、希フッ酸浸漬による耐食性試験前のテストサンプルを示す図である。図 19Bは、希フッ酸浸漬による耐食性試験後のテストサンプルを示す図である。 Si基板 上に SOD膜としてのポーラス MSQ膜を積層したものに、マスク膜を成膜し、フォトリソ グラフィー技術でトレンチパターンを露光、現像した。このマスクパターンをエッチング マスクとしてポーラス MSQ膜をエッチング処理した。次に、エッチングマスクの残渣処 理のためにアツシングガスとして O、NHまたは COを用いてアツシング処理を実施
2 3 2
した。次に、ポーラス MSQ膜に図 19Aに示すようなパターンのトレンチ構造を形成し た。
[0118] このようなトレンチ構造を有するテストサンプルに対し、前記シリル化剤でシリル化処 理を行った後、 0. 5%希フッ酸を用いて 30秒間浸漬処理した。次に、図 19Bに示す ようにトレンチの上部と下部のトレンチ幅（以下、「トップ CD」、「ボトム CD」と記す)測 定した。トップ CDとボトム CDの長さの増加量について、希フッ酸処理前にシリルイ匕 処理した場合としない場合とを比較した結果を表 3に示す。なお、エッチング、アツシ ングおよびシリルイ匕の条件は、前記（1)の試験と同様とした。
[表 3] 表 3
Figure imgf000033_0001
[0119] 表 3より、希フッ酸処理前にシリル化処理をした場合は、シリルイ匕をしない場合に比 ベて概ね CDの増加が抑制され、ダメージの回復が図られていることが確認された。 特に、 Oアツシング後のシリル化において顕著に CDの増加が抑制された。シリル化
2
剤の中でも TMSDMAは、 O、 COのいずれのアツシングガスの場合でも優れたダ
2 2
メージ回復効果を示した。
[0120] 以上、本発明の実施形態について説明したが、本発明はこのような形態に限定さ れるものではない。例えば、シリルイ匕処理によってダメージ回復を図ることができる膜 は上述したポーラス MSQに限定されるものではなぐ例えば、 CVDで形成される無 機絶縁膜の 1つである SiOC系膜を対象とすることもできる。これは従来の SiO膜の Si— O結合にメチル基（— CH )を導入して、 Si— CH結合を混合させたもので、 Bla ck Diamond (Applied Materials社)、 Coral (Novellus社)、 Aurora (ASM社)等がこれに 該当する。 SiOC系膜はポーラス（多孔質)であってもよい。また、 NSQ系の絶縁膜は ポーラスなものに限定されず、緻密質であってもよい。
[0121] さらに、次のようなプロセスも可能である。即ち、形成されたビアホールやトレンチに ノ リアメタル膜と Cuシードを逐次形成し、銅を電解メツキ等により埋め込み形成し、ァ ニール処理し、 CMP処理して、銅配線を形成する。次に、アンモニアプラズマ処理 によって銅配線表面の還元処理を行って、その後にストツバ膜を形成する。この場合 においてアンモニアプラズマ処理によって損傷を受けた部分をその損傷から回復さ せるためにシリル化処理を行ってもよ！、。
産業上の利用可能性
[0122] 本発明によれば、配線溝または接続孔を形成する過程で被エッチング膜にお!、て ダメージを受けた部分を、そのダメージから回復させることができる。このため、被エツ チング膜の電気的特性が改善され、これによつて信頼性に優れた半導体デバイスを 製造することができる。

Claims

請求の範囲
[1] 半導体デバイスの製造方法であって、
被処理体上に配設された被エッチング膜上に所定の開口パターンを有するエッチ ングマスクを形成する工程と、
第 1処理室内において、前記エッチングマスクの前記開口パターンを通して前記被 エッチング膜にエッチング処理を施すことにより、前記被エッチング膜に溝または孔を 形成する工程と、
前記エッチング処理後の前記被処理体を、真空雰囲気下で前記第 1処理室から第 2処理室に搬送する工程と、
前記第 2処理室内において、前記被エッチング膜の露出部である前記溝または孔 の側面部にシリル化処理を施す工程と、
を具備する。
[2] 請求項 1に記載の方法において、
前記シリル化処理の前に、前記第 2処理室内に水蒸気を供給して、前記溝または 孔の側面部に水分を吸着させる工程を更に具備する。
[3] 請求項 2に記載の方法において、
前記被処理体を前記第 2処理室に搬送する前に、前記被処理体上から前記エッチ ングマスクを除去する工程を更に具備する。
[4] 請求項 1に記載の方法において、
前記シリルイ匕処理は、分子内にシラザン結合 (Si— N結合)を有する化合物を含む シリル化剤を前記第 2処理室内に供給する工程を具備する。
[5] 請求項 4に記載の方法において、
前記化合物は、 TMDS (1,1,3 , 3-Tetramethyldisilazane)または TMSDMA (Dimet hylaminotnmethylsilane 具備する。
[6] 半導体デバイスの製造方法であって、
被処理体上に配設された被エッチング膜上に所定の開口パターンを有するエッチ ングマスクを形成する工程と、
処理室内において、前記エッチングマスクの前記開口パターンを通して前記被エツ チング膜にエッチング処理を施すことにより、前記被エッチング膜に溝または孔を形 成する工程と、
前記処理室内にお!、て、前記被エッチング膜の露出部である前記溝または孔の側 面部にシリル化処理を施す工程と、
を具備する。
[7] 請求項 6に記載の方法において、
前記シリル化処理の前に、前記処理室内に水蒸気を供給して、前記溝または孔の 側面部に水分を吸着させる工程を更に具備する。
[8] 請求項 7に記載の方法において、
前記処理室内に水蒸気を供給する前に、前記被処理体上から前記エッチングマス クを除去する工程を更に具備する。
[9] 請求項 6に記載の方法において、
前記シリルイ匕処理は、分子内にシラザン結合 (Si— N結合)を有する化合物を含む シリル化剤を前記処理室内に供給する工程を具備する。
[10] 請求項 9に記載の方法において、
前記化合物は、 TMDS (1,1,3 , 3-Tetramethyldisilazane)または TMSDMA (Dimet hylaminotnmethylsilane 具備する。
[11] 半導体デバイスの製造方法であって、
被処理体上に配設された被エッチング膜上に所定の開口パターンを有するエッチ ングマスクを形成する工程と、
前記エッチングマスクの前記開口パターンを通して前記被エッチング膜にエツチン グ処理を施すことにより、前記被エッチング膜に溝または孔を形成する工程と、 前記エッチング処理後に、前記エッチングマスクにアツシング処理を施すことにより 、前記被処理体上から前記エッチングマスクを除去する工程と、
前記アツシング処理後に、前記被エッチング膜の露出部である前記溝または孔の 側面部にシリル化処理を施す工程と、
を具備する。
[12] 請求項 11に記載の方法において、 前記エッチング処理、前記アツシング処理、及び前記シリル化処理は、 1つの処理 システム内において、前記被処理体を大気に晒すことなく連続的に行う。
[13] 請求項 12に記載の方法において、
前記エッチング処理及び前記アツシング処理は、 1つの処理室内で行う。
[14] 請求項 12に記載の方法において、
前記エッチング処理、前記アツシング処理、及び前記シリル化処理は、 1つの処理 室内で行う。
[15] 請求項 11に記載の方法において、
前記アツシング処理後で且つ前記シリル化処理の前に、前記被処理体に洗浄処理 を施す工程を更に具備する。
[16] 請求項 15に記載の方法において、
前記洗浄処理は、前記エッチングマスクの残渣を除去するため、前記被処理体に 薬液を供給する工程を具備する。
[17] 請求項 11に記載の方法において、
前記アツシング処理後で且つ前記シリルイ匕処理の前に、前記被処理体に水蒸気を 供給して、前記溝または孔の側面部に水分を吸着させる工程を更に具備する。
[18] 請求項 11に記載の方法において、
前記シリルイ匕処理は、分子内にシラザン結合 (Si— N結合)を有する化合物を含む シリル化剤を前記被処理体に供給する工程を具備する。
[19] 請求項 18に記載の方法において、
前記化合物は、 TMDS (1,1,3 , 3-Tetramethyldisilazane)または TMSDMA (Dimet hylaminotnmethylsilane 具備する。
[20] 請求項 19に記載の方法において、
前記アツシング処理は、 Oを含むアツシングガスを前記被処理体に供給する工程
2
を具備する。
[21] 半導体デバイスの製造方法であって、
被処理体上に配設された被エッチング膜上に所定の開口パターンを有するエッチ ングマスクを形成する工程と、 前記エッチングマスクの前記開口パターンを通して前記被エッチング膜にエツチン グ処理を施すことにより、前記被エッチング膜に溝または孔を形成する工程と、 前記エッチング処理後に、薬液を使用して前記被処理体に洗浄処理を施す工程と 前記洗浄処理後に、前記被エッチング膜の露出部である前記溝または孔の側面部 にシリル化処理を施す工程と、
を具備する。
[22] 請求項 21に記載の方法において、
前記洗浄処理及び前記シリル化処理は、 1つの処理室内で行う。
[23] 半導体デバイスの製造方法であって、
被処理体上に配設されたエッチングストツバ膜上に層間絶縁膜を形成する工程と、 前記エッチングストツバ膜に到達するように前記層間絶縁膜に溝または孔を形成す る工程と、
前記層間絶縁膜の前記溝または孔を通して前記エッチングストツバ膜にエッチング 処理を施すことにより、前記溝または孔の底部に位置する前記エッチングストツバ膜 の部分を除去する工程と、
前記エッチング処理後に、前記層間絶縁膜の露出部である前記溝または孔の側面 部にシリル化処理を施す工程と、
を具備する。
[24] 請求項 23に記載の方法において、
前記層間絶縁膜に前記溝または孔を形成する工程は、
前記層間絶縁膜上に所定の開口パターンを有するエッチングマスクを形成するェ 程と、
前記エッチングマスクの前記開口パターンを通して前記層間絶縁膜に第 1エツチン グ処理を施すことにより、前記層間絶縁膜に溝または孔を形成する工程と、
前記第 1エッチング処理後に、前記被処理体上から前記エッチングマスクを除去す る工程と、
を具備し、 前記方法は、前記エッチングマスクを除去する工程と、前記エッチングストツバ膜の 部分を除去する工程との間で、
前記層間絶縁膜の露出部である前記溝または孔の側面部に第 1シリル化処理を施 す工程を更に具備する。
[25] 半導体デバイスの製造システムであって、
被エッチング膜とその上に形成された所定の開口パターンを有するエッチングマス クとを有する被処理体を収容する第 1処理室と、
前記第 1処理室内において、前記被エッチング膜に対して、エッチングマスクの開 口パターンを通してエッチング処理を施すことにより、前記被エッチング膜に溝または 孔を形成するエッチング機構と、
前記第 1処理室内において処理された後の前記被処理体を収容する第 2処理室と 前記第 2処理室内において、前記被エッチング膜の露出部である前記溝または孔 の側面部にシリル化処理を施すシリル化機構と、
前記第 1及び第 2処理室を接続する真空搬送路と、
前記真空搬送路内に配設された、前記第 1処理室から前記第 2処理室へ前記被処 理体を搬送するための搬送機構と、
を具備する。
[26] 半導体デバイスの製造システムであって、
被エッチング膜とその上に形成された所定の開口パターンを有するエッチングマス クとを有する被処理体を収容する処理室と、
前記処理室内において、前記被エッチング膜に対して、エッチングマスクの開口パ ターンを通してエッチング処理を施すことにより、前記被エッチング膜に溝または孔を 形成するエッチング機構と、
前記処理室内にお!、て、前記被エッチング膜の露出部である前記溝または孔の側 面部にシリル化処理を施すシリル化機構と、
を具備する。
[27] プロセッサ上で実行するためのプログラム指令を含むコンピュータで読み取り可能 な媒体であって、
前記プログラム指令は、プロセッサによって実行される時、請求項 1、 6、 11、 21、 2 3の 、ずれかに記載の製造方法を実行するように、半導体デバイスの製造システムを 制御する。
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