CN100517603C - 基板处理方法 - Google Patents

基板处理方法 Download PDF

Info

Publication number
CN100517603C
CN100517603C CNB2006101646488A CN200610164648A CN100517603C CN 100517603 C CN100517603 C CN 100517603C CN B2006101646488 A CNB2006101646488 A CN B2006101646488A CN 200610164648 A CN200610164648 A CN 200610164648A CN 100517603 C CN100517603 C CN 100517603C
Authority
CN
China
Prior art keywords
film
processing method
substrate processing
same
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101646488A
Other languages
English (en)
Other versions
CN1953145A (zh
Inventor
藤井康
户岛孝之
折居武彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN1953145A publication Critical patent/CN1953145A/zh
Application granted granted Critical
Publication of CN100517603C publication Critical patent/CN100517603C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67051—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing using mainly spraying means, e.g. nozzles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67178—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers vertical arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

一种基板处理方法，包括：对基板上形成的被蚀刻膜进行蚀刻处理形成预定图案；使完成蚀刻处理后残余的物质变性为对于预定液体是可溶的；接着对形成有图案的被蚀刻膜的表面进行甲硅烷基化处理；然后提供预定液体溶解除去经过变性的物质。

Description

基板处理方法
技术领域
本发明涉及一种在根据例如双镶嵌法等方法的半导体装置制造过程中进行用于使预定物质变性的变性处理以及变性物质的溶解除去处理的基板处理方法，以及存储有用于实施该方法的控制程序的计算机可读取存储介质。
背景技术
在半导体器件中通过微细化而减少配线间隔，这使得在配线之间产生较大的容量，并且信号的传播速度降低，从而导致操作速度延迟。为了解决该问题，已经对介电常数低的绝缘材料(Low-k材料)以及使用这些绝缘材料的多层配线进行了研发。一方面，作为配线材料，电阻低且耐电迁移性高的铜受到关注，在形成铜的沟配线和连接孔时，大多使用单镶嵌法和双镶嵌法。
图1A～1F为示出通过双镶嵌法的多层铜配线形成工序的一例的说明图。首先，在硅基板(未图示出)上由Low-k材料构成的绝缘膜(Low-k膜)200上经由阻挡金属层201形成由铜构成的下部配线202，经由蚀刻阻止膜203形成Low-k膜204作为层间绝缘膜，进一步地，在该表面上形成减反射膜(BARC；下减反射涂层)205之后在减反射膜205的表面上形成抗蚀剂膜206，接着以预定图案对抗蚀剂膜206进行曝光，然后对其进行显影，从而在抗蚀剂膜206上形成电路图案(图1A)。
接着，以抗蚀剂膜206作为掩模对Low-k膜204进行蚀刻，形成通路孔204a(图1B)。在通过药液处理和灰化处理等除去减反射膜205和抗蚀剂膜206之后，在具有通路孔204a的绝缘膜204表面上形成牺牲膜207(图1C)。此时通路孔204a也被牺牲膜207填埋。
在牺牲膜207的表面上形成抗蚀剂膜208，以预定图案对抗蚀剂膜208进行曝光，然后对其进行显影，从而在抗蚀剂膜208上形成电路图案(图1D)。此后，以抗蚀剂膜208作为掩模对牺牲膜207和Low-k膜204进行蚀刻处理，从而在通路孔204a的上形成宽的沟槽204b(图1E)。此后，除去抗蚀剂膜208和牺牲膜207，从而在绝缘膜204上形成通路孔204a和沟槽204b(图1F)。而且，铜填其中作为上部配线。
可是，多使用Si-O类无机材料作为牺牲膜207，现有的用于除去抗蚀剂膜的灰化处理中难以除去牺牲膜207。而且，虽然也尝试着用药液溶解，但是处理速度极慢。
作为这种除去牺牲膜的技术，提出了通过包含水蒸气和臭氧的处理气体使牺牲膜变性为可溶解于预定药液中、然后通过该药液除去牺牲膜这一技术(特开2004-214388号公报)。
但是，使用包含水蒸气和臭氧的处理气体进行处理时，可能会在形成有图案的由Low-k材料构成的层间绝缘膜上产生损伤，并且随后的药液处理可能会使对图案的损伤显著。
此外，用这种包含水蒸气和臭氧的处理气体进行液体可溶化处理，然后通过药液进行洗涤处理时，在Low-k材料上产生损伤并且介电常数上升，使用Low-k材料作为层间绝缘膜的效果降低。
发明内容
本发明的目的是提供一种基板处理方法，其中在对被蚀刻膜进行蚀刻之后，使牺牲膜等残余物质可溶于预定液体中，接着通过该预定液体除去残余物质，由此进行除去牺牲膜等残余物质的处理时，图案剥落等的损伤少。
本发明的另一目的是：提供一种除以上所述的以外还能够抑制因残余物质的除去处理时被蚀刻膜的损坏而引起的电特性降低的基板处理方法。
本发明的又一个目的是提供一种存储有能够实施这种基板处理方法的控制程序的计算机可读取存储介质。
根据本发明的第一种观点，提供一种基板处理方法，其包括对基板上形成的被蚀刻膜进行蚀刻处理形成预定图案的工序、在完成所述蚀刻处理之后使残余的物质对于预定液体可溶化而变性的工序、接着对形成有图案的被蚀刻膜的表面进行甲硅烷基化处理的工序、和随后提供所述预定液体从而溶解除去所述经过变性的物质的工序。
根据本发明的第二种观点，提供一种基板处理方法，其包括在基板上形成的被蚀刻膜上形成牺牲膜的工序、在所述牺牲膜上形成蚀刻掩模、对所述牺牲膜和所述被蚀刻膜进行蚀刻从而形成预定图案的工序、使所述牺牲膜和所述蚀刻掩模可溶化于预定液体而变性的工序、接着对形成有图案的被蚀刻膜的表面进行甲硅烷基化处理的工序、和随后提供所述预定液体从而溶解除去所述经过变性的物质的工序。
在上述第一种和第二种观点中，优选进一步具有在除去所述经过变性的物质之后对被蚀刻膜的表面进行甲硅烷基化处理的工序。
本发明在所述被蚀刻膜包含低介电常数材料的情况下是有效的。此外，作为所述低介电常数材料，在使用具有烷基作为末端基团的材料的情况下是特别有效的。
优选通过供应包含水蒸气和臭氧的处理气体来进行所述变性工序。也可以通过供应包含臭氧而不包含水蒸气的处理气体来进行所述变性工序。此外，本发明在使用酸性或碱性药液作为所述预定液体的情况下是有效的。
优选使用分子内具有硅氮烷键(Si-N)的化合物来进行所述甲硅烷基化处理。所述分子内具有硅氮烷键的化合物优选为TMDS(1，1，3，3-四甲基二硅氮烷)或TMSDMA(二甲氨基三甲基硅烷)。
根据本发明的第三种观点，提供一种基板处理方法，该基板具有被蚀刻膜，通过蚀刻处理在被蚀刻膜上形成预定图案，并且经过变性使蚀刻处理后残余的物质对于预定液体是可溶的，该基板处理方法包括对所述基板的被蚀刻膜表面进行甲硅烷基化处理，随后提供所述预定液体，溶解除去所述经过变性的物质。
根据本发明的第四种观点，提供一种计算机可读取存储介质，在计算机上操作执行时由计算机控制基板处理系统进行基板处理方法，所述基板处理方法包括对基板上形成的被蚀刻膜进行蚀刻处理从而形成预定图案、在所述蚀刻处理结束之后使残余的物质变性从而对于预定液体是可溶的、接着对形成了图案的被蚀刻膜的表面进行甲硅烷基化处理、其后提供所述预定液体、溶解除去所述经过变性的物质。
根据本发明的第五种观点，提供一种计算机可读取存储介质，其为存储有在计算机上操作的控制程序的计算机存储介质，执行所述控制程序时由计算机控制制造装置进行基板处理方法，所述基板处理方法包括在基板上形成的被蚀刻膜上形成牺牲膜、在所述牺牲膜上形成蚀刻掩模、对所述牺牲膜和所述被蚀刻膜进行蚀刻从而形成预定图案、使所述牺牲膜和所述蚀刻掩模变性为可溶解于预定液体、接着对形成有所述图案的被蚀刻膜的表面进行甲硅烷基化处理、随后提供所述预定液体、溶解除去所述经过变性的物质。
根据本发明的第六种观点，提供一种计算机可读取存储介质，其为存储有用于在计算机上操作来对处理基板的基板处理系统进行控制的控制程序的计算机可读取存储介质，其中执行所述控制程序时由计算机控制基板处理系统进行基板处理方法，该基板具有被蚀刻膜，通过蚀刻处理在被蚀刻膜上形成预定图案，并且经过变性使蚀刻处理后残余的物质对于预定液体是可溶的，该基板处理方法包括对所述基板的被蚀刻膜表面进行甲硅烷基化处理，随后提供所述预定液体，溶解除去所述经过变性的物质。
根据本发明，使用Low-k膜等容易受到损坏的蚀刻对象膜，使用牺牲膜等难以除去的物质，在对被蚀刻膜进行蚀刻之后，使牺牲膜等残余物质可溶于预定液体中，接着通过该预定液体除去残余物质，由此进行除去牺牲膜等残余物质的处理时，因为在溶解除去之前，通过甲硅烷基化处理使被蚀刻膜由损伤复原，所以在残余物质的溶解除去时难以产生图案的CD缺损等图案损伤。
此外，通过在上述残余物质的溶解除去处理之后也进行甲硅烷基化处理，能够使因残余物质的除去处理时被蚀刻膜的损伤而导致的电特性降低恢复。
附图说明
图1A～1F为模式地示出现有利用双镶嵌法的沟配线形成工序的工序截面图；
图2为示出应用本发明一个实施方案中的基板处理方法、利用双镶嵌法的半导体装置的制造工艺中使用的晶片处理系统的概略构成的说明图；
图3为示出图2中晶片处理系统中使用的洗涤处理装置的概略构成的平面图；
图4为示出图3中洗涤处理装置的概略构造的正面图；
图5为示出图3中洗涤处理装置的概略构造的背面图；
图6为示出洗涤处理装置中装配的变性处理单元的概略截面图；
图7为示出洗涤处理装置中装配的甲硅烷基化单元的概略截面图；
图8为示出洗涤处理装置中装配的洗涤单元的概略截面图；
图9为示出应用本发明一个实施方案中的基板处理方法，利用双镶嵌法的半导体装置的制造工序的流程图；
图10A～10J为图9中示出的流程的工序截面图；
图11为用于说明Low-k膜的损伤和通过甲硅烷基化复原的图。
具体实施方式
下面，参考附图对本发明的实施方案进行详细说明。这里，对通过双镶嵌法制造半导体装置时应用本发明的例子进行说明。
图2为示出应用本发明一个实施方案中的基板处理方法、利用双镶嵌法的半导体装置的制造工艺中使用的晶片处理系统的概略构成的说明图。该晶片处理系统具有SOD(旋涂电介质)装置101、抗蚀剂涂布/显影装置102、曝光装置103、洗涤处理装置104、蚀刻装置105、作为一种PVD装置的溅射装置106、电镀装置107、具有CMP装置109作为抛光装置的处理部100、流程控制器111、用户界面112、包含存储部113的主控制部110。这里，处理部100的SOD装置101、溅射装置106和电镀装置107是成膜装置。而且，作为在处理部100的装置之间输送晶片W的方法，可以使用借助操作者的输送方法和通过图中未示出的输送装置的输送方法。
处理部100的各个装置构成为通过与具有CPU的流程控制器111连接来进行控制。在流程控制器111中，用户界面112和存储部113连接，其中用户界面112由用于工序管理者对处理部100的各个装置进行管理而进行指令输入操作等的键盘、可视化显示出处理部100中各个装置的运行状况的显示器等构成，存储部113容纳有记录用于在流程控制器111的控制中实现由处理部100所执行的各种处理的控制程序和处理条件数据等的接收器(レシピ)。
而且，根据需要，接收来自用户界面112的指示等，从存储部113将任意的接收器调出来，由流程控制器111执行，由此在流程控制器111的控制下，在处理部100中进行所需要的各种处理。而且，所述接收器可以是例如CD-ROM、硬盘、软盘、非易失性存储器等可读取存储介质中存储的状态的，进一步地可以从处理部100的各个装置之间或者外部装置，通过例如专用电线路随时输送而联机利用等。
此外，可以采用如下构成：主控制部110不进行整体控制，或者除了主控制部110的整体控制，通过在处理部100的各装置中分别独立地配置包含流程控制器、用户界面和存储部的控制部进行控制。
使用上述SOD装置101，用于通过旋转涂覆法在晶片W上涂覆药液而形成Low-k膜等层间绝缘膜和蚀刻阻止膜等。SOD装置101的详细构成并未在图中示出，SOD装置101具有旋转涂覆器单元、对形成有涂覆膜的晶片W进行热处理的热处理单元。在晶片处理系统中，也可以使用通过化学气相淀积法(CVD)在晶片W上形成绝缘膜等的CVD装置代替SOD装置101。
使用上述抗蚀剂涂覆/显影装置102，用于形成用作蚀刻掩模的抗蚀剂膜和减反射膜等。抗蚀剂涂覆/显影装置102的详细构成并未在图中示出，抗蚀剂涂覆/显影装置102具有在晶片W上涂覆抗蚀剂液等而旋转涂覆使抗蚀剂膜等成膜的抗蚀剂涂覆处理单元、在晶片W上涂覆减反射膜(BARC)的BARC涂覆处理单元、在晶片W上涂覆牺牲膜(SLAM)的牺牲膜涂覆处理单元、对在曝光装置103中以预定图案曝光的抗蚀剂膜进行显影处理的显影处理单元、对抗蚀剂膜已成膜的晶片W、经过曝光处理的晶片W和实施了显影处理的晶片W分别进行热处理的热处理单元等。
使用曝光装置103，用于在形成有抗蚀剂膜的晶片W上对预定电路图案曝光。洗涤处理装置104进行通过纯水或药液的洗涤处理、蚀刻处理后聚合物残渣等的变性处理、由层间绝缘膜蚀刻导致的损坏的复原处理，此后将对其详细说明。
使用蚀刻装置105，用于对晶片W上形成的层间绝缘膜等实施蚀刻处理。蚀刻处理可以利用掩模，也可以使用药液。使用溅射装置106，用于形成例如防扩散膜和Cu种。在电镀装置107中，在形成有Cu种的沟配线等中填埋入Cu，CMP装置109用于对填埋了Cu的沟配线等的表面进行平坦化处理。
接下来，详细说明对于本发明来说起到重要作用的洗涤处理装置104。图3为洗涤处理装置104的概略平面图，图4为其概略正面图，图5为其概略背面图。洗涤处理装置104具有载体站4、处理站2、搬送站3和化学药品站5，载体站4用于将容纳有晶片W的载体从其他处理装置等顺序地输送入，反过来将容纳有完成了在洗涤处理装置104中的处理的晶片W的载体朝向进行接下来的处理的处理装置等输送出，处理站2设置有分别进行洗涤处理、变性处理和复原处理的多个处理单元，搬送站3在处理站2和载体站4之间进行晶片W的搬送，化学药品站5对处理站2中使用的纯水、药液和气体等进行制造、调制、贮存。
在载体C的内部，晶片W以大致水平姿势以一定间隔容纳在垂直方向(Z方向)上。对该载体C搬入搬出晶片W经由载体C的一侧进行，该侧面通过盖体10a(图3中未示出。图4和图5中示出了卸下了盖体10a的状态)开关自如。
如图3中所示，载体站4具有能够沿着图中Y方向在三个位置上装载载体C的装载台6。载体C中设置有盖体10a的侧面装载在装载台6上，使其朝向载体站4和搬送站3之间的边界壁8a一侧。在边界壁8a中与载体C的装载位置相对应的位置上形成窗口部9a，各窗口部9a在搬送站3这一侧上设置开关窗口部9a的闸门10。该闸门10具有对载体C的盖体10a进行保持的保持装置(未图示出)，如图4和图5中所示，在保持盖体10a的状态下可以使盖体10a退避至搬送站3一侧上。
设置在搬送站3上的晶片搬送装置7具有可以保持晶片W的晶片输送拾取器(ピツク)7a。晶片搬送装置7可以在Y方向上沿着设置成在搬送站3的底部沿着Y方向延伸的导轨(参考图4和图5)7b移动。此外，晶片输送拾取器7a在X方向滑动自如，且在Z方向升降自如，并且在X-Y平面内旋转自如(θ旋转)。
通过这种构造，在退走闸门10使得载体C的内部和搬送站3通过窗口部9a相连通的状态下，晶片输送拾取器7a可以接触装载在装载台6上的所有载体C，可以将载体C内任意高度位置上的晶片W从载体C中输送出去，反过来可以将晶片W输送入载体C的任意位置上。
处理站2在搬送站3这一侧上具有两台晶片装载单元(TRS)13a，13b。例如，晶片装载单元(TRS)13b用于在从搬送站3中接收晶片W时装载晶片W，晶片装载单元(TRS)13a用于在晶片W完成了处理站2中的预定处理后返回到搬送站3时装载晶片W。
在处理站2的背面一侧上配置变性处理单元(VOS)15a～15f，其通过包含水蒸气和臭氧(O3)的气体对蚀刻处理后的聚合物残渣和抗蚀剂膜、牺牲膜等进行改性以使其对于预定药液是可溶的。在该变性处理单元(VOS)15a～15f中，原样维持蚀刻处理后的聚合物残渣和蚀刻膜、牺牲膜等的形状，只是将其化学性质变化成可溶解于预定药液中。
在变性处理单元(VOS)15a、15d的上面设置甲硅烷基化单元(SCH)11a、11b，用于使因变性处理和洗涤处理等而受到损伤的层间绝缘膜从损伤等中复原而进行硅烷化处理。
在处理站2的正面一侧上配置洗涤单元(CNU)12a～12d，用于对完成了变性处理单元(VOS)15a～15f中的处理的晶片W实施药液处理和水洗处理，将经过变性的聚合物残渣等除去。
在处理站2中，以夹着主晶片输送装置14的方式在与晶片装载单元(TRS)13a，13b相对的位置上分四段叠置地配置热板单元(HP)19a～19d，其对完成了洗涤处理单元(CNU)12a～12d中的处理的晶片W进行加热干燥。更进一步地，在晶片装载单元(TRS)13a的上侧叠置冷板单元(COL)21a、21b，对经过加热干燥处理的晶片W进行冷却。而且，晶片装载单元(TRS)13b可以用作冷板单元。在处理站2的上部设置向处理站2内部输送洁净空气的风扇过滤器单元(FFU)25。
在处理站2中的大致中间部位设置对处理站2中的晶片W进行输送的主晶片输送装置14。主晶片输送装置14具有输送晶片W的晶片输送臂14a。主晶片输送装置14绕Z轴自如旋转。此外，晶片输送臂14a在水平方向上进退自如，并且在Z方向上升降自如。通过这种构造，主晶片输送装置14不用自身在X方向上移动，就可以接触设置在处理站2中的各个单元，可以在这些各个单元之间输送晶片W。
在化学药品站5中具有向设置在处理站2中的变性处理单元(VOS)15a～15f提供作为处理气体的臭氧和水蒸气等的处理气体供给部16、向洗涤单元(CNU)12a～12d提供洗涤液的洗涤液供给部17和向甲硅烷基化处理单元(SCH)11a、11b提供甲硅烷基化剂和载气等的甲硅烷基化剂供给部18。
接着，参照图6中示出的示意性截面图对变性处理单元(VOS)15a的构造进行详细说明。而且，其他变性处理单元也具有完全相同的构造。该变性处理单元(VOS)15a具有容纳晶片W的密闭式室30，室30由固定的下部容器41a、覆盖下部容器41a上面的盖体41b构成，盖体41b通过固定在膜变性处理单元(VOS)15a的机架42上的气缸43升降自如。图6示出了盖体41b与下部容器41a紧密接触的状态和盖体41b在下部容器41a上方待机退避的状态。
在下部容器41a周边竖起部分的上面配置O形环51。驱动气缸43使盖体41b下降时，盖体41b的里面周边与下部容器41a周边竖起部分的上面接抵，同时压缩O形环51在室30内形成密闭的处理空间。
在下部容器41a中设置装载晶片W的台33，在该台33表面上的多个位置设置支持晶片W的贴近支杆44。
分别在台33的内部埋入加热器45a，在盖体41b中埋入加热器45b，可以使台33和盖体41b分别保持在预定温度。由此使晶片W的温度保持恒定。
在盖体41b的里面例如三个位置(图6中只示出两个位置)上设置保持晶片W的爪形构件46。晶片输送臂14a面向该爪形部件46进行晶片W的交接。在爪形部件46保持晶片W的状态下使盖体41b下降时，在该下降途中将晶片W交接给设置在台33上的贴近支杆44。
在室30中，在下部容器41a上设置将处理气体导入内部的气体导入口34a和将处理气体排出到外部的气体排出口34b。处理气体供给装置16与气体导入口34a连接，排气装置32与气体排出口34b相连接。
晶片W通过处理气体的处理优选是在使室30的内部保持一定的正压的情况下进行。因此不仅通过气缸43压紧下部容器41a和盖体41b，还通过锁紧机构35使设置在其端面上的突起部47a、47b彼此之间紧固。
该锁紧机构35具有支持轴52、通过旋转装置54旋转自如的旋转筒55、固定在旋转筒55上的圆板56和设置在圆板56周边的夹持部件57。夹持部件57具有压紧辊59a、59b和保持旋转轴58的辊保持部件48。
突起部47a、47b等间隔地设置在4个部位，在它们之间形成间隙部49。突起部47a、47b配置在各自重叠的位置上。在将夹持部件57配置在该间隙部49的位置上的状态下，可以自由地进行盖体41b的升降。
以预定角度同时旋转旋转筒55和圆板56时，压紧辊59b静止在突起部47b的上面，压紧辊59a静止在突起部47a的下侧。
接下来，参考图7中示出的示意性截面图对甲硅烷基化单元(SCH)11a进行详细说明。甲硅烷基化单元(SCH)11a具有容纳晶片W的室61，室61由固定的下部容器61a和覆盖下部容器61a的盖体61b构成，盖体61b通过图中未示出的升降装置升降自如。下部容器61a中设置有加热板62，可以从加热板62的周围向室61内部供给包含甲硅烷基化剂如DMSDMA(二甲基甲硅烷基二甲基胺)蒸气的氮气气体。DMSDMA通过气化器63气化，以N2气体为载气提供给室61。
加热板62可以在例如室温～200℃的范围内调节温度，在其表面上设置支持晶片W的支杆64。晶片W没有直接装载在加热板62上，所以可以防止晶片W的背面污染。在下部容器61a的外周部上面设置第一密封环65，在盖体61b的外周部下面设置第二密封环66，在将盖体61b压抵在下部容器61a上时第二密封环66与第一密封环65接触。第一密封环65和第二密封环66之间的空间可以减压，通过使该空间减压，可以确保室61的气密性。在盖体61b的大致中心部上设置排气口67，用于将提供给室61的包含DMSDMA的氮气气体排出去，该排气口67经由压力调整装置68与真空泵69连接。
而且，在图7中，虽然通过气化器63使液体的DMSDMA气体气化，以N2气为载气提供给室61，但是也可以是仅仅将DMSDMA经过气化的气体(就是说DMSDMA蒸气)提供给室61的结构。在向室61内部提供DMSDMA时，因为在室61内部保持预定的真空度，所以利用气化器63和室61的压力差，能够很容易地将DMSDMA气体导入室61中。此外，甲硅烷基化单元(SCH)11b也具有与甲硅烷基化单元(SCH)11a完全同样的构造。
接下来，参考图8中示出的示意性截面图对洗涤单元12a进行详细说明。在该洗涤单元(CNU)12a的中央部配置环状杯(CP)，在杯(CP)的内侧上配置旋转卡盘(スピンチヤツク)71。在通过真空吸附固定保持晶片W的状态下由驱动马达72旋转驱动旋转卡盘71。杯(CP)的底部设置排出洗涤液、纯水的排水管73。
驱动马达72可升降移动地配置在单元底板74上设置的开口74a中，并且通过帽状法兰盘部件75与例如由气缸构成的升降驱动机构76和升降导轨77结合。在驱动马达72的侧面上安装筒状冷却夹套78，安装法兰盘部件75，使其覆盖该冷却夹套78的上半部分。
在向晶片W提供药液等时，法兰盘部件75的下端75a在开口74a的周边附近紧密接触单元底板74，由此使单元内部密闭。在旋转卡盘71和晶片输送臂14a之间进行晶片W的交接时，升降驱动机构76向上方提升驱动马达72和旋转卡盘71，使法兰盘部件75的下端从单元底板74浮起。
在杯(CP)的上方具有洗涤液供给机构80，将预定洗涤液提供到晶片W表面上，其中在该晶片W表面上存在由变性处理单元(VOS)15a～15f中任何一个变性的物质(以下称为变性物质)，例如经过变性的牺牲膜，并且该预定洗涤液溶解该变性物质。
洗涤液供给机构80具有将洗涤液喷出至保持在旋转卡盘71上的晶片W的表面上的洗涤液喷嘴81、将预定洗涤液输送给洗涤液排液喷嘴81的洗涤液供给部17、保持洗涤液喷嘴81并且在Y方向上进退自如的扫描臂82、支持扫描臂82的垂直支持部件85和X轴驱动机构96，其中X轴驱动机构96安装在单元底板74上沿着X方向铺设的导轨84上，使垂直支持部件85向X轴方向移动。扫描臂82可以借助Z轴驱动机构97在上下方向(Z方向)上移动，由此可以使洗涤液喷嘴81移动到晶片W上的任意位置上，并且可以回退到杯(CP)以外的预定位置上。
洗涤液供给部17可以有选择地向洗涤液喷嘴81输送使经过变性处理单元(VOS)15a～15f变性的牺牲膜等变性物质溶解的溶解除去液如稀氢氟酸、胺类药液等和用作漂洗液的纯水。
而且，上述变性处理单元(VOS)15a～15c和变性处理单元(VOS)15d～15f具有相对边界壁22b大致对称的构造，甲硅烷基化单元(SCH)11a和甲硅烷基化单元(SCH)11b具有相对边界壁22b大致对称的构造。同样地，洗涤单元(CNU)12a、12b和洗涤单元(CNU)12c、12d具有相对边界壁22a大致对称的构造。
接下来，对应用本发明一个实施方案中的基板处理方法、利用双镶嵌法的半导体装置的制造工艺进行说明。
图9为示出利用双镶嵌法的半导体装置的制造工序的流程图，图10A～10J为示出图9流程的工序截面图。
首先，在Si基板(未图示出)上形成绝缘膜120，在其中央的上部经由阻挡金属层121形成下部铜配线122，在绝缘膜120和下部铜配线122的上面形成阻止膜(例如SiN膜、SiC膜)123，从而形成晶片，将该晶片输送到SOD装置101中，在其中在阻止膜123上形成由低介电常数材料(Low-k材料)构成的层间绝缘膜(以下称为Low-k膜)124(步骤1)。由此形成图10A的状态。
接着将形成有绝缘膜124的晶片W输送到抗蚀剂涂覆/显影装置102中，在其中，使用抗蚀剂涂覆处理单元在Low-k膜124上顺次形成减反射膜125、抗蚀剂膜126，接着将晶片W输送到曝光装置103中，在其中以预定图案进行曝光处理，进一步将晶片W返回到抗蚀剂涂覆/显影装置102中，通过在显影处理单元中对抗蚀剂膜126进行显影处理，在抗蚀剂膜126上形成预定电路图案(步骤2)。继续将晶片输送到蚀刻装置105中，在其中进行蚀刻处理(步骤3)。由此，如图10B所示，在Low-k膜124上形成到达阻止膜123的通路孔124a。
接着将该形成有通路孔124a的晶片输送到洗涤处理装置104中，在洗涤处理单元(CNU)12a～12d中任意一个中进行药液处理，从晶片W上除去抗蚀剂膜126和减反射膜125(步骤4，图10C)。
接着将晶片W输送到抗蚀剂涂覆/显影装置102中，在其中使用牺牲膜涂覆处理单元，在具有通路孔124a的Low-k膜124的表面上形成由无机类材料(例如Si-O类材料)构成的牺牲膜127(步骤5)。此时，通路孔124a也被牺牲膜127填埋。接着，在抗蚀剂涂覆处理单元中在牺牲膜127的表面上形成将构成蚀刻掩模的抗蚀剂膜128，在曝光装置103中以预定图案对抗蚀剂膜128进行曝光，接着在显影处理单元中对抗蚀剂膜128进行显影(步骤6)。由此，如图10D所示，在抗蚀剂膜128上形成电路图案。这里，在抗蚀剂膜128中通路孔124a的上方位置上形成比通路孔124a的宽度更宽的沟。
接着，将晶片W输送到蚀刻装置105中，在其中对晶片的表面进行蚀刻处理(步骤7)。由此如图10E中所示，在通路孔124a的上方形成宽度更宽的沟槽124b。通过在Low-k膜124的上面预先形成牺牲膜127，可以使Low-k膜124中蚀刻的部分的底面为平坦状态。
将完成了蚀刻处理的晶片W输送到洗涤处理装置104中，在其中进行牺牲膜127和抗蚀剂膜128的变性处理(步骤8，图10F)、变性处理后的Low-k膜124的甲硅烷基化处理(步骤9，图10G)、牺牲膜127、抗蚀剂膜128和聚合物残渣的除去处理(步骤10，图10H)。
具体而言，首先，将容纳有完成了蚀刻处理的晶片的载体C装载在装载台6上，将载体C的盖体10a和闸门10回退到搬送站3侧面上，使得窗口部9a打开。接着通过晶片输送拾取器7a，将位于载体C预定位置上的一个晶片W输送到晶片装载单元(TRS)13b中。
而且，晶片输送臂14a将装载在晶片装载单元(TRS)13b上的晶片输送到变性处理单元(VOS)15a～15h中的任何一个中，进行上述步骤8中牺牲膜127和抗蚀剂膜128的变性处理(图10F)。
在该情况下，首先处于使室30的盖体41b回退到下部容器41a的上方这一状态，此后进入保持晶片W的晶片输送臂14a，使得晶片W进入到比盖体41b上设置的爪形部件46中保持晶片W的部分(在水平方向上突起的部分)稍微高的位置上。接着，使晶片输送臂14a向下降，将晶片W交接到爪形部件46上。
使晶片输送臂14a从变性处理单元(VOS)15a回退后降下盖体41b，使盖体41b靠紧下部容器41a，进一步启动锁紧机构35，使室30成为密闭状态。在降下盖体41b的过程中，晶片W由爪形部件46交接给贴近支杆44。
加热器45a、45b使台33保持在预定温度。例如，台33保持在100℃，盖体41b保持在110℃。
如果台33和盖体41b保持在预定温度(例如，110℃～120℃)，并且晶片W的温度分布大致恒定时，则最初由处理气体供给装置16向室30内只提供臭氧/氮气混合气体(例如，臭氧含量为9wt％，流量为4L/分)，在室30的内部充满臭氧/氮气混合气体，并且调节至预定正压，例如表压为0.2MPa。
此后，由处理气体供给装置16向室30内部提供在臭氧/氮气混合气体中混合了水蒸气的处理气体(例如，水蒸气量以水换算为16ml/分)。该处理气体使得晶片W上形成的牺牲膜127变性，具有容易溶解在特定药液如HF中这样的性质，抗蚀剂膜128和附着在晶片W上的聚合物残渣(例如蚀刻处理后生成的聚合物残渣)也容易溶解在该药液中。这样，处理气体分别使牺牲膜127、抗蚀剂膜、聚合物残渣变性。调整提供给室30的处理气体供给量和从室30排出的排气量，使得室30内为预定正压。
在晶片W的处理气体完成处理时，停止处理气体的供给，由处理气体供给装置16向室30内部供给氮气，用氮气清洗室30内部。在该清洗处理时，将臭氧/氮气混合气体从排气装置32内部完全排放出来，使得在其后打开室30的时候，臭氧/氮气混合气体从排气装置32倒流而不从室30排出臭氧/氮气混合气体。
在通过氮气气体完成了清洗处理之后，确定室30的内压与外气压相同。这是因为在室30的内部压力大于大气压的状态下打开室30时，有可能损坏室30。在确定室30的内压之后，锁紧机构35解除下部容器41a和盖体41b之间的紧固，盖体41b上升。盖体41b上升时，晶片W保持在爪形部件46上同时盖体41b上升。晶片输送臂14a进入到下部容器41a和盖体41b之间的间隙中，晶片W由爪形部件46交接给晶片输送臂14a。
在膜变性处理单元(VOS)15a～15f中任何一个的变性处理结束的一刻，没有从晶片W上除去牺牲膜127等。在那里进行用于从晶片W上除去牺牲膜127等的溶解除去处理(洗涤处理)(上述步骤10)。但是，变性处理单元(VOS)中水蒸气和臭氧的处理有时使得形成有图案的Low-k膜124受到损伤，在这种受到损伤的状态下进行使用药液的随后溶解除去处理时，有可能产生图案剥离。
在此，该实施方案在该溶解除去处理之前，在甲硅烷基化单元11a、11b中的任何一个中进行上述步骤9的甲硅烷基化处理，使Low-k膜124由损伤复原，在溶解除去处理的时候就不会产生这种图案剥离。
如图11中所示，该损伤部分为末端基团为甲基(Me)且是疏水性的Low-k膜124在水蒸气和臭氧进行变性处理时与水分子反应，通路孔124a侧壁附近的甲基减少，羟基增加而存在损伤这样的状态。虽然在该状态下进行牺牲膜127等的除去处理时，有可能因损伤产生膜剥离，但是在该实施方案中，实施了甲硅烷基化处理，使Low-k膜表面为疏水性，使损伤复原。此时，因为形成了亲水性损伤部分，所以Low-k膜的介电常数增大，但是通过甲硅烷基化处理，可以使介电常数降低。而且，图10F中出于方便明确地表示出在Low-k膜124上形成的损伤部分129，但是损伤部分129和非损伤部分之间的边界也不一定是明确的。
在步骤9的甲硅烷基化处理中，将晶片W输送到甲硅烷基化单元(SCH)11a、11b之一中，装载放置在加热板62上的支杆64上，将甲硅烷基化剂例如以N2气体为载气的DMSDMA蒸气导入到室61中。甲硅烷基化处理的条件可以根据甲硅烷基化剂的种类来选择，例如可以由下述范围中适当设定：气化器63的温度为室温～50℃，甲硅烷基化剂流量为0.6～1.0g/min，N2气体(清洗气体)流量为1～10L/min，处理压力为532～95976Pa(4～720托)，加热板62的温度为室温～200℃等。在使用DMSDMA作为甲硅烷基化剂的情况下，例如可以列举如下处理方法：加热板62的温度为100℃，室61内压力减压至5托(＝666Pa)，然后以N2气体为载气供应DMSDMA蒸气直到室61内压力为55托，一边保持该压力，一边例如保持3分钟。使用DMSDMA的甲硅烷基化反应如下述反应式所示。
Figure C20061016464800181
作为甲硅烷基化剂，不局限于上述DMSDMA，不特别限制地可以使用发生甲硅烷基化反应的物质，优选分子内具有硅氮烷键(Si-N键)的化合物群中具有较小分子结构的物质，例如分子量为260以下的物质，更优选分子量为170以下的物质。具体而言，除了上述DMSDMA、HMDS之外，还可以使用例如TMSDMA(二甲氨基三甲基硅烷)、TMDS(1，1，3，3-四甲基二硅氮烷)、TMSPyrole(1-三甲基甲硅烷基吡咯)、BSTFA(N，O-二(三甲基甲硅烷基)三氟乙酰胺)、BDMADMS(二(二甲氨基)二甲基硅烷)等。下面示出了这些物质的化学式。
Figure C20061016464800182
Figure C20061016464800191
在上述化合物中，作为介电常数的复原效果和漏电流的降低效果高的物质，优选使用TMSDMA和TMDS。此外，从甲硅烷基化后的稳定性的观点出发，优选构成硅氮烷键的Si与三个烷基(例如甲基)键合的结构(例如TMSDMA、HMDS等)。
将完成了这种甲硅烷基化处理的晶片W输送到洗涤处理单元(CNU)12a～12d中的任何一个中，在其中用能够溶解牺牲膜127等的预定药液(例如稀氢氟酸、胺类药液)进行牺牲膜127等的溶解除去处理(上述步骤10，图10H)。这里，虽然牺牲膜127通过变性处理可以溶解于各种药液，但是特别是在氢氟酸等酸性药液的情况下对图案的损伤较大。但是，在酸性药液的情况下上述步骤9的甲硅烷基化处理效果好。
在进行该溶解除去处理时，将晶片W输送到洗涤处理单元(CNU)12a～12d的一个旋转卡盘71上，并且以大致水平姿势吸附保持，从洗涤液供给机构80的洗涤液喷嘴81中将能够溶解牺牲膜127等变性物质的药液供应到晶片W的表面上，从而形成液洼(バドル)，经过预定时间后旋转晶片W，将药液从晶片W的表面上甩掉。进一步地，一边旋转晶片W，一边向晶片W的表面提供药液，从而完全除去牺牲膜127等。也通过在牺牲膜127等的除去中使用的药液溶解除去抗蚀剂膜128和聚合物残渣。在通过药液处理后，一边通过驱动马达72使晶片W旋转，一边向晶片W提供纯水对晶片W进行水洗处理，进一步使晶片W高速旋转进行旋转干燥。也可以一边向晶片W提供干燥气体一边进行晶片W的旋转干燥。
该处理时，在Low-k膜124的表面部分有时会形成如图10H中所示的损伤部分130。该损伤部分130也就是最初为疏水性的Low-k膜124通过步骤10中的溶解除去处理受到损伤成为亲水化的那部分，并且Low-k膜124的介电常数增大，配线形成后，配线之间的寄生容量增大，所以产生信号延迟和沟配线彼此之间的绝缘性降低等电特性方面的问题。而且，虽然此时也出于方便明确示出了Low-k膜124上形成的损伤部分130，但是损伤部分130和非损伤部分之间的边界也不一定是明确的。
在这种情况下，在步骤10中的溶解除去处理之后，再次以与上述步骤9相同的程序进行甲硅烷基化处理(步骤11，图10I)。由此，在变性物质溶解除去的时候可以根据同样的原理使Low-k膜124受到的损伤复原。因而，Low-k膜124的介电常数也可以得到复原，并且可以消除上述电特性方面的问题。
此后，将晶片W向溅射装置106输送，在其中在通路孔124a和沟槽124b的内壁上形成阻挡金属膜和Cu晶种层(就是电镀晶种层)，接着将晶片W输送到电镀装置107中，在其中通过电镀在通路孔124a和沟槽124b中埋入作为配线金属的铜131(步骤12，图10J)。此后，通过对晶片W进行热处理，从而对埋入通路孔124a和沟槽124b中的铜131进行退火处理(退火装置未在图1中示出)，进一步将晶片W向CMP装置109输送，在其中根据CMP法进行平坦化处理(步骤13)。由此制造所需要的半导体装置。
为了如此除去牺牲膜127等，使牺牲膜127等变性为对于预定药液是可溶的，其后在采取使用这种药液溶解除去变性物质这种方法的情况下，因为在变性处理后的Low-k膜上给予的损伤通过甲硅烷基化处理得到复原之后，进行接下来的溶解除去处理，所以消除了在接下来的溶解除去处理中图案容易剥离等不妥。而且，虽然在溶解除去处理之后，Low-k膜124上仍然受到损伤，介电常数上升，但是其后通过甲硅烷基化处理复原，可以大幅度降低介电常数。
接下来，对确认本发明效果的实验进行说明。这里作为Low-k膜124使用例如SiCHO，在根据上述顺序成为图10E的状态之后，在100～200℃、常压～200kPa的条件下通过水蒸气和臭氧的混合气体进行变性处理，使牺牲膜127变性为可溶解于HF的状态。随后，在50～250℃、1.33～26.6kPa这样的条件下进行甲硅烷基化处理，继续使用HF进行牺牲膜127等的溶解除去处理。随后，调查图案的状态，结果没有观察到图案剥离。一方面在与上述相同的条件下进行变性处理之后，没有进行甲硅烷基化处理而是进行同样的溶解除去处理，结果观察到图案剥离等非正常状态的图案。由该结果可知，通过在变性处理和溶解除去处理之间加入甲硅烷基化处理，可以确认图案剥离等图案损伤显著地减少了。
接下来，在与上述例相同的条件下顺次进行变性处理→甲硅烷基化→溶解除去处理之后，进一步在相同条件下进行甲硅烷基化处理。在该处理之后，测定Low-k膜的介电常数(k值)，结果，确认恢复至大致初始值附近。与此相对，在相同的条件下进行变性处理之后，没有进行甲硅烷基化处理而是在相同条件下进行溶解除去处理，也没有进行最后的甲硅烷基化处理，因为Low-k膜没有复原，所以k值显示为高值。在与上述例相同的条件下顺次进行变性处理→甲硅烷基化→溶解除去处理之后，在没有实施最后的甲硅烷基化处理的情况下，与完全没有实施甲硅烷基化处理的情况相比，为较低值，与最后实施了甲硅烷基化处理的情况相比，为较高值。
而且，本发明不局限于上述实施方案，可以有各种变形。例如，在上述实施方案中，虽然通过水蒸气和臭氧的混合气体进行牺牲膜等的变性处理，但是也可以不使用水蒸气而仅使用臭氧进行处理。在通过臭氧进行处理的情况下，虽然反应性比水蒸气+臭氧的情况更低，但是其后通过药液的溶解除去处理，变性的牺牲膜等可以充分溶解。
此外，对通过甲硅烷基化处理可谋求损伤复原的Low-k膜不作特别限定，但是可以使用作为SOD膜的多孔MSQ。其它方面，例如可以以通过CVD形成的一种无机绝缘膜SiOC类膜为对象。这是在现有SiO2膜的Si-O键中引入甲基(-CH3)而混合Si-CH3键的，Black Diamond(Applied Materials社)、Coral(Novellus社)、Aurora(ASM社)等与此相应。SiOC类膜也可以是多孔(多孔质)的。此外，MSQ类绝缘膜也不局限于多孔，也可以是致密材质的。
进一步地，虽然在上述实施方案中示出了将本发明应用于通过双镶嵌法制造包含铜配线的半导体装置的工艺中的示例，但是并不局限于此，只要是担心蚀刻对象膜劣化、存在应该变性的除去物质的处理，本发明就可以适用。

Claims (16)

1、一种基板处理方法，包括：
对基板上形成的被蚀刻膜进行蚀刻处理，从而形成预定图案；
通过提供包含臭氧的处理气体，使完成了所述蚀刻处理后残余的物质变性成为对于酸性药液或碱性药液是可溶的；
接着，对形成有图案的被蚀刻膜的表面进行甲硅烷基化处理；
随后，提供所述酸性药液或碱性药液，溶解除去所述经过变性的物质。
2、根据权利要求1的基板处理方法，其中进一步包括对除去所述经过变性的物质之后的被蚀刻膜表面进行甲硅烷基化处理的工序。
3、根据权利要求1的基板处理方法，其中所述被蚀刻膜包含低介电常数材料。
4、根据权利要求3的基板处理方法，其中所述低介电常数材料具有烷基作为末端基团。
5、根据权利要求1的基板处理方法，其中所述包含臭氧的处理气体包含水蒸气和臭氧。
6、根据权利要求1的基板处理方法，其中使用分子内具有硅氮烷键Si-N的化合物进行所述甲硅烷基化处理。
7、根据权利要求6的基板处理方法，其中所述分子内具有硅氮烷键的化合物为1，1，3，3-四甲基二硅氮烷或二甲基氨基三甲基硅烷。
8、一种基板处理方法，包括：
在基板上形成的被蚀刻膜上形成牺牲膜；
在所述牺牲膜上形成蚀刻掩模，对所述牺牲膜和所述被蚀刻膜进行蚀刻从而形成预定图案；
通过提供包含臭氧的处理气体，使所述牺牲膜和所述蚀刻掩模变性成为对于酸性药液或碱性药液是可溶的；
接着，对形成有所述图案的被蚀刻膜的表面进行甲硅烷基化处理；
随后，提供所述酸性药液或碱性药液，溶解除去所述经过变性的物质。
9、根据权利要求8的基板处理方法，该方法还包括对除去所述经过变性的物质之后的被蚀刻膜表面进行甲硅烷基化处理的工序。
10、根据权利要求8的基板处理方法，其中所述被蚀刻膜包含低介电常数材料。
11、根据权利要求10的基板处理方法，其中所述低介电常数材料具有烷基作为末端基团。
12、根据权利要求8的基板处理方法，其中所述包含臭氧的处理气体包含水蒸气和臭氧。
13、根据权利要求8的基板处理方法，其中使用分子内具有硅氮烷键Si-N的化合物进行所述甲硅烷基化处理。
14、根据权利要求13的基板处理方法，其中所述分子内具有硅氮烷键的化合物为1，1，3，3-四甲基二硅氮烷或二甲基氨基三甲基硅烷。
15、一种基板处理方法，所述基板具有被蚀刻膜，通过蚀刻处理在被蚀刻膜上形成预定图案，并且通过提供包含臭氧的处理气体，使蚀刻处理后残余的物质变性成为对于酸性药液或碱性药液是可溶的，该基板处理方法包括对所述基板的被蚀刻膜表面进行甲硅烷基化处理，随后，提供所述酸性药液或碱性药液，溶解除去所述经过变性的物质。
16、根据权利要求15的基板处理方法，其中所述包含臭氧的处理气体包含水蒸气和臭氧。
CNB2006101646488A 2005-09-29 2006-09-29 基板处理方法 Expired - Fee Related CN100517603C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005285432 2005-09-29
JP2005285432 2005-09-29

Publications (2)

Publication Number Publication Date
CN1953145A CN1953145A (zh) 2007-04-25
CN100517603C true CN100517603C (zh) 2009-07-22

Family

ID=37678444

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101646488A Expired - Fee Related CN100517603C (zh) 2005-09-29 2006-09-29 基板处理方法

Country Status (6)

Country Link
US (1) US7482281B2 (zh)
EP (1) EP1770765B1 (zh)
KR (1) KR101049491B1 (zh)
CN (1) CN100517603C (zh)
SG (1) SG131052A1 (zh)
TW (1) TW200721381A (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5019741B2 (ja) * 2005-11-30 2012-09-05 東京エレクトロン株式会社 半導体装置の製造方法および基板処理システム
KR100723889B1 (ko) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
JP2009065000A (ja) 2007-09-07 2009-03-26 Tokyo Electron Ltd 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
US8282984B2 (en) * 2007-12-03 2012-10-09 Tokyo Electron Limited Processing condition inspection and optimization method of damage recovery process, damage recovering system and storage medium
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
US8753933B2 (en) * 2008-11-19 2014-06-17 Micron Technology, Inc. Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US8999734B2 (en) 2009-03-10 2015-04-07 American Air Liquide, Inc. Cyclic amino compounds for low-k silylation
JP5381388B2 (ja) * 2009-06-23 2014-01-08 東京エレクトロン株式会社 液処理装置
US20110076623A1 (en) * 2009-09-29 2011-03-31 Tokyo Electron Limited Method for reworking silicon-containing arc layers on a substrate
US7981699B2 (en) * 2009-10-22 2011-07-19 Lam Research Corporation Method for tunably repairing low-k dielectric damage
JP5424848B2 (ja) * 2009-12-15 2014-02-26 株式会社東芝 半導体基板の表面処理装置及び方法
JP5782279B2 (ja) 2011-01-20 2015-09-24 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR102030690B1 (ko) 2011-06-23 2019-10-10 다이나믹 마이크로시스템즈 세미컨덕터 이큅먼트 게엠베하 반도체 클리너 시스템들 및 방법들
JP5917861B2 (ja) * 2011-08-30 2016-05-18 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
TWI581331B (zh) 2012-07-13 2017-05-01 應用材料股份有限公司 降低多孔低ｋ膜的介電常數之方法
JP6754257B2 (ja) * 2016-09-26 2020-09-09 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
KR102093152B1 (ko) 2017-10-17 2020-03-25 삼성전기주식회사 엔벨로프 트래킹 전류 바이어스 회로 및 파워 증폭 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05205989A (ja) * 1992-01-28 1993-08-13 Hitachi Ltd リソグラフィ法及び半導体装置の製造方法
US6270948B1 (en) * 1996-08-22 2001-08-07 Kabushiki Kaisha Toshiba Method of forming pattern
JP3403373B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US7061010B2 (en) * 2001-08-09 2006-06-13 Asahi Kasei Kabushiki Kaisha Organic semiconductor element
JP4678665B2 (ja) 2001-11-15 2011-04-27 東京エレクトロン株式会社 基板処理方法および基板処理装置
US7169540B2 (en) * 2002-04-12 2007-01-30 Tokyo Electron Limited Method of treatment of porous dielectric films to reduce damage during cleaning
JP4334844B2 (ja) 2002-06-26 2009-09-30 東京エレクトロン株式会社 デバイス用溝構造体の製造方法
KR100564565B1 (ko) * 2002-11-14 2006-03-28 삼성전자주식회사 실리콘을 함유하는 폴리머 및 이를 포함하는 네가티브형레지스트 조성물과 이들을 이용한 반도체 소자의 패턴형성 방법
JP2004214388A (ja) 2002-12-27 2004-07-29 Tokyo Electron Ltd 基板処理方法
US7709371B2 (en) 2003-01-25 2010-05-04 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
US7179758B2 (en) 2003-09-03 2007-02-20 International Business Machines Corporation Recovery of hydrophobicity of low-k and ultra low-k organosilicate films used as inter metal dielectrics
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法

Also Published As

Publication number Publication date
TWI317160B (zh) 2009-11-11
KR101049491B1 (ko) 2011-07-15
EP1770765A3 (en) 2010-11-10
US20070077768A1 (en) 2007-04-05
TW200721381A (en) 2007-06-01
EP1770765B1 (en) 2013-03-27
CN1953145A (zh) 2007-04-25
US7482281B2 (en) 2009-01-27
KR20070036670A (ko) 2007-04-03
EP1770765A2 (en) 2007-04-04
SG131052A1 (en) 2007-04-26

Similar Documents

Publication Publication Date Title
CN100517603C (zh) 基板处理方法
CN1976003B (zh) 半导体装置的制造方法及基板处理系统
JP5057647B2 (ja) 半導体装置の製造方法および半導体装置の製造装置
CN100508163C (zh) 半导体装置的制造方法
US7541200B1 (en) Treatment of low k films with a silylating agent for damage repair
JP2009010043A (ja) 基板処理方法，基板処理装置，記録媒体
JP2012195613A (ja) 基板処理方法および記憶媒体
JP5247999B2 (ja) 基板処理方法およびコンピュータ読取可能な記憶媒体
US20050274393A1 (en) Wafer clean process
KR100870806B1 (ko) 반도체 디바이스의 제조 방법
CN1981375A (zh) 半导体器件的制造方法
JP4080272B2 (ja) 基板処理方法
JP2002043305A (ja) 成膜装置及び成膜方法
JP2004252054A (ja) 基板処理方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090722

Termination date: 20150929

EXPY Termination of patent right or utility model