WO2004036655A1 - 炭化ケイ素半導体装置及びその製造方法 - Google Patents

炭化ケイ素半導体装置及びその製造方法 Download PDF

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Shinsuke Harada
Tsutomu Yatsuo
Kenji Fukuda
Mitsuo Okamoto
Kazuhiro Adachi
Seiji Suzuki
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National Institute Of Advanced Industrial Science And Technology
Sanyo Electric Co., Ltd.
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Definitions

  • Patent application title Silicon carbide semiconductor device and method for manufacturing the same
  • the present invention relates to a structure of a vertical MOS FET formed on a silicon carbide substrate and a method of manufacturing the same.
  • Silicon carbide (SiC) is superior to silicon (Si) in terms of: 1. wider band gap, 2. higher dielectric breakdown strength, 3. higher electron saturation drift speed, etc. Has physical properties. Therefore, by using silicon carbide (SiC) as a substrate material, a high-voltage, low-resistance power semiconductor element exceeding the limit of silicon (Si) can be manufactured.
  • silicon carbide (SiC) has a characteristic that, like silicon (Si), an insulating layer can be formed by thermal oxidation. For these reasons, it is thought that a vertical MOS FET with high withstand voltage and low on-resistance can be realized using silicon carbide (SiC) as a substrate material, and much research and development has been conducted.
  • FIG. 12 is a schematic cross-sectional view for explaining a unit cell of a typical planar type vertical MOSFET.
  • a low concentration n-type drift layer 2 is deposited on a high concentration n + type substrate 1.
  • a p-type well layer 3 is selectively formed from the surface.
  • a low-concentration n-type base region 4 exists in a region sandwiched by the P-type layer 3.
  • a high-concentration n + -type source region 5 is selectively formed.
  • a gate electrode 7 is provided on a surface of the low-concentration n-type base region 4 and a portion sandwiched by the high-concentration n + -type source region 5 via a gate insulating film 6.
  • a source electrode 9 connected with a low resistance is formed on the surface of the high-concentration n-type source region 5 and a part of the p-type layer 3 via an edge film 8.
  • a drain electrode 10 is formed on the back surface of the high-concentration n + type substrate 1.
  • planar type vertical MOS FET having this structure, when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 7, electrons are induced on the surface of the p-type gate layer 3 and the surface layer of the channel region 11 is formed. Then, an n-type inversion layer is formed. As a result, the high-concentration n + type source region 5 and the low-concentration n-type drift layer 2 enter a conductive state, and a current can flow from the drain electrode 10 to the source electrode 9.
  • the high-concentration n + type source region 5 and the low-concentration n-type drift layer 2 are in an insulating state.
  • the low-concentration n-type base region 4 is pinched off by a depletion layer extending from the junction between the p-type layer 3 and the low-concentration n-type base region 4. Is done.
  • the depletion layer extends in the low-concentration n-type drift layer 2. This maximum applied voltage is limited by the thickness of the low-concentration n-type drift layer 2, and the withstand voltage of the element is determined.
  • FIGS. 13 (a) to (f) and FIGS. 14 (a) and (b) illustrate a method of manufacturing a planar type vertical MOS SFET using silicon (Si) by the double diffusion method.
  • a low concentration n-type drift layer 2 is deposited on the surface of a high concentration n + type substrate 1.
  • a ligating insulating film 6 is formed by an oxidation method.
  • Polycrystalline silicon 7a is deposited on the gate insulating film 6, as shown in FIG. 13 (a).
  • the polycrystalline silicon 7a is patterned by photolithography to form the gate electrode 7 as shown in FIG. 13 (b).
  • FIG. 13 (c) selective p-type impurity ion implantation using the gate electrode 7 as a mask 3a is performed.
  • a p-type well layer 3 is formed by thermal diffusion.
  • p-type impurities such as boron penetrate below the mask due to a large diffusion coefficient.
  • n-type impurity ion implantation 5a such as phosphorus is performed using the same mask.
  • a high concentration n + type source region 5 is formed by thermal diffusion.
  • the n-type impurity such as phosphorus has a smaller diffusion coefficient than the p-type impurity such as boron, and the channel region 11 is formed by the difference in the diffusion length in the lateral direction. Is done.
  • an interlayer insulating film 8 is deposited on the surface by the CVD method, and a window is opened in the interlayer insulating film 8.
  • a source electrode 9 is formed on the surface of each of the high-concentration n + type source region 5 and the P-type metal layer 3 with low resistance contact.
  • the planar type vertical MOSFET having the structure shown in FIG. As shown in the figure, it cannot be manufactured using the double diffusion method.
  • the reason for this is that the diffusion coefficient of the impurity element is extremely small in the silicon carbide substrate (low-concentration n-type drift layer) 2, so that the difference in the lateral diffusion length between the p-type impurity and the n-type impurity causes This is because 1 1 cannot be formed.
  • FIGS. 15 (a) to (f) and FIGS. 16 (a) and (b) show the conventional double ion implantation method.
  • the fabrication method of a typical silicon carbide planar type vertical MOSFET is shown below.
  • a low concentration n-type drift layer 2 is deposited on a silicon carbide substrate (high concentration n + type substrate) 1.
  • a mask 12 is provided on the surface of the low-concentration n-type drift layer 2.
  • the p-type impurity ions 3a are selectively implanted into the low-concentration n-type drift layer 2 through the mask 12 provided on the surface thereof. At this time, when the acceleration voltage for the implantation increases, the P-type impurity ions 3 a are implanted up to the deep low-concentration n-type drift layer 2. Next, as shown in FIG. 15 (c), the low-concentration n-type drift layer 2 is provided with masks 13 having different sizes. The n-type impurity ions 5 a are selectively implanted through the mask 13.
  • the acceleration voltage at this time is set such that the range of the n-type impurity ions 5a is smaller than the range of the p-type impurity ions 3a.
  • the implanted ion region is activated by heat treatment, and the high-concentration n + -type source region 5 and the p-type ⁇ : The L layer 3 is formed.
  • the diffusion of the implanted ions due to the heat treatment is so small that the profile of the implanted ions forms each layer almost directly.
  • a gate insulating film 6 is formed on the surface by thermal oxidation.
  • polycrystalline silicon or metal 7a is deposited on the gate insulating film 6.
  • the polycrystalline silicon or metal 7a is subjected to pattern processing by photolithography, as shown in FIG. 15 (f), to form a gate electrode 7.
  • an interlayer insulating film 8 is deposited on the surface of the gate electrode 7 by a CVD method.
  • a window is opened in the interlayer insulating film 8, and a low resistance connection is made to the surface of the high-concentration n + -type source region 5 and the surface of the low-concentration p-type p-type layer 3.
  • a source electrode 9 is formed.
  • the channel region 11 is formed by ion implantation, a large number of crystal defects induced by ion implantation are included.
  • the ion-implanted p-type impurity element is not sufficiently electrically activated even when subjected to a heat treatment at a high temperature of 1600 ° C or more. Therefore, in order to obtain a sufficient impurity concentration, it is necessary to increase the implantation amount, which increases the amount of defects generated.
  • the vertical mobility MOSFET of silicon carbide planar type fabricated by the double ion implantation method has an extremely small channel mobility of 1 cm 2 Vs or less, and the on-resistance is much higher than the theoretical value. I have a problem.
  • FIG. 17 is a schematic cross-sectional view for explaining the structure of a unit cell proposed as a gay carbide planar type vertical MOSFET.
  • a low-concentration n-type drift layer 2 is deposited on a high-concentration n + -type substrate 1, A p + type layer 31 has been deposited.
  • a low concentration p-type layer 32 is similarly selectively deposited thereon. Then, the low-concentration n-type base region 4 reaching the low-concentration n-type drift layer 2 through the high-concentration p + -type layer 31 and the low-concentration p-type layer 32 by n-type impurity ion implantation is selected. Is formed. In the surface portion of the low-concentration p-type layer 32, a high-concentration n ′′ 1 ′′ type source region 5 is selectively formed.
  • a region in which the low-concentration ⁇ -type impurity ions penetrate the high-concentration ⁇ -type layer 31 and the low-concentration ⁇ -type layer 32 and are not implanted becomes the ⁇ -type well layer 3.
  • the channel region 11 is formed in a deposited film where ions are not implanted, a feature is that high mobility of conduction electrons can be obtained.
  • this The reason why the low-concentration p-type layer 32 has a relatively low concentration is to obtain a high channel mobility.
  • the acceleration voltage of the n-type impurity ion implantation for forming the low-concentration n-type base region 4 becomes extremely high energy of MeV, and it becomes difficult to manufacture the device using a general apparatus. Therefore, in this structure, in order to prevent punch-through between the high-concentration n + -type source region 5 and the low-concentration n-type drift layer 2 and to increase the breakdown voltage, the p-type layer 31 has a relatively high concentration. It seems to be thin and thin.
  • the reference cited above for the proposed structure does not include a detailed description of the fabrication procedure.
  • the anticipated fabrication method is to first deposit a high-concentration P + -type layer 31 on the low-concentration n-type drift layer 2 and then deposit a low-concentration p-type layer 32 thereon. After that, selective n-type impurity ion implantation and heat treatment using a mask are performed, and the polarity of the p-type layer is inverted to n-type, so that the low-concentration n-type base sandwiched between the p-type Region 4 is formed.
  • the channel region 11 is formed of a low-concentration p-type deposited film, high channel mobility and low on-resistance can be expected.
  • increasing the breakdown voltage is difficult for the following reasons. That is, the portion 24 of the low-concentration n-type base region 4 that contacts the low-concentration n-type drift layer is a region formed by implanting n-type impurity ions into the high-concentration p-type deposition film.
  • the heavily doped P-type layer is Since it is technically impossible to invert to the n-type layer, the impurity concentration of the low-concentration n-type base region 4 must be higher than that of the high-concentration P + -type layer 31. Absent. As a result, the withstand voltage of the pn junction formed by the low-concentration n-type base region 4 and the high-concentration P + -type layer 31 formed by ion implantation is extremely low.
  • the low-concentration n-type base region 4 sandwiched between the high-concentration P + -type layers 31 is extended by the reverse bias applied to the pn junctions on both sides.
  • the pinch must be completely pinched off by the depletion layer. If the withstand voltage of this pn junction is low, the blocking capability is lost at the low voltage before pinch-off.
  • this structure is not suitable for obtaining a high-withstand-voltage, vertical, silicon carbide, planar type MOSFET.
  • the channel region contains many crystal defects due to ion implantation, so that the channel mobility is small and the on-resistance does not decrease.
  • the method of forming the channel region with a low-concentration p-type deposited film is expected to be effective in reducing the on-resistance because the channel mobility is improved.
  • the structure of the vertical silicon carbide MOSFET proposed to date has a structure in which the entire surface of the n-type drift layer is covered with a high-concentration p-type deposited film.
  • high-concentration n-type impurity ion implantation is required.
  • the concentration of the low-concentration n-type base region is increased, and there is a problem that high voltage blocking capability cannot be maintained.
  • An object of the present invention is to realize a low-resistance, high-withstand-voltage, vertical-grained silicon carbide vertical MOSFET in order to solve these problems.
  • Gate region formed by p-type deposited film hereinafter referred to as a gate region instead of a channel region for the following reasons in the present specification. That is, in a MOSFET, a gate signal causes a surface of a semiconductor layer to be formed. Since the channel region formed in the semiconductor layer is an extremely thin layer having a thickness of 0.01 / m or less, the semiconductor layer in which the channel region is formed is a portion much larger than the channel region.
  • gate region which has a broader meaning than the “channel region” in terms of function, in order to characterize the concentration, structure, etc.
  • Another object of the present invention is to provide a method for manufacturing a high-breakdown-voltage gay carbide semiconductor device having a gate region formed of a low-concentration P-type deposited film.
  • the present invention provides a high-withstand voltage gay carbide vertical MOSFET having a gate region formed of a low-concentration p-type deposited film, a carbonized cage having a structure of a gate insulating film and a gate electrode for reducing on-resistance. It is an object of the present invention to provide a semiconductor device.
  • the present invention provides a high-breakdown-voltage gay carbide vertical MOSFET having a gate region formed of a low-concentration p-type deposited film, wherein the silicon carbide semiconductor device provides a plane orientation of a substrate for reducing on-resistance.
  • the purpose is to provide. Disclosure of the invention
  • the silicon carbide semiconductor device of the present invention comprises: a first conductive type high-concentration silicon carbide substrate formed on a surface of a first-conductivity-type high-concentration silicon carbide substrate; A second conductivity type high-concentration gate region having a first region selectively cut away on the second deposition film; and a second deposition film selectively on the second deposition film.
  • a third deposited film including a second region having a wider width than the region, a first conductive type high-concentration source region, and a second conductive type low-concentration gate region; and A first conductivity type low-concentration base region formed in the first region and the second region; a gate insulating film formed on at least a surface of the third deposited film; and a gate insulating film.
  • a drain electrode connected to the back surface of the first conductive type silicon carbide substrate with a low resistance; a high-concentration source region of the first conductive type and a low conductive type of the second conductive type; A source electrode connected to a part of the concentration gate region with low resistance.
  • the thickness of the third deposited film is in a range of 0.2 im to 0.7 jUm, and is selectively formed in the third deposited film.
  • in the low-concentration gate region of the second conductivity type has an impurity concentration of the portion contacting the gate insulating film, at 1 X 1 0 15 c m_ 3 by re-enriched, low density from 5 X 1 0 15 cm- 3 Including.
  • a concave portion is provided on at least a part of a top surface of the first conductivity type low-concentration base region, which is in contact with the gate insulating film.
  • the impurity concentration of the first conductive type low-concentration base region may be lower than the impurity concentration of the second conductive type high-concentration gate region.
  • the impurity concentration of a portion in contact with the gate insulating film is 2 ⁇ 1 0 16 cm—including 3 cm or less.
  • the impurity concentration of the first conductivity type low-concentration base region selectively formed in the third deposition film is the same as the second conductivity type high-concentration gate region. in a portion which is in contact, comprises at 4 X 1 0 16 cm one 3 below.
  • the high-concentration gate of the second conductivity type may be used.
  • the first region includes a second deposited film made of gay carbide formed on the first deposited film.
  • the gate insulating film formed on the third deposited film is a low-concentration base of the first conductivity type selectively formed in at least the third deposited film. Including having a portion that is thicker than the other portion on the region.
  • the gate electrode is removed on the surface of the low concentration base region of the first conductivity type selectively formed in the third deposited film.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate is a plane parallel to a (11-20) plane.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate is a plane parallel to a (000-1) plane.
  • a portion of the second conductivity type low-concentration gate region that is in contact with the gate insulating film includes a buried channel region of the first conductivity type.
  • the present invention provides a carbonized semiconductor device according to the present invention, comprising: a lower deposited film made of a first-conductivity-type low-concentration gay carbide formed on a surface of a first-conductivity-type high-concentration silicon carbide substrate; A second-conductivity-type high-concentration gate region selectively formed in the lower deposition film so as to have a first region in which conduction-type low-concentration silicon carbide is left; and A low-concentration base region of the first conductivity type selectively comprising a second region wider than the first region; a high-concentration source region of the first conductivity type; and a low-concentration source region of the second conductivity type.
  • An upper deposited film comprising a concentration gate region, at least a gate insulating film formed on a surface of the upper deposited film, a gate electrode formed via the gate insulating film, A drain electrode connected to the back surface of the 1-conductivity-type silicon carbide substrate with a low resistance; High-concentration source region Contact And a source electrode connected to a part of the low-concentration gate region of the second conductivity type with low resistance.
  • the thickness of the upper deposited film is in the range of 0.2 / im to 0.2, and the second conductive film selectively formed in the upper deposited film.
  • the impurity concentration of the portion in contact with the gate insulating film at a higher concentration than 1 X 1 0 1 5 cm- 3 , a lower concentration than 5 X 1 0 1 5 cm- 3 Including.
  • the impurity concentration of the low concentration base region of the first conductivity type may be lower than the impurity concentration of the high concentration gate region of the second conductivity type.
  • the impurity concentration of a portion in contact with the gate insulating film is 2 ⁇ 10 16 cm—including 3 or less.
  • the upper deposited film includes silicon carbide.
  • the gate insulating film formed on the upper deposited film is formed on at least a first conductivity type low-concentration base region selectively formed in the upper deposited film. , Including having a portion that is thicker than other portions.
  • the gate electrode is removed on the surface of the first conductivity type low concentration base region selectively formed in the upper deposited film.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate may be a plane parallel to a (11-20) plane.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate may be a plane parallel to a (000-1) plane.
  • a portion in contact with the gate insulating film in the second conductivity type low-concentration gate region includes a buried channel region of the first conductivity type.
  • the first deposited film made of the first conductive type low-concentration gay carbide is formed on the surface of the first conductive high-concentration gay carbide substrate.
  • the method of manufacturing a silicon carbide semiconductor device includes the step of Forming a lower deposited film made of a first conductive type low-concentration silicon carbide on the surface of the high-concentration silicon carbide substrate; and forming a second conductive type impurity region in the lower deposited film.
  • Forming an upper deposited film to be a low-concentration gate region of the second conductivity type on the lower deposited film on which the impurity region of the second conductivity type is formed Forming a high-concentration source region; forming a first conductivity type low-concentration base region in contact with the lower deposition film in the upper deposition film; and forming a gate on at least a surface of the upper deposition film.
  • the lower deposition film made of the low-concentration silicon carbide is formed by implanting high-concentration second-conductivity-type impurity ions, and the upper deposition film is formed thereon. And a step of selectively performing first conductivity type impurity ion implantation in order to form the first conductivity type low concentration base region in the upper deposition film.
  • the present invention provides a low-concentration p-type deposited film formed in a low-concentration p-type deposited film and having a low-concentration channel region.
  • a high-concentration p + -type deposited film interposed therebetween; a first region cut out in the high-concentration P + -type deposited film; and a relatively low-concentration n-type base in the first region. It is characterized in that the region has a structure in direct contact with a part of the n-type drift layer.
  • the width of the second region provided in the low-concentration p-type deposited film is wider than that of the first region provided in the high-concentration P " 1 " -type deposited film.
  • the resistance component from that part is small, and the on-resistance is reduced.
  • the interface state density between the gate insulating film and the gate region is determined. Therefore, the on-resistance can be reduced without increasing the resistance in the vicinity of the interface.
  • FIG. 1 is a schematic cross-sectional view for explaining a unit cell of a gay silicon carbide vertical MO SFET according to a first embodiment of the present invention.
  • 2 (a) to 2 (f) are schematic cross-sectional views for describing a manufacturing process of the vertical type MOS FET of FIG. 1.
  • FIGS. 3 (a) to 3 (d) are schematic cross-sectional views for explaining a manufacturing process of the vertical type MOS PTFE of FIG. 1.
  • FIG. 4 is a schematic cross-sectional view for explaining a unit cell of a vertical MOSFET according to a second embodiment of the present invention.
  • FIGS. 5 (a) to 5 (f) are schematic cross-sectional views for explaining a manufacturing process of the vertical MOSFET of FIG. 4 of the present invention.
  • FIGS. 6 (a) to 6 (d) are schematic cross-sectional views for explaining a manufacturing process of the vertical MOSFET of FIG. 4 of the present invention.
  • FIG. 7 is a schematic cross-sectional view for explaining a vertical MOSFET FET according to a third embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MOS FET according to a fourth embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MOSFET according to a fifth embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view for illustrating a gay silicon carbide vertical MO SFET according to a sixth embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MO SFET according to a seventh embodiment of the present invention.
  • FIG. 12 is a schematic cross-sectional view for explaining a unit cell of a typical planar type vertical MOS FET.
  • FIGS. 13 (a) to 13 (f) are diagrams for explaining a method of manufacturing a planar type vertical MOS FET using silicon (S i) by the double diffusion method.
  • FIGS. 14 (a) and (b) are views for explaining a method of manufacturing a planar type vertical MOS FET using silicon (S i) by the double diffusion method.
  • FIGS. 15 (a) to 15 (f) show a typical method of fabricating a typical silicon carbide planar type vertical MOS FET using a conventional double ion implantation method.
  • FIGS. 16 (a) and (b) show a typical method of manufacturing a vertical MOSFET of a typical silicon carbide planar type using a conventional double ion implantation method.
  • FIG. 17 is a schematic cross-sectional view for explaining the structure of a unit cell proposed as a gay carbide planar type vertical MOS FET. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic cross-sectional view for explaining a unit cell of a vertical MOS FET of the first embodiment according to the present invention.
  • Figure 1 For example, on the surface of a high-concentration n + type substrate 1 having a (001) plane with a thickness of 300 doped with 1 ⁇ 10 18 cm— 3 of nitrogen, for example, 5 ⁇ 10 A low-concentration n-type drift layer 2 with a thickness of 10 ⁇ m doped with 15 cm- 3 of nitrogen is deposited.
  • a high-concentration p + -type layer 31 having a thickness of 0.5 m and doped with 2 ⁇ 10 18 cm ⁇ 3 of aluminum is deposited. I have. Further, on the high-concentration p + -type layer 3 1 is, for example, 5 X 1 0 15 c m_ 3 of aluminum low concentration p-type layer of doped thickness 0. 5 / m 3 2 is deposited I have. On the surface of the low-concentration p-type layer 32, for example, a high-concentration n + type source region 5 selectively doped with about 1 ⁇ 10 2 O cm ⁇ 3 of phosphorus is formed. The high-concentration P + type layer 31 is provided with a first region formed of a notch portion having a width of 2 m, which is selectively formed. A second region wider than the notch is formed.
  • first and second regions for example, in contact with 1 X 1 0 16 c m_ low concentration n-type base region 4 nitrogen is doped in 3 directly to the low-concentration n-type drill off Bok layer 2 Is provided.
  • the wide second region in the low-concentration p-type layer 32 has a small resistance component and can reduce the on-resistance of the silicon carbide semiconductor device.
  • a low-concentration gate region 11 is formed on the surface layer of the low-concentration p-type layer 3.
  • a gate electrode 7 is provided on the low-concentration gate region 11 and on the surface of the low-concentration n-type base region 4 via a gate insulating film 6.
  • a source electrode 9 having low resistance is formed on each surface of the high-concentration n + -type source region 5 and the p-type metal layer 3 via an interlayer insulating film 8.
  • a drain electrode 10 is formed by low-resistance connection.
  • the low-concentration n-type base region 4 can be provided with a concave portion 41 as shown in FIG.
  • the P-type layer 3 and the source electrode 9 are connected to each other with a low resistance, so that a high-concentration p-type layer 31 is formed on the surface of the p-type layer 3 or that the low-concentration p-type layer 32 is etched off.
  • the source electrode 9 may be directly connected to the exposed surface of the high-concentration p + -type layer 31.
  • the operation of the above-mentioned gay silicon carbide vertical MOS FET is basically the same as that of the gay silicon carbide planar type vertical MOS FET shown in FIG. 14 shown as a conventional example. That is, when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 7, electrons are induced on the surface of the p-type well layer 3 to form the channel region 11. As a result, the high-concentration n ⁇ -type source region 5 and the low-concentration ⁇ -type drift layer 2 become conductive, and current can flow from the drain electrode 10 to the source electrode 9.
  • the difference from the silicon carbide planar type vertical MOSFET shown in Fig. 14 shown as a conventional example is that the entire surface of the low-concentration n-type drift layer 2 is covered with the high-concentration P + layer 31.
  • the low-concentration p-type layer 32 instead of depositing the low-concentration p-type layer 32 thereon, a part of the low-concentration n-type drift layer 2 is exposed on the surface, and the concentration is 5 ⁇ 10 15 cm ⁇ 3 .
  • a p-type deposited film is provided directly in contact with the low-concentration n-type drift layer 2.
  • the n-type impurity The portion 24 of the source region 4 in contact with the n-type drift layer 2 was reduced in concentration.
  • the width of a portion 24 where the low-concentration n-type base region 4 and the low-concentration n-type drift layer 2 are in contact is 2 t / m.
  • the concentration of the low-concentration n-type base region 4 is 4 t / m.
  • X 10 16 cm— 3 gives a pinch-off voltage of 30 V.
  • the low-concentration gate region 11 is formed of a low-concentration p-type deposited film of 2 ⁇ 10 16 cm— 3. As a result, a high channel mobility of several 10 cm2ZVs was obtained, and the on-resistance was reduced.
  • FIGS. 2 (a) to (f) and FIGS. 3 (a) to (d) are schematic cross-sectional views for explaining a manufacturing process of the vertical MOSFET of the first embodiment.
  • a low-concentration n-type drift layer 2 is deposited on the surface of the high-concentration n + type substrate 1.
  • a high-concentration p + -type layer 31 is deposited on the low-concentration n-type drift layer 2.
  • the low-concentration n-type drift layer 2 has, for example, a nitrogen doping concentration of 5 ⁇ 10 15 cm ⁇ 3 and a thickness of 10 ⁇ m.
  • the high-concentration p + -type layer 31 had an aluminum doping concentration of 2 ⁇ 10 18 cm ⁇ 3 and a thickness of 0.5 ⁇ m.
  • a trench structure reaching the low-concentration n-type drift layer 2 from the surface is formed by dry etching using the resist as a mask.
  • a mixed gas of sulfur hexafluoride (SF6) and oxygen (02) was used.
  • SF6 sulfur hexafluoride
  • oxygen (02) was used to the surface, for example, 5 1 0 15 cm one third low concentration p-type layer on which aluminum is doped 3 2 0.5 m thickness.
  • a mask 13 was formed on the surface of the low-concentration p-type layer 32 in order to form a high-concentration n + type source region 5, as shown in FIG. 2 (d).
  • the n-type impurity ions 5 a are implanted into the low-concentration P-type layer 32 through the mask 13.
  • the mask 13 was formed by patterning a 1 m-thick SiO 2 film deposited on the surface by a low-pressure CVD method by photolithography.
  • the n-type impurity ion implantation 5a was carried out, for example, at a substrate temperature of 500 ° C. and an acceleration energy of 40 keV to 250 keV in multiple stages with an implantation amount of 2 ⁇ 10 20 cm ⁇ 3 .
  • n-type impurity using a mask 1 4 Matter ion 4a was injected.
  • the mask 14 was formed by patterning a 1.5 m-thick SiO2 film deposited on the surface of the low-concentration p-type layer 32 by a low-pressure CVD method by photolithography.
  • the n-type impurity ions 4a were implanted with nitrogen ions at room temperature and in multiple stages with an acceleration energy of 40 keV to 400 keV at a dose of 2 ⁇ 10 16 cm ⁇ 3 .
  • activation annealing is performed at 1500 ° C.
  • the p-type metal layer 3, the low-concentration n-type base region 4, and the high-concentration n + type source region 5 are formed at 1200 ° C.
  • a gate insulating film 6 having a thickness of 40 nm was formed on the gate insulating film 6, a polycrystalline silicon 7a was deposited at a thickness of 0.3 / m by a low pressure CVD method.
  • the polycrystalline silicon 7a was patterned by photolithography to form a gate electrode 7.
  • an interlayer insulating film 8 having a thickness of 0.5 jt / m was deposited on the surface of the gate electrode 7 by a reduced pressure CVD method.
  • a window was opened in the interlayer insulating film 8, and a source electrode 9 common to the high-concentration n + type source region 5 and the p-type layer 3 was connected with low resistance. .
  • the structure and the manufacturing process of the vertical type MOS SFET on the (000 1) plane substrate have been described, but the (11 1-20) plane or the (000-1) plane substrate may be used. Can be similarly applied.
  • a vertical MO SFET fabricated on a (1 1-20) plane or (000-1) plane substrate has lower on-resistance because its channel mobility is higher than on a (000 1) plane substrate. Obtained.
  • FIG. 4 is a schematic cross-sectional view for explaining a unit cell of a gay silicon carbide vertical MOS FET according to a second embodiment of the present invention.
  • a low concentration n-type drift layer 2 of 1 Oim is deposited.
  • the low-concentration n-type drift layer 2 is formed with a high-concentration p + -type layer 31 doped with 2 ⁇ 10 18 cm ⁇ 3 aluminum over a depth of 0.5 m from the surface thereof, Furthermore, 5 1 0 15 cm- 3 Al Miniumu low concentration p-type layer 3 2 of the thickness of 0. 5 im doped is sedimentary on its surface.
  • a high-concentration n + -type source region 5 doped with approximately 1 ⁇ 10 2 O C m ⁇ 3 of phosphorus is formed on the surface of the low-concentration P-type layer 32.
  • the high-concentration P + -type layer 31 is selectively provided with a cutout portion into which p ions are not implanted.
  • a low-concentration n-type base region 4 doped with 1 XI 0 16 cm ⁇ 3 of nitrogen is provided in the notched portion so as to directly contact the low-concentration n-type drift layer 2.
  • a low-concentration gate region 11 is formed in a surface layer of the P-type metal layer 3 which is an intermediate portion between the low-concentration n-type base region 4 and the high-concentration n + -type source region 5.
  • a gate electrode 7 is provided via a gate insulating film 6.
  • a source electrode 9 connected to each of the high-concentration n + -type source region 5 and the p-type metal layer 3 with a low resistance is formed via an interlayer insulating film 8. I have.
  • a drain electrode 10 is formed with a low-resistance connection.
  • the difference between the silicon carbide vertical MOSFET and the embodiment 1 shown in FIG. 1 is that the high concentration p + type layer 31 is not deposited on the surface of the low concentration n type drift layer 2, but It is formed in the low-concentration n-type drift layer 2. That is, the portion 24 in the low-concentration n-type base region 4 that is in contact with the low-concentration n-type drift layer 2 is located in the same plane as the upper end of the high-concentration p + -type layer 31, and The area between 3 1 is the low concentration n-type drift Present in Layer 2.
  • the concentration of the region sandwiched between the high-concentration p + -type layers 31 is lower than that of the structure of the first embodiment, and an element having a higher withstand voltage than that of the first embodiment can be realized.
  • Example 2 as in Example 1 in FIG. 1, the width of the low-concentration n-type base region 4 provided in the low-concentration p-type layer 32 is wider than that of the high-concentration p + -type layer 31. The resistance component from that part is small, and the on-resistance is reduced.
  • FIGS. 5 (a) to (f) and FIGS. 6 (a) to (d) are schematic cross-sectional views for explaining the manufacturing steps of the vertical MOSFET of the second embodiment of the present invention. is there.
  • FIG. 5 (a) first, on the high-concentration n + -type substrate 1, a low-concentration n-type drift layer 2 doped with 5 ⁇ 10 15 cm ⁇ 3 of nitrogen has a 10 ⁇ m Deposited in thickness.
  • a mask 15 is formed on the low-concentration n-type drift layer 2 in order to form a high-concentration p + -type layer 31.
  • the p-type impurity ions 3 a are implanted into the low-concentration n-type drift layer 2 using the mask 15.
  • the mask 15 is deposited on the surface of the low-concentration n-type drift layer 2 by a reduced-pressure CVD method, and is formed by patterning a 1 m-thick SiO 2 film by photolithography.
  • the P-type impurity ions 3a are implanted with aluminum ions at a substrate temperature of 500 ° C., an acceleration energy of 40 keV to 250 keV, and a dose of 2 ⁇ 10 18 cm ⁇ 3 .
  • n-type impurity ions are added to the low-concentration p-type layer 32 using a mask 13. Perform an injection of 5a.
  • n-type impurity ions 5a phosphorus ions are implanted at a substrate temperature of 500 ° C., an acceleration energy of 40 keV to 250 keV, and an implantation amount of 2 ⁇ 10 20 cm ⁇ 3 .
  • a mask 14 for forming the low-concentration n-type base region 4 is formed. As shown in FIG.
  • the n-type impurity ions 4a are implanted into the low-concentration P- type layer 32 through the mask 14.
  • the n-type impurity ions 4a are implanted with nitrogen ions at room temperature at an acceleration energy of 40 keV to 250 keV and a dose of 1 ⁇ 10 16 cm ⁇ 3 .
  • activation annealing is performed at 1500 ° C. for 30 minutes in an argon atmosphere. By the activation annealing, a p-type well layer 3, a low-concentration n-type base region 4, and a high-concentration n + type source region 5 are formed.
  • FIG. 5 (f) activation annealing is performed at 1500 ° C. for 30 minutes in an argon atmosphere.
  • the respective layers are thermally oxidized at 1200 ° C. for 140 minutes to form a gate insulating film 6 having a thickness of 40 nm.
  • Polycrystalline silicon 7a is deposited on the gate insulating film 6 by a low-pressure CVD method to 0.3 ⁇ m.
  • the polycrystalline silicon 7a is patterned by photolithography to form a gate electrode 7. Further, as shown in FIG. 6 (c), 0.5 j (im interlayer insulating film 8) is deposited on the gate electrode 7 by a low pressure CVD method. As shown in FIG. 7, a window is opened in the interlayer insulating film 8, and a common source electrode 9 is formed in the high-concentration n + type source region 5 and the p-type well layer 3.
  • Example 2 ( Although the structure and manufacturing process of the vertical MOSFET with 000 1) plane substrate on a substrate were described, it can be applied to the (111-20) plane or the (000-1) plane substrate as in Example 1. The effect is the same.
  • FIG. 7 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MOS FET according to a third embodiment of the present invention.
  • the third embodiment has the same basic structure as the first embodiment, except for the gate structure.
  • the difference from Example 1 is that the gate insulating film 6 on the surface of the low-concentration n-type base region 4 has a portion of about 400 nm, which is thicker than the gate insulating film 6 in other regions. is there. Structure of the gate insulating film 6 Can be applied to the structure of the second embodiment, and the effect is the same.
  • FIG. 8 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MOSFET according to a fourth embodiment of the present invention.
  • the fourth embodiment has the same basic structure as FIG. 1 shown in the first embodiment, except for the gate structure.
  • the difference from Example 1 is that the gate electrode 7 is removed on the surface of the low-concentration n-type base region 4, and the interlayer insulating film 8 is directly deposited on the gate insulating film 6. is there.
  • the gate structure can be applied to the structure of the second embodiment, and the effect is the same.
  • FIG. 9 is a schematic cross-sectional view for explaining a gay carbide vertical MOSFET according to a fifth embodiment of the present invention.
  • the fifth embodiment differs from the first embodiment shown in FIG. 1 in that there is no concave portion 41 and that a buried channel region 91 made of a low-concentration n-type impurity is provided.
  • the operation of the fifth embodiment was almost the same as that of the first embodiment in FIG. Further, the fifth embodiment can be applied together with the first to fourth embodiments.
  • FIG. 10 is a schematic cross-sectional view for explaining a gay silicon carbide vertical MOSFET according to a sixth embodiment of the present invention.
  • the sixth embodiment differs from the first to fifth embodiments in that an insulating film 8 ′ is provided instead of the interlayer insulating film 8 and that the shape of the source electrode 9 ′ is different. The signs for them are the same. That is, the source electrode 9 ′ of the vertical silicon carbide MOSFET in the sixth embodiment is not provided above the gate electrode 7. Therefore, the gate electrode 7 is covered with the insulating film 8 ′ without the intermediary of the interlayer insulating film 8.
  • the structure in the sixth embodiment has an effect of preventing occurrence of an electrical short circuit between the gate electrode 7 and the source electrode 9 '.
  • FIG. 11 is a schematic cross-sectional view for explaining a gay carbide vertical MOSFET according to a seventh embodiment of the present invention.
  • the seventh embodiment is shown in FIG.
  • An interlayer insulating film 8 and a source electrode 9 in the second embodiment are the same as those in the sixth embodiment.
  • the concentration of the low-concentration n-type base region is lower than that of the high-concentration p + -type channel region is that the drain voltage for pinching off the low-concentration n-type base region is suppressed low and the breakdown voltage is increased. is there.
  • the width of the depletion layer extending from the interface between the low-concentration n-type base region and the high-concentration p + -type channel region into the low-concentration n-type base region is increased.
  • the notch the cutout region
  • the concentration of the low-concentration n-type base region is reduced by the high-concentration p + -type It can be lower than the channel area.
  • the Example of this invention was described in detail, this invention is not limited to the said Example.
  • Various design changes can be made without departing from the present invention described in the claims.
  • the description has been given with reference to the schematic cross-sectional view of the strip type silicon carbide semiconductor device.
  • the mesh type silicon carbide semiconductor device may be a hexagonal type, a round type, or a modified type thereof.
  • the shape can be changed without departing from the spirit of the present invention.
  • the shape of the cutout region, the cutout portion, the concave portion, and the like can be arbitrarily changed to such an extent that the operation of the present invention is not changed.
  • ADVANTAGE OF THE INVENTION it is possible to increase the breakdown voltage of a vertical type MOSFET having a low-concentration gate region formed in a low-concentration p-type deposited film, and to achieve a low on-resistance and a high withstand voltage. This makes it possible to manufacture silicon carbide vertical MOSFETs.
  • the impurity concentration of the first conductivity type in the low concentration base region of the first conductivity type is made lower than the impurity concentration of the second conductivity type in the high concentration gate layer of the second conductivity type. Therefore, it is possible to increase the breakdown voltage of the vertical silicon carbide MOSFET.
  • the gay carbonization is achieved.
  • the on-resistance of the vertical MOSFET can be reduced.
  • the portion in contact with the second-conductivity-type high-concentration gate region in the first-conductivity-type low-concentration base region selectively formed in the second deposition film.
  • the gate region is formed by forming the high-concentration gate region of the second conductivity type as the third deposition film made of high-concentration silicon carbide of the second conductivity type formed on the first deposition film.
  • the impurity concentration of both the portion in contact with the high-concentration gate region of the second conductivity type in the low-concentration base region of the first conductivity type can be reduced.
  • the gate region and the second conductivity type of the low concentration base region in the first conductivity type are formed. It is possible to reduce the impurity concentration in both the portion in contact with the high concentration gate layer.
  • the gate insulating film formed on the second deposited film is formed on at least the first conductivity type low-concentration base region selectively formed in the second deposited film.
  • At least a portion where the gate electrode is removed is provided on the surface of the low-concentration base region of the first conductivity type selectively formed in the second deposited film, so that the gate insulation is provided.
  • the on-resistance can be reduced without increasing the resistance near the interface between the film and the low-concentration base region of the first conductivity type.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate is a plane parallel to the (111-200) plane or the (0000-1) plane.
  • the interface state density between the gate insulating film and the channel region is reduced, and the on-resistance can be reduced.
  • a low-concentration gate region and a low-concentration first conductivity type low-concentration base region can be formed. Can be easier.
  • the lower limit of the thickness of the second deposited film depends on the quality limit of the epitaxial layer, that is, when the thickness of the deposited film is 0.2 Wm or less. Has poor film crystal quality and low electron mobility.
  • the upper limit of the film thickness is limited by the difficulty of the manufacturing process. That is, as shown in FIGS. 2 (e) and (f) and FIGS. 5 (e) and (f), the formation of the second region of the first conductivity type is It is formed by implanting dopant ions of the first conductivity type from the surface of the deposited film (this is called repetition). If the film thickness exceeds a maximum of 0.7 m, extremely high energy special ion implantation is performed. Is required, making production difficult.
  • the upper limit of the impurity concentration in the upper deposited film (5 ⁇ 10 15 cm ⁇ 3 ) is that the inversion channel mobility increases in inverse proportion to the concentration. It must be 16 cm— 3 or less, but more preferably 5 ⁇ 10 15 cm— 3 or less.
  • the lower limit of concentration is limited by the controllable limit of the production process, 1 X 1 0 15 c m_ 3 following density control is extremely difficult.
  • the concentration of the second region can be reduced, thereby easily increasing the pinch effect and increasing the breakdown voltage of the element.

Abstract

第1伝導型の高濃度炭化ケイ素基板(1)表面上に形成されている第1伝導型の低濃度炭化ケイ素からなる第1の堆積膜(2)が形成されている。前記第1の堆積膜(2)上に選択的に切り欠かれている第1の領域を有する第2伝導型の高濃度ゲート領域からなる第2の堆積膜(31)と、前記第2の堆積膜(31)上に選択的に切り欠かれている前記第1の領域より幅が広い第2の領域と前記第1伝導型の高濃度ソース領域(5)と第2伝導型の低濃度ゲート領域(11)からなる第3の堆積膜(32)とが形成されている。そして、第1伝導型の低濃度ベース領域(4)は、前記第1の堆積膜(2)に接し、前記第1の領域および第2の領域に形成されている。その結果、低いオン抵抗、且つ高耐圧の炭化ケイ素縦型MOSFETを実現する

Description

明 細 書 炭化ゲイ素半導体装置及びその製造方法 技術分野
本発明は、 炭化ケィ素基板上に作製した縦型 MO S F E Tの構造お よび、 その製造方法に関するものである。 背景技術
炭化ゲイ素 （S i C) は、 シリコン （S i ) と比較して、 1. バン ドギャップが広い、 2. 絶縁破壊強度が大きい、 3. 電子の飽和ドリ フ ト速度が大きいなどの優れた物性を有する。 したがって、 炭化ゲイ 素 （S i C) を基板材料として用いることにより、 シリコン （S i ) の限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。 また、 炭化ゲイ素 （S i C) には、 シリコン （S i ) と同様に、 熱 酸化によって絶縁層を形成できるという特徴がある。 これらの理由か ら、 炭化ゲイ素 （S i C) を基板材料とした高耐圧で低いオン抵抗の 縦型 MO S F E Tが実現できると考えられ、 数多くの研究開発が行わ れている。
第 1 2図は代表的なプレーナ型縦型 MO S F E Tの単位セルを説明 するための模式断面図である。 第 1 2図において、 高濃度 n+型基板 1 上に低濃度 n型ドリフ ト層 2が堆積されている。 低濃度 n型ドリフ ト 層 2内には表面から、 選択的に p型ゥエル層 3が形成されている。 ま た、 前記 P型ゥヱル層 3に挟まれた領域には、 低濃度 n型ベース領域 4が存在する。
また、 前記 p型ゥ Xル層 3内には、 選択的に高濃度 n+型ソース領域 5が形成されている。 前記低濃度 n型ベース領域 4と、 前記高濃度 n + 型ソース領域 5に挟まれた部分との表面には、 ゲート絶縁膜 6を介し てゲート電極 7が設けられている。 前記ゲート電極 7上には、 層間絶 縁膜 8を介して前記高濃度 n÷型ソース領域 5と前記 p型ゥヱル層 3の 一部との表面に低抵抗接続されたソース電極 9が形成されている。 高濃度 n+型基板 1の裏面には、 ドレイン電極 1 0が形成されている 。 この構造のプレーナ型縦型 MOS F E Tでは、 ゲート電極 7に、 し きい値電圧以上のゲート電圧が印加されると、 p型ゥヱル層 3の表面 に電子が誘起され、 チャネル領域 1 1の表面層に n型反転層が形成さ れる。 これによつて、 高濃度 n+型ソース領域 5と低濃度 n型ドリフ ト 層 2が導通状態になり、 ドレイン電極 1 0からソース電極 9へ電流を 流すことができる。
ゲート電圧がしきい値電圧以下の場合、 高濃度 n+型ソース領域 5と 低濃度 n型ドリフ ト層 2は絶縁状態となる。 この状態でドレイン電極 1 0へ電圧が印加されると、 p型ゥ: £ル層 3と低濃度 n型ベース領域 4との接合部分から延びた空乏層によって低濃度 n型ベース領域 4が ピンチオフされる。 さらに、 ドレイン電極 1 0への電圧を増加すると 、 空乏層が低濃度 n型ドリフ ト層 2内を延びる。 この最大印加電圧は 、 低濃度 n型ドリフ ト層 2の厚さによって制限され、 素子の耐圧が決 定される。
基板材料にシリコン （S i ) を用いた場合は、 プレーナ型縦型 MO S F E Tは、 二重拡散法によって作製される。 第 1 3図 （ a ) 乃至 （ f ) 及び第 1 4図 （ a ) 、 （ b) は前記二重拡散法によるシリコン （ S i ) を使用したプレーナ型縦型 MO S F E Tの作製方法を説明する ための図である。 まず、 高濃度 n+型基板 1表面上には、 低濃度 n型ド リフ卜層 2が堆積される。 次に、 前記低濃度 n型ドリフ 卜層 2の表面 には、 酸化法によリゲート絶縁膜 6が形成される。
前記ゲート絶縁膜 6の上には、 多結晶シリコン 7 aが堆積されて、 第 1 3図 （ a ) に示すようになる。 そして、 前記多結晶シリコン 7 a は、 フォ トリソグラフィによりパターン加工されてゲート電極 7が第 1 3図 （ b) に示すように形成される。 次に、 第 1 3図 （ c) に示す ように、 ゲート電極 7をマスクとした選択的な p型不純物イオン注入 3 aが行われる。
その後、 熱拡散によって、 第 1 3図 （d ) に示すように、 p型ゥェ ル層 3が形成される。 この時、 ボロンなどの p型不純物は、 拡散係数 が大きいのでマスクの下まで侵入する。 さらに、 第 1 3図 （ e) に示 すように、 同じマスクを用いてリンなどの n型不純物イオン注入 5 a が行われる。 その後、 第 1 3図 （ f ) に示すように、 熱拡散で高濃度 n+型ソース領域 5が形成される。
この時、 第 1 4図 （ a ) に示すように、 リンなどの n型不純物は、 ボロンなどの p型不純物に比べ拡散係数が小さく、 横方向の拡散長の 差によってチャネル領域 1 1が形成される。 次いで、 CV D法により 表面上に層間絶縁膜 8が堆積され、 その層間絶縁膜 8に窓が開けられ る。 第 1 4図 （ b) に示すように、 高濃度 n+型ソース領域 5ならびに P型ゥ Iル層 3のそれぞれの表面には、 ソース電極 9が低抵抗接触で 形成される。
この二重拡散法によるシリコンを使用したプレーナ型縦型 M OS F E Tにおいて、 チャネル領域 1 1の表面層に誘起されるチャネル内の 伝導電子は、 イオン注入などによって生ずる結晶欠陥などによる散乱 を受けないため、 数 1 00 c m2 V sという高いチャネル移動度を持 ち、 これによつて低いオン抵抗が実現されている。
これに対して、 炭化ゲイ素基板 （高濃度 n"1" 型基板） 1 を用いた場 合、 第 1 2図に示す構造のプレーナ型縦型 MO S F E Tは、 第 1 3図 および第 1 4図に示すように、 二重拡散法を用いて作製できない。 そ の理由は、 不純物元素の拡散係数が炭化ゲイ素基板 （低濃度 n型ドリ フト層） 2内で、 極めて小さいため、 p型不純物および n型不純物の 横方向拡散長の差によって、 チャネル領域 1 1 を形成することが出来 ないからである。
炭化ゲイ素プレーナ型縦型 MOS F E Tは、 普通、 以下に述べる二 重イオン注入法によって作製されている。 第 1 5図 （a ) 乃至 （ f ) および第 1 6図 （a) 、 ( b) は従来における二重イオン注入法を用 いた典型的な炭化ケィ素プレーナ型縦型 M O S F E Tの作製方法を示 す。 まず、 第 1 5図 （ a ) において、 炭化ゲイ素基板 （高濃度 n +型基 板） 1上には、 低濃度 n型ドリフト層 2が堆積される。 第 1 5図 （ b ) に示すように、 前記低濃度 n型ドリフト層 2の表面には、 マスク 1 2が設けられる。
前記低濃度 n型ドリフ 卜層 2には、 その表面に設けられた前記マス ク 1 2を介して、 選択的に p型不純物イオン 3 aが注入される。 この とき、 注入の加速電圧は、 高くなると、 深い低濃度 n型ドリフ ト層 2 まで P型不純物イオン 3 aが注入される。 次に、 第 1 5図 （c ) に示 すように、 前記低濃度 n型ドリフ ト層 2には、 サイズの異なるマスク 1 3が設けられる。 n型不純物イオン 5 aは、 前記マスク 1 3を介し て選択的に注入される。
このときの加速電圧は、 n型不純物イオン 5 aの飛程距離が p型不 純物イオン 3 aの飛程距離よりも小さくなるように設定される。 そし て、 第 1 5図 （ d ) に示すように、 前記マスク 1 3を除去した後に、 熱処理により、 注入イオン領域は、 活性化され、 高濃度 n +型ソース領 域 5と p型ゥ： Lル層 3が形成される。 ここで、 熱処理による注入ィォ ンの拡散は、 非常に小さいため、 注入されたイオンのプロファイルが ほぼそのまま各層を形作ることになる。
その後、 第 1 5図 （ e ) に示すように、 熱酸化によって、 前記表面 にゲート絶縁膜 6が形成される。 また、 前記ゲート絶縁膜 6の上には 、 多結晶シリコンまたは金属 7 aが堆積される。 前記多結晶シリコン または金属 7 aは、 第 1 5図 （ f ) に示すように、 フォトリソグラフ ィにより、 パターン加工が施され、 ゲート電極 7が形成される。
次いで、 第 1 6図 （ a ) に示すように、 前記ゲート電極 7の表面上 には、 C V D法により、 層間絶縁膜 8が堆積される。 第 1 6図 （ b ) に示すように、 前記層間絶縁膜 8には、 窓が開けられ、 高濃度 n +型ソ ース領域 5ならびに低濃度 p型ゥエル層 3の表面に低抵抗接続される ソース電極 9が形成される。 この方法では、 チャネル領域 1 1がイオン注入によって形成されて いるために、 イオン注入によって誘起された多数の結晶欠陥が含まれ る。 また、 イオン注入された p型不純物元素は、 1 600°C以上とい う高温の熱処理を施しても、 十分に電気的活性化されない。 したがつ て、 十分な不純物濃度を得るためには、 その分注入量を高くする必要 があり、 欠陥の発生量を増大させることになる。
その結果、 チャネル領域 1 1の表面層に誘起されるチャネル内の伝 導電子は、 欠陥などによって散乱され、 移動度が低下する。 したがつ て、 二重イオン注入法で作製された炭化ケィ素プレーナ型縦型 MO S F E Tは、 チャネル移動度が 1 c m2 V s以下と極めて小さく、 オン 抵抗が理論値よリも遥かに高いという問題を抱えている。
炭化ゲイ素プレーナ型縦型 M OS F E Tのオン抵抗を下げる方法と しては、 チャネル領域 1 1 をイオン注入ではなく堆積膜によって形成 した構造が提案されている [Journal of Appl ied Physics vol.87, 8773 (2000). ]。 第 1 7図は炭化ゲイ素プレーナ型縦型 MO S F E Tとして 提案された単位セルの構造を説明するための模式断面図である。 第 1 7図において、 前記炭化ゲイ素プレーナ型縦型 MO S F E Tの構造で は、 高濃度 n +型基板 1上に低濃度 n型ドリフ ト層 2が堆積されている その上には、 高濃度 p+型層 3 1が堆積されている。 さらに、 その上 には、 同様に低濃度 p型層 32が選択的に堆積されている。 その後、 n型不純物イオン注入によって、 これらの高濃度 p+型層 3 1 と低濃度 p型層 32を貫通して低濃度 n型ドリフ卜層 2に達する低濃度 n型べ ース領域 4が選択的に形成される。 また、 低濃度 p型層 32の表面部 分には、 選択的に高濃度 n"1"型ソース領域 5が形成されている。
高濃度 Ρ+型層 3 1 と低濃度 ρ型層 32を貫通して低濃度 η型不純物 イオンが注入されていない領域が Ρ型ゥエル層 3となる。 この構造で は、 チャネル領域 1 1がイオン注入されてない堆積膜内に形成される ので、 伝導電子の高い移動度が得られるという特徴がある。 なお、 こ こで、 低濃度 p型層 3 2を比較的低濃度にしているのは、 高いチヤネ ル移動度を得るためである。
実際、 5 X 1 0 1 5 c m一3の低濃度 p型堆積膜上に作製した炭化ゲイ 素プレーナ型縦型 M O S F E Tにおいて、 高いチャネル移動度が得ら れていることが報告されている [ I EEE E l ectron Dev i ce Letters vo l . 22, 272 (2001 ) . ] 。 また、 炭化ゲイ素基板 1側の高濃度 P +型層 3 1 は、 比較的高濃度にしているが、 高濃度 n +型ソース領域 5と低濃 度 n型ドリフ ト層 2とが低電圧でパンチスルーして、 高い電圧を阻止 できなくなるのを回避するために、 この濃度が低い場合、 その厚さを 数ミクロン程度に厚くする必要がある。
そうすると、 低濃度 n型ベース領域 4を形成するための n型不純物 イオン注入の加速電圧が M e Vという極めて高エネルギーになリ、 一 般の装置を用いての作製は困難となってしまう。 したがって、 この構 造においては、 高濃度 n +型ソース領域 5と低濃度 n型ドリフ ト層 2と のパンチスルーを防ぎ高耐圧化するために、 p型層 3 1 を比較的高濃 度で、 かつ薄く しているものと思われる。 前記引用したこの構造が提 案された文献には、 作製手順に関する詳細な記載はない。
しかし、 予想される作製方法は、 まず、 低濃度 n型ドリフ ト層 2の 上に高濃度 P +型層 3 1 を堆積し、 さらに、 その上に低濃度 p型層 3 2 を堆積する。 その後、 マスクを利用した選択的な n型不純物イオン注 入と熱処理を行い、 p型層の極性を n型へと反転することによリ p型 ゥエル層 3で挟まれた低濃度 n型ベース領域 4が形成されている。 前記方法は、 チャネル領域 1 1 を低濃度の p型堆積膜によって形成 しているため、 高いチャネル移動度と低いオン抵抗が期待でぎる。 し かし、 その一方で、 高耐圧化は、 次に述べる理由で困難である。 すな わち、 低濃度 n型ベース領域 4の低濃度 n型ドリフ ト層と接する部分 2 4は、 高濃度 p型堆積膜に n型不純物イオンを注入して形成した領 域である。
この場合、 イオン注入によって、 高濃度の P型層をそれより低濃度 の n型層に反転することは技術的に不可能であるため、 低濃度 n型べ ース領域 4の不純物濃度は、 高濃度 P +型層 3 1の濃度よリも高くなら ざるを得ない。 その結果、 イオン注入によって形成された低濃度 n型 ベース領域 4と高濃度 P +型層 3 1 によって構成される p n接合部の耐 圧が非常に低くなつてしまう。
電圧阻止状態において、 正の ドレイン電圧を印加したときに、 高濃 度 P +型層 3 1 によって挟まれた低濃度 n型ベース領域 4は、 両側の p n接合に印加される逆バイアスによって、 延びる空乏層で完全にピン チオフされる必要があるが、 この p n接合の耐電圧が低い場合、 ピン チオフする前にその低い電圧で阻止能力を失うことになる。
さらにまた、 このように、 低濃度 n犁ベース領域 4が高濃度である 場合、 空乏層の広がりが少ないため、 完全にピンチオフさせるのにい つそう高い逆バイアスを印加しなければならないことになり、 高い電 圧の阻止は、 なお、 いっそう困難になる。 以上のことから、 この構造 は、 高耐圧の炭化ゲイ素プレーナ型縦型 M O S F E Tを得るためには 適していないといえる。
炭化ゲイ素縦型 M O S F E Tは、 二重イオン注入によリ作製された 場合、 チャネル領域がイオン注入による結晶欠陥を多く含むため、 チ ャネル移動度が小さくオン抵抗が下がらない。 これに対して、 チヤネ ル領域を低濃度の p型堆積膜により形成する方法は、 チャネル移動度 が向上するため、 オン抵抗の低減に効果があると期待される。
しかしながら、 これまで提案された炭化ゲイ素縦型 M O S F E Tの 構造は、 n型ドリフ 卜層の表面全てが高濃度の p型堆積膜で覆われた 形となっているため、 低濃度 n型ベース領域を形成するために、 高濃 度の n型不純物イオン注入が必要となる。 その結果、 低濃度 n型べ一 ス領域の濃度が高くなつてしまい、 高い電圧阻止能力を保持すること ができないという問題があった。
本発明は、 これらの問題を解決するために、 低いオン抵抗、 かつ、 高耐圧の炭化ゲイ素縦型 M O S F E Tを実現することであり、 低濃度 p型堆積膜により形成したゲート領域 （以下、 本明細書において、 下 記の理由により、 チャネル領域と記載せずにゲー卜領域と記載する。 すなわち、 M O S F E Tでは、 ゲート信号によって、 半導体層の表面 に形成されるチャネル領域は、 厚さ 0 . 0 1 / m以下の極めて薄い層 であるため、 前記チャネル領域が形成される半導体層はチャネル領域 よりはるかに大きな部分である。 この半導体層の不純物濃度や構造等 を特徴付ける表現とするには機能上で 「チャネル領域」 より広い意味 を有する 「ゲート領域」 として記載する方が適切である。 ） を有する 炭化ケィ素縦型 M O S F E Tにおいて、 阻止電圧を高くするための低 濃度ベース領域を有する炭化ゲイ素半導体装置を提供することを目的 とする。
また、 本発明は、 低濃度 P型堆積膜により形成したゲート領域を有 する高耐圧炭化ゲイ素半導体装置の製造方法を提供することを目的と する。
更に、 本発明は、 低濃度 p型堆積膜により形成したゲート領域を有 する高耐圧炭化ゲイ素縦型 M O S F E Tにおいて、 オン抵抗を低減す るためのゲート絶縁膜およびゲート電極の構造を有する炭化ケィ素半 導体装置を提供することを目的とする。
更にまた、 本発明は、 低濃度 p型堆積膜により形成したゲート領域 を有する高耐圧炭化ゲイ素縦型 M O S F E Tにおいて、 オン抵抗を低 減するための基板の面方位を提供する炭化ゲイ素半導体装置を提供す ることを目的とする。 発明の開示
本発明の炭化ゲイ素半導体装置は、 第 1伝導型の高濃度炭化ゲイ素 基板表面上に形成されている第 1伝導型の低濃度炭化ゲイ素からなる 第 1の堆積膜と、 前記第 1の堆積膜上に選択的に切リ欠かれている第 1の領域を有する第 2伝導型の高濃度ゲー卜領域からなる第 2の堆積 膜と、 前記第 2の堆積膜上に選択的に切り欠かれている前記第 1の領 域よリ幅が広い第 2の領域と第 1伝導型の高濃度ソース領域と第 2伝 導型の低濃度ゲート領域からなる第 3の堆積膜と、 前記第 1の堆積膜 に接し、 前記第 1の領域および第 2の領域に形成されている第 1伝導 型の低濃度ベース領域と、 少なくとも前記第 3の堆積膜の表面上に形 成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して形成されたゲー ト電極と、 前記第 1伝導型の炭化ゲイ素基板の裏面に低抵抗接続され たドレイン電極と、 前記第 1伝導型の高濃度ソース領域および第 2伝 導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と からなる。
上記の炭化ゲイ素半導体装置において、 前記第 3の堆積膜の厚さは 、 0. 2 i m〜 0. 7 jU mの範囲にあり、 かつ、 前記第 3の堆積膜内 に選択的に形成された前記第 2伝導型の低濃度ゲート領域において、 前記ゲート絶縁膜と接する部分の不純物濃度は、 1 X 1 015 c m_3よ リ高濃度で、 5 X 1 015 c m— 3より低濃度であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の低濃度べ ース領域における上面には、 前記ゲート絶縁膜と接する部分の少なく とも一部に凹部が設けられていることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の低濃度べ ース領域の不純物濃度は、 前記第 2伝導型の高濃度ゲート領域の不純 物濃度よリも低いことを含む。
上記の炭化ゲイ素半導体装置における前記第 3の堆積膜内に選択的 に形成された前記第 2伝導型の低濃度ゲート領域において、 前記ゲー ト絶縁膜と接する部分の不純物濃度は、 2 X 1 016 c m— 3以下である ことを含む。
上記の炭化ゲイ素半導体装置において、 前記第 3の堆積膜内に選択 的に形成された前記第 1伝導型の低濃度ベース領域の不純物濃度は、 前記第 2伝導型の高濃度ゲー卜領域と接する部分において、 4 X 1 0 16 c m一3以下であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 2伝導型の高濃度ゲ 一ト領域は、 第 1の堆積膜上に形成された炭化ゲイ素からなる第 2の 堆積膜であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 3の堆積膜上に形成 されたゲート絶縁膜は、 少なく とも前記第 3の堆積膜内に選択的に形 成された第 1伝導型の低濃度ベース領域上において、 他の部分より厚 くなっている部分を有することを含む。
上記の炭化ゲイ素半導体装置において、 前記第 3の堆積膜内に選択 的に形成された第 1伝導型の低濃度ベース領域の表面上で、 ゲー卜電 極は、 少なくとも一部が除かれていることを含む。
上記の炭化ゲイ素半導体装置は、 前記第 1伝導型の炭化ケィ素基板 表面の結晶学的面指数は、 （ 1 1 - 2 0 ) 面に対して平行な面である ことを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の炭化ゲイ 素基板表面の結晶学的面指数は、 （0 0 0— 1 ) 面に対して平行な面 であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 2伝導型の低濃度ゲ 一卜領域内の前記ゲ一ト絶縁膜と接する部分には、 第 1伝導型の埋め 込みチャネル領域を有することを含む。
また、 本発明の炭化ケィ 半導体装置は、 第 1伝導型の高濃度炭化 ゲイ素基板表面上に形成されている第 1伝導型の低濃度炭化ゲイ素か らなる下部堆積膜と、 前記第 1伝導型の低濃度炭化ゲイ素が残されて いる第 1の領域を有するように前記下部堆積膜内に選択的に形成され た第 2伝導型の高濃度ゲート領域と、 前記下部堆積膜上に選択的に前 記第 1 の領域よリ幅が広い第 2領域からなる第 1伝導型の低濃度べ一 ス領域と、 前記第 1伝導型の高濃度ソース領域と、 第 2伝導型の低濃 度ゲー卜領域とからなる上部堆積膜と、 少なく とも前記上部堆積膜の 表面上に形成されたゲー卜絶縁膜と、 前記ゲー卜絶縁膜を介して形成 されたゲー卜電極と、 前記第 1伝導型の炭化ゲイ素基板の裏面に低抵 抗接続されたドレイン電極と、 前記第 1伝導型の高濃度ソース領域お よび第 2伝導型の低濃度ゲー卜領域の一部に低抵抗接続されているソ ース電極とからなる。
上記の炭化ゲイ素半導体装置において、 前記上部堆積膜の厚さは、 0 . 2 /i m〜0 . の範囲にあり、 かつ、 前記上部堆積膜内に選 択的に形成された前記第 2伝導型の低濃度ゲート領域において、 前記 ゲート絶縁膜と接する部分の不純物濃度は、 1 X 1 0 1 5 c m— 3より高 濃度で、 5 X 1 0 1 5 c m— 3より低濃度であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の低濃度べ ース領域の不純物濃度は、 前記第 2伝導型の高濃度ゲート領域の不純 物濃度よりも低いことを含む。
上記の炭化ゲイ素半導体装置における前記上部堆積膜内に選択的に 形成された前記第 2伝導型の低濃度ゲート領域において、 前記ゲート 絶縁膜と接する部分の不純物濃度は、 2 X 1 0 1 6 c m— 3以下であるこ とを含む。
上記の炭化ゲイ素半導体装置において、 前記上部堆積膜は、 炭化ケ ィ素からなることを含む。
上記の炭化ゲイ素半導体装置において、 前記上部堆積膜上に形成さ れたゲ一ト絶縁膜は、 少なくとも前記上部堆積膜内に選択的に形成さ れた第 1伝導型の低濃度ベース領域上において、 他の部分よリ厚くな つている部分を有することを含む。
上記の炭化ゲイ素半導体装置において、 前記上部堆積膜内に選択的 に形成された第 1伝導型の低濃度ベース領域の表面上で、 ゲー卜電極 は、 少なくとも一部が除かれていることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の炭化ゲイ 素基板表面の結晶学的面指数は、 （ 1 1 — 2 0 ) 面に対して平行な面 であることを含む。
上記の炭化ゲイ素半導体装置において、 前記第 1伝導型の炭化ケィ 素基板表面の結晶学的面指数は、 （0 0 0— 1 ) 面に対して平行な面 であることを含む。 上記の炭化ゲイ素半導体装置において、 前記第 2伝導型の低濃度ゲ ―卜領域内の前記ゲー卜絶縁膜と接する部分には、 第 1伝導型の埋め 込みチャネル領域を有することを含む。
更に、 本発明の炭化ゲイ素半導体装置の製造方法は、 第 1伝導型の 高濃度炭化ゲイ素基板表面上に第 1伝導型の低濃度炭化ゲイ素からな る第 1 の堆積膜を形成する工程と、 前記第 1の堆積膜上に前記第 2伝 導型の高濃度領域が選択的に欠除した第 1 の領域を有する第 2の堆積 膜を形成する工程と、 前記第 2の堆積膜上および前記第 2の堆積膜が 選択的に欠除した第 1の領域に形成された第 2伝導型の低濃度領域か らなる第 3の堆積膜を形成する工程と、 前記第 3の堆積膜に選択的に 前記第 1の領域より幅を広く した第 2の領域が形成されるように、 前 記第 1伝導型の低濃度炭化ゲイ素からなる第 1 の堆積膜に接し、 前記 第 1の領域および第 2の領域に第 1伝導型の低濃度ベース領域を形成 し、 また、 前記第 3の堆積膜に選択的に第 1伝導型の高濃度炭化ゲイ 素からなるソース領域を形成する工程と、 少なくとも前記第 3の堆積 膜の表面上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜を介 してゲート電極を形成する工程と、 前記第 1伝導型の炭化ゲイ素基板 の裏面に低抵抗接続される ドレイン電極を形成する工程と、 前記第 1 伝導型の高濃度ソース領域および第 2伝導型の低濃度ゲート領域の一 部に低抵抗接続されるソース電極を形成する工程とを少なく とも有す ることから成る。
上記の炭化ゲイ素半導体装置の製造方法において、 前記第 1 の堆積 膜上に前記第 2の堆積膜を形成する工程と、 前記第 2の堆積膜表面か ら前記第 1 の堆積膜に達する トレンチ溝を形成する工程と、 前記第 2 の堆積膜および前記トレンチ溝の上に第 3の堆積膜を形成する工程と 、 前記第 3の堆積膜内に前記第 1伝導型の低濃度ベース領域を形成す るために選択的に第 1伝導型の不純物イオン注入を行う工程とを有す ることを含む。
更に、 本発明の炭化ゲイ素半導体装置の製造方法は、 第 1伝導型の 高濃度炭化ケィ素基板表面上に第 1伝導型の低濃度炭化ゲイ素からな る下部堆積膜を形成する工程と、 前記下部堆積膜中に第 2伝導型の不 純物領域を形成する工程と、 前記第 2伝導型の不純物領域が形成され ている下部堆積膜上に第 2伝導型の低濃度ゲート領域となる上部堆積 膜を形成する工程と、 前記上部堆積膜に第 1伝導型の高濃度ソース領 域を形成する工程と、 前記上部堆積膜に前記下部堆積膜に接する第 1 伝導型の低濃度ベース領域を形成する工程と、 少なく とも前記上部堆 積膜の表面上にゲー卜絶縁膜を形成する工程と、 前記ゲート絶縁膜を 介してゲー卜電極を形成する工程と、 前記第 1伝導型の炭化ゲイ素基 板の裏面に低抵抗接続される ドレイン電極を形成する工程と、 前記第 1伝導型の高濃度ソース領域および第 2伝導型の低濃度ゲート領域の 一部に低抵抗接続されるソース電極を形成する工程とを少なくとも有 すること力 \ら成る。
上記の炭化ゲイ素半導体装置の製造方法は、 前記低濃度炭化ゲイ素 からなる下部堆積膜に高濃度の第 2伝導型の不純物イオン注入によリ 形成し、 その上に上部堆積膜を形成する工程と、 前記上部堆積膜内に 前記第 1伝導型の低濃度ベース領域を形成するために選択的に第 1伝 導型の不純物イオン注入を行う工程とを有することを含む。
本発明は、 低濃度 p型堆積膜内に形成した低濃度のチャネル領域を 有する炭化ゲイ素縦型 M O S F E Tを高耐圧化する手段として、 前記 低濃度 P型堆積膜と n型ドリフ 卜層との間に高濃度 p +型堆積膜を介在 させ、 前記高濃度 P +型堆積膜に切り欠かれた第 1 の領域を具備し、 前 記第 1 の領域において、 比較的低濃度の n型ベース領域を前記 n型ド リフ ト層の一部に直接接する構造としたことに特徴がある。
また、 本発明は、 低濃度 p型堆積膜に設けられた第 2の領域の幅が 前記高濃度 P "1"型堆積膜に設けられた第 1 の領域よリ広くなつているた め、 その部分からの抵抗成分が小さくなリ、 オン抵抗が低減される。 低濃度 P型堆積膜内に形成したゲート領域を有する炭化ゲイ素縦型 M O S F E Tにおいて、 オン抵抗を低減するためのゲート絶縁膜およ びゲート電極の構造を n型ベース領域上のゲート絶縁膜を低濃度ゲー ト領域上よりも厚く した場合、 正のゲート電圧を印加した際に、 ゲー ト絶縁膜と n型ベース領域の界面近傍に局在する伝導電子の数が減少 する。 したがって、 前記界面近傍は、 高抵抗化せず、 オン抵抗が低減 できる。
本発明は、 基板表面の結晶学的面指数を （000— 1 ) 面あるいは ( 1 1 - 20) 面に対して平行な面とした場合、 ゲート絶縁膜とゲー 卜領域との界面準位密度が軽減するため、 前記界面近傍は、 高抵抗化 せず、 オン抵抗が低減できる。
この発明の他の目的、 その他の特徴は、 添付の図面に基づく以下の 詳しい説明で明らかにする。 図面の簡単な説明
第 1図は、 本発明にかかる第 1実施例である炭化ゲイ素縦型 MO S F E Tの単位セルを説明するための模式断面図である。
第 2図 （ a) 乃至 （ f ) は、 第 1図の炭化ゲイ素縦型 MOS F E T の製造工程を説明するための模式断面図である。
第 3図 （a) 乃至 （ d) は、 第 1図の炭化ゲイ素縦型 MO S F E T の製造工程を説明するための模式断面図である。
第 4図は、 本発明の第 2実施例である炭化ゲイ素縦型 M OS F E T の単位セルを説明するための模式断面図である。
第 5図 （a) 乃至 （ f ) は、 本発明の第 4図の炭化ゲイ素縦型 MO S F E Tの製造工程を説明するための模式断面図である。
第 6図 （ a) 乃至 （ d) は、 本発明の第 4図の炭化ゲイ素縦型 MO S F E Tの製造工程を説明するための模式断面図である。
第 7図は、 本発明の第 3実施例である炭化ゲイ素縦型 MOS F E T を説明するための模式断面図である。
第 8図は、 本発明の第 4実施例である炭化ゲイ素縦型 MOS F E T を説明するための模式断面図である。 第 9図は、 本発明の第 5実施例である炭化ゲイ素縦型 MO S F E T を説明するための模式断面図である。
第 1 0図は、 本発明の第 6実施例である炭化ゲイ素縦型 MO S F E Tを説明するための模式断面図である。
第 1 1図は、 本発明の第 7実施例である炭化ゲイ素縦型 MO S F E Tを説明するための模式断面図である。
第 1 2図は、 代表的なプレーナ型縦型 M OS F E Tの単位セルを説 明するための模式断面図である。
第 1 3図 （a ) 乃至 （ f ) は、 前記二重拡散法によるシリコン （S i ) を使用したプレーナ型縦型 MO S F E Tの作製方法を説明するた めの図である。
第 1 4図 （a ) 及び （b) は、 前記二重拡散法によるシリコン （S i ) を使用したプレーナ型縦型 MO S F E Tの作製方法を説明するた めの図である。
第 1 5図 （a ) 乃至 （ f ) は、 従来における二重イオン注入法を用 いた典型的な炭化ゲイ素プレーナ型縦型 MO S F E Tの作製方法を示 す。
第 1 6図 （a ) 及び （ b ) は、 従来における二重イオン注入法を用 いた典型的な炭化ゲイ素プレーナ型縦型 MO S F E Tの作製方法を示 す。
第 1 7図は、 炭化ゲイ素プレーナ型縦型 MO S F E Tとして提案さ れた単位セルの構造を説明するための模式断面図である。 発明を実施するための最良の形態 本発明をより詳細に説述するために、 添付の図面に従ってこれを説 明する。
第 1図は本発明にかかる第 1実施例である炭化ゲイ素縦型 MOS F E Tの単位セルを説明するための模式断面図である。 第 1図において 、 たとえば、 1 X 1 018 c m— 3の窒素がドーピングされた厚さ 3 0 0 の ( 0 0 0 1 ) 面を有する高濃度 n+型基板 1表面上には、 たとえ ば、 5 X 1 015 c m一3の窒素がドーピングされた厚さ 1 0 μ mの低濃 度 n型ドリフ ト層 2が堆積されている。
前記低濃度 n型ドリフ ト層 2の表面上には、 たとえば、 2 X 1 018 c m— 3のアルミニウムがドーピングされた厚さ 0. 5 mの高濃度 p + 型層 3 1が堆積されている。 さらに、 前記高濃度 p+型層 3 1の上には 、 たとえば、 5 X 1 015 c m_3のアルミニウムがドーピングされた厚 さ 0. 5 / mの低濃度 p型層 3 2が堆積されている。 前記低濃度 p型 層 3 2の表面部分には、 たとえば、 選択的に約 1 X 1 02O c m— 3のリ ンがドーピングされた高濃度 n+型ソース領域 5が形成されている。 前 記高濃度 P+型層 3 1 には、 選択的に形成された幅 2 mの切欠き部か らなる第 1 の領域が設けられており、 前記低濃度 p型層 3 2には、 前 記切欠き部より幅の広い第 2の領域が形成されている。
前記第 1 および第 2の領域には、 たとえば、 1 X 1 016 c m_3の窒 素がドーピングされた低濃度 n型ベース領域 4が前記低濃度 n型ドリ フ 卜層 2に直接接して設けられている。 前記低濃度 p型層 3 2におけ る幅の広い第 2の領域は、 抵抗成分が小さくなリ、 炭化ゲイ素半導体 装置のオン抵抗を低減することができる。 前記低濃度 n型ベース領域 4と高濃度 n+型ソース領域 5の中間部分には、 低濃度 p型ゥ Xル層 3 の表面層に低濃度ゲート領域 1 1が形成される。
低濃度ゲート領域 1 1上、 および低濃度 n型ベース領域 4の表面上 には、 ゲート絶縁膜 6を介してゲート電極 7が設けられている。 前記 ゲート電極 7上には、 層間絶縁膜 8を介して、 高濃度 n+型ソース領域 5と p型ゥヱル層 3とのそれぞれの表面に低抵抗接続されたソース電 極 9が形成されている。 また、 前記高濃度 n+型基板 1の裏面には、 ド レイン電極 1 0が低抵抗接続で形成されている。 さらに、 前記低濃度 n型ベース領域 4は、 第 1 図に示すように、 凹部 4 1 を設けることが できる。 なお、 P型ゥヱル層 3とソース電極 9は、 低抵抗接続のため、 p型 ゥエル層 3表面に高濃度 p÷型層 3 1が形成される場合や、 低濃度 p型 層 32のエッチオフによって、 ソース電極 9が直接に高濃度 p+型層 3 1 の露出表面に接続されることもある。
前記炭化ゲイ素縦型 MO S F E Tの動作は、 基本的には、 従来例と して示した第 1 4図に記載された炭化ゲイ素プレーナ型縦型 M O S F E Tと同様である。 すなわち、 ゲート電極 7に、 しきい値電圧以上の ゲー卜電圧が印加されると、 p型ゥエル層 3の表面に電子が誘起され チャネル領域 1 1が形成される。 これによつて、 高濃度 n÷型ソース領 域 5と低濃度 π型ドリフ ト層 2が導通状態になり、 ドレイン電極 1 0 からソース電極 9へ電流を流すことができる。
ここで、 従来例として示した第 1 4図の炭化ケィ素プレーナ型縦型 MOS F E Tと異なる点は、 低濃度 n型ドリフ ト層 2の表面全てが高 濃度の P+型層 3 1 で覆われ、 その上に低濃度の p型層 32が堆積され ているのではなく、 低濃度 n型ドリフ 卜層 2の一部が表面に露出して おり、 濃度が 5 X 1 015c m— 3の p型堆積膜が低濃度 n型ドリフ ト層 2に直接接して設けられている。 すなわち、 n型不純物イオンを注入 して低濃度 n型ベース領域 4を形成する領域全てが低濃度 p型堆積膜 で構成されているために、 n型不純物イオン注入を行った後、 n型べ ース領域 4の n型ドリフ 卜層 2と接する部分 24を低濃度にできた。 たとえば、 前記低濃度 n型ベース領域 4と低濃度 n型ドリフ 卜層 2 とが接する部分 24の幅は、 2 t/ mであり、 この場合、 前記低濃度 n 型ベース領域 4の濃度が 4 X 1 016 c m— 3でピンチオフ電圧は 30 V となる。 この構造では、 前記低濃度 n型ベース領域 4の濃度が 4 X 1 016 c m一3以下となっているため、 前記低濃度 n型ベース領域 4をピ ンチオフさせるのに高い電圧が不必要となる。
さらに、 前記低濃度 n型ベース領域 4と p型ゥヱル層 3の接合部の 耐圧は、 向上し、 1 000 V以上の高耐圧の素子が実現できた。 また 、 低濃度ゲート領域 1 1 を 2 X 1 016 c m— 3の低濃度 p型堆積膜で形 成しているため、 数 1 0 c m2ZV sの高いチャネル移動度が得られ オン抵抗を低減することができた。
第 2図 （ a ) 乃至 （ f ) 及び第 3図 （ a ) 乃至 （ d) は第 1実施例 の炭化ゲイ素縦型 MO S F E Tの製造工程を説明するための模式断面 図である。 第 2図 （ a ) において、 まず、 高濃度 n+型基板 1の表面上 には、 低濃度 n型ドリフト層 2が堆積される。 さらに、 前記低濃度 n 型ドリフ ト層 2の上には、 高濃度 p+型層 3 1が堆積される。 前記低濃 度 n型ドリフ ト層 2は、 たとえば、 窒素のドーピング濃度を 5 X 1 0 15c m— 3、 厚さを 1 0〃 mとした。 前記高濃度 p+型層 3 1 は、 アルミ 二ゥムのドーピング濃度を 2 X 1 018 c m— 3とし、 厚さを 0. 5〃 m にした。
次いで、 第 2図 （ b) に示すように、 レジス 卜をマスクとしたドラ ィエッチングにより、 表面から低濃度 n型ドリフ 卜層 2に達する 卜レ ンチ構造が形成される。 エッチングには、 六フッ化硫黄 （S F6) と 酸素 （02) の混合ガスを用いた。 前記レジス トを除去した後、 第 2 図 （ c ) に示すように、 前記表面には、 たとえば、 5 1 015 c m一3 のアルミニウムがドープされた低濃度 p型層 3 2が 0. 5 mの厚さ で堆積された。
その後、 高濃度 n+型ソース領域 5を形成するために、 前記低濃度 p 型層 3 2の表面には、 第 2図 （ d) に示すように、 マスク 1 3が形成 された。 n型不純物イオン 5 aは、 前記マスク 1 3を介して前記低濃 度 P型層 3 2に注入される。 前記マスク 1 3は、 表面上に減圧 CV D 法により堆積された厚さ 1 mの S i O 2膜をフォ トリソグラフィに より、 パターン加工して形成された。 n型不純物イオン注入 5 aは、 たとえば、 リンイオンを基板温度 500°C、 加速エネルギー 40 k e V〜 2 50 k e Vの多段で、 注入量 2 x 1 020 c m— 3として実施され た。
前記マスク 1 3を除去した後、 低濃度 n型ベース領域 4を形成する ために、 第 2図 （ e) に示すように、 マスク 1 4を使用して n型不純 物イオン 4 aを注入した。 前記マスク 1 4は、 低濃度 p型層 3 2の表 面上に減圧 CV D法により堆積された厚さ 1. 5 mの S i 02膜を フォ トリソグラフィによりパターン加工して形成された。 前記 n型不 純物イオン 4 aは、 窒素イオンを室温にて、 加速エネルギー 40 k e V〜 400 k e Vの多段で、 注入量 2 X 1 016c m— 3として注入され た。 その後、 第 2図 （ f ) に示すように、 アルゴン雰囲気中にて、 1 500°Cで 30分間にわたる活性化ァニールを行い、 p型ゥヱル層 3 、 低濃度 n型ベース領域 4および高濃度 n 型ソース領域 5が形成され 次いで、 第 3図 （a ) に示すように、 前記 p型ゥヱル層 3、 低濃度 n型ベース領域 4、 および高濃度 n+型ソース領域 5は、 1 200°C、 1 40分の熱酸化されて、 厚さ 40 nmのゲート絶縁膜 6が形成され た。 前記ゲート絶縁膜 6の上には、 減圧 CV D法によって、 多結晶シ リコン 7 aが 0. 3 / mの厚さで堆積された。 第 3図 （ b) に示すよ うに、 多結晶シリコン 7 aは、 フォ トリソグラフィにより、 パターン 加工されて、 ゲート電極 7が形成された。
さらに、 第 3図 （c ) に示すように、 減圧 CV D法により、 前記ゲ —ト電極 7の表面上には、 厚さ 0. 5 jt/mの層間絶縁膜 8が堆積され た。 第 3図 （d) に示すように、 前記層間絶縁膜 8には、 窓が開けら れ、 高濃度 n+型ソース領域 5と p型ゥヱル層 3に共通のソース電極 9 が低抵抗接続された。
なお、 本実施例では、 （000 1 ) 面基板上の炭化ゲイ素縦型 MO S F E Tの構造およびその製造工程について説明したが、 （ 1 1 — 2 0) 面あるいは （000— 1 ) 面基板にも同様に適用できる。 （ 1 1 — 20 ) 面あるいは （000— 1 ) 面基板上に作製された炭化ゲイ素 縦型 MO S F E Tは、 チャネル移動度が （000 1 ) 面基板上よりも 高いため、 より低いオン抵抗が得られた。
第 4図は、 本発明の第 2実施例である炭化ゲイ素縦型 M OS F E T の単位セルを説明するための模式断面図である。 第 4図において、 5 1 018 c m—3の窒素がドーピングされた厚さ 300 mの （000 1 ) 面の高濃度 n +型基板 1上には、 5 X 1 015 c m— 3の窒素がドーピ ングされた厚さ 1 O i mの低濃度 n型ドリフ ト層 2が堆積されている 。 前記低濃度 n型ドリフ ト層 2には、 その表面から深さ 0. 5 mに 渡って 2 X 1 018 c m— 3のアルミニウムがドーピングされた高濃度 p + 型層 3 1が形成され、 さらに、 その表面上に 5 1 015 c m— 3のアル ミニゥムがドーピングされた厚さ 0. 5 i mの低濃度 p型層 3 2が堆 積されている。
低濃度 P型層 32の表面部分には、 選択的に約 1 X 1 02O C m— 3の リンがドーピングされた高濃度 n+型ソース領域 5が形成されている。 前記高濃度 P +型層 3 1 には、 pイオンが注入されていない欠除部が選 択的に設けられている。 前記欠除部には、 1 X I 016c m— 3の窒素が ドーピングされた低濃度 n型ベース領域 4が前記低濃度 n型ドリフ 卜 層 2に直接接するように設けられている。
前記低濃度 n型ベース領域 4と前記高濃度 n +型ソース領域 5との中 間部分である P型ゥヱル層 3の表面層には、 低濃度ゲート領域 1 1 が 形成される。 前記低濃度ゲート領域 1 1上、 低濃度 n型ベース領域 4 、 および高濃度 n+型ソース領域 5の表面上には、 ゲート絶縁膜 6を介 してゲート電極 7が設けられている。 前記ゲート電極 7上には、 層間 絶縁膜 8を介して高濃度 n +型ソース領域 5と p型ゥ Iル層 3のそれぞ れの表面に低抵抗接続されたソース電極 9が形成されている。 また、 高濃度 n +型基板 1 の裏面には、 ドレイン電極 1 0が低抵抗接続で形成 されている。
前記炭化ゲイ素縦型 MO S F E Tと第 1 図の実施例 1 との相違点は 、 高濃度 p+型層 3 1が低濃度 n型ドリフ ト層 2の表面上に堆積されて いるのではなく、 前記低濃度 n型ドリフ ト層 2内に形成されているこ とである。 すなわち、 低濃度 n型ベース領域 4内の低濃度 n型ドリフ 卜層 2と接する部分 24は、 高濃度 p+型層 3 1 の上端と同一面内に位 置し、 前記高濃度 p +型層 3 1 で挟まれた領域は、 低濃度 n型ドリフ ト 層 2内に存在する。 このため、 高濃度 p+型層 3 1 で挟まれた領域の濃 度は、 実施例 1 の構造よりも低く、 実施例 1 に比べ高耐圧の素子が実 現できる。 前記実施例 2は、 第 1図の実施例 1 と同様に、 低濃度 p型 層 3 2に設けられた低濃度 n型ベース領域 4の幅が高濃度 p +型層 3 1 より広いため、 その部分からの抵抗成分が小さくなリ、 オン抵抗が低 減される。
第 5図 （ a ) 乃至 （ f ) 及び第 6図 （ a ) 乃至 （ d ) は本発明の第 2実施例である炭化ゲイ素縦型 M O S F E Tの製造工程を説明するた めの模式断面図である。 第 5図 （ a ) において、 まず、 高濃度 n +型基 板 1上には、 5 X 1 015 c m— 3の窒素をドーピングした低濃度 n型ド リフ ト層 2が 1 0 β mの厚さで堆積されている。 次いで、 第 5図 （ b ) に示すように、 高濃度 p +型層 3 1 を形成するために、 前記低濃度 n 型ドリフ ト層 2上にマスク 1 5が形成される。 p型不純物イオン 3 a は、 前記マスク 1 5を使用して前記低濃度 n型ドリフ ト層 2に注入さ れる。 前記マスク 1 5は、 前記低濃度 n型ドリフ 卜層 2の表面上に減 圧 C V D法により堆積され、 厚さ 1 mの S i O 2膜がフォ トリソグ ラフィによりパターン加工して形成される。
前記 P型不純物イオン 3 aは、 アルミニウムイオンを基板温度 5 0 0 °C、 加速エネルギー 4 0 k e V〜 2 5 0 k e V、 注入量 2 X 1 018 c m一3として注入される。 第 5図 （ c ) に示すように、 マスク 1 5を 除去した後、 低濃度 n型ドリフ ト層 2の表面には、 5 X 1 015c m一3 のアルミニウムがドープされた低濃度 p型層 3 2が 0. 5 mの厚さ で堆積される。
その後、 第 5図 （ d ) に示すように、 高濃度 n +型ソース領域 5を形 成するために、 マスク 1 3を使用して前記低濃度 p型層 3 2に n型不 純物イオン 5 aの注入を行う。 n型不純物イオン 5 aは、 燐イオンを 基板温度 5 0 0 °C、 加速エネルギー 4 0 k e V〜 2 5 0 k e V、 注入 量 2 X 1 020 c m— 3で注入される。 マスク 1 3は、 除去された後、 低 濃度 n型ベース領域 4を形成するためのマスク 1 4が形成される。 第 5図 （ e) に示すように、 n型不純物イオン 4 aは、 前記マスク 1 4を介して前記低濃度 P型層 32に注入される。 前記 n型不純物ィ オン 4 aは、 窒素イオンを室温にて、 加速エネルギー 40 k e V〜 2 50 k e V、 注入量 1 X 1 016c m— 3として注入される。 前記マスク 1 4は、 除去された後、 第 5図 （ f ) に示すように、 アルゴン雰囲気 中にて、 1 500°Cで 30分間にわたる活性化ァニールが行われる。 前記活性化ァニールによって、 p型ゥエル層 3、 低濃度 n型ベース 領域 4、 および高濃度 n+型ソース領域 5が形成される。 次いで、 第 6 図 （a ) に示すように、 前記各層は、 1 200°C、 1 40分熱酸化さ れて、 厚さ 40 n mのゲー卜絶縁膜 6が形成される。 前記ゲート絶縁 膜 6の上には、 減圧 CV D法によって、 多結晶シリコン 7 aが 0. 3 β m堆積される。
第 6図 （ b) に示すように、 多結晶シリコン 7 aは、 フォトリソグ ラフィによりパターン加工されて、 ゲート電極 7が形成される。 さら に、 第 6図 （ c ) に示すように、 前記ゲート電極 7の上には、 減圧 C V D法により、 0. 5 j(i mの層間絶縁膜 8が堆積される。 第 6図 （ d ) に示すように、 前記層間絶縁膜 8には、 窓が開けられ、 高濃度 n+型 ソース領域 5と p型ゥエル層 3に共通のソース電極 9が形成される。 なお、 実施例 2では、 （000 1 ) 面基板上の炭化ゲイ素縦型 MO S F E Tの構造およびその製造工程について説明したが、 実施例 1 と 同様に （ 1 1一 20) 面あるいは （000— 1 ) 面基板にも適用でき 、 効果も同様である。
第 7図は、 本発明の第 3実施例である炭化ゲイ素縦型 M OS F E T を説明するための模式断面図である。 第 3実施例は、 前記第 1実施例 および第 2実施例の図中で使用した番号を同じ部分に使用する。 第 3 実施例は、 ゲー卜構造を除いて、 基本的な構造が実施例 1 と同じであ る。 実施例 1 と異なる点は、 低濃度 n型ベース領域 4の表面上にある ゲート絶縁膜 6が約 400 n mと、 他の領域のゲート絶縁膜 6よリも 厚くなつている部分を有することである。 前記ゲート絶縁膜 6の構造 は、 実施例 2の構造に対しても適用でき、 効果も同様である。
第 8図は、 本発明の第 4実施例である炭化ゲイ素縦型 M O S F E T を説明するための模式断面図である。 第 4実施例は、 前記第 1実施例 ないし第 3実施例の図中で使用した番号を同じ部分に使用する。 第 4 実施例は、 ゲート構造を除き、 基本的な構造は、 実施例 1に示した第 1図と同じである。 実施例 1 と異なる点は、 低濃度 n型ベース領域 4 表面上に、 ゲート電極 7が除かれた部分を有し、 ゲート絶縁膜 6上に 、 層間絶縁膜 8が直接堆積されていることである。 前記ゲート構造は 、 実施例 2の構造に対しても適用でき、 効果も同様である。
第 9図は、 本発明の第 5実施例である炭化ゲイ素縦型 M O S F E T を説明するための模式断面図である。 第 5実施例は、 第 1図に示され た第 1実施例における凹部 4 1がない点、 および低濃度 n型不純物か らなる埋め込みチャネル領域 9 1を設けた点で異なっている。 前記埋 め込みチャネル領域 9 1は、 窒素イオンがたとえば、 1 X I 0 1 7 c m一 3で、 その深さが 0 . 2 jU mとした。 前記第 5実施例の動作は、 第 1図 における第 1実施例とほぼ同じであった。 また、 第 5実施例は、 前記 第 1実施例ないし第 4実施例とともに、 適用することもできる。
第 1 0図は、 本発明の第 6実施例である炭化ゲイ素縦型 M O S F E Tを説明するための模式断面図である。 第 6実施例は、 層間絶縁膜 8 の代わりに絶縁被膜 8 ' を設けた点、 およびソース電極 9 ' の形状が 異なる点で第 1実施例ないし第 5実施例と異なり、 他の部分およびこ れらに対する符号に関しては同じである。 すなわち、 第 6実施例にお ける炭化ゲイ素縦型 M O S F E Tのソース電極 9 ' は、 ゲート電極 7 の上部にない。 したがって、 ゲート電極 7は、 層間絶縁膜 8を介する ことなく、 絶縁被膜 8 ' によって覆われている。 前記第 6実施例にお ける構造は、 ゲート電極 7とソース電極 9 ' との電気的な短絡の発生 を防止する効果がある。
第 1 1図は、 本発明の第 7実施例である炭化ゲイ素縦型 M O S F E Tを説明するための模式断面図である。 第 7実施例は、 第 4図に示さ れている第 2実施例における層間絶縁膜 8とソース電極 9を前記第 6 実施例と同様にしたものである。
本発明の炭化ゲイ素半導体装置において、 チャネル移動度を向上さ せ、 かつ低いオン抵抗と同時に高耐圧を達成した理由をさらに詳述す る。
チャネル移動度を向上させるためには、 チャネルが形成される p型 層の表面濃度を低減する必要があり、 高耐圧にするためには、 前記 p 型層の底部を高濃度にする必要がある。 この理由は、 高濃度 p +型層の 底部に挟まれた低濃度 n型層を低い逆バイアスでピンチオフするため 、 および、 高濃度 n +型ソース領域と低濃度 n型ドリフ ト層とがパンチ スルーを起こすのを防ぐためである。
従来の炭化ケィ素プレーナ型縦型 M O S F E Tは、 不純物元素の拡 散係数が炭化ゲイ素基板内において、 極めて小さいため、 二重拡散法 で作製することが困難であり、 さらに、 二重イオン注入法で作製した 場合は、 プロファイルが表面方向にテールを引くため、 p型層の底部 を高濃度にすると表面も高濃度になってしまい、 オン抵抗が高くなつ てしまう。
そこで、 第 1 5図に示すような方法を採用すると、 低いオン抵抗と することができるが、 高耐圧にすることができなかった。 本発明の炭 化ゲイ素縦型 M O S F E Tは、 高濃度 p +型層で挟まれた n型領域の濃 度が低いため、 低いオン抵抗と高耐圧の両方を達成することができる ようになった。
低濃度の n型ベース領域の濃度を高濃度の p +型チャネル領域より低 く した理由は、 前記低濃度の n型ベース領域をピンチオフさせるため のドレイン電圧を低く抑え、 高耐圧化するためである。 換言すると、 前記低濃度の n型ベース領域と前記高濃度の p +型チャネル領域の境界 面から前記低濃度の n型ベース領域内に延びる空乏層の幅をよリ大き くするためである。 本発明は、 前記切り欠き部 （欠除した領域） を有 するため、 前記低濃度の n型ベース領域の濃度を前記高濃度の p +型チ ャネル領域より低くできる。
以上、 本発明の実施例を詳述したが、 本発明は、 前記実施例に限定 されるものではない。 そして、 特許請求の範囲に記載された本発明を 逸脱することがなければ、 種々の設計変更を行うことが可能である。 前記実施例において、 ストリップ型の炭化ゲイ素半導体装置における 模式断面図にしたがって説明したが、 メッシュ型の炭化ゲイ素半導体 装置で、 6角形型、 丸型、 あるいはこれらの変形タイプであっても、 本発明の趣旨を逸脱しない範囲で形状を変えることができることはい うまでもないことである。 また、 同様に、 切り欠かれている領域、 欠 除部、 凹部等の形状は、 本発明の作用を変えない程度に変形すること は任意にできる。 産業上の利用可能性
以上、 詳述したように、 本発明によれば、 以下のような効果を奏す る。
本発明によれば、 低濃度 p型堆積膜内に形成された低濃度のゲー卜 領域を有する炭化ゲイ素縦型 M O S F E T.を高耐圧化することができ 、 低いオン抵抗、 かつ高耐圧の炭化ケィ素縦型 M O S F E Tの製造が 可能となる。
本発明によれば、 第 1伝導型の低濃度ベース領域の第 1伝導型の不 純物濃度が第 2伝導型の高濃度ゲート層の第 2伝導型の不純物濃度よ リも低くすることにより、 炭化ゲイ素縦型 M O S F E Tを高耐圧化す ることができる。
本発明によれば、 第 2の堆積膜内に選択的に形成された第 2伝導型 のゲート領域のゲート絶縁膜と接する部分の第 2伝導型の不純物濃度 を最適化することにより、 炭化ゲイ素縦型 M O S F E Tのオン抵抗を 低減することができる。
本発明によれば、 第 2の堆積膜内に選択的に形成された第 1伝導型 の低濃度ベース領域内の第 2伝導型の高濃度ゲー卜領域と接する部分 の第 1伝導型の不純物濃度を最適化することにより、 炭化ゲイ素縦型 M O S F E Tを高耐圧化することができる。
本発明によれば、 第 2伝導型の高濃度ゲート領域を第 1の堆積膜上 に形成した高濃度の第 2伝導型の炭化ゲイ素からなる第 3の堆積膜と したことにより、 ゲート領域並びに第 1伝導型の低濃度ベース領域内 の第 2伝導型の高濃度ゲー卜領域と接する部分の双方の不純物濃度を 低減することができる。
本発明によれば、 第 2伝導型の高濃度のゲート領域を前記第 1の堆 積膜内に形成したことにより、 ゲート領域並びに第 1伝導型の低濃度 ベース領域内の第 2伝導型の高濃度ゲ一卜層と接する部分の双方の不 純物濃度を低減することができる。
本発明によれば、 第 2の堆積膜上に形成されたゲート絶縁膜が、 少 なくとも第 2の堆積膜内に選択的に形成された第 1伝導型の低濃度べ —ス領域上に、 その他の領域よリ厚くなつている部分を有することに より、 ゲート絶縁膜と第 1伝導型の低濃度ベース領域との界面近傍が 高抵抗化せずオン抵抗が低減できる。
本発明によれば、 第 2の堆積膜内に選択的に形成された第 1伝導型 の低濃度ベース領域の表面上に、 少なくともゲート電極が除かれた部 分を有することにより、 ゲー卜絶縁膜と第 1伝導型の低濃度ベース領 域との界面近傍が高抵抗化せずオン抵抗が低減できる。
本発明によれば、 第 1伝導型の炭化ゲイ素基板表面の結晶学的面指 数が （ 1 1一 2 0 ) 面あるいは （0 0 0— 1 ) 面に対して平行な面で あるため、 ゲー卜絶縁膜とチャネル領域との界面準位密度が軽減し、 オン抵抗が低減できる。
本発明によれば、 低濃度のゲート領域と低濃度の第 1伝導型の低濃 度ベース領域を形成することができ、 低いオン抵抗でかつ高耐圧の炭 化ゲイ素縦型 M O S F E Tの製造を容易にすることができる。
本発明によれば、 第 2堆積膜の膜厚の下限は、 ェピタキシャル層の 品質限界により、 すなわち、 堆積される膜の厚さが 0 . 2 W m以下で は膜の結晶品質が悪く、 電子移動度が低くなる。 また、 前記膜厚の上 限は、 製造プロセスの難度により制限される。 すなわち、 第 1伝導型 の第 2領域の形成は、 第 2図 （ e ) と （ f ) 及び第 5図 （ e ) と （ f ) に示されているように、 第 2伝導型に堆積された堆積膜の表面から 第 1伝導型のドーパントイオンの注入により形成される （これを打ち 返しと呼ぶ） ので、 膜厚が最大 0. 7 mを超えると極めて高いエネ ルギ一の特殊なイオン注入が必要となり、 製作が難しくなる。
上部堆積膜における不純物濃度の上限 （5 X 1 015c m-3) は、 反 転型チャネル移動度が濃度に反比例して増大するので、 高い移動度に は不純物濃度は、 2 X 1 016 c m— 3以下であることが必要だが、 より 好ましくは 5 X 1 015 c m— 3以下が良い。 濃度の下限は、 製造プロセ スの制御可能限界により制限され、 1 X 1 015 c m_3以下の濃度制御 は極めて難しい。 また、 前記打ち返しイオン注入の注入量を少なくで きるので、 前記第 2の領域を低濃度化でき、 それによつてピンチ効果 増大により素子の高耐圧化が容易になる。

Claims

請 求 の 範 囲
1. 第 1伝導型の高濃度炭化ゲイ素基板 （ 1 ) 表面上に形成されて いる第 1伝導型の低濃度炭化ゲイ素からなる第 1 の堆積膜 （2 ) と、 前記第 1 の堆積膜 （ 2 ) 上に選択的に切り欠かれている第 1 の領域 を有する第 2伝導型の高濃度ゲート領域からなる第 2の堆積膜 （3 1 前記第 2の堆積膜 （ 3 1 ) 上に選択的に切り欠かれている前記第 1 の領域よリ幅が広い第 2の領域と第 1伝導型の高濃度ソース領域 （ 5 ) と第 2伝導型の低濃度ゲート領域からなる第 3の堆積膜 （3 2) と 前記第 1 の堆積膜 （ 2 ) に接し、 前記第 1の領域および第 2の領域 に形成されている第 1伝導型の低濃度ベース領域 （4) と、
少なくとも前記第 3の堆積膜 （3 2) の表面上に形成されたゲート 絶縁膜 （6 ) と、
前記ゲート絶縁膜 （ 6) を介して形成されたゲート電極 （7 ) と、 前記第 1伝導型の炭化ゲイ素基板の裏面に低抵抗接続されたドレイ ン電極 （ 1 0) と、
前記第 1伝導型の高濃度ソース領域 （5 ) および第 2伝導型の低濃 度ゲート領域 （ 3 2 ) の一部に低抵抗接続されているソース電極 （ 9 ) と、
からなることを特徴とする炭化ゲイ素半導体装置。
2. 前記第 3の堆積膜 （ 3 2 ) の厚さは、 0. 2 m〜 0. 7 m の範囲にあり、 かつ、 前記第 3の堆積膜 （ 3 2 ) 内に選択的に形成さ れた前記第 2伝導型の低濃度ゲート領域 （ 1 1 ) において、 前記ゲー 卜絶縁膜 （ 6) と接する部分の不純物濃度は、 l x 1 015 c m— 3より 高濃度で、 5 X 1 015 c m一3よリ低濃度であることを特徴とする請求 の範囲第 1項記載の炭化ゲイ素半導体装置。
3. 前記第 1伝導型の低濃度ベース領域 （4 ) における上面には、 前記ゲート絶縁膜 （6 ) と接する部分の少なくとも一部に凹部 （4 1 ) が設けられていることを特徴とする請求の範囲第 1項又は請求の範 囲第 2項記載の炭化ゲイ素半導体装置。
4. 前記第 1伝導型の低濃度ベース領域 （4) の不純物濃度は、 前 記第 2伝導型の高濃度ゲート領域 （3 1 ) の不純物濃度よりも低いこ とを特徴とする請求の範囲第 1項乃至請求の範囲第 3項のいずれか 1 項記載の炭化ゲイ素半導体装置。
5. 前記第 3の堆積膜 （3 2 ) 内に選択的に形成された前記第 2伝 導型の低濃度ゲート領域 （ 1 1 ) において、 前記ゲート絶縁膜 （6 ) と接する部分の不純物濃度は、 2 X 1 016 c m— 3以下であることを特 徴とする請求の範囲第 1項乃至請求の範囲第 4項のいずれか 1項記載 の炭化ケィ素半導体装置。
6. 前記第 3の堆積膜 （3 2 ) 内に選択的に形成された前記第 1伝 導型の低濃度ベース領域 （4) の不純物濃度は、 前記第 2伝導型の高 濃度ゲート領域 （3 1 ) と接する部分において、 4 X l 016c m一3以 下であることを特徴とする請求の範囲第 1項乃至請求の範囲第 5項の いずれか 1項記載の炭化ゲイ素半導体装置。
7. 前記第 2伝導型の高濃度ゲート領域 （3 1 ) は、 第 1の堆積膜 ( 2 ) 上に形成された炭化ゲイ素からなる第 2の堆積膜 （3 1 ) であ ることを特徴とする請求の範囲第 1項乃至請求の範囲第 6項のいずれ か 1項記載の炭化ゲイ素半導体装置。
8. 前記第 3の堆積膜 （3 2 ) 上に形成されたゲート絶縁膜 （6 ) は、 少なくとも前記第 3の堆積膜 （3 2 ) 内に選択的に形成された第 1伝導型の低濃度ベース領域 （4) 上において、 他の部分より厚くな つている部分を有することを特徴とする請求の範囲第 1項乃至請求の 範囲第 7項のいずれか 1項記載の炭化ゲイ素半導体装置。
9. 前記第 3の堆積膜 （3 2 ) 内に選択的に形成された第 1伝導型 のベース領域 （4) の表面上において、 ゲート電極 （7 ) は、 少なく とも一部が除かれていることを特徴とする請求の範囲第 1項乃至請求 の範囲第 8項のいずれか 1項記載の炭化ゲイ素半導体装置。
1 0. 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) 表面の結晶学的面指数 は、 （ 1 1 — 20) 面に対して平行な面であることを特徴とする請求 の範囲第 1項乃至請求の範囲第 9項のいずれか 1項記載の炭化ゲイ素 半導体装置。
1 1. 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) 表面の結晶学的面指数 は、 （000— 1 ) 面に対して平行な面であることを特徴とする請求 の範囲第 1項乃至請求の範囲第 1 0項のいずれか 1項記載の炭化ゲイ 素半導体装置。
1 2. 前記第 2伝導型の低濃度ゲート領域 （ 1 1 ) 内の前記ゲート絶 縁膜 （6) と接する部分には、 第 1伝導型の埋め込みチャネル領域 （ 9 1 ) を有することを特徴とする請求の範囲第 1項乃至請求の範囲第 1 1項のいずれか 1項記載の炭化ゲイ素半導体装置。
1 3. 第 1伝導型の高濃度炭化ゲイ素基板 （ 1 ) 表面上に形成されて いる第 1伝導型の低濃度炭化ゲイ素からなる下部堆積膜 （2) と、 前記第 1伝導型の低濃度炭化ケィ素が残されている第 1の領域を有 するように
前記下部堆積膜 （2) 内に選択的に形成された第 2伝導型の高濃度 ゲート領域 （3 1 ) と、
前記下部堆積膜 （2) 上に選択的に前記第 1の領域より幅が広い第 2領域からなる第 1伝導型の低濃度ベース領域 （4) と、 前記第 1伝 導型の高濃度ソース領域 （5) と、 第 2伝導型の低濃度ゲート領域 （ 1 1 ) とからなる上部堆積膜 （32) と、
少なくとも前記上部堆積膜 （32) の表面上に形成されたゲート絶 縁膜 （6) と、
前記ゲート絶縁膜 （6) を介して形成されたゲート電極 （7) と、 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) の裏面に低抵抗接続された ドレイン電極 （ 1 0) と、
前記第 1伝導型の高濃度ソース領域 （5) および第 2伝導型の低濃 度ゲート領域 （ 1 1 ) の一部に低抵抗接続されているソース電極 （ 9 からなることを特徴とする炭化ゲイ素半導体装置。
1 4. 前記上部堆積膜 （3 2 ) の厚さは、 0. 2 i m〜 0. 7 mの 範囲にあり、 かつ、 前記上部堆積膜 （3 2 ) 内に選択的に形成された 前記第 2伝導型の低濃度ゲート領域 （ 1 1 ) において、 前記ゲート絶 縁膜 （ 6) と接する部分の不純物濃度は、 1 X 1 015 c m_3より高濃 度で、 5 X 1 015 c m— 3より低濃度であることを特徴とする請求の範 囲第 1 3項記載の炭化ゲイ素半導体装置。
1 5. 前記第 1伝導型の低濃度ベース領域 （4 ) の不純物濃度は、 前 記第 2伝導型の高濃度ゲート領域 （3 1 ) の不純物濃度よりも低いこ とを特徴とする請求の範囲第 1 3項又は請求の範囲第 1 4項記載の炭 化ゲイ素半導体装置。
1 6. 前記上部堆積膜 （3 2 ) 内に選択的に形成された前記第 2伝導 型の低濃度ゲート領域 （ 1 1 ) において、 前記ゲート絶縁膜 （6 ) と 接する部分の不純物濃度は、 2 X 1 016 c m— 3以下であることを特徴 とする請求の範囲第 1 3項乃至請求の範囲第 1 5項のいずれか 1項記 載の炭化ゲイ素半導体装置。
1 7. 前記上部堆積膜 （3 2 ) は、 炭化ゲイ素からなることを特徴と する請求の範囲第 1 3項乃至請求の範囲第 1 6項のいずれか 1項記載 の炭化ゲイ素半導体装置。
1 8. 前記上部堆積膜 （3 2 ) 上に形成されたゲート絶縁膜 （6 ) は 、 少なくとも前記上部堆積膜 （3 2 ) 内に選択的に形成された第 1伝 導型の低濃度ベース領域 （4) 上において、 他の部分より厚くなつて いる部分を有することを特徴とする請求の範囲第 1 3項乃至請求の範 囲第 1 7項のいずれか 1項記載の炭化ゲイ素半導体装置。
1 9. 前記上部堆積膜 （3 2) 内に選択的に形成された第 1伝導型の 低濃度ベース領域 （4 ) の表面上において、 ゲート電極 （7 ) は、 少 なくとも一部が除かれていることを特徴とする請求の範囲第 1 3項乃 至請求の範囲第 1 8項のいずれか 1項記載の炭化ケィ素半導体装置。
20. 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) 表面の結晶学的面指数 は、 （ 1 1 — 20) 面に対して平行な面であることを特徴とする請求 の範囲第 1 3項乃至請求の範囲第 1 9項のいずれか 1項記載の炭化ケ ィ素半導体装置。
2 1. 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) 表面の結晶学的面指数 は、 （000— 1 ) 面に対して平行な面であることを特徴とする請求 の範囲第 1 3項乃至請求の範囲第 20項のいずれか 1項記載の炭化ケ ィ素半導体装置。
22. 前記第 2伝導型の低濃度ゲート領域 （ 1 1 ) 内の前記ゲート絶 縁膜 （6) と接する部分には、 第 1伝導型の埋め込みチャネル領域 （ 9 1 ) を有することを特徴とする請求の範囲第 1 3項乃至請求の範囲 第 2 1項のいずれか 1項記載の炭化ゲイ素半導体装置。
■
2 3. 第 1伝導型の高濃度炭化ゲイ素基板 （ 1 ) 表面上に第 1伝導型 の低濃度炭化ゲイ素からなる第 1の堆積膜 （2) を形成する工程と、 前記第 1の堆積膜 （2) 上に前記第 2伝導型の高濃度領域が選択的 に欠除した第 1の領域を有する第 2の堆積膜 （3 1 ) を形成する工程 と、
前記第 2の堆積膜 （3 1 ) 上および前記第 2の堆積膜 （3 1 ) が選 択的に欠除した第 1の領域に形成された第 2伝導型の低濃度領域から なる第 3の堆積膜 （3 2) を形成する工程と、
前記第 3の堆積膜 （32) に選択的に前記第 1の領域より幅を広く した第 2の領域が形成されるように、 前記第 1伝導型の低濃度炭化ケ ィ素からなる第 1の堆積膜 （2) に接し、 前記第 1の領域および第 2 の領域に第 1伝導型の低濃度ベース領域 （4) を形成し、 また、 前記 第 3の堆積膜 （32) に選択的に第 1伝導型の高濃度炭化ゲイ素から なるソース領域 （5) を形成する工程と、
少なくとも前記第 3の堆積膜 （3 2) の表面上にゲート絶縁膜 （6 ) を形成する工程と、 前記ゲート絶縁膜 （ 6) を介してゲート電極 （ 7 ) を形成する工程 と、
前記第 1伝導型の炭化ゲイ素基板 （ 1 ) の裏面に低抵抗接続される ドレイン電極 （ 1 0) を形成する工程と、
前記第 1伝導型の高濃度ソース領域 （5) および第 2伝導型の低濃 度ゲート領域 （ 1 1 ) の一部に低抵抗接続されるソース電極 （ 9) を 形成する工程と、
を少なくとも有することを特徴とする炭化ゲイ素半導体装置の製造 方法。
24. 前記第 1の堆積膜 （ 2) 上に前記第 2の堆積膜 （ 3 1 ) を形成 する工程と、
前記第 2の堆積膜 （ 3 1 ) 表面から前記第 1 の堆積膜 （2) に達す る トレンチ溝 （4 1 ) を形成する工程と、
前記第 2の堆積膜 （ 3 1 ) および前記トレンチ溝 （4 1 ) の上に第 3の堆積膜 （ 3 2) を形成する工程と、
前記第 3の堆積膜 （ 3 2) 内に前記第 1伝導型の低濃度ベース領域 (4) を形成するために選択的に第 1伝導型の不純物イオン注入を行 う工程と、
を有することを特徴とする請求の範囲第 23項記載の炭化ゲイ素半 導体装置の製造方法。
2 5. 第 1伝導型の高濃度炭化ゲイ素基板 （ 1 ) 表面上に第 1伝導型 の低濃度炭化ゲイ素からなる下部堆積膜 （2) を形成する工程と、 前記下部堆積膜 （ 2) 中に第 2伝導型の不純物領域 （ 3 1 ) を形成 する工程と、
前記第 2伝導型の不純物領域 （3 1 ) が形成されている下部堆積膜 ( 2) 上に第 2伝導型の低濃度ゲート領域 （ 1 1 ) となる上部堆積膜 ( 32) を形成する工程と、
前記上部堆積膜 （ 3 2) に第 1伝導型の高濃度ソース領域 （ 5) を 形成する工程と、 前記上部堆積膜 （32) に前記下部堆積膜 （2) に接する第 1伝導 型の低濃度ベース領域 （4) を形成する工程と、
少なく とも前記上部堆積膜 （ 32) の表面上にゲート絶縁膜 （6) を形成する工程と、
前記ゲート絶縁膜 （ 6) を介してゲート電極 （7 ) を形成する工程 前記第 1伝導型の炭化ゲイ素基板 （ 1 ) の裏面に低抵抗接続される ドレイン電極 （ 1 0) を形成する工程と、
前記第 1伝導型の高濃度ソース領域 （5) および第 2伝導型の低濃 度ゲート領域 （ 1 1 ) の一部に低抵抗接続されるソース電極 （ 9) を 形成する工程と、
を少なく とも有することを特徴とする炭化ゲイ素半導体装置の製造 方法。
2 6. 前記低濃度炭化ゲイ素からなる下部堆積膜 （ 2) に高濃度の第 2伝導型の不純物イオン注入により形成し、 その上に上部堆積膜 （ 3 2) を形成する工程と、
前記上部堆積膜 （3 2) 内に前記第 1伝導型の低濃度ベース領域 （ 4) を形成するために選択的に第 1伝導型の不純物イオン注入を行う 工程と、
を有することを特徴とする請求の範囲第 25項記載の炭化ゲイ素半 導体装置の製造方法。
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