JPWO2016132987A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JPWO2016132987A1
JPWO2016132987A1 JP2017500629A JP2017500629A JPWO2016132987A1 JP WO2016132987 A1 JPWO2016132987 A1 JP WO2016132987A1 JP 2017500629 A JP2017500629 A JP 2017500629A JP 2017500629 A JP2017500629 A JP 2017500629A JP WO2016132987 A1 JPWO2016132987 A1 JP WO2016132987A1
Authority
JP
Japan
Prior art keywords
region
main surface
silicon carbide
concentration
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017500629A
Other languages
English (en)
Other versions
JP6610653B2 (ja
Inventor
光亮 内田
光亮 内田
透 日吉
透 日吉
和田　圭司
圭司 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2016132987A1 publication Critical patent/JPWO2016132987A1/ja
Application granted granted Critical
Publication of JP6610653B2 publication Critical patent/JP6610653B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

炭化珪素半導体装置（１）は、炭化珪素基板（１０）と、ゲート絶縁膜（１５）とを備える。炭化珪素基板（１０）は、第１主面（１０ａ）と、第１主面（１０ａ）と反対側の第２主面（１０ｂ）とを有する。ゲート絶縁膜（１５）は、第１主面（１０ａ）上に設けられている。炭化珪素基板（１０）は、ｐ型を有する第１ボディ領域（１３ａ）と、ｐ型を有する第２ボディ領域（１３ｂ）と、第１ボディ領域（１３ａ）と第２ボディ領域（１３ｂ）とに挟まれて設けられ、かつｎ型を有するＪＦＥＴ領域（２）とを含む。ＪＦＥＴ領域（２）は、ｐ型を付与可能な第１不純物と、ｎ型を付与可能な第２不純物との双方を有する。第２不純物の濃度は、第１不純物の濃度よりも高い。ゲート絶縁膜（１５）の絶縁破壊を抑制可能な炭化珪素半導体装置（１）を提供する。

Description

本開示は、炭化珪素半導体装置に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。
炭化珪素基板は、たとえば昇華再結晶法により製造される。しかしながら、炭化珪素基板には、通常転位が含まれており、当該転位を全く含まない炭化珪素基板を製造することは現時点では極めて困難である。特開２０１３−３４００７号公報（特許文献１）は、炭化珪素エピタキシャル層中の螺旋転位に起因したシャローピットに連結したステップバンチングの線密度が５ｍｍ-1である炭化珪素エピタキシャルウェハを開示している。
Ｍａｋｏｔｏ Ｋｉｔａｂａｔａｋｅ、外８名，”Ｅｌｅｃｔｒｉｃａｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ Ａｆｆｅｃｔｅｄ ｂｙ Ｄｅｆｅｃｔｓ Ａｎａｌｙｚｅｄ ｂｙ ｔｈｅ Ｉｎｔｅｇｒａｔｅｄ Ｅｖａｌｕａｔｉｏｎ Ｐｌａｔｆｏｒｍ ｆｏｒ ＳｉＣ ｅｐｉｔａｘｉａｌ ｆｉｌｍｓ”，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，２０１４，Ｖｏｌｓ．７７８−７８０，ｐ．９７９−９８４（非特許文献１）は、炭化珪素エピタキシャル膜に存在する欠陥によって影響を受ける電気特性および信頼性を評価する方法を開示している。
特開２０１３−３４００７号公報
本開示の一態様の目的は、ゲート絶縁膜の絶縁破壊を抑制可能な炭化珪素半導体装置を提供することである。
本開示の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備える。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ゲート絶縁膜は、第１主面上に設けられている。炭化珪素基板は、第１主面においてゲート絶縁膜と接し、かつ第１導電型を有する第１ボディ領域と、第１主面においてゲート絶縁膜と接し、かつ第１導電型を有する第２ボディ領域と、第１ボディ領域と第２ボディ領域とに挟まれて設けられ、かつ第１導電型とは異なる第２導電型を有するＪＦＥＴ領域とを含む。ＪＦＥＴ領域は、第１導電型を付与可能な第１不純物と、第２導電型を付与可能な第２不純物との双方を有する。第２不純物の濃度は、第１不純物の濃度よりも高い。第１導電型はｐ型である。第２導電型はｎ型である。
本開示の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを備える。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。ゲート絶縁膜は、第１主面上に設けられている。炭化珪素基板は、第１主面においてゲート絶縁膜と接し、かつ第１導電型を有する第１ボディ領域と、第１主面においてゲート絶縁膜と接し、かつ第１導電型を有する第２ボディ領域と、第１導電型とは異なる第２導電型を有するドリフト領域と、第１主面と平行な方向において第１ボディ領域と第２ボディ領域とに挟まれ、第１主面と垂直な方向においてゲート絶縁膜とドリフト領域とに挟まれ、かつ第２導電型を有するＪＦＥＴ領域とを含む。ＪＦＥＴ領域およびドリフト領域は、第２導電型を付与可能な不純物を有する。第１主面における貫通転位の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である。ＪＦＥＴ領域が含む不純物の濃度は、ドリフト領域が含む不純物の濃度よりも低い。第１導電型はｐ型である。第２導電型はｎ型である。
上記によれば、ゲート絶縁膜の絶縁破壊を抑制可能な炭化珪素半導体装置を提供することができる。
実施の形態１および２に係る炭化珪素半導体装置の縦断面模式図であり、図２のＩ−Ｉ線矢視図に相当する。 実施の形態１および２に係る炭化珪素半導体装置を示す横断面模式図であり、図１のＩＩ−ＩＩ線矢視図に相当する。 実施の形態１に係るＪＦＥＴ領域およびドリフト領域におけるドーピング濃度と、第１主面に対して垂直な方向に沿った位置との関係を示す図である。 実施の形態１に係るＪＦＥＴ領域の第１変形例におけるｐ型不純物の濃度と、第１主面に対して垂直な方向に沿った位置との関係を示す図である。 実施の形態１に係るＪＦＥＴ領域の第２変形例におけるｐ型不純物の濃度と、第１主面に対して垂直な方向に沿った位置との関係を示す図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す縦断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す横断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す縦断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す横断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す横断面模式図である。 実施の形態２に係るＪＦＥＴ領域およびドリフト領域におけるｎ型不純物の濃度と、第１主面に対して垂直な方向に沿った位置との関係を示す図である。 実施の形態２に係るＪＦＥＴ領域およびドリフト領域の変形例におけるｎ型不純物の濃度と、第１主面に対して垂直な方向に沿った位置との関係を示す図である。 図２の変形例を示す図である。
たとえば平面型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜は、ゲート電極とＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域とに挟まれて設けられている。そのため、ドレイン電極とソース電極との間に電圧が印加されると、ＪＦＥＴ領域上のゲート絶縁膜の部分に電界が集中する。トランジスタがＯＦＦ状態の場合、ソース電極がグランド電位（０Ｖ）であり、ドレイン電極にはたとえば１７００Ｖが印加され、ゲート電極はグランド電位（０Ｖ）となっている。そのため、ゲート電極とソース電極との間には１７００Ｖ程度の電位差が生じている。つまり、トランジスタがＯＦＦ状態の場合、ゲート絶縁膜には電界が集中している。結果として、ＪＦＥＴ領域上のゲート絶縁膜の部分において絶縁破壊が発生しやすくなる。
そこで発明者らは、ＪＦＥＴ領域における実効的なキャリア濃度を低減することで、ＪＦＥＴ領域上に設けられたゲート絶縁膜に印加される電界強度を低減することを考え出した。
［本開示の実施形態の説明］
次に本開示の実施態様を列記して説明する。
（１）本開示の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５とを備える。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。ゲート絶縁膜１５は、第１主面１０ａ上に設けられている。炭化珪素基板１０は、第１主面１０ａにおいてゲート絶縁膜１５と接し、かつ第１導電型を有する第１ボディ領域１３ａと、第１主面１０ａにおいてゲート絶縁膜１５と接し、かつ第１導電型を有する第２ボディ領域１３ｂと、第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれて設けられ、かつ第１導電型とは異なる第２導電型を有するＪＦＥＴ領域２とを含む。ＪＦＥＴ領域２は、第１導電型を付与可能な第１不純物と、第２導電型を付与可能な第２不純物との双方を有する。第２不純物の濃度は、第１不純物の濃度よりも高い。第１導電型はｐ型である。第２導電型はｎ型である。
上記（１）に係る炭化珪素半導体装置１によれば、ＪＦＥＴ領域２は、第１導電型を付与可能な第１不純物と、第２導電型を付与可能な第２不純物との双方を有している。これにより、異なる導電型のキャリアを相殺することで、ＪＦＥＴ領域内の実効的なキャリア濃度を低減することができる。それゆえ、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制することができる。
（２）上記（１）に係る炭化珪素半導体装置１において、第１主面１０ａにおける貫通転位３の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下であってもよい。
第１主面１０ａに貫通転位３が存在している場合、貫通転位３付近に形成されるゲート絶縁膜１５の部分には、特に電界が集中しやすい。電界集中の一つの原因としては、ゲート絶縁膜１５を形成する工程において主面１０ａを熱酸化する際に、貫通転位３に起因するピットが増大し、当該ピット付近に電界が集中することが推定される。電界集中の別の原因としては、当該ピット付近におけるゲート絶縁膜１５の厚みが不均一になり、薄いゲート絶縁膜１５の部分において絶縁破壊が発生している可能性もある。貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である第１主面１０ａ上にゲート絶縁膜１５を設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１において、第１不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて増加していてもよい。これにより、第１主面１０ａ側のキャリア濃度を低減しつつ、第２主面１０ｂ側のキャリア濃度を高く維持することができるので、オン抵抗を低く維持することができる。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１において、第１不純物は、アルミニウムであってもよい。アルミニウムは他の第１不純物よりも拡散しづらいので、精度良く第１主面１０ａ近傍のキャリア濃度を低減することができる。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１において、第２不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であってもよい。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１において、炭化珪素基板１０は、第１主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第１セル領域ＣＬ１と、多角形の一辺Ｍ１２ａを共有し、かつ第１主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第２セル領域ＣＬ２とを含む。ＪＦＥＴ領域２は、一辺Ｍ１２ａの端部Ｃ０を含んでいてもよい。これにより、電界が集中しやすい端部Ｃ０上におけるゲート絶縁膜１５の部分の絶縁破壊を抑制することができる。
（７）本開示の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５とを備える。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。ゲート絶縁膜１５は、第１主面１０ａ上に設けられている。炭化珪素基板１０は、第１主面１０ａにおいてゲート絶縁膜１５と接し、かつ第１導電型を有する第１ボディ領域１３ａと、第１主面１０ａにおいてゲート絶縁膜１５と接し、かつ第１導電型を有する第２ボディ領域１３ｂと、第１導電型とは異なる第２導電型を有するドリフト領域１２と、第１主面１０ａと平行な方向において第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれ、第１主面１０ａと垂直な方向においてゲート絶縁膜１５とドリフト領域１２とに挟まれ、かつ第２導電型を有するＪＦＥＴ領域２とを含む。ＪＦＥＴ領域２およびドリフト領域１２は、第２導電型を付与可能な不純物を有する。第１主面１０ａにおける貫通転位３の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である。ＪＦＥＴ領域２が含む不純物の濃度は、ドリフト領域１２が含む不純物の濃度よりも低い。第１導電型はｐ型である。第２導電型はｎ型である。
上記（７）に係る炭化珪素半導体装置１によれば、ＪＦＥＴ領域２が含む不純物の濃度は、ドリフト領域１２が含む不純物の濃度よりも低い。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。また貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である第１主面１０ａ上にゲート絶縁膜１５を設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
（８）上記（７）に係る炭化珪素半導体装置１において、ＪＦＥＴ領域２が含む不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であってもよい。
（９）上記（７）または（８）に係る炭化珪素半導体装置１において、ＪＦＥＴ領域２内において、不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。
（１０）上記（７）〜（９）のいずれかに係る炭化珪素半導体装置１において、ドリフト領域１２内において、不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。
［本開示の実施形態の詳細］
以下、図面に基づいて本開示の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本開示の実施の形態１に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴ１の構成について説明する。
図１に示されるように、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０と、層間絶縁膜２２と、ソース配線１９とを主に有している。
炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に配置された炭化珪素エピタキシャル層２４とを主に有している。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板１１は、たとえば窒素などのｎ型不純物を含んでおり、ｎ型（第２導電型）の導電型を有する。炭化珪素基板１０は、炭化珪素エピタキシャル層２４により構成される第１主面１０ａと、第１主面１０ａと反対側に位置し、炭化珪素単結晶基板１１により構成される第２主面１０ｂとを有する。炭化珪素基板１０の第１主面１０ａは、たとえば｛０００１｝面から８°以下程度オフした面であり、好ましくは（０００１）面から８°以下程度オフした面である。炭化珪素エピタキシャル層２４は、ボディ領域１３と、ＪＦＥＴ領域２と、ドリフト領域１２と、ソース領域１４と、コンタクト領域１８とを主に有している。
ボディ領域１３は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含んでおり、ｐ型（第１導電型）の導電型を有する。ボディ領域１３が含むｐ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。図１および図２に示されるように、ボディ領域１３は、第１ボディ領域１３ａと、第２ボディ領域１３ｂと、第３ボディ領域１３ｃとを有している。第１ボディ領域１３ａと、第２ボディ領域１３ｂと、第３ボディ領域１３ｃとは、第１主面１０ａにおいてゲート絶縁膜１５と接する。
ＪＦＥＴ領域２は、ｐ型（第１導電型）を付与可能な第１不純物と、ｎ型（第２導電型）を付与可能な第２不純物との双方を有する。第１不純物は、たとえばアルミニウムまたはホウ素などのｐ型不純物である。第２不純物は、たとえば窒素またはリンなどのｎ型不純物である。ＪＦＥＴ領域２内において、第２不純物の濃度は、第１不純物の濃度よりも高い。そのため、ＪＦＥＴ領域２は、ｐ型とは異なるｎ型の導電型を有する。
図１および図２に示されるように、ＪＦＥＴ領域２は、第１ＪＦＥＴ領域２ａと、第２ＪＦＥＴ領域２ｂと、第３ＪＦＥＴ領域２ｃとを有している。図１に示されるように、ＪＦＥＴ領域２は、第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれている。図２に示されるように、ＪＦＥＴ領域２は、第３ボディ領域１３ｃと第２ボディ領域１３ｂとに挟まれている。
ドリフト領域１２は、たとえば窒素などのｎ型不純物（第２不純物）を有しており、ｎ型の導電型を有する。ドリフト領域１２は、ＪＦＥＴ領域２と連続的に形成されている。ドリフト領域１２が含むｎ型不純物の濃度は、ＪＦＥＴ領域２が含むｎ型不純物の濃度とほぼ同じである。ドリフト領域１２は、ＪＦＥＴ領域２と炭化珪素単結晶基板１１とに挟まれ、かつボディ領域１３と炭化珪素単結晶基板１１とに挟まれていている。ドリフト領域１２は、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂと、第３ドリフト領域１２ｃとを有している。
図３において、縦軸はＪＦＥＴ領域２およびドリフト領域１２における第１不純物または第２不純物のドーピング濃度を示しており、横軸は図１の矢印と平行な方向に沿った位置を示している。横軸において、位置０は、第１主面１０ａ上の辺Ｍ１２ａに対応し、位置ａ２は、炭化珪素単結晶基板１１の表面１１ａに対応する。つまり、位置０は、炭化珪素エピタキシャル層２４の表面側であり、位置ａ２は、炭化珪素エピタキシャル層２４の裏面側である。図３において、ＮDはドナー濃度（つまり第２不純物の濃度）を示しており、ＮAはアクセプタ濃度（つまり第１不純物の濃度）を示している。図３に示されるように、ＪＦＥＴ領域２内およびドリフト領域１２内において、第２不純物の濃度はほぼ一定である。ＪＦＥＴ領域２およびドリフト領域１２における第２不純物の濃度ｂ２は、たとえば６×１０15ｃｍ-3であり、好ましくは１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。ＪＦＥＴ領域２およびドリフト領域１２における不純物の濃度（ＮD−ＮA）が低いと、ゲート絶縁膜１５の電界強度が低くなる。そのため、ＪＦＥＴ領域２およびドリフト領域１２における不純物の濃度（ＮD−ＮA）は低い方が好ましい。
図３に示されるように、ＪＦＥＴ領域２において、第２不純物の濃度は、第１不純物の濃度よりも高い。好ましくは、ＪＦＥＴ領域２内の全ての部分において、第２不純物の濃度は、第１不純物の濃度よりも高い。好ましくは、ＪＦＥＴ領域２内において、第２不純物の濃度の最大値は、第１不純物の濃度の最大値よりも高い。図３に示されるように、第１不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて増加していてもよい。第１不純物の濃度の最大値は、第１主面１０ａに位置してもよいし、第１主面１０ａよりも第２主面１０ｂ側に位置していてもよい。第１不純物の濃度の最大値ｂ１は、たとえば３×１０15ｃｍ-3以上５×１０15ｃｍ-3以下である。
図４に示されるように、第１主面１０ａに対して垂直な方向において、第１不純物の濃度が最大値を示す位置ａ３は、ＪＦＥＴ領域２とドリフト領域１２との境界と、第１主面１０ａとの間に位置してもよい。第１主面１０ａにおける第１不純物の濃度ｂ１は、位置ａ３における第１不純物の濃度ｂ３よりも低くてもよい。つまり、ＪＦＥＴ領域２は、第２主面１０ｂから第１主面１０ａに向かうにつれて第１不純物の濃度が増加する第１部分Ｐ１と、第２主面１０ｂから第１主面１０ａに向かうにつれて第１不純物の濃度が減少する第２部分Ｐ２とを有していてよい。第２部分Ｐ２は、第１主面１０ａを構成してもよい。たとえば、１回のイオン注入を行うことにより、図４に示すような第１不純物の濃度プロファイルが得られる。
図５に示されるように、ＪＦＥＴ領域２は、第２主面１０ｂから第１主面１０ａに向かうにつれて第１不純物の濃度が増加する第１部分Ｐ１と、第２主面１０ｂから第１主面１０ａに向かうにつれて第１不純物の濃度が一定である第３部分Ｐ３とを有していてよい。第３部分Ｐ３は、第１主面１０ａを構成してもよい。たとえば、注入エネルギーを変化させた多段階のイオン注入を行うことにより、図５に示すような第１不純物の濃度プロファイルが得られる。図５において破線で示すプロファイルは、注入エネルギーの異なるプロファイルを示している。
ソース領域１４は、リンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４が含むｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。ソース領域１４は、ボディ領域１３によりＪＦＥＴ領域２およびドリフト領域１２の双方から離間されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高い。図１および図２に示されるように、ソース領域１４は、第１ソース領域１４ａと、第２ソース領域１４ｂと、第３ソース領域１４ｃとを有している。
コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８が含むｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８は、第１コンタクト領域１８ａと、第２コンタクト領域１８ｂと、第３コンタクト領域１８ｃとを有している。なお、上記ｎ型不純物およびｐ型不純物の元素、濃度および各領域の導電型は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。
図１および図２に示されるように、炭化珪素基板１０は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とを有している。図２に示されるように、平面視（第１主面１０ａに対して垂直な方向に沿って見た場合）において、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３との各々は、多角形の外形を有する。多角形とは、たとえば六角形であり、好ましくは正六角形である。平面視において、第１セル領域ＣＬ１は、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とに接する。第２セル領域ＣＬ２は、第１セル領域ＣＬ１と、第３セル領域ＣＬ３とに接する。第３セル領域ＣＬ３は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２とに接する。
第１セル領域ＣＬ１および第２セル領域ＣＬ２は、多角形の一辺Ｍ１２ａを共有している。第２セル領域ＣＬ２および第３セル領域ＣＬ３は、多角形の一辺Ｍ２３ａを共有している。第３セル領域ＣＬ３および第１セル領域ＣＬ１は、多角形の一辺Ｍ１３ａを共有している。辺Ｍ１２ａと、辺Ｍ２３ａと、辺Ｍ１３ａとは、三重点Ｃ０を共有する。第１ＪＦＥＴ領域２ａは、辺Ｍ１２ａにおいて第２ＪＦＥＴ領域２ｂと接する。第２ＪＦＥＴ領域２ｂは、辺Ｍ２３ａにおいて第３ＪＦＥＴ領域２ｃと接する。第３ＪＦＥＴ領域２ｃは、辺Ｍ１３ａにおいて第１ＪＦＥＴ領域２ａと接する。
図２に示されるように、ＪＦＥＴ領域２は、多角形の一辺Ｍ１２ａを含む。好ましくは、ＪＦＥＴ領域２は、一辺Ｍ１２ａの端部Ｃ０を含む。一辺Ｍ１２ａは、第１ＪＦＥＴ領域２ａと第２ＪＦＥＴ領域２ｂとの境界に位置する。図２に示されるように、ＪＦＥＴ領域２は、多角形の一辺Ｍ１２ａ、Ｍ２３ａ、Ｍ１３ａと、三重点Ｃ０とを含んでもよい。三重点Ｃ０は、第１ＪＦＥＴ領域２ａと、第２ＪＦＥＴ領域２ｂと、第３ＪＦＥＴ領域２ｃとが接する点に位置する。
第１セル領域ＣＬ１は、第１ＪＦＥＴ領域２ａと、第１ドリフト領域１２ａと、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとを有する。平面視において、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとは、六角形の外形を有する。第１コンタクト領域１８ａは、第１ソース領域１４ａに取り囲まれている。第１ソース領域１４ａは、第１ボディ領域１３ａに取り囲まれている。第１ボディ領域１３ａは、第１ＪＦＥＴ領域２ａに取り囲まれている。第１ソース領域１４ａは、第１ボディ領域１３ａによって第１ＪＦＥＴ領域２ａおよび第１ドリフト領域１２ａから隔てられている。
第２セル領域ＣＬ２は、第２ＪＦＥＴ領域２ｂと、第２ドリフト領域１２ｂと、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとを有する。平面視において、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとは、六角形の外形を有する。第２コンタクト領域１８ｂは、第２ソース領域１４ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂに取り囲まれている。第２ボディ領域１３ｂは、第２ＪＦＥＴ領域２ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂによって第２ＪＦＥＴ領域２ｂおよび第２ドリフト領域１２ｂから隔てられている。
第３セル領域ＣＬ３は、第３ＪＦＥＴ領域２ｃと、第３ドリフト領域１２ｃと、第３ボディ領域１３ｃと、第３ソース領域１４ｃと、第３コンタクト領域１８ｃとを有する。平面視において、第３ボディ領域１３ｃと、第３ソース領域１４ｃと、第３コンタクト領域１８ｃは、六角形の外形を有する。第３コンタクト領域１８ｃは、第３ソース領域１４ｃに取り囲まれている。第３ソース領域１４ｃは、第３ボディ領域１３ｃに取り囲まれている。第３ボディ領域１３ｃは、第３ＪＦＥＴ領域２ｃに取り囲まれている。第３ソース領域１４ｃは、第３ボディ領域１３ｃによって第３ＪＦＥＴ領域２ｃおよび第３ドリフト領域１２ｃから隔てられている。
図２に示されるように、平面視において、第１コンタクト領域１８ａ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ｃの外形は、それぞれ、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの外形の相似形であってもよい。同様に、平面視において、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの外形は、それぞれ、第１ボディ領域１３ａ、第２ボディ領域１３ｂおよび第３ボディ領域１３ｃの外形の相似形であってもよい。なお、第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれた部分と、第１ボディ領域１３ａと第３ボディ領域１３ｃとに挟まれた部分と、第２ボディ領域１３ｂと第３ボディ領域１３ｃとに挟まれた部分とはＪＦＥＴ領域２を形成する。
図１に示されるように、ゲート絶縁膜１５は、炭化珪素基板１０の第１主面１０ａ上に設けられている。ゲート絶縁膜１５は、第１主面１０ａにおいて、ボディ領域１３と、ソース領域１４と、ＪＦＥＴ領域２とに接している。具体的には、ゲート絶縁膜１５は、第１主面１０ａにおいて、第１ソース領域１４ａと、第１ボディ領域１３ａと、第１ＪＦＥＴ領域２ａと、第２ソース領域１４ｂと、第２ボディ領域１３ｂと、第２ＪＦＥＴ領域２ｂと、第３ソース領域１４ｃと、第３ボディ領域１３ｃと、第３ＪＦＥＴ領域２ｃとに接する。ゲート絶縁膜１５と接するボディ領域１３の部分には、チャネル領域ＣＨが形成可能に構成されている。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜１５の厚みは、たとえば４０ｎｍ以上５０ｎｍ以下である。
ゲート電極２７は、チャネル領域ＣＨに対面して設けられている。ゲート電極２７は、たとえば不純物がドープされたポリシリコンを含む材料により構成されている。ゲート電極２７は、ゲート絶縁膜１５上に設けられている。ゲート電極２７は、ソース領域１４と、ボディ領域１３と、ＪＦＥＴ領域２とに対面して設けられている。層間絶縁膜２２は、ゲート絶縁膜１５と、ゲート電極２７とに接して設けられている。層間絶縁膜２２は、ゲート電極２７を覆うように設けられており、ゲート電極２７とソース電極１６との間を電気的に絶縁している。層間絶縁膜２２は、たとえば二酸化珪素を含む材料により構成されている。
ソース電極１６は、第１ソース電極１６ａと、第２ソース電極１６ｂと、第３ソース電極とを有する。第１ソース電極１６ａは、炭化珪素基板１０の第１主面１０ａにおいて、第１ソース領域１４ａと、第１コンタクト領域１８ａとに接している。同様に、第２ソース電極１６ｂは、第１主面１０ａにおいて、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとに接している。同様に、第３ソース電極は、第１主面１０ａにおいて、第３ソース領域１４ｃと、第３コンタクト領域１８ｃとに接している。ソース電極１６は、たとえばアルミニウムを含む材料からなる。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。ソース配線１９はソース電極１６と接して設けられている。ソース配線１９は、層間絶縁膜２２を覆うように設けられている。
ドレイン電極２０は、炭化珪素基板１０の第２主面１０ｂに接して設けられている。ドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型の炭化珪素単結晶基板１１とオーミックコンタクト可能な材料から構成されており、炭化珪素単結晶基板１１と電気的に接続されている。
第１主面１０ａにおける貫通転位３の密度は、たとえば１００ｃｍ-2以上１００００ｃｍ-2以下である。貫通転位３の密度の上限値は、たとえば５０００ｃｍ-2であってもよい。貫通転位３の密度の下限値は、たとえば２００ｃｍ-2であってもよい。貫通転位３は、たとえば貫通刃状転位と、貫通螺旋転位とを含む。貫通転位３は、たとえば炭化珪素基板１０の第１主面１０ａから第２主面１０ｂまで延伸している。つまり、貫通転位３は、炭化珪素エピタキシャル層２４と、炭化珪素単結晶基板１１とに形成されている。貫通転位３は、ドリフト領域１２と、ＪＦＥＴ領域２とを貫通していてもよい。ゲート絶縁膜１５の絶縁破壊抑制の観点から、ゲート絶縁膜１５に接するＪＦＥＴ領域２の表面における貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下であってもよい。
次に、貫通転位の密度の測定方法について説明する。
まず樹脂パッケージに覆われた炭化珪素半導体装置を発煙硝酸に浸漬することにより、樹脂パッケージが除去される。次に、Ａｌ（アルミニウム）配線と、Ｃｕ（銅）リードフレームとが、ＨＣｌ（塩酸）により除去される。層間絶縁膜２２、ゲート電極２７およびゲート絶縁膜１５は、ＨＮＯ3（硝酸）とＨＦ（フッ酸）との混合液により除去される。以上により、炭化珪素基板１０の第１主面１０ａが露出する。なお、半導体チップが樹脂パッケージに覆われていない場合は、樹脂パッケージの除去工程は不要である。
次に、炭化珪素基板１０の第１主面１０ａが、溶融ＫＯＨ（水酸化カリウム）によりエッチングされる。ＫＯＨの濃度は、たとえば１００％である。ＫＯＨの温度は、たとえば５００℃である。エッチング時間は、たとえば５分である。炭化珪素基板１０は、たとえば数百ｎｍ程度エッチングされる。以上のようにして、貫通転位に起因するエッチピットが形成される。
次に、オリンパス製工業用検査顕微鏡（ＭＸ５１）を用いて、エッチピットが観察される。顕微鏡倍率は、たとえば５００倍以上１０００倍以下である。明視野よりも暗視野の方が観察に適している。検査範囲は、たとえば１ｃｍ×１ｃｍよりも大きい方が望ましい。平面視において、六角形の外形を有するエッチピットが貫通転位と判断される。つまり、エッチピットの面密度を測定することにより、貫通転位の密度が求められる。
次に、ＭＯＳＦＥＴの動作について説明する。図１に示されるように、ゲート電極２７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するボディ領域１３とＪＦＥＴ領域２との間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ゲート絶縁膜１５に対応するチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とＪＦＥＴ領域２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。
次に、図２の変形例の構成について説明する。
図１４に示されるように、平面視において、第１セル領域ＣＬ１と、第２セル領域ＣＬ２の各々は、ストライプ状のセルであってもよい。言い換えれば、第１セル領域ＣＬ１と、第２セル領域ＣＬ２との各々は、長方形の外形を有していてもよい。第１セル領域ＣＬ１および第２セル領域ＣＬ２は、長方形の一辺Ｍ１２ａを共有している。第１ＪＦＥＴ領域２ａは、一辺Ｍ１２ａにおいて第２ＪＦＥＴ領域２ｂと接する。
第１セル領域ＣＬ１は、第１ＪＦＥＴ領域２ａと、第１ドリフト領域１２ａと、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとを有する。平面視において、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとは、長方形の外形を有する。第１コンタクト領域１８ａは、一対の第１ソース領域１４ａに挟まれている。第１ソース領域１４ａは、第１ボディ領域１３ａと第１コンタクト領域１８ａとに挟まれている。第１ボディ領域１３ａは、第１ＪＦＥＴ領域２ａと第１ソース領域１４ａとに挟まれている。
第２セル領域ＣＬ２は、第２ＪＦＥＴ領域２ｂと、第２ドリフト領域１２ｂと、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとを有する。平面視において、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとは、長方形の外形を有する。第２コンタクト領域１８ｂは、一対の第２ソース領域１４ｂに挟まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂと第２コンタクト領域１８ｂとに挟まれている。第２ボディ領域１３ｂは、第２ＪＦＥＴ領域２ｂと第２ソース領域１４ｂとに挟まれている。第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれた部分はＪＦＥＴ領域２を構成する。
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず炭化珪素基板を準備する工程（Ｓ１０：図６）が実施される。具体的には、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上にエピタキシャル成長によりｎ型の炭化珪素エピタキシャル層２４が形成される。炭化珪素エピタキシャル層２４は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素エピタキシャル層２４が含むｎ型不純物の濃度は、たとえば１×１０16ｃｍ-3以下である。炭化珪素エピタキシャル層２４は、第１主面１０ａを構成する。炭化珪素単結晶基板１１は、第２主面１０ｂを構成する。第１主面１０ａは、たとえば（０００１）面から８°以下程度オフした面であってもよい。
図７に示されるように、炭化珪素単結晶基板１１は、貫通転位３を含む。炭化珪素単結晶基板１１の表面１１ａ上に炭化珪素エピタキシャル層２４を成長させる際、炭化珪素単結晶基板１１に存在していた貫通転位３が炭化珪素エピタキシャル層２４に引き継がれる。貫通転位３は、第１主面１０ａに露出する。第１主面１０ａに露出する貫通転位３の密度は、たとえば１００ｃｍ-2以上１００００ｃｍ-2以下である。複数の炭化珪素基板から上記の貫通転位密度を有する炭化珪素基板１０を選別して炭化珪素基板１０が準備されてもよい。
次に、炭化珪素エピタキシャル層２４の第１主面１０ａに対してイオン注入が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層２４に対してイオン注入される。これにより、第１ボディ領域１３ａと、第２ボディ領域１３ｂと、第３ボディ領域１３ｃとが形成される。次に、第１ボディ領域１３ａ、第２ボディ領域１３ｂおよび第３ボディ領域１３ｃの各々に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃが形成される。次に、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの各々に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、第１コンタクト領域１８ａ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ｃが形成される。第１ボディ領域１３ａと、第２ボディ領域１３ｂとに挟まれた領域は、ＪＦＥＴ領域２となる（図８参照）。
次に、第１主面１０ａ上にマスク層４が形成される。マスク層４は、ＪＦＥＴ領域２上に開口を有する。図９に示されるように、ＪＦＥＴ領域２に対して、たとえばアルミニウムなどのｐ型不純物が矢印の方向にイオン注入される。イオン注入される領域の幅は、たとえばＪＦＥＴ領域２の幅とほぼ同じになるように調整される。好ましくは、ｐ型不純物は、ボディ領域１３から０．２μｍ以上内側に注入される。具体的には、ｐ型不純物は、第１ボディ領域１３ａの端部１３ａ１から辺Ｍ１２ａに向かって０．２μｍ以上離れた領域であって、かつ第２ボディ領域１３ｂの端部１３ｂ１から辺Ｍ１２ａに向かって０．２μｍ以上離れた領域に注入される。ＪＦＥＴ領域２にイオン注入されるｐ型不純物の濃度は、ＪＦＥＴ領域２が含むｎ型不純物の濃度よりも低い。次に、マスク層４が第１主面１０ａから除去される。
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これによりイオン注入された不純物が活性化する。
次に、ゲート絶縁膜を形成する工程（Ｓ２０：図６）が実施される。炭化珪素基板１０が、たとえば酸素雰囲気中において１３００℃程度で１時間程度加熱される。これにより、炭化珪素基板１０の第１主面１０ａ上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、ＪＦＥＴ領域２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とに接して形成される（図１０参照）。
次に、窒素アニール工程が実施されてもよい。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。次に、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施されてもよい。たとえばアルゴン雰囲気中において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
次に、ゲート電極を形成する工程（Ｓ３０：図６）が実施される。たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物が添加されたポリシリコンからなるゲート電極２７がゲート絶縁膜１５上に形成される。ゲート電極２７は、ゲート絶縁膜１５に接するように形成される。
次に、層間絶縁膜を形成する工程（Ｓ４０：図６）が実施される。たとえばＣＶＤ法により、二酸化珪素を含む材料からなる層間絶縁膜２２が、ゲート電極２７を覆い、かつゲート絶縁膜１５に接して形成される。
次に、ソース電極を形成する工程（Ｓ５０：図６）が実施される。たとえばエッチングによりソース電極１６を形成する予定の領域の層間絶縁膜２２およびゲート絶縁膜１５が除去される。これにより、図１１に示されるように、コンタクト領域１８と、ソース領域１４とがゲート絶縁膜１５から露出する。次に、たとえばスパッタリング法により、ソース電極１６が、コンタクト領域１８と、ソース領域１４とに接するように形成される。ソース電極１６は、たとえばＴｉ（チタン）、Ａｌ（アルミニウム）およびＳｉ（珪素）を含んでいてもよい。次に、ソース電極１６と炭化珪素基板１０とが、たとえば９００℃以上１１００℃以下でアニールされる。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８ともオーミック接合する。
次に、たとえばアルミニウムを含む材料から構成されたソース配線１９がソース電極１６と接するように形成される。次に、炭化珪素単結晶基板１１の第２主面１０ｂに接するドレイン電極２０が形成される。ドレイン電極２０は、たとえばＮｉＳｉを含む。以上の工程を経て、図１に示すＭＯＳＦＥＴ１が完成する。
次に、実施の形態１に係るＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、ＪＦＥＴ領域２は、第１導電型を付与可能な第１不純物と、第２導電型を付与可能な第２不純物との双方を有している。これにより、異なる導電型のキャリアを相殺することで、ＪＦＥＴ領域内の実効的なキャリア濃度を低減することができる。それゆえ、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制することができる。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、第１主面１０ａにおける貫通転位３の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である。第１主面１０ａに貫通転位３が存在している場合、貫通転位３付近に形成されるゲート絶縁膜１５の部分には、特に電界が集中しやすい。電界集中の一つの原因としては、ゲート絶縁膜１５を形成する工程において主面１０ａを熱酸化する際に、貫通転位３に起因するピットが増大し、当該ピット付近に電界が集中することが推定される。電界集中の別の原因としては、当該ピット付近におけるゲート絶縁膜１５の厚みが不均一になり、薄いゲート絶縁膜１５の部分において絶縁破壊が発生している可能性もある。貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である第１主面１０ａ上にゲート絶縁膜１５を設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて増加している。これにより、第１主面１０ａ側のキャリア濃度を低減しつつ、第２主面１０ｂ側のキャリア濃度を高く維持することができるので、オン抵抗を低く維持することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１不純物は、アルミニウムである。アルミニウムは他の第１不純物よりも拡散しづらいので、精度良く第１主面１０ａ近傍のキャリア濃度を低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第２不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、第１主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第１セル領域ＣＬ１と、多角形の一辺Ｍ１２ａを共有し、かつ第１主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第２セル領域ＣＬ２とを含む。ＪＦＥＴ領域２は、一辺Ｍ１２ａの端部Ｃ０を含んでいてもよい。これにより、電界が集中しやすい端部Ｃ０上におけるゲート絶縁膜１５の部分の絶縁破壊を抑制することができる。
（実施の形態２）
次に、本開示の実施の形態２に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴ１の構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１は、ＪＦＥＴ領域２が含む不純物の濃度は、ドリフト領域１２が含む不純物の濃度よりも低い点において、実施の形態１に係るＭＯＳＦＥＴ１と主に異なっており、他の構成については、実施の形態１に係るＭＯＳＦＥＴ１とほぼ同じである。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１に示されるように、実施の形態２に係るＭＯＳＦＥＴ１は、ＪＦＥＴ領域２を含んでいる。ＪＦＥＴ領域２は、第１主面１０ａと平行な方向において第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれており、第１主面１０ａと垂直な方向においてゲート絶縁膜１５とドリフト領域１２とに挟まれている。ＪＦＥＴ領域２は、たとえば窒素などのｎ型不純物を含んでいる。実施の形態１に係るＪＦＥＴ領域２と異なり、ＪＦＥＴ領域２は、アルミニウムなどのｐ型不純物を含んでいなくてもよい。ＪＦＥＴ領域２が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも低い。
図１２および図１３において、縦軸はＪＦＥＴ領域２およびドリフト領域１２における第２不純物（ｎ型不純物）のドーピング濃度を示しており、横軸は図１の矢印の方向に沿った位置を示している。横軸において、位置０は、第１主面１０ａ上の辺Ｍ１２ａに対応し、位置ａ２は、炭化珪素単結晶基板１１の表面１１ａに対応する。つまり、位置０は、炭化珪素エピタキシャル層２４の表面側であり、位置ａ２は、炭化珪素エピタキシャル層２４の裏面側である。
図１２に示されるように、ＪＦＥＴ領域２内において、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。同様に、ドリフト領域１２内において、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。好ましくは、ＪＦＥＴ領域２内およびドリフト領域１２内において、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて単調に低減していている。ＪＦＥＴ領域２が含むｎ型不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下であってもよい。つまり、ＪＦＥＴ領域２において、ｎ型不純物の最小値は１×１０14ｃｍ-3以上であり、かつｎ型不純物の最大値は１×１０16ｃｍ-3以下であってもよい。図１２に示されるように、第１主面１０ａの位置０おいて、ｎ型不純物の濃度は最小値ｂ４を示し、表面１１ｂの位置ａ２において、ｎ型不純物の濃度は最大値ｂ５を示してもよい。ｎ型不純物の濃度の最小値ｂ４は、たとえば４．５×１０15ｃｍ-3である。ｎ型不純物の濃度の最大値ｂ５は、たとえば１０×１０15ｃｍ-3である。第１主面１０ａと垂直な方向における位置０から位置ａ２までの距離は、たとえば１５μｍである。
図１３に示されるように、ＪＦＥＴ領域２内において、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて段階的に低減していてもよい。同様に、ドリフト領域１２内において、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて段階的に低減していてもよい。好ましくは、ＪＦＥＴ領域２内およびドリフト領域１２内を通して、ｎ型不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて単調に低減していている。
なお、実施の形態１で説明した炭化珪素エピタキシャル層を形成する工程（図７参照）において、たとえば窒素ガスまたはアンモニアなどの窒素元素を含むガスの流量を変化させることにより、図１２および図１３に示すようなｎ型不純物の濃度プロファイルを実現することができる。また実施の形態１で説明したＪＦＥＴ領域２に対してｐ型不純物をイオン注入する工程は省略される。上記以外の工程は、実施の形態１で説明したＭＯＳＦＥＴ１の製造方法とほぼ同じであるため省略する。
なお上記実施の形態において、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
次に、実施の形態２に係るＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１によれば、ＪＦＥＴ領域２が含む不純物の濃度は、ドリフト領域１２が含む不純物の濃度よりも低い。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。また貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である第１主面１０ａ上にゲート絶縁膜１５を設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
また実施の形態２に係るＭＯＳＦＥＴ１によれば、ＪＦＥＴ領域２が含む不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。
さらに実施の形態２に係るＭＯＳＦＥＴ１によれば、ＪＦＥＴ領域２内において、不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１によれば、ドリフト領域１２内において、不純物の濃度は、第２主面１０ｂから第１主面１０ａに向かうにつれて低減していてもよい。これにより、ＪＦＥＴ領域２上のゲート絶縁膜１５の絶縁破壊を抑制しつつ、オン抵抗を低減することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ（炭化珪素半導体装置）、２ ＪＦＥＴ領域、２ａ 第１ＪＦＥＴ領域、２ｂ 第２ＪＦＥＴ領域、２ｃ 第３ＪＦＥＴ領域、３ 貫通転位、４ マスク層、１０ 炭化珪素基板、１０ａ 第１主面（主面）、１０ｂ 第２主面、１１ 炭化珪素単結晶基板、１１ａ，１１ｂ 表面、１２ ドリフト領域、１２ａ 第１ドリフト領域、１２ｂ 第２ドリフト領域、１２ｃ 第３ドリフト領域、１３ ボディ領域、１３ａ 第１ボディ領域、１３ｂ 第２ボディ領域、１３ｃ 第３ボディ領域、１４ ソース領域、１４ａ 第１ソース領域、１４ｂ 第２ソース領域、１４ｃ 第３ソース領域、１５ ゲート絶縁膜、１６ ソース電極、１６ａ 第１ソース電極、１６ｂ 第２ソース電極、１８ コンタクト領域、１８ａ 第１コンタクト領域、１８ｂ 第２コンタクト領域、１８ｃ 第３コンタクト領域、１９ ソース配線、２０ ドレイン電極、２２ 層間絶縁膜、２４ 炭化珪素エピタキシャル層、２７ ゲート電極、Ｃ０ 端部（三重点）、ＣＨ チャネル領域、ＣＬ１ 第１セル領域、ＣＬ２ 第２セル領域、ＣＬ３ 第３セル領域、Ｍ１２ａ，Ｍ１３ａ，Ｍ２３ａ 一辺、辺、Ｐ１ 第１部分、Ｐ２ 第２部分、Ｐ３ 第３部分。

Claims (10)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板と、
    前記第１主面上に設けられたゲート絶縁膜とを備え、
    前記炭化珪素基板は、前記第１主面において前記ゲート絶縁膜と接し、かつ第１導電型を有する第１ボディ領域と、前記第１主面において前記ゲート絶縁膜と接し、かつ前記第１導電型を有する第２ボディ領域と、前記第１ボディ領域と前記第２ボディ領域とに挟まれて設けられ、かつ前記第１導電型とは異なる第２導電型を有するＪＦＥＴ領域とを含み、
    前記ＪＦＥＴ領域は、前記第１導電型を付与可能な第１不純物と、前記第２導電型を付与可能な第２不純物との双方を有し、
    前記第２不純物の濃度は、前記第１不純物の濃度よりも高く、
    前記第１導電型はｐ型であり、前記第２導電型はｎ型である、炭化珪素半導体装置。
  2. 前記第１主面における貫通転位の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１不純物の濃度は、前記第２主面から前記第１主面に向かうにつれて増加している、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記第１不純物は、アルミニウムである、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第２不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記炭化珪素基板は、前記第１主面に対して垂直な方向に沿って見て多角形の外形を有する第１セル領域と、前記多角形の一辺を共有し、かつ前記第１主面に対して垂直な方向に沿って見て前記多角形の外形を有する第２セル領域とを含み、
    前記ＪＦＥＴ領域は、前記一辺の端部を含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板と、
    前記第１主面上に設けられたゲート絶縁膜とを備え、
    前記炭化珪素基板は、前記第１主面において前記ゲート絶縁膜と接し、かつ第１導電型を有する第１ボディ領域と、前記第１主面において前記ゲート絶縁膜と接し、かつ前記第１導電型を有する第２ボディ領域と、前記第１導電型とは異なる第２導電型を有するドリフト領域と、前記第１主面と平行な方向において前記第１ボディ領域と前記第２ボディ領域とに挟まれ、前記第１主面と垂直な方向において前記ゲート絶縁膜と前記ドリフト領域とに挟まれ、かつ前記第２導電型を有するＪＦＥＴ領域とを含み、
    前記ＪＦＥＴ領域および前記ドリフト領域は、前記第２導電型を付与可能な不純物を有し、
    前記第１主面における貫通転位の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下であり、
    前記ＪＦＥＴ領域が含む前記不純物の濃度は、前記ドリフト領域が含む前記不純物の濃度よりも低く、
    前記第１導電型はｐ型であり、前記第２導電型はｎ型である、炭化珪素半導体装置。
  8. 前記ＪＦＥＴ領域が含む前記不純物の濃度は、１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である、請求項７に記載の炭化珪素半導体装置。
  9. 前記ＪＦＥＴ領域内において、前記不純物の濃度は、前記第２主面から前記第１主面に向かうにつれて低減している、請求項７または請求項８に記載の炭化珪素半導体装置。
  10. 前記ドリフト領域内において、前記不純物の濃度は、前記第２主面から前記第１主面に向かうにつれて低減している、請求項７〜請求項９のいずれか１項に記載の炭化珪素半導体装置。
JP2017500629A 2015-02-20 2016-02-10 炭化珪素半導体装置 Active JP6610653B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015031789 2015-02-20
JP2015031789 2015-02-20
PCT/JP2016/053946 WO2016132987A1 (ja) 2015-02-20 2016-02-10 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JPWO2016132987A1 true JPWO2016132987A1 (ja) 2017-11-30
JP6610653B2 JP6610653B2 (ja) 2019-11-27

Family

ID=56692643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017500629A Active JP6610653B2 (ja) 2015-02-20 2016-02-10 炭化珪素半導体装置

Country Status (4)

Country Link
US (2) US10192961B2 (ja)
JP (1) JP6610653B2 (ja)
DE (1) DE112016000831T5 (ja)
WO (1) WO2016132987A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6999101B2 (ja) * 2017-02-16 2022-01-18 国立大学法人埼玉大学 エッチング方法
JP6865431B2 (ja) * 2017-02-16 2021-04-28 国立大学法人埼玉大学 エッチング方法
JP6836545B2 (ja) * 2018-05-11 2021-03-03 株式会社東芝 半導体装置
CN112447842A (zh) * 2019-08-28 2021-03-05 比亚迪半导体股份有限公司 平面栅mosfet及其制造方法
IT202000032441A1 (it) * 2020-12-24 2022-06-24 Consiglio Nazionale Ricerche Dispositivo transistore mosfet in carburo di silicio avente migliorate caratteristiche e relativo procedimento di fabbricazione

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004036655A1 (ja) * 2002-10-18 2004-04-29 National Institute Of Advanced Industrial Science And Technology 炭化ケイ素半導体装置及びその製造方法
JP2006156687A (ja) * 2004-11-29 2006-06-15 Sumco Corp エピタキシャルウェーハ
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP2012104648A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014183274A (ja) * 2013-03-21 2014-09-29 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2014187112A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280554A (ja) * 2001-03-21 2002-09-27 Sanyo Electric Co Ltd 縦型電界効果トランジスタの製造方法
US7504676B2 (en) * 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
JP4412335B2 (ja) * 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2010021146A1 (ja) * 2008-08-21 2010-02-25 パナソニック株式会社 半導体装置
US20120153303A1 (en) * 2009-09-02 2012-06-21 Panasonic Corporation Semiconductor element and method for manufacturing same
US8436367B1 (en) * 2010-08-02 2013-05-07 Microsemi Corporation SiC power vertical DMOS with increased safe operating area
US8563988B2 (en) * 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
JP2012253108A (ja) * 2011-06-01 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9984894B2 (en) * 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
US8933466B2 (en) * 2012-03-23 2015-01-13 Panasonic Corporation Semiconductor element
JP5384714B2 (ja) 2012-10-31 2014-01-08 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2014107420A (ja) * 2012-11-28 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US10115815B2 (en) * 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5900698B2 (ja) * 2013-02-13 2016-04-06 富士電機株式会社 半導体装置
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
JP2015032614A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015032615A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6230323B2 (ja) * 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP2015061001A (ja) * 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
US9111919B2 (en) * 2013-10-03 2015-08-18 Cree, Inc. Field effect device with enhanced gate dielectric structure
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
JP6589143B2 (ja) * 2014-07-24 2019-10-16 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
WO2016031439A1 (ja) * 2014-08-29 2016-03-03 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9685550B2 (en) * 2014-12-26 2017-06-20 Fairchild Semiconductor Corporation Silicon carbide (SiC) device with improved gate dielectric shielding
CN107430995B (zh) * 2015-05-18 2020-07-03 住友电气工业株式会社 碳化硅外延基板的制造方法、碳化硅外延基板、碳化硅半导体装置的制造方法和碳化硅半导体装置
CN108352407A (zh) * 2015-11-12 2018-07-31 三菱电机株式会社 碳化硅半导体装置及碳化硅半导体装置的制造方法
DE112016006374B4 (de) * 2016-02-08 2023-01-19 Mitsubishi Electric Corporation Siliciumcarbid-halbleitervorrichtung und verfahren zur herstellung derselben
JP6786824B2 (ja) * 2016-03-14 2020-11-18 富士電機株式会社 半導体装置及びその製造方法
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
DE112017003660B4 (de) * 2016-07-21 2024-08-01 Mitsubishi Electric Corp. Siliciumcarbid-halbleitereinheit und verfahren zur herstellung einer siliciumcarbid-halbleitereinheit
JP6814965B2 (ja) * 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
JP2018186140A (ja) * 2017-04-24 2018-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004036655A1 (ja) * 2002-10-18 2004-04-29 National Institute Of Advanced Industrial Science And Technology 炭化ケイ素半導体装置及びその製造方法
JP2006156687A (ja) * 2004-11-29 2006-06-15 Sumco Corp エピタキシャルウェーハ
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP2012104648A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014183274A (ja) * 2013-03-21 2014-09-29 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2014187112A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE112016000831T5 (de) 2017-11-02
WO2016132987A1 (ja) 2016-08-25
US10504996B2 (en) 2019-12-10
JP6610653B2 (ja) 2019-11-27
US20180040701A1 (en) 2018-02-08
US20190123146A1 (en) 2019-04-25
US10192961B2 (en) 2019-01-29

Similar Documents

Publication Publication Date Title
JP6627757B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6579104B2 (ja) 炭化珪素半導体装置およびその製造方法
US10504996B2 (en) Silicon carbide semiconductor device
CN107039268B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
EP2717318A1 (en) Silicon carbide semiconductor device and method for manufacturing same
KR20140049986A (ko) 반도체 장치의 제조 방법
US9627488B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
US8809945B2 (en) Semiconductor device having angled trench walls
US10177233B2 (en) Silicon carbide semiconductor device
JP5870672B2 (ja) 半導体装置
KR20130141339A (ko) 반도체 장치의 제조 방법
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
US20160071949A1 (en) Method for manufacturing silicon carbide semiconductor device
JP2014225557A (ja) 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール
JPWO2018096722A1 (ja) 半導体装置
JP6070790B2 (ja) 半導体装置の製造方法および半導体装置
JP2016154181A (ja) 炭化珪素半導体装置
JP6511848B2 (ja) 半導体装置
JP2017195333A (ja) 炭化珪素半導体装置
JP2018137410A (ja) 半導体装置の製造方法
JP2019106555A (ja) 半導体装置
JP2016122697A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191014

R150 Certificate of patent or registration of utility model

Ref document number: 6610653

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250