JP2016122697A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート絶縁膜における電界集中を緩和可能な炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素半導体装置１は、炭化珪素基板１０と、第１ゲート電極２７ａと、第２ゲート電極２７ｂと、絶縁層２１ａと、ゲート配線２８とを有する。第１ゲート電極２７ａは、第１ドリフト領域１２ａ、第１ボディ領域１３ａおよび第１ソース領域１４ａの各々に対面する。第２ゲート電極２７ｂは、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々に対面する。絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に設けられている。ゲート配線２８は、絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋いでいる。
【選択図】図１

Description

本発明は、炭化珪素半導体装置およびその製造方法に関する。

近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。

炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、珪素を用いたＭＯＳＦＥＴよりも高い絶縁破壊耐性を有している。そのため、炭化珪素を用いたＭＯＳＦＥＴは、珪素を用いたＭＯＳＦＥＴと比較して、ゲート絶縁膜に印加される電圧が高くなる。たとえば、Ｂｒｅｔｔ Ａ. Ｈｕｌｌ、外１０名，”Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ６０Ａ,１２００Ｖ ４Ｈ−ＳｉＣ ＤＭＯＳＦＥＴｓ”，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，２００９，Ｖｏｌｓ．６１５−６１７，ｐ．７４９−７５２（非特許文献１）は、炭化珪素基板の表面にゲート酸化膜が設けられた平面型ＭＯＳＦＥＴを開示している。

Ｂｒｅｔｔ Ａ. Ｈｕｌｌ、外１０名，"Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ６０Ａ,１２００Ｖ ４Ｈ−ＳｉＣ ＤＭＯＳＦＥＴｓ"，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，２００９，Ｖｏｌｓ．６１５−６１７，ｐ．７４９−７５２

しかしながら、Ｂｒｅｔｔ Ａ. Ｈｕｌｌ、外１０名，”Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ６０Ａ,１２００Ｖ ４Ｈ−ＳｉＣ ＤＭＯＳＦＥＴｓ”，Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ，２００９，Ｖｏｌｓ．６１５−６１７，ｐ．７４９−７５２（非特許文献１）に記載のＭＯＳＦＥＴにおいては、ドリフト層上のゲート絶縁膜に電界が集中することで、ゲート絶縁膜の絶縁破壊が発生する場合があった。

本発明の一態様の目的は、ゲート絶縁膜における電界集中を緩和可能な炭化珪素半導体装置およびその製造方法を提供することである。

本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、第１ゲート電極と、第２ゲート電極と、絶縁層と、ゲート配線とを備える。炭化珪素基板は、主面を有し、かつ第１セル領域と、第１セル領域と接する第２セル領域とを含む。第１セル領域は、第１導電型を有する第１ドリフト領域と、第１導電型とは異なる第２導電型を有する第１ボディ領域と、第１ボディ領域によって第１ドリフト領域から隔てられかつ第１導電型を有する第１ソース領域とを有する。第２セル領域は、第１ドリフト領域と接しかつ第１導電型を有する第２ドリフト領域と、第２導電型を有する第２ボディ領域と、第２ボディ領域によって第２ドリフト領域から隔てられかつ第１導電型を有する第２ソース領域とを有する。第１ゲート電極は、第１ドリフト領域、第１ボディ領域および第１ソース領域の各々に対面する。第２ゲート電極は、第２ドリフト領域、第２ボディ領域および第２ソース領域の各々に対面する。絶縁層は、第１ドリフト領域と、第２ドリフト領域との境界上であって、かつ第１ゲート電極と、第２ゲート電極との間に設けられている。ゲート配線は、絶縁層を跨ぐように第１ゲート電極と第２ゲート電極とを繋いでいる。

本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。主面を有し、かつ第１セル領域と、第１セル領域と接する第２セル領域とを含む炭化珪素基板が準備される。第１セル領域は、第１導電型を有する第１ドリフト領域と、第１導電型とは異なる第２導電型を有する第１ボディ領域と、第１ボディ領域によって第１ドリフト領域から隔てられかつ第１導電型を有する第１ソース領域とを有する。第２セル領域は、第１ドリフト領域と接しかつ第１導電型を有する第２ドリフト領域と、第２導電型を有する第２ボディ領域と、第２ボディ領域によって第２ドリフト領域から隔てられかつ第１導電型を有する第２ソース領域とを有する。第１ドリフト領域、第１ボディ領域および第１ソース領域の各々に対面する第１ゲート電極が形成される。第２ドリフト領域、第２ボディ領域および第２ソース領域の各々に対面する第２ゲート電極が形成される。第１ドリフト領域と、第２ドリフト領域との境界上であって、かつ第１ゲート電極と、第２ゲート電極との間に絶縁層が形成される。絶縁層を跨ぐように第１ゲート電極と第２ゲート電極とを繋ぐゲート配線が形成される。

上記によれば、ゲート絶縁膜における電界集中を緩和可能な炭化珪素半導体装置およびその製造方法を提供することができる。

本発明の一実施の形態に係る炭化珪素半導体装置の縦断面模式図であり、図２および図３のＩ−Ｉ線矢視図に相当する。 本発明の一実施の形態に係る炭化珪素半導体装置の横断面模式図であり、図１のＩＩ−ＩＩ線矢視図に相当する。 本発明の一実施の形態に係る炭化珪素半導体装置の横断面模式図であり、図１のＩＩＩ−ＩＩＩ線矢視図に相当する。 本発明の一実施の形態に係る炭化珪素半導体装置の第１変形例を示す横断面模式図である。 ストライプ形状のセル領域を示す横断面模式図である。 六角形のセル領域を示す横断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法のソース電極を形成する工程を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３工程を示す横断面模式図であり、図１１のＸＩＩ−ＸＩＩ線矢視図に相当する。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第６工程を示す縦断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の変形例を示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の変形例を示す縦断面模式図である。

［本発明の実施形態の説明］
発明者は、ゲート絶縁膜における電界集中を緩和する方策について鋭意研究を行った結果、以下の知見を得て本発明の一態様を見出した。

たとえば平面型ＭＯＳＦＥＴのゲート絶縁膜は、ゲート電極とＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域とに挟まれて設けられている。そのため、ゲート電極とソース電極との間に逆方向バイアスを印加すると、ＪＦＥＴ領域上のゲート絶縁膜の部分に電界が集中する。ＪＦＥＴ領域上のゲート絶縁膜の中でも、特に隣り合う２つのセル領域の境界上におけるゲート絶縁膜の部分には電界が集中しやすい。そこで発明者は、隣り合う２つのセル領域の境界上に位置するゲート電極の部分を除去し、当該除去した部分を絶縁層で埋めることにより、ゲート絶縁膜の電界集中を緩和することを考え出した。

次に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、第１ゲート電極２７ａと、第２ゲート電極２７ｂと、絶縁層２１ａと、ゲート配線２８とを備える。炭化珪素基板１０は、主面１０ａを有し、かつ第１セル領域ＣＬ１と、第１セル領域ＣＬ１と接する第２セル領域ＣＬ２とを含む。第１セル領域ＣＬ１は、第１導電型を有する第１ドリフト領域１２ａと、第１導電型とは異なる第２導電型を有する第１ボディ領域１３ａと、第１ボディ領域１３ａによって第１ドリフト領域１２ａから隔てられかつ第１導電型を有する第１ソース領域１４ａとを有する。第２セル領域ＣＬ２は、第１ドリフト領域１２ａと接しかつ第１導電型を有する第２ドリフト領域１２ｂと、第２導電型を有する第２ボディ領域１３ｂと、第２ボディ領域１３ｂによって第２ドリフト領域１２ｂから隔てられかつ第１導電型を有する第２ソース領域１４ｂとを有する。第１ゲート電極２７ａは、第１ドリフト領域１２ａ、第１ボディ領域１３ａおよび第１ソース領域１４ａの各々に対面する。第２ゲート電極２７ｂは、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々に対面する。絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に設けられている。ゲート配線２８は、絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋いでいる。

上記（１）に係る炭化珪素半導体装置１によれば、絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に設けられている。これにより、境界Ｍ１２上には、第１ゲート電極２７ａおよび第２ゲート電極２７ｂのいずれも存在しないので、境界Ｍ１２上のゲート絶縁膜１５の部分における電界集中を緩和することができる。またゲート配線２８は、第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋いでいる。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して、ゲート電圧を印加することができる。なお、絶縁層２１ａは、境界Ｍ１２に接して設けられていてもよいし、境界Ｍ１２と絶縁層２１ａとの間に他の層が設けられていてもよい。

（２）上記（１）に係る炭化珪素半導体装置１において好ましくは、主面１０ａにおいて、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａ、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々と接するゲート絶縁膜１５と、ゲート絶縁膜１５、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々と接する層間絶縁膜２１とをさらに備える。第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々は、ゲート絶縁膜１５上に設けられている。絶縁層２１ａは、層間絶縁膜２１の少なくとも一部を構成する。これにより、簡易な方法で絶縁層２１ａをゲート絶縁膜１５上に設けることができる。

（３）上記（２）に係る炭化珪素半導体装置１において好ましくは、主面１０ａに対して垂直な方向において、層間絶縁膜２１の厚みＨは、１００ｎｍ以上１．５μｍ以下である。層間絶縁膜２１の厚みＨを１００ｎｍ以上とすることにより、ゲート絶縁膜１５の絶縁破壊を効果的に抑制することができる。層間絶縁膜２１の厚みＨを１．５μｍ以下とすることにより、層間絶縁膜２１の加工を容易に行うことができる。

（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１において好ましくは、第１ゲート電極２７ａは、第２ゲート電極２７ｂに対面する第１側面２７ａ１を有し、かつ第１ボディ領域１３ａは、第２ボディ領域１３ｂに対面する第２側面１３ａ１を有する。主面１０ａに平行な方向において、第１側面２７ａ１と第２側面１３ａ１との距離ｄは、０．１μｍ以上０．７５μｍ以下である。第１側面２７ａ１と第２側面１３ａ１との距離ｄを０．１μｍ以上とすることにより、アライメント誤差を考慮した場合においても、第１ゲート電極２７ａをチャネル領域上に形成することができる。第１側面２７ａ１と第２側面１３ａ１との距離ｄを０．７５μｍ以下とすることにより、ゲート絶縁膜１５の絶縁破壊を効果的に抑制することができる。

（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１において好ましくは、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々は、ポリシリコンを含む。これにより、９００℃以上の温度でアニールを行う場合において、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々が二酸化珪素と反応することを抑制することができる。

（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１において好ましくは、ゲート配線２８は、Ａｌ、Ｃｕ、ＷおよびＳｉの少なくともいずれかを含む。Ａｌの場合には、ゲート配線２８を容易に加工することができる。Ｃｕ、ＷおよびＳｉの場合には、ゲート配線２８を形成する工程以降の高温プロセスに耐えることができる。

（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置１において好ましくは、ゲート配線２８の導電率は、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々の導電率よりも高い。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して電圧を高速で印加することができるので、炭化珪素半導体装置１のスイッチング特性を向上することができる。

（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１において好ましくは、主面１０ａに対して垂直な方向に沿って見て、第１セル領域ＣＬ１および第２セル領域ＣＬ２の各々は多角形である。第１セル領域ＣＬ１および第２セル領域ＣＬ２は、多角形の一辺Ｍ１２ａを共有している。一辺の一端Ｃ０および他端Ｃ４の各々の上には、絶縁層２１ａが設けられている。一辺の一端Ｃ０および他端Ｃ４は、複数のセル領域の頂点が重なる点（重点）である。当該重点から第１ボディ領域１３ａまでの距離は、重点以外の一辺上の点から第１ボディ領域１３ａまでの距離よりも長い。そのため、第１ボディ領域１３ａから伸長する空乏層が重点まで到達しづらいので、重点上のゲート絶縁膜１５の部分は、重点以外の一辺上の点上のゲート絶縁膜１５の部分よりも電界強度が高くなる。重点上に絶縁層２１ａを設けることにより、重点上のゲート絶縁膜１５の部分における電界集中を緩和することができる。

（９）上記（８）に係る炭化珪素半導体装置１において好ましくは、主面１０ａに対して垂直な方向に沿って見て、一端Ｃ０と他端Ｃ４との間において、第１ゲート電極２７ａおよび第２ゲート電極２７ｂとが接続されている。これにより、第１ゲート電極２７ａが第２ゲート電極２７ｂから離間している場合と比較して、炭化珪素半導体装置１のスイッチング速度を向上することができる。

（１０）本発明の一態様に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。主面１０ａを有し、かつ第１セル領域ＣＬ１と、第１セル領域ＣＬ１と接する第２セル領域ＣＬ２とを含む炭化珪素基板１０が準備される。第１セル領域ＣＬ１は、第１導電型を有する第１ドリフト領域１２ａと、第１導電型とは異なる第２導電型を有する第１ボディ領域１３ａと、第１ボディ領域１３ａによって第１ドリフト領域１２ａから隔てられかつ第１導電型を有する第１ソース領域１４ａとを有する。第２セル領域ＣＬ２は、第１ドリフト領域１２ａと接しかつ第１導電型を有する第２ドリフト領域１２ｂと、第２導電型を有する第２ボディ領域１３ｂと、第２ボディ領域１３ｂによって第２ドリフト領域１２ｂから隔てられかつ第１導電型を有する第２ソース領域１４ｂとを有する。第１ドリフト領域１２ａ、第１ボディ領域１３ａおよび第１ソース領域１４ａの各々に対面する第１ゲート電極２７ａが形成される。第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々に対面する第２ゲート電極２７ｂが形成される。第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に絶縁層２１ａが形成される。絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋ぐゲート配線２８が形成される。

上記（１０）に係る炭化珪素半導体装置１の製造方法によれば、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に絶縁層２１ａが形成される。これにより、境界Ｍ１２上には、第１ゲート電極２７ａおよび第２ゲート電極２７ｂのいずれも存在しないので、境界Ｍ１２上のゲート絶縁膜１５の部分における電界集中を緩和することができる。また絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋ぐゲート配線２８が形成される。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して、ゲート電圧を印加することができる。

（１１）上記（１０）に係る炭化珪素半導体装置１の製造方法において好ましくは、主面１０ａにおいて、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａ、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々と接するゲート絶縁膜１５が形成される。第１ソース領域１４ａと接する第１ソース電極１６ａが形成される。第２ソース領域１４ｂと接する第２ソース電極１６ｂが形成される。第１ゲート電極２７ａを形成する工程において、第１ゲート電極２７ａは、ゲート絶縁膜１５上に形成され、かつ第２ゲート電極２７ｂを形成する工程において、第２ゲート電極２７ｂは、ゲート絶縁膜１５上に形成される。第１ソース電極１６ａを形成する工程および第２ソース電極１６ｂを形成する工程の各々は、絶縁層２１ａを形成する工程後であって、ゲート配線２８を形成する工程前に行われる。これにより、ゲート配線２８を構成する材料が絶縁層２１ａを構成する材料と反応してゲート配線２８が絶縁層２１ａ内に拡散することによりゲート電流がリークすることを抑制することができる。

（１２）上記（１１）に係る炭化珪素半導体装置１の製造方法において好ましくは、第１ソース電極１６ａを形成する工程は、第１ソース領域１４ａに接する第１金属層１６ａ１を形成する工程と、第１金属層１６ａ１を９００℃以上でアニールする工程とを含む。第２ソース電極１６ｂを形成する工程は、第２ソース領域１４ｂに接する第２金属層１６ｂ１を形成する工程と、第２金属層１６ｂ１を９００℃以上でアニールする工程とを含む。これにより、第１金属層１６ａ１および第２金属層１６ｂ１の各々を構成する材料のシリサイド化が促進されるので、第１ソース電極１６ａおよび第２ソース電極１６ｂの各々と炭化珪素基板１０との接触抵抗を低減することができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。

まず、本発明の一実施の形態に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴ１の構成について説明する。

図１に示されるように、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極と、ドレイン電極２０と、第１層間絶縁膜２１と、第２層間絶縁膜２２と、ゲート配線２８と、ソース配線１９とを主に有している。

炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に配置された炭化珪素エピタキシャル層２４とを主に有する。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶から構成されており、ｎ型（第１導電型）の導電型を有する。炭化珪素基板１０は、炭化珪素エピタキシャル層２４により構成される第１の主面１０ａと、第１の主面１０ａと反対側に位置し、炭化珪素単結晶基板１１により構成される第２の主面１０ｂとを有する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面から８°以下程度オフした面であり、好ましくは（０００１）面から８°以下程度オフした面である。炭化珪素エピタキシャル層２４は、ドリフト領域と、ボディ領域と、ソース領域と、コンタクト領域とを主に有している。

ドリフト領域は、たとえば窒素などのｎ型不純物を有しており、ｎ型の導電型を有する。ドリフト領域が含むｎ型不純物の濃度は、たとえば１×１０¹⁴ｃｍ^-3以上１×１０¹⁶ｃｍ^-3以下である。図１および図２に示されるように、ドリフト領域は、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂと、第３ドリフト領域１２ｃとを有している。ボディ領域は、たとえばアルミニウムまたはホウ素などのｐ不純物を含んでおり、ｐ型（第２導電型）の導電型を有する。ボディ領域が含むｐ型不純物の濃度は、たとえば１×１０¹⁶ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下である。ボディ領域は、第１ボディ領域１３ａと、第２ボディ領域１３ｂと、第３ボディ領域１３ｃとを有している。

ソース領域は、リンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域が含むｎ型不純物の濃度は、たとえば１×１０²⁰ｃｍ^-3程度である。ソース領域は、ボディ領域によりドリフト領域から離間されている。ソース領域が含むｎ型不純物の濃度は、ドリフト領域が含むｎ型不純物の濃度よりも高い。図１および図２に示されるように、ソース領域は、第１ソース領域１４ａと、第２ソース領域１４ｂと、第３ソース領域１４ｃとを有している。コンタクト領域は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域が含むｐ型不純物の濃度は、たとえば１×１０²⁰ｃｍ^-3程度である。コンタクト領域が含むｐ型不純物の濃度は、ボディ領域が含むｐ型不純物の濃度よりも高い。コンタクト領域は、第１コンタクト領域１８ａと、第２コンタクト領域１８ｂと、第３コンタクト領域１８ｃとを有している。

図１および図２に示されるように、炭化珪素基板１０は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とを有している。平面視（第１の主面１０ａに対して垂直な方向から見た視野）において、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３との各々は、多角形である。多角形とは、たとえば六角形であり、好ましくは正六角形である。多角形は、長方形や正方形などの四角形であってもよい。平面視において、第１セル領域ＣＬ１は、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とに接する。第２セル領域ＣＬ２は、第１セル領域ＣＬ１と、第３セル領域ＣＬ３とに接する。第３セル領域ＣＬ３は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２とに接する。第１セル領域ＣＬ１と第２セル領域ＣＬ２との境界が、第１ドリフト領域１２ａと第２ドリフト領域１２ｂとの境界Ｍ１２である。

第１セル領域ＣＬ１および第２セル領域ＣＬ２は、多角形の一辺Ｍ１２ａを共有している。第２セル領域ＣＬ２および第３セル領域ＣＬ３は、多角形の一辺Ｍ２３ａを共有している。第３セル領域ＣＬ３および第１セル領域ＣＬ１は、多角形の一辺Ｍ１３ａを共有している。辺Ｍ１２ａと、辺Ｍ２３ａと、辺Ｍ１３ａとは、三重点Ｃ０を共有する。第１ドリフト領域１２ａは、辺Ｍ１２ａにおいて第２ドリフト領域１２ｂと接する。第２ドリフト領域１２ｂは、辺Ｍ２３ａにおいて第３ドリフト領域１２ｃと接する。第３ドリフト領域１２ｃは、辺Ｍ１３ａにおいて第１ドリフト領域１２ａと接する。なお、辺Ｍ１２ａは、第１セル領域ＣＬ１と、第２セル領域ＣＬ２との境界Ｍ１２が、炭化珪素基板１０の第１の主面１０ａに露出する部分である。同様に、辺Ｍ２３ａは、第２セル領域ＣＬ２と、第３セル領域ＣＬ３との境界が、炭化珪素基板１０の第１の主面１０ａに露出する部分である。同様に、辺Ｍ１３ａは、第１セル領域ＣＬ１と、第３セル領域ＣＬ３との境界が、炭化珪素基板１０の第１の主面１０ａに露出する部分である。

第１セル領域ＣＬ１は、第１ドリフト領域１２ａと、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとを有する。平面視において、第１ボディ領域１３ａと、第１ソース領域１４ａと、第１コンタクト領域１８ａとの各々は、六角形の外形を有する。第１コンタクト領域１８ａは、第１ソース領域１４ａに取り囲まれている。第１ソース領域１４ａは、第１ボディ領域１３ａに取り囲まれている。第１ボディ領域１３ａは、第１ドリフト領域１２ａに取り囲まれている。第１ソース領域１４ａは、第１ボディ領域１３ａによって第１ドリフト領域１２ａから隔てられている。

第２セル領域ＣＬ２は、第２ドリフト領域１２ｂと、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとを有する。平面視において、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとの各々は、六角形の外形を有する。第２コンタクト領域１８ｂは、第２ソース領域１４ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂに取り囲まれている。第２ボディ領域１３ｂは、第２ドリフト領域１２ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂによって第２ドリフト領域１２ｂから隔てられている。

第３セル領域ＣＬ３は、第３ドリフト領域１２ｃと、第３ボディ領域１３ｃと、第３ソース領域１４ｃと、第３コンタクト領域１８ｃとを有する。平面視において、第３ボディ領域１３ｃと、第３ソース領域１４ｃと、第３コンタクト領域１８ｃとの各々は、六角形の外形を有する。第３コンタクト領域１８ｃは、第３ソース領域１４ｃに取り囲まれている。第３ソース領域１４ｃは、第３ボディ領域１３ｃに取り囲まれている。第３ボディ領域１３ｃは、第３ドリフト領域１２ｃに取り囲まれている。第３ソース領域１４ｃは、第３ボディ領域１３ｃによって第３ドリフト領域１２ｃから隔てられている。

図１に示されるように、第１ゲート電極２７ａは、第２ゲート電極２７ｂに対面する第１側面２７ａ１を有する。第２ゲート電極２７ｂは、第１ゲート電極２７ａに対面する第３側面２７ｂ１を有する。第１ボディ領域１３ａは、第２ボディ領域１３ｂに対面する第２側面１３ａ１を有する。第２ボディ領域１３ｂは、第１ボディ領域１３ａに対面する第４側面１３ｂ１を有する。第１の主面１０ａに平行な方向において、第１側面２７ａ１と第２側面１３ａ１との距離ｄは、０．１μｍ以上０．７５μｍ以下である。好ましくは、距離ｄは、０．２μｍ以上０．５μｍ以下である。同様に、第１の主面１０ａに平行な方向において、第３側面２７ｂ１と第４側面１３ｂ１との距離は、０．５μｍ以上１．０μｍ以下である。第１の主面１０ａに平行な方向において、第１側面２７ａ１は、第２側面１３ａ１と境界Ｍ１２との間に位置する。同様に、第１の主面１０ａに平行な方向において、第３側面２７ｂ１は、第４側面１３ｂ１と境界Ｍ１２との間に位置する。なお、境界Ｍ１２は、第２側面１３ａ１と、第４側面１３ｂ１との中間に位置する面である。

図２に示されるように、平面視において、第１コンタクト領域１８ａ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ｃの外形は、それぞれ、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの外形の相似形であってもよい。同様に、平面視において、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの外形は、それぞれ、第１ボディ領域１３ａ、第２ボディ領域１３ｂおよび第３ボディ領域１３ｃの外形の相似形であってもよい。なお、第１ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれた部分と、第１ボディ領域１３ａと第３ボディ領域１３ｃとに挟まれた部分と、第２ボディ領域１３ｂと第３ボディ領域１３ｃとに挟まれた部分とはＪＦＥＴ領域を形成する。

図１に示されるように、ゲート絶縁膜１５は、たとえば二酸化珪素から構成されており、炭化珪素基板１０の第１の主面１０ａ上に設けられている。ゲート絶縁膜１５は、第１の主面１０ａにおいて、ボディ領域と、ソース領域と、ドリフト領域とに接している。具体的には、ゲート絶縁膜１５は、第１の主面１０ａにおいて、第１ソース領域１４ａと、第１ボディ領域１３ａと、第１ドリフト領域１２ａと、第２ソース領域１４ｂと、第２ボディ領域１３ｂと、第２ドリフト領域１２ｂと、第３ソース領域１４ｃと、第３ボディ領域１３ｃと、第３ドリフト領域１２ｃとに接する。ゲート絶縁膜１５と接する第１ボディ領域１３ａ、第２ボディ領域１３ｂおよび第３ボディ領域１３ｃの各々の部分には、チャネル領域ＣＨが形成可能に構成されている。ゲート絶縁膜１５の厚みは、たとえば４０ｎｍ以上５０ｎｍ以下である。

図１に示されるように、第１層間絶縁膜２１は、第１絶縁層２１ａと、第２絶縁層２１ｂと、第３絶縁層２１ｃを有している。第１絶縁層２１ａは、ゲート絶縁膜１５に接している。好ましくは、第１絶縁層２１ａは、第１層間絶縁膜２１の少なくとも一部を構成している。第２絶縁層２１ｂは、第１絶縁層２１ａ上に設けられている。第２絶縁層２１ｂは、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々上に設けられていてもよい。言い換えれば、第１層間絶縁膜２１は、ゲート絶縁膜１５、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々に接していてもよい。第１絶縁層２１ａ、第２絶縁層２１ｂおよび第３絶縁層２１ｃの各々は、たとえば二酸化珪素を含む材料から構成されている。第１の主面１０ａに対して垂直な方向において、第１層間絶縁膜２１の厚みＨは、１００ｎｍ以上１．５μｍ以下である。好ましくは、厚みＨは、５００ｎｍ以上１．２μｍ以下である。第２層間絶縁膜２２は、第１層間絶縁膜２１およびゲート配線２８の各々に接して設けられている。第１層間絶縁膜２１および第２層間絶縁膜２２は、層間絶縁膜を構成している。層間絶縁膜は、ゲート電極２７とソース電極１６との間を電気的に絶縁している。

図１に示されるように、第１絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に設けられている。言い換えれば、第１絶縁層２１ａは、境界Ｍ１２に沿って広がる架空面と、第１ゲート電極２７ａと第２ゲート電極２７ｂと挟まれた領域とが交差する領域に設けられている。図３に示されるように、第１絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界線Ｍ１２ａ上に設けられている。第１絶縁層２１ａは、第１ドリフト領域１２ａと、第３ドリフト領域１２ｃとの境界線Ｍ１３ａ上であって、かつ第１ゲート電極２７ａと、第３ゲート電極２７ｃとの間に設けられていてもよい。同様に、第１絶縁層２１ａは、第２ドリフト領域１２ｂと、第３ドリフト領域１２ｃとの境界線Ｍ２３ａ上であって、かつ第２ゲート電極２７ｂと、第３ゲート電極２７ｃとの間に設けられていてもよい。第１絶縁層２１ａは、第１ドリフト領域１２ａ、第２ドリフト領域１２ｂおよび第３ドリフト領域１２ｃの各々に対面していてもよい。平面視において、第３絶縁層２１ｃは、ソース配線１９を取り囲むように設けられている。平面視において、第１絶縁層２１ａは、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々を取り囲むように設けられている。平面視において、第１絶縁層２１ａは、ハニカム構造を有している。

ゲート電極は、チャネル領域ＣＨに対面して設けられている。図３に示されるように、ゲート電極は、第１ゲート電極２７ａと、第２ゲート電極２７ｂと、第３ゲート電極２７ｃとを有する。第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々は、ゲート絶縁膜１５上に設けられている。第１ゲート電極２７ａは、第１ドリフト領域１２ａ、第１ボディ領域１３ａおよび第１ソース領域１４ａの各々に対面する。同様に、第２ゲート電極２７ｂは、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々に対面する。同様に、第３ゲート電極２７ｃは、第３ソース領域１４ｃと、第３ボディ領域１３ｃと、第３ドリフト領域１２ｃとの各々に対面する。第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々は、不純物がドープされたポリシリコンを含む。平面視において、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々は、第３絶縁層２１ｃの外側であって、かつ第１絶縁層２１ａの内側に位置している。

図１に示されるように、ゲート配線２８は、第１絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋いでいる。ゲート配線２８は、第２絶縁層２１ｂを跨ぐように設けられていてもよい。好ましくは、ゲート配線２８は、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々に接している。ゲート配線２８は、第２絶縁層２１ｂの側面と上面と、第３絶縁層２１ｃの側面と上面とに接していてもよい。

好ましくは、ゲート配線２８の導電率は、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々の導電率よりも高い。ゲート配線２８は、たとえばＡｌ（アルミニウム）、Ｃｕ（銅）、Ｗ（タングステン）およびＳｉ（シリコン）の少なくともいずれかを含む。ゲート配線２８は、たとえばＡｌ、Ｃｕ、ＷまたはＳｉの単体であってもよいし、Ａｌ、Ｃｕ、ＷおよびＳｉの少なくのいずれかを含む化合物または合金であってもよい。ゲート配線２８は、たとえばポリシリコンであってもよい。ゲート配線２８がＡｌから構成されている場合、ゲート配線２８を容易に加工することができる。

ソース電極１６は、第１ソース電極１６ａと、第２ソース電極１６ｂと、第３ソース電極とを有する。第１ソース電極１６ａは、炭化珪素基板１０の第１の主面１０ａにおいて、第１ソース領域１４ａと、第１コンタクト領域１８ａとに接している。同様に、第２ソース電極１６ｂは、第１の主面１０ａにおいて、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとに接している。同様に、第３ソース電極は、第１の主面１０ａにおいて、第３ソース領域と、第３コンタクト領域とに接している。ソース電極は、たとえばアルミニウムを含む材料からなる。好ましくは、ソース電極は、ＴｉＡｌＳｉを含む材料からなる。ソース電極に接してソース配線１９が設けられている。ソース配線１９は、層間絶縁膜２１を覆うように設けられている。

ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。ドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型の炭化珪素単結晶基板１１とオーミックコンタクト可能な材料から構成されており、炭化珪素単結晶基板１１と電気的に接続されている。

次に、変形例に係るＭＯＳＦＥＴの構成について説明する。
図４に示されるように、第１絶縁層２１ａは、多角形のセル領域の各頂点に設けられており、かつ隣り合う２つの頂点の間の領域においては、ゲート電極が設けられていてもよい。具体的には、多角形の一辺Ｍ１２ａの一端Ｃ０および他端Ｃ４の各々の上には、第１絶縁層２１ａが設けられている。好ましくは、第１絶縁層２１ａは、多角形の一辺Ｍ２３ａの一端Ｃ０および他端Ｃ６の各々上と、多角形の一辺Ｍ１３ａの一端Ｃ０および他端Ｃ５の各々上とに設けられている。

平面視において、一端Ｃ０と他端Ｃ４との間において、第１ゲート電極２７ａおよび第２ゲート電極２７ｂとが接続されている。同様に、平面視において、一端Ｃ０と他端Ｃ６との間において、第３ゲート電極２７ｃおよび第２ゲート電極２７ｂとが接続されていてもよい。同様に、平面視において、一端Ｃ０と他端Ｃ５との間において、第１ゲート電極２７ａおよび第３ゲート電極２７ｃとが接続されていてもよい。つまり、平面視において、ゲート電極は、第１絶縁層２１ａを取り囲むように設けられていてもよい。平面視において、第１絶縁層２１ａは、たとえば三角形である。平面視において、第１絶縁層２１ａは、たとえば四角形や六角形などの三角形以外の多角形であってもよいし、円形であってもよい。

図４に示されるように、第１ボディ領域１３ａは頂点Ｃ１を有し、第２ボディ領域１３ｂは頂点Ｃ２を有し、第３ボディ領域１３ｃは頂点Ｃ３を有する。平面視において、絶縁層２１ａは、第１ボディ領域１３ａの一端Ｃ０に最も近い頂点Ｃ１と、第２ボディ領域１３ｂの一端Ｃ０に最も近い頂点Ｃ２と、第３ボディ領域１３ｃの一端Ｃ０に最も近い頂点Ｃ３とを繋ぐ三角形の内部に設けられていてもよい。

図５に示されるように、セル領域は、平面視においてストライプ形状（長方形）であってもよい。図６に示されるように、セル領域は、平面視において多角形（たとえば六角形）であってもよい。ドレイン電流は、ゲート幅Ｗｇに比例し、かつチャネル長Ｌｇに反比例する。つまり、チャネル長Ｌｇが同じ場合、ゲート幅Ｗｇが大きい程、電流は流れやすい。図５および図６において、矢印は電子の流れを示している。電子は、たとえば第１ソース領域１４ａから第１ボディ領域１３ａを通過して第１ドリフト領域１２ａに流れる。図５および図６において、太線の全長は、ゲート幅Ｗｇの全長を示している。図５および図６に示されるように、セル領域の形状が六角形の場合におけるゲート幅Ｗｇの全長は、セル領域がストライプ形状の場合におけるゲート幅Ｗｇの全長よりも大きくなる。そのため、セル領域が六角形の半導体装置のオン抵抗は、セル領域がストライプ形状の半導体装置のオン抵抗よりも低くなる。

次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず炭化珪素基板を準備する工程（Ｓ１０：図７）が実施される。具体的には、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上にエピタキシャル成長によりｎ型（第１導電型）の炭化珪素エピタキシャル層２４が形成される（図９参照）。炭化珪素エピタキシャル層２４は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素エピタキシャル層２４は、第１の主面１０ａを構成する。炭化珪素単結晶基板１１は、第２の主面１０ｂを構成する。炭化珪素基板１０の第１の主面１０ａは、たとえば（０００１）面から８°以下程度オフした面である。

次に、炭化珪素エピタキシャル層２４の第１の主面１０ａに対してイオン注入が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層２４に対してイオン注入される。これにより、第１ボディ領域１３ａと、第２ボディ領域１３ｂと、第３ボディ領域１３ｃとが形成される。次に、第１ボディ領域１３ａ、第２ボディ領域１３ｂおよび第３ボディ領域１３ｃの各々に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃが形成される。次に、第１ソース領域１４ａ、第２ソース領域１４ｂおよび第３ソース領域１４ｃの各々に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、第１コンタクト領域１８ａ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ｃが形成される。

次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これによりイオン注入された不純物が活性化する。

以上により、第１セル領域ＣＬ１と、第１セル領域ＣＬ１と接する第２セル領域ＣＬ２とを含む炭化珪素基板１０が準備される（図１０参照）。第１セル領域ＣＬ１は、ｎ型を有する第１ドリフト領域１２ａと、ｎ型とは異なるｐ型を有する第１ボディ領域１３ａと、第１ボディ領域１３ａによって第１ドリフト領域１２ａから隔てられかつｎ型を有する第１ソース領域１４ａとを有する。第２セル領域ＣＬ２は、第１ドリフト領域１２ａと接しかつｎ型を有する第２ドリフト領域１２ｂと、ｐ型を有する第２ボディ領域１３ｂと、第２ボディ領域１３ｂによって第２ドリフト領域１２ｂから隔てられかつｎ型を有する第２ソース領域１４ｂとを有する。第１ドリフト領域１２ａと第２ドリフト領域１２ｂとの境界Ｍ１２が、第１セル領域ＣＬ１と第２セル領域ＣＬ２との境界である。

炭化珪素基板１０は、第１セル領域ＣＬ１および第２セル領域ＣＬ２の各々に接する第３セル領域ＣＬ３を含んでいてもよい。第３セル領域ＣＬ３は、第１ドリフト領域１２ａと接しかつｎ型を有する第３ドリフト領域１２ｃと、ｐ型を有する第３ボディ領域１３ｃと、第３ボディ領域１３ｃによって第３ドリフト領域１２ｃから隔てられかつｎ型を有する第３ソース領域１４ｃとを有する。

次に、ゲート絶縁膜を形成する工程（Ｓ２０：図７）が実施される。炭化珪素エピタキシャル層２４上にゲート絶縁膜１５が形成される。具体的には、酸素雰囲気中において、炭化珪素基板１０が、たとえば１３００℃程度の温度下で１時間程度保持される。これにより、炭化珪素エピタキシャル層２４の第１の主面１０ａが熱酸化されてゲート絶縁膜１５が形成される。以上により、第１の主面１０ａにおいて、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａ、第１コンタクト領域１８ａ、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂ、第２ソース領域１４ｂ、第２コンタクト領域１８ｂ、第３ドリフト領域１２ｃ、第３ボディ領域１３ｃ、第３ソース領域１４ｃ、第３コンタクト領域１８ｃの各々と接するゲート絶縁膜１５が形成される。

次に、窒素アニール工程が実施されてもよい。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。次に、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施されてもよい。たとえばアルゴン雰囲気中において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。

次に、ゲート電極を形成する工程（Ｓ３０：図７）が実施される。たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物が添加されたポリシリコンからなるゲート電極がゲート絶縁膜１５上に形成される。図１１に示されるように、第１ゲート電極２７ａは、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａおよび第１コンタクト領域１８ａの各々に対面して形成される。第２ゲート電極２７ｂは、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂ、第２ソース領域１４ｂおよび第２コンタクト領域１８ｂの各々に対面して形成される。第３ゲート電極２７ｃは、第３ドリフト領域１２ｃ、第３ボディ領域１３ｃ、第３ソース領域１４ｃおよび第３コンタクト領域１８ｃの各々に対面して形成される。

図１２に示されるように、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々は環状を有している。平面視において、第１ゲート電極２７ａの外縁は、第１ボディ領域１３ａの外縁と、第１セル領域ＣＬ１の外縁との間に位置する。平面視において、第１ゲート電極２７ａの内縁は、第１ソース領域１４ａの外縁と、第１コンタクト領域１８ａの外縁との間に位置する。同様に、平面視において、第２ゲート電極２７ｂの外縁は、第２ボディ領域１３ｂの外縁と、第２セル領域ＣＬ２の外縁との間に位置する。平面視において、第２ゲート電極２７ｂの内縁は、第２ソース領域１４ｂの外縁と、第２コンタクト領域１８ｂの外縁との間に位置する。同様に、平面視において、第３ゲート電極２７ｃの外縁は、第３ボディ領域１３ｃの外縁と、第３セル領域ＣＬ３の外縁との間に位置する。平面視において、第３ゲート電極２７ｃの内縁は、第３ソース領域１４ｃの外縁と、第３コンタクト領域１８ｃの外縁との間に位置する。

次に、第１層間絶縁膜を形成する工程（Ｓ４０：図７）が実施される。たとえばＣＶＤ法により、二酸化珪素から構成された第１層間絶縁膜２１が、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々を覆うように形成される。第１層間絶縁膜２１は、第１ゲート電極２７ａ、第２ゲート電極２７ｂ、第３ゲート電極２７ｃおよびゲート絶縁膜１５の各々に接するように形成される。第１層間絶縁膜２１は、第１絶縁層２１ａと、第２絶縁層２１ｂとを含む。第１絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に形成される。同様に、第１絶縁層２１ａは、第１ドリフト領域１２ａと、第３ドリフト領域１２ｃとの境界上であって、かつ第１ゲート電極２７ａと、第３ゲート電極２７ｃとの間に形成されてもよい。同様に、第１絶縁層２１ａは、第２ドリフト領域１２ｂと、第３ドリフト領域１２ｃとの境界上であって、かつ第２ゲート電極２７ｂと、第３ゲート電極２７ｃとの間に形成されてもよい。

次に、たとえばエッチングによりソース電極を形成する予定の領域の第１層間絶縁膜２１およびゲート絶縁膜１５が除去されることにより凹部ＴＨ１が形成される。これにより、第１コンタクト領域１８ａと、第２コンタクト領域１８ｂと、第３コンタクト領域１８ｃと、第１ソース領域１４ａと、第２ソース領域１４ｂと、第３ソース領域１４ｃとがゲート絶縁膜１５から露出する。

次に、ソース電極を形成する工程（Ｓ５０：図７）が実施される。好ましくは、ソース電極を形成する工程（Ｓ５０：図７）は、金属層を形成する工程（Ｓ５１：図８）と、金属層をアニールする工程（Ｓ５２：図８）とを含んでいる。

まず、金属層を形成する工程（Ｓ５１：図８）が実施される。たとえばスパッタリング法により、第１金属層１６ａ１、第２金属層１６ｂ１および第３金属層１６ｃ１の各々が炭化珪素基板１０の第１の主面１０ａ上に形成される。第１金属層１６ａ１、第２金属層１６ｂ１および第３金属層１６ｃ１の各々は、たとえばＴｉ（チタン）、Ａｌ（アルミニウム）およびＳｉ（珪素）を含んでいてもよい。図１４に示されるように、第１金属層１６ａ１は、第１ソース領域１４ａおよび第１コンタクト領域１８ａの各々に接するように形成される。第２金属層１６ｂ１は、第２ソース領域１４ｂおよび第２コンタクト領域１８ｂの各々に接するように形成される。第３金属層１６ｃ１は、第３ソース領域１４ｃおよび第３コンタクト領域１８ｃの各々に接するように形成される。

次に、金属層をアニールする工程（Ｓ５２：図８）が実施される。具体的には、第１金属層１６ａ１が第１ソース領域１４ａおよび第１コンタクト領域１８ａの各々と接し、第２金属層１６ｂ１が第２ソース領域１４ｂおよび第２コンタクト領域１８ｂの各々と接し、かつ第３金属層１６ｃ１が第３ソース領域１４ｃおよび第３コンタクト領域１８ｃの各々と接した状態で、炭化珪素基板１０が１０００℃程度でアニールされる。これにより、第１金属層１６ａ１、第２金属層１６ｂ１および第３金属層１６ｃ１の各々がシリサイド化される。結果として、第１ソース領域１４ａとオーミック接合する第１ソース電極１６ａと、第２ソース領域１４ｂとオーミック接合する第２ソース電極１６ｂと、第３ソース領域１４ｃとオーミック接合する第３ソース電極１６ｃとが形成される。

好ましくは、第１ソース電極１６ａは、第１コンタクト領域１８ａとオーミック接合し、第２ソース電極１６ｂは、第２コンタクト領域１８ｂとオーミック接合し、かつ第３ソース電極１６ｃは、第３コンタクト領域１８ｃとオーミック接合する。好ましくは、第１金属層１６ａ１、第２金属層１６ｂ１および第３金属層１６ｃ１の各々は、９００℃以上１１００℃以下でアニールされる。第１金属層１６ａ１、第２金属層１６ｂ１および第３金属層１６ｃ１の各々を１１００℃以下でアニールすることにより、金属層を構成する材料が蒸発することを抑制することができる。また金属層を構成する材料が第１層間絶縁膜２１を構成する材料と反応することを抑制することができる。

次に、ゲート配線を形成する工程（Ｓ６０：図７）が実施される。まず第１層間絶縁膜２１の一部をエッチングすることで第１層間絶縁膜２１に凹部ＴＨ２が形成される。これにより、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々が第１層間絶縁膜２１から露出する。次に、たとえばスパッタリングにより、第１絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋ぐゲート配線２８が形成される。ゲート配線２８は、たとえばＡｌ（アルミニウム）、Ｃｕ（銅）、Ｗ（タングステン）およびＳｉ（シリコン）の少なくともいずれかを含む。好ましくは、ゲート配線２８は、第２絶縁層２１ｂの側面と上面とに接するように形成される。好ましくは、ゲート配線２８は、第１ゲート電極２７ａ、第２ゲート電極２７ｂおよび第３ゲート電極２７ｃの各々と接するように形成される。

次に、第２層間絶縁膜を形成する工程（Ｓ７０：図７）が実施される。たとえばＣＶＤ法により、二酸化珪素から構成された第２層間絶縁膜２２が、ゲート配線２８を覆うように形成される。図１５に示されるように、第２層間絶縁膜２２は、ゲート配線２８および第１層間絶縁膜２１に接するように形成される。第２層間絶縁膜２２は、ゲート配線２８の上面に形成された凹部を埋めるように形成されてもよい。

次に、ソース配線を形成する工程（Ｓ８０：図７）が実施される。たとえばアルミニウムを含む材料からなるソース配線１９が第２層間絶縁膜２２を覆い、かつ第１ソース電極１６ａおよび第２ソース電極１６ｂの各々と接するように形成される。次に、炭化珪素単結晶基板１１の第２の主面１０ｂに接するドレイン電極２０が形成される。ドレイン電極２０は、たとえばＮｉＳｉを含む。ドレイン電極２０は、ｎ型の導電型を有する炭化珪素単結晶基板１１とオーミック接合する。以上の手順により、図１に示すＭＯＳＦＥＴ１が完成する。

なお、本実施の形態においては、ソース電極を形成する工程（Ｓ５０：図７）は、第１層間絶縁膜２１を形成する工程（Ｓ４０：図７）後であって、かつゲート配線を形成する工程（Ｓ６０：図７）前に実施される。つまり、第１ソース電極１６ａを形成する工程および第２ソース電極１６ｂを形成する工程の各々は、絶縁層２１ａを形成する工程後であって、ゲート配線２８を形成する工程前に行われる。アルミニウムの融点は約６６０℃である。ゲート配線２８をアルミニウムで形成する場合は、約９００℃以上の温度でアニールする工程を有するソース電極を形成する工程（Ｓ５０：図７）は、ゲート配線を形成する工程（Ｓ６０：図７）前に実施されることが望ましい。

次に、変形例に係る炭化珪素半導体装置１の製造方法について説明する。
図１６に示されるように、ソース電極を形成する工程（Ｓ５０：図１６）は、ゲート配線を形成する工程（Ｓ６０：図１６）後であって、かつ第２層間絶縁膜を形成する工程（Ｓ７０：図１６）前に実施されてもよい。具体的には、上記実施の形態で説明した方法と同様の方法により、炭化珪素基板を準備する工程（Ｓ１０：図１６）と、ゲート絶縁膜を形成する工程（Ｓ２０：図１６）と、ゲート電極を形成する工程（Ｓ３０：図１６）と、第１層間絶縁膜を形成する工程（Ｓ４０：図１６）とが実施される。

図１７に示されるように、第１ソース領域１４ａと、第１コンタクト領域１８ａと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとがゲート絶縁膜１５に覆われた状態で、第１層間絶縁膜２１に対してエッチングが行われる。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々が、第１層間絶縁膜２１から露出する。第１層間絶縁膜２１をエッチングする際、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々上の第１層間絶縁膜２１の部分は除去されるが、第１コンタクト領域１８ａおよび第２コンタクト領域１８ｂの各々上の第１層間絶縁膜２１の部分は除去されない。

次に、たとえばエッチングによりソース電極を形成する予定の領域の第１層間絶縁膜２１およびゲート絶縁膜１５が除去されることにより、第１コンタクト領域１８ａと、第２コンタクト領域１８ｂと、第３コンタクト領域１８ｃと、第１ソース領域１４ａと、第２ソース領域１４ｂと、第３ソース領域１４ｃとがゲート絶縁膜１５から露出する。

次に、上記実施の形態で説明した方法と同様の方法により、ソース電極を形成する工程（Ｓ５０：図１６）と、第２層間絶縁膜を形成する工程（Ｓ７０：図１６）と、ソース配線を形成する工程（Ｓ８０：図１６）とが実施されることにより、図１に示すＭＯＳＦＥＴが製造される。

なお上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。

次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。

本実施の形態に係るＭＯＳＦＥＴ１によれば、第１絶縁層２１ａは、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界Ｍ１２上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に設けられている。これにより、境界Ｍ１２上には、第１ゲート電極２７ａおよび第２ゲート電極２７ｂのいずれも存在しないので、境界Ｍ１２上のゲート絶縁膜１５の部分における電界集中を緩和することができる。またゲート配線２８は、第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋いでいる。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して、ゲート電圧を印加することができる。

また本実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａにおいて、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａ、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々と接するゲート絶縁膜１５と、ゲート絶縁膜１５、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々と接する層間絶縁膜２１とをさらに備える。第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々は、ゲート絶縁膜１５上に設けられている。第１絶縁層２１ａは、層間絶縁膜２１の少なくとも一部を構成する。これにより、簡易な方法で絶縁層２１ａをゲート絶縁膜１５上に設けることができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａに対して垂直な方向において、層間絶縁膜２１の厚みＨは、１００ｎｍ以上１．５μｍ以下である。層間絶縁膜２１の厚みＨを１００ｎｍ以上とすることにより、ゲート絶縁膜１５の絶縁破壊を効果的に抑制することができる。層間絶縁膜２１の厚みＨを１．５μｍ以下とすることにより、層間絶縁膜２１の加工を容易に行うことができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１ゲート電極２７ａは、第２ゲート電極２７ｂに対面する第１側面２７ａ１を有し、かつ第１ボディ領域１３ａは、第２ボディ領域１３ｂに対面する第２側面１３ａ１を有する。第１の主面１０ａに平行な方向において、第１側面２７ａ１と第２側面１３ａ１との距離ｄは、０．１μｍ以上０．７５μｍ以下である。第１側面２７ａ１と第２側面１３ａ１との距離ｄを０．１μｍ以上とすることにより、アライメント誤差を考慮した場合においても、第１ゲート電極２７ａをチャネル領域上に形成することができる。第１側面２７ａ１と第２側面１３ａ１との距離ｄを０．７５μｍ以下とすることにより、ゲート絶縁膜１５の絶縁破壊を効果的に抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々は、ポリシリコンを含む。これにより、９００℃以上の温度でアニールを行う場合において、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々が二酸化珪素と反応することを抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート配線２８は、Ａｌ、Ｃｕ、ＷおよびＳｉの少なくともいずれかを含む。Ａｌの場合には、ゲート配線２８を容易に加工することができる。Ｃｕ、ＷおよびＳｉの場合には、ゲート配線２８を形成する工程以降の高温プロセスに耐えることができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート配線２８の導電率は、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々の導電率よりも高い。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して電圧を高速で印加することができるので、炭化珪素半導体装置１のスイッチング特性を向上することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａに対して垂直な方向に沿って見て、第１セル領域ＣＬ１および第２セル領域ＣＬ２の各々は多角形である。第１セル領域ＣＬ１および第２セル領域ＣＬ２は、多角形の一辺Ｍ１２ａを共有している。一辺の一端Ｃ０および他端Ｃ４の各々の上には、絶縁層２１ａが設けられている。一辺の一端Ｃ０および他端Ｃ４は、複数のセル領域の頂点が重なる点（重点）である。当該重点から第１ボディ領域１３ａまでの距離は、重点以外の一辺上の点から第１ボディ領域１３ａまでの距離よりも長い。そのため、第１ボディ領域１３ａから伸長する空乏層が重点まで到達しづらいので、重点上のゲート絶縁膜１５の部分は、重点以外の一辺上の点上のゲート絶縁膜１５の部分よりも電界強度が高くなる。重点上に絶縁層２１ａを設けることにより、重点上のゲート絶縁膜１５の部分における電界集中を緩和することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａに対して垂直な方向に沿って見て、一端Ｃ０と他端Ｃ４との間において、第１ゲート電極２７ａおよび第２ゲート電極２７ｂとが接続されている。これにより、第１ゲート電極２７ａが第２ゲート電極２７ｂから離間している場合と比較して、炭化珪素半導体装置１のスイッチング速度を向上することができる。

本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１ドリフト領域１２ａと、第２ドリフト領域１２ｂとの境界上であって、かつ第１ゲート電極２７ａと、第２ゲート電極２７ｂとの間に第１絶縁層２１ａが形成される。これにより、境界Ｍ１２上には、第１ゲート電極２７ａおよび第２ゲート電極２７ｂのいずれも存在しないので、境界Ｍ１２上のゲート絶縁膜１５の部分における電界集中を緩和することができる。また第１絶縁層２１ａを跨ぐように第１ゲート電極２７ａと第２ゲート電極２７ｂとを繋ぐゲート配線２８が形成される。これにより、第１ゲート電極２７ａおよび第２ゲート電極２７ｂの各々に対して、ゲート電圧を印加することができる。

また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の主面１０ａにおいて、第１ドリフト領域１２ａ、第１ボディ領域１３ａ、第１ソース領域１４ａ、第２ドリフト領域１２ｂ、第２ボディ領域１３ｂおよび第２ソース領域１４ｂの各々と接するゲート絶縁膜１５が形成される。第１ソース領域１４ａと接する第１ソース電極１６ａが形成される。第２ソース領域１４ｂと接する第２ソース電極１６ｂが形成される。第１ゲート電極２７ａを形成する工程において、第１ゲート電極２７ａは、ゲート絶縁膜１５上に形成され、かつ第２ゲート電極２７ｂを形成する工程において、第２ゲート電極２７ｂは、ゲート絶縁膜１５上に形成される。第１ソース電極１６ａを形成する工程および第２ソース電極１６ｂを形成する工程の各々は、第１絶縁層２１ａを形成する工程後であって、ゲート配線２８を形成する工程前に行われる。これにより、ゲート配線２８を構成する材料が絶縁層２１ａを構成する材料と反応してゲート配線２８が絶縁層２１ａ内に拡散することによりゲート電流がリークすることを抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１ソース電極１６ａを形成する工程は、第１ソース領域１４ａに接する第１金属層１６ａ１を形成する工程と、第１金属層１６ａ１を９００℃以上でアニールする工程とを含む。第２ソース電極１６ｂを形成する工程は、第２ソース領域１４ｂに接する第２金属層１６ｂ１を形成する工程と、第２金属層１６ｂ１を９００℃以上でアニールする工程とを含む。これにより、第１金属層１６ａ１および第２金属層１６ｂ１の各々を構成する材料のシリサイド化が促進されるので、第１ソース電極１６ａおよび第２ソース電極１６ｂの各々と炭化珪素基板１０との接触抵抗を低減することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１ ＭＯＳＦＥＴ（炭化珪素半導体装置）
１０ 炭化珪素基板
１０ａ 第１の主面（主面）
１０ｂ 第２の主面
１１ 炭化珪素単結晶基板
１２ａ 第１ドリフト領域
１２ｂ 第２ドリフト領域
１２ｃ 第３ドリフト領域
１３ａ 第１ボディ領域
１３ａ１ 第２側面
１３ｂ１ 第４側面
１３ｂ 第２ボディ領域
１３ｃ 第３ボディ領域
１４ａ 第１ソース領域
１４ｂ 第２ソース領域
１４ｃ 第３ソース領域
１５ ゲート絶縁膜
１６ ソース電極
１６ａ１ 第１金属層
１６ａ 第１ソース電極
１６ｂ１ 第２金属層
１６ｂ 第２ソース電極
１６ｃ１ 第３金属層
１６ｃ 第３ソース電極
１８ａ 第１コンタクト領域
１８ｂ 第２コンタクト領域
１８ｃ 第３コンタクト領域
１９ ソース配線
２０ ドレイン電極
２１ 層間絶縁膜
２１ 第１層間絶縁膜
２１ａ 第１絶縁層（絶縁層）
２１ｂ 第２絶縁層
２１ｃ 第３絶縁層
２２ 第２層間絶縁膜
２４ 炭化珪素エピタキシャル層
２７ ゲート電極
２７ａ１ 第１側面
２７ａ 第１ゲート電極
２７ｂ 第２ゲート電極
２７ｂ１ 第３側面
２７ｃ 第３ゲート電極
２８ ゲート配線
Ｃ０ 三重点（一端）
Ｃ１，Ｃ２，Ｃ３ 頂点
Ｃ４，Ｃ５，Ｃ６ 他端
ＣＨ チャネル領域
ＣＬ１ 第１セル領域
ＣＬ２ 第２セル領域
ＣＬ３ 第３セル領域
Ｈ 厚み
Ｌｇ チャネル長
Ｍ１２ 境界
Ｍ１２ａ 辺、一辺、境界線
Ｍ１３ａ 辺、一辺、境界線
Ｍ２３ａ 辺、一辺、境界線
ＴＨ１，ＴＨ２ 凹部
Ｗｇ ゲート幅
ｄ 距離

Claims (12)

1. 主面を有し、かつ第１セル領域と、前記第１セル領域と接する第２セル領域とを含む炭化珪素基板を備え、
   前記第１セル領域は、第１導電型を有する第１ドリフト領域と、前記第１導電型とは異なる第２導電型を有する第１ボディ領域と、前記第１ボディ領域によって前記第１ドリフト領域から隔てられかつ前記第１導電型を有する第１ソース領域とを有し、
   前記第２セル領域は、前記第１ドリフト領域と接しかつ前記第１導電型を有する第２ドリフト領域と、前記第２導電型を有する第２ボディ領域と、前記第２ボディ領域によって前記第２ドリフト領域から隔てられかつ前記第１導電型を有する第２ソース領域とを有し、さらに、
   前記第１ドリフト領域、前記第１ボディ領域および前記第１ソース領域の各々に対面する第１ゲート電極と、
   前記第２ドリフト領域、前記第２ボディ領域および前記第２ソース領域の各々に対面する第２ゲート電極と、
   前記第１ドリフト領域と、前記第２ドリフト領域との境界上であって、かつ前記第１ゲート電極と、前記第２ゲート電極との間に設けられた絶縁層と、
   前記絶縁層を跨ぐように前記第１ゲート電極と前記第２ゲート電極とを繋いでいるゲート配線とを備える、炭化珪素半導体装置。
2. 前記主面において、前記第１ドリフト領域、前記第１ボディ領域、前記第１ソース領域、前記第２ドリフト領域、前記第２ボディ領域および前記第２ソース領域の各々と接するゲート絶縁膜と
   前記ゲート絶縁膜、前記第１ゲート電極および前記第２ゲート電極の各々と接する層間絶縁膜とをさらに備え、
   前記第１ゲート電極および前記第２ゲート電極の各々は、前記ゲート絶縁膜上に設けられており、
   前記絶縁層は、前記層間絶縁膜の少なくとも一部を構成する、請求項１に記載の炭化珪素半導体装置。
3. 前記主面に対して垂直な方向において、前記層間絶縁膜の厚みは、１００ｎｍ以上１．５μｍ以下である、請求項２に記載の炭化珪素半導体装置。
4. 前記第１ゲート電極は、前記第２ゲート電極に対面する第１側面を有し、かつ前記第１ボディ領域は、前記第２ボディ領域に対面する第２側面を有し、
   前記主面に平行な方向において、前記第１側面と前記第２側面との距離は、０．１μｍ以上０．７５μｍ以下である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
5. 前記第１ゲート電極および前記第２ゲート電極の各々は、ポリシリコンを含む、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
6. 前記ゲート配線は、Ａｌ、Ｃｕ、ＷおよびＳｉの少なくともいずれかを含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
7. 前記ゲート配線の導電率は、前記第１ゲート電極および前記第２ゲート電極の各々の導電率よりも高い、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
8. 前記主面に対して垂直な方向に沿って見て、前記第１セル領域および前記第２セル領域の各々は多角形であり、
   前記第１セル領域および前記第２セル領域は、前記多角形の一辺を共有しており、
   前記一辺の一端および他端の各々の上には、前記絶縁層が設けられている、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
9. 前記主面に対して垂直な方向に沿って見て、前記一端と前記他端との間において、前記第１ゲート電極および前記第２ゲート電極とが接続されている、請求項８に記載の炭化珪素半導体装置。
10. 主面を有し、かつ第１セル領域と、前記第１セル領域と接する第２セル領域とを含む炭化珪素基板を準備する工程を備え、
    前記第１セル領域は、第１導電型を有する第１ドリフト領域と、前記第１導電型とは異なる第２導電型を有する第１ボディ領域と、前記第１ボディ領域によって前記第１ドリフト領域から隔てられかつ前記第１導電型を有する第１ソース領域とを有し、
    前記第２セル領域は、前記第１ドリフト領域と接しかつ前記第１導電型を有する第２ドリフト領域と、前記第２導電型を有する第２ボディ領域と、前記第２ボディ領域によって前記第２ドリフト領域から隔てられかつ前記第１導電型を有する第２ソース領域とを有し、さらに、
    前記第１ドリフト領域、前記第１ボディ領域および前記第１ソース領域の各々に対面する第１ゲート電極を形成する工程と、
    前記第２ドリフト領域、前記第２ボディ領域および前記第２ソース領域の各々に対面する第２ゲート電極を形成する工程と、
    前記第１ドリフト領域と、前記第２ドリフト領域との境界上であって、かつ前記第１ゲート電極と、前記第２ゲート電極との間に絶縁層を形成する工程と、
    前記絶縁層を跨ぐように前記第１ゲート電極と前記第２ゲート電極とを繋ぐゲート配線を形成する工程とを備える、炭化珪素半導体装置の製造方法。
11. 前記主面において、前記第１ドリフト領域、前記第１ボディ領域、前記第１ソース領域、前記第２ドリフト領域、前記第２ボディ領域および前記第２ソース領域の各々と接するゲート絶縁膜を形成する工程と、
    前記第１ソース領域と接する第１ソース電極を形成する工程と、
    前記第２ソース領域と接する第２ソース電極を形成する工程とをさらに備え、
    前記第１ゲート電極を形成する工程において、前記第１ゲート電極は、前記ゲート絶縁膜上に形成され、かつ前記第２ゲート電極を形成する工程において、前記第２ゲート電極は、前記ゲート絶縁膜上に形成され、
    前記第１ソース電極を形成する工程および前記第２ソース電極を形成する工程の各々は、前記絶縁層を形成する工程後であって、前記ゲート配線を形成する工程前に行われる、請求項１０に記載の炭化珪素半導体装置の製造方法。
12. 前記第１ソース電極を形成する工程は、前記第１ソース領域に接する第１金属層を形成する工程と、前記第１金属層を９００℃以上でアニールする工程とを含み、
    前記第２ソース電極を形成する工程は、前記第２ソース領域に接する第２金属層を形成する工程と、前記第２金属層を９００℃以上でアニールする工程とを含む、請求項１１に記載の炭化珪素半導体装置の製造方法。

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