WO2004023542A1 - 半導体装置及びその製造方法 - Google Patents

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WO2004023542A1
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semiconductor device
connection hole
film
insulating film
formation region
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Kenichi Watanabe
Masanobu Ikeda
Takahiro Kimura
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Fujitsu Limited
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Abstract

　素子形成領域と外部とを電気的に接続するためのものであり、素子形成領域に付随して低誘電率絶縁膜が形成されて成るパッド形成領域において、パッド形成領域の低誘電率絶縁膜に形成されるビアであるＣｕ膜が、素子形成領域のビアであるＣｕ膜より高密度に配置され、これにより、内部応力発生時にその応力がビアに偏って集中することを防止し、それに起因する配線機能の劣化を回避することを可能となる。

Description

明 細 書 半導体装置及ぴその製造方法 技 分野
本発明は、 素子領域と素子領域と外部とを電気的に接続するためのパッド領域 を有する半導体装置及びその製造方法に関するものである。 背景技術
近年では、 半導体素子の高集積化とチップサイズの縮小化に伴い、 配線の微細 化及び多層配線化が加速的に進められている。 こうした多層配線を有するロジッ クデバイスにおいては、 配線遅延がデバイス信号遅延の支配的要因の 1つになり つつある。 デバイス信号遅延は配線抵抗値と配線容量の積に比例しており、 配線 遅延の改善、 即ちデバイスの動作スピードの向上には主に配線抵抗値の軽減が重 要である。 そこで、 配線の低抵抗化を図るため、 従来の A 1配線に代わって C u配線を形 成することが検討されている。 しかしながら、 C uの物質的特性及び上述したチ ップサイズの縮小化の背景下、 C u膜を直接エッチングして C u配線を形成する 手法に技術的な限界が生じ始めている。 よって層間絶縁膜にホールパターン又は 溝パターンを形成し、 C u配線材料を埋め込むことにより配線を形成するプロセ ス、 所謂ダマシンプロセスと呼ばれる手法の開発が急速に進められている。 さらに近年では、 デバイスの動作スピードの高速化を図る上で同層間、 異層間 の電気容量 （配線容量） の低減が要求されつつある。 そこで層間絶縁膜に低誘電 率絶縁膜を適用することが提案されているが、 低誘電率絶縁膜は、 従来のシロキ シサン結合を持つようなシリコン酸化膜を元とした材料と比較して、 ヤング率、 硬さ、 熱膨張といった物性値が大きく異なり、 これが起因して以下に述べる製造 工程上での不具合が生じる。 一般に低誘電率化を進めるには、 原子或いは分子といった材料内部の構造変化 が必要であり、 原子間距離、 分子間距離が離れれば誘電率の低下が進むが、 同時 に原子間距離、 分子間距離が離れることにより結合力が弱くなるため、 熱或いは 機械的な特性、 薬液に対する耐性など、 影響を受け易い材料となる。 微細な加工により形成された L S Iのパッド領域には、 配線構造内の配線パタ ーンに比べて比較的大きいパターンの電極パッドを最終的に形成する必要がある。 ここで電極パッドは、 L S Iの半導体構造を形成した後の回路試験、 T E G (Test Element Group) 等の開発における特性評価などのため L S Iの素子領域と外部. を電気的に接続するためのものである。 そのため大きさは概ね 4 0 n！〜 1 0 0 m程度の全面配線である。 半導体は通常ゥエーハと呼ばれる円形基板上に形成され、 製造工程完了後、 チ ップとして切り出され、 種々の外乱のチップへの影響を抑制することが可能なプ ラスチックパッケージ或いはセラミックパッケージへと加工される。 また、 ノ ッ ケージは外部回路に適した大きさの電極を有し、 電極パッドとパッケージ側電極 とを電気的に接続するためのワイヤーボンディング、 バンプ形成がなされる際に は、 パッド領域内部に対して機械的な力が印加され、 その後、 良好な接続が行わ れたかを確認する為の引っ張り試験等が行われる。 しかしながら、 上記のような押し込みによる圧着及び引っ張り試験が行われる と、 パッド領域内部には応力が発生する。 低誘電率材料のヤング率は一般に小さ いため、 電極パッドに外力が加えられた場合に低誘電率材料で構成される低誘電 率層は容易に変形し、 その印加された力は結局のところ溝パターンやホールパタ ーンで形成された接続孔の配線材料部分で支えることになる。 このように、 配線材料に比べてヤング率が小さい層間絶縁膜を用いる場合、 電 極パッドへのワイヤーボンディング、 バンプ形成時等の押し込みによる圧着及ぴ 引っ張り試験等によって生じる内部応力は配線材料部分に集中してしまう。 この 応力が配線材料部分に集中し降伏応力に達すると、 パッド領域の配線機能に支障 を来す。 本発明は、 上記問題点に鑑みてなされたものであり、 パッド領域における内部 応力発生時にその応力が接続孔に偏って集中することを防止し、 それに起因する 配線機能の劣化を回避することが可能となる半導体装置及びその製造方法を提供 することを目的とする。 発明の開示
本発明者は、 鋭意検討の結果、 以下に示す発明の諸態様に想到した。
本発明は、 低誘電率絶縁膜に配線構造を含む素子領域と、 前記素子領域と外部 とを電気的に接続するためのものであり、 前記素子領域に付随して前記低誘電率 絶縁膜が形成されて成るパッド領域とを含む半導体装置を対象とする。 本発明で は、 前記パッド領域内において前記低誘電率絶縁膜に形成された第 1の接続孔の 占有密度が、 前記素子領域の前記配線構造の何れかの部位における第 2の接続孔 の占有密度よりも高いことを特徴とする。 また、 本発明は、 素子領域と前記素子領域と外部とを電気的に接続するための パッド領域とを有する半導体装置の製造方法もその対象としている。 本発明に係 る半導体装置の製造工程は、 前記素子領域とともに前記パッド領域に低誘電率絶 縁膜を形成する工程と、 前記パッド領域には第 1の接続孔を、 前記素子領域には 第 2の接続孔を夫々形成する工程とを含み、 前記第 1の接続孔の占有密度を、 前 記素子領域の何れかの部位における前記第 2の接続孔の占有密度より高く形成す ることを特徴とする。 さらに、 本発明者は、 本発明の他の態様として半導体装置の設計方法について も想到した。 それは、 素子領域に付随して、 前記素子領域と外部とを電気的に接 続するためのパッド領域の配線構造を形成するための半導体装置の設計方法を対 象としたものである。 即ち、 前記素子領域に付随して前記パッド領域に低誘電率 絶縁膜を形成し、 前記パッド領域及び前記素子領域に第 1の接続孔及ぴ第 2の接 続孔を夫々形成する際に、 前記素子領域の何れかの部位における前記第 2の接続 孔の占有密度より前記第 1の接続孔の占有密度が高密度に形成されるように設計 することを特徴としている。 図面の簡単な説明
図 1は、 ビア層に発生する内部応力とビア層におけるビアの面積割合との関係 を示したグラフである。
図 2は、 ビア層に発生する内部応力とビア層におけるビアの面積割合との関係 を示したグラフである。
図 3 A、 図 3 Bは、 本発明の一実施形態に係る半導体装置の製造方法を工程順 に示す断面図である。
図 4A、 図 4 Bは、 図 3A、 図 3 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
,,図 5A、 図 5 Bは、 図 4A、 図 4 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
図 6 A、 図 6 Bは、 図 5A、 図 5 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
図 7 A、 図 7 Bは、 図 3A、 図 3 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
図 8 A、 図 8 Bは、 図 7 A、 図 7 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
図 9A、 図 9 Bは、 図 8A、 図 8 Bに引き続き、 本発明の一実施形態に係る半 導体装置の製造方法を工程順に示す断面図である。
図 1 0A、 図 1 O Bは、 図 9A、 図 9 Bに引き続き、 本発明の一実施形態に係 る半導体装置の製造方法を工程順に示す断面図である。
図 1 1 A、 図 1 1 Bは、 図 1 0A、 図 1 0 Bに引き続き、 本発明の一実施形態 に係る半導体装置の製造方法を工程順に示す断面図である。 図 1 2は、 図 1 1 A、 図 1 1 Bに引き続き、 本発明の一実施形態に係る半導体 装置の製造方法を工程順に示す断面図である。
図 1 3 Aは、 本発明の第 1の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。
図 1 3 Bは、 本発明の第 1の実施形態に係るパッ ド形成領域の C u多層配線構 造の構成を示した断面図である。
図 1 4は、 本発明の第 1の実施形態に係るパッド形成領域と同様の C u多層配 線構造をシングルダマシン法によって構成したときの断面図である。
図 1 5 Aは、 比較例 1に係るパッド形成領域の構成例を示した平面図である。 図 1 5 Bは、 比較例 1に係るパッド形成領域の構成例を示した断面図である。 図 1 6は、 比較例 1に係るパッド形成領域の構成に生じる問題点を説明するた めの図である。
図 1 7は、 比較例 1に係るパッド形成領域の構成に生じる他の問題点を説明す るための図である。
図 1 8は、 比較例 2に係るパッド形成領域の構成例を示した図である。
図 1 9は、 比較例 2に係るパッド形成領域の構成に生じる問題点を説明するた めの図である。
図 2 0は、 比較例 2に係るパッド形成領域の構成に生じる他の問題点を説明す るための図である。
図 2 1 Aは、 本発明の第 2の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。
図 2 1 Bは、 本発明の第 2の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 2 Aは、 本発明の第 3の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。
図 2 2 Bは、 本発明の第 3の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 3 Aは、 本発明の第 4の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。 図 2 3 Bは、 本発明の第 4の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 4 Aは、 本発明の第 5の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。
図 2 4 Bは、 本発明の第 5の実施形態に係るパッ ド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 5 Aは、 本発明の第 6の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した平面図である。
図 2 5 Bは、 本発明の第 6の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 6 Aは、 本発明の第 7の実施形態に係るパッ ド形成領域の C u多層配線構 造の構成を示した平面図である。
図 2 6 Bは、 本発明の第 7の実施形態に係るパッド形成領域の C u多層配線構 造の構成を示した断面図である。
図 2 7は、 本発明の第 8の実施形態に係るパッド形成領域の C u多層配線構造 の構成を示した平面図である。
図 2 8は、 本発明の第 9の実施形態に係るパッド形成領域の C u多層配線構造 の構成を示した平面図である。
図 2 9 Aは、 本発明の第 1 0の実施形態に係るパッド形成領域の C u多層配線 構造の構成を示した平面図である。
図 2 9 Bは、 本発明の第 1 0の実施形態に係るパッド形成領域の C u多層配線 構造の構成を示した断面図である。
図 3 O Aは、 本発明の第 1 1の実施形態に係るパッド形成領域の C u多層配線 構造の構成を示した平面図である。
図 3 0 Bは、 本発明の第 1 1の実施形態に係るパッド形成領域の C u多層配線 構造の構成を示した断面図である。 ；
図 3 1 Aは、 本発明の第 1 1の実施形態に係るパッド形成領域の他の構成例を 示した平面図である。
図 3 1 Bは、 本発明の第 1 1の実施形態に係るパッド形成領域の他の構成例を 示した断面図である。
図 3 2は、 本発明の第 1 2の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。
図 3 3は、 本発明の第 1 3の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。
図 3 4は、 本発明の第 1 4の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。
図 3 5は、 本発明の第 1 5の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。
図 3 6は、 本発明の第 1 6の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。 発明を実施するための最良の形態
一本発明の基本骨子一
ワイヤーボンディングゃバンプ形成の際に印加される力によってパッド領域に は内部応力が発生する。 配線材料と層間絶縁膜のヤング率の違いから内部応力は 配線材料が埋め込まれた接続孔側に偏って集中し、 それが例えば配線材料の降伏 応力点に達すると、 パッド領域の配線機能に支障を来してしまう。 このような従 来の問題点を解消すべく、 本発明者はパッド領域における接続孔の占有密度を、 素子領域の何れかの部位における接続孔の占有密度より高く形成する本発明独自 の構成を想到した。 この構成により内部応力が接続孔に偏って集中することを防 止し、 配線機能の信頼性の低下を回避するものである。 ここでいう接続孔とは、 上層配線と下層配線を接続するために配線材料がビア ホールに埋め込まれた一部配線構造のことをいう。 以下の説明では、 この一部配 線構造を全体配線構造におけるビア部と称する。 また、 本発明者が想到した独自 の構成として、 パッド領域の接続孔の占有密度を素子領域の任意の部位における 接続孔の占有密度より高く形成してもよい。 この構成であっても上記の本発明の 作用 ·効果を同様に奏することができる。 一層間絶縁膜及び配線構造におけるビア部 （接続孔） の力学的特性—
ここで、 層間絶縁膜及び配線構造におけるビア部の力学的特性について説明す る。 ここでは、 電極パッドに対するバンプの接合力を評価するための引っ張り試 験を前提にして説明を行うものとする。 層間絶縁膜はその膜厚に比べて水平方向 の広がりは大きいので、 説明の簡単のため、 その引っ張り力が垂直に印加される 場合を考える。 従って、 ビア部と層間絶縁膜では同じ量の歪みが生じるものとし て考えることができる。 このとき、 ビア部に印加される応力 ； σ mは、 ビア部の ヤング率を Emとし、 ビア部及び層間絶縁膜に生じる歪みを εすると、 次の式 1 によって示される。
σ m = E m ε · · ' (式 1ノ 同様に、 層間絶縁膜に印加される応力 ； σ iは、 層間絶縁膜のヤング率を E i とすると、 次の式 2によって示される。
σ i = E i X ε · · ' (式 2) 式 1及び式 2から C u膜と層間絶縁膜にかかる応力の比は、 次の式 3に示され るように、 ヤング率の比となる。
σ m ： σ i = E m ： E i · · · 3 ) 例えば、 Emとして C uのヤング率、 E i として低誘電率絶縁材料である" S i LK ( S i L K ： Dow Chemical社の登録商標であり、 ポリアリルエーテル系化 合物からなる有機絶縁膜材料） "のヤング率を式 3に代入し、 また一 ¾で、 比較の 対象として、 Emとして C uのヤング率、 E i として S i 02のヤング率を式 3 に代入すると、 次の式 4、 式 5となる。 尚、 C u、 "S i LK"及び S i 02は下記 の表 1から引用したものである。
a c u : a s i l k = l : 0. 0 2 0 · · ' (式 4)
a c u : a s i o = l : 0. 5 5 · · · o ) 式 4及び式 5に示されるように、ビ T部と層間絶縁膜にかかる内部応力の比は、 層間絶縁膜がシリコン酸化膜からなる場合と比べて、 低誘電率絶縁膜で構成され ている方が層間絶縁膜にかかる内部応力の割合が低くなる。 次に、 ビア部と層間絶縁膜にかかる応力値の算出式を求める。 引っ張り試験に よる外力 ； Fとビア部及ぴ層間絶縁膜が支える力との釣り合いは、 次の式 6によ つて表される。 ここで、 Smはビア部の面積、 S iは同じく層間絶縁膜の面積で める。
F = σ mx S m+ σ i S i · ' · 6 ) 式 1及ぴ式 2を式 6に代入すると、 次の式 7又は式 8によって夫々表される。 F = σ mx S m + (E i /Em) x σ m S i = σ mx ( S m + (E i E m) x S i ) - · - (式 7)
F = ( E m / E i ) x σ i x S m + σ i xS i = σ i x ((Em/E i ) xSm+ S iト · · （式 8) 式 7及ぴ式 8を夫々 σ ιη、 σ ίについて解き、 ビア部と層間絶縁膜の面積割合 の面数としてグラフにしたものを図 1及び図 2に示す。 尚、 図 1では、 直径 4 0 μιηの円形の電極パッドに 40 g f の引っ張り力を印加した場合について示し、 図 2では、 直径 5 0 mの円形の電極パッドに 2 0 g f の引っ張り力を印加した 場合について示している。 先ず、 図 1のグラフについて説明すると、 層間絶縁膜をシリ コン酸化膜で構成 し、 ビア部を C u膜で構成した場合 （図中では、 S i 02/C u) には、 層間絶縁 膜の面積割合が増加してもビア部にかかる内部応力はそれほど増加しない。 これ に対して、 層間絶縁膜を" S i LK"で構成し、 ビア部を C u膜で構成した（図中で は、 "S i LK" C u)場合には、 層間絶縁膜の面積割合が增加すると、 ビア部に かかる内部応力は急激に増加する。 また、 図 1のグラフには、 グレイン径が 0. l /z m 0. 5 μ ΐη, 1 . 0 の C uの降伏応力点が示されているが、 層間絶縁膜を" S i L K"で構成した場合 には、 層間絶縁膜の面積割合次第でビァ部にかかる内部応力が降伏応力点に達し てしまうことがわかる。 尚、 C uの降伏応力点とは、 これ以上の応力が印加され ると C uに降伏が起こる応力値である。 このように、 グレイン径が同じ C u膜で ビア部を構成している場合には、 層間絶縁膜を" S i L K"で構成しているか、 シ リコン酸化膜で構成しているかによつて降伏応力点に達する層間絶縁膜の面積割 合が 2倍近く異なることが分かる。 さらに、 図 1のグラフには、低誘電率絶縁材料であるポーラスシリ力系の" I P S (Intei'papenetrated Siloxane：触媒化成工業株式会社の登録商標） "、 オルガ ノシリケートグラス （図中では、 " B D (Black Diamond) ： アプライ ドマテリア ル社の登録商標"）により層間絶縁膜を構成し、ビア部を C u膜で構成した場合（図 中では夫々、 " I P S "Z C u , "B D"/C u ) についても示している。 " I P S " 及び" B D"のヤング率は夫々 1 1 (G p a)、 5 . 5 (G p a ) と低い値であるた め、 層間絶縁膜を" S i L K"で構成した場合と同様に、 層間絶縁膜の面積割合の 増加に伴って、 急激にビァ部にかかる内部応力が増加する。 図 2のグラフは、層間絶縁膜を" S i L K"、 ビア部を C u膜で構成した場合（図 中、 C u /"S i L K")、 層間絶縁膜をシリ コン酸化膜、 ビア部を C u膜で構成し た場合 （図中、 C uZ S i 02)、及び、層間絶縁膜をポーラスシリカ系" I P S"、 ビア部を C u膜で構成した場合 （図中、 C uZ" I P S") について示している。 図 2に示す例は、 図 1の例と異なる条件下での試みであるが、 やはり低誘電率 絶縁材料" S i L K"で層間絶縁膜が形成されている場合は、 層間絶縁膜の面積割 合が増加すると急激にビア部に内部応力がかかり、 C uの降伏応力点に達する場 合が見受けられる。 これに対して、 シリ コン酸化膜で層間絶縁膜を形成した場合 には、 層間絶縁膜の面積割合が増加してもビア部には内部応力がそれほどかから ず、 C u降伏応力点に達しない。 また、 図 2には層間絶縁膜にかかる内部応力についても示されており、 層間絶 縁膜をポーラスシリカ系" I P S"、 "S i LK"で構成した場合には、 層間絶縁膜 の面積割合が増加すると、 一定のところで層間絶縁膜に印加される内部応力が急 激に増加し、夫々の破断応力点に達してしまう。尚、ここでいう破断応力点とは、 これ以上の応力が印加されると破断が生じる応力値のことをいう。これに対して、 層間絶縁膜をシリコン酸化膜で構成した場合には、 層間絶縁膜の面積割合が増加 しても層間絶縁膜に印加される内部応力はそれほど増加せず、 その破断応力点に は達しない。 本発明では、 同層間、 異層間の電気容量 （配線容量） の低減を図るべく層間絶 縁膜を低誘電率絶縁材料で構成しており、 特にその低誘電率材料はオルガノシリ ケートグラス" B D"、 "S i LK"、 " I P S"等のヤング率が 2 OGP a以下のもの を用いることが好ましい。 しかしながら、 上記のように、 電極パッド下の層間絶 縁膜をオルガノシリケートグラス" BD"、 "S i LK"、 "I P S"等の低誘電率絶縁 材料で構成した場合、 内部応力の発生によりビア部及び層間絶縁膜に障害が生じ 易く、 配線機能の信頼性を低下させる恐れがある。 これに対して、 本発明は電極 パッド下のビア部を高密度に配置することによって、 内部応力がビア部に偏って 集中することを防止することを可能としている。 以下、 本発明の実施形態を添付図面を参照しながら詳細に説明する。 図 3A〜 図 1 2は、 本発明の実施形態に係る半導体装置の製造方法を工程順に示した概略 断面図である。 一 MOS トランジスタ構造の形成一
先ず、 シリコン基板上に MOS トランジスタ構造を形成する。
具体的には、 図 3 Aに示すように、 シリ コン基板 1の素子分離領域に S T I (Shallow Trench Isolation) 法により、 素子分離構造 2を形成し、 素子形成領 域には素子活性領域を画定し、 パッド形成領域には素子分離構造 2を全面に形成 する。 続いて、 熱酸化法により、 素子形成領域の素子活性領域にのみゲート絶縁膜 3 を形成する。 そして、 C V D法により、 全面に多結晶シリ コン膜を堆積し、 パタ 一ユングすることにより素子活性領域にのみゲート電極 4を形成する。 続いて、 ゲート電極 4をマスクにして、 不純物を低濃度に浅くイオン注入した 後、 C V D法によりシリ コン酸化膜を堆積し、 全面を異方性エッチングすること により、 ゲート電極 4の側面にのみ前記シリコン酸化膜を残し、 サイ ドウォール 5を形成する。 そして、 ゲート電極 4及ぴサイ ドウォール 5をマスクにして、 再 度不純物を高濃度に深くイオン注入し、 L D D構造のソース Zドレイン 6を形成 する。 続いて、 全面にシリ コン窒化膜 7を形成した後、 層間絶縁膜となるシリ コン酸 化膜 8を堆積する。 そして、 ソース/ドレイン 6の表面の一部を露出させるよう に、 シリ コン酸化膜 8をパターユングし、 コンタク トホール 9を形成する。 続いて、 コンタク トホール 9の内壁面を覆うように、 下地膜となる T i N膜 1 0を形成した後、 コンタク トホール 9を埋め込むようにタングステンを堆積し、 C M P (Chemical-Mechanical Polishing) 法により、 表面を平坦化させてタン グステンプラグを形成する。 尚、 ゲート電極 4と配線とを電気的に接続するため にゲート電極 4上にもプラグが必要であるが、 ここでは、 ソース Zドレイン 6に 対するブラグとゲ一ト電極 4に対するブラグとが同一断面上にはないものとし、 図 3 A及び以下に示す図面上ではグート電極 4に対するプラグの図示を省略する c
— C u配線構造の形成；デュアルダマシン法—
次に、 上記 M O S トランジスタ構造上に C u配線構造を形成する。 ここでは先 ずデュアルダマシン法によって C u多層配線を形成する場合について説明する。 図 3 Bに示すように、 配線層の層間絶縁膜となるシリ コン酸化膜 8上に、 エツ チングストッパー膜となるシリ コンカーパイ ド膜 （S i C膜） 1 1を 70 nm程 度の膜厚で形成する。 次に、 配線層の層聞絶縁膜となるオルガノシリケートダラ ス膜 （S i OC膜） 1 2、 CMP法による研磨工程時の保護膜となるシリ コン酸 化膜 （S i O膜） 1 0 1を夫々、 350 nm、 1 50 n m程度の膜厚で形成した 後、 フォ トレジス ト 1 3を塗布し、 露光、 現像を施して配線パターン 14を形成 する。 続いて、 図 4 Aに示すように、 配線パターン 1 4が形成されたフォ トレジス ト 1 3をマスクにして、 C F系ガスを含む混合ガスを用いてオルガノシリケートグ ラス膜 1 2及ぴシリ コン酸化膜 1 01をシリコンカーパイ ド膜 1 1が露出するま で異方性エッチングする。 次に、 残存するフォ トレジス ト 1 3をアツシングにより除去した後、 CHF系 ガスを含む混合ガスを用いてシリ コンカーバイ ド膜 1 1をエッチングにより除去 し、 配線溝を形成する。 ここで、 アツシングによりシリ コン酸化膜 8がダメージ を受けることがなければ、 C F系ガスを含む混合ガスを用いて一度に、 シリ コン 酸化膜 1 01、 オルガノシリケートグラス膜 1 2及びシリ コンカーバイ ド膜 1 1 をェツチングし、 そして、 アツシングによりフォ トレジス ト 1 3を除去してもよ い。 その後、 適度な熱処理を加え、 シリ コンカーバイ ド膜 1 1及ぴオルガノシリ ケートグラス膜 1 2が吸湿した材料を脱ガスにより除去する。 次に、 例えばタンタルナイ トライ ド （T a N) からなるバリァメタル膜 1 5を 30 nm程度の膜厚で形成した後、 Cu膜 1 6を 1 500 nm程度の膜厚で形成 する。 ここで、 C u膜 1 6を成膜する手法として、 バリアメタル膜 1 5上にシー ド金属膜をスパッタリング装置によって成膜した後、 シード金属膜を電極に利用 するメツキ法を用いれば C u膜 1 6を成膜することができる。 続いて、 図 4 Bに示すように、 シリ コン酸化膜 1 0 1が露出するまで CMP法 により研磨した後、 配線溝内のみに C u膜 1 6が残るように形成する。 次に、 ェ ツチングス トッパー膜及び C u拡散防止膜となるシリ コンカーパイ ド膜 （S i C 膜） 1 7、 層間絶縁膜となるオルガノシリケートグラス膜 1 8、 配線層形成時の エッチングス トツパー膜となるシリ コン力一バイ ド膜 1 9、 配線層の層間絶縁膜 となるオルガノシリケートグラス膜 2 0、 及び、 C M P法による研磨工程時の保 護膜となるシリ コン酸化膜 2 1を順次形成する。 ここで、 シリ コンカーバイ ド膜 1 7は 7 0 n m程度の膜厚、 オルガノシリケートグラス膜 1 8は 6 0 0 n m程度 の膜厚、 シリ コンカーバイ ド膜 1 9は 7 0 n m程度の膜厚、 オルガノシリケート グラス膜 2 0は 3 5 0 n m程度の膜厚、 シリ コン酸化膜 2 1は 1 5 0 n m程度の 膜厚で形成する。 次に、 シリ コン酸化膜 2 1上にフォ トレジス ト 2 2を塗布し、 露光、 現像を施 すことにより、 ビアホールを形成するためのビアパターン 2 3を形成する。 その 際に、 パッ ド形成領域には素子形成領域より大きな断面積を有するビアパターン 2 3を形成する。 続いて、 図 5 Aに示すように、 シリ コン酸化膜 2 1、 オルガノシリケートダラ ス膜 2 0、シリ コンカーバイ ド膜 1 9、オルガノシリケートグラス膜 1 8の順に、 種々のプロセス条件を変更しながら C F系ガスを含む混合ガスを用いてシリ コン カーバイ ド膜 1 7が露出するまで異方性エッチングを行う。 これにより、 パッ ド 形成領域には素子形成領域より大きな面積のビアホール 2 4が形成される。 次に、 保護膜として利用する樹脂 2 5を塗布及び溶解の手法でビアホールの下 方部位に埋め込んだ後、 全面にフォ トレジス ト 2 6を塗布し、 露光、 現像を施し て配線パターン 2 7を形成する。 続いて、 図 5 Bに示すように、 配線パターン 2 7が形成されたフォ トレジス ト 2 6をマスクと して、 C F系ガスを含む混合ガスを用いてシリ コン酸化膜 2 1及 びオルガノシリケートグラス膜 2 0をシリ コンカーバイ ド膜 1 9が露出するまで 異方性エッチングし、 配線溝 1 0 2を形成する。 次に、 アツシングによりフォト レジスト 2 6及ぴ樹脂 2 5を同時に除去する。 続いて、 図 6 Aに示すように、 C F系ガスを含む混合ガスを用いて、 ビアホー ル 2 4の底部に残るシリコンカーパイ ド膜 1 7及び配線溝 1 0 2の底部に残るシ リコンカーバイ ド膜 1 9を異方性エッチングして除去する。 次に、 適度な熱処理 を加えて、 C u膜 1 6のコンタクト面、 シリコンカーバイ ド膜 1 7、 オルガノシ リケートグラス膜 1 8、 シリコンカーパイ ド膜 1 9及びオルガノシリケートグラ ス膜 2 0が吸湿した材料を脱ガスにより除去した後に、 例えばタンタルナイ トラ ィドからなるパリァメタル膜 1 2 1を 3 0 n m程度の膜厚で形成し、 メツキ法に より C u膜 2 8を 1 5 0 0 n m程度の膜厚で配線溝 1 0 2及びビアホール 2 4に 埋め込む。 続いて、 図 6 Bに示すように、 C u膜 2 8及びバリアメタル膜 1 2 1を C M P 法によりシリコン酸化膜 2 1が露出するまで研磨し、 配線溝 1 0 2及びビアホー ル 2 4内のみに C u膜 2 8及びバリァメタル膜 1 2 1を残存させる。 以降、 C u 膜 2 8で形成された配線を電極パッドとする場合には、 カバー膜として機能する シリコン窒化膜 2 9を当該配線層上に形成した後、 その一部に開孔を形成する。 そして、 その開孔部に例えば金線を接続して電極パッドと外部とを電気的に接続 させる。 さらに上層に配線構造を形成する場合には、 図 3 A〜図 6 Bと同様の製 造工程を繰り返すことで更なる多層配線構造を形成することができる。 また、 電極パッドの他の構成例として、 C u膜 2 8上に A 1層を形成し、 当該 A 1層と密着性の良い A 1金線を用いて外部と電極パッドを接続したり、 A 1層 上にバンプを形成することによって、 C u膜 2 8の表面露出による腐食を防止可 能な構成としてもよい。 以上により、 パッド形成領域の電極パッ ド下には素子形成領域より大きな断面 積のビアホールが形成される。 従って、 パッド形成領域に素子形成領域と同数若 しくはそれ以上の数のビア部を形成すると、 パッド形成領域のビア部の占有密度 を素子形成領域より高密度にすることができる。 これにより、 内部応力が発生し たとき、 過度な負荷がビア部に集中してしまうことを防止することができ、 ビア 部 （C u膜） に降伏が起きてしまう等、 電極パッ ドへの外力印加時における配線 機能の劣化要因を回避することが可能となる。 また、 パッド形成領域のビア部が素子形成領域の任意の部位におけるビア部の 占有密度より高く形成されていれば、 上記の効果を得ることができることは勿論 であるが、 局所的に素子形成領域の何れかの部位 （例えば、 ビア部の占有密度が 最も低い部位） をみて、 少なく もその部位におけるビア部の占有密度よりもパ ッド形成領域のビア部の占有密度が高く形成されていれば、 上記効果を同様に奏 することができる。 一 C u多層配線構造の形成；シングルダマシン法一
次に、 C u多層配線構造のシングルダマシン法による製造方法について説明す る。 M O S トランジスタ構造の形成は図 3 Aに基づいて既に説明したのでここで は省略する。 先ず、 図 7 Aに示すように、 層間絶縁膜となるシリ コン酸化膜 8上にエツチン ダストッパー膜となるシリコンカーバイ ド膜 3 0を 7 0 n m程度の膜厚で形成す る。 次に、 オルガノシリケートグラス膜 3 1及びシリコン酸化膜 3 2を夫々 3 5 0 n m , 1 5 0 n m程度の膜厚で形成する。 次に、 シリ コン酸化膜 3 2上にフォトレジス ト 3 3を塗布し、 露光、 現像を施 して、 オルガノシリケートグラス膜 3 1及びシリ コン酸化膜 3 2に配線溝を形成 するための配線パターン 3 4を形成する。 続いて、 図 7 Bに示すように、 配線パターン 3 4が形成されたフォ トレジス ト 3 3をマスクにして、 C F系ガスを含む混合ガスを用いてオルガノシリケートグ ラス膜 3 1及びシリコン酸化膜 3 2をシリコンカーバイ ド膜 3 0が露出するまで 異方性エッチングする。 次に、 残存するフォ トレジス ト 3 3をアツシングにより 除去した後、 C H F系ガスを含む混合ガスを用いてシリコンカーパイ ド膜 3 0を エッチングにより除去し、 配線溝を形成する。 ここで、 アツシングによりシリコ ン酸化膜 8がダメージを受けることがなければ、 C F系ガスを含む混合ガスを用 いて一度にシリコン酸化膜 3 2、 オルガノシリケートグラス膜 3 1及びシリコン 力一バイ ド膜 3 0をエッチングし、 そして、 ァッシングによりフォトレジスト 3 3を除去してもよい。 次に、 適度な熱処理を加えて、 オルガノシリケートグラス 膜 3 1及びシリ コンカーバイ ド膜 3 0が吸湿した材料を脱ガスにより除去する。 続いて、 図 8 Aに示すように、 例えば T a Nからなるバリアメタル膜 3 5を 3 0 n m程度の膜厚で形成した後、 C u膜 3 6を 1 5 0 0 n m程度の膜厚で形成す る。 続いて、 図 8 Bに示すように、 シリ コン酸化膜 3 2が露出するまで C M P法に より研磨することにより、 配線溝内にのみ C u膜 3 6を残す。 次に、 エッチング ス トッパー膜及ぴ C u拡散防止膜となるシリコンカーバイ ド膜 3 7、 ビア層の層 間絶縁膜となるオルガノシリケ一トグラス膜 3 8、 及び、 シリコン酸化膜 3 9を 順次形成する。 ここで、 シリ コンカーバイ ド膜 3 7は 7 0 n m程度、 オルガノシ リケ一トグラス膜 3 8は 4 5 0 n m程度、 シリコン酸化膜 3 9は 1 5 0 n m程度 の膜厚で形成する。 次に、 シリコン酸化膜 3 9上にフォトレジスト 4 0を塗布し、 露光、 現像を施 すことにより、 ビアホールを形成するためのビアパターン 4 1を形成する。 その 際に、 パッド形成領域には素子形成領域より大きな断面積を有するビアパターン 4 1を形成する。 続いて、 図 9 Aに示すように、 種々のプロセス条件を変更しながら、 シリ コン 酸化膜 3 9及ぴオルガノシリケートグラス膜 3 8を、 C F系ガスを含む混合ガス を用いてシリコンカーバイ ド膜 3 7が露出するまで異方性エッチングを行う。 続いて、 図 9 Bに示すように、 C H F系ガスを含む混合ガスを用いてビアホー ル 4 2の底部に残るシリ コンカーバイ ド膜 3 7を異方性エッチングして除去する。 これにより、 パッ ド形成領域には素子形成領域より大きな断面積のビアホール 4 2が形成される。 次に、 適度な熱処理を加えて C u膜 3 6のコンタク ト面、 シリ コンカーパイ ド膜 3 7及ぴオルガノシリケートグラス膜 3 8が吸湿した材料を脱 ガスにより除去した後に、 タンタルナイ トライ ドからなるバリアメタル膜 4 3を 3 0 n m程度の膜厚で形成し、 メツキ法により C u膜 4 4を 1 5 0 0 n m程度の 膜厚でビアホール 4 2に埋め込む。 続いて、 図 1 O Aに示すように、 C u膜 4 4及びバリアメタル膜 4 3を C M P 法によりシリ コン酸化膜 3 9が露出するまで研磨し、 ビアホール 4 2内のみに C u膜 4 4及ぴバリアメタル膜 4 3を残存させる。 続いて、 図 1 0 Bに示すように、 エッチングス トッパー膜及び C u拡散防止膜 となるシリコンカーバイ ド膜 1 0 3、 配線層の層間絶縁膜となるオルガノシリケ ートグラス膜 1 0 4、 及び、 C M P法による研磨工程時の保護膜となるシリ コン 酸化膜 1 0 5を順次形成する。 ここで、 シリコンカーバイ ド膜 1 0 3は 7 0 n tn 程度の膜厚、 オルガノシリケートグラス膜 1 0 4は 3 5 0 n m程度の膜厚、 シリ コン酸化膜 1 0 5は 1 5 0 n m程度の膜厚で形成する。 次に、 シリコン酸化膜 1 0 5上にフォ トレジス ト 1 0 6を塗布し、 露光、 現像を施すことにより、 配線溝 を形成するための配線パターン 1 0 7を形成する。 続いて、 図 1 1 Aに示すように、 配線パターン 1 0 7が形成されたフォ トレジ ス ト 1 0 6をマスクにして、 C F系ガスを含む混合ガスを用いてシリ コン酸化膜 1 0 5及ぴオルガノシリケ一トグラス膜 1 0 4をシリ コンカーバイ ド膜 1 0 3が 露出するまで異方性エッチングした後、 残存するフォ トレジス ト 1 0 6をアツシ ングにより除去する。 そして、 シリ コンカーバイ ド膜 1 0 3をシリコン酸化膜 3 9が露出するまで異方性エッチングし、 配線溝 1 1 0を形成する。 次に、 適度な 熱処理を加え、 C u膜 4 4のコンタク ト面、 オルガノシリケートグラス膜 1 0 4 及びシリ コンカーパイ ド膜 1 0 3が吸湿した材料を脱ガスにより除去する。 続いて、 図 1 1 Bに示すように、 例えばタンタルナイ トライ ドからなるバリァ メタル膜 1 0 8を 3 0 n m程度の膜厚で形成した後、 メツキ法により C u膜 1 0 9を 1 5 0 0 n m程度の膜厚で配線溝 1 1 0に埋め込む。 続いて、 図 1 2に示すように、 C u膜 1 0 9及びバリアメタル膜 1 0 8を C M P法によりシリコン酸化膜 1 0 5が露出するまで研磨し、 配線溝 1 1 0内のみに C u膜 1 0 9及びパリァメタル膜 1 0 8を残存させる。 以降、 C u膜 1 0 9で形 成された配線を電極パッドとする場合には、 カバー膜として機能するシリコン窒 化膜 1 1 1を当該配線層上に形成した後、 その一部に開孔を形成し、 開孔部に例 えば金線を接続して電極パッドと外部とを電気的に接続させる。 さらに上層に配 線構造を形成する場合には、 図 8 B〜図 1 2と同様の製造工程を繰り返すことで 更なる多層配線構造を形成することができる。 また、 電極パッドの他の構成例として、 C u膜 1 0 9上に A 1層を形成し、 当 該 A 1層と密着性の良い A 1金線を用いて外部と電極パッドを接続したり、 A 1 層上にバンプを形成することによって、 C u膜 1 0 9の表面露出による腐食を防 止可能な構成としてもよい。 このように、 シングルダマシン法によってもパッ ド形成領域に素子形成領域よ り大きな断面積のビア部が形成される。 従って、 パッド形成領域に素子形成領域 と同数若しくはそれ以上の数のビア部を形成すると、 パッド形成領域のビア部の 占有密度を素子形成領域より高密度にすることができる。 また、 パッド形成領域 のビア部を高密度に形成するためには、 各ビア部の断面積を大きく形成すること の他、 素子形成領域とパッド形成領域の双方間においてビア部を同等の断面積で 形成し、 パッド形成領域における単位面積当たりのビア部の数を素子形成領域よ り多く形成することでも可能である。 また、 パッ ド形成領域のビア部が素子形成領域の任意の部位におけるビア部の 占有密度より高く形成されていれば、 上記の効果を得ることができることは勿論 であるが、 局所的に素子形成領域の何れかの部位 （例えば、 ビア部の占有密度が 最も低い部位） をみて、 少なくともその部位におけるビア部の占有密度よりもパ ッド形成領域のビア部の占有密度が高く形成されていれば、 上記効果を同様に奏 することができる。 く第 1の実施形態 >
図 1 3 A、 図 1 3 Bは、 本発明の第 1の実施形態に係るパッド形成領域の C u 多層配線構造の構成を示した平面図及ぴ断面図である。 以下に説明する第 1〜第 1 6の実施形態は、上記説明と同様の製造工程を経て製造されるものであるため、 その詳細な説明は省略する。 尚、 図 1 3 Bは、 図 1 3 Aの平面図に示される一点 鎖線に沿つたパッド形成領域の断面構成を示した図である。 第 1の実施形態に係るパッド形成領域は、 図 1 3 A、 図 1 3 Bに示されるよう に、 デュアルダマシン法によって形成されたものであり、 配線に内包される領域 に複数のビア部を均等に分布させ、 素子形成領域の何れかの部位よりは高密度に ビア部を配置している。 図 1 3 A、 図 1 3 B上では、 円形型の断面構成を有する ビア部が示されているが、 矩形型やその他任意の形状を適用することも可能であ る。 製造方法としては、 図 4 Bに示すフォトレジス ト 2 2のビアパターン 2 3を 変更することによって本実施形態に係るビア部を形成することが可能である。尚、 ここでいう 「内包される領域」 とは、 配線形成領域の下方においてその領域に内 包される領域のことをいう。 また、 本実施形態では、 デュアルダマシン法により形成されたパッド形成領域 について説明したが、 図 1 4に示すように、 シングルダマシン法によっても同様 のビア部の構成を有する C u多層配線構造を形成することができる。 この場合の 製造方法としては、 図 8 Bに示すフォ トレジス ト 4 0のビアパターン 4 1を変更 することによって本実施形態に係るビア部を形成することが可能である。 く比較例 1 >
ここで、 上記第 1の実施形態と同様にデュアルダマシン法によって形成し得る パッド形成領域の構成例を比較例 1として説明する。 図 1 5 A、 図 1 5 Bは、 比 較例 1に係るパッド形成領域の構成例を示した平面図及ぴ断面図である。 図 1 5 A、 図 1 5 Bに示すように、 比較例 1では、 内部応力がビア部 4 7側に偏って集 中してしまうことを防止するために、 配線 4 8に内包される領域に低誘電率絶縁 膜が全く除かれた大きなビア部 4 7を形成している。 しかしながら、 比較例 1に係るビア部 4 7を形成するためには、 素子形成領域 と比べて相当大きな断面積を有するビアホール 4 9を形成する必要がある。 従つ て、 素子形成領域のビアホールに基準を合わせた膜厚で配線材料（例えば、 C u ) 5 0を埋め込んだ場合、 図 1 6に示すように、 パッド形成領域側では表面段差が 生じてしまう。 ここで、 パッ ド形成領域側に表面段差が生じる事象を具体的に検証する。 メッ キ法では等方的に C u膜の成膜が進むため、 底面からの成長と同時に側面からも 成長が生じる。 例えば、 素子形成領域及びパッド形成領域におけるビアホールの 深さが 8 0 0 n mであり、 素子形成領域のビアホールの幅が 1 . 4 μ πιであると すると、 両側面から堆積した C u膜が 7 0 0 n m以上となると、 ビアホールは全 て埋めつくされる。 一方で、 パッド形成領域側には素子形成領域より大きな幅、 例えば 5 μπιの幅を有するビアホールが形成されている場合、 当該ビアホールを 深さ及び幅の双方において埋めつくすことができず、 この部分に表面段差が形成 されることになる。 これに対して、 本発明の第 1の実施形態に係るパッド形成領域は、 素子形成領 域より大きな断面積のビア部を形成することに留まり、 それらを均等に分布する ように配置した。 そのため、 素子形成領域とパッ ド形成領域間において夫々のビ ァホールを埋めつくすために必要な膜厚の差はそれほど生じず、 上記表面段差の 問題は容易に解消することができる。 また、 本実施形態や以下に説明する実施形 態のように実際に高密度にビア部を配置する場合には、 ビアホールを形成するェ ッチング工程後において低誘電率絶縁膜が不安定な状態とならない程度に設計す ることが好ましい。 図 1 7は、 上記比較例 1に係るパッド形成領域の構成に生じる他の問題点を説 明するための図である。 上記表面段差に係る問題点を回避するために、 ビアホー ル 4 9及び配線溝 5 1への C u膜 5 0の埋め込み時に例えば相当の膜厚をもって C u膜 5 0を埋め込むものとする。 そのため、 ビアホール 4 9及び配線溝 5 1内 にのみ C u膜 5 0を残すために C M P法による研磨工程ではその膜厚に伴って相 当の膜厚を研磨する必要があり、 オーバポリッシュ （over polish) 量が増加して しまう。 ここで、 研磨する膜厚に伴ってオーバポリッシュ量が増加するのは、 C M P法 による研磨工程では所定のマージンをもって対象膜が研磨されることに起因する c 例えば Ι μπιの膜厚の層に対して 1 0 %のマージンをもって研磨する場合には、 その膜下 1 0 0 n mの位置まで研磨されることになる。 それに対し、 1 . 5 μπι の膜厚の層に対して同様の研磨を施した場合は、 その膜下 1 5 0 n mの位置まで 研磨することになる。 このように研磨する膜厚が厚くなる程、 さらにその膜下の 層を余計に研磨することになる。 このように研磨する膜厚が厚くなる程にオーバポリッシュ量が増加するが、 図 1 8中の破線で示されるように、 それに付帯してエロージョン （erosion) 量及び デイツシング （dishing) 量も増加し、 配線構造に不具合が生じる。 ここで、 ディ ッシングとは、 C u膜 5 0とその他の膜との研磨率の違いによって生じる現象で あり、 本比較例のように柔らかい材質の C u膜 5 0が研磨対象面において広い面 積を占める場合、 C u膜 5 0表面に凹みが特に顕著に形成されてしまう。 また、 エロージョンとは、 研磨対象層における C u膜 5 0の密度に依存して発 生する現象であり、 本比較例のように C u膜 5 0が研磨対象面に高密度に形成さ れている場合、 C u膜 5 0周辺のパリアメタル膜等を削り込み、 オルガノシリケ ートグラス膜 5 2が露出してしまう。 よって、 C M P法による研磨工程に含まれ るゥヱットプロセスによりオルガノシリケ一トグラス膜 5 2は吸湿した状態とな り、 その状態でオルガノシリケートグラス膜 5 2表面にシリコンカーバイ ド膜が 成膜され、 さらに脱ガス処理等が施されると、 オルガノシリケートグラス膜 5 2 とシリコンカーバイ ド膜間の密着性が低下し、 剥がれ等を誘発することになる。 さらに、 デイツシングにより C u膜 5 0表面に段差が生じた場合、 C u膜 5 0 の上方に一定の膜厚の層間絶縁膜が形成されると、 その層間絶縁膜表面にも C u 膜 5 0の表面段差の形状を反映した段差が生じる。 そのため、 更にその上方に塗 布されるフォトレジストの厚みに局所的な変化が現れ、 フォトレジストに対する 露光時のフォーカスマージンが低下してしまう。 また、 当該層間絶縁膜に表面段差が生じることによって次のような問題点も生 じる。 例えば、 C u膜 5 0上に更に配線等 （C u膜） を形成する場合には、 C u 膜 5 0上方に形成された層間絶縁膜をパターンニングし、 C uを埋め込んだ後、 C M P法によってその表面を研磨する工程が必要となる。 しかしながら、 層間絶 縁膜表面には上記のように段差部分が存在するので、 研磨工程後には、 層間絶縁 膜に形成されたビア又は配線パターン内のみならず、 この段差部分にも C uが残 存してしまう。 そのため、 段差部分内に複数の配線又はビア部が形成される場合 には、 段差部分に残存する C uによって配線が短絡し、 配線構造に不具合が生じ てしまう。 一方で、 C u膜 5 0の表面段差に伴って上層の層間絶縁膜表面に生じた段差を 研磨して平坦化した場合には、 C u膜 5 0の表面段差部分上における層間絶縁膜 の膜厚は他の部分より厚くなり、 後の当該層間絶縁膜に対するエッチング工程に おいてエッチングマ一ジンの低下を招くことになる。 これに対して、 上記第 1の実施形態に係るパッド形成領域は、 素子形成領域と パッド形成領域間において夫々のビアホールを埋めつくすために必要な膜厚の差 はそれほど生じないため、 表面の平坦性を確保するために C u膜を極端に厚く埋 め込む必要はない。 従って、 オーバポリッシュ量の増加に伴うディッシングゃェ ロージョンによる配線構造の不具合を回避することが可能となる。
<比較例 2 >
ここで、 シングルダマシン法によって形成し得るパッド形成領域の構成例を比 較例 2として説明する。 図 1 8は、 比較例 2に係るパッド形成領域の構成例を示 した図である。 図 1 8に示すように、 比較例 2では、 内部応力がビア部 5 4側に 偏って集中してしまうことを防止するために、 不図示の上層配線に内包される領 域に低誘電率絶縁膜 5 3が全く除かれた大きなビアホールを形成している。 しかしながら、 ビア部 5 4を形成するためには素子形成領域と比べて相当容量 が大きなビアホールを形成する必要がある。 従って、 素子形成領域のビアホール に基準を合わせた膜厚で配線材料 (例えば、 C u ) を埋め込んだ場合、 図 1 9に 示すように、 パッド形成領域の表面に段差が生じてしまう。 これに対して、 図 1 4に示した本発明の実施形態に係るパッド形成領域は、 素 子形成領域より大きな断面積のビア部を形成し、 均等に分布するように配してい るため、 素子形成領域とパッド形成領域間において夫々のビアホールを埋めつく すために必要な膜厚の差はそれほど生じず、 上記表面段差に起因する問題点は容 易に解消することができる。 図 2 0は、 上記比較例 2に係るパッド形成領域の構成に生じる他の問題点を説 明するための図である。 上記表面段差に係る問題点を回避するために、 ビアホー ルへの C u膜埋め込み時に例えば相当の膜厚をもって埋め込むものとする。 その ため、 ビア部 5 4を形成するための C M P法による研磨工程では、 その膜厚に伴 つて相当の膜厚を研磨する必要があり、 オーバポリッシュ量が増加してしまう。 このように比較例 2に係るパッド形成領域の製造過程ではオーバポリッシュ量が 増加してしまい、 図 2 0中の破線で示されるように、 それに付帯してエロージョ ン量及びディッシング量が増加し、 配線構造に不具合が生じてしまう。 これに対して、 図 1 4に示したパッド構成は、 素子形成領域とパッド形成領域 間において夫々のビアホールを埋めつくすために必要な膜厚の差はそれほど生じ ないため、 表面の平坦性を確保するために C u膜を極端に厚く埋め込む必要はな い。 従って、 オーバポリッシュ量の増加に伴うディッシングゃェロージヨンによ る配線構造の不具合を回避することが可能となる。 く第 2の実施形態 >
図 2 1 A、 図 2 I Bは、 本発明の第 2の実施形態に係るパッド形成領域の C u 多層配線構造の構成を示した平面図及び断面図である。尚、図 2 1 Bの断面図は、 図 2 1 Aの平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示し た図である。 第 2の実施形態に係るパッド形成領域は、 図 2 1 Bに示されるように、 デュア ルダマシン法によって形成されたものであり、 配線 5 6に内包される領域に複数 の溝状ビア部 5 5を均等に分布し、 素子形成領域の何れかの部位よりは高密度に ビア部を配置している。 また、 図 2 1 Aの平面図に示されるような溝状ビア部 5 5は、 シングルダマシ ン法を用いて構成することも勿論可能である （但し、 この場合におけるパッド形 成領域の断面構成は図 2 1 Bとは異なる）。デュアルダマシン法で溝状ビア部 5 5 を構成する場合には、 その溝状ビア部 5 5を構成可能な領域が配線 5 6に内包さ れる領域内に制約されるが、 シングルダマシン法の場合には、 パッド形成領域に おける低誘電率絶縁膜 1 1 2の任意の部位に溝状ビア部 5 5を形成することが可 能である。 さらに、 本実施形態に係る溝状ビア部 5 5の配置方向は特に限定されるもので はない。 即ち、 図 2 1 Aに示す溝状ビア部 5 5は任意の方向をもって形成するこ とが可能である。 く第 3の実施形態 >
図 2 2 A、 図 2 2 Bは、 本発明の第 3の実施形態に係るパッド形成領域の C u 多層配線構造の構成を示した平面図及び断面図である。 尚、 図 2 2 Bは、 図 2 2 Aの平面図に示される一点鎖線に沿つたパッド形成領域の断面構成を示した図で ある。 第 3の実施形態に係るパッド形成領域は、 図 2 2 Bに示されるように、 デュア ルダマシン法によって形成されたものであり、 配線 5 7に内包される領域に複数 の同心溝状ビア部 5 8を均等に分布し、 第 1の実施形態と同様に素子形成領域に 比べて高密度にビア部を配置している。 また、 図 2 2 Aの平面図に示されるような同心溝状ビア部 5 8は、 シングルダ マシン法を用いて構成することも勿論可能である （但し、 この場合におけるパッ ド形成領域の断面構成は図 2 2 Bとは異なる）。デュアルダマシン法で同心溝状ビ ァ部 5 8を構成する場合には、 その同心溝状ビア部 5 8を構成可能な領域が配線 5 7に内包される領域内に制約されるが、 シングルダマシン法の場合には、 パッ ド形成領域における低誘電率絶縁膜 1 1 3の任意の部位に同心溝状ビア部 5 8を 形成することが可能である。 さらに、本実施形態に係る同心溝状ビア部 5 8は、図 2 2 Aに示されるように、 周囲が囲まれた構成となっている。 従って、 ワイヤーボンディング等によって印 加される外力により同心溝状ビア部 5 8が降伏応力に達し、 それが影響して同心 溝状ビア部 5 8内側の低誘電率絶縁膜 1 1 3においてクラックが生じた場合に、 そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現する ことが可能である。 . く第 4の実施形態 >
図 2 3 A、 図 2 3 Bは、 本発明の第 4の実施形態に係るパッド形成領域の C u 多層配線構造の構成を示した平面図及び断面図である。 尚、 図 2 3 Bは、 図 2 3 Aの平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図で ある。 第 4の実施形態に係るパッド形成領域は、 図 2 3 Bに示されるように、 デュア ルダマシン法によって形成されたものであり、 配線 6 0に内包される領域に複数 のクロスライン状、 T字状及び L字状の溝状ビア部 6 1を組み合わせて均等に分 布し、 第 1の実施形態と同様に素子形成領域に比べて高密度にビア部 6 1を配置 している。 また、 図 2 3 Aの平面.図に示されるような溝状ビア部 6 1は、 シングルダマシ ン法を用いて構成することも勿論可能である （但し、 この場合におけるパッ ド形 成領域の断面構成は図 2 3 Bとは異なる）。デュアルダマシン法で溝状ビア部 6 1 を構成する場合には、 その溝状ビア部 6 1を構成可能な領域が配線 6 0に内包さ れる領域に制約されるが、 シングルダマシン法の場合には、 パッド形成領域にお ける低誘電率絶縁膜の任意の部位に溝状ビア部 6 1を形成することが可能である。
<第 5の実施形態 >
図 2 4 A、 図 2 4 Bは、 本発明の第 5の実施形態に係るパッド形成領域の C u 多層配線構造の構成を示した平面図及び断面図である。 尚、 図 2 4 Bは、 図 2 4 Aの平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図で ある。 第 5の実施形態に係るパッド形成領域は、 図 2 4 Bに示されるように、 デュア ルダマシン法によって周囲が囲まれた格子状の溝状ビア部 6 3を形成したもので あり、 第 1の実施形態と同様に素子形成領域に比べて高密度にビア部が配置され ている。 また、 図 2 4 Aの平面図に示されるような溝状ビア部 6 3は、 シングルダマシ ン法を用いて構成することも勿論可能である （但し、 この場合におけるパッ ド形 成領域の断面構成は図 2 4 Bとは異なる）。デュアルダマシン法で?冓状ビア部 6 3 を構成する場合には、 その溝状ビア部 6 3を構成可能な領域が配線 1 1 5に内包 される領域内に制約されるが、 シングルダマシン法の場合には、 パッド形成領域 における低誘電率絶縁膜 1 1 6の任意の部位に溝状ビア部 6 3を形成することが 可能である。 さらに、 本実施形態に係る溝状ビア部 6 3は、 図 2 4 Aに示されるように、 周 囲が囲まれた構成となっている。 従って、 ワイヤーボンディング等によって印加 される外力により溝状ビア部 6 3が降伏応力に達し、 それが影響して溝状ビア部 6 3内側の低誘電率絶縁膜 1 1 6においてクラックが生じた場合に、 そのクラッ クに歯止めをかけるクラックストッパーとして高い機能性を実現することが可能 である。
<第 6の実施形態〉
図 2 5 A、 図 2 5 Bは、 本発明の第 6の実施形態に係るパッド形成領域の C u 多層配線構造の構成例を示した平面図及び断面図である。 尚、 図 2 5 Bは、 図 2 5 Aの平面図に示される一点鎖線に沿つたパッド形成領域の断面構成を示した図 である。 第 6の実施形態に係るパッド形成領域は、 図 2 5 Bに示されるように、 電極パ ッドに格子状配線 6 5が形成されている。 これにより、 C M P時の研磨対象面に おいて C u膜の面積及び密度を低くし、 その際に生じるデイツシング量及びエロ ージョン量を低減させることが可能となる。 また、 本実施形態に係るパッド形成領域は、 電極パッド下には第 1の実施形態 と同様のビア部の構成を有しており、 内部応力がビア部 6 6に偏って集中してし まうことを回避している。 さらに、 図 2 5 Aの平面図に示されるようなビア部 6 6は、 シングルダマシン 法を用いて構成することも勿論可能である （但し、 パッド形成領域の断面構成は 図 2 5 Bとは異なる）。デュアルダマシン法でビア部 6 6を構成する場合には、そ のビア部 6 6を構成可能な領域が配線 6 5に内包される領域内に制約されるが、 シングルダマシン法の場合には、 パッド形成領域における低誘電率絶縁膜 1 1 7 の任意の部位にビア部 6 6を形成することが可能である。 く第 7の実施形態 >
図 2 6 A、 図 2 6 Bは、 本発明の第 7の実施形態に係るパッド形成領域の C u 多層配線構造の構成例を示した平面図及び断面図である。 尚、 図 2 6 Bは、 図 2 6 Aの平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図 である。 第 7の実施形態に係るパッ ド形成領域は、 上記第 6の実施形態と同様に電極パ ッドに格子状配線 6 7が形成されている。 これにより、 C M P時の研磨対象面に おいて C u膜の面積及び密度を低く し、 その際に生じるディッシング量及びエロ ージョン量を低減させることが可能となる。 また、 本実施形態に係るパッ ド形成領域は、 複数のクロスライン状、 T字状及 ぴ L字状の溝状ビア部が組み合わされたビア部 6 8が形成され、 第 1の実施形態 と同様に素子形成領域より高密度なビア構成を有し、 内部応力がビア部 6 8に偏 つて集中してしまうことを防止している。
さらに、 図 2 6 Aの平面図に示されるビア部 6 8は、 シングルダマシン法を用 いて構成することも勿論可能である （但し、 この場合におけるパッド形成領域の 断面構成は図 2 6 Bとは異なる）。デュアルダマシン法でビア部 6 8を構成する場 合には、 そのビア部 6 8を構成可能な領域が配線 6 7に内包される領域内に制約 されるが、 シングルダマシン法の場合には、 パッド形成領域における低誘電率絶 1 8の任意の部位にビア部 6 8を形成することが可能である。 ぐ第 8の実施形態 >
図 2 7は、 本発明の第 8の実施形態に係る C u多層配線構造の構成を示した平 面図である。 第 8の実施形態に係るパッド形成領域は、 格子状配線 6 9に内包さ れる領域内において複数の溝状ビア部 7 0がー方向に形成され、 第 1の実施形態 と同様に素子形成領域より高密度なビア構成を有している。 また、 第 8の実施形 態に係るパッド形成領域の電極パッドには、 上記第 6の実施形態と同様に格子状 配線が形成されており、 C M P時の研磨対象面において C u膜の面積及び密度を 低く し、 その際に生じるディッシング量及びエロージョン量を低減させることが 可能である。 ぐ第 9の実施形態 >
図 2 8は、 本発明の第 9の実施形態に係るパッド形成領域の C u多層配線構造 の構成を示した平面図である。 第 9の実施形態のパッド形成領域は、 格子状配線 7 1に内包される領域内において一方向に伸びる溝状ビア部 7 2と、 溝状ビア部 7 2間においてその垂直方向に伸びる溝状ビア部 7 3とが形成され、 第 1の実施 形態と同様に素子形成領域より高密度なビア構成を有している。 また、 第 9の実 施形態に係るパッド形成領域の電極パッドには、 上記第 6の実施形態と同様に格 子状配線 7 1が形成されている。 これにより、 C M P時の研磨対象面において C u膜の面積及び密度を低く し、 その際に生じるディッシング量及びエロ一ジョン 量を低減させることが可能となる。 ，
<第 1 0の実施形態 >
図 2 9 A、 図 2 9 Bは、 本発明の第 1 0の実施形態に係るパッド形成領域の C u多層配線構造の構成例を示した平面図及び断面図である。 尚、 図 2 9 Bは、 図 2 9 Aの平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した 図である。 第 1 0の実施形態に係るパッ ド形成領域も上記第 6の実施形態と同様に、 電極 パッドにおいて格子状配線 7 4が形成されており、 C M P時の研磨対象面におい て C u膜の面積及び密度を低く し、 その際に生じるディッシング量及びエロージ ヨン量を低減させることが可能である。 図 2 9 Bに示されるように、 本実施形態に係るパッド形成領域はデュアルダマ シン法によって形成されたものであり、 配線 7 4と同様の形状の格子状ビア部 7 5が形成され、 第 1の実施形態と同様に素子形成領域より高密度なビア構成を有 している。 また、 本実施形態に係る格子状ビア部 7 5は、 図 2 9 Aに示されるよ うに、 周囲が囲まれた構成となっている。 従って、 ワイヤーボンディング等によ つて印加される外力により格子状ビア部 7 5が降伏応力に達し、 それが影響して 格子状ビア部 7 5内側の低誘電率絶縁膜 1 1 9においてクラックが生じた場合に、 そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現する ことが可能である。
<第 1 1の実施形態 >
図 3 0 A、 図 3 O Bは、 本発明の第 1 1の実施形態に係る C u多層配線構造の 構成例を示した平面図及ぴ断面図である。 尚、 図 3 0 Bは、 図 3 O Aの平面図に 示されるパッド形成領域の断面構成を示した図である。 第 1 1の実施形態に係るパッド形成領域も上記第 6の実施形態と同様に、 電極 パッドに格子状の配線 7 6が形成されている。 これにより、 C M P時の研磨対象 面において C u膜の面積及び密度を低くし、 その際に生じるディッシング量及び エロージョン量を低減させることが可能となる。 図 3 0 Bに示されるように、 本実施形態に係るパッド形成領域はシングルダマ シン法によって形成されたものであり、 配線 7 6と同様の形状の格子状ビア部 7 7が形成され、 第 1の実施形態と同様に素子形成領域より高密度なビア構成を有 している。 また、 本実施形態に係る格子状ビア部 7 7は、 図 3 0 Bに示されるよ うに、 周囲が囲まれた構成となっている。 従って、 ワイヤ一ボンディング等によ つて印加される外力により格子状ビア部 7 7が降伏応力に達し、 それが影響して 格子状ビア部 7 7内側の低誘電率絶縁膜 1 2 0においてクラックが生じた場合に、 そのクラックに歯止めをかけるクラックス トッパ一として高い機能性を実現する ことが可能である。 尚、 上記第 2、 第 3、 第 7、 第 8及び第 9の実施形態の説明では言及しなかつ たが、 これらの実施形態においてもビア部を溝状にしたことにより、 クラックの 進行方向次第でクラックス トッパーとしての機能を果たすことができるのは勿論 である。 さらに本実施形態では、 格子状の配線 7 6に内包される領域に格子状ビア部 7 7が形成されたものを例示しているが、 本実施形態に係るパッド形成領域はシン ダルダマシン法によって形成されているため、 パッド形成領域における低誘電率 絶縁膜 1 2 0の任意の部位にビア部を形成することができる。 その具体例を図 3 1 A、 図 3 1 Bに示す。 尚、 図 3 1 Bの断面図は、 図 3 1 Aの平面図に示される パッド形成領域の断面構成を示した図であり、 図 3 0 A、 図 3 0 Bの各構成に対 応する箇所に同じ符号を付している。
<第 1 2の実施形態 >
図 3 2は、 本発明の第 1 2の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。 本実施形態に係る C u多層配 線構造は、 図 3 2に示されるように、 デュアルダマシン法によって形成されてお り、 複数段の配線 7 8及び複数段のビア部 7 9から成る配線構造を備えている。 このように、 本実施形態に係る C u多層配線構造は、 配線 7 8及びビア部 7 9 を夫々複数段備えることにより、 パッド形成領域における C u膜の占有割合を増 やし、 各 C u膜にかかる内部応力を分散させる構成としている。 さらに、 本実施 形態に係る C u多層配線構造は、 パッド形成領域の隅部を複数段の配線 7 8及び ビア部 7 9で貫通し、 最下層の配線 7 9がシリコン酸化膜 8 0によってシリコン 基板 8 4と絶縁された構成としている。 従って、 ビア部 7 9の形状が溝状である 場合には、 ビア部 7 9はパッド形成領域內で生じたクラックの進行を抑止するク ラックス トッパーとして作用する。
<第 1 3の実施形態 >
図 3 3は、 本発明の第 1 3の実施形態に係る素子形成領域及びパッド形成領域 の C u多層配線構造の構成を示した断面図である。 本実施形態に係る C u多層配 線構造は、 上記第 1 2の実施形態に係る C u多層配線構造と同様に複数段の配線 7 8及び複数段のビア部 7 9から成る配線構造を備えるとともに、 最下層の配線 7 8下にタングステンプラグ 8 5を備え、 複数段の配線 7 8、 複数段のビア部 7 9及びタングステンプラグ 8 5によりパッド形成領域の隅部を貫通した構成とし ている。 従って、 本実施形態に係る C u多層配線構造は、 パッド形成領域内の低 誘零率絶縁膜 8 6及ぴシリ コン酸化膜 8 7で生じたクラックの進行を抑止するこ とが可能となる。 尚、 本実施形態では、 上記のようにパッド形成領域におい
ラグ 8 5を形成しているが、 このタングステンプラグ 8 5とシリコン基板 8 4と の絶縁を図るために、 タングステンプラグ 8 5を下方において内包するシリコン 基板の一部領域に素子分離構造 8 8が形成されている。
<第 1 4の実施形態 >
図 3 4は、 本発明の第 1 4の実施形態に係る素子形成領域及びパッド形成領域 の C u多層配線構造の構成を示した断面図である。 本実施形態に係る C u多層配 線構造は、 上記第 1 3の実施形態に係る C u多層配線構造と同様に複数段の配線 7 8、 複数段のビア部 7 9及び最下層の配線 7 8下のタングステンプラグ 8 5が パッド形成領域の隅部を貫通した構成で形成されている。 本実施形態に係る C u多層配線構造も上記第 1 3の実施形態と同様に、 タング ステンプラグ 8 5とシリコン基板 8 4との絶縁を図るために S T I法によりシリ コン基板 8 4に素子分離構造 8 9が形成されている。 本実施形態と上記第 1 3の 実施形態とは構成上、 素子分離構造 8 9の形成領域の大きさに違いがあり、 本実 施形態ではパッド形成領域のシリコン基板 8 4の略全面に素子分離構造 8 9が形 成され、 この素子分離構造 8 9によってパッド形成領域の配線構造全体に対する シリコン基板 8 4の距離を更に隔て、 当該配線構造とシリコン基板 8 4間の浮遊 容量を低減可能な構成としている。
<第 1 5の実施形態 >
図 3 5は、 本発明の第 1 5の実施形態に係る素子形成領域及ぴパッド形成領域 の C u多層配線構造の構成を示した断面図である。 上記第 1 4の実施形態に係る C u多層配線構造の構成として、 タングステンプラグ 8 5、 配線 7 8及びビア部 7 9の配線構造全体とシリコン基板間の浮遊容量を低減する構成について説明し たが、 この構成は上記第 1 2の実施形態にも適用可能であり、 上記第 1 2の実施 形態に係る C u多層配線構造に上記浮遊容量を低減する構成を追加した例が本発 明の第 1 5の実施形態である。 本発明の第 1 5の実施形態に係る C u多層配線構造は、 図 3 5に示されるよう に、 パッド形成領域のシリ コン基板 8 4全面に素子分離構造 9 0が形成され、 パ ッド形成領域のシリコン基板 8 4とその上方に形成される配線構造 （ここでは、 配線 7 8及びビア部 7 9から成る配線構造） 間の距離を更に隔て、 当該配線構造 とシリコン基板 8 4間の浮遊容量を低減することを可能としている。
<第 1 6の実施形態 >
図 3 6は、 本発明の 1 6の実施形態に係る素子形成領域及びパッド形成領域の C u多層配線構造の構成を示した断面図である。 本実施形態に係る C u多層配線 構造は、図 3 6に示されるように、シングルダマシン法によって形成されており、 複数段の配線 8 1及ぴ複数段のビア部 8 2から成る配線構造を備えている。 本実施形態は、 図 3 6に示されるように、 第 1 2の実施形態と同様の構造を有 する C u多層配線構造であり、 その製造工程において第 1 2の実施形態ではデュ アルダマシン法を採用しているのに対し、 本実施形態ではシングルダマシン法を 採用したことに第 1 2の実施形態との違いがある。 本実施形態に係る C u多層配線構造は、 第 1 2の実施形態に係る C u多層配線 構造と同様の構成を有することにより、 その構成に基づく作用効果も第 1 2の実 施形態と同様なものとなる。 即ち、 本実施形態に係る C u多層配線構造は、 配線 8 1及びビア部 8 2を夫々複数段備え、 パッド形成領域における C u膜の占有割 合を増やすことにより、 各 C u膜にかかる内部応力を分散させることを可能とし ている。 また、 本実施形態に係る C u多層配線構造は、 パッド形成領域の隅部を複数段 の配線 8 1及びビア部 8 2で貫通した構成としたことにより、 ビア部 8 2の形状 を溝状とすることで、 ビア部 8 2においてパッド形成領域内で生じたクラックの 進行を抑止することが可能となる。 上記では、 シングルダマシン法によって形成された第 1 2の実施形態に対応す る C u多層配線構造について説明したが、 第 1 3〜第 1 5の実施形態についても 同様にシングルダマシン法によって形成することが可能であり、 夫々が第 1 3〜 第 1 5の実施形態と同様の作用効果を奏することは勿論である。 また、 本発明の技術的思想は、 上述した半導体装置及びその製造方法に限定さ れず、 その製造方法を実践するための半導体装置の設計する設計方法も本発明の 範疇に含まれる。 その一例として、 層間絶縁膜となる低誘電率絶縁膜に素子形成 領域及びパッド形成領域に夫々ビア部を形成する際において、 素子形成領域の何 れかの部位におけるビア部よりパッド形成領域のビア部を高密度に配置するよう に設計することも本発明の範疇に含まれる。 産業上の利用可能性
本発明によれば、 パッド領域の第 1の接続孔を素子領域の何れかの部位における 第 2の接続孔ょり高密度に配置したので、 内部応力発生時にその応力が第 1接続 孔に偏って集中することを防止し、 それに起因する配線機能の劣化を回避するこ とが可能となる。
ヤング率 ポヮソン比 熱膨張係数 硬さ (GPa) (XIO - (GPa)
Si 130 0.28 3.0
Cu 128 16.6
Si3N4 150 1.0
Si02 (Fused 70 0.6 6.3 silica) 0 0
SiLK 2.5 〇 .38
o

Claims

請 求 の 範 囲
1 . 低誘電率絶縁膜に配線構造を含む素子領域と、
前記素子領域と外部とを電気的に接続するためのものであり、 前記素子領域に 付随して前記低誘電率絶縁膜が形成されて成るパッ ド領域とを含み、
前記パッド領域内において前記低誘電率絶縁膜に形成された第 1の接続孔の占 有密度が、 前記素子領域の前記配線構造の何れかの部位における第 2の接続孔の 占有密度よりも高いことを特徴とする半導体装置。
2 . 前記第 1の接続孔は、 前記パッ ド領域内において略均等に分布して形成され ることを特徴とする請求項 1に記載の半導体装置。 ·
3 . 前記パッド領域における前記低誘電率絶縁膜の上方に、 前記素子領域と外部 とを電気的に接続するための配線が形成されることを特徴とする請求項 1に記載 の半導体装置。
4 . 前記第 1の接続孔は、 前記配線に内包されて直接接続されること.を特徴とす る請求項 3に記載の半導体装置。
5 . 前記パッド領域における前記低誘電率絶縁膜の上方に、 前記素子領域と外部 とを電気的に接続するための格子状の配線が形成されることを特徴とする請求項 1に記載の半導体装置。
6 . 前記第 1の接続孔は、 前記低誘電率絶縁膜の任意の部位に形成されることを 特徵とする請求項 3に記載の半導体装置。
7 . 前記第 1の接続孔は、 前記低誘電率絶縁膜の任意の部位に形成されることを 特徴とする請求項 5に記載の半導体装置。
8. 前記第 1の接続孔は、 前記格子状の配線に内包されて直接接続されることを 特徴とする請求項 5に記載の半導体装置。
9. 前記第 1の接続孔は、 溝状に形成されることを特徴とする請求項 4に記載の 半導体装置。
1 0. 前記第 1の接続孔は、 溝状に形成されることを特徴とする請求項 6に記载 の半導体装置。
1 1. 前記第 1の接続孔は、 溝状に形成されることを特徴とする請求項 7に記載 の半導体装置。
1 2. 前記第 1の接続孔は、 溝状に形成されることを特徴とする請求項 8に記載 の半導体装置。
1 3. 前記第 1の接続孔は、 格子状に形成されることを特徴とする請求項 4に記 載の半導体装置。
14. 前記第 1の接続孔は、 格子状に形成されることを特徴とする請求項 6に記 載の半導体装置。
1 5. 前記第 1の接続孔は、 格子状に形成されることを特徴とする請求項 7に記 載の半導体装置。
1 6. 前記第 1の接続孔は、 格子状に形成されることを特徴とする請求項 8に記 載の半導体装置。
1 7. 前記第 1の接続孔は、 複数の同心溝状の接続孔によって形成されることを 特徴とする請求項 4に記載の半導体装置。
1 8 . 前記第 1の接続孔は、 複数の同心溝状の接続孔によって形成されることを 特徴とする請求項 6に記載の半導体装置。
1 9 . 前記第 1の接続孔は、 複数の同心溝状の接続孔によって形成されることを 特徴とする請求項 7に記載の半導体装置。
2 0 . 前記第 1の接続孔は、 複数の同心溝状の接続孔によって形成されることを 特徵とする請求項 8に記載の半導体装置。
2 1 . 前記パッド領域は、 前記素子領域に付随して形成された多層配線構造を有 することを特徴とする請求項 1に記載の半導体装置。
2 2 . 前記パッド領域における前記多層配線構造は、 前記パッド領域の隅部を貫 通した配線構造を有することを特徴とする請求項 2 1に記載の半導体装置。
2 3 . 前記第 1の接続孔は、 前記第 2の接続孔より大きな断面積を有することを 特徴とする請求項 1に記載の半導体装置。
2 4 . —定面積内において、 前記第 1の接続孔の数が前記第 2の接続孔の数より 多いことを特徴とする請求項 1に記載の半導体装置。
2 5 . 前記低誘電率絶縁膜のヤング率は、 2 0 G P a以下であることを特徴とす る請求項 1に記載の半導体装置。
2 6 . 素子領域と前記素子領域と外部とを電気的に接続するためのパッド領域と を有する半導体装置の製造方法であって、
前記素子領域とともに前記パッド領域に低誘電率絶縁膜を形成する工程と、 前記パッド領域には第 1の接続孔を、 前記素子領域には第 2の接続孔を夫々形 成する工程とを含み、
前記第 1の接続孔の占有密度を、 前記素子領域の何れかの部位における前記第 2の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。
2 7 . 前記第 1の接続孔を、 前記パッド領域内において略均等に分布して形成す ることを特徴とする請求項 2 6に記載の半導体装置の製造方法。
2 8 . 前記パッド領域における前記低誘電率絶縁膜の上方に、 前記素子領域と外 部とを電気的に接続するための配線を形成することを特徵とする請求項 2 6に記 載の半導体装置の製造方法。
2 9 . 前記第 1の接続孔を、 前記配線に内包されて直接接続されるように形成す ることを特徴とする請求項 2 8に記載の半導体装置の製造方法。
3 0 . 前記配線を、 格子状に形成することを特徴とする請求項 2 8に記載の半導 体装置の製造方法。
3 1 . 前記第 1の接続孔を、 前記低誘電率絶縁膜の任意の部位に形成することを 特徴とする請求項 2 8に記載の半導体装置の製造方法。
3 2 . 前記第 1の接続孔を、 前記低誘電率絶縁膜の任意の部位に形成することを 特徴とする請求項 3 0に記載の半導体装置の製造方法。
3 3 . 前記第 1の接続孔を、 前記格子状の配線に内包されて直接接続されるよう に形成することを特徴とする請求項 3 0に記載の半導体装置の製造方法。
3 4 . 前記第 1の接続孔を、 溝状に形成することを特徴とする請求項 2 9に記载 の半導体装置の製造方法。
4
3 5 . 前記第 1の接続孔を、 溝状に形成することを特徴とする請求項 3 1に記載 の半導体装置の製造方法。
3 6 . 前記第 1の接続孔を、 溝状に形成することを特徴とする請求項 3 2に記載 の半導体装置の製造方法。
3 7 . 前記第 1の接続孔を、 溝状に形成することを特徴とする請求項 3 3に記載 の半導体装置の製造方法。
3 8 . 前記第 1の接続孔を、 格子状に形成することを特徴とする請求項 2 9に記 載の半導体装置の製造方法。
3 9 . 前記第 1の接続孔を、 格子状に形成することを特徴とする請求項 3 1に記 载の半導体装置の製造方法。
4 0 . 前記第 1の接続孔を、 格子状に形成することを特徴とする請求項 3 2に記 载の半導体装置の製造方法。
4 1 . 前記第 1の接続孔を、 格子状に形成することを特徴とする請求項 3 3に記 載の半導体装置の製造方法。
4 2 . 前記第 1の接続孔を、 複数の同心溝状に形成することを特徴とする請求項
2 9に記載の半導体装置の製造方法。
4 3 . 前記第 1の接続孔を、 複数の同心溝状に形成することを特徴とする請求項 3 1に記載の半導体装置の製造方法。
4 4 . 前記第 1の接続孔を、 複数の同心溝状に形成することを特徴とする請求項
3 2に記載の半導体装置の製造方法。
4 5 . 前記第 1の接続孔を、 複数の同心溝状に形成することを特徴とする請求項
3 3に記載の半導体装置の製造方法。
4 6 . 前記素子領域に付随して、 前記パッド領城に多層配線構造を形成すること を特徴とする請求項 2 6に記載の半導体装置の製造方法。
4 7 . 前記パッド領域の前記多層配線構造を、 前記パッド領域の隅部を貫通する 配線構造となるように形成することを特徴とする請求項 4 6に記載の半導体装置 の製造方法。
4 8 . 前記第 1の接続孔を、 前記第 2の接続孔より大きな断面積で形成すること を特徴とする請求項 2 6に記載の半導体装置の製造方法。
4 9 . 一定面積内において、 前記第 1の接続孔の数を前記第 2の接続孔より多く 形成することを特徴とする請求項 2 6に記載の半導体装置の製造方法。
5 0 . 前記低誘電率絶縁膜のヤング率は、 2 0 G P a以下であることを特徴とす る請求項 2 6に記載の半導体装置の製造方法。
5 1 . 素子領域に付随して、 前記素子領域と外部とを電気的に接続するためのパ ッド領域の配線構造を形成するための半導体装置の設計方法であって、
前記素子領域に付随して前記パッド領域に低誘電率絶縁膜を形成し、 前記パッ ド領域及び前記素子領域に第 1の接続孔及ぴ第 2の接続孔を夫々形成する際に、 前記素子領域の何れかの部位における前記第 2の接続孔の占有密度より前記第 1 の接続孔の占有密度が高密度に形成されるように設計することを特徴とする半導 体装置の設計方法。
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