WO2002097888A1 - Dispositif semi-conducteur de puissance - Google Patents

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Gourab Majumdar
Shinji Hatae
Akihisa Yamamoto
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a power semiconductor device, and more particularly to a power semiconductor device using a vertical power MOSFET.
  • FIG. 6 is a cross-sectional view of an n-channel vertical power MOS FET indicated by 200 as a whole using a silicon substrate.
  • an 11-type epitaxy layer 202 is formed on an n-type silicon substrate 201.
  • an 11-type epitaxy layer 202 is formed in the epitaxial layer 202.
  • two: type body regions 203 are formed using a force diffusion method.
  • an n-type doped region 204 is formed in each body region 203.
  • a source electrode 205 is provided on the n-type doped region 204. Further, a gate electrode 207 is provided on body region 203 sandwiched between epitaxy layer 202 and n-type doped region 204 via insulating layer 206. On the other hand, on the back surface of the n-type silicon substrate 201, a drain electrode 208 is provided on the back surface of the n-type silicon substrate 201.
  • the drain electrode 208 to the source electrode 20 In the vertical power M ⁇ S FET 200, the drain electrode 208 to the source electrode 20
  • the current flowing through 5 can be controlled by the voltage applied to the gate electrode 207.
  • the source-drain breakdown voltage is determined by the avalanche voltage of the pn junction between the p-type body region 203 and the n-type epitaxial layer 202.
  • the thickness of the vertical power MOSFET 200 is usually about 600 ⁇ .
  • Two vertical power M ⁇ S FETs of ⁇ channel and n channel When forming a power semiconductor device provided in a semiconductor device, it is necessary to provide an isolation region extending from the front surface to the back surface of the MOS SFET, and to electrically isolate adjacent vertical power M ⁇ SFETs. Such an isolation region is formed by forming a groove so as to reach from the front surface of the MS FET to the back surface of the substrate, and then filling the groove with silicon oxide or the like.
  • an object of the present invention is to provide a power semiconductor device in which a plurality of MOSFETs including a vertical MOSFET are formed on one substrate.
  • the present invention relates to a semiconductor device in which a plurality of MOSFETs including a vertical MOSFET are formed on the same substrate, and a silicon carbide substrate having a front surface and a back surface facing each other; And a first MOSFET and a second MOSFET provided on both sides of the isolation region, respectively.
  • the first MOSFET includes a first conductivity type silicon carbide substrate, a second conductivity type body region provided on the front side of the silicon carbide substrate, and a second conductivity type body region provided in the pod region.
  • a vertical MOSFET including a doped region of one conductivity type, the second MOSFET having a second MOSFET type, a silicon carbide substrate of a second conductivity type, and a first MOSFET provided on the surface side of the silicon carbide substrate.
  • a vertical MO SFET including a body region of a conductivity type and a doped region of a second conductivity type provided in the body region.
  • the silicon carbide substrate and the doped region And a current flowing between the semiconductor device and the semiconductor device is controlled by a gate electrode formed on the body region.
  • such two vertical MOSFETs can be formed on one silicon carbide substrate.
  • the silicon carbide substrate of the first MO SFET includes a region with a high impurity concentration of the first conductivity type on the back surface side
  • the silicon carbide substrate of the second MOSFET has the following structure:
  • the back surface may include a high-conductivity-type high-concentration region of the second conductivity type.
  • a good ohmic contact can be made between the silicon carbide substrate and the drain electrode.
  • the common drain electrode of the first and second MOSFETs may be provided so as to cover the back surface of the silicon carbide substrate.
  • the first and second MOS FETs include a wiring layer for connecting the MOS FETs on the surface.
  • the manufacturing process of the semiconductor device can be simplified, and the semiconductor device can be easily mounted on a printed circuit board or the like.
  • the present invention is characterized in that the first MOSFET comprises: the first conductive type silicon carbide substrate; a second conductive type body region provided on the front surface side of the silicon carbide substrate; Vertical M ⁇ SFET including a first conductivity type doped region provided in the region
  • the second MOS FET comprises: the first conductive type silicon carbide substrate; a second conductive type body region provided on the back surface side of the carbonized silicon substrate;
  • a semiconductor device is characterized in that the current is controlled by a good electrode formed on the body region.
  • such two vertical MOS FETs can be formed on one silicon carbide substrate.
  • the silicon carbide substrate of the first MOSFET includes a region having a high impurity concentration of a first conductivity type on the back surface side, and the silicon carbide substrate of the second MOSFET is formed on the front surface side.
  • a region having a high impurity concentration of the first conductivity type may be included.
  • a good ohmic contact can be made between the silicon carbide substrate and the drain electrode.
  • the first and second M ⁇ S FETs are also vertical power M ⁇ S FETs for electric power. .
  • the present invention provides the above-mentioned first MOS FET, wherein the first conductive type silicon carbide substrate, a second conductive type body region provided on the surface side of the silicon carbide substrate, A vertical MOSFET including a first conductivity type doped region provided in a body region, wherein the second MOSFET includes a second conductivity type silicon carbide substrate; A lateral MOS FET including a source region and a drain region of a first conductivity type provided on the surface side, wherein the first MOS FET flows between the silicon carbide substrate and the doped region; A current is controlled by a gate electrode formed on the body region, and a current flowing between the source region and the drain region in the second MOSFET is controlled by a gate electrode. It is also a semiconductor device.
  • the second MO SFET is preferably a lateral MO SFET having an LDD structure.
  • FIG. 1 is a sectional view of a power semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the power semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a sectional view of the power semiconductor device according to the second embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a power semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a power semiconductor device according to the third embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a conventional vertical power MOSFET. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a cross-sectional view of a power semiconductor device according to a first embodiment of the present invention, which is indicated as a whole by 100.
  • the power semiconductor device 100 includes an n-channel MOS FET 101 and a p-channel M ⁇ S FET 102 formed on one silicon carbide (SiC) substrate. These MOSFETs are power MOSFETs for electric power and have a vertical structure in which a source electrode and a drain electrode are provided on different surfaces. Such vertical power MOSFETs include, for example, a double diffused MOS (DMOS) FET, a V-shaped gate MOS (VMOS) FET, and a U-shaped gate MOS (UMOS) FET.
  • DMOS double diffused MOS
  • VMOS V-shaped gate MOS
  • UMOS U-shaped gate MOS
  • the two MOSFETs 101 and 102 are separated by an isolation region 103.
  • MOSFETs 101 and 102 are enhancement type MOS FETs.
  • an n-SiC layer 2 is provided on the n + SiC layer 1.
  • a plurality of SiC body regions 3 are provided in the 11—SiC layer 2, and an nSiC doped region 4 is provided in the pSiC body region 3.
  • a gate electrode 6 is provided via a silicon oxide 5 or the like. . Below the gate electrode 6! The SiC body region 3 becomes the channel region.
  • a source electrode 7 is provided on the nSiC doped region 4. Furthermore, A p guard ring region 8 is provided so as to surround a plurality of pSiC body regions 3.
  • the p-channel MOSFET 102 has the same structure as the n-channel MOSFET 101 except for the type of impurities.
  • a p-SiC layer 12 is provided in the p + SiC layer 11, a plurality of nSiC body regions 13 are provided in the p-SiC layer 12, In the SiC body region 3, a pSiC doped region 14 is provided.
  • a gate electrode 16 is provided on the nSiC body region 13 between the p—SiC layer 12 and the pSiC doped region 14 with an insulating film 15 interposed therebetween.
  • a source electrode 17 is provided on the doped region 14.
  • n guard ring region 18 is provided so as to surround a plurality of nSiC body regions 13.
  • An isolation region 103 composed of an insulating region 106 such as silicon oxide is provided between the two MOS FETs 101 and 102 so as to reach from the front surface to the rear surface of the MOSFET, and the M ⁇ SFETs 101 and 102 are insulated. I have.
  • a common drain electrode 10.4 for the two MOSFETs 101 and 102 is provided on the back surfaces of the MOSFETs 101 and 102. Further, on the surfaces of the MOS FETs 101 and 102, a protective film 105 made of silicon nitride: un or the like is partially provided.
  • the MOSFETs 101 and 102 are formed of SiC, the pn junction between the n-SiC layer 2 and the pSiC body region 3, the p-SiC layer 12 and the nSiC body
  • the breakdown electric field at the pn junction with the semiconductor region 13 is about 10 times that of the MOSFET 200 using the silicon substrate shown in FIG. 6, and the band gap is 2 to 3 times that when the silicon substrate is used. Therefore, even if the thickness t of the MOSFETs 101 and 102 is sufficiently smaller than that of the MOSFET 200, the breakdown voltage at the Dii junction can be maintained at the same level as that of the MOSFET 200.
  • the thickness t is set to about 10 ⁇ , which is about 1/50 of the thickness of the MOSFET 200.
  • a non-doped SiC substrate is prepared, and a non-doped SiC layer is formed thereon using a crystal growth technique to have a thickness of t.
  • a drain electrode 104 is formed on the back surface of the non-doped SiC substrate.
  • a groove is formed between the formation regions of T101 and T102.
  • the groove is formed so that the drain electrode 104 is exposed from the surface side of the MOS FETs 101 and 102.
  • the width of the groove (the distance between the two MOS FETs) is 100 ⁇ , and the depth is 10 m.
  • an insulating region 106 of silicon oxide or the like is formed so as to fill the groove by using a thermal CVD method. As a result, an isolation region 103 is formed between the two MOSFETs 101 and 102.
  • the film thickness t is reduced to 10 minutes as compared with the case where the silicon substrate is used. Can be around one. For this reason, the aspect ratio of the groove is reduced, and the formation of the groove, which was difficult when a silicon substrate is used, is facilitated.
  • the pSiC body region 3, the nSiC doped region 4, the nSiC body region 13, and the pSiC doped region 14 are formed by using ion implantation technology. Electrodes 6 and 16, drain electrodes 7 and 17, wiring layer (not shown), etc. are formed. As a result, the power semiconductor device 100 in which the n-channel MOS FET 101 and the p-channel MOS FET 102 are integrated on the SiC substrate is completed.
  • FIG. 2 is a circuit diagram of the power semiconductor device 100 shown in FIG.
  • the p-channel MOS FET 102 is used for the upper arm switching element, and the n-channel M ⁇ S FET is used for the lower arm switching element.
  • the source S 2 of the P-channel MOSFET 102 and the source S 1 of the n-channel MOSFET 101 are connected to the P bus and the N bus, respectively.
  • Dl and D2 are connected to an externally provided load as Out.
  • MOSFET 101, 1 By alternately turning on the gates G 1 and G 2 of 02, the load is connected to the N bus and the P bus alternately.
  • G 1 and G 2 may be controlled by inputting separate signals, or may be of a CMOS type that inputs one control signal.
  • a parasitic diode is used for the freewheeling diode (FwDi) provided between the source and the drain.
  • phase switch of a three-phase inverter can be formed.
  • FIG. 3 is a cross-sectional view of a power semiconductor device according to a second embodiment of the present invention, which is indicated as a whole by 150.
  • the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
  • the power semiconductor device 150 two n-channel MOS FETs 101a, 10
  • the MOSFETs 101a and 10lb are high-power vertical power MOSFETs.
  • the front surface of the MOSFET 101a is an element formation surface, and the drain electrode 104 is provided on the rear surface.
  • the back surface of the MOS FET 101b is an element formation surface, and the drain electrode 107 is provided on the front surface.
  • O la and 101 b are electrically isolated by an isolation region 103.
  • a non-doped SiC substrate having a thickness of t is prepared, a drain electrode 104 is formed, and then an isolation region 103 is formed in the same manner as in the first embodiment.
  • n-type ions are implanted into the MOSFET 101a formation region from the surface.
  • N-type ions are implanted from the back into the MOSFET 101b formation region, and n +
  • a pSiC body region 3, an nSiC doped region 4, a gate electrode 6, a source electrode 7, and the like are formed.
  • FIG. 4 is a circuit diagram of the power semiconductor device 150 shown in FIG.
  • n-channel MOS FETs 101b and 101a are used for both the upper arm switching element and the lower arm switching element.
  • the MO SFETs 101a and 101b are both enhancement type.
  • the source S4 of 01a is connected to the P bus and the N bus, respectively.
  • S3 and D4 are connected to a load provided outside as Out.
  • the load is alternately connected to the P bus and the N bus.
  • a parasitic diode is used for the freewheeling diode.
  • FIG. 5 is a cross-sectional view of the power semiconductor device according to the third embodiment of the present invention, which is indicated by reference numeral 160 as a whole. 'In FIG. 5, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
  • the power semiconductor device 160 two n-channel MOSFETs 101c, 10c
  • the MOSFET 101c is a high-output vertical power MOS FET, and the MOSFET 101 is an offset-gate horizontal MOS FET.
  • n + SiC) i U and n-SiC layer 2 are provided.
  • a plurality of pSiC body regions 3 are provided in the n-SiC layer 2, and an nSiC doped region 4 is provided in the pSiC body region 3. I have.
  • a gate electrode 6 is provided via an insulating film 5 such as silicon oxide. Below the gate electrode 6! The SiC body region 3 becomes the channel region. Further, a source electrode 7 is provided on the nSiC doped region 4, and a drain electrode 104 is provided on the back surface of the li + SiC layer 1.
  • the P + SiC layer 11 is provided on the p + SiC layer 11.
  • the n + SiC source A Z drain region 20 and an n + S iC region 21 are provided to form an LDD structure.
  • a p + S i C region 22 is provided between the n + S i C region 21, a p + S i C region 22 is provided.
  • a gate electrode 26 is provided on the p + S iC region 22 via an insulating film 25 such as silicon oxide, and an insulating film 27 such as Si 2 is provided thereon.
  • a drain electrode 23 and a source electrode 24 are provided on the n + SiC source / drain region 20, a drain electrode 23 and a source electrode 24 are provided.
  • an isolation region 103 composed of an insulating region 106 such as silicon oxide is provided so as to reach from the surface of the MOS FET to the back surface.
  • a protective film 105 made of silicon nitride or the like is partially provided on the surfaces of the MOS FETs 101c and 101d.
  • a non-doped SiC substrate is prepared, and a non-doped SiC layer is formed thereon by using a crystal growth technique to have a film thickness t.
  • 11 + 31 layers 1 and n-SiC layers 2 are formed in the formation region of the n-channel MOSFET 101 by, for example, an ion implantation method using nitrogen as a dopant. Further, a + SiC layer 11 and a p-SiC layer 12 are formed in a formation region of the p-channel MOS FET 102 by, for example, ion implantation using boron as a dopant. '
  • An isolation region 103 composed of an insulating region 106 such as silicon oxide is formed between the OSFETs 101c and 101d.
  • MOS FET 101c is formed using the same manufacturing process as in the first embodiment.
  • a MOSFE T O ld is formed by using a manufacturing process of a normal lateral MOSFET having an LDD structure.
  • the film thickness t is reduced to one tenth as compared with the case where the silicon substrate is used. Degree. For this reason, the aspect ratio of the groove is reduced, and the formation of the groove, which was difficult when a silicon substrate is used, is facilitated. You.
  • a non-doped SiC substrate having a film thickness t from the beginning may be used instead of growing the non-doped SiC layer on the non-doped SiC substrate to make the film thickness t.
  • the present invention provides a power semiconductor device including a plurality of vertical power MOSFETs, and can be used as a phase switching element of a high-voltage, high-current inverter.

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Description

明 細 書 電力用半導体装置 技術分野
本発明は、 電力用半導体装置に関し、 特に、 縦型パワー MOSFETを用いた 電力用半導体装置に関する。 背景技術
図 6は、 全体が 200で示される、 シリコン基板を用いた nチャネルの縦型パ ヮー MOS FETの断面図である。
n型のシリコン基板 201上には、 11型のェピタキシャル層 202が形成され ている。 ェピタキシャル層 202中には、 2つの： 型ボディ領域 203力 拡散 法を用いて形成されている。 更に、 それぞれのボディ領域 203中に n型ドープ 領域 204が形成されている。
n型ド一プ領域 204上にはソース電極 205が設けられている。 また、 ェピ タキシャル層 202と n型ドープ領域 204とに挟まれたボディ領域 203上に は、 絶縁層 206を介してゲート電極 207が設けられている。 一方、 n型のシ リコン基板 201の裏面には、 ドレイン電極 208が設けられている。
縦型パワー M〇S FET 200では、 ドレイン電極 208からソース電極 20
5に流れる電流を、 ゲート電極 207に印加する電圧により制御することができ る。
縦型パワー M〇 SFET 200では、 ソース■ ドレイン間耐圧は、 p型のボデ ィ領域 203と n型のェピタキシャル層 202との間の p n接合のアバランシェ 電圧により決まる。 p n接合近傍の電界が大きくなるとアバランシェ降伏が発生 しゃすくなるため、 ボディ領域 203とェピタキシャル層 202の薄層化には限 界がある。 このため、 縦型パワー MOSFET 200の厚みは、 通常 600 μπι 程度である。
—方、 ρチャネル、 nチャネルの 2つの縦型パワー M〇S FETがーの基板上 に設けられた電力用半導体装置を形成する場合、 MO S F E Tの表面から裏面に 達する分離領域を設け、 隣接する縦型パワー M〇 S F E Tの間を電気的に分離す る必要がある。 かかる分離領域は、 M〇S FETの表面から基板の裏面に達する ように溝部を形成した後、 溝部を酸化シリコン等で埋め込んで形成する。
しかしながら、 例えば 600 μιηである MOS FETの厚みに相当する深さの 溝部を、 細い溝幅で形成することは困難であった。 このため、 複数の縦型パワー MO S F ΕΤを一の基板上に形成することができず、 個別に形成した縦型パワー MOSFETを用いて、 電力用半導体装置を組み立てるしかなかった。 発明の開示
そこで、 本発明は、 縦型 MOSFETを含む複数め MOSFETが、 一の基板 上に形成された電力用半導体装置を提供することを目的とする。
これに対して、 炭化ケィ素 （S i C) の絶縁破壊電界がシリコンの約 10倍で、 バンドギャップが 2〜 3倍であることに着目し、 シリコン基板に代えて炭化ケィ 素基板を用いて縦型パワー MOS FETを形成するこ.とにより、 MOSFETの 膜厚をシリコン基板を用いた場合の膜厚よりも十分薄くできることを見出し、 本 発明を完成した。 ·
即ち、 本発明は、 縦型 MOSFETを含む複数の MOSFETが同一基板に形 成された半導体装置であって、 対向する表面と裏面とを有する炭化ケィ素基板と、 該表面から該裏面に達するように設けられた分離領域と、 該分離領域の両側にそ れぞれ設けられた第 1及び第 2の MOSFETとを含むことを特徴とする半導体 装置である。
シリコン基板に代えて炭化ケィ素基板を用いることにより、 絶縁破壊電界が約 10倍、 バンドギャップが 2〜3倍となる。 従って、 基板とボディ領域との間の p n接合における耐圧を低下させることなく、 MOSFETの厚みを、 シリコン 基板を用いた場合より十分に薄くすることができる。 これにより、 隣接する MO S F E Tの間に分離領域を容易に形成することができ、 縦型 MO S F E Tを含む 複数の MO S F E Tを一の基板上に形成することができる。 この結果、 小型化、 集積化された電力用半導体装置を提供することができる。 上記第 1の MOSFETが、 第 1導電型の上記炭化ケィ素基板と、 該炭化ケィ 素基板の上記表面側に設けられた第 2導電型のボディ領域と、 該ポディ領域中に 設けられた第 1導電型のドープ領域とを含む縦型 M OSFETであり、 上記第 2 の MOSFET力 第 2導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上 記表面側に設けられた第 1導電型のボディ領域と、 該ボディ領域中に設けられた 第 2導電型のドープ領域とを含む縦型 MO S F E Tであり、 それぞれの縦型 M〇 SFETにおいて、 該炭化ケィ素基板と該ドープ領域との間を流れる電流が、 該 ボディ領域上に形成されたゲート電極により制御されることを特徴とする半導体 装置でもある。
本発明によれば、 このような 2つの縦型 MOSFETを、 一の炭化ケィ素基板 上に形成することが可能となる。
更に、 上記第 1の MO SFETの上記炭化ケィ素基板が、 上記裏面側に第 1導 電型の不純物濃度の高レ、領域を含み、 上記第 2の ΜΌ SFETの上記炭化ケィ素 基板が、 上記裏面側に第 2導電型の不純物濃度の高レヽ領域を含むものであっても 良い。
力、かる不純物濃度の高い領域を含むことにより、 炭化ケィ素基板とドレイン電 極との間を、 良好なォーミック接触とすることができる。
更に、 上記第 1及び第 2の MOSFETの共通ドレイン電極が、 上記炭化ケィ 素基板の裏面を覆うように設けられたものであっても良い。
共通ドレイン電極を設けることにより、 半導体装置の構造や製造工程を簡略化 できるからである。
上記第 1及び第 2の MO S F E Tは、 該 MO S F E Tの間を接続する配線層を 上記表面上に備えることが好ましい。
ボンディング等で別途配線を形成する構造に比較して、 半導体装置の製造工程 が簡略化できるとともに、 プリント基板等への半導体装置の実装も容易に行うこ とができる。
また、 本発明は、 上記第 1の MOSFETが、 第 1導電型の上記炭化ケィ素基 板と、 該炭化ケィ素基板の上記表面側に設けられた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドープ領域とを含む縦型 M〇 SFET であり、 上記第 2の M〇S FETが、 第 1導電型の上記炭化ケィ素基板と、 該炭 化ケィ素基板の上記裏面側に設けられた第 2導電型のボディ領域と、 該ボディ領 域中に設けられた第 1導電型のドープ領域とを含む縦型 MO S F E Tであり、 そ れぞれの縦型 MO S FETにおいて、 該炭化ケィ素基板と該ドープ領域との間を 流れる電流が、 該ボディ領域上に形成されたグート電極により制御されることを 特徴とする半導体装置でもある。
本発明によれば、 このような 2つの縦型 MOS FETを、 一の炭化ケィ素基板 上に形成することが可能となる。
更に、 上記第 1の MOSFETの上記炭化ケィ素基板が、 上記裏面側に第 1導 電型の不純物濃度の高い領域を含み、 上記第 2の MO S F E Tの上記炭化ケィ素 基板が、 上記表面側に第 1導電型の不純物濃度の高い領域を含むものであっても 良い。
カかる不純物濃度の高い領域を含むことにより、 炭化ケィ素基板とドレイン電 極との間を、 良好なォーミック接触とすることができる。
上記第 1及び第 2の M〇 S FETは、 電力用の縦型パワー M〇 S F E Tでもあ る。 .
また、 本発明は、 上記第 1の MOS FETが、 第 1導電型の上記炭化ケィ素基 板と、 該炭化ケィ素基板の上記表面側に設けられた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドープ領域とを含む縦型 MO SFET であり、 上記第 2の MOSFETが、 第 2導電型の上記炭化ケィ素基板と、 該炭 化ケィ素基板の上記表面側に設けられた第 1導電型のソース領域及びドレイン領 域とを含む横型 MOS FETであり、 該第 1の MOS FETにおいて、 該炭化ケ ィ素基板と該ドープ領域との間を流れる電流が、 該ボディ領域上に形成されたゲ ート電極により制御され、 該第 2の MOSFETにおいて、 該ソース領域とドレ ィン領域との間を流れる電流がゲート電極により制御されることを特徴とする半 導体装置でもある。
本 明によれば、 このような縦型 MOSFETと横型 MOSFETとを、 一の 炭化ケィ素基板上に形成することが可能となる。
上記第 2の MO S F E Tは、 L D D構造の横型 MO SFETであることが好ま しい 図面の簡単な説明
図 1は、 本発明の実施の形態 1にかかる電力用半導体装置の断面図である。 図 2は、 本発明の実施の形態 1にかかる電力用半導体装置の回路図である。 図 3は、 本発明の実施の形態 2にかかる電力用半導体装置の断面図である。 図 4は、 本発明の実施の形態 2にかかる電力用半導体装置の回路図である。 図 5は、 本宪明の実施の形態 3にかかる電力用半導体装置の断面図である。 図 6は、 従来の縦型パワー MOSFETの断面図である。 発明を実施するための最良の形態
(実施の形態 1 )
図 1は、 全体が 100で示される、 本発明の実施の形態 1にかかる電力用半導 体装置の断面図である。 電力用半導体装置 100は、 一の炭化ケィ素 （S i C) 基板に形成された nチャネル MOS FET 101と pチャネル M〇S F ET 10 2とを有する。 これらの MOSFETは電力用のパワー MOSFETであり、 ソ ース電極とドレイン電極とが異なる面に設けられた縦型の構造を有する。 かかる 縦型のパワー M〇 S F ETには、 例えば、 DMOS (double diffused MOS) 型 FET、 VMOS (V-shaped gate MOS) 型 FET、 UMO S (U-shaped gate MOS)型 FETがある。 2つの MOSFET 101、 102の間は、 分離領域 10 3により分離されている。 MOSFET 101、 102は、 エンハンスメント型 MO S FETとする。
11チヤ.ネル MO S FET 101では、 n + S i C層 1に、 n— S i C層 2が設 けられている。 11— S i C層 2中には、 複数の S i Cボディ領域 3が設けられ、 また、 p S i Cボディ領域 3の中には、 n S i Cドープ領域 4が設けられている。 n一 S i C層 2と 11 S i Cドープ領域 4とに挟まれた p S i Cボディ領域 3上 には、 酸化シリコン等の絶 ¾莫 5を介してゲート電極 6が設けられている。 ゲー ト電極 6の下方の！） S i Cボディ領域 3がチヤネノレ領域となる。
また、 n S i Cドープ領域 4上には、 ソース電極 7が設けられている。 更に、 複数の p S i Cボディ領域 3を囲むように、 pガードリング領域 8が設けられて いる。
一方、 pチヤネノレ MOS FET 102は、 不純物の型が異なる以外は nチヤネ ル MO SFET 101と同じ構造である。
即ち、 p + S i C層 1 1に、 p- S i C層 12が設けられ、 p - S i C層 12中 には、 複数の n S i Cボディ領域 13が設けられ、 更に、 n S i Cボディ領域 3 の中には、 p S i Cドープ領域 14が設けられている。 p— S i C層 12と p S i Cドープ領域 14とに挟まれた n S i Cボディ領域 13上には、 絶縁膜 15を 介してゲート電極 16が設けられ、 また、 p S i Cドープ領域 14上には、 ソー ス電極 17が設けられている。 更に、 複数の nS i Cボディ領域 13を囲むよう に、 nガードリング領域 18が設けられている。
2つの MOS FET101、 102の間には、 MO S F E Tの表面から裏面に 達するように酸化シリコン等の絶縁領域 106からなる分離領域 103が設けら れ、 M〇SFET 101、 102の間が絶縁されている。 また、 MOSFET 1 01、 102の裏面には、 2つの MOSFET 101、 102の共通のドレイン 電極 10.4が設けられている。 更に、 MOS FET 101、 102の表面には、 窒化シリ:ユン等からなる保護膜 105が部分的に設けられている。
MOSFET 101, 102は S i Cから形成されているため、 n— S i C層 2と p S i Cボディ領域 3との間の p n接合、 p— S i C層 12と n S i Cボデ ィ領域 13との間の p n接合における絶縁破壊電界は、 図 6に示すシリコン基板 を用いた MOSFET200の約 10倍となり、 バンドギャップもシリコン基板 を用いた場合の 2~3倍となる。 従って、 MOSFET 101、 102の膜厚 t を、 MOS FET 200に比較して十分に薄くしても、 D ii接合における耐圧は、 MOSFET200と同程度に維持できる。 ここでは、 膜厚 tは、 MO S F E T 200の膜厚の約 50分の 1の約 10 μπιとする。
次に、 電力用半導体装置 100の製造方法について、 簡単に説明する。
最初に、 ノンドープ S i C基板を準備し、 結晶成長技術を用いて、 その上にノ ンドープ S i C層を形成して膜厚を tとする。
次に、 例えば窒素をドーパントに用いたィオン注入法により、 nチヤネノレ MO S FET 101の形成領域に、 11+ 3 1〇層1、 n— S i C層 2を形成する。 同 様に、 例えばホゥ素をドーパントに用いたィオン注入法により、 pチャネル MO S FET 102の形成領域に、 ρ + S i C層 1 1、 p— S i C層 12を形成する。 次に、 ノンドープ S i C基板の裏面に、 ドレイン電極 104を形成する。
次に、 リソグラフィ技術とドライエツチング技術を用レヽて、 2つの MOSFE
T 101、 102の形成領域の間に、 溝部を形成する。 溝部は、 MOS FET 1 01、 102の表面側から、 ドレイン電極 104が露出するように形成する。 溝 部の幅 （2つの MOS FETの間隔） は 100μπι、 深さは 10 mとする。 続 いて、 熱 CVD法を用いて、 溝部を埋め込むように酸化シリコン等の絶縁領域 1 06を开成する。 これにより、 2つの M〇S FET 101、 102の間に分離領 域 103が形成される。
このように、 本実施の形態 1では、 M〇S FET 101、 102をシリコン基 板に代えて S i C基板に形成するため、 シリコン基板を用いた場合に比べて膜厚 tを 10分の 1程度にすることができる。 このため、 溝部のアスペクト比が小さ くなり、 シリコン基板を用いた場合には困難であった溝部の形成が容易になる。 次に、 イオン注入技術を用いて、 p S i Cボディ領域 3、 n S i Cドー.プ領域 4、 n S i Cボディ領域 13、 p S i Cドープ領域 14を形成し、 更に、 ゲート 電極 6·、 16、 ドレイン電極 7、 17、 配線層 （図示せず） 等を形成する。 これ により、 」の S i C基板上に nチャネル M〇 S FET 101と、 pチャネル MO SFET 102とが集積形成された電力用半導体装置 100が完成する。
なお、 ノンドープ S i C基板上にノンドープ S i C層を成長させて膜厚を tに する代わりに、 最初から膜厚 tのノンドープ S i C基板を用いてもかまわない。 図 2は、 図 1に示す電力用半導体装置 100の回路図である。
電力用半導体装置 100では、 上アームスィツチング素子に pチヤネノレ MOS FET 102が用いられ、 下アームスイッチング素子に nチャネル M〇 S F ET
101が用いられている。
Pチャネル MOSFET 102のソース S 2、 nチャネル MOSFET 101 のソース S 1はそれぞれ P母線、 N母線に接続されている。 また、 D l、 D2は、 Ou tとして外部に設けられた負荷に接続されている。 MOSFET101、 1 02のゲート G 1、 G 2を交互にオンにすることにより、 負荷が N母線と P母線 とに交互に接続される。 G 1、 G 2には別々に信号を入力して制御してもよいし、 一の制御信号を入力する CMOS型としてもかまわない。 なお、 ソースとドレイ ンの間に設けられるフリーホイーリングダイオード （FwD i) には、 寄生ダイ オードが用いられる。
かかる電力用半導体装置 100を例えば 3つ用いることにより、 3相インバー タのフェイズスィツチを形成することができる。
(実施の形態 2)
図 3は、 全体が 150で示される、 本発明の実施の形態 2にかかる電力用半導 体装置の断面図である。 図 3中、 図 1と同一符号は、 同一又は相当箇所を示す。 電力用半導体装置 150では、 2つの nチヤネノレ MOS FET 101 a、 10
1 b力 一の S i C基板上に集積形成されている。 MOSFET101 a、 10 l bは、 高出力の縦型パワー MOSFETである。
図 3に示すように、 MO S F E T 101 aは表面が素子形成面となり、 裏面に ドレイ 電極 104が設けられている。 一方、 MOS FET 101 bは裏面が素 子形成面となり、 表面にドレイン電極 107が設けられている。 MOS F ET 1
O l aと 101 bとの間は、 分離領域 103により電気的に分離されている。 電力用半導体装置 150の製造工程では、 まず、 膜厚 tのノンドープ S i C基 板を準備し、 ドレイン電極 104を形成した後に、 実施の形態 1と同様の方法で 分離領域 103を形成する。
次に、 MOSFET 101 a形成領域には表面から n型イオンを注入し、 一方、
MOSFET 101 b形成領域には裏面から n型イオンを注入し、 それぞれ n +
S i C層 1、 n— S i C層 2を形成する。
次に、 同じく実施の形態 1と同様の方法で、 p S i Cボディ領域 3、 n S i C ドープ領域 4、 ゲート電極 6、 ソース電極 7等を形成し、 電力用半導体装置 15
0が完成する。
電力用半導体装置 150においても、 膜厚 tは 10 m程度であり、 容易に分 離領域 103を形成することができる。 図 4は、 図 3に示す電力用半導体装置 150の回路図である。
電力用半導体装置 150では、 上アームスイッチング素子、 下アームスィッチ ング素子の双方に nチャネル MOS FET 101 b, 101 aが用いられている。
MO SFET 101 a、 101 bは共にェンハンスメント型とする。
11チャネル MOS FET 101 bのドレイン D 3、 nチャネル MOS F ET 1
01 aのソース S 4はそれぞれ P母線、 N母線に接続されている。 また、 S 3、 D4は、 Ou tとして外部に設けられた負荷に接続されている。 MOSFET 1 01 a、 101 bのゲート G4、 G 3を交互にオンにすることにより、 負荷が、 P母線と N母線に交互に接続される。 図 2に示す回路図と同様に、 フリーホイ一 リングダイオードには、 寄生ダイオードが用いられる。
(実施の形態 3)
図 5は、 全体が 160で示される、 本発明の実施の形態 3にかかる電力用半導 体装匱の断面図である。'図 5中、 図 1と同一符号は、 同一又は相当箇所を示す。 電力用半導体装置 160では、 2つの nチャネル MOSFET 101 c、 10
1 d'が、 一の S i C基板上に集積形成されている。 MOSFET 101 cは高出 力の縦型パワー MOS F E Tであり、 MO SFETl O l dはオフセットゲート 型の横型 MOS FETである。
nチャネル MOSFET 101 cでは、 n+S i C)i:U 、 n— S i C層 2力 S 設けられている。 n— S i C層 2中には、 複数の p S i Cボディ領域 3が設けら れ、 また、 p S i Cボディ領域 3の中には、 n S i Cドープ領域 4が設けられて いる。
n一 S i C層 2と n S i Cドープ領域 4とに挟まれた p S i Cボディ領域 3上 には、 酸化シリコン等の絶縁膜 5を介してゲート電極 6が設けられている。 ゲー ト電極 6の下方の！） S i Cボディ領域 3がチャネル領域となる。 また、 nS i C ドープ領域 4上にはソース電極 7が設けられ、 li + S i C層 1の裏面にはドレイ ン電極 104が設けられている。
一方、 オフセットゲート型の MOS FET 101 dでは、 p + S i C層 1 1に、 P一 S i C層 12が設けられている。 p一 S i C層 12中には、 n + S i Cソース Zドレイン領域 20と n + S i C領域 21とが設けられ、 LDD構造となってい る。 n + S i C領域 21の間には p + S i C領域 22が設けられている。
p + S i C領域 22上には、 酸化シリコン等の絶縁膜 25を介してゲート電極 26が設けられ、 その上に S i〇2等の絶縁膜 27が設けられている。 また、 n +S i Cソース/ドレイン領域 20上には、 ドレイン電極 23、 ソース電極 24 が設けられている。
2つの MOS FET 101 c, 101 dの間には、 MOS FETの表面から裏 面に達するように酸化シリコン等の絶縁領域 106からなる分離領域 103が設 けられ、 MOS FET101 c、 101 dの間が絶縁されている。 また、 MO S FET 101 c、 101 dの表面には、 窒化シリコン等からなる保護膜 105が 部分的に設けられている。
電力用半導体装置 160の製造方法では、 最初に、 ノンドープ S i C基板を準 備し、.結晶成長技術を用いて、 その上にノンドープ S i C層を形成して膜厚を t とする。
次に、 実施の形態 1と同様に、 例えば窒素をドーパントに用いたィオン注入法 により、 nチャネル MOSFET101の形成領域に、 11+ 3 1じ層1、 n一 S i C層 2を形成し、 更に、 例えばホウ素をドーパントに用いたィ.オン注入法によ り、 pチャネル MOS FET 102の形成領域に、 ； + S i C層 11、 p~S i C層 12を形成する。 '
次に、 ノンドープ S i C基板の裏面に、 ドレイン電極 104を形成した後、 M
OSFET101 c、 101 dの間に、 酸化シリコン等の絶縁領域 106からな る分離領域 103が形成される。
次に、 実施の形態 1と同じ製造工程を用いて MO SFET 101 cが形成され る。 また、 通常の LDD構造の横型 MOS FETの製造工程を用いて MOSFE T l O l dが形成される。
このように、 本実施の形態 3では、 MOSFET 101 c、 101 dをシリコ ン基板に代えて S i C基板に形成するため、 シリコン基板を用いた場合に比べて 膜厚 tを 10分の 1程度にすることができる。 このため、 溝部のアスペクト比が 小さくなり、 シリコン基板を用いた場合には困難であった溝部の形成が容易にな る。
なお、 ノンドープ S i C基板上にノンドープ S i C層を成長させて膜厚を tに する代わりに、 最初から膜厚 tのノンドープ S i C基板を用いてもかまわない。 産業上の利用の可能性
本発明は、 複数の縦型パワー MO S F E Tからなる電力用半導体装置を提供す るものであり、 高電圧、 高電流インバータのフェイズスイッチング素子等として 使用することができる。

Claims

請 求 の 範 囲
1. 縦型 M〇 S F E Tを含む複数の MO S F E Tがーの基板に形成された半導体 装置であって、
対向する表面と裏面とを有する炭化ケィ素基板と、
該表面から該裏面に達するように設けられた分離領域と、
該分離領域の両側にそれぞれ設けられた第 1及び第 2の MO S F Ε Τとを含む ことを特徴とする半導体装置。
2. 上記第 1の MOS FETが、
第 1導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記表面側に設けら れた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドー プ領域とを含む縦型 M〇 S FETであり、 , .
上記第 2の MO S F E Tが、
第 2導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記表面側に設けら. れた第 1導電型のボディ領域と、 該ポディ領域中に設けられた第 2導電型のドー プ領域とを含む縦型 M〇 S F E Tであり、
それぞれの縦型 MO S F E Tにおいて、 該炭化ケィ素基板と該'ドープ領域との 間を流れる電流が、 該ボディ領域上に形成されたグート電極により制御されるこ とを特徴とする請求項 1に記載の半導体装置。
3. 更に、 上記第 1の MO SFETの上記炭化ケィ素基板が、 上記裏面側に第 1 導電型の不純物濃度の高い領域を含み、
上記第 2の MO S F E Tの上記炭化ケィ素基板が、 上記裏面側に第 2導電型の 不純物濃度の高い領域を含むことを特徴とする請求項 2に記載の半導体装置。
4. 更に、 上記第 1及び第 2の MO SFETの共通ドレイン電極が、 上記炭化ケ ィ素基板の裏面を覆うように設けられたことを特徴とする請求項 2に記載の半導
5. 上記第 1及び第 2の MO SFET 、 該 MO S FE Tの間を接続する配線層 を上記表面上に備えることを特徴とする請求項 2に記載の半導体装置。
6. 上記第 1の MOS FET力 第 1導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記表面側に設けら れた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドー プ領域とを含む縦型 MO S F E Tであり、
上記第 2の MOSFETが、
第 1導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記裏面側に設けら れた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドー プ領域とを含む縦型 MO S F E Tであり、
それぞれの縦型 M〇 SFETにおレ、て、 該炭化ケィ素基板と該ドープ領域との 間を流れる電流が、 該ボディ領域上に形成されたグート電極により制御されるこ とを特徴とする請求項 1に記載の半導体装置。
7. 更に、 上記第 1の MOSFETの上記炭化ケィ素基板が、 上記裏面側に第 1 導電型の不純物濃度の高い領域を含み、
上記第 2の MO SFETの上記炭化ケィ素基板が、 上記表面側に第 1導電型の 不純物濃度の高い領域を含むことを特徴とする請求項 6記載の半導体装置。
8. 上記第 1及ぴ第 2の MOSFETが、 電力用の縦型パワー ΜΌ S F E Tであ ることを特徴とする請求項 1に記載の半導体装置。
9. 上記第 1の MOS FETが、
第 1導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記表面側に設けら れた第 2導電型のボディ領域と、 該ボディ領域中に設けられた第 1導電型のドー プ領域とを含む縦型 MO S F E Tであり、
上記第 2の ΜΌ S F E Tが、
第 2導電型の上記炭化ケィ素基板と、 該炭化ケィ素基板の上記表面側に設けら れた第 1導電型のソース領域及ぴドレイン領域とを含む横型 M〇 S F E Tであり、 該第 1の MO S F E Tにおいて、 該炭化ケィ素基板と該ドープ領域との間を流 れる電流が、 該ボディ領域上に形成されたゲート電極により制御され、 該第 2の MOSFETにおいて、 該ソース領域とドレイン領域との間を流れる電流がゲー ト電極により制御されることを特徴とする請求項 1に記載の半導体装置。
10. 上記第 2の MOSFETが、 LDD構造の横型 MOS FETであることを 特徴とする請求項 9に記載の半導体装置。
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