WO2002056467A1 - Dephaseur et dephaseur multibits - Google Patents

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WO2002056467A1
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fet
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drain
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Morishige Hieda
Kenichi Miyaguchi
Kazutomi Mori
Michiaki Kasahara
Tadashi Takagi
Hiroshi Ikematsu
Norio Takeuchi
Hiromasa Nakaguro
Kazuyoshi Inami
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Mitsubishi Denki Kabushiki Kaisha
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/18—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/20—Two-port phase shifters providing an adjustable phase shift
    • H—ELECTRICITY
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    • H03H7/18—Networks for phase shifting
    • H03H7/20—Two-port phase shifters providing an adjustable phase shift

Definitions

  • the present invention relates to a phase shifter and a multi-bit phase shifter for electrically changing a signal passing phase in a microwave band or a millimeter wave band.
  • FIG. 11 shows a conventional phase shifter shown in, for example, “Microwave Semiconductor Applied Engineering” (Joseph F. White, published by CQ Publishing Company, pp. 336-339).
  • 1a and lb are input / output terminals
  • 9a and 9b are SPDT (single-pole double-throw) switches
  • 10a and 10b are lines.
  • the high-frequency signal input from the input / output terminal 1a is switched by the SPDT switch 9a.
  • the SPDT switch 9b is linked with the SPDT switch 9a, and the high-frequency signal is output from the input / output terminal 1b.
  • the SPDT switch 9b is linked with the SPDT switch 9a, and the high-frequency signal is output from the input / output terminal 1b.
  • the line 10a and the line 10b have different lengths, and the high-frequency signal is
  • the passing phase can be switched between passing through 10a and passing through line 10b.
  • the conventional phase shifter has a problem that the circuit becomes large because lines having different lengths are used according to the amount of phase shift.
  • the present invention has been made to solve the above-described problems, and a fill time is configured using a capacity at the time of pinch-off of the FET, and the ON / OFF of the FET is configured. Accordingly, it is an object of the present invention to obtain a compact phase shifter and a multi-bit phase shifter that can change the passing phase. Disclosure of the invention
  • a phase shifter includes a first FET having a drain electrode and a source electrode connected to an input terminal and an output terminal, and one of a drain electrode and a source electrode connected to the first FET.
  • a second FET connected to the source electrode of one FET and the other electrode grounded via the first inductor, and one of the drain electrode or the source electrode connected to the drain of the first FET.
  • a third FET connected to an electrode and the other electrode grounded through a second inductor.
  • the second: FET and the drain electrode and source of the third FET The first and second inductors are connected between each of the electrodes.
  • a first capacitor is connected between a drain electrode and a source electrode of the first FET.
  • a first and a second capacity are respectively connected between the drain electrode and the source electrode of the second FET and the third FET.
  • drain electrode of the first FET and the drain electrode or the source electrode of the second FET are commonly connected, and the source electrode of the first FET and the drain electrode or the source electrode of the first FET are connected. It is characterized by common connection.
  • the multi-bit phase shifter includes a first FE having a drain electrode and a source electrode connected to an input terminal and an output terminal, and one of a drain electrode and a source electrode connected to the first FET.
  • a second FET connected to a source electrode and the other electrode grounded via a first inductor, and one of a drain electrode or a source electrode connected to a drain electrode of the first FE.
  • the amount of phase shift This is a combination of a plurality of different phase shifters.
  • a third and a fourth inductor are respectively connected between the drain electrode and the source electrode of the second FET and the third FET.
  • a 180 ° bit phase shifter which is a switch switching phase shifter that switches between a high-pass fill and a low-pass fill by an SPDT switch, is further provided, and the first and second FETs and the first to fourth inductors are further provided. It is characterized in that a phase shifter having an impedance is used as a 90 ° bit phase shifter.
  • a 45 ° bit phase shifter having the same configuration as the 90 ° bit phase shifter, and a fifth inductor connected in parallel between the drain and the source of the fourth FET, and a fifth FET A 22.5 ° bit phase shifter that connects a sixth inductor grounded to one of the drain or source of the fifth switch with one connected to the ground and the drain and source of the fifth FET as input and output terminals
  • a phase shifter with the seventh inductor connected in parallel between the drain and the source of the sixth FET and the drain and source of the sixth FET as input and output terminals 11.25 ° A bit is further provided.
  • a first capacitor is connected between the drain electrode and the source electrode of the first FET.
  • a first and a second capacity are respectively connected between the drain electrode and the source electrode of the second FET and the third FET.
  • drain electrode of the first FET and the drain electrode or the source electrode of the second FET are commonly connected, and the source electrode of the first FET and the drain electrode or the source electrode of the third FET are connected. And a common connection.
  • FIG. 1 is a circuit diagram showing a phase shifter according to Embodiment 1 of the present invention
  • FIG. 2 is a layout diagram showing a phase shifter according to Embodiment 1 of the present invention
  • FIG. 3 is an equivalent circuit diagram of a phase lead state showing the operation of the phase shifter of the present invention
  • FIG. 4 is an equivalent circuit diagram of a phase delay state showing the operation of the phase shifter of the present invention
  • FIG. 6 is a circuit diagram showing a phase shifter according to Embodiment 3 of the present invention.
  • FIG. 7 is a circuit diagram showing a phase shifter according to Embodiment 4 of the present invention.
  • FIG. 8 is a layout diagram showing a phase shifter according to Embodiment 5 of the present invention
  • FIG. 9 is a circuit diagram showing a phase shifter according to Embodiment 6 of the present invention
  • FIG. 10 is a circuit diagram showing a phase shifter according to Embodiment 7 of the present invention.
  • FIG. 11 is a circuit diagram showing a conventional phase shifter. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit diagram showing a phase shifter according to Embodiment 1 of the present invention.
  • FIG. 2 is a layout diagram of the phase shifter shown in FIG.
  • 1a, lb are input / output terminals
  • 2a, 2b, 2c are FETs
  • 3a, 3b are inductors
  • 4a, 4b, 4c are resistors
  • 5a, 5b are control
  • 6 is a semiconductor substrate
  • 7 is a through hole.
  • the gate terminal of FET 2a is connected to control signal terminal 5a via resistor 4a
  • the gate terminals of FET 2b and 2c are connected via resistor 4b and resistor 4c, respectively.
  • FIGS. 3 and 4 are equivalent circuit diagrams showing the operation of the phase shifter of the present invention. Next, the operation will be described.
  • a bias lower than the voltage at which FET 2a pinches off is applied to control signal terminal 5a, and a bias greater than the voltage at which FETs 2b and 2c pinch off is applied to control signal terminal 5b.
  • the capacity between the drain and source of FET 2a is equivalent to the capacity
  • the capacity between the drain and source of FETs 2b and 2c is It can be regarded as equivalent to a short.
  • Figure 3 shows an equivalent circuit in such a state.
  • the phase shifter of the present invention operates as a 7 ⁇ high-pass filter (HPF) composed of a FET 2a equivalent to a capacitor and inductors 3a and 3b.
  • HPF high-pass filter
  • phase of the high-frequency signal passing between the input / output terminals l a and 1 b advances by the amount shown in the following equation.
  • Figure 4 shows an equivalent circuit in such a state.
  • phase shifter of the present invention operates as a circuit composed of FETs 2b and 2c equivalent to capacitors and inductors 3a and 3b.
  • C p is the key Yapashi evening component between FET 2 b and 2 c drain one source.
  • the FETs 2a, 2b, and 2c are turned on / off by 0 N / OFF to provide an equivalent circuit in the phase advance state (reference state) shown in Fig. 3 and an equivalent circuit in the phase delay state (phase shift state) shown in Fig. 4.
  • the passing phase can be changed, and it operates as a phase shifter.
  • the inductors 3a and 3b are turned to 0 NZO FF by the FET.
  • an inductor is added in parallel with the FET to form a parallel resonance circuit, and the inductor whose one is grounded is formed. The same effect can be obtained by turning ON / OFF.
  • FIG. 5 is a circuit diagram showing a phase shifter according to Embodiment 2 of the present invention.
  • FIG. 5 the same portions as those of the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted.
  • 3c and 3d are inductive.
  • the effect of the inductors 3a and 3b is reduced by making the resonance circuit consisting of the FET 2b and the inductor 3c, and the resonant circuit consisting of the FET 2c and the inductor 3d resonate in parallel at the desired frequency.
  • the resonance circuit consisting of the FET 2b and the inductor 3c and the resonant circuit consisting of the FET 2c and the inductor 3d resonate in parallel at the desired frequency.
  • the passing phase can be changed by turning the FETs 2a, 2b, and 2c ON / OFF to operate as a phase shifter.
  • the capacity used for the high-pass filter for changing the passing phase is realized by the FET, but the same effect can be obtained by connecting the capacity in parallel with the FET.
  • FIG. 6 is a circuit diagram showing a phase shifter according to Embodiment 3 of the present invention.
  • the phase shifter of the present invention operates as a ⁇ -type high-pass filter composed of an FET 2a equivalent to a capacitor, a capacitor 8 and inductors 3a and 3b.
  • the passing phase can be changed, and the device operates as a phase shifter.
  • the size can be reduced as compared with the case where the capacity is realized using only the FET.
  • the passage loss can be varied while the amount of phase shift is kept constant, so that the loss difference at the time of phase switching can be reduced.
  • a parallel resonance circuit is formed by adding an inductor connected to one side to the FET in parallel with the FET to form a parallel resonance circuit, and the inductor grounded to one side is set to 0 N / OFF, but the same effect can be obtained even if the inductor and the capacitor are connected in parallel to FET.
  • FIG. 7 is a circuit diagram showing a phase shifter according to Embodiment 4 of the present invention.
  • FET2a When a gate bias higher than pinch-off is applied to FET 2a and a gate bias lower than pinch-off is applied to FETs 2b and 2c, i.e., FET2a is ON, FET2b and FET2c are FF In the case of, the drain-source of FET 2a can be regarded as equivalent to a short circuit, and the drain-source of FET 2b and 2c behaves equivalent to the capacity.
  • the resonance circuit composed of the FET 2b, the inductor 3c and the capacitor 8a, and the FET 2c, the inductor 3d and the capacitor 8b are made to resonate in parallel at a desired frequency, thereby obtaining the inductor 3a, The effect of 3b is reduced, and it can be treated as if it were not connected.
  • the input and output terminals l a and lb are equivalent to a short circuit.
  • the passing phase can be changed, and the device operates as a phase shifter.
  • the capacity per unit area is larger than the FET, the capacity can be reduced compared to the case where the capacity is realized using only FETs.
  • FIG. 8 is a layout diagram showing a phase shifter according to Embodiment 5 of the present invention.
  • the drain electrode of FET 2a and the drain electrode (or source electrode) of FET 2b are connected in common,
  • the source electrode 2a and the source electrode (or drain electrode) of the FET 2c are commonly connected.
  • FIG. 9 is a circuit diagram showing a phase shifter according to Embodiment 6 of the present invention.
  • 20a and 20b are SPDT (single-pole double-throw) switches
  • 21 is a high-pass filter
  • 22 is a single-pass filter
  • 23 is a 180 ° bit phase shifter
  • 24 is 90 ° It is a bit phase shifter.
  • the 180 ° bit phase shifter is composed of two SPDT switches 20a and 20b, a high pass filter 21 and a low pass filter 22, and the 90 ° bit phase shifter 24 is the same as that of the second embodiment.
  • the path through which the high-frequency signal input to the input / output terminal 1a passes is switched by the SPDT switches 20a and 2 Ob.
  • the passing phase is advanced by the high-pass filter 21.
  • the passage phase is delayed by the mouth-to-pass fill 22.
  • the difference between the phase advanced by the high-pass filter 21 and the phase delayed by the low-pass filter 22 is 180. By setting to, it operates as a 180 ° phase shifter.
  • the 90 ° phase shifter 24 can switch the 90 ° phase by setting the circuit constant of the 90 ° bit phase shifter so that the phase shift amount becomes 90 °.
  • the passing phase is switched in 90 ° steps Operates as a 2-bit phase shifter.
  • FIG. 10 is a circuit diagram showing a phase shifter according to Embodiment 7 of the present invention.
  • 25 is a 45 ° bit phase shifter
  • 26 is a 22.5 ° bit phase shifter
  • 27 is a 11.25 ° bit phase shifter.
  • the 45 ° bit phase shifters 25 and 22 are different from the configuration of the sixth embodiment.
  • the present invention provides a small phase shifter and a multi-bit phase shifter in which a filter is formed by using the capacity at the time of FET pinch-off, and the passing phase can be changed by ONZOFF of FET. You can get a bowl.

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Description

明 細 書 移相器及び多ビツト移相器 技術分野
この発明は、 マイクロ波帯、 ミリ波帯で信号の通過位相を電気的に変化させ る移相器及び多ビット移相器に関するものである。
図 11は、 例えば「マイクロ波半導体応用工学」 （Joseph F. White著、 C Q出版社発行、 pp. 336-339) に示された従来の移相器である。
図 11において、 1 a、 lbは入出力端子、 9a、 9bは SPDT (single -pole double-throw)スイッチ、 10a、 10 bは線路である。
次に動作について説明する。
入出力端子 1 aから入力した高周波信号は、 SPDTスィツチ 9 aにて切り 替えられる。
まず、 線路 10 aに高周波信号が通過する場合について説明する。 SPDT スィッチ 9 aで切り替えられた高周波信号は、 線路 10 aを通過して、 SPD
Tスィツチ 9 bに入力される。 SPDTスィッチ 9 bは SPDTスィッチ 9 a と連動しており、 高周波信号は、 入出力端子 1 bから出力される。
次に、 線路 10bに高周波信号が通過する場合について説明する。 SPDT スイッチ 9 aで切り替えられた高周波信号は、 線路 10 bを通過して、 SPD
Tスィツチ 9 bに入力される。 SPDTスィッチ 9 bは SPDTスィッチ 9 a と連動しており、 高周波信号は、 入出力端子 1 bから出力される。
ここで、 線路 10 aと線路 10 bは長さが異なっており、 高周波信号が線路
10 aを通過する場合と、 線路 10 bを通過する場合とで通過位相を切り替え ることができる。
従来の移相器では、 移相量に応じて長さが異なる線路を用いるために回路が 大きくなつてしまう問題点があった。
この発明は上記のような問題点を解決するためになされたもので、 FETの ピンチオフ時のキャパシ夕を用いてフィル夕を構成し、 FETの ON/OFF によつて通過位相を変化させることができる小型な移相器及び多ビット移相器 を得ることを目的とする。 発明の開示
上記目的を達成するために、 この発明に係る移相器は、 ドレイン電極とソー ス電極を入力端子と出力端子に接続した第一の FETと、 ドレイン電極または ソース電極の一方の電極を前記第一の FE Tのソース電極に接続し、 他方の鼋 極を第一のィンダクタを介して接地した第二の FE Tと、 ドレイン電極または ソース電極の一方の電極を前記第一の FE Tのドレイン電極に接続し、 他方の 電極を第二のィンダク夕を介して接地した第三の FE Tとを備えたものである また、 前記第二の： F E Tと前記第三の FETのドレイン電極とソース電極の 各電極間に第一と第二のインダク夕をそれぞれ接続したことを特徴とするもの である。
また、 前記第一の FE Tのドレイン電極とソース電極間に第一のキャパシ夕 を接続したことを特徴とするものである。
また、 前記第二の FE Tと前記第三の FETのドレイン電極とソース電極の 各電極間に第一と第二のキャパシ夕をそれぞれ接続したことを特徴とするもの である。
また、 前記第一の FETのドレイン電極と前記第二の FETのドレイン電極 またはソース電極とを共通接続し、 前記第一の FETのソース電極と前記第 Ξ の FETのドレイン電極またはソース電極とを共通接続したことを特徴とする ものである。
また、 この発明に係る多ビット移相器は、 ドレイン電極とソース電極を入力 端子と出力端子に接続した第一の FE丁と、 ドレイン電極またはソース電極の 一方の電極を前記第一の FETのソース電極に接続し、 他方の電極を第一のィ ンダク夕を介して接地した第二の F E Tと、 ドレイン電極またはソース電極の 一方の電極を前記第一の FE丁のドレイン電極に接続し、 他方の電極を第二の ィンダク夕を介して接地した第三の F E Tとを備えた移相器を用い、 移相量の 異なる複数の移相器を組み合わせたものである。
また、 前記第二の F E Tと前記第三の F E Tのドレイン電極とソ一ス電極の 各電極間に第三と第四のィンダク夕をそれぞれ接続したことを特徴とするもの である。
また、 ハイパスフィル夕とローパスフィル夕を SPDTスイッチで切り替え るスィッチ切り替え移相器でなる 180° ビット移相器をさらに備え、 前記第 一ないし第二の F E Tと前記第一ないし第四のィンダク夕ンスを有する移相器 を 90° ビヅト移相器として用いたことを特徴とするものである。
また、 前記 90° ビット移相器と同一構成を有する 45° ビット移相器と、 第四の FE Tのドレインとソースの間に第五のインダク夕を並列に接続し、 第 五の FE Tのドレインまたはソースの一方にスィツチで切り替える一方を接地 した第六のィンダク夕を接続し、 第五の FETのドレインとソースを入出力端 子とする移相器でなる 22. 5° ビット移相器と、 第六の FETのドレインと ソースの間に第七のィンダク夕を並列に接続し、 第六の FE Tのドレインとソ ースを入出力端子とする移相器でなる 11. 25° ビットとをさらに備えたこ とを特徴とするものである。
また、 前記第一の F E Tのドレイン電極とソース電極間に第一のキャパシ夕 を接続したことを特徴とするものである。
また、 前記第二の FE Tと前記第三の FETのドレイン電極とソース電極の 各電極間に第一と第二のキャパシ夕をそれぞれ接続したことを特徴とするもの である。
さらに、 前記第一の FETのドレイン電極と前記第二の FETのドレイン電 極またはソース電極とを共通接続し、 前記第一の F E Tのソース電極と前記第 三の FE Tのドレイン電極またはソース電極とを共通接続としたこと特徴とす るものである。 図面の簡単な説明
図 1は、 この発明の実施の形態 1に係る移相器を示す回路図、
図 2は、 この発明の実施の形態 1に係る移相器を示すレイァゥト図、 図 3は、 この発明の移相器の動作を示す位相進み状態の等価回路図、 図 4は、 この発明の移相器の動作を示す位相遅れ状態の等価回路図、 図 5は、 この発明の実施の形態 2に係る移相器を示す回路図、
図 6は、 この発明の実施の形態 3に係る移相器を示す回路図、
図 7は、 この発明の実施の形態 4に係る移相器を示す回路図、
図 8は、 この発明の実施の形態 5に係る移相器を示すレイアウト図、 図 9は、 この発明の実施の形態 6に係る移相器を示す回路図、
図 10は、 この発明の実施の形態 7に係る移相器を示す回路図、
図 1 1は、 従来の移相器を示す回路図である。 発明を実施するための最良の形態
実施の形態 1.
図 1は、 この発明の実施の形態 1に係る移相器を示す回路図である。
また、 図 2は、 図 1に示す移相器のレイアウト図である。
これらの図において、 1 a、 l bは入出力端子、 2 a、 2 b、 2 cは FET 、 3 a、 3 bはインダク夕、 4 a、 4b、 4 cは抵抗、 5 a、 5bは制御信号 端子、 6は半導体基板、 7はスル一ホールである。 ； FET 2 aのゲ一ト端子は 抵抗 4 aを介して制御信号端子 5 aに接続されており、 F E T 2 bと 2 cのゲ ート端子は各々抵抗 4 b、 抵抗 4 cを介して制御信号端子 5 bに接続されてい ο
また、 図 3と図 4は、 この発明の移相器の動作を示す等価回路図である。 次に動作について説明する。
まず、 制御信号端子 5 aに、 F E T 2 aがピンチオフになる電圧より低いバ ィァスが印加されており、 制御信号端子 5bに、 FET 2bと 2 cがピンチォ フになる電圧より大きいバイアスが印加されている場合、 すなわち FET 2 a が OFF状態、 FET2bと 2 cが ON状態の場合、 FET 2 aのドレイン一 ソース間はキャパシ夕と等価になり、 FET 2b、 2 cのドレイン一ソース間 は各々ショートと等価にみなすことができる。
このような状態の等価回路を図 3に示す。 この状態では、 この発明の移相器は、 キャパシ夕と等価の FET 2 aとイン ダク夕 3a、 3 bから構成された 7Γ型の HPF (high-pass filter) として動 作する。
入出力端子 l a、 1 b間を通過する高周波信号の位相は、 次式に示す量だけ 進む。
FE T 2 aの OFF時の容量 Csとィンダク夕ンス 3 a， 3 bのインダク夕 ンス Lpの関係式
Figure imgf000007_0001
( 2L2 pY0 +ZQ(2w2CsLp -l))
= tan z
2coL CsLp - 1)
たただだしし、、 s2 ：入力端子を 1、 出力端子を 2とした場合の散乱行列、
Yo 入出力ポートの特性ァドミ夕ンス、
Ζο 入出力ポートの特性インピーダンス、
ω：角周波数
次に、 FET 2 aにピンチオフ以上のゲートバイアスが印加されており、 F E T 2 bと 2 cにピンチオフ以下のゲ一トパイァスが印加されている場合、 す なわち F E T 2 aが 0 N状態、 F E T 2 bと 2 cが 0 F F状態の場合、 FE T 2 aのドレイン一ソース間はショートと等価にみなすことができ、 FE T 2 b と 2 cのドレインーソース間はキャパシ夕と等価に振る舞う。
このような状態の等価回路を図 4に示す。
この状態では、 この発明の移相器は、 キャパシ夕と等価の FET 2 b及び 2 cと、 インダク夕 3 a、 3 bから構成された回路として動作する。
ここで、 FET2b及び 2 cのゲート幅を小さくし、 OFF時の容量を非常 に小さくすることにより、 FET.2b及び 2cとインダク夕 3a、 3bの影響 を小さくし、 接続されていないのと同様に扱うことができる。 この場合、 入出 力端子 l a、 lb間はショートと同等になる。
なお、 図 4において、 Cpは、 FET 2 bと 2 cのドレイン一ソース間のキ ャパシ夕成分である。 上記のように、 FET2a、 2b、 2 cを 0 N/O F Fすることにより、 図 3に示す位相進み状態 （基準状態） の等価回路と図 4に示す位相遅れ状態 （移 相状態） の等価回路に示すように、 通過位相を変化させることができ、 移相器 として動作する。
上記実施の形態 1では、 図 2に示すように、 半導体基板 6上に回路を構成し たモノリシヅク構造について記しているが、 誘電体基板上にディスクリート部 品を用いて回路を構成し、 F E Tを接続しても同等の効果が得られる。 実施の形態 2.
上記実施の形態 1では、 一方を接地したインダク夕 3a, 3bを FETによ り 0 NZO F Fさせたが、 F E Tと並列にィンダク夕を追加して並列共振回路 を構成し、 一方を接地したインダクタを ON/OFFさせても同等の効果を得 ることができる。
図 5は、 この発明の実施の形態 2に係る移相器を示す回路図である。
図 5において、 図 1に示す実施の形態 1と同一部分は同一符号を付しその説 明は省略する。 新たな符号として、 3c、 3dはインダク夕である。
次に動作について説明する。
FE T 2 aにビンチオフ以上のゲートバイアスが印加されており、 FE T 2 bと FE T 2 cにビンチオフ以下のゲートバイアスが印加されている場合、 す なわち FE T 2 aが ON状態、 F E T 2 bと 2 cが 0 F F状態の場合、 FET 2 aのドレイン一ソース間はショートと等価にみなすことができ、 FET 2 b と 2 cのドレイン一ソース間はキャパシ夕と等価に振る舞う。
ここで、 FET 2 bとインダクタ 3 c、 FE T 2 cとインダクタ 3 dでなる 共振回路を所望の周波数で並列共振させることにより、 インダクタ 3 a、 3 b の影響を小さくし、 接続されていないのと同様に扱うことができる。 この場合 、 入出力端子 la、 1 b間はショートと同等になる。
上記のように、 FET2a、 2b、 2 cを 0 N/O F Fすることにより、 通 過位相を変化させることができ、 移相器として動作する。 実施の形態 3.
以上の実施の形態 1と 2では、 通過位相を変化させるためのハイパスフィル 夕に用いるキャパシ夕を FETにて実現したが、 FETと並列にキャパシ夕を 接続しても同等の効果が得られる。
図 6は、 この発明の実施の形態 3に係る移相器を示す回路図である。
図 6において、 図 1に示す実施の形態 1と同一部分は同一符号を付しその説 明は省略する。 新たな符号として、 8はキャパシ夕である。
次に動作について説明する。
まず、 制御信号端子 5 aに F E T 2 aがピンチオフになる電圧より低いバイ ァスが印加されており、 制御信号端子 5bに; FET2bと FET2cがピンチ オフになる電圧より大きいバイアスが印加されている場合、 すなわち FET 2 aが OFF状態、 FET2b、 F E T 2 cが 0 N状態の場合、 FET2aのド レイン一ソース間はキャパシ夕と等価に振る舞い、 FET2b、 FET2 cの ドレイン一ソ一ス間はショートと等価にみなすことができる。
この状態では、 この発明の移相器は、 キャパシ夕と等価の FET 2 aとキヤ パシ夕 8およびィンダク夕 3 a、 3 bから構成された Γ型のハイパスフィル夕 として動作する。
上記のように、 FET2a、 2b、 2 cを ON/O F Fすることにより、 通 過位相を変化させることができ、 移相器として動作する。
また、 単位面積あたりの容量が FETよりもキャパシ夕の方が大きい場合、 FETだけを用いてキャパシ夕を実現した場合に比べて、 小型化が可能になる また、 FET 2 aとキャパシタ 8の合計容量が一定のままサイズを変化させ ることにより、 移相量が一定のまま通過損失を変化させることができるために 、 位相切り替え時の損失差を小さくすることが可能になる。 実施の形態 4.
上述した実施の形態 2では、 一方を接地したインダク夕を F E Tと並列にィ ンダク夕を追加して並列共振回路を構成し、 一方を接地したィンダクタを 0 N /OFFさせたが、 FE Tに対しインダク夕とキャパシ夕を並列に接続しても 同等の効果を得ることができる。
図 7は、 この発明の実施の形態 4に係る移相器を示す回路図である。
図 7において、 図 5に示す実施の形態 2と同一部分は同一符号を付しその説 明は省略する。 新たな符号として、 8a, 8bはキャパシ夕である。
次に動作について説明する。
F E T 2 aにピンチオフ以上のゲ一トバイァスが印加されており、 F E T 2 bと 2 cにピンチオフ以下のゲートバイアスが印加されている場合、 すなわち FET2aが ON状態、 FET2b、 F E T 2 cが◦ F F状態の場合、 FET 2 aのドレイン一ソース間はショートと等価にみなすことができ、 FE T 2 b と 2 cのドレイン一ソース間はキャパシ夕と等価に振る舞う。
ここで、 F E T 2 bとインダク夕 3 cとキャパシ夕 8 a、 FET2 cとイン ダク夕 3 dとキャパシ夕 8 bでなる共振回路を所望の周波数で並列共振させる ことにより、 インダク夕 3 a、 3bの影響を小さくし、 接続されていないのと 同様に扱うことができる。 この場合、 入出力端子 l a、 lb間はショートと同 等になる。
上記のように、 FET2a、 2b、 2 cを ONノ 0 F Fすることにより、 通 過位相を変化させることができ、 移相器として動作する。
また、 単位面積あたりの容量が: F E Tよりもキャパシ夕の方が大きい場合、 FETだけを用いてキャパシ夕を実現した場合に比べて、 小型化が可能になる ο
また、 FE T 2 aとキャパシ夕 8の合計容量が一定のままサイズを変化させ ることにより、 移相量が一定のまま通過損失を変化させることができるために 、 位相切り替え時の損失差を小さくすることが可能になる。 実施の形態 5.
上記実施の形態 1乃至 4では、 3個の： FETを用いているが、 互いに接続す る F E Tの電極を共通の構成にしても同等の効果が得られる。
図 8は、 この発明の実施の形態 5に係る移相器を示すレイアウト図である。 すなわち、 図 8では、 マルチフィンガタイプの FE T 2 a, 2b, 2 cに対 し、 FE Tの 2 aのドレイン電極と FET 2 bのドレイン電極 （またはソース 電極） とを共通接続し、 FET 2 aのソース電極と FET 2 cのソース電極 （ またはドレイン電極） とを共通接続している。
上記のように構成することにより、 FE Tの電極間を接続する線路が不要に なり小型にすることが可能になる。
上記実施の形態 5では、 半導体基板 6上に回路を構成したモノリシック構造 について記しているが、 誘電体基板上に回路を構成し、 電極を共通化した FE Tを接続しても同等の効果が得られる。 実施の形態 6.
図 9は、 この発明の実施の形態 6に係る移相器を示す回路図である。
図 9において、 20 aと 20 bは SPDT (single-pole double-throw) ス イッチ、 2 1はハイパスフィル夕、 22は口一パスフィル夕、 23は 1 80° b i t移相器、 24は 90° b i t移相器である。 180° b i t移相器は、 2つの SPDTスィッチ 20 aと 20 b、 ハイパスフィル夕 2 1、 ローパスフ ィル夕 22から構成されており、 90° b i t移相器 24は、 前記実施の形態 2に示した移相器である。
次に動作について説明する。
入出力端子 1 aに入力した高周波信号は、 SPDTスィツチ 20 aおよび 2 Obにて通過する経路を切り替えられる。
まず、 ハイパスフィル夕 2 1を通過する場合、 通過位相はハイパスフィル夕 2 1によって進む。 一方、 口一パスフィル夕 2 1を通過する場合、 通過位相は 口一パスフィル夕 22によって遅れる。 ここで、 ハイパスフィルタ 2 1により 進む位相と、 ローパスフィル夕 22により遅れる位相との差を 180。 に設定 することにより、 180° 移相器として動作する。
次に、 90° b i t移相器の回路定数を移相量が 90° になるように設定す ることにより、 90° 移相器 24は 90° 位相を切り替えることができる。 上記のように構成することにより、 通過位相を 90° ステップで切り替える 2ビット移相器として動作する。 実施の形態 7.
図 10は、 この発明の実施の形態 7に係る移相器を示す回路図である。 図 10において、 25は 45° b i t移相器、 26は 22. 5° b i t移相 器、 27は 11. 25° bit移相器である。
上記のように、 実施の形態 6の構成に対し、 45° bit移相器 25、 22
. 5° bit移相器 26、 11. 25° b i t移相器 27を順次接続する構成 とすることにより、 通過位相を 11. 25° ステップで切り替える 5ビット移 相器として動作することになる。 産業上の利用の可能性
以上のように、 この発明は、 FETのピンチオフ時のキャパシ夕を用いてフ ィル夕を構成し、 FE Tの ONZOFFによって通過位相を変化させることが できる小型な移相器及び多ビット移相器を得ることができる。

Claims

請 求 の 範 囲
1. ドレイン電極とソース電極を入力端子と出力端子に接続した第一の ： FE Tと、
ドレイン電極またはソース電極の一方の電極を前記第一の FE Tのソ一ス鼋 極に接続し、 他方の電極を第一のィンダク夕を介して接地した第二の F E Tと ドレイン電極またはソ一ス電極の一方の電極を前記第一の FE丁のドレイン 電極に接続し、 他方の電極を第二のィンダク夕を介して接地した第三の FET と
を備えた移相器。
2. 請求項 1に記載の移相器において、
前記第二の FE Tと前記第三の FE Tのドレイン電極とソース電極の各電極 間に第一と第二のインダク夕をそれぞれ接続したことを特徴とする移相器。
3. 請求項 1に記載の移相器において、
前記第一の FE丁のドレイン電極とソース電極間に第一のキャパシ夕を接続 したことを特徴とする移相器。
4. 請求項 2に記載の移相器において、
前記第一の FE丁のドレイン電極とソース電極間に第一のキャパシ夕を接続 したことを特徴とする移相器。
5. 請求項 2に記載の移相器において、
前記第二の FETと前記第ミの FE Tのドレイン電極とソース電極の各電極 間に第一と第二のキャパシ夕をそれぞれ接続したことを特徴とする移相器。
6. 請求項 1ないし 5のいずれかに記載の移相器において、 前記第一の FE丁のドレイン電極と前記第二の： FETのドレイン電極または ソ一ス電極とを共通接続し、 前記第一の F E Tのソース電極と前記第三の F E 丁のドレイン電極またはソース電極とを共通接続したことを特徴とする移相器
7. ドレイン電極とソース電極を入力端子と出力端子に接続した第一の F E Tと、
ドレイン電極またはソース電極の一方の電極を前記第一の FE Tのソ一ス電 極に接続し、 他方の電極を第一のィンダク夕を介して接地した第二の F E Tと 、
ドレイン電極またはソース電極の一方の電極を前記第一の FE のドレイン 電極に接続し、 他方の電極を第二のィンダク夕を介して接地した第三の F E T と
を備えた移相器を用い、 移相量の異なる複数の移相器を組み合わせた多ビッ ト移相器。
8. 請求項 7に記載の多ビット移相器において、
前記第二の FE Tと前記第三の FE Tのドレイン電極とソース電極の各電極 間に第三と第四のインダク夕をそれぞれ接続したことを特徴とする多ビット移 相器。
9. 請求項 8に記載の多ビット移相器において、
ハイパスフィル夕と口一パスフィル夕を SPD Tスィヅチで切り替えるスィ ツチ切り替え移相器でなる 180° ビヅト移相器をさらに備え、
前記第一ないし第三の FE Tと前記第一ないし第四のィンダクタンスを有す る移相器を 90° ビヅト移相器として用いた
ことを特徴とする多ビット移相器。
10. 請求項 9に記載の多ビット移相器において、 前記 90° ビット移相器と同一構成を有する 45° ビット移相器と、 第四の FE Tのドレインとソースの間に第五のィンダク夕を並列に接続し、 第五の FE Tのドレインまたはソースの一方にスィツチで切り替える一方を接 地した第六のィンダク夕を接続し、 第五の F E Tのドレインとソースを入出力 端子とする移相器でなる 22. 5° ビット移相器と、
第六の FE Tのドレインとソースの間に第七のィンダクタを並列に接続し、 第六の FETのドレインとソースを入出力端子とする移相器でなる 11. 25
0 ビットと
をさらに備えたことを特徴とする多ビット移相器。
11. 請求項 8に記載の多ビット移相器において、
前記第一の FETのドレイン電極とソース電極間に第一のキャパシ夕を接続 したことを特徴とする多ビット移相器。
12. 請求項 8に記載の多ビット移相器において、
前記第一の FE丁のドレイン電極とソース電極間に第一のキャパシ夕を接続 したことを特徴とする多ビット移相器。
13. 請求項 8に記載の多ビット移相器において、
前記第二の FE Tと前記第三の FE Tのドレイン電極とソース電極の各電極 間に第一と第二のキャパシタをそれぞれ接続したことを特徴とする多ビット移 相器。
14. 請求項 7ないし 13のいずれかに記載の多ビット移相器において 前記第一の FETのドレイン電極と前記第二の FETのドレイン電極または ソース電極とを共通接続し、 前記第一の F E Tのソース電極と前記第三の F E のドレイン電極またはソース電極とを共通接続したことを特徴とする多ビヅ ト移相器。
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