JP2003188602A - 高周波回路 - Google Patents

Abstract

(57)【要約】 【課題】 広い周波数可変特性を得る高周波回路を実現
する。 【解決手段】 第１、第２の半導体素子６、６’と、第
１、第２の半導体素子６、６’の入力端子相互間、出力
端子相互間を開放あるいは短絡状態の一方に、又は高抵
抗あるいは低抵抗状態の一方に切り替えるスイッチ手段
９、９’と、第１の半導体素子６の入力端子と高周波回
路入力端子１の間に接続されたインピーダンス変換手段
７と、第１の半導体素子６の出力端子と高周波回路出力
端子２の間に接続された第２のインピーダンス変換手段
８とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばいくつかの
周波数帯域を切り替えて使うマルチバンド無線装置等に
おいて、取り扱う周波数帯域を電気的に切り替えること
を可能にした高周波回路に関するものである。

【０００２】

【従来の技術】図１１は、通過する周波数帯域を電気的
に制御する従来の高周波回路としての帯域可変フィルタ
回路の回路図である。図１１のフィルタ回路は、高周波
回路入力端子１と高周波回路出力端子２の間にインダク
タンス素子３を具備しており、端子１と接地電位間に第
１の可変容量素子４を具備し、端子２と接地電位間に第
２の可変容量素子６を具備している。

【０００３】このように構成することにより、該フィル
タ回路は低域通過フィルタを構成し、可変容量素子４，
５の容量値を制御することによって通過帯域の周波数を
変化させることができる。高域通過フィルタ、帯域通過
フィルタ、および帯域除去フィルタの場合もこれと同様
であり、これらのフィルタ回路で使用する容量素子を可
変容量素子で構成し、該可変容量素子の容量値を制御す
ることによって、通過周波数帯域、あるいは、阻止帯域
を可変とすることができる。該容量可変素子としては、
一般にバラクタダイオードが用いられる。

【０００４】図１２は、半導体素子（増幅素子）として
ソース接地ＦＥＴ６を用いた従来の高周波回路としての
高周波増幅回路のブロック図である。ＦＥＴ６のソース
電極６１は接地されており、ゲート電極６２は入力整合
回路７を介して高周波回路入力端子１に接続されてい
る。また、ＦＥＴ６のドレイン電極６３は出力整合回路
８を介して高周波回路出力端子２に接続されている。入
力整合回路７は入力端子１に接続される信号源のインピ
ーダンスをインピーダンス変換し、上記ＦＥＴ６のゲー
ト電極６２から信号源側を見込んだインピーダンスとＦ
ＥＴ側を見込んだインピーダンスが複素共役の関係にな
るように作用する。同様に出力整合回路８は出力端子２
に接続される負荷のインピーダンスをインピーダンス変
換し、上記ＦＥＴ６のドレイン電極６３から負荷側を見
込んだインピーダンスとＦＥＴ側を見込んだインピーダ
ンスが複素共役の関係になるように作用する。

【０００５】このように入力整合回路７と出力整合回路
８はインピーダンス変換回路、あるいは、一種のフィル
タ回路として作用し、高周波帯においては主にインダク
タンス性素子と容量性素子を組み合わせて構成される。
したがって、図１１で示したフィルタ回路の場合と同様
に、入出力整合回路を構成する容量性素子にバラクタダ
イオードなどの可変容量素子を用いることにより、増幅
器の動作周波数を可変とすることができる。

【０００６】

【発明が解決しようとする課題】上述したとおり、従来
例によれば整合回路などの受動回路部にバラクタダイオ
ードなどの可変容量素子を具備することによって、動作
周波数帯の変更を可能としている。このような可変容量
素子を用いた周波数可変方法では、その現象がインダク
タンス性素子と容量性素子の共振現象に関連しており、
動作周波数はその共振周波数によって決定される。すな
わち、 ｆ＝１／（ＬＣ）^1/2 に関連して周波数変化が起こる。ｆは共振周波数、Ｌは
インダクタンス素子のインダクタンス値、Ｃは容量性素
子の容量値である。この式からわかるとおり、周波数変
化の大きさは可変容量素子の容量変化率で決定される。

【０００７】可変容量素子を並列又は直列に接続して
も、容量値そのものは変わるものの変化率は一定である
ため、回路の周波数変化幅はバラクタダイオードなどの
可変容量素子そのものの特性で制限されることになる。
一般に、高周波半導体集積回路に搭載可能なバラクタダ
イオードの容量変化比は１：２〜１：３程度であり、大
きな容量変化率を得ることができない。その結果、バラ
クタダイオードを用いた回路では広い周波数範囲で動作
周波数を可変にできないという問題点があった。

【０００８】本発明の目的は、バラクタダイオード等の
可変容量素子を使った周波数可変方法では周波数可変幅
がバラクタダイオードなどの素子の特性で決定され、大
きな周波数変化を得ることができないという課題を解決
し、広い範囲で動作周波数を可変にすることのできる高
周波回路を提供することにある。

【０００９】

【課題を解決するための手段】請求項１に係る発明は、
入力端子と出力端子を各々備える第１、第２の半導体素
子と、前記第１、第２の半導体素子の入力端子相互間を
開放あるいは短絡状態の一方に、又は高抵抗あるいは低
抵抗状態の一方に切り替える第１のスイッチ手段と、前
記第１、第２の半導体素子の出力端子相互間を開放ある
いは短絡状態の一方に、又は高抵抗あるいは低抵抗状態
の一方に切り替える第２のスイッチ手段と、前記第１の
半導体素子の入力端子と高周波回路入力端子間に接続さ
れた第１のインピーダンス変換手段と、前記第１の半導
体素子の出力端子と高周波回路出力端子間に接続された
第２のインピーダンス変換手段と、を具備することを特
徴とする高周波回路とした。

【００１０】請求項２に係る発明は、入力端子と出力端
子を各々備える複数の半導体素子と、開放あるいは短絡
状態の一方に、又は高抵抗あるいは低抵抗状態の一方に
切り替える複数のスイッチ手段と、第１、第２のインピ
ーダンス変換手段とを具備し、前記各半導体素子は前記
各スイッチ手段を介して並列接続され、前記複数の半導
体素子の内の特定の半導体素子の入力端子は前記第１の
インピーダンス変換手段を介して高周波回路入力端子に
接続され、前記特定の半導体素子の出力端子は前記第２
のインピーダンス変換手段を介して高周波回路出力端子
に接続されていることを特徴とする高周波回路とした。

【００１１】請求項３に係る発明は、半導体基板上に形
成され、且つゲート電極とドレイン電極とソース電極を
備えた第１、第２の主電界効果型トランジスタ、入力側
制御電界効果型トランジスタおよび出力側制御電界効果
型トランジスタを具備し、前記第１の主電界効果型トラ
ンジスタのゲート電極は第１のインピーダンス変換手段
を介して高周波回路入力端子に接続され、ドレイン電極
は第２のインピーダンス変換手段を介して高周波回路出
力端子に接続され、前記第１の主電界効果型トランジス
タのゲート電極は前記入力側制御電界効果型トランジス
タのドレイン電極又はソース電極の一方と接続され、前
記第２の主電界効果型トランジスタのゲート電極は前記
入力側制御電界効果型トランジスタのドレイン電極又は
ソース電極の他方と接続され、前記入力側制御電界効果
型トランジスタのゲート電極は第１の制御電極に接続さ
れ、前記第１の主電界効果型トランジスタのドレイン電
極は出力側制御電界効果型トランジスタのドレイン電極
又はソース電極の一方と接続され、前記第２の主電界効
果型トランジスタのドレイン電極は前記出力側制御電界
効果型トランジスタのドレイン電極又はソース電極の他
方と接続され、前記出力側制御電界効果型トランジスタ
のゲート電極は第２の制御電極とに接続されている、こ
とを特徴とする高周波回路とした。

【００１２】請求項４に係る発明は、半導体基板上に形
成され、且つゲート電極とドレイン電極とソース電極を
備えた第１、第２の主電界効果型トランジスタ、入力側
制御電界効果型トランジスタおよび出力側制御電界効果
型トランジスタを具備し、前記第１の主電界効果型トラ
ンジスタのソース電極は第１のインピーダンス変換手段
を介して高周波回路入力端子に接続され、ドレイン電極
は第２のインピーダンス変換手段を介して高周波回路出
力端子に接続され、前記第１の主電界効果型トランジス
タのソース電極は前記入力側制御電界効果型トランジス
タのドレイン電極又はソース電極の一方と接続され、前
記第２の主電界効果型トランジスタのソース電極は前記
入力側制御電界効果型トランジスタのドレイン電極又は
ソース電極の他方と接続され、前記入力側制御電界効果
型トランジスタのゲート電極は第１の制御電極に接続さ
れ、前記第１の主電界効果型トランジスタのドレイン電
極は出力側制御電界効果型トランジスタのドレイン電極
又はソース電極の一方と接続され、前記第２の主電界効
果型トランジスタのドレイン電極は前記出力側制御電界
効果型トランジスタのドレイン電極又はソース電極の他
方と接続され、前記出力側制御電界効果型トランジスタ
のゲート電極は第２の制御電極とに接続されている、こ
とを特徴とする高周波回路とした。

【００１３】請求項５に係る発明は、半導体基板上に形
成された複数の主電界効果型トランジスタと、前記半導
体基板上に形成された複数の入力側制御電界効果型トラ
ンジスタと、前記半導体基板上に形成された複数の出力
側制御用電界効果型トランジスタを具備し、前記複数の
主電界効果型トランジスタの内の１つの主電界効果型ト
ランジスタのゲート電極は第１のインピーダンス変換手
段を介して高周波回路入力端子と接続され、ドレイン電
極は第２のインピーダンス変換手段を介して高周波回路
出力端子と接続され、前記複数の主電界効果型トランジ
スタのゲート電極同士は前記複数の入力側制御電界効果
型トランジスタのドレイン・ソースを介して並列接続さ
れ、前記複数の主電界効果型トランジスタのドレイン電
極同士は前記複数の出力側制御電界効果型トランジスタ
のドレイン・ソースを介して並列接続され、前記複数の
入力側制御電界効果型トランジスタのゲート電極および
前記複数の出力側制御用電界効果型トランジスタのゲー
ト電極は各々制御端子と接続されている、ことを特徴と
する高周波回路とした。

【００１４】請求項６に係る発明は、半導体基板上に形
成された複数の主電界効果型トランジスタと、前記半導
体基板上に形成された複数の入力側制御電界効果型トラ
ンジスタと、前記半導体基板上に形成された複数の出力
側制御用電界効果型トランジスタを具備し、前記複数の
主電界効果型トランジスタの内の１つの主電界効果型ト
ランジスタのソース電極は第１のインピーダンス変換手
段を介して高周波回路入力端子と接続され、ドレイン電
極は第２のインピーダンス変換手段を介して高周波回路
出力端子と接続され、前記複数の主電界効果型トランジ
スタのソース電極同士は前記複数の入力側制御電界効果
型トランジスタのドレイン・ソースを介して並列接続さ
れ、前記複数の主電界効果型トランジスタのドレイン電
極同士は前記複数の出力側制御電界効果型トランジスタ
のドレイン・ソースを介して並列接続され、前記複数の
入力側制御電界効果型トランジスタのゲート電極および
前記複数の出力側制御用電界効果型トランジスタのゲー
ト電極は各々制御端子と接続されている、ことを特徴と
する高周波回路とした。

【００１５】請求項７に係る発明は、請求項３、４、５
又は６に係る発明において、前記主電界効果型トランジ
スタの内の少なくとも１つの主電界効果型トランジスタ
のゲート幅を残りの主電界効果型トランジスタのゲート
幅と異ならせたことを特徴とする高周波回路とした。

【００１６】請求項８に係る発明は、請求項３、４、５
又は６に係る発明において、前記入力側制御電界効果型
トランジスタと前記出力側制御電界効果型トランジスタ
の内、隣り合う２個の主電界効果型トランジスタに接続
される入力側制御電界効果型トランジスタと出力側制御
電界効果型トランジスタのゲートフィンガを共通接続し
たことを特徴とする高周波回路とした。

【００１７】

【発明の実施の形態】本発明は、増幅ないしは周波数変
換を行なう半導体素子の寸法又は並列度を制御すること
ができる構造を有することを最も主要な特徴とする。従
来技術によれば、整合回路に付加されたバラクタダイオ
ードなどの可変容量素子を用いて整合回路の特性を変え
ることによって回路の動作周波数を可変としている。こ
れに対し、本発明では、半導体素子の寸法又は並列度を
制御することによって該半導体素子の入出力インピーダ
ンスを変更し、固定特性の整合回路を用いた場合でも回
路の動作周波数を広い範囲で可変にできる点が従来技術
と異なる。

【００１８】本発明は、複数の半導体素子の入力端子同
士や出力端子同士が、開放あるいは短絡状態の一方に、
又は高抵抗あるいは低抵抗状態の一方に切り替えるスイ
ッチ手段を介して接続されており、さらに、最も基本と
なる半導体素子の入出力端子が、これら複数の半導体素
子およびスイッチ手段で構成される半導体素子群の入出
力端子に接続されている。したがって、スイッチ手段の
制御によって半導体素子群の入出力端子からみたインピ
ーダンスを変えることができる。このため、該半導体素
子群の入力端子に接続された入力整合回路および該半導
体素子群の出力端子に接続された出力整合回路が固定特
性の回路であっても、スイッチ手段の開閉等を制御して
半導体素子群の並列度を変えることによって整合する周
波数帯を変えることができる。

【００１９】本発明によれば、周波数可変の範囲および
可変数は並列に接続する半導体素子の数および寸法で決
定され、従来のバラクタダイオードを用いた場合のよう
に素子の物理的特性に起因する制約にとらわれることが
ないため、広い範囲で周波数を可変とすることができ
る。以下、詳しく説明する。

【００２０】［第１の実施形態］（請求項１に対応） 図１(a)は本発明に係る第１の実施形態の高周波回路の
ブロック図である。前記した図１２と同一のものについ
ては同一の符号を付している。本高周波回路は、第１の
半導体素子６および第２の半導体素子６’を具備してお
り、第２の半導体素子６’の入力端子１１’は第１のス
イッチ素子９を介して第１の半導体素子６の入力端子１
１に接続されており、第２の半導体素子６’の出力端子
１２’は第２のスイッチ素子９’を介して第１の半導体
素子６の出力端子１２に接続されている。

【００２１】さらに、第１の半導体素子６の入力端子１
１は、第１、第２の半導体素子６、６’および第１、第
２のスイッチ素子９、９’で構成される半導体素子群６
０の入力端子６０１に接続されており、第１の半導体素
子６の出力端子１２は該半導体素子群６０の出力端子６
０２に接続されている。さらに、半導体素子群６０の入
力端子６０１は入力整合回路７を介して高周波回路入力
端子１に接続されており、半導体素子群６０の出力端子
６０２は出力整合回路８を介して高周波回路出力端子２
に接続されている。

【００２２】本発明に係る高周波回路の動作を説明する
ために、上記半導体素子として電界効果型トランジスタ
（ＦＥＴ）を用いた増幅器を例にとって説明する。図１
(b)は、本発明に係る第１の実施形態を半導体素子６，
６’としてソース接地ＦＥＴを用いて構成した場合のブ
ロック図である。図１(b)では、図１(a)および図１２と
同一のものについては同一の符号を付している。

【００２３】本高周波回路は、第１および第２のＦＥＴ
６および６’（主ＦＥＴ）を具備しており、第１および
第２のＦＥＴのソース電極６１および６１’は接地され
ている。第２のＦＥＴ６’のゲート電極６２’は第１の
スイッチ素子９を介して第１のＦＥＴ６のゲート電極６
２に接続されており、第２のＦＥＴ６’のドレイン電極
６３’は第２のスイッチ素子９’を介して第１のＦＥＴ
６のドレイン電極６３に接続されている。さらに、第１
のＦＥＴ６のゲート電極６２は、第１、第２のＦＥＴ
６、６’および第１、第２のスイッチ素子９、９’で構
成されるＦＥＴ素子群６０の入力端子６０１に接続され
ており、第１のＦＥＴ６のドレイン電極６３は該ＦＥＴ
素子群６０の出力端子６０２に接続されている。さら
に、該ＦＥＴ素子群６０の入力端子６０１は入力整合回
路７を介して高周波回路入力端子１に接続されており、
ＦＥＴ素子群６０の出力端子６０２は出力整合回路８を
介して高周波回路出力端子２に接続されている。

【００２４】入力整合回路７は入力端子１に接続される
信号源のインピーダンスをインピダンス変換し、ＦＥＴ
素子群６０の入力端子６０１から信号源側を見込んだイ
ンピーダンスとＦＥＴ素子群６０側を見込んだインピー
ダンスが所望の周波数帯において複素共役の関係になる
ように作用する。同様に上記出力整合回路８は出力端子
２に接続される負荷のインピーダンスをインピーダンス
変換し、上記ＦＥＴ素子群６０の出力端子６０２から負
荷側を見込んだインピーダンスとＦＥＴ素子群６０側を
見込んだインピーダンスが所望の周波数帯において複素
共役の関係になるように作用する。

【００２５】スイッチ素子９および９’が開放の場合、
ＦＥＴ素子群６０の入力端子６０１から見たＦＥＴ素子
群６０の入力インピーダンスはＦＥＴ６の入力インピー
ダンスとなり、ＦＥＴ素子群６０の出力端子６０２から
見たＦＥＴ素子群６０の出力インピーダンスはＦＥＴ６
の出力インピーダンスとなる。

【００２６】また、スイッチ素子９および９’が短絡の
場合、ＦＥＴ素子群６０の入力端子６０１から見たＦＥ
Ｔ素子群６０の入力インピーダンスはＦＥＴ６とＦＥＴ
６’の入力インピーダンスが並列に接続されたものとな
り、ＦＥＴ素子群６０の出力端子６０２から見たＦＥＴ
素子群６０の出力インピーダンスはＦＥＴ６とＦＥＴ
６’の出力インピーダンスが並列に接続されたものとな
る。

【００２７】図２はＦＥＴ６および６’に同一の素子を
用い、スイッチ素子９および９’を短絡／開放と切り替
えた場合、すなわち、ＯＮ／ＯＦＦした場合のＦＥＴ素
子群６０の入力端子６０１から見た入力インピーダンス
をスミスチャート上に示したものである。実線がスイッ
チ素子９および９’が開放（ＯＦＦ）の場合であり、破
線が短絡（ＯＮ）の場合である。ＦＥＴの場合、入力イ
ンピーダンスＺはゲート・ソース間容量Ｃgsと、ゲート
抵抗、ソース抵抗およびゲート・ソース間抵抗から構成
される抵抗成分Ｒによって決まり、 Ｚ＝Ｒ−ｊ（１／ωＣgs） となるが、一般に（１／ωＣgs）＞＞Ｒなる周波数領域
で使用するため、入力インピーダンスＺは主にＣgsによ
って決まる。本発明の回路においてスイッチ素子９およ
び９’を短絡することはＦＥＴのゲート幅を広げること
に相当し、この場合Ｃgsが増加することになる。その結
果、スミスチャート上の各点は図２に示すように、時計
回り方向に移動する。

【００２８】さて、入力整合回路７によって、信号源の
インピーダンスを図２に示したスミスチャート上のＡ^*
の点にインピーダンス変換した場合を考える。このＡ^*
点はＡ点と複素共役の関係にあるとする。スミスチャー
ト上に描いたインピーダンス曲線は反時計回り方向（図
２の曲線の場合には右端）が低周波側であり、時計回り
方向（図２の曲線の場合には左端）が高周波側となる。

【００２９】したがって、スイッチ素子９および９’が
開放である実線の場合には、周波数ｆ１においてこのイ
ンピーダンス値をとるとすると、スイッチ素子９および
９’が短絡である破線の場合には周波数ｆ２（＜ｆ１）
においてこのインピーダンス値をとることになる。

【００３０】すなわち、スイッチ素子９および９’が開
放の場合には周波数ｆ１において整合条件が成り立ち、
スイッチ素子９および９’が短絡の場合には周波数ｆ２
において整合条件が成り立つ。このように、スイッチ素
子９および９’の切り替えによりＦＥＴ素子群６０の入
力インピーダンスを変化させることによって、同一の入
力整合回路７を用いて異なる周波数で整合条件を得るこ
とができる。出力インピーダンスについても以上説明し
た入力インピーダンスとほぼ同様の作用と効果を得る。

【００３１】なお、本実施形態では同一のＦＥＴ６およ
び６’を用いているが、これら２つのＦＥＴのゲート幅
を異なったものとすることにより、整合する２つの周波
数帯を変えることができ、ゲート幅の比を大きくするこ
とで動作周波数を大きく変化させることができる。ま
た、本実施形態では半導体素子としてＦＥＴを用いてい
るが、半導体素子がバイポーラトランジスタの場合につ
いても同様の作用と効果を有する。さらに、本実施形態
では増幅器を例にとって説明しているが、周波数変換器
や周波数逓倍器などの場合にも同様の作用と効果を有す
る。

【００３２】［第２の実施形態］（請求項１に対応） 図３は本発明に係る第２の実施形態の高周波回路のブロ
ック図である。図１および図１２と同一のものについて
は同一の符号を付している。図３の高周波回路は半導体
素子としてゲート接地ＦＥＴを用いた場合の例である。

【００３３】本高周波回路は、第１および第２のＦＥＴ
６および６’（主ＦＥＴ）を具備しており、第１および
第２のＦＥＴのゲート電極６２および６２’は高周波的
に接地されている。ゲート電極を直流的には接地せずバ
イアス電圧を印加して使用する場合もあるが、図３では
バイアス回路は省略している。

【００３４】第２のＦＥＴ６’のソース電極６１’は第
１のスイッチ素子９を介して第１のＦＥＴ６のソース電
極６１に接続されており、第２のＦＥＴ６’のドレイン
電極６３’は第２のスイッチ素子９’を介して第１のＦ
ＥＴ６のドレイン電極６３に接続されている。さらに、
上記第１のＦＥＴ６のソース電極６１は、第１、第２の
ＦＥＴ６、６’および第１、第２のスイッチ素子９、
９’で構成されるＦＥＴ素子群６０の入力端子６０１に
接続されており、上記第１のＦＥＴ６のドレイン電極６
３は該ＦＥＴ素子群６０の出力端子６０２に接続されて
いる。さらに、ＦＥＴ素子群６０の入力端子６０１は入
力整合回路７を介して入力端子１に接続されており、Ｆ
ＥＴ素子群６０の出力端子６０２は出力整合回路８を介
して出力端子２に接続されている。

【００３５】本実施形態は、上述した第１の実施形態と
同様の作用と効果を有する。第１の実施形態および本実
施形態では、半導体素子として、ソース接地ＦＥＴおよ
びゲート接地ＦＥＴを用いているが、ドレイン接地やソ
ースホロワなどの他の接地形式の場合も同様の作用と効
果を有する。

【００３６】［第３の実施形態］（請求項２に対応） 図４は本発明に係る第３の実施形態の高周波回路のブロ
ック図である。図１ないし図３と同一のものについては
同一の符号を付している。図４の高周波回路は半導体素
子としてソース接地ＦＥＴを用いた増幅器の例である。

【００３７】本高周波回路は、第１および第２、第３の
ＦＥＴ６および６’、６”（主ＦＥＴ）を具備してお
り、第１および第２、第３のＦＥＴのソース電極６１お
よび６１’、６１”は接地されている。第２のＦＥＴ
６’のゲート電極６２’は第１のスイッチ素子９を介し
て第１のＦＥＴ６のゲート電極６２に接続されており、
第２のＦＥＴ６’のドレイン電極６３’は第２のスイッ
チ素子９’を介して第１のＦＥＴ６のドレイン電極６３
に接続されている。さらに、該第３のＦＥＴ６”のゲー
ト電極６２”は第３のスイッチ素子１０を介して第１の
ＦＥＴ６のゲート電極６２に接続されており、該第３の
ＦＥＴ６”のドレイン電極６３”は第４のスイッチ素子
１０’を介して第１のＦＥＴ６のドレイン電極６３に接
続されている。さらに、第１のＦＥＴ６のゲート電極６
２は、第１、第２、第３のＦＥＴ６、６’、６”および
第１から第４のスイッチ素子９、９’、１０、１０’で
構成されるＦＥＴ素子群６０の入力端子６０１に接続さ
れており、上記第１のＦＥＴ６のドレイン電極６３は該
ＦＥＴ素子群６０の出力端子６０２に接続されている。
さらに、ＦＥＴ素子群６０の入力端子６０１は入力整合
回路７を介して高周波回路入力端子１に接続されてお
り、ＦＥＴ素子群６０の出力端子６０２は出力整合回路
８を介して高周波回路出力端子２に接続されている。

【００３８】本実施形態は第１の実施形態と高周波回路
と同様の作用と効果を有するとともに、３つの半導体素
子を具備し、これらをスイッチ素子９、９’、１０、１
０’で短絡（ＯＮ）／開放（ＯＦＦ）を「９，９’：Ｏ
Ｎ、１０，１０’：ＯＮ」、「９，９’：ＯＮ、１０，
１０’：ＯＦＦ」、「９，９’：ＯＦＦ、１０，１
０’：ＯＮ」、「９，９’：ＯＦＦ、１０，１０’：Ｏ
ＦＦ」の４状態に切り替えることによってＦＥＴ素子群
６０の入出力インピーダンスを４通りに設定でき、４つ
の動作周波数帯に切り替えることができる。

【００３９】なお、本実施形態において、ＦＥＴ素子群
６０を構成するＦＥＴおよびスイッチ素子の数がさらに
増えた場合も同一の作用と効果を有する。

【００４０】［第４の実施形態］（請求項３、８に対
応） 図５は本発明に係る第４の実施形態の高周波回路の模式
図であり、第１の実施形態（図１(b)）で示したＦＥＴ
素子群６０を半導体基板上に製造した場合の平面図であ
る。図１と同一のものについては同一の符号を付してい
る。

【００４１】ソース電極６１、ゲート電極６２、ドレイ
ン電極６３、およびゲートフィンガ６４が図５のような
配置で通常のＦＥＴ半導体プロセスで製造されることに
より、第１の実施形態で述べた第１のＦＥＴ６（主ＦＥ
Ｔ）を構成する。ソース電極６１’、ゲート電極６
２’、ドレイン電極６３’、およびゲートフィンガ６
４’が図５のような配置で通常のＦＥＴ半導体プロセス
で製造されることにより、第１の実施形態で述べた第２
のＦＥＴ６’（主ＦＥＴ）を構成する。

【００４２】本発明で最も特徴とするところは、上記ゲ
ート電極６２および６２’が近接されて配置されてお
り、該電極６２、６２’間にさらにゲートフィンガ９１
が形成され、該ゲートフィンガ９１が制御電極９２に接
続されていること、および、上記ドレイン電極６３およ
び６３’が近接されて配置されており、該電極６３、６
３’間にさらにゲートフィンガ９１’が形成され、該ゲ
ートフィンガ９１’が制御電極９２’に接続されている
ことである。電極６２、６２’およびゲートフィンガ９
１は通常のＦＥＴ半導体プロセスを用いて、ＦＥＴ６お
よび６’を形成するのと同時、あるいは、別途製造さ
れ、ＦＥＴ構造を有する。すなわち、電極６２が電極６
２、６２’およびゲートフィンガ９１で構成されるＦＥ
Ｔのドレインあるいはソースの一方として製造され、電
極６２’が電極６２、６２’およびゲートフィンガ９１
で構成されるＦＥＴのドレインあるいはソースの他方と
して製造され、ゲートフィンガ９１が電極６２、６２’
およびゲートフィンガ９１で構成されるＦＥＴのゲート
として製造される。同様に電極６３、６３’およびゲー
トフィンガ９１’は通常の半導体プロセスを用いて、Ｆ
ＥＴ６および６’と同時、あるいは、別途製造され、Ｆ
ＥＴ構造を有する。

【００４３】通常、第１のＦＥＴ６を使用する場合、Ｆ
ＥＴ６のゲート電極６２およびドレイン電極６３に何ら
かのバイアス電圧を印加して使用することになる。この
とき、制御電極９２に、電極６２、６２’およびゲート
フィンガ９１で構成されるＦＥＴがピンチオフするよう
な電圧を印加することによって、電極６２および６２’
間が高抵抗となり、電極６２および６２’が電気的に分
離される。同様に、制御電極９２’に、電極６３、６
３’およびゲートフィンガ９１’で構成されるＦＥＴが
ピンチオフするような電圧を印加することによって、電
極６３および６３’間が高抵抗となり、電極６３および
６３’が電気的に分離される。一方、上記制御電極９２
および９２’に上記ＦＥＴがピンチオフしないような電
圧を印加することによって、電極６２−６２’間、電極
６３−６３’間は低抵抗となり、電極６２−６２’間は
導通となり、電極６３−６３’間は導通となる。

【００４４】このように構成することによって、電極６
２、６２’、ゲートフィンガ９１、および制御電極９２
で構成されるＦＥＴ（入力側制御ＦＥＴ）は、第１の実
施形態でのべたスイッチ素子９として作用し、電極６
３、６３’、ゲートフィンガ９１’、および制御電極９
２’で構成されるＦＥＴ（出力側制御ＦＥＴ）は、第１
の実施形態で述べたスイッチ素子９’として作用する。

【００４５】なお、本実施形態では、スイッチ素子９お
よび９’を構成するＦＥＴのゲートフィンガ９１および
９１’が分離されているが、これらが接続されている場
合にも同一の作用と効果を有する。この場合、制御電極
９２あるいは９２’のどちらか一方を省略することがで
きる。

【００４６】［第５の実施形態］（請求項３、８に対
応） 図６は本発明に係る第５の実施形態の模式図であり、第
１の実施形態（図１(b)）で示したＦＥＴ素子群６０を
半導体基板上に製造した場合の平面図である。図１ない
し図５と同一のものについては同一の符号を付してい
る。

【００４７】ソース電極６１、ゲート電極６２、ドレイ
ン電極６３、およびゲートフィンガ６４が図６のょうな
配置で通常のＦＥＴ半導体プロセスで製造されることに
より、第１の実施形態で述べた第１のＦＥＴ６（主ＦＥ
Ｔ）を構成する。ソース電極６１’、ゲート電極６
２’、ドレイン電極６３’、およびゲートフィンガ６
４’が図６のような配置で通常のＦＥＴ半導体プロセス
で製造されることにより、第１の実施形態で述べた第２
のＦＥＴ６’（主ＦＥＴ）を構成する。ソース電極６１
および６１’は接続されて形成されており、ゲートフィ
ンガ６４および６４’は引き出し配線６５、６５’を用
いてゲート電極６２および６２’にそれぞれ接続されて
いる。引き出し配線６５、６５’とソース電極６１、６
１’はエアブリッジや多層配線により交差するよう形成
される。

【００４８】本発明で最も特徴とするところは、上記ゲ
ート電極６２および６２’が近接されて配置されてお
り、該電極６２、６２’間にさらにゲートフィンガ９１
が形成され、該ゲートフィンガ９１が制御電極９２に接
続されていること、および、上記ドレイン電極６３およ
び６３’が近接されて配置されており、該電極６３、６
３’間にさらにゲートフィンガ９１’が形成され、該ゲ
ートフィンガ９１’が制御電極９２’に接続されている
ことである。電極６２、６２’およびゲートフィンガ９
１は通常のＦＥＴ半導体プロセスを用いて、ＦＥＴ６お
よび６’を形成するのと同時、あるいは、別途製造さ
れ、ＦＥＴ構造を有する。すなわち、電極６２が電極６
２、６２’およびゲートフィンガ９１で構成されるＦＥ
Ｔのドレインあるいはソースの一方として製造され、電
極６２’が電極６２、６２’およびゲートフィンガ９１
で構成されるＦＥＴのドレインあるいはソースの他方と
して製造され、ゲートフィンガ９１が電極６２、６２’
およびゲートフィンガ９１で構成されるＦＥＴのゲート
として製造される。同様に電極６３、６３’およびゲー
トフィンガ９１’は通常の半導体プロセスを用いて、Ｆ
ＥＴ６および６’と同時、あるいは、別途製造され、Ｆ
ＥＴ構造を有する。

【００４９】本実施形態の高周波回路は上述した第４の
実施形態（図５）と同様の作用と効果を有する。

【００５０】［第６の実施形態］（請求項７、８に対
応） 図７は本発明に係る第６の実施形態の高周波回路の模式
図であり、第１の実施形態（図１(b)）で示したＦＥＴ
素子群６０を半導体基板上に製造した場合の平面図であ
る。図１ないし図６と同一のものについては同一の符号
を付している。

【００５１】本実施形態は、上記第４の実施形態（図
５）における第１のＦＥＴ６（主ＦＥＴ）および第２の
ＦＥＴ６’（主ＦＥＴ）のゲート幅を変えて製造するも
のであり、上記第４の実施形態と同様の作用と効果を有
する。

【００５２】本実施形態では、スイッチ素子９および
９’を構成するＦＥＴ（入力側制御ＦＥＴ、出力側制御
ＦＥＴ）のゲートフィンガ９１および９１’が分離され
ているが、これらが接続されている場合にも同一の作用
と効果を有する。この場合、制御電極９２あるいは９
２’のどちらか一方を省略することができる。

【００５３】［第７の実施形態］（請求項５、７、８に
対応） 図８は本発明に係る第７の実施形態の模式図であり、第
３の実施形態（図４）で示したＦＥＴ素子群６０を半導
体基板上に製造した場合の平面図である。図１ないし図
７と同一のものについては同一の符号を付している。

【００５４】ソース電極６１、ゲート電極６２、ドレイ
ン電極６３、およびゲートフィンガ６４が図８のような
配置で通常のＦＥＴ半導体プロセスで製造されることに
より、第３の実施形態で述べた第１のＦＥＴ６（主ＦＥ
Ｔ）を構成する。ソース電極６１’、ゲート電極６
２’、ドレイン電極６３’、およびゲートフィンガ６
４’が図８のような配置で通常のＦＥＴ半導体プロセス
で製造されることにより、第３の実施形態で述べた第２
のＦＥＴ６’（主ＦＥＴ）を構成する。ソース電極６
１”、ゲート電極６２”、ドレイン電極６３”、および
ゲートフィンガ６４”が図８のような配置で通常のＦＥ
Ｔ半導体プロセスで製造されることにより、第３の実施
形態で述べた第３のＦＥＴ６”（主ＦＥＴ）を構成す
る。

【００５５】本発明で最も特徴とするところは、上記ゲ
ート電極６２および６２’が近接されて配置されてお
り、該電極６２、６２’間にさらにゲートフィンガ９１
が形成され、該ゲートフィンガ９１が制御電極９２に接
続されていること、および、上記ドレイン電極６３およ
び６３’が近接されて配置されており、該電極６３、６
３’間にさらにゲートフィンガ９１’が形成され、該ゲ
ートフィンガ９１’が制御電極９２’に接続されている
ことである。また、上記ゲート電極６２および６２”が
近接されて配置されており、該電極６２、６２”間にさ
らにゲートフィンガ１０１が形成され、該ゲートフィン
ガ１０１が制御電極１０２に接続されていること、およ
び、上記ドレイン電極６３および６３”が近接されて配
置されており、該電極６３、６３”間にさらにゲートフ
ィンガ１０１’が形成され、該ゲートフィンガ１０１’
が制御電極１０２’に接続されていることである。

【００５６】電極６２、６２’およびゲートフィンガ９
１は通常のＦＥＴ半導体プロセスを用いて、ＦＥＴ６、
６’および６”を形成するのと同時、あるいは、別途製
造され、ＦＥＴ構造を有する。すなわち、電極６２が電
極６２、６２’およびゲートフィンガ９１で構成される
ＦＥＴのドレインあるいはソースの一方として製造さ
れ、電極６２’が電極６２’、６２、およびゲートフィ
ンガ９１で構成されるＦＥＴのドレインあるいはソース
の他方として製造され、ゲートフィンガ９１が電極６
２、６２’およびゲートフィンガ９１で構成されるＦＥ
Ｔのゲートとして製造される。同様に電極６３、６３’
およびゲートフィンガ９１’は通常の半導体プロセスを
用いて、ＦＥＴ６、６’および６”と同時、あるいは、
別途製造され、ＦＥＴ構造を有する。さらに、電極６
２、６２”およびゲートフィンガ１０１は通常のＦＥＴ
半導体プロセスを用いて、ＦＥＴ６、６’および６”を
形成するのと同時、あるいは、別途製造され、ＦＥＴ構
造を有する。同様に電極６３、６３”およびゲートフィ
ンガ１０１’は通常の半導体プロセスを用いて、ＦＥＴ
６、６’および６”と同時、あるいは、別途製造され、
ＦＥＴ構造を有する。

【００５７】このように構成することによって、電極６
２、６２’、ゲートフィンガ９１、および制御電極９２
で構成されるＦＥＴ（入力側制御ＦＥＴ）は第３の実施
形態でのべたスイッチ素子９として作用し、電極６３、
６３’、ゲートフィンガ９１’、および制御電極９２’
で構成されるＦＥＴ（出力側制御ＦＥＴ）は第３の実施
形態で述べたスイッチ素子９’として作用する。

【００５８】また、電極６２、６２”、ゲートフィンガ
１０１、および制御電極１０２で構成されるＦＥＴ（入
力側制御ＦＥＴ）は第３の実施形態でのべたスイッチ素
子１０として作用し、電極６３、６３”、ゲートフィン
ガ１０１’、および制御電極１０２’で構成されるＦＥ
Ｔ（出力側制御ＦＥＴ）は第３の実施形態で述べたスイ
ッチ素子１０’として作用する。

【００５９】なお、本実施形態では、スイッチ素子９お
よび９’を構成するＦＥＴのゲートフィンガ９１および
９１’が分離されているが、これらが接続されている場
合にも同一の作用と効果を有する。この場合、制御電極
９２あるいは９２’のどちらか一方を省略することがで
きる。

【００６０】また、本実施形態では、スイッチ素子１０
および１０’を構成するＦＥＴのゲートフィンガ１０１
および１０１’が分離されているが、これらが接続され
ている場合にも同一の作用と効果を有する。この場合、
制御電極１０２あるいは１０２’のどちらか一方を省略
することができる。

【００６１】さらに、本実施形態ではＦＥＴ６、６’、
および６”のゲート幅の比を２：１：１としているが、
他のゲート幅比で形成されている場合も同様である。

【００６２】さらに、本実施形態では高周波信号を取り
扱うＦＥＴが６、６’、６”の３つの場合であるが、さ
らに並列に接続した場合も同様の作用と効果を有する。

【００６３】上述した第４から第７の実施形態および平
面図においては、高周波信号を取り扱うＦＥＴ６、６’
および６”のゲート電極同士、およびドレイン電極同士
がスイッチを構成する制御用ＦＥＴを介して接続されて
いることが本質的な特徴であり、ゲートフィンガの向き
や本数、各電極の配置はプロセスの要求や回路レイアウ
ト上の要求に応じて変更した場合でも同様の作用と効果
を有する。

【００６４】［第８の実施形態］（請求項６、７、８に
対応） 図９は本発明に係る第８の実施形態の高周波回路の模式
図であり、第２の実施形態（図３）で示したＦＥＴ素子
群６０を半導体基板上に製造した場合の平面図である。
図１ないし図８と同一のものについては同一の符号を付
している。

【００６５】ソース電極６１、ゲート電極６２、ドレイ
ン電極６３、およびゲートフィンガ６４が図９のような
配置で通常のＦＥＴ半導体プロセスで製造されることに
より、第２の実施形態で述べた第１のＦＥＴ６（主ＦＥ
Ｔ）を構成する。ソース電極６１’、ゲート電極６
２’、ドレイン電極６３’、およびゲートフィンガ６
４’が図９のような配置で通常のＦＥＴ半導体プロセス
で製造されることにより、第２の実施形態で述べた第２
のＦＥＴ６’（主ＦＥＴ）を構成する。

【００６６】本発明の最も特徴とするところは、上記ソ
ース電極６１および６１’が近接して配置されており、
該電極６１、６１’間にさらにゲートフィンガ９１が形
成され、該ゲートフィンガ９１が制御電極９２に接続さ
れていること、および、上記ドレイン電極６３、６３’
が近接して配置されており、該電極６３、６３’間にさ
らにゲートフィンガ９１’が形成され、該ゲートフィン
ガ９１’が制御電極９２’に接続されていることであ
る。電極６１、６１’およびゲートフィンガ９１は通常
のＦＥＴ半導体プロセスを用いて、ＦＥＴ６および６’
を形成するのと同時、あるいは、別途製造され、ＦＥＴ
構造を有する。すなわち、電極６１が電極６１、６１’
およびゲートフィンガ９１で構成されるＦＥＴのドレイ
ンあるいはソースの一方として製造され、電極６１’が
電極６１、６１’およびゲートフィンガ９１で構成され
るＦＥＴのドレインあるいはソースの他方として製造さ
れる。同様に電極６３、６３’およびゲートフィンガ９
１’は通常のＦＥＴ半導体プロセスを用いてＦＥＴ６お
よび６’と同時、あるいは、別途製造され、ＦＥＴ構造
を有する。

【００６７】通常、第１のＦＥＴ６を使用する場合、Ｆ
ＥＴ６のソース電極６１およびドレイン電極６３に何ら
かのバイアス電圧を印加して使用することになる。この
とき、制御電極９２に、電極６１、６１’およびゲート
フィンガ９１で構成されるＦＥＴがピンチオフするよう
な電圧を印加することによって、電極６１および６１’
間が高抵抗となり、電極６１および６１’が電気的に分
離される。同様に、制御電極９２’に、電極６３、６
３’およびゲートフィンガ９１’で構成されるＦＥＴが
ピンチオフするような電圧を印加することによって、電
極６３および６３’間が高抵抗となり、電極６３および
６３’が電気的に分離される。一方、上記制御電極９２
および９２’に上記ＦＥＴがピンチオフしないような電
圧を印加することによって、電極６１−６１’間、電極
６３−６３’間は低抵抗となり、電極６１−６１’間は
導通となり、電極６３−６３’間は導通となる。

【００６８】このように構成することによって、電極６
１、６１’、ゲートフィンガ９１、および制御電極９２
で構成されるＦＥＴ（入力側制御ＦＥＴ）は第２の実施
形態（図３）でのべたスイッチ素子９として作用し、電
極６３、６３’、ゲートフィンガ９１’、および制御電
極９２’で構成されるＦＥＴ（出力側制御ＦＥＴ）は第
２の実施形態で述べたスイッチ素子９’として作用す
る。

【００６９】なお、本実施形態では、スイッチ素子９お
よび９’を構成するＦＥＴのゲートフィンガ９１および
９１’が分離されているが、これらが接続されている場
合にも同一の作用と効果を有する。この場合、制御電極
９２あるいは９２’のどちらか一方を省略することがで
きる。

【００７０】また、本実施形態では、高周波信号を取り
扱うＦＥＴが６および６’の２つの場合であるが、これ
らがさらに並列に接続された場合にも同一の作用と効果
を有する。

【００７１】さらに、本実施形態では、ＦＥＴ６、６’
のゲート幅を同一としているが、これらが異なった場合
も同様の作用と効果を有する。

【００７２】［第９の実施形態］（請求項６、７、８に
対応） 図１０は本発明に係る第９の実施形態の高周波回路の模
式図であり、第２の実施形態（図３）で示したＦＥＴ素
子群６０を半導体基板上に製造した場合の平面図であ
る。図１ないし図９と同一のものについては同一の符号
を付している。

【００７３】ソース電極６１、ゲート電極６２、ドレイ
ン電極６３、ゲートフィンガ６４、およびゲートの引き
出し線６５が図１０のような配置で通常のＦＥＴ半導体
プロセスで製造されることにより、第２の実施形態で述
べた第１のＦＥＴ６（主ＦＥＴ）を構成する。ソース電
極６１’、ゲート電極６２’、ドレイン電極６３’、ゲ
ートフィンガ６４’、およびゲートの引き出し線６５’
が図１０のような配置で通常のＦＥＴ半導体プロセスで
製造されることにより、第２の実施形態で述べた第２の
ＦＥＴ６’（主ＦＥＴ）を構成する。ゲートの引き出し
線６５、６５’は、エアブリッジや多層配線によりソー
ス電極６１、６１’と交差して形成される。

【００７４】本発明の最も特徴とするところは、上記ソ
ース電極６１および６１’が近接して配置されており、
該電極６１、６１’間にさらにゲートフィンガ９１が形
成され、該ゲートフィンガ９１が制御電極９２に接続さ
れていること、および、上記ドレイン電極６３、６３’
が近接して配置されており、該電極６３、６３’間にさ
らにゲートフィンガ９１’が形成され、該ゲートフィン
ガ９１’が制御電極９２’に接続されていることであ
る。電極６１、６１’およびゲートフィンガ９１は通常
のＦＥＴ半導体プロセスを用いて、ＦＥＴ６および６’
を形成するのと同時、あるいは、別途製造され、ＦＥＴ
構造を有する。すなわち、電極６１が電極６１、６１’
およびゲートフィンガ９１で構成されるＦＥＴのドレイ
ンあるいはソースの一方として製造され、電極６１’が
電極６１、６１’およびゲートフィンガ９１で構成され
るＦＥＴのドレインあるいはソースの他方として製造さ
れる。同様に電極６３、６３’およびゲートフィンガ９
１’は通常のＦＥＴ半導体プロセスを用いてＦＥＴ６お
よび６’と同時、あるいは、別途製造され、ＦＥＴ構造
を有する。

【００７５】このように構成することで、本実施形態の
高周波回路は第８の実施形態（図９）で示した高周波回
路と同一の作用と効果を有する。

【００７６】なお、本実施形態では、スイッチ素子９お
よび９’を構成するＦＥＴのゲートフィンガ９１および
９１’が分離されているが、これらが接続されている場
合にも同一の作用と効果を有する。この場合、制御電極
９２あるいは９２’のどちらか一方を省略することがで
きる。

【００７７】また、本実施形態では、高周波信号を取り
扱うＦＥＴが６および６’の２つの場合であるが、これ
らが更に並列に接続された場合にも同一の作用と効果を
有する。

【００７８】さらに、本実施形態では、ＦＥＴ６、６’
のゲート幅を同一としているが、これらが異なった場合
も同様の作用と効果を有する。

【００７９】

【発明の効果】以上から本発明によれば、バラクタダイ
オードの容量比のような素子の物理特性に起因する制限
を受けることがなく、広い周波数範囲での周波数可変特
性を得ることができる。

【図面の簡単な説明】

【図１】 (a)は本発明の第１の実施形態の高周波回路
のブロック図、(b)は(a)の回路の半導体素子６，６’を
ＦＥＴを用いて具体化した第１の実施形態の高周波回路
のブロック図である。

【図２】 本発明の基本原理を説明するための入力イン
ピーダンスのスミス図である。

【図３】 本発明に係る第２の実施形態の高周波回路の
ブロック図である。

【図４】 本発明に係る第３の実施形態の高周波回路の
ブロック図である。

【図５】 本発明に係る第４の実施形態の高周波回路の
ＦＥＴ素子群６０の平面図である。

【図６】 本発明に係る第５の実施形態の高周波回路の
ＦＥＴ素子群６０の平面図である。

【図７】 本発明に係る第６の実施形態の高周波回路の
ＦＥＴ素子群６０の平面図である。

【図８】 本発明に係る第７の実施形態の高周波回路の
ＦＥＴ素子群６０の平面図である。

【図９】 本発明に係る第８の実施形態の高周波回路の
ＦＥＴ素子群６０の平面図である。

【図１０】 本発明に係る第９の実施形態の高周波回路
のＦＥＴ素子群６０の平面図である。

【図１１】 従来の高周波回路である可変フィルタ回路
の回路図である。

【図１２】 従来の高周波回路である高周波増幅器のブ
ロック図である。

【符号の説明】

１：高周波回路入力端子、２：高周波回路出力端子、
３：インダクタンス素子、４，５：可変容量素子、６、
６’，６”：半導体素子（主ＦＥＴ）、７：入力整合回
路、８：出力整合回路、９，１０：スイッチ素子（入力
側制御ＦＥＴ）、９’，１０’：スイッチ素子（出力側
制御ＦＥＴ）、６０：半導体素子群（ＦＥＴ素子群）、
６１、６１’、６１”：ソース電極、６２、６２’、６
２”：ゲート電極、６３、６３’、６３”：ドレイン電
極、６４、６４’、６４”：ゲートフィンガ、６５、６
５’：ゲートの引き出し線、９１、９１’、１０１、１
０１’：制御用ＦＥＴのゲートフィンガ、９２、９
２’、１０２、１０２’：制御端子、６０１：半導体素
子群（ＦＥＴ素子群）６０の入力端子、６０２：半導体
素子群（ＦＥＴ素子群）６０の出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 1/18 Ｆターム(参考） 5F038 AV13 CA02 DF01 DF17 EZ20 5J012 BA03 5J055 AX00 BX01 BX17 CX03 CX24 DX12 DX65 DX73 EY21 EZ21 FX18 GX01 GX02 GX06 GX08 5J098 AA03 AB10 AC06 AC20 AD02 5K062 AA11 AB02 AD02 AE02 BA02 BB16

Claims (8)

【特許請求の範囲】
1. 【請求項１】入力端子と出力端子を各々備える第１、第
   ２の半導体素子と、 前記第１、第２の半導体素子の入力端子相互間を開放あ
   るいは短絡状態の一方に、又は高抵抗あるいは低抵抗状
   態の一方に切り替える第１のスイッチ手段と、 前記第１、第２の半導体素子の出力端子相互間を開放あ
   るいは短絡状態の一方に、又は高抵抗あるいは低抵抗状
   態の一方に切り替える第２のスイッチ手段と、 前記第１の半導体素子の入力端子と高周波回路入力端子
   間に接続された第１のインピーダンス変換手段と、 前記第１の半導体素子の出力端子と高周波回路出力端子
   間に接続された第２のインピーダンス変換手段と、 を具備することを特徴とする高周波回路。
2. 【請求項２】入力端子と出力端子を各々備える複数の半
   導体素子と、開放あるいは短絡状態の一方に、又は高抵
   抗あるいは低抵抗状態の一方に切り替える複数のスイッ
   チ手段と、第１、第２のインピーダンス変換手段とを具
   備し、 前記各半導体素子は前記各スイッチ手段を介して並列接
   続され、前記複数の半導体素子の内の特定の半導体素子
   の入力端子は前記第１のインピーダンス変換手段を介し
   て高周波回路入力端子に接続され、前記特定の半導体素
   子の出力端子は前記第２のインピーダンス変換手段を介
   して高周波回路出力端子に接続されていることを特徴と
   する高周波回路。
3. 【請求項３】半導体基板上に形成され、且つゲート電極
   とドレイン電極とソース電極を備えた第１、第２の主電
   界効果型トランジスタ、入力側制御電界効果型トランジ
   スタおよび出力側制御電界効果型トランジスタを具備
   し、 前記第１の主電界効果型トランジスタのゲート電極は第
   １のインピーダンス変換手段を介して高周波回路入力端
   子に接続され、ドレイン電極は第２のインピーダンス変
   換手段を介して高周波回路出力端子に接続され、 前記第１の主電界効果型トランジスタのゲート電極は前
   記入力側制御電界効果型トランジスタのドレイン電極又
   はソース電極の一方と接続され、前記第２の主電界効果
   型トランジスタのゲート電極は前記入力側制御電界効果
   型トランジスタのドレイン電極又はソース電極の他方と
   接続され、前記入力側制御電界効果型トランジスタのゲ
   ート電極は第１の制御電極に接続され、 前記第１の主電界効果型トランジスタのドレイン電極は
   出力側制御電界効果型トランジスタのドレイン電極又は
   ソース電極の一方と接続され、前記第２の主電界効果型
   トランジスタのドレイン電極は前記出力側制御電界効果
   型トランジスタのドレイン電極又はソース電極の他方と
   接続され、前記出力側制御電界効果型トランジスタのゲ
   ート電極は第２の制御電極とに接続されている、 ことを特徴とする高周波回路。
4. 【請求項４】半導体基板上に形成され、且つゲート電極
   とドレイン電極とソース電極を備えた第１、第２の主電
   界効果型トランジスタ、入力側制御電界効果型トランジ
   スタおよび出力側制御電界効果型トランジスタを具備
   し、 前記第１の主電界効果型トランジスタのソース電極は第
   １のインピーダンス変換手段を介して高周波回路入力端
   子に接続され、ドレイン電極は第２のインピーダンス変
   換手段を介して高周波回路出力端子に接続され、 前記第１の主電界効果型トランジスタのソース電極は前
   記入力側制御電界効果型トランジスタのドレイン電極又
   はソース電極の一方と接続され、前記第２の主電界効果
   型トランジスタのソース電極は前記入力側制御電界効果
   型トランジスタのドレイン電極又はソース電極の他方と
   接続され、前記入力側制御電界効果型トランジスタのゲ
   ート電極は第１の制御電極に接続され、 前記第１の主電界効果型トランジスタのドレイン電極は
   出力側制御電界効果型トランジスタのドレイン電極又は
   ソース電極の一方と接続され、前記第２の主電界効果型
   トランジスタのドレイン電極は前記出力側制御電界効果
   型トランジスタのドレイン電極又はソース電極の他方と
   接続され、前記出力側制御電界効果型トランジスタのゲ
   ート電極は第２の制御電極とに接続されている、 ことを特徴とする高周波回路。
5. 【請求項５】半導体基板上に形成された複数の主電界効
   果型トランジスタと、前記半導体基板上に形成された複
   数の入力側制御電界効果型トランジスタと、前記半導体
   基板上に形成された複数の出力側制御用電界効果型トラ
   ンジスタを具備し、 前記複数の主電界効果型トランジスタの内の１つの主電
   界効果型トランジスタのゲート電極は第１のインピーダ
   ンス変換手段を介して高周波回路入力端子と接続され、
   ドレイン電極は第２のインピーダンス変換手段を介して
   高周波回路出力端子と接続され、 前記複数の主電界効果型トランジスタのゲート電極同士
   は前記複数の入力側制御電界効果型トランジスタのドレ
   イン・ソースを介して並列接続され、 前記複数の主電界効果型トランジスタのドレイン電極同
   士は前記複数の出力側制御電界効果型トランジスタのド
   レイン・ソースを介して並列接続され、 前記複数の入力側制御電界効果型トランジスタのゲート
   電極および前記複数の出力側制御用電界効果型トランジ
   スタのゲート電極は各々制御端子と接続されている、 ことを特徴とする高周波回路。
6. 【請求項６】半導体基板上に形成された複数の主電界効
   果型トランジスタと、前記半導体基板上に形成された複
   数の入力側制御電界効果型トランジスタと、前記半導体
   基板上に形成された複数の出力側制御用電界効果型トラ
   ンジスタを具備し、 前記複数の主電界効果型トランジスタの内の１つの主電
   界効果型トランジスタのソース電極は第１のインピーダ
   ンス変換手段を介して高周波回路入力端子と接続され、
   ドレイン電極は第２のインピーダンス変換手段を介して
   高周波回路出力端子と接続され、 前記複数の主電界効果型トランジスタのソース電極同士
   は前記複数の入力側制御電界効果型トランジスタのドレ
   イン・ソースを介して並列接続され、 前記複数の主電界効果型トランジスタのドレイン電極同
   士は前記複数の出力側制御電界効果型トランジスタのド
   レイン・ソースを介して並列接続され、 前記複数の入力側制御電界効果型トランジスタのゲート
   電極および前記複数の出力側制御用電界効果型トランジ
   スタのゲート電極は各々制御端子と接続されている、 ことを特徴とする高周波回路。
7. 【請求項７】請求項３、４、５又は６に記載の高周波回
   路において、 前記主電界効果型トランジスタの内の少なくとも１つの
   主電界効果型トランジスタのゲート幅を残りの主電界効
   果型トランジスタのゲート幅と異ならせたことを特徴と
   する高周波回路。
8. 【請求項８】請求項３、４、５又は６に記載の高周波回
   路において、 前記入力側制御電界効果型トランジスタと前記出力側制
   御電界効果型トランジスタの内、隣り合う２個の主電界
   効果型トランジスタに接続される入力側制御電界効果型
   トランジスタと出力側制御電界効果型トランジスタのゲ
   ートフィンガを共通接続したことを特徴とする高周波回
   路。