JP2003188671A - ハイパス／ローパス切替形移相器 - Google Patents
ハイパス／ローパス切替形移相器Info
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- JP2003188671A JP2003188671A JP2001381304A JP2001381304A JP2003188671A JP 2003188671 A JP2003188671 A JP 2003188671A JP 2001381304 A JP2001381304 A JP 2001381304A JP 2001381304 A JP2001381304 A JP 2001381304A JP 2003188671 A JP2003188671 A JP 2003188671A
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Abstract
(57)【要約】
【課題】 従来のハイパス／ローパス切替形移相器は１
個の移相器で一つ移相量しか得られないため、多ビット
の移相器を構成する場合、チップサイズが大きくなる問
題があった。 【解決手段】 上記の目的を達成するために、この発明
に係るハイパス／ローパス切替形移相器は、上記の目的
を達成するために、この発明に係るハイパス／ローパス
切替形移相器は、ハイパスフィルタとローパスフィルタ
の各々にＦＥＴとインダクタンスとキャパシタンスと付
加し、ＦＥＴを駆動させることで、合成インダクタンス
と合成キャパシタンスを可変させたものである。
個の移相器で一つ移相量しか得られないため、多ビット
の移相器を構成する場合、チップサイズが大きくなる問
題があった。 【解決手段】 上記の目的を達成するために、この発明
に係るハイパス／ローパス切替形移相器は、上記の目的
を達成するために、この発明に係るハイパス／ローパス
切替形移相器は、ハイパスフィルタとローパスフィルタ
の各々にＦＥＴとインダクタンスとキャパシタンスと付
加し、ＦＥＴを駆動させることで、合成インダクタンス
と合成キャパシタンスを可変させたものである。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ハイパス／ロー
パス切替形移相器に関するものである。 【０００２】 【従来の技術】図４は、従来のハイパス／ローパス切替
形移相器の構成を示す等価回路図である。この図におい
て、単極双投スイッチ（以下、Ｓｉｎｇｌｅ Ｐｏｌｅ
Ｄｏｕｂｌｅ Ｔｈｒｏｗスイッチ：ＳＰＤＴスイッ
チと称す。）３の端子５１とＳＰＤＴスイッチ４の端子
５２との間に、直列接続されたインダクタンス５ａ，６
ａと、インダクタンス５ａ，６ａの接続点と接地の間に
接続されたキャパシタンス７ａからなるローパスフィル
タ１００ａが接続され、ＳＰＤＴスイッチ３の端子５３
とＳＰＤＴスイッチ４の端子５４との間に、直列接続さ
れたキャパシタンス８ａ，９ａと、キャパシタンス８
ａ，９ａの接続点と接地の間に接続されたインダクタン
ス１０ａからなるハイパスフィルタ１００ｂが接続され
て、ハイパス／ローパス切替形移相器が構成されてい
る。 【０００３】次に、動作について説明する。図４に示す
従来の構成によるハイパス／ローパス切替形移相器は、
信号を移相器の入力端子１に入力すると、ＳＰＤＴスイ
ッチ３，４の切替えによりローパスフィルタ１００ａを
通過し移相器の出力端子２から出力される。このとき、
通過位相は遅れ位相となり式（１）で表わされる位相量
θ１を生じる。 【０００４】 【数１】 【０００５】式（１）中、Ｘ１はインダクタンス５ａ，
６ａの規格化リアクタンス、Ｂ１はキャパシタンス７ａ
の規格化サセプタンスである。 【０００６】次に、ＳＰＤＴスイッチ３，４の切替えに
よりハイパスフィルタ１００ｂを通過し、移相器の出力
端子２から出力される。通過位相は遅れ位相となり式
（２）で表わされる位相量θ２を生じる。 【０００７】 【数２】 【０００８】式（２）中、Ｘ２はキャパシタンス８ａ，
９ａの規格化リアクタンス、Ｂ１はインダクタンス１０
ａの規格化サセプタンスである。 【０００９】このように、従来のハイパス／ローパス切
替形移相器は、２つのＳＰＤＴスイッチ３，４の切替え
によって、信号の経路をローパスフィルタ１００ａまた
はハイパスフィルタ１００ｂに替えることで二つの位相
量、つまり一つの移相量を得る。 【００１０】 【発明が解決しようとする課題】従来のハイパス／ロー
パス切替形移相器は、１個の移相器で一つ移相量しか得
られないため、このハイパス／ローパス切替形移相器を
用いて多ビットの移相器を構成する場合、各々、移相量
が得られるよう設計されたこのハイパス／ローパス切替
形移相器を必要な移相量の数だけ直列接続しなければな
らず、チップサイズが大きくなるという問題があった。 【００１１】この発明は、上記のような課題を解消する
ためになされたものであり、１個の移相器で複数の移相
状態が得られるハイパス／ローパス切替形移相器を得る
ことを目的とする。 【００１２】 【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係るハイパス／ローパス切替形移相器
は、ハイパスフィルタとローパスフィルタの各々にＦＥ
Ｔとインダクタンスとキャパシタンスと付加し、ＦＥＴ
を駆動させることで、合成インダクタンスと合成キャパ
シタンスを可変させたものである。 【発明の実施の形態】実施の形態１．図１は、この発明
のハイパス／ローパス切替形移相器の実施の形態１を示
す等価回路である。図において、図１と同一符号は同一
または相当する部分を示し、ＳＰＤＴスイッチ３，４の
端子５１，５２の間にローパスフィルタ１００ａが接続
され、ＳＰＤＴスイッチ３，４の端子５３，５４の間に
ハイパスフィルタ１００ｂが接続されて構成されてい
る。 【００１３】以下、ローパスフィルタ１００ａの構成に
ついて説明する。ローパスフィルタ１００ａにおいて、
ＳＰＤＴスイッチ３の端子５１にインダクタンス５ａの
一端が接続され、インダクタンス５ａの他端にはインダ
クタンス５ｂの一端が接続され、インダクタンス５ｂの
一端にＦＥＴ１１のソース側がされ接続、他端にドレイ
ン側が接続されている。ＳＰＤＴスイッチ４の端子５２
にインダクタンス６ａの一端が接続され、インダクタン
ス６ａの他端にはインダクタンス６ｂの一端が接続さ
れ、インダクタンス６ｂの一端にＦＥＴ１２のソース側
が接続され、他端にドレイン側が接続されている。キャ
パシタンス７ａの一方の電極がインダクタンス５ｂとイ
ンダクタンス６ｂの接続間に接続され、その他方の電極
が接地され、ＦＥＴ１３がインダクタンス５ｂとインダ
クタンス６ｂの接続間にソース側またはドレイン側が接
続され、キャパシタンス７ｂの一方の電極にドレイン側
またはソース側が接続され、キャパシタンス７ｂの他方
の電極が接地されている。ＦＥＴ１１、１２およびＦＥ
Ｔ１３は、それぞれ数ｋΩの抵抗１７，１８および１９
を介して、ゲート端子２３およびゲート端子２４に接続
されている。 【００１４】以下、ハイパスフィルタ１００ｂの構成に
ついて説明する。ハイパスフィルタ１００ｂにおいて、
ＳＰＤＴスイッチ３の端子５３にキャパシタンス８ａの
一方の電極およびＦＥＴ１４のドレイン側またはソース
側が接続され、キャパシタンス８ｂの一方の電極がＦＥ
Ｔ１４のソース側またはドレイン側に接続され、その他
方の電極がキャパシタンス８ａの他方の電極に接続され
ている。ＳＰＤＴスイッチ４の端子５４にキャパシタン
ス９ａの一方の電極およびＦＥＴ１５のドレイン側また
はソース側が接続され、キャパシタンス９ｂの一方の電
極がＦＥＴ１５のソース側またはドレイン側に接続さ
れ、その他方の電極がキャパシタンス９ａの他方の電極
に接続されている。キャパシタンス８ａ，９ａの接続間
にインダクタンス１０ａの一端が接続され、インダクタ
ンス１０ｂの一端が接地され、その他端がインダクタン
ス１０ａの他端に接続され、ＦＥＴ１６のドレイン側が
インダクタンス１０ｂの一端に、そのソース側がインダ
クタンス１０ｂの他端に接続されている。ＦＥＴ１４、
１５およびＦＥＴ１６は、それぞれ数ｋΩの抵抗２０，
２１および２２を介して、ゲート端子２５およびゲート
端子２６に接続されている。 【００１５】次に、動作について説明する。ＦＥＴはＯ
Ｎ時（即ち、ゲートバイアス電圧＝０Ｖ）でショート状
態、ＯＦＦ時（即ち、ゲートバイアス電圧＜ピンチオフ
電圧）でオープン状態とする。図２はＦＥＴ１１、１２
をＯＮ、ＦＥＴ１３をＯＦＦにした時の上記ローパスフ
ィルタ１００ａの等価回路図（図２（ａ））と、ＦＥＴ
１１、１２をＯＦＦ、ＦＥＴ１３をＯＮにした時の上記
ローパスフィルタ１００ａの等価回路図（図２（ｂ））
である。図３はＦＥＴ１４、１５をＯＦＦ、ＦＥＴ１６
をＯＮにした時のハイパスフィルタ１００ｂの等価回路
図（図３（ａ））と、ＦＥＴ１４、１５をＯＮ、ＦＥＴ
１６をＯＦＦにした時のハイパスフィルタ１００ｂの等
価回路図（図３（ｂ））である。 【００１６】以下、入力端子１から入力された信号がロ
ーパスフィルタ１００ａを通過し、出力端子２に出力す
る場合の動作を説明する。まずＳＰＤＴスイッチ３，４
を従来と同様に切替えて、信号の通過する経路をローパ
スフィルタ１００ａとし、ＦＥＴ１１，１２をＯＮ、Ｆ
ＥＴ１３をＯＦＦとする。このとき入力された信号は、
図２（ａ）にその等価回路を示すローパスフィルタ１０
０ａを通過する。この時の信号の通過位相は遅れ位相と
なり式（３）で表わされる位相量θ３を生じる。 【００１７】 【数３】 【００１８】式（３）中、Ｘ３はインダクタンス５ａ，
６ａの規格化リアクタンス、Ｂ３はキャパシタンス７ａ
の規格化サセプタンスである。 【００１９】次に、ＦＥＴ１１、１２をＯＦＦ、ＦＥＴ
１３をＯＮとする。このとき入力された信号は、図２
（ｂ）にその等価回路を示すローパスフィルタを通過す
る。この時の信号の通過位相は遅れ位相となり式（４）
で表わされる位相量θ４を生じる。 【００２０】 【数４】 【００２１】式（４）中、Ｘ４はインダクタンス５ａ，
５ｂの合成インダクタンスおよび６ａ，６ｂの合成イン
ダクタンスの規格化リアクタンス、Ｂ４はキャパシタン
ス７ａ，７ｂの合成キャパシタンスの規格化サセプタン
スである。 【００２２】このように、ローパスフィルタ１００ａを
構成するＦＥＴ１１，１２，１３のＯＮ，ＯＦＦ動作に
より、２つの異なる位相量を得ることができる。 【００２３】以下、入力端子１から入力された信号がハ
イパスフィルタ１００ｂを通過し、出力端子２に出力す
る場合の動作を説明する。まずＳＰＤＴスイッチ３，４
を従来と同様に切替えて、信号の通過する経路をハイパ
スフィルタ１００ｂとしＦＥＴ１４、１５をＯＦＦ、Ｆ
ＥＴ１６をＯＮとする。このとき入力された信号は、図
３（ａ）にその等価回路を示すハイパスフィルタ１００
ｂを通過する。この時の信号の通過位相は進み位相とな
り式（５）で表わされる位相量θ５を生じる。 【００２４】 【数５】 【００２５】式（５）中、Ｘ５はキャパシタンス８ａ，
９ａの規格化リアクタンス、Ｂ５はインダクタンス１０
ａの規格化サセプタンスである。 【００２６】次に、ＦＥＴ１４、１５をＯＮ、ＦＥＴ１
６をＯＦＦとする。このとき入力された信号は、図３
（ｂ）にその等価回路を示すハイパスフィルタ１００ｂ
を通過する。この時の信号の通過位相は進み位相となり
式（６）で表わされる位相量θ ６を生じる。 【００２７】 【数６】 【００２８】式（６）中、Ｘ６はキャパシタンス８ａ，
８ｂの合成キャパシタンスおよび９ａ，９ｂの合成キャ
パシタンスの規格化リアクタンス、Ｂ６はインダクタン
ス１０ａ，１０ｂの合成インダクタンスの規格化サセプ
タンスである。 【００２９】このように、ハイパスフィルタ１００ｂを
構成するＦＥＴ１４，１５，１６のＯＮ，ＯＦＦ動作に
より、２つの異なる位相量を得ることができる。 【００３０】以上の説明から明らかなように、本実施例
のハイパス／ローパス切替形移相器では、ローパスフィ
ルタ１００ａ，ハイパスフィルタ１００ｂが、それぞれ
異なる位相量を生成することができる。従って、例えば
ローパスフィルタ１００ａで得られる２つの位相量
θ３，θ４が−６７．５°，−２２．５°となるように
設計し、ハイパスフィルタ１００ｂで得られる２つの位
相量θ５，θ６が２２．５°，６７．５°となるように
設計すると、１個の移相器で、従来の４５°ビットのハ
イパス／ローパス切替形移相器と９０°ビットのハイパ
ス／ローパス切替形移相器の２ビット分の動作を実現で
き、従来と比べてチップサイズの小型化が実現できる。 【００３１】 【発明の効果】以上のように、この発明にかかわる移相
器によれば、ハイパス／ローパス切替形移相器の２ビッ
ト分の動作を１ビットで実現できるため、チップサイズ
の小型化が実現できる。
パス切替形移相器に関するものである。 【０００２】 【従来の技術】図４は、従来のハイパス／ローパス切替
形移相器の構成を示す等価回路図である。この図におい
て、単極双投スイッチ（以下、Ｓｉｎｇｌｅ Ｐｏｌｅ
Ｄｏｕｂｌｅ Ｔｈｒｏｗスイッチ：ＳＰＤＴスイッ
チと称す。）３の端子５１とＳＰＤＴスイッチ４の端子
５２との間に、直列接続されたインダクタンス５ａ，６
ａと、インダクタンス５ａ，６ａの接続点と接地の間に
接続されたキャパシタンス７ａからなるローパスフィル
タ１００ａが接続され、ＳＰＤＴスイッチ３の端子５３
とＳＰＤＴスイッチ４の端子５４との間に、直列接続さ
れたキャパシタンス８ａ，９ａと、キャパシタンス８
ａ，９ａの接続点と接地の間に接続されたインダクタン
ス１０ａからなるハイパスフィルタ１００ｂが接続され
て、ハイパス／ローパス切替形移相器が構成されてい
る。 【０００３】次に、動作について説明する。図４に示す
従来の構成によるハイパス／ローパス切替形移相器は、
信号を移相器の入力端子１に入力すると、ＳＰＤＴスイ
ッチ３，４の切替えによりローパスフィルタ１００ａを
通過し移相器の出力端子２から出力される。このとき、
通過位相は遅れ位相となり式（１）で表わされる位相量
θ１を生じる。 【０００４】 【数１】 【０００５】式（１）中、Ｘ１はインダクタンス５ａ，
６ａの規格化リアクタンス、Ｂ１はキャパシタンス７ａ
の規格化サセプタンスである。 【０００６】次に、ＳＰＤＴスイッチ３，４の切替えに
よりハイパスフィルタ１００ｂを通過し、移相器の出力
端子２から出力される。通過位相は遅れ位相となり式
（２）で表わされる位相量θ２を生じる。 【０００７】 【数２】 【０００８】式（２）中、Ｘ２はキャパシタンス８ａ，
９ａの規格化リアクタンス、Ｂ１はインダクタンス１０
ａの規格化サセプタンスである。 【０００９】このように、従来のハイパス／ローパス切
替形移相器は、２つのＳＰＤＴスイッチ３，４の切替え
によって、信号の経路をローパスフィルタ１００ａまた
はハイパスフィルタ１００ｂに替えることで二つの位相
量、つまり一つの移相量を得る。 【００１０】 【発明が解決しようとする課題】従来のハイパス／ロー
パス切替形移相器は、１個の移相器で一つ移相量しか得
られないため、このハイパス／ローパス切替形移相器を
用いて多ビットの移相器を構成する場合、各々、移相量
が得られるよう設計されたこのハイパス／ローパス切替
形移相器を必要な移相量の数だけ直列接続しなければな
らず、チップサイズが大きくなるという問題があった。 【００１１】この発明は、上記のような課題を解消する
ためになされたものであり、１個の移相器で複数の移相
状態が得られるハイパス／ローパス切替形移相器を得る
ことを目的とする。 【００１２】 【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係るハイパス／ローパス切替形移相器
は、ハイパスフィルタとローパスフィルタの各々にＦＥ
Ｔとインダクタンスとキャパシタンスと付加し、ＦＥＴ
を駆動させることで、合成インダクタンスと合成キャパ
シタンスを可変させたものである。 【発明の実施の形態】実施の形態１．図１は、この発明
のハイパス／ローパス切替形移相器の実施の形態１を示
す等価回路である。図において、図１と同一符号は同一
または相当する部分を示し、ＳＰＤＴスイッチ３，４の
端子５１，５２の間にローパスフィルタ１００ａが接続
され、ＳＰＤＴスイッチ３，４の端子５３，５４の間に
ハイパスフィルタ１００ｂが接続されて構成されてい
る。 【００１３】以下、ローパスフィルタ１００ａの構成に
ついて説明する。ローパスフィルタ１００ａにおいて、
ＳＰＤＴスイッチ３の端子５１にインダクタンス５ａの
一端が接続され、インダクタンス５ａの他端にはインダ
クタンス５ｂの一端が接続され、インダクタンス５ｂの
一端にＦＥＴ１１のソース側がされ接続、他端にドレイ
ン側が接続されている。ＳＰＤＴスイッチ４の端子５２
にインダクタンス６ａの一端が接続され、インダクタン
ス６ａの他端にはインダクタンス６ｂの一端が接続さ
れ、インダクタンス６ｂの一端にＦＥＴ１２のソース側
が接続され、他端にドレイン側が接続されている。キャ
パシタンス７ａの一方の電極がインダクタンス５ｂとイ
ンダクタンス６ｂの接続間に接続され、その他方の電極
が接地され、ＦＥＴ１３がインダクタンス５ｂとインダ
クタンス６ｂの接続間にソース側またはドレイン側が接
続され、キャパシタンス７ｂの一方の電極にドレイン側
またはソース側が接続され、キャパシタンス７ｂの他方
の電極が接地されている。ＦＥＴ１１、１２およびＦＥ
Ｔ１３は、それぞれ数ｋΩの抵抗１７，１８および１９
を介して、ゲート端子２３およびゲート端子２４に接続
されている。 【００１４】以下、ハイパスフィルタ１００ｂの構成に
ついて説明する。ハイパスフィルタ１００ｂにおいて、
ＳＰＤＴスイッチ３の端子５３にキャパシタンス８ａの
一方の電極およびＦＥＴ１４のドレイン側またはソース
側が接続され、キャパシタンス８ｂの一方の電極がＦＥ
Ｔ１４のソース側またはドレイン側に接続され、その他
方の電極がキャパシタンス８ａの他方の電極に接続され
ている。ＳＰＤＴスイッチ４の端子５４にキャパシタン
ス９ａの一方の電極およびＦＥＴ１５のドレイン側また
はソース側が接続され、キャパシタンス９ｂの一方の電
極がＦＥＴ１５のソース側またはドレイン側に接続さ
れ、その他方の電極がキャパシタンス９ａの他方の電極
に接続されている。キャパシタンス８ａ，９ａの接続間
にインダクタンス１０ａの一端が接続され、インダクタ
ンス１０ｂの一端が接地され、その他端がインダクタン
ス１０ａの他端に接続され、ＦＥＴ１６のドレイン側が
インダクタンス１０ｂの一端に、そのソース側がインダ
クタンス１０ｂの他端に接続されている。ＦＥＴ１４、
１５およびＦＥＴ１６は、それぞれ数ｋΩの抵抗２０，
２１および２２を介して、ゲート端子２５およびゲート
端子２６に接続されている。 【００１５】次に、動作について説明する。ＦＥＴはＯ
Ｎ時（即ち、ゲートバイアス電圧＝０Ｖ）でショート状
態、ＯＦＦ時（即ち、ゲートバイアス電圧＜ピンチオフ
電圧）でオープン状態とする。図２はＦＥＴ１１、１２
をＯＮ、ＦＥＴ１３をＯＦＦにした時の上記ローパスフ
ィルタ１００ａの等価回路図（図２（ａ））と、ＦＥＴ
１１、１２をＯＦＦ、ＦＥＴ１３をＯＮにした時の上記
ローパスフィルタ１００ａの等価回路図（図２（ｂ））
である。図３はＦＥＴ１４、１５をＯＦＦ、ＦＥＴ１６
をＯＮにした時のハイパスフィルタ１００ｂの等価回路
図（図３（ａ））と、ＦＥＴ１４、１５をＯＮ、ＦＥＴ
１６をＯＦＦにした時のハイパスフィルタ１００ｂの等
価回路図（図３（ｂ））である。 【００１６】以下、入力端子１から入力された信号がロ
ーパスフィルタ１００ａを通過し、出力端子２に出力す
る場合の動作を説明する。まずＳＰＤＴスイッチ３，４
を従来と同様に切替えて、信号の通過する経路をローパ
スフィルタ１００ａとし、ＦＥＴ１１，１２をＯＮ、Ｆ
ＥＴ１３をＯＦＦとする。このとき入力された信号は、
図２（ａ）にその等価回路を示すローパスフィルタ１０
０ａを通過する。この時の信号の通過位相は遅れ位相と
なり式（３）で表わされる位相量θ３を生じる。 【００１７】 【数３】 【００１８】式（３）中、Ｘ３はインダクタンス５ａ，
６ａの規格化リアクタンス、Ｂ３はキャパシタンス７ａ
の規格化サセプタンスである。 【００１９】次に、ＦＥＴ１１、１２をＯＦＦ、ＦＥＴ
１３をＯＮとする。このとき入力された信号は、図２
（ｂ）にその等価回路を示すローパスフィルタを通過す
る。この時の信号の通過位相は遅れ位相となり式（４）
で表わされる位相量θ４を生じる。 【００２０】 【数４】 【００２１】式（４）中、Ｘ４はインダクタンス５ａ，
５ｂの合成インダクタンスおよび６ａ，６ｂの合成イン
ダクタンスの規格化リアクタンス、Ｂ４はキャパシタン
ス７ａ，７ｂの合成キャパシタンスの規格化サセプタン
スである。 【００２２】このように、ローパスフィルタ１００ａを
構成するＦＥＴ１１，１２，１３のＯＮ，ＯＦＦ動作に
より、２つの異なる位相量を得ることができる。 【００２３】以下、入力端子１から入力された信号がハ
イパスフィルタ１００ｂを通過し、出力端子２に出力す
る場合の動作を説明する。まずＳＰＤＴスイッチ３，４
を従来と同様に切替えて、信号の通過する経路をハイパ
スフィルタ１００ｂとしＦＥＴ１４、１５をＯＦＦ、Ｆ
ＥＴ１６をＯＮとする。このとき入力された信号は、図
３（ａ）にその等価回路を示すハイパスフィルタ１００
ｂを通過する。この時の信号の通過位相は進み位相とな
り式（５）で表わされる位相量θ５を生じる。 【００２４】 【数５】 【００２５】式（５）中、Ｘ５はキャパシタンス８ａ，
９ａの規格化リアクタンス、Ｂ５はインダクタンス１０
ａの規格化サセプタンスである。 【００２６】次に、ＦＥＴ１４、１５をＯＮ、ＦＥＴ１
６をＯＦＦとする。このとき入力された信号は、図３
（ｂ）にその等価回路を示すハイパスフィルタ１００ｂ
を通過する。この時の信号の通過位相は進み位相となり
式（６）で表わされる位相量θ ６を生じる。 【００２７】 【数６】 【００２８】式（６）中、Ｘ６はキャパシタンス８ａ，
８ｂの合成キャパシタンスおよび９ａ，９ｂの合成キャ
パシタンスの規格化リアクタンス、Ｂ６はインダクタン
ス１０ａ，１０ｂの合成インダクタンスの規格化サセプ
タンスである。 【００２９】このように、ハイパスフィルタ１００ｂを
構成するＦＥＴ１４，１５，１６のＯＮ，ＯＦＦ動作に
より、２つの異なる位相量を得ることができる。 【００３０】以上の説明から明らかなように、本実施例
のハイパス／ローパス切替形移相器では、ローパスフィ
ルタ１００ａ，ハイパスフィルタ１００ｂが、それぞれ
異なる位相量を生成することができる。従って、例えば
ローパスフィルタ１００ａで得られる２つの位相量
θ３，θ４が−６７．５°，−２２．５°となるように
設計し、ハイパスフィルタ１００ｂで得られる２つの位
相量θ５，θ６が２２．５°，６７．５°となるように
設計すると、１個の移相器で、従来の４５°ビットのハ
イパス／ローパス切替形移相器と９０°ビットのハイパ
ス／ローパス切替形移相器の２ビット分の動作を実現で
き、従来と比べてチップサイズの小型化が実現できる。 【００３１】 【発明の効果】以上のように、この発明にかかわる移相
器によれば、ハイパス／ローパス切替形移相器の２ビッ
ト分の動作を１ビットで実現できるため、チップサイズ
の小型化が実現できる。
【図面の簡単な説明】
【図１】 この発明のハイパス／ローパス切替形移相器
の実施の形態１を示す等価回路図である。 【図２】 図１に示すローパスフィルタの等価回路図で
ある。 【図３】 図１に示すハイパスフィルタの等価回路図で
ある。 【図４】 従来のハイパス／ローパス切替形移相器の等
価回路図である。 【符号の説明】 １：移相器の入力端子、２：移相器の出力端子、３，
４：ＳＰＤＴスイッチ、５ａ，５ｂ，６ａ，６ｂ，１０
ａ，１０ｂ：インダクタンス 、７ａ，７ｂ，８ａ，８
ｂ，９ａ，９ｂ：キャパシタンス、１１〜１６：ＦＥ
Ｔ、１７〜２２：数ＫΩの抵抗、２２〜２６：ゲートバ
イアス端子、１００ａ：ローパスフィルタ、１００ｂ：
ハイパスフィルタ
の実施の形態１を示す等価回路図である。 【図２】 図１に示すローパスフィルタの等価回路図で
ある。 【図３】 図１に示すハイパスフィルタの等価回路図で
ある。 【図４】 従来のハイパス／ローパス切替形移相器の等
価回路図である。 【符号の説明】 １：移相器の入力端子、２：移相器の出力端子、３，
４：ＳＰＤＴスイッチ、５ａ，５ｂ，６ａ，６ｂ，１０
ａ，１０ｂ：インダクタンス 、７ａ，７ｂ，８ａ，８
ｂ，９ａ，９ｂ：キャパシタンス、１１〜１６：ＦＥ
Ｔ、１７〜２２：数ＫΩの抵抗、２２〜２６：ゲートバ
イアス端子、１００ａ：ローパスフィルタ、１００ｂ：
ハイパスフィルタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ハイパスフィルタとローパスフィルタを
２つの単極双投スイッチで切り替えるハイパス／ローパ
ス切替形移相器において、 １つの端子への入力を２つの端子のいずれかに出力す
る、あるいは２つの各端子からの信号のいずれかを１つ
の端子に出力する第１，第２の単極双投スイッチと、 上記第１の単極双投スイッチの２つの端子の一方と接続
された第１のインダクタンスと、上記第１のインダクタ
ンスに接続された第２のインダクタンスと、第２のイン
ダクタンスと並列にソースおよびドレイン接続された第
１のＦＥＴと、上記第２の単極双投スイッチの２つの端
子の一方と接続された第３のインダクタンスと、上記第
３のインダクタンスと上記第２のインダクタンスの他端
との間に接続された第４のインダクタンスと、第４のイ
ンダクタンスと並列にソースおよびドレイン接続された
第２のＦＥＴと、一端を上記第２のインダクタンスと上
記第４のインダクタンスの接続点間に接続され、他端を
接地した第１のキャパシタンスと、上記第２のインダク
タンスと上記第４のインダクタンスの接続点間にソース
またはドレイン接続された第３のＦＥＴと、一端を上記
第３のＦＥＴの他端とソースまたはドレイン接続され、
他端を接地された第２のキャパシタンスと、を具備した
ローパスフィルタと、 上記第１の単極双投スイッチの２つの端子の他方と接続
された第３のキャパシタンスと、上記第１の単極双投ス
イッチの２つの端子の他方と第３のキャパシタンスの接
続点間にソースまたはドレイン接続された第４のＦＥＴ
と、一端を上記第４のＦＥＴの他端とソースまたはドレ
イン接続されその他端を上記第３のキャパシタンスの他
端と接続された第４のキャパシタンスと、上記第２の単
極双投スイッチの２つの端子の他方と接続された第５の
キャパシタンスと、上記第２の単極双投スイッチの２つ
の端子の他方と第５のキャパシタンスの接続点間にソー
スまたはドレイン接続された第５のＦＥＴと、一端を上
記第５のＦＥＴの他端とソースまたはドレイン接続され
その他端を上記第５のキャパシタンスの他端と接続され
た第６のキャパシタンスと、上記第３のキャパシタンス
と上記第５のキャパシタンスの接続点間に接続された第
５のインダクタンスと、一端を上記第５のインダクタン
スに接続されその他端を接地された第６のインダクタン
ス，上記第６のインダクタンスに並列にソースおよびド
レイン接地された第６のＦＥＴとを具備したハイパスフ
ィルタと、 を備え、上記第１，２の単極双投スイッチの上記各々１
つの端子を回路の入出力端子としたことを特徴とする、
ハイパス／ローパス切替形移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381304A JP2003188671A (ja) | 2001-12-14 | 2001-12-14 | ハイパス／ローパス切替形移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381304A JP2003188671A (ja) | 2001-12-14 | 2001-12-14 | ハイパス／ローパス切替形移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188671A true JP2003188671A (ja) | 2003-07-04 |
Family
ID=27592032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381304A Pending JP2003188671A (ja) | 2001-12-14 | 2001-12-14 | ハイパス／ローパス切替形移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003188671A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510851A (ja) * | 2005-09-28 | 2009-03-12 | エプコス アクチエンゲゼルシャフト | バンドパスフィルタ |
| JP2011259215A (ja) * | 2010-06-09 | 2011-12-22 | Toshiba Corp | 移相器 |
| CN109342827A (zh) * | 2018-11-22 | 2019-02-15 | 湖南恩智测控技术有限公司 | 一种通过电容交流充放电测量电容值的电路及方法 |
| WO2019244244A1 (ja) * | 2018-06-19 | 2019-12-26 | 三菱電機株式会社 | 移相器 |
-
2001
- 2001-12-14 JP JP2001381304A patent/JP2003188671A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109342827A (zh) * | 2018-11-22 | 2019-02-15 | 湖南恩智测控技术有限公司 | 一种通过电容交流充放电测量电容值的电路及方法 |
| CN109342827B (zh) * | 2018-11-22 | 2024-03-29 | 湖南恩智测控技术有限公司 | 一种通过电容交流充放电测量电容值的电路及方法 |
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