JPH1188004A - マイクロ波回路 - Google Patents

Abstract

(57)【要約】 【課題】 移相器としてのマイクロ波回路１００におい
て、システム側の電源の都合で、移相量を切り替えるス
イッチＦＥＴ素子の制御電圧が制限される場合であって
も、スイッチＦＥＴ素子のゲートバイアスのオフレベル
がピンチオフ電圧に比べて深いことによる移相器出力の
立ち上がり遅延を抑制する。 【解決手段】 外部システムの電源電圧により形成され
た上記スイッチＦＥＴ素子５０ａ〜５０ｄの制御電圧に
波形変換処理を施して、上記スイッチＦＥＴ素子のゲー
トバイアスを生成するバイアス調整回路１０１ａ〜１０
１ｄを備え、上記スイッチＦＥＴ素子のゲートバイアス
のオフレベルを、そのピンチオフ電圧に近い値とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波回路に
関し、特にスイッチＦＥＴ素子のオンオフ動作によりマ
イクロ波入力信号の位相を変化させる移相器における、
該スイッチＦＥＴ素子を制御するゲートバイアスの波形
変換に関するものである。

【０００２】

【従来の技術】従来から移相器は、フェーズドアレイア
ンテナ等を構成する回路の１つとして用いられている。
図１３は、従来のフェーズドアレイアンテナの構成を概
略的に示すブロック図である。図において、２００は複
数のアンテナ素子２１１〜２１４を有するフェーズドア
レイアンテナであり、該アンテナ２００から出射あるい
は入射される電波の方向Ｄを、各アンテナ素子２１１〜
２１４から出射あるいは入射される電波の位相を調整す
ることにより変化させる構成となっている。

【０００３】このアンテナ２００は、各アンテナ素子２
１１〜２１４から出射あるいは入射されるマイクロ波を
増幅する、各アンテナ素子２１１〜２１４に対応する増
幅器２２１〜２２４と、各アンテナ素子２１１〜２１４
から出射あるいは入射されるマイクロ波の位相を調整す
る、各アンテナ素子２１１〜２１４に対応する移相回路
２３１〜２３４とを有している。また、該各移相回路２
３１〜２３４は、対応する方向性結合器２５１〜２５４
を介して信号源２６０及び受信機２７０に接続されるよ
うになっている。

【０００４】さらに、上記アンテナ２００は、上記移相
回路及び方向性結合器を制御する制御回路２４０を有し
ている。つまり、この制御回路２４０は、上記各移相回
路２３１〜２３４における移相量をそれぞれ５ビットの
制御信号Ｐｃ１〜Ｐｃ４により調整するとともに、上記
各移相回路と信号源２６０との接続、各移相回路と受信
器２７０との接続の切替を制御信号Ｋｃにより切り換え
る構成となっている。

【０００５】なお、図１３では説明の都合上、フェーズ
ドアレイアンテナとして、４つのアンテナ素子を有する
ものを示しているが、実際のフェーズドアレイアンテナ
では、さらに多数のアンテナ素子を有していることは言
うまでもない。

【０００６】図１４は、上記各移相回路の具体的な回路
構成を示している。図に示すように、上記各移相回路２
３１〜２３４は、移相量が異なる第１〜第５の５つのス
イッチドライン型移相器２３０ａ〜２３０ｅから構成さ
れている。ここで、上記移相量は、各移相器にてマイク
ロ波の位相を変化させたときの、位相変化の前後におけ
る移相器出力の位相差である。なお、図中、２３ａ，２
３ｂは移相回路の入力端子，出力端子である。

【０００７】ここで、上記第１の移相器２３０ａは、電
気長がλ／３２（λは伝搬するマイクロ波の波長）だけ
異なる第１，第２の伝送線路１３，１４と、該両伝送線
路の一方の入力端を選択する入力側スイッチ１１と、該
両伝送線路の一方の出力端を選択する出力側スイッチ１
２とから構成されている。また、第２〜第５の移相器２
３０ｂ〜２３０ｅも、上記第１の移相器２３０ａとほぼ
同様な構成となっている。ただし、上記第２の移相器２
３０ｂでは、第１の伝送線路と第２の伝送線路との電気
長の差がλ／１６、上記第３の移相器２３０ｃでは、第
１の伝送線路と第２の伝送線路との電気長の差がλ／
８、上記第４の移相器２３０ｄでは、第１の伝送線路と
第２の伝送線路との電気長の差がλ／４、上記第５の移
相器２３０ｅでは、第１の伝送線路と第２の伝送線路と
の電気長の差がλ／２となっている。

【０００８】また、各移相器の入力側及び出力側スイッ
チ１１，１２は、上記各移相回路の制御信号としてのス
イッチ制御信号Ｐｃａ〜Ｐｃｅにより切替制御されるよ
うになっている。

【０００９】このような構成の移相回路では、１１．２
５°〜３４８．７５°の範囲にわたって、上記５ビット
の制御信号により１１．２５°毎にマイクロ波入力の位
相を変化させることができる。

【００１０】図１１(a) は上記スイッチドライン型移相
器の詳細な構成を示す。なお、上記第１〜第５の移相器
２３０ａ〜２３０ｅは、図１４で説明したように、移相
量のみ異なる構成となっているので、図１１(a) では、
説明の都合上、各移相器２３０ａ〜２３０ｅを区別せず
に移相器２３０とする。

【００１１】上記移相器２３０は、高周波入力端子（Ｒ
Ｆ入力端子）２と第１の伝送線路１３の入力端との間に
接続された第１の入力側ＦＥＴ素子５０ａと、上記ＲＦ
入力端子２と第２の伝送線路１４の入力端との間に接続
された第２の入力側ＦＥＴ素子５０ｃとからなる入力側
スイッチ１１を有する。また上記移相器２３０は、高周
波出力端子（ＲＦ出力端子）３と第１の伝送線路１３の
出力端との間に接続された第１の出力側ＦＥＴ素子５０
ｂと、該ＲＦ出力端子３と第２の伝送線路１４の出力端
との間に接続された第２の出力側ＦＥＴ素子５０ｄとか
らなる出力側スイッチ１２を有している。

【００１２】ここで、上記移相器を構成する各素子は、
ＭＭＩＣ（マイクロ波モノリシックＩＣ）の基板上に形
成されるため、上記スイッチＦＥＴ素子としてはＧａＡ
ｓＭＥＳＦＥＴが用いられる。また、上記各スイッチＦ
ＥＴ素子５０ａ〜５０ｄのソース及びドレインに印加さ
れるバイアス電圧は、外部システム（フェーズドアレイ
アンテナの制御回路）の電源の制約からその電源電圧
（５Ｖ）が印加されている。なお、上記基板上に形成さ
れるＦＥＴ素子では、そのソース，ドレイン間には実質
的にインダクタＬが存在することとなるため、図１１に
示すように、上記移相器を構成する４つのスイッチＦＥ
Ｔ素子のうちの１つ（ここではスイッチＦＥＴ素子５０
ｄ）のソースにバイアス抵抗１を介して上記システムの
電源電圧（５Ｖ）を印加することにより、上記各スイッ
チＦＥＴ素子のソース，ドレインの電位を５Ｖに設定し
ている。

【００１３】そして、上記従来の移相器２３０では、各
スイッチＦＥＴ素子のゲート端子５ａ〜５ｄには、該Ｆ
ＥＴ素子をオン状態とするオン電位として５Ｖを、該Ｆ
ＥＴ素子をオフ状態とするオフ電位として０Ｖを印加す
るようにしている。

【００１４】次に動作について説明する。このような構
成のフェーズドアレイアンテナ２００では、信号源２６
０で発生されたマイクロ波信号が各方向性結合器２５１
〜２５４を介して各移相回路２３１〜２３４に供給され
ると、マイクロ波信号は、各移相回路にて所定の移相量
だけ位相を進めたりあるいは遅らせたりする処理が施さ
れて、各増幅器２２１〜２２４に供給される。そして各
増幅器にて増幅されたマイクロ波信号は、各アンテナ素
子２１１〜２１４から空中に放射される。

【００１５】このとき、上記アンテナ２００から放射さ
れるマイクロ波の進行方向は、各アンテナ素子からの放
射される複数のマイクロ波の同一位相点を含む波面Ｗに
垂直な方向Ｄとなる。つまりアンテナ２００からはマイ
クロ波が方向Ｄに向けて放射される。このマイクロ波の
放射方向Ｄは、上記各移相回路２３１〜２３４にて制御
信号Ｐｃ１〜Ｐｃ４により設定された移相量に応じた方
向となる。

【００１６】また、上記フェーズドアレイアンテナ２０
０には、目標物にて反射されて上記方向Ｄから戻ってく
る放射電波のみが入射する。この入射電波は、各アンテ
ナ素子２１１〜２１４を介して各増幅器２２１〜２２４
に供給され、各増幅器で増幅された入射電波は、方向性
結合器２５１〜２５４を介して受信装置２７０に供給さ
れる。

【００１７】このようなマイクロ波の送受信動作にて、
上記各移相回路２３１〜２３４の各々を構成する移相器
２３０ａ〜２３０ｅの移相量を上記制御回路２４０から
の制御信号Ｐｃ１〜Ｐｃ４により制御することにより、
上記フェーズドアレイアンテナ２００から出射あるいは
入射される電波の方向Ｄを所定の範囲にわたって変化さ
せて、フェーズドアレイアンテナ２００におけるスキャ
ン動作を行うことができる。

【００１８】次に上記移相回路及びこれを構成する各移
相器の動作について説明する。上記各移相回路２３１〜
２３４では、これを構成する移相器２３０ａ〜２３０ｅ
での移相量が上記制御回路２４０により制御されてお
り、この状態で各移相回路２３１〜２３４の入力端子２
３ａにＲＦ信号（マイクロ波信号）が入力されると、各
移相回路の各移相器にて順次所定の移相量だけＲＦ信号
の位相が変化することとなる。この結果、各移相回路で
は、それぞれ第１〜第５の移相器に設定されている移相
量の合計分だけＲＦ信号の位相が変化する。

【００１９】ここで、上記移相器２３０における移相量
の設定，つまり移相量の切替は、入力側スイッチ１１及
び出力側スイッチ１２を切り替えることにより行われ
る。

【００２０】具体的には、ＲＦ入力端子２から入力され
たＲＦ信号はスイッチドライン型移相器２３０における
第１，第２の伝送線路１３，１４のいずれかを伝送して
ＲＦ出力端子３から出力される。この際、例えば、第１
の入力側スイッチＦＥＴ素子５０ａのゲート端子５ａ，
及び第１の出力側スイッチＦＥＴ素子５０ｂのゲート端
子５ｂに５Ｖを印加し、第２の入力側スイッチＦＥＴ素
子５０ｃのゲート端子５ｃ，及び第２の出力側スイッチ
ＦＥＴ素子５０ｄのゲート端子５ｄを０Ｖにすると、Ｒ
Ｆ信号は第１の伝送線路１３を通る。一方、上記第１の
入力側，出力側スイッチＦＥＴ素子のゲート端子５ａ，
５ｂへの印加電圧を０Ｖとし、第２の入力側，出力側ス
イッチＦＥＴ素子のゲート端子５ｃ，５ｄへの印加電圧
を５Ｖにすれば、ＲＦ信号は第２の伝送線路１４を通
る。

【００２１】従って、上記第１，第２の入力側スイッチ
ＦＥＴ素子及び第１，第２の出力側スイッチＦＥＴ素子
のゲート端子５ａ，５ｃ及び５ｂ，５ｄへの印加電圧
を、切り替えることにより、入力されるＲＦ信号の位相
を変化させることができる。

【００２２】

【発明が解決しようとする課題】ところが、上述したよ
うに従来のフェーズドアレイアンテナ２００では、その
移相回路を構成する各移相器には、システム（アレイア
ンテナの制御回路）側の電源電圧を移相器の制御電圧と
している。つまり、各移相器のバイアス端子，つまり移
相器を構成するスイッチＦＥＴ素子のゲート端子５ａ〜
５ｄへは、オン電圧として５Ｖを、オフ電圧として０Ｖ
を印加している。この場合、各スイッチＦＥＴ素子をオ
フ状態とするバイアス（オフ電圧）がそのピンチオフ電
圧（ソース及びドレイン間での動作電流の流れが遮断さ
れる電圧）に比べてかなり深い電位（０Ｖ）となる。な
お、ピンチオフ電圧は、一般的にはソース及びドレイン
に印加されている電圧より１Ｖ程度低い４Ｖである。

【００２３】このため、移相器における位相切り替え
時，つまり入力側及び出力側スイッチ１１，１２におけ
る第１，第２のスイッチＦＥＴ素子のオンオフの切替時
に、移相器出力における位相変化が遅延するという問題
が生ずる。

【００２４】例えば、図１２(a) は、図１１に示す移相
器２３０の出力における位相変化を示しており、図中、
Ｌ１３は、第１の伝送線路１３をマイクロ波入力が伝搬
するようスイッチＦＥＴ素子５０ａ〜５０ｄが制御され
たときの移相器出力の位相、Ｌ１４は第２の伝送線路１
４をマイクロ波入力が伝搬するようスイッチＦＥＴ素子
５０ａ〜５０ｄが制御されたときの移相器出力の位相、
ｔ１，ｔ２は、それぞれ移相器における伝送線路の切替
タイミングである。また、グラフＰｈ０は、理想的な移
相器出力の位相変化を、グラフＰｈ１は、実際の移相器
出力の位相変化を示している。

【００２５】この図から分かるように、実際の移相器で
は、その出力の位相が目標の位相になるまで、位相切替
タイミングから一定時間を要することが分かる。

【００２６】また、図１２(b) は、位相切替タイミング
における移相器の出力電力の変化を示しており、グラフ
Ｐｏｕｔ０は、上記切替タイミングｔ１からｔ２までの
移相器の出力電力の理想的な変化を示し、グラフＰｏｕ
ｔ１は、上記切替タイミングｔ１からｔ２までの移相器
の出力電力の実際の変化を示している。この図から、移
相器出力の位相切替わり時には、移相器の出力電力の立
ち上がりに遅延が生ずることが分かる。

【００２７】また、上記のように従来の移相器で、出力
位相の切替時に出力電力の立ち上がりの遅延が生ずるの
は、移相器を構成するスイッチＦＥＴ素子のゲートとソ
ース，ドレイン間に容量が存在することも原因となって
いる。

【００２８】さらに、上記のような移相器での位相切替
時の出力が遅延するという問題の他に、ＦＥＴ素子のピ
ンチオフ電圧は一般的にロット間やウェハ面内でばらつ
くので、移相器出力の遅延の程度もばらつくという問題
もある。

【００２９】なお、図１１(b) は、図１２(b) に示す移
相器の出力電圧の変化を測定する測定回路の構成を示し
ている。この測定回路３００は、上記移相器２３０の出
力端子３に、入力ノード３１と第１，第２の出力ノード
３２ａ，３２ｂを有する測定用スイッチ回路３００ａを
接続してなるものである。このスイッチ回路３００ａの
入力ノード３１は上記出力端子３に接続され、その第１
の出力ノード３２ａが測定端子３０１に接続され、第２
の出力ノード３２ｂは接地されている。またこのスイッ
チ回路３００ａは、上記移相器２３０のスイッチＦＥＴ
素子の制御信号Ｐｃにより制御される。つまり、上記ス
イッチ回路３００ａでは、上記移相器にて第２の伝送線
路１４をマイクロ波が伝搬する状態となったとき、上記
入力ノード３１が出力ノード３２ａにつながり、上記移
相器にて第１の伝送線路１３をマイクロ波が伝搬する状
態となったとき、入力ノード３１が出力ノード３２ｂに
つながるようになっている。従って、上記測定端子３０
１には、移相器２３０の第２の伝送線路１４を伝搬した
マイクロ波の電力が、移相器の出力電力として表れるこ
ととなる。

【００３０】この発明は上記のような問題点を解決する
ためになされるもので、位相切替時における出力電力の
立ち上がり遅延を抑制することができ、しかもＦＥＴ素
子のピンチオフ電圧がロット間やウェハ面内でばらつく
ことによる出力電力の立ち上がり遅延時間のばらつきを
低減することができるマイクロ波回路を得ることを目的
とする。

【００３１】

【課題を解決するための手段】この発明（請求項１）に
係るマイクロ波回路は、電気長の異なる複数の伝送線路
と、該複数の伝送線路のうちの対応するものに接続さ
れ、ゲートバイアスによりオンオフする複数のスイッチ
ＦＥＴ素子と、外部システムの電源電圧により形成され
た上記スイッチＦＥＴ素子の制御電圧に波形変換処理を
施して上記ゲートバイアスを生成する電圧波形変換手段
とを備え、マイクロ波入力信号が伝搬する伝送線路を上
記スイッチＦＥＴ素子のオンオフ制御により選択してマ
イクロ波入力信号の位相を変化させるものである。

【００３２】この発明（請求項２）は、請求項１記載の
マイクロ波回路において、上記電圧波形変換手段を、直
列接続の第１及び第２の分圧抵抗素子を有し、上記制御
電圧を該両分圧抵抗素子により分圧して上記ゲートバイ
アスを発生する構成とし、上記各分圧抵抗素子の抵抗値
を、上記スイッチＦＥＴ素子のソース及びドレインに上
記外部システムの電源電圧と同一の一定電位が印加され
た状態にて、該スイッチＦＥＴ素子のピンチオフ電圧
と、上記ゲートバイアスの、該スイッチＦＥＴ素子をオ
フ状態とするオフ電位との電位差が所定値となるよう設
定したものである。

【００３３】この発明（請求項３）は、請求項１記載の
マイクロ波回路において、上記電圧波形変換手段を、ダ
イオード接続のバイアスＦＥＴ素子とバイアス抵抗素子
とを直列に接続してなる直列接続体を有し、上記制御電
圧を該両素子により分圧して上記ゲートバイアスを発生
する構成とし、上記ゲートバイアスの、上記スイッチＦ
ＥＴ素子をオフ状態とするオフ電位を、該オフ電位と該
スイッチＦＥＴ素子のピンチオフ電圧との電位差が、プ
ロセスのばらつきによる該ピンチオフ電圧の変動分より
大きくなるよう設定したものである。

【００３４】この発明（請求項４）は、請求項２記載の
マイクロ波回路において、上記電圧波形変換手段を、上
記直列接続の第１，第２の分圧抵抗素子の接続点と、該
両分圧抵抗素子の、制御電圧が印加される端子との間に
並列に接続された、補助抵抗素子と容量素子とを直列接
続してなる補助回路を有する構成としたものである。

【００３５】この発明（請求項５）は、請求項３記載の
マイクロ波回路において、上記電圧波形変換手段を、イ
ンダクタ素子と補助抵抗素子とを直列接続してなる補助
回路を上記直列接続体に並列に接続し、該電圧波形変換
手段の出力である上記ゲートバイアスが、該スイッチＦ
ＥＴ素子をオフ状態とするオフ電位から、該スイッチＦ
ＥＴ素子をオン状態とするオン電位へ変化するとき、該
ゲートバイアスのオーバーシュートが生ずるよう構成し
たものである。

【００３６】この発明（請求項６）は、請求項５記載の
マイクロ波回路において、上記電圧波形変換手段を、上
記ゲートバイアスの、オーバーシュート部分の波形が、
該オーバーシュート部分の電位変化による上記スイッチ
ＦＥＴ素子の表面電荷の引き抜きに適した波形となるよ
う、該電圧波形変換手段を構成する素子の定数を設定し
たものである。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１〜図３は本発明の実施の形態１によ
る、移相器としてのマイクロ波回路を説明するための図
であり、図１は上記移相器の基本構成を示す図、図２
(a) は該移相器の構成，図２(b) は該移相器におけるバ
イアス調整回路の具体的構成，図２(c) はバイアス調整
回路の動作波形を示している。

【００３８】図において、１００は本実施の形態１の移
相器であり、これは、図１１に示す従来の移相器２３０
と同様、フェーズドアレイアンテナ２００の移相回路２
３１〜２３４を構成するものである。

【００３９】上記移相器１００は、従来の移相器２３０
と同様、電気長の異なる第１，第２の伝送線路１３，１
４と、該第１，第２の伝送線路１３の入力端に接続され
た第１，第２の入力側スイッチＦＥＴ素子５０ａ，５０
ｃと、該第１，第２の伝送線路１３の出力端に接続され
た第１，第２の出力側スイッチＦＥＴ素子５０ｂ，５０
ｄとを有している。ここでは、上記第１，第２の伝送線
路１３，１４及びスイッチＦＥＴ素子５０ａ〜５０ｄ
は、従来の移相器２３０と同一機能を有する移相器本体
４を構成している。なお、本実施の形態においても、従
来の移相器と同様、移相器１００における各スイッチＦ
ＥＴ素子５０ａ〜５０ｄのソース及びドレインには、５
Ｖを印加するようにしており、このため各スイッチＦＥ
Ｔ素子５０ａ〜５０ｄは、ゲートバイアスが５Ｖ付近に
達したときオン状態となり、ゲートバイアスが０Ｖにな
ると完全にオフ状態となるようになっている。

【００４０】そして、本実施の形態１の移相器１００
は、上記各スイッチＦＥＴ素子５０ａ〜５０ｄに対応す
るバイアス調整回路（電圧波形変換手段）１０１ａ〜１
０１ｄを有しており、各バイアス調整回路１０１ａ〜１
０１ｄは、外部システム（フェーズドアレイアンテナの
制御回路）の電源電圧により形成された各スイッチＦＥ
Ｔ素子５０ａ〜５０ｄの制御電圧をバイアス端子７ａ〜
７ｄに受け、該制御電圧に波形変換処理を施して該スイ
ッチＦＥＴ素子のゲートバイアスを発生する構成となっ
ている。

【００４１】上記バイアス調整回路１０１ａは、そのバ
イアス端子７ａと、上記スイッチＦＥＴ素子５０ａのゲ
ート端子５ａとの間に接続された第１の分圧抵抗素子１
１と、上記ゲート端子５ａと電源端子６との間に接続さ
れた第２の分圧抵抗素子１２とから構成されている。ま
た、その他のバイアス調整回路１０１ｂ〜１０１ｄも、
上記バイアス調整回路１０１ａと同様に、直列接続の第
１，第２の分圧抵抗素子１１，１２から構成されてお
り、第１の分圧抵抗素子１１の一端がバイアス端子７ｂ
〜７ｄに接続され、第２の分圧抵抗素子１２の一端が電
源端子６に接続され、両分圧抵抗素子１１，１２の他端
がそれぞれスイッチＦＥＴ素子５０ｂ〜５０ｄのゲート
端子５ｂ〜５ｄに接続されている。ここで、上記電源端
子６には５Ｖを印加するようにしている。

【００４２】次に図２(b) ，(c) を用いて、上記各バイ
アス調整回路１０１ａ〜１０１ｄの機能について詳しく
説明する。なお、上記各バイアス調整回路１０１ａ〜１
０１ｄは、全く同一の機能を有しているため、図２(b)
は、各回路を区別せずに、バイアス調整回路１０１とし
て説明する。図２(b) 中、５は上記各ゲート端子５ａ〜
５ｄに対応するゲート端子、７は上記各バイアス端子７
ａ〜７ｄに対応するバイアス端子であり、Ｒ１，Ｒ２は
それぞれ、第１，第２の分圧抵抗素子１１，１２の抵抗
値である。ここで、これらの抵抗値Ｒ１，Ｒ２は、Ｒ１
＝２．５ｋΩ、Ｒ２＝３．５ｋΩとしている。図２(c)
中、Ｖ０は上記外部システム（図１３に示すアンテナの
制御回路２４０）からバイアス調整回路１０１のバイア
ス端子７に供給されるスイッチＦＥＴ素子の制御電圧、
Ｖｇはバイアス調整回路１０１から各スイッチＦＥＴ素
子のゲート端子５に供給されるゲートバイアスである。

【００４３】つまり、本実施の形態１のバイアス調整回
路１０１は、移相器外部のシステム側からバイアス端子
７に供給されたスイッチＦＥＴ素子の制御電圧Ｖ０に波
形変換処理を施し、波形変換された制御電圧をゲートバ
イアスＶｇとして、上記スイッチＦＥＴ素子のゲート５
に印加する。このゲートバイアスは、スイッチＦＥＴ素
子をオン状態とするオンレベルが５Ｖ、スイッチＦＥＴ
素子をオフ状態とするオフレベルが、ピンチオフ電圧
（４Ｖ付近）よりやや低い電位（３Ｖ程度）となってい
る。このため、本実施の形態の移相器１００では、スイ
ッチＦＥＴ素子はゲートバイアスとして０Ｖが印加され
てオフするのではなく、ゲートバイアスとして３Ｖが印
加されてオフするようになっている。

【００４４】なお、本実施の形態においても、移相器を
構成する素子は、マイクロ波帯で動作するＭＭＩＣ（マ
イクロ波モノリシックＩＣ）上に構成されるため、ＦＥ
Ｔ素子としては、ＧａＡｓＭＥＳＦＥＴが用いられる。

【００４５】次に作用効果について説明する。このよう
な構成の実施の形態１の移相器１００では、上記バイア
ス端子７ａ〜７ｄにスイッチＦＥＴ素子５０ａ〜５０ｄ
の制御電圧Ｖ０が印加されると、上記バイアス調整回路
１０１ａ〜１０１ｄにより、オフレベルがピンチオフ電
圧よりやや低い電位となるゲートバイアスＶｇに変換さ
れて、上記移相器の各スイッチＦＥＴ素子５０ａ〜５０
ｄに印加される。言い換えると、本実施の形態では、各
スイッチＦＥＴ素子のゲートバイアスのオフレベルが従
来０Ｖであったものが、ピンチオフ電圧に比べて若干低
い（３Ｖ程度）となる。このため、スイッチＦＥＴ素子
のオフ状態からオン状態への状態遷移に要する時間が短
縮され、これにより切替速度が速くなる。

【００４６】例えば、図３は図１２(b) と同様、移相器
における位相切替タイミングｔ１〜ｔ２における、本実
施の形態の移相器の出力波形を示すものであり、図１１
(b)に示す測定回路３００と同様な構成の測定回路によ
り測定した結果を示している。Ｐｏｕｔ０は理想的な出
力波形、Ｐｏｕｔ２は、本実施の形態の移相器の出力波
形である。この図３から、従来の移相器２３０で位相切
替時に生じていた移相器出力の立ち上がり遅延（図１２
(b) 参照）が、改善されているのが分かる。

【００４７】このように本実施の形態１では、移相器に
おける位相切替時に生ずる移相器出力の立ち上がり遅延
を抑制することができる。

【００４８】実施の形態２．図４は本発明の実施の形態
２による、移相器としてのマイクロ波回路を説明するた
めの図であり、該移相器におけるバイアス調整回路の構
成を示している。図において、１０２は本実施の形態２
の移相器におけるバイアス調整回路であり、このバイア
ス調整回路１０２は、実施の形態１のバイアス調整回路
における第１の分圧抵抗素子１１に代えて、ダイオード
接続のバイアスＦＥＴ素子８を備えたものであり、その
他の構成は実施の形態１のバイアス調整回路１０１と全
く同一である。

【００４９】上記バイアスＦＥＴ素子８は、上記移相器
１００を構成する各スイッチＦＥＴ素子５０ａ〜５０ｄ
（図１参照）と同一プロセスにて形成される、該各スイ
ッチＦＥＴ素子と同一種類のＦＥＴ素子である。このバ
イアスＦＥＴ素子８は、製造プロセスのばらつきによる
上記スイッチＦＥＴ素子の特性変動により変化する移相
器の特性を、該バイアスＦＥＴ素子８における製造プロ
セスのばらつきによるオン抵抗Ｒｏｎの変動により補償
するばらつき補償回路を構成している。ここで、オン抵
抗値Ｒｏｎとしては、例えばゲート幅４００μｍに対し
て１０Ω程度としている。

【００５０】次に作用効果について説明する。この実施
の形態２においても、上記バイアス端子７に印加される
スイッチＦＥＴ素子の制御電圧Ｖ０は、上記バイアス調
整回路１０２により、オフレベルがピンチオフ電圧（４
Ｖ）よりやや低い電位（３Ｖ）となるゲートバイアスＶ
ｇに変換されて、上記移相器を構成する各スイッチＦＥ
Ｔ素子に印加されることとなる。

【００５１】このため移相器におけるスイッチＦＥＴ素
子のオフ状態からオン状態への状態遷移に要する時間が
短縮され、これにより、移相器における位相切替時に生
ずる移相器出力の立ち上がり遅延を抑制することができ
る効果がある。

【００５２】また、この実施の形態２では、移相器の製
造プロセスによる特性のばらつきを抑制できる効果があ
る。

【００５３】簡単に説明すると、プロセスのばらつきに
より、移相器本体を構成するスイッチＦＥＴ素子のピン
チオフ電圧は変化するが、バイアス調整回路１０２を構
成するバイアスＦＥＴ素子８と、上記移相器本体におけ
るスイッチＦＥＴ素子とは同じ種類のＦＥＴ素子である
ので、該バイアスＦＥＴ素子８のピンチオフ電圧の変動
と、上記スイッチＦＥＴ素子のピンチオフ電圧の変動と
はほぼ同じ程度となる。

【００５４】また、一般的にこれらのＦＥＴ素子のピン
チオフ電圧が深くなる，つまりピンチオフ電圧とソー
ス，ドレイン電圧との電位差が大きくなるにつれて、Ｆ
ＥＴ素子のオン抵抗（Ｒｏｎ）は小さくなる傾向があ
る。例えば、スイッチＦＥＴ素子のピンチオフ電圧が予
想しているものより深くなったとする。この場合、その
オン抵抗Ｒｏｎは予想値より小さくなるので、バイアス
ＦＥＴ素子のオン抵抗値Ｒｏｎと、第２の分圧抵抗素子
１２の抵抗値Ｒ２による分圧比が変化し、第２の分圧抵
抗素子１２にかかる電圧つまりゲートバイアスＶｇが大
きくなる。つまり、スイッチＦＥＴ素子のピンチオフ電
圧が深くなったことによる移相器の特性変動が、バイア
スＦＥＴ素子８のピンチオフ電圧が深くなることにより
補償されることとなる。

【００５５】このように本実施の形態２では、バイアス
調整回路を、その種類及び製造プロセスが同一である補
償用ＦＥＴ素子を含む構成としたので、移相器本体４を
構成するスイッチＦＥＴ素子のピンチオフ電圧が製造プ
ロセスの変動により変化しても、該スイッチＦＥＴ素子
のバイアス電圧を、これとピンチオフ電圧の差がほぼ一
定に保たれるよう補償用ＦＥＴ素子のオン抵抗が変化す
ることとなる。これによりオフ時のバイアスＶｇがピン
チオフ電圧より、ある一定の値だけ深い、望ましい状態
を、製造プロセス変動に拘わらず保持することが可能と
なり、移相器の製造歩留りを向上することができる。

【００５６】実施の形態３．図５は本発明の実施の形態
３による、移相器としてのマイクロ波回路を説明するた
めの図であり、図５(a) は、上記移相器を構成するバイ
アス調整回路を示している。

【００５７】図において、１０３は本実施の形態３の移
相器を構成するバイアス調整回路であり、このバイアス
調整回路１０３は、上記実施の形態１のバイアス調整回
路１０１における第１の抵抗素子１１と並列に接続され
たスピードアップ回路９を備えたものである。このスピ
ードアップ回路９は、容量素子９ａと抵抗素子９ｂとを
直列に接続してなる構成となっている。その他の構成
は、実施の形態１のバイアス調整回路１０１と同一であ
る。

【００５８】次に作用効果について説明する。一般には
スイッチＦＥＴ素子のゲート端子５と電源端子６との間
には、寄生容量Ｃ１が存在するため、図６(a) に示すよ
うに、制御電圧Ｖ０の変化に対する実際のゲートバイア
スＶｇｒの変化は、その理想的なゲートバイアスＶｇｉ
に比べて遅れることとなる。この結果、図６(b) に示す
ように、実際の移相器出力Ｐｏｕｔ３の変化は、理想的
な移相器出力Ｐｏｕｔ０の変化に対して遅れる。

【００５９】これに対し、本実施の形態３のバイアス調
整回路１０３は、図５(a) に示すようにスピードアップ
回路９を備えているため、このバイアス調整回路１０３
では、上記寄生容量Ｃ１を無視した場合、制御電圧Ｖ０
がレベル変化したとき、該回路１０３の出力Ｖ１は、図
６(c) に示すように、レベル変化前のレベルから、制御
電圧のレベル変化分（５Ｖ）に相当する電位差だけ変化
することとなる。実際は、上記ゲート端子に寄生容量Ｃ
１が存在するので、この出力Ｖ１の急峻な変化が、実際
のゲート端子に付く寄生容量Ｃ１の影響を打ち消すこと
となる。これにより、寄生容量Ｃ１に起因するゲートバ
イアスＶｇｒの変化の遅れが低減され、位相切替時ｔ
１，ｔ２における移相器出力の変化を、理想的なものに
近づけることができる。

【００６０】なお、上記実施の形態３では、実施の形態
１のバイアス調整回路１０１の第１の分圧抵抗素子１１
にスピードアップ回路９を接続したものを示したが、ス
ピードアップ回路９は、図５(b) に示すように、実施の
形態２のバイアス調整回路１０２におけるばらつき補償
回路を構成するバイアスＦＥＴ素子８に接続してもよ
い。

【００６１】実施の形態４．図７は本発明の実施の形態
４による、移相器としてのマイクロ波回路を説明するた
めの図であり、上記移相器を構成するバイアス調整回路
を示している。

【００６２】図において、１０４は本実施の形態４の移
相器を構成するバイアス調整回路であり、このバイアス
調整回路１０４は、上記実施の形態３のバイアス調整回
路１０３の電源端子６とバイアス端子７との間に、抵抗
素子１０ａを介してリンギングインダクタ１０を接続し
たものである。その他の構成は、実施の形態３のバイア
ス調整回路１０３と同一である。

【００６３】次に作用効果について説明する。一般的に
ＦＥＴ素子のソース，ドレイン間抵抗の特性は、図８
(a) に示すように、ソース，ドレイン間抵抗Ｒｓｄがゲ
ートバイアスＶｇの切替タイミングｔ１から所定時間遅
れて切り替わる特性となっている。この原因の１つとし
て、ＦＥＴ素子のゲート電極付近に存在する表面負電荷
の影響が考えられる。

【００６４】例えば、図８(a) に示すように、ゲートバ
イアスＶｇがオフレベルからオンレベルに変化する場
合、図８(b) ，(c) に示すように、空乏層の縮まりの度
合いがゲートバイアスＶｇの変化に比べて遅れる。図８
(b) はゲートバイアスがオフレベルである時のＦＥＴ素
子のゲート付近に存在する表面電荷５３の密度及び空乏
層５２の拡がりを示しており、図８(c) は、ゲートバイ
アスがオフレベルからオンレベルに変化した直後におけ
る、ＦＥＴ素子のゲート付近に存在する表面電荷５３の
密度及び空乏層５２の拡がりを示している。これらの図
８(b) ，(c) から分かるように、ゲートバイアスＶｇの
変化後、表面電荷５３が完全に抜けるまでは空乏層５２
は完全に消失せず、このため、制御電圧Ｖ０の波形とほ
ぼ同様な波形を持つゲートバイアスＶｇによりスイッチ
ＦＥＴ素子をオンオフ制御した場合、制御電圧Ｖ０の変
化に対してソース，ドレイン間抵抗Ｒｓｄの変化が遅れ
ることとなる。

【００６５】このように、ソース・ドレイン間抵抗Ｒｓ
ｄの変化が制御電圧Ｖ０の変化に比べて遅れることか
ら、実際の移相器出力Ｐｏｕｔ４の変化もやはり、図９
に示すように、制御電圧Ｖ０の変化に対応した理想的な
移相器出力Ｐｏｕｔ０の変化に比べて遅れる。

【００６６】本実施の形態４の移相器におけるバイアス
調整回路１０４は、このような問題に対する対策を講じ
たものである。つまり、本実施の形態７のバイアス調整
回路１０４では、第１，第２の分圧抵抗素子１１，１２
と並列にリンギングインダクタ１０を接続している。こ
のため、バイアス端子７に入力された制御電圧Ｖ０は、
バイアス調整回路１０４にて図１０(a) に示すような、
そのピーク値が制御電圧Ｖ０の最大値（５Ｖ）をはるか
に超えた鋭いバルス状立ち上がり部（オーバーシュート
部）を有するゲートバイアスＶｇ４に変換されることと
なる。

【００６７】このようなオーバーシュート部を有するゲ
ートバイアスＶｇ４をＦＥＴ素子に印加するようにした
場合、制御電圧Ｖ０が変化したとき、ゲートバイアスＶ
ｇ４は制御電圧の変化に比べて遙かに急峻な変化をする
こととなり、この急峻なゲートバイアスの変化により、
ゲート付近の表面負電荷の引き抜きが効果的に行われ、
ソース，ドレイン間抵抗Ｒｓｄの変化は図１０(b) に示
すように制御電圧Ｖ０の変化に対応したものとなる。つ
まり、制御電圧Ｖ０の変化に対してソース，ドレイン間
抵抗Ｒｓｄの変化が表面電荷の影響により遅れるのを抑
制することができる。この結果、移相器出力の変化が制
御電圧の変化に対して遅れるのを抑制することができ
る。

【００６８】また、本実施の形態４では、バイアス調整
回路１０４を構成する素子の定数を、上記オーバーシュ
ート部の波形が、該オーバーシュート部分の電位変化に
よる上記ＦＥＴ素子の表面負電荷の引き抜きに適した波
形となるよう設定することにより、移相器の出力波形
を、上記制御電圧Ｖ０の変化に対応した理想的な出力波
形とすることができる。

【００６９】

【発明の効果】以上のようにこの発明（請求項１）に係
るマイクロ波回路によれば、電気長の異なる複数の伝送
線路と、そのオン状態とオフ状態の切り替わりにより、
マイクロ波入力を伝搬させる伝送線路を選択する、各伝
送線路に対応するスイッチＦＥＴ素子とを備えるととも
に、外部システムの電源電圧により形成された上記スイ
ッチＦＥＴ素子の制御電圧に波形変換処理を施して、上
記スイッチＦＥＴ素子のゲートバイアスを生成する電圧
波形変換手段を備えたので、システム側の電源の都合に
より、移相量を切り替えるスイッチＦＥＴ素子の制御電
圧が制限される場合であっても、該ＦＥＴ素子のオフレ
ベル（オフ時のゲート電圧）をピンチオフ電圧に近い電
位に設定することができ、これによりオフレベルがピン
チオフ電圧に比べて深いことによる移相器出力の立ち上
がり遅延を抑制することができる。

【００７０】この発明（請求項２）によれば、請求項１
記載のマイクロ波回路において、上記電圧波形変換手段
を、直列接続の第１，第２の分圧抵抗素子を有し、上記
制御電圧を該両抵抗素子により分圧して上記ゲートバイ
アスを発生する構成としたので、抵抗素子のみからなる
簡単な回路構成により電圧波形変換手段を実現すること
ができる。

【００７１】この発明（請求項３）によれば、請求項２
記載のマイクロ波回路において、上記電圧波形変換手段
を、ダイオード接続のバイアスＦＥＴ素子とバイアス抵
抗素子とを直列に接続してなる直列接続体を有し、上記
制御電圧を上記両素子により分圧してゲートバイアスを
発生する構成としたので、上記スイッチＦＥＴ素子のピ
ンチオフ電圧が製造プロセスのばらつきにより変動して
も、この変動による該スイッチＦＥＴ素子のゲートバイ
アスとピンチオフ電圧との電位差の変動が、上記製造プ
ロセスのばらつきによるバイアスＦＥＴ素子のオン抵抗
の変動により抑制されることとなる。これにより上記ス
イッチＦＥＴ素子のオフバイアスがピンチオフ電圧より
一定値だけ深い望ましい状態を、製造プロセスのばらつ
きに拘わらず維持することができ、移相器としてのマイ
クロ波回路の製造歩留りを向上することができる。

【００７２】この発明（請求項４）によれば、請求項２
記載のマイクロ波回路において、上記直列接続の第１，
第２の分圧抵抗素子の接続点と、該両分圧抵抗素子の、
制御電圧が印加される端子との間に並列に接続された、
補助抵抗素子と補助容量素子とを直列に接続してなる補
助回路を備えたので、上記ゲートバイアスのオンレベル
とオフレベルとの差電圧が、制御電圧のオンレベルとオ
フレベルとの差電圧より小さくなるようゲートバイアス
の波形変換処理を行った場合でも、ゲートバイアスのレ
ベル切替時には、ゲートバイアスは容量素子によって一
時的に制御電圧の差電圧だけ変化することとなる。これ
によりスイッチＦＥＴ素子のゲートに付く容量成分によ
るゲートバイアスの立ち上がり遅延を低減することがで
きる。

【００７３】この発明（請求項５）によれば、請求項３
記載のマイクロ波回路において、インダクタ素子と抵抗
素子とを直列に接続してなる補助回路を、上記バイアス
ＦＥＴ素子とバイアス抵抗素子の直列接続体に並列に接
続し、上記ゲートバイアスがオフ電位からオン電位へ変
化するとき、該ゲートバイアスのオーバーシュートが生
ずるようにしたので、ゲートバイアスのレベル切替時に
は、ゲートバイアスは上記インダクタ素子により鋭いパ
ルス状に立ち上がることとなり、これによりゲートバイ
アスの変化に対するスイッチＦＥＴ素子のソース，ドレ
イン間抵抗の変化の遅れを小さくすることができる。

【００７４】この発明（請求項６）によれば、請求項５
記載のマイクロ波回路において、上記ゲートバイアスの
オーバーシュート部分の波形が、この部分の電位変化に
よる上記スイッチＦＥＴ素子の表面電荷の引き抜きに適
した波形となるよう、電圧波形変換手段を構成する素子
の定数を設定したので、移相器としての出力電力波形
を、上記スイッチＦＥＴ素子のゲートバイアスの変化に
対応した理想的なものとすることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１による、移相器として
のマイクロ波回路の概略構成を示す図である。

【図２】上記実施の形態１の移相器を説明するための図
であり、図(a) は該移相器の構成，図(b) は該移相器に
おけるバイアス調整回路の具体的構成，図(c) はバイア
ス調整回路の動作波形を示している。

【図３】上記実施の形態１の移相器の出力波形を示す図
である。

【図４】本発明の実施の形態２による、移相器としての
マイクロ波回路を説明するための図であり、該移相器を
構成するバイアス調整回路を示している。

【図５】本発明の実施の形態３による、移相器としての
マイクロ波回路を説明するための図であり、図(a) は該
移相器におけるバイアス調整回路、図(b) はその変形例
によるバイアス調整回路を示している。

【図６】上記実施の形態３の移相器の出力波形（図(b)
），移相器におけるバイアス調整回路の出力変化の遅
れ（図(a) ）、該出力変化の遅れの改善（図(c) ）を示
す図である。

【図７】本発明の実施の形態４による、移相器としての
マイクロ波回路を説明するための図であり、該移相器に
おけるバイアス調整回路を示している。

【図８】上記実施の形態４の移相器におけるスイッチＦ
ＥＴ素子の動作波形（図(a) ）及び該スイッチＦＥＴ素
子の空乏層の変化（図(b) ，(c) ）を示す図である。

【図９】上記実施の形態４の移相器におけるバイアス調
整回路の出力波形を示す図である。

【図１０】上記実施の形態４の移相器におけるバイアス
調整回路の出力波形（図(a) ）、及び該移相器における
スイッチＦＥＴ素子のソース，ドレイン間抵抗の変化
（図(b) ）を示す図である。

【図１１】従来の移相器の説明図であり、図(a) は移相
器の回路構成、図(b) は移相器の出力出力波形の測定回
路を示している。

【図１２】従来の移相器の動作を説明するための波形図
であり、図(a) は移相器出力の位相変化、図(b) は移相
器の出力電力波形を示している。

【図１３】従来のフェーズドアレイアンテナを説明する
ための図である。

【図１４】従来のフェーズドアレイアンテナを構成する
移相回路を示す図である。

【符号の説明】

２ ＲＦ入力端子、３ ＲＦ出力端子、５ａ〜５ｄ ゲ
ート端子、６ つり上げ電源端子、７ａ〜７ｄ バイア
ス端子、８ ばらつき補償回路、９ スピードアップ回
路、１０ リンギングインダクタ、１１，１２ 第１，
第２の分圧抵抗素子、１３，１４ 第１，第２の伝送線
路、５０ａ〜５０ｄ スイッチＦＥＴ素子、１００，２
３０，２３０ａ，２３０ｄ 移相器、１０１〜１０４
バイアス調整回路、２００ フェーズドアレイアンテ
ナ、２１１〜２１４ アンテナ素子、２３１〜２３４
移相回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気長の異なる複数の伝送線路と、 該複数の伝送線路のうちの対応するものに接続され、ゲ
   ートバイアスによりオンオフする複数のスイッチＦＥＴ
   素子と、 外部システムの電源電圧により形成された上記スイッチ
   ＦＥＴ素子の制御電圧に波形変換処理を施して上記ゲー
   トバイアスを生成する電圧波形変換手段とを備え、 マイクロ波入力信号が伝搬する伝送線路を上記スイッチ
   ＦＥＴ素子のオンオフ制御により選択してマイクロ波入
   力信号の位相を変化させることを特徴とするマイクロ波
   回路。
2. 【請求項２】 請求項１記載のマイクロ波回路におい
   て、 上記電圧波形変換手段は、 直列接続の第１及び第２の分圧抵抗素子を有し、上記制
   御電圧を該両分圧抵抗素子により分圧して上記ゲートバ
   イアスを発生する構成としたものであり、 上記各分圧抵抗素子の抵抗値は、上記スイッチＦＥＴ素
   子のソース及びドレインに上記外部システムの電源電圧
   と同一の一定電位が印加された状態にて、該スイッチＦ
   ＥＴ素子のピンチオフ電圧と、上記ゲートバイアスの、
   該スイッチＦＥＴ素子をオフ状態とするオフ電位との電
   位差が所定値となるよう設定されていることを特徴とす
   るマイクロ波回路。
3. 【請求項３】 請求項１記載のマイクロ波回路におい
   て、 上記電圧波形変換手段は、 ダイオード接続のバイアスＦＥＴ素子とバイアス抵抗素
   子とを直列に接続してなる直列接続体を有し、上記制御
   電圧を該両素子により分圧して上記ゲートバイアスを発
   生する構成としたものであり、 上記ゲートバイアスの、上記スイッチＦＥＴ素子をオフ
   状態とするオフ電位は、該オフ電位と該スイッチＦＥＴ
   素子のピンチオフ電圧との電位差が、プロセスのばらつ
   きによる該ピンチオフ電圧の変動分より大きくなるよう
   設定されていることを特徴とするマイクロ波回路。
4. 【請求項４】 請求項２記載のマイクロ波回路におい
   て、 上記電圧波形変換手段は、 上記直列接続の第１，第２の分圧抵抗素子の接続点と、
   該両分圧抵抗素子の、制御電圧が印加される端子との間
   に並列に接続された、補助抵抗素子と容量素子とを直列
   接続してなる補助回路を有することを特徴とするマイク
   ロ波回路。
5. 【請求項５】 請求項３記載のマイクロ波回路におい
   て、 上記電圧波形変換手段は、 インダクタ素子と補助抵抗素子とを直列接続してなる補
   助回路を上記直列接続体に並列に接続し、該電圧波形変
   換手段の出力である上記ゲートバイアスが、該スイッチ
   ＦＥＴ素子をオフ状態とするオフ電位から、該スイッチ
   ＦＥＴ素子をオン状態とするオン電位へ変化するとき、
   該ゲートバイアスのオーバーシュートが生ずるよう構成
   したことを特徴とするマイクロ波回路。
6. 【請求項６】 請求項５記載のマイクロ波回路におい
   て、 上記電圧波形変換手段は、上記ゲートバイアスの、オー
   バーシュート部分の波形が、該オーバーシュート部分の
   電位変化による上記スイッチＦＥＴ素子の表面電荷の引
   き抜きに適した波形となるよう、該電圧波形変換手段を
   構成する素子の定数を設定したものであることを特徴と
   するマイクロ波回路。