WO2001082367A1 - Circuit integre et procede de fabrication - Google Patents

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WO2001082367A1
WO2001082367A1 PCT/JP2001/002710 JP0102710W WO0182367A1 WO 2001082367 A1 WO2001082367 A1 WO 2001082367A1 JP 0102710 W JP0102710 W JP 0102710W WO 0182367 A1 WO0182367 A1 WO 0182367A1
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integrated circuit
circuit device
semiconductor integrated
substrate
main surface
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PCT/JP2001/002710
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Masaharu Kubo
Ichiro Anjo
Akira Nagai
Osamu Kubo
Hiromi Abe
Hitoshi Akamine
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Hitachi, Ltd.
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    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device in which a part of an integrated circuit and another part are formed on different substrates.
  • LSI has realized high integration of circuits and reduction of chip size by pushing scaling (shrinking) depending on the progress of semiconductor lithography.
  • An object of the present invention is to provide a technique for improving the production yield of SI.
  • Another object of the present invention is to provide a technique for shortening the development period (TAT) of LSI.
  • Another object of the present invention is to provide a technique for reducing the manufacturing cost of LSI.
  • a semiconductor integrated circuit device of the present invention has an integrated circuit including a plurality of semiconductor elements and a plurality of wirings formed in a plurality of wiring layers,
  • a part of the integrated circuit is formed on a main surface of a first substrate; another part of the integrated circuit is formed on a main surface of a second substrate;
  • the first substrate and the second substrate are arranged with their main surfaces facing each other, and a part and another part of the integrated circuit are a plurality of integrated circuits formed on the main surface of the first substrate. Are electrically connected via a first connection terminal of the second substrate and a plurality of second connection terminals formed on the main surface of the second substrate.
  • the method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
  • FIG. 1 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view of a main part of a glass substrate showing a part of the semiconductor integrated circuit device shown in FIG.
  • FIG. 3 is a cross-sectional view of a main part of a silicon substrate showing another part of the semiconductor integrated circuit device shown in FIG.
  • 4 (a) to 4 (c) are cross-sectional views of essential parts of a silicon substrate showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIGS. 5 (a) and 5 (b) are cross-sectional views of essential parts of a silicon substrate showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 6A is a plan view of a glass plate showing a method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention
  • FIG. 6B is a sectional view of the same.
  • FIG. 7 (a) to 7 (e) are cross-sectional views of a main part of a glass plate showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 8 is a fragmentary cross-sectional view of a glass plate, illustrating the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 9A is a diagram conceptually illustrating a method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention
  • FIG. 9B is a diagram conceptually illustrating a conventional manufacturing method
  • FIG. 10 is a cross-sectional view of a main part of a glass plate, illustrating the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a main part of a glass plate, illustrating the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of a main part of a glass plate, illustrating the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 13 shows a method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention. It is principal part sectional drawing of a glass plate.
  • FIG. 14 is a fragmentary cross-sectional view of a glass plate, illustrating the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 15 is a plan view of a glass plate showing a method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 16 is a fragmentary cross-sectional view of a glass plate, illustrating the method of manufacturing the semiconductor integrated circuit device according to the embodiment 2 of the present invention.
  • FIGS. 7 (a) and 7 (b) are cross-sectional views of a main part of a glass plate, illustrating a method of manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIGS. 8 (a) and 8 (b) are cross-sectional views of main parts of a glass plate, illustrating a method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing a state where the semiconductor integrated circuit device according to the first embodiment of the present invention is sealed in a package.
  • FIG. 20 is a cross-sectional view showing a state where the semiconductor integrated circuit device according to the first embodiment of the present invention is sealed in a package.
  • FIG. 21 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 22 is an explanatory diagram illustrating an example of the static eliminator used in the present invention.
  • FIG. 23 is an explanatory view showing another example of the static eliminator used in the present invention.
  • FIG. 24 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device according to Embodiment 3 of the present invention.
  • FIG. 25 is a cross-sectional view of a main part of a silicon substrate showing a part of the semiconductor integrated circuit device shown in FIG.
  • FIG. 26 is a fragmentary cross-sectional view of a glass substrate showing another portion of the semiconductor integrated circuit device shown in FIG.
  • FIGS. 27A and 27B are diagrams conceptually showing a method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention
  • FIG. 27B is a diagram conceptually showing a conventional manufacturing method. It is.
  • FIG. 28 shows a semiconductor integrated circuit device according to Embodiment 3 of the present invention sealed in a package. It is sectional drawing which shows the state which stopped.
  • FIG. 29 is a fragmentary cross-sectional view showing a semiconductor integrated circuit device according to Embodiment 4 of the present invention.
  • FIG. 30 is a cross-sectional view of a main part of a silicon substrate showing a part of the semiconductor integrated circuit device shown in FIG.
  • FIG. 31 is a fragmentary cross-sectional view of a glass substrate showing another portion of the semiconductor integrated circuit device shown in FIG.
  • FIG. 32 is a schematic plan view of a semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 33 is a cross-sectional view taken along line A—A of FIG.
  • FIG. 34 is a diagram showing a design flowchart of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 35 is a view conceptually showing a method of manufacturing the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 36 is a view showing a manufacturing flowchart of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 37 is a plan view showing an example of the input / output circuit of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 38 is an explanatory diagram of a protection circuit formed in the input / output circuit shown in FIG.
  • FIG. 39 is a plan view showing another example of the input / output circuit of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 40 is a cross-sectional view of a principal part showing a semiconductor integrated circuit device according to another embodiment of the present invention.
  • Embodiment 1 The semiconductor integrated circuit device of the present embodiment is, for example, a CM0S logic LSI having seven-layer wiring, and FIG. 1 is a cross-sectional view showing a main part thereof. Here, the case where the number of wiring layers is seven will be described. The number of wiring layers is not limited to seven.
  • a p-type well 2 and an n-type well 3 are formed on a main surface of a p-type silicon substrate 1 made of single-crystal silicon having a specific resistance of about 1 ⁇ .
  • Element isolation grooves 4 are formed in the element isolation regions of the p-type well 2 and the ⁇ -type well 3.
  • a plurality of ⁇ -channel MISFETs (Metal Insulator Semiconductor Field Effect Transistors) Q n are formed in the active region of the ⁇ -type well 2, and a plurality of p-channel MIS FETs Qp are formed in the active region of the n-type well 3. It is formed.
  • the n-channel type MIS FETQn mainly includes a gate oxide film 5, a gate electrode 6, and an n-type semiconductor region (source and drain) 7, and the p-channel type MIS FETQp mainly includes a gate oxide film. It comprises a film 5, a gate electrode 6, and a P-type semiconductor region (source, drain) 8.
  • the first layer wiring 11, the second layer wiring 12, the third layer wiring 13, the fourth layer wiring 14, The fifth layer wiring 15, the sixth layer wiring 16 and the seventh layer wiring 17 are formed.
  • These seven-layer wirings 11 to 17 are made of a metal such as AI (aluminum) alloy, Cu (copper), or W (tungsten), for example.
  • AI aluminum
  • Cu copper
  • W tungsten
  • the sixth layer wiring 16 and the seventh layer wiring mainly constitute the power supply wiring and the ground (GND) wiring.
  • the first-layer wiring 11 passes through the through-holes 10 formed in the interlayer insulating film 9 made of silicon oxide or the like to form the n-channel type MISF ETQn or the p-channel type MISFETQ p Is electrically connected to
  • the first-layer wiring 11 to the third-layer wiring 3 are electrically connected to each other through through holes 10 formed in the interlayer insulating film 9.
  • a plurality of microbumps (connection terminals) 2 OA are formed on the insulating film 19 covering the third-layer wiring 13.
  • These micro-bumps 2OA are composed of Au bumps or Sn bumps having a diameter of about 5 to 100 Aim, for example. It is electrically connected to the third layer wiring 13 through an opening (not shown) formed in 19.
  • Each of the plurality of micro-bumps 2OA is bonded to a micro-bump (connection terminal) 20B formed of an Au bump or a Sn bump having a diameter of about 5 to 1 O Om.
  • These microbumps 20B are electrically connected to the fourth-layer wirings 14 through openings (not shown) formed in the insulating film 19. That is, the third layer wiring 13 and the fourth layer wiring 14 are electrically connected via the micro bumps 20A and 20B.
  • the fourth-layer wiring 14 to the seventh-layer wiring 17 are electrically connected to each other through through holes 8 formed in the interlayer insulating film 9.
  • the fourth-layer wiring ⁇ 4 to the seventh-layer wiring 17 have larger line widths and wiring intervals than the lower first-layer wiring 11 to the third-layer wiring 13; for example, the first-layer wirings 11 to The line width and spacing of the third-layer wirings 13 are about 0.1 Atm to 1 tm, respectively, whereas the line widths and spacings of the fourth-layer wirings 14 to 7 are respectively It is about 1.0 m to 3 O / ⁇ rn.
  • the diameter of the through hole 18 connecting the fourth layer wiring 14 to the seventh layer wiring 17 is n-channel MIS FETQn (or p-channel MIS FETQp) and the first layer wiring ⁇ 1 Are larger than the diameter of the through hole 10 for connecting the first and third through wirings 13 to each other.
  • a glass substrate 30 is disposed above the seventh-layer wiring 17, which is the uppermost layer wiring.
  • a plurality of bump electrodes 31 constituting external connection terminals of the CMOS logic LSI are formed. These bump electrodes 31 are electrically connected to the seventh-layer wiring 17 through through holes 32 formed in the glass substrate 30.
  • the bump electrode 31 is made of solder or the like having a lower melting point than the micro bumps 20A and 20B electrically connecting the third layer wiring 13 and the fourth layer wiring 14 to each other. , 2 OB, for example, several hundreds / im.
  • the number of the bump electrodes 31 is smaller than the number of the micro bumps 20A and 2OB that electrically connect the third-layer wiring 13 and the fourth-layer wiring 14 to each other.
  • FIG. 2 shows the n-channel MLS FETQn and p-channel MISF described above.
  • FIG. 3 is a cross-sectional view of a main part showing a portion where the n-channel type MISF ETQ n, the p-channel type MISFETQ p, and the first to third layer wirings 11 to 13 are formed. As shown in FIGS.
  • the CMOS logic SI is composed of n-channel type MISF ETQn, p-channel type MISFETQ p and first-layer wiring 11 to third-layer wiring 13 which are part of a silicon substrate.
  • the fourth layer wiring 14 to the seventh layer wiring 17 as another part are formed on the main surface of a glass substrate 30 different from the silicon substrate 1.
  • a plurality of micro-bumps 2OA formed on the uppermost portion of the silicon substrate 1 and a plurality of micro-bumps 20B formed on the uppermost portion of the glass substrate 30 are overlapped as shown in FIG. By being electrically connected to each other, the entire CMOS logic LSI is configured.
  • the alignment between the micro bumps 2 OA formed on the silicon substrate 1 and the micro bumps 20 B formed on the glass substrate 30 is performed by aligning the alignment mark 22 formed on the silicon substrate 1 with the glass substrate 30. This is done using the alignment mark 33.
  • the alignment mark 22 of the silicon substrate 1 is made of a wiring material, and is formed at the same time, for example, in the step of forming the third-layer wiring 13.
  • the alignment mark 33 of the glass substrate 30 is also made of a wiring material, and is formed at the same time as, for example, the step of forming the seventh-layer wiring 17.
  • connection the alignment mark 22 and the alignment mark 33 On the straight line, wiring (in order to allow the two alignment marks 22 and 33 to be simultaneously visible and visible from the back side of the glass substrate 30) Fourth layer wiring 14 to sixth layer wiring 16) are not formed. In addition, an opening 34 is formed on the back surface of the glass substrate 30 to make the alignment marks 22 and 33 easily visible. The opening 34 is formed simultaneously with the step of forming the through-hole 32 in the glass substrate 30.
  • CMOS logic LSI of this embodiment As described above, a part of the CMOS logic LSI of this embodiment (the n-channel type MISF ETQ n, the p-channel type MISF ETQ p, and the first layer wiring 11 1 To the third layer wiring 13) and the glass substrate 30 on which another part (the fourth layer wiring 14 to the seventh layer wiring 17) is formed. The whole is configured by being connected via the micro bumps 20A and 20B.
  • the manufacturing process is divided into two, the n-channel type MISF ETQ n, the p-channel type MISFETQ p, and the first to third layer wirings 1 1 to 3
  • the first half of the process of forming 3 and the second half of forming the fourth to seventh wirings 14 to 17 are realized separately for the silicon substrate 1 and the glass substrate 30.
  • the first half of the steps of forming the ⁇ -channel MISFETQn, the p-channel MISFETQP, and the first to third-layer wirings 11 to 13 on the silicon substrate 1 are realized by a well-known CMOS process.
  • an element isolation groove 4 is formed on the main surface of the silicon wafer 1A, and then a p-type well 2 and an n-type well 3 are formed.
  • the element isolation groove 4 is formed by embedding an insulating film such as silicon oxide in a groove formed by etching the silicon wafer 1A.
  • the P-type well 2 is formed by ion-implanting P (phosphorus) into a part of the silicon wafer 1A
  • the n-type well 3 is ion-implanted with B (boron) into another part of the silicon wafer 1A. It forms by doing.
  • a gate oxide film 5 is formed on the surface of the P-type well 2 and the n-type well 3 by heat-treating the silicon wafer 1A.
  • a gate electrode 6 is formed on the mono oxide film 5.
  • the gate electrode 6 is formed of, for example, a three-layer conductive film in which a low-resistance polycrystalline silicon film doped with P (lin), a WN (tungsten nitride) film, and a W (tungsten) film are stacked in this order.
  • an n-type semiconductor region (source, drain) 7 is formed by ion-implanting P (phosphorus) or .As (arsenic) into the p-type well 2, and B (boron) is applied to the n-type well 3
  • a P-type semiconductor region (source, drain) 8 is formed by ion implantation.
  • an interlayer insulating film 9 is formed on the n-channel type MIS FETQn and the p-channel type MIS FETQp, and then the interlayer insulating film 9 is formed using the photoresist film as a mask.
  • a through hole 10 is formed above the n-type semiconductor region (source, drain) 7 and the p-type semiconductor region (source, drain) 8, and then the upper surface of the interlayer insulating film 9 is formed.
  • 1st layer wiring 1 ⁇ is formed.
  • the interlayer insulating film 9 is formed, for example, by depositing a silicon oxide film by a CVD method.
  • the first layer wiring 11 is formed by depositing a metal film such as W, AI alloy or Cu on the interlayer insulating film 9 by sputtering, and then performing dry etching using a photoresist film as a mask. It is formed by patterning a metallized film.
  • the second-layer wiring 12 and the third-layer wiring 13 are sequentially formed by repeating the process shown in FIG.
  • An insulating film 19 is formed on the third layer wiring 13.
  • the insulating film 19 is composed of a silicon oxide film, a silicon nitride film deposited by a CVD method, a polyimide film deposited by a coating method, or the like. Note that an alignment mark 22 is also formed at the same time as the step of forming the third layer wiring 13.
  • the insulating film 19 is dry-etched using the photoresist film as a mask, so that a plurality of holes (not shown) are formed above the third-layer wiring 13.
  • a microbump 2 OA is formed on the barrier methanol layer 21.
  • the Paria metal layer 21 is formed, for example, by depositing a Cr film and a Ni film on the insulating film 19 including the inside of the opening by a sputtering method, and then performing dry etching using the photoresist film as a mask. It is formed by removing unnecessary Cr film and Ni film on 9.
  • the microbump 2OA is formed by depositing an Au film (or an S ⁇ film) on the insulating film 19 including the upper part of the barrier metal layer 21 by, for example, a sputtering method or a plating method, followed by a photo resist film. It is formed by removing unnecessary Au film (or Sn film) on the insulating film 19 by dry etching using the mask as a mask.
  • the silicon wafer 1A is diced and divided into a plurality of silicon substrates (chips) 1.
  • the silicon substrate 1 shown in FIG. 3 is obtained.
  • the manufacturing method according to the present embodiment is performed after forming the n-channel MISFETQ rup-channel MISFETQp and the first-layer wiring 11 to the third-layer wiring 13 on the silicon wafer 1A, At the stage when about half of the entire process has been realized on the silicon wafer 1A, a probe is applied to the micro-bump 2OA to conduct an electrical characteristic test. According to this method, it is possible to sort out non-defective products and non-defective products at an earlier stage than in a method in which electrical characteristics are tested when all steps of the CMOS process are completed. The manufacturing yield can be greatly improved, and the manufacturing cost can be reduced.
  • the electrical characteristics can be tested by applying the probes to the external connection terminals such as bonding pads. Since the test can be performed with higher accuracy than the method performed, the area of the embedded test circuit (not shown) formed on the silicon substrate 1 can be significantly reduced or eliminated. As a result, the size of the silicon substrate 1 can be reduced, so that the number of silicon substrates 1 obtained from the silicon wafer 1A increases and the production yield improves, thereby reducing the production cost of the CM0S logic LSI. Can be reduced.
  • the length of the test pattern can be significantly reduced, and the time required for testing the electrical characteristics can be reduced.
  • the throughput of the test process is improved.
  • a special-purpose micro-bump 2 OA not connected to the micro-bump 20 B of the glass substrate 30 is formed separately on the top of the silicon substrate 1. May be. In this case, the number of microbumps 2OA on the silicon substrate 1 is larger than the number of microbumps 20B on the glass substrate 30.
  • the second half of forming the fourth layer wiring 14 to the seventh layer wiring 17 on the glass substrate 30 is different from the first half of forming semiconductor elements and lower layer wiring on the silicon wafer 1A. It is implemented using lines and proceeds in parallel with the first half of the process. However, some of the manufacturing equipment used in the first half of the process may be used in the second half of the process. In the latter half of the process, for example, a glass plate 3OA as shown in FIGS. 6 (a) and 6 (b) is used. In this glass plate 3OA, a rectangular area defined by a scribe line S indicated by a broken line corresponds to one glass substrate 30, and the glass plate 30A is connected to the scribe line S at the final stage of a manufacturing process described later.
  • the glass plate 30A may be rectangular, but as shown in Fig. 6 (a), by making it the same disk (disk) as the silicon wafer, handling on the silicon wafer production line is possible. It will be easier.
  • Alkali-free glass has small warpage and dimensional variation, so fine wiring, through-holes, micro-bumps, etc. can be formed with high dimensional accuracy on the main surface of the glass plate 3 OA using lithography technology. .
  • alkali-free glass is less expensive than silicon, the manufacturing cost of CMOS logic LSIs is reduced compared to the case where the fourth to seventh wiring layers 17 to 17 are formed on a silicon wafer. be able to.
  • glass generally has the advantages of better insulation properties than silicon and no eddy current loss.
  • the material of the glass plate 3OA is not limited to the alkali-free glass described above, and borosilicate glass generally used for a transparent glass portion such as a semiconductor sensor can also be used. Since borosilicate glass contains several percent of an alkaline component (0.1% by weight or less for non-alkali glass), it is necessary to use it in consideration of the effect on the electrical characteristics of the device. Since the warpage and the dimensional change are as small as those of Al-free glass, it is suitable for forming fine patterns using thin lithography technology. In addition, the cost of borosilicate glass is about 1/3 to 1/5 that of alkali-free glass, so that the manufacturing cost of CMOS logic LSI can be further reduced.
  • Quartz glass can be used as a glass material that has little warpage and dimensional fluctuation and does not contain alkali components, but has the disadvantage of being more expensive than non-alkali glass. There is benefit. Although soda glass is more inexpensive than borosilicate glass, it is not preferred because it has a high content of an alkaline component and may cause fluctuations in the electrical characteristics of the device. Although a silicon wafer can be used instead of glass, as described above, there is a disadvantage in that the manufacturing cost is higher than when glass is used.
  • the alkali concentration on the surface of the glass substrate 30 tends to increase due to the change over time.
  • it is effective to coat a silicon nitride film on the surface of the glass plate 3OA by a CVD method or the like, and to remove the components of the aluminum alloy.
  • the adhesive layer 35 is formed to increase the bonding force with the adhesive.
  • the adhesive layer 35 is formed of, for example, a TiN (titanium nitride) film or a TiW (titanium tungsten) film deposited by a sputtering method.
  • an AI alloy film 17A is deposited on the adhesive layer 35 by sputtering, and then the photoresist film is masked as shown in FIG. 7 (c).
  • the seventh layer wiring 17 and the alignment mark 33 are formed by patterning the AI alloy film 17 A by dry etching.
  • an interlayer insulating film 9 is formed above the seventh layer wiring 17, and as shown in FIG. 7 (e), the interlayer insulating film 9 is formed using the photoresist film as a mask. By dry-etching the film 9, a through hole 18 is formed above the seventh-layer wiring 17.
  • the interlayer insulating film 9 is composed of a silicon oxide film deposited by a CVD method, a polyimide film deposited by a coating method, and the like.
  • an insulating film 19 is formed on the fourth layer wirings 14.
  • the insulating film 19 is composed of a silicon oxide film, a silicon nitride film, a polyimide film deposited by a coating method, or the like.
  • the line interval is larger than the line width and the line interval of the first-layer wiring 11 to the third-layer wiring 13 formed on the silicon wafer 1A.
  • the diameter of through hole 18 formed in glass plate 3OA is larger than the diameter of through hole 10 formed in silicon wafer 1A.
  • a fine wiring having a small width (first-layer wiring 11 to third-layer wiring ⁇ 3) ⁇ a small-diameter through hole 10 is formed in the silicon wafer 1A, A wide wiring (the fourth layer wiring 14 to the seventh layer wiring 17) and a large diameter through hole 18 are formed on the glass plate 3 OA.
  • the size of the silicon substrate 1 can be reduced, so that the number of silicon substrates 1 obtained from the silicon wafer 1A increases and the manufacturing yield improves, thereby reducing the manufacturing cost of the CMOS logic LSI. Can be.
  • the fourth-layer wiring 14 to the seventh-layer wiring 17 are formed in the reverse order of the normal process. That is, in a normal CMOS process, the first-layer wiring ⁇ 1 to the third-layer wiring 13 are sequentially formed on the n-channel MISFETQ n and the p-channel MIS “ A fourth layer wiring 14, a fifth layer wiring 15, a sixth layer wiring 16 and a seventh layer wiring 17 are formed in this order on the upper part of 13.
  • a seventh layer wiring 17 functioning as an uppermost layer wiring is first formed on a glass plate 3 OA, and then a sixth layer wiring 16, a fifth layer wiring 15, and a fourth layer wiring 1 are formed thereon. 4 are sequentially formed.
  • FIG. 9A is a diagram conceptually showing such a manufacturing method of the present embodiment
  • FIG. 9B is a diagram conceptually showing a conventional manufacturing method.
  • one process is represented by one piece of mask, and a plurality of continuous steps are represented by superposition of a plurality of pieces of mask.
  • the manufacturing method of this embodiment first dividing the entire process of the wafer process ( ⁇ ⁇ ⁇ ⁇ ⁇ ) in the first half of Step A and (M. ⁇ M m) and the second half of Step B (M m + 1 M n )
  • the first half of the process A (M 0 to M m ) is realized in the normal order (M.
  • the first half of the process A (M 0 ⁇ M m ) and the second half of the process B (M ⁇ M m + 1 ) can be simultaneously advanced using two manufacturing lines. Since it is possible, the time required to complete the product (TAT; Turn Around Time) can be reduced to about half of the total process (M D ⁇ M n ) ⁇ compared to the case of realizing on a single substrate.
  • TAT Turn Around Time
  • the first half of the process A (M fl to M m ) and the second half of the process B (M m + 1 to M n ) are realized by being divided into a first substrate and a second substrate.
  • the number of processes to be realized is almost halved compared to the case where all processes (M fl to M n ) are realized on a single substrate.
  • the defect rate which increases cumulatively as the number of steps increases, is greatly reduced, and the production yield of the product can be significantly improved.
  • Step A (0 ⁇ m) de and the second half of the process B (M m + 1 ⁇ M n ) with different design rules, for example, a fine pattern half step A (M e ⁇ M m) It is formed on the first substrate, and a wide pattern is formed on the second substrate in the latter step B ( Mm ⁇ 1 to Mn ).
  • Step A M Q ⁇ M m
  • Step B M m + Since it can be reused at 1 to ⁇ ⁇ ⁇ ), the cost amortization cost of manufacturing equipment passed on to each product can be reduced, and the manufacturing cost of products can be reduced.
  • the manufacturing method of the present embodiment includes forming a part (first-layer wiring 11 to third-layer wiring 13) of the seven-layer wirings 11 to 17 on the silicon substrate 1 and forming the other part. Since they are formed on the glass substrate 30, the number of wiring layers formed on each of the substrates 1 and 30 is about half that of the case where the seven wiring layers 11 to 17 are formed on a single substrate. Becomes As a result, the step of the base, which increases cumulatively as the number of wiring layers increases, is reduced, and the yield of the wiring forming process and the reliability of connection between the upper and lower wirings are improved.
  • an opening (not shown) is formed on the fourth layer wiring 14 by dry etching the insulating film 19 using the photoresist film as a mask.
  • a barrier metal layer 21 is formed inside the opening.
  • the barrier metal layer 21 is formed, for example, by depositing a Cr film and an N ⁇ film on the insulating film 19 including the inside of the opening by vapor deposition or sputtering, and then by dry etching using the photoresist film as a mask. It is formed by removing an unnecessary Cr film and Ni film on the insulating film 19.
  • a micro bump 20B is formed on the barrier metal layer 21.
  • the microbumps 20B are formed by depositing an Au film (or Sn film) on the insulating film 19 including the upper part of the barrier metal layer 21 by vapor deposition, sputtering or plating, for example. It is formed by removing the unnecessary Au film (or Sn film) on the insulating film 19 by dry etching using the photoresist film as a mask.
  • the wiring on the glass plate 3OA can also be composed of a W film deposited by a sputtering method and a Cu film formed by a plating method.
  • the adhesive layer 35 formed between the glass plate 30A and the seventh-layer wiring 17 is, for example, TiN deposited by a sputtering method. (Titanium nitride) film or Cr film.
  • the upper layer wiring and the lower layer wiring can be made of different metal materials.
  • the fourth to seventh layer wirings 17 to 17 and the micro bumps 20B are formed on the glass plate 3OA.
  • the back surface of the glass plate 30A is processed by the following method to form the bump electrode 31 constituting the external connection terminal of the CMOS logic LSI.
  • the back surface (lower surface) of the glass plate 30A is wet-etched to about half of the plate thickness using an etching solution containing hydrofluoric acid, so that In the step (3), an opening 32A is formed in a region where the bump electrode 31 is connected. At this time, an opening 34 is formed in the glass plate 3OA immediately below the alignment mark 33, and a scribing guide 36 is formed in the glass plate 30A in the scribe area.
  • the back surface of the glass plate 30A is formed by a photo resist film or the like. Cover with.
  • the main surface of the glass plate 3OA on which the micro bumps 20B and the wiring (the fourth layer wiring ⁇ 4 to the seventh layer wiring 17) are formed is also peeled off by irradiation with the resist film, the coverlay film, and the ultraviolet rays. It is desirable to cover it with a UV film or the like, which causes blemishes.
  • the through hole 32 reaching the seventh layer wiring 17 is formed by further etching the glass plate 3OA inside the opening 32A.
  • the back surface of the glass plate 3OA is covered with a photoresist film or the like except for the region where the through hole 32 is formed.
  • the main surface of the glass plate 3OA should be covered with a resist film, cover film, UV film, etc.
  • a bump electrode 31 is formed inside the through hole 32.
  • the barrier metal layer 37 is formed, for example, by depositing a Cr film, an N ⁇ film, and an Au film on the back surface of the glass plate 3 OA including the inside of the through hole 32 by an evaporation method or a sputtering method, and then by photoresist.
  • the film is formed by removing unnecessary Cr film, Ni film and Au film by dry etching or wet etching using the film as a mask.
  • the barrier metal layer 37 may be formed so as to cover the entire inner wall of the through hole 32.
  • the bump electrode 31 is made of a eutectic solder (Pb37ZSn63: 183 ° C) having a lower melting point than the microbumps 20A and 20B or a low-temperature solder (Sn17 / (Bi57 / In26: 78.9 ° C), etc., and are formed by reflowing the solder supplied into the through holes 32 by a solder ball supply method or a screen printing method.
  • the shape of the bump electrode 31 is not limited to the pole shape, but may be a land shape.
  • the glass plate 3 OA is diced along the scribe line S (see FIG. 6), and divided into a plurality of glass substrates 30. By doing so, the glass substrate 3 as shown in FIG. 0 is obtained.
  • the scribe guide 36 described above is formed in the scribe line S of the glass plate 30 A, so that dicing can be easily performed, and the glass plate 3 OA at the time of dicing can be formed. Chips and burrs can be suppressed. Further, as shown in FIG. 15, for example, by forming a round hole 38 having a diameter larger than that of the scribe guide 36 on the glass plate 3 OA located at the intersection of the scribe line S, dicing can be further improved. It can be done easily. This round hole 38 is formed simultaneously with the step of forming the scribe guide 36 by jet etching.
  • a probe circuit (not shown) and Ni are provided on the main surface of the glass plate 30 as shown in FIG.
  • a prober 24 may be used in which a protruding contact portion 23 made of a hard metal such as a metal is formed, and a bump electrode 31 connected to a test surface is formed on the back surface. This prober 24 can also be used when testing the electrical characteristics of the silicon wafer 1A.
  • the wet etching may be divided into two steps.
  • shallow grooves 44a, 44b, and 44c are formed in the glass plate 3OA by etching using the photoresist film 40 as a mask. I do.
  • the grooves 44a, 4b, 4c are formed using the second photoresist film 41 covering the side walls of the grooves 44a, 44b, 44c as a mask.
  • Openings 32A, 34 and scribe guide 36 are formed by further etching the glass plate 3OA at the bottom of 4b, 44c.
  • the number of steps is increased, but the second jet etching is performed in a state where the side walls of the grooves 44a, 44b, and 44c are covered with the heat-resistant resist film 41.
  • the amount of side etching of the glass inside the openings 3 2 A, 3 4 and the scribe guide 36 is reduced, and the through holes 32, the openings 34, and the scribe guide 36 are formed precisely with fine dimensions. be able to.
  • the back side processing of the glass plate 3 OA is a combination of dry etching and jet etching. It can be done in combination. In this case, first, a shallow groove is formed in the glass plate 3 OA by dry etching using a photoresist film as a mask, and then the glass plate 3 OA is further etched by etching using the thin resist film as a mask. Etch. According to this method, since a shallow groove is formed by dry etching having a low anisotropy as compared with wet etching but highly anisotropic, the glass inside the groove is subjected to wet etching. 4 and the scribe guide 36 can be formed with fine dimensions with high accuracy, and the throughput can be slightly reduced.
  • the backside processing of the glass plate 3OA can also be performed using a laser. As a laser light source, a carbon dioxide gas laser having a light source with a wavelength (around 10.6 m) absorbed by glass is used.
  • the back surface processing of the glass plate 3OA can also be performed by using a sandblast method in which an abrasive such as alumina is sprayed on the glass substrate at a high pressure.
  • a sandblast method in which an abrasive such as alumina is sprayed on the glass substrate at a high pressure.
  • the formation of the gate 22 and the connection of the bump electrode 31) can be performed in a different order from the above-described order. That is, for example, a through hole 32, an opening 34, and a scribe guide 36 are formed on the back surface of the glass plate 3OA, and then the fourth layer wiring 14 to the seventh layer wiring are formed on the main surface of the glass plate 3OA.
  • the bump electrodes 31 may be connected to the through holes 32.
  • openings 32A and 34 and scribe guides 36 are formed on the back surface of the glass plate 3OA, and subsequently, the fourth layer wirings 14 to 7 layer wiring 17 and 17 are formed on the main surface of the glass plate 3OA.
  • open holes 3 2A may be etched to form a through hole 32, and then the bump electrode 31 may be connected to the through hole 32.
  • the silicon substrate 1 and the glass substrate 30 manufactured by the above-described method are overlapped so that their main surfaces face each other, and the micro bumps 20A and 20B are joined.
  • Circuit formed on the silicon substrate 1 ⁇ channel-type MISF ETQ n, p-channel type MISFETQ p and first-layer wiring 11 to third-layer wiring 3) circuit, and a circuit formed on the glass substrate 30 ( By electrically connecting the four-layer wiring 14 to the seventh-layer wiring 17), the wafer process is completed.
  • connection between the micro-bump 2 OA of the silicon substrate 1 and the micro-bump 20 B of the glass substrate 30 is Au / Sn eutectic (Au80 / Sn20: 280 ° C, Au1 OZ
  • a surface activated bonding method that utilizes the property that metals having clean surfaces are brought into contact with each other at normal temperature when brought close to each other under a high vacuum can also be used.
  • combinations of metal materials include Al—A and AI—Si, Cu—Sn, Si—GaAs, Si—lnP, and GaAs—lnP. it can.
  • the CMOS logic LSI manufactured as described above becomes a final product by sealing the silicon substrate 1 and the glass substrate 30 with a package. Various forms of sealing using existing packages can be applied.
  • Fig. 19 shows the sealing resin (underfill resin) in the gap between the main surface of the silicon substrate 1 and the main surface of the glass substrate 30 to improve the connection reliability of the micro bumps 2OA and 20B.
  • This is an example where 51 is filled.
  • the thermal resistance can be reduced.
  • the CMOS logic LSI according to the present embodiment can use the bump electrode 31 formed on the glass substrate 30 as a heat dissipation path (summary via), so that a part of the heat generated in the silicon substrate 1 can be used. Can be radiated to the outside from the back side of the glass substrate 30 through the bump electrode 31.
  • FIG. 21 is a cross-sectional view showing the CMOS logic LSI of the present embodiment.
  • this CMOS logic LSI is one in which a capacitor (C) is formed on the main surface of a glass substrate 30 for the purpose of improving the operating characteristics / noise resistance.
  • the electrode 25 of the capacitor (C) is formed using a wiring material such as an AI alloy film deposited by a sputtering method, and the capacitor insulating film 26 is formed of Ta 2 O 5 (tantalum oxide) deposited by a CVD method or an anodic oxidation method. ) It is formed using a film.
  • the inductance (L) is formed by using a wiring material such as an AI alloy film deposited by a sputtering method, and the resistance (R) is formed by using a polycrystalline silicon film deposited by a CVD method.
  • passive elements such as capacitance (C), inductance (L), and resistance (R) are formed on the glass substrate 30 side.
  • passive elements such as capacitance (C), inductance (L), and resistance (R) are formed on the glass substrate 30 side.
  • fine wiring first-layer wiring 11 to third-layer wiring 13
  • small-diameter t and through holes 10 are formed on the silicon substrate ⁇ side, and a large-area passive element is formed on the glass substrate 30 side.
  • FIG. 22 shows an example in which a static eliminator 60 is arranged above a metal plate 61 supporting a glass plate 3 OA
  • FIG. 22 shows an example in which a static eliminator 60 is arranged above a metal plate 61 supporting a glass plate 3 OA
  • a static electricity device 50 is disposed to efficiently remove electricity between the glass plate 3 OA and the metal plate 61.
  • the static eliminator 60 is one that excites gas molecules near the object to be neutralized by soft X-rays having a wavelength of 0.13 to 0.14 u.m and ionizes them positively or negatively to neutralize the charge on the surface of the charged object. Use such as.
  • the semiconductor integrated circuit device of the present embodiment employs a DRAM that employs a stacked capacitor structure in which a capacitor C, which is an information storage capacity part of a memory cell, is arranged above a MISF ETQs for selecting a memory cell.
  • a capacitor C which is an information storage capacity part of a memory cell
  • FIG. 24 is a cross-sectional view showing the main part (memory cell array).
  • FIG. 25 is a fragmentary cross-sectional view showing a portion where MIS FETQs for selecting a memory cell constituting a part of a memory cell and a bit line BL for reading information of the memory cell are formed.
  • FIG. 10 is a cross-sectional view of a main part showing a capacity forming another part of the memory cell and a portion where a first layer wiring 71 and a second layer wiring 72 are formed.
  • this DRAM has a memory cell selection MIS FE TQs and a bit line BL, which are part of the DRAM, formed on the main surface of the silicon substrate 1, and a capacitor C, which is another part,
  • the first layer wiring 7 ⁇ and the second layer wiring 72 are formed on the main surface of the glass substrate 30 different from the silicon substrate 1.
  • a plurality of micro-bumps 2OA formed on the top of the silicon substrate 1 and a plurality of micro-bumps 20B formed on the top of the glass substrate 30 are superimposed as shown in FIG. 25, and both are electrically connected.
  • the entire DRAM is configured by being connected together.
  • the manufacturing process (wafer process) is divided into two parts, the first half of the process of forming the memory cell selection MISF ETQs and the bit line BL, the capacity C, the first layer wiring 71 and the second layer.
  • the latter half of the process of forming the wiring 72 is realized separately for the silicon substrate 1 and the glass substrate 30.
  • the first half of the process of forming the MIS FETQs for memory cell selection and the bit line BL on the silicon substrate 1 is realized by a well-known DRAM process. This process is described in detail in, for example, Japanese Patent Application No. 11-166320. Further, the step of forming a plurality of microbumps 2OA on the uppermost part of the silicon substrate 1 on which the memory cell selection MLS FETQs and the bit lines BL are formed is as described in the above embodiment. This is the same as the process described in the first embodiment. After testing the electrical characteristics by applying a probe to these micro bumps 2OA, the silicon wafer 1A is diced and divided into a plurality of silicon substrates 1, whereby the silicon shown in FIG. Substrate (chip) ⁇ is obtained.
  • the latter half of the process of forming the first-layer wiring 71 and the second-layer wiring 72 on the glass substrate 30 is performed in the reverse order of the normal DRAM manufacturing process. That is, in a normal DRAM manufacturing method, first, the lower electrode 73, the capacitor insulating film 74, and the upper electrode 75 of the capacitor C are formed in this order, and then the first layer wiring 71 and the second layer The wiring 72 is formed in this order.
  • the second layer wiring 72 functioning as the uppermost layer wiring is formed on the glass substrate 30, and then the first layer wiring 71 is formed on the second layer wiring 72.
  • the upper electrode 75 of the capacitor C, the capacitor insulating film 74 and the lower electrode 73 are formed on the first layer wiring 71 in this order.
  • the first-layer wiring 71 and the second-layer wiring 72 are made of, for example, a metal such as an AI alloy, Cu, or W (the upper electrode 75 and the lower electrode 73 of the capacitor C are made of polycrystalline silicon, TiN , R u (ruthenium), W is and the like, the capacitor insulating film 74, Ta 2 0 5 (Sani ⁇ tantalum), B ST ((B a , S r) T i 0 3), P ZT (P b Z r x T i 0 3 ), PLT (P b L a x T i 1 C 0 3), PL ZT, P bT i 0 3, S r T ⁇ 0 3, BaT i 0 such 3 high (strong ) It is composed of a dielectric.
  • a metal such as an AI alloy, Cu, or W
  • the upper electrode 75 and the lower electrode 73 of the capacitor C are made of polycrystalline silicon, TiN , R u (ruthenium), W is and
  • the capacitance insulating film 74 of the capacitor C is made of a high (ferro) dielectric as described above, after the high (ferro) dielectric film is deposited, a heat treatment (anneal) is performed in an oxygen atmosphere at about 700 ° C. or higher. ) To repair oxygen defects in the film.
  • a heat treatment anneal
  • the characteristics of the MISF ETQs for memory cell selection may be degraded due to this high-temperature heat treatment.
  • the MIS FETQs for memory cell selection and the capacity Since this is formed on a different substrate such a problem can be avoided. That is, according to the manufacturing method of this embodiment in which the MIS FETQs for memory cell selection and the capacitor C are formed on different substrates, the characteristics of the RAM can be improved, so that the reliability and the manufacturing yield are reduced. improves.
  • the steps of forming a plurality of micro-bumps 20B on the uppermost part of the glass substrate 1 and the steps of forming the bump electrodes 31 on the back surface of the glass substrate 1 are the same as the steps described in the first embodiment. Then, after testing the electrical characteristics by applying a probe to these microbumps 20B, the glass plate 3OA was diced and divided into a plurality of glass substrates 30, as shown in FIG. A glass substrate 30 is obtained.
  • FIG. 27A is a diagram conceptually showing such a manufacturing method of the present embodiment
  • FIG. 27B is a diagram conceptually showing a usual DRAM manufacturing method.
  • one process is represented by one photomask
  • a plurality of continuous processes are represented by superposition of a plurality of photomasks.
  • the manufacturing method of this embodiment first the entire process (M ⁇ Mn) the first half of the process A (N ⁇ Mj and latter step B (M m + 1 ⁇ M n wafer process ), And the first half of process A (! ⁇ ⁇ ⁇ ) Is realized in the usual order (1 ⁇ ⁇ ⁇ 1 ⁇ ) on the first substrate (here, silicon substrate ⁇ ), and the second half of process B (M mt1 to n ) are realized on the second substrate (here, the glass substrate 30) in the reverse order (M n ⁇ M m + 1 ) to the normal order.
  • the first half of the process A (M, ⁇ M m ) and the second half of the process B (M ⁇ M mM1 ) can be simultaneously advanced using two manufacturing lines.
  • TAT time required to complete a product
  • the first half of the process A ( ⁇ , ⁇ ,) and the second half of the process B. (M m + 1 to M n ) are realized by dividing them into the first substrate and the second substrate. Since the rejection rate, which increases cumulatively as the number increases, is greatly reduced, the production yield of products can be significantly improved.
  • the manufacturing method of this embodiment in which the MIS FETQs for memory cell selection and the capacitor C are formed on different substrates, stores, for example, polarization inversion of a ferroelectric material in addition to DRAM.
  • the present invention can also be applied to a method of manufacturing a ferroelectric memory used for storage.
  • the DRAM manufactured as described above becomes a final product by sealing the silicon substrate 1 and the glass substrate 30 with a package.
  • Various forms of sealing using existing packages can be applied.
  • the semiconductor integrated circuit device of the present embodiment is a high-frequency bipolar CMO SLS I
  • FIG. 29 is a cross-sectional view showing a main part thereof.
  • FIG. 30 is a main part showing a portion where a bipolar transistor Qb, a ⁇ -channel type MLS FETQn, a P-channel type MISFE TQp, and a first layer wiring 8 ′ which constitute a part of the SI are formed.
  • FIG. 31 is a cross-sectional view of a principal part showing a portion where a second-layer wiring 82 and a third-layer wiring 83 constituting another part of the LSI are formed.
  • the bipolar CMOS LSI has a bipolar transistor Qb, an n-channel type MISF ETQn, a p-channel type MISFETQp and a first layer wiring 81 which are part of the main surface of the silicon substrate 1.
  • the second layer wiring 82 and the third layer wiring 83 which are formed on the other and are other parts are formed on the main surface of the glass substrate 30 different from the silicon substrate 1.
  • a plurality of micro-bumps 2OA formed on the top of the silicon substrate 1 and a plurality of micro-bumps 20B formed on the top of the glass substrate 30 are superimposed as shown in FIG.
  • the entire bipolar CMOS LSI is formed.
  • the first step of forming the bipolar transistor Qb, the n-channel type MISF ETQn, the p-channel type MISFETQ p, and the first layer wiring 81 on the silicon substrate 1 is as follows: The latter half of the process of forming the second-layer wiring 82 and the third-layer wiring 83 on the glass substrate 30 are simultaneously performed in parallel using different manufacturing lines.
  • Bipolar '' transistor Qb, n-channel type MISF ET on silicon substrate 1 The first half of forming the Qn, P-channel type MISF ETQp and the first layer wiring 81 is performed according to a well-known bipolar-CMOS process.
  • the step of forming a plurality of microbumps 2OA on the uppermost part of the silicon substrate 1 is the same as the step described in the first embodiment.
  • the latter half of the process of forming the second-layer wiring 82 and the third-layer wiring 83 on the glass substrate 30 is performed in a reverse order to the normal order. That is, in the manufacturing process of the present embodiment, first, the third layer wiring 83 is formed on the glass substrate 30, and then the second layer wiring 82 is formed on the third layer wiring 83.
  • the steps of forming a plurality of micro bumps 20B on the top of the glass substrate 1 and forming the bump electrodes 31 on the back surface of the glass substrate 1 are the same as the steps described in the first embodiment.
  • the silicon substrate 1 and the glass substrate 30 having the same analog characteristics can be combined, a bipolar CMSO LSI with improved high-frequency characteristics can be realized at low cost.
  • the semiconductor integrated circuit device of this embodiment is a system LSI composed of a logic LSI and a memory LSI.
  • FIG. 32 is an overall plan view
  • FIG. 33 is a view taken along line AA of FIG. It is an outline sectional view.
  • This system LSI is composed of, for example, four functional blocks including a logic IP (Intellectual Property) (1), a logic IP (2), a DRAM IP, and a flash memory 1P.
  • Each of these four functional blocks is formed by being divided into four silicon substrates (chips) 9 OA, 90 B, 90 C, and 90 D, and these four silicon substrates 90 A to 90 D are formed on a glass substrate 100.
  • the entire system LSI is configured.
  • the electrical connection between the silicon substrates 90 A to 90 D and the glass substrate 100 is made by a plurality of micro bumps 20 A formed on the main surface of the silicon substrates 90 A to 90 D and the glass substrate 100. This is performed by joining the formed plurality of micro bumps 20B.
  • two-layer wirings 103 and 104 are formed on the main surface of the glass substrate 100.
  • the back surface (lower surface) of the glass substrate 100 is connected to the external connection of the system LSI.
  • a plurality of bump electrodes 101 forming connection terminals are formed. These bump electrodes 101 are electrically connected to wirings 104 through through holes 102 formed in the glass substrate 00.
  • Logic IP (1) which is one of the functional blocks of the system LSI, is divided into two parts: the manufacturing process (wafer process) and the process of forming semiconductor elements such as MIS FETs and part of multilayer wiring.
  • the step of forming another part of the multi-layer wiring is realized separately for the silicon substrate 9OA and the glass substrate 100.
  • each of the other functional blocks, logic IP (2), DRAM IP, and flash memory IP has its manufacturing process (wafer process) divided into two, forming, for example, semiconductor elements and part of multilayer wiring.
  • the step of forming another part of the multilayer wiring are realized separately for the silicon substrates 90B, 90C, 90D and the glass substrate 100.
  • the system LS I for example according to the design flow as shown in FIG. 34, the photomasks used in the process is realized four silicon substrate 90A ⁇ 90 D (M Q ⁇ M m ), 1 single glass A photomask used in the steps (Mm + 1 to Mn ) realized on the substrate 100 is created.
  • FIG. 35 is a diagram conceptually showing such a manufacturing method of the present embodiment
  • FIG. 36 is a diagram showing a manufacturing flow.
  • one process is represented by one photomask
  • a plurality of continuous processes is represented by superposition of a plurality of photomasks.
  • M, ⁇ M m the number of steps realized on the silicon substrates 90A to 90D is the same for the sake of simplicity.
  • the manufacturing method includes a process A (M D to M m ) and a process B (M m ⁇ ) for all the steps (M 0 to M n ) of the wafer process of one functional block (for example, logic IP ( ⁇ )). divided into 1 ⁇ M n) and step a (0 ⁇ m) is implemented in the first substrate (e.g. a silicon substrate 9 OA) in normal order (M fl QM m), step B (M mtl ⁇ M n ) is realized on the second substrate (here, the glass substrate 100) in the reverse order (M n CJM m + 1 ) from the normal order.
  • a probe is applied to the micro bump 2 OA to perform an electrical characteristic test, and a non-defective first substrate (silicon substrate 90A) is extracted.
  • a non-defective first substrate silicon substrate 90A
  • the entire process of the wafer process is divided into processes A (M 0 to X ) and processes B (M x to M n ), and the processes A (M fl to M m ) is realized in the first substrate (e.g.
  • step B (M m + 1 ⁇ M n ) is the Two substrates (here, glass substrate 100) are realized in the reverse order (M ⁇ M ⁇ ) to the normal order, and the microbump 2OA is probed at the final stage of the process A ( 0 ⁇ m ).
  • the electrical characteristics and extract non-defective first substrates (silicon substrates 90B, 90C, 90D).
  • Step B after extracting the second base plate of non-defective tested for electrical properties (glass substrate 1 0 0) in the final stage, the first substrate (silicon substrate 9 0 A of the good, 90 B, 90 C, 90 D) and a non-defective second substrate (glass substrate ⁇ 100) are electrically connected via micro bumps 20 A, 20 B.
  • each process A (M fl to M m ) of a plurality of functional blocks into a plurality of first substrates and realizing each process A (M 0 to M m ) of a plurality of functional blocks, Compared to the case of mounting on a single first substrate, the number of processes on each first substrate is reduced, and the process of each function block can be optimized, so product reliability In addition, the production yield can be further improved.
  • each function block When the manufacturing process of each function block is realized by dividing the silicon substrate 90 A to 90 D and the glass substrate 100 into layers, the active elements and wiring formed by the fine design rules must be 0 A to 90 D, and a wide wiring / large-area passive element is formed on the glass substrate 100. As a result, the size of the silicon substrates 90 A to 90 D can be reduced, so that the functional blocks are placed on the glass substrate 100. It can be mounted at high density. In addition, the steps common to the four functional blocks are realized by the glass substrate 100 as much as possible, so that the number of steps can be reduced.
  • each of the silicon substrates 90A, 90B, 90C, and 90D has an input / output circuit (I / O) is formed.
  • the input / output circuit portion connected to the external connection terminal (bump electrode 101) of the glass substrate 100 via the micro bumps 20A and 2OB is provided with a high withstand voltage protection as shown in FIG.
  • the protection circuit of the input / output circuit portion that is not connected to the external connection terminal (bump electrode 101), such as the signal input / output circuit between functional blocks should be a simpler protection circuit. Therefore, the area occupied by the input / output circuit (I ZO) is reduced and the silicon substrates 90 B, 90 C,
  • a part of the silicon substrates 90A, 90B, 90C, and 90 are provided with input / output circuits (IZO). May be omitted.
  • IZO input / output circuits
  • connection with 101) is made via the input / output circuits (I / O) of the silicon substrates 90A and 90D.
  • I / O input / output circuits
  • passive elements such as chip capacitors and fzCSP (Chip Size Package) manufactured by a normal wafer process are mounted. You may.
  • the bump electrode 101 constituting the external connection terminal of the system LSI may be arranged on the main surface side of the glass substrate 100.
  • the signal wiring constituting each functional block is formed by a multilayer formed on each of the silicon substrates 90A to 90D.
  • the signal wiring, which is connected by wiring and connects between different functional blocks, is a multilayer wiring formed on the glass substrate 100. Therefore, the multilayer wiring may be formed by dividing the manufacturing process into two so as to connect.
  • the process of forming multilayer wiring on a glass substrate is as follows.
  • the interlayer insulating film may be made of epoxy resin deposited by coating method. You may.
  • MISFETs and multilayer wiring formed by realizing the steps (M0 to Mm) of each silicon substrate 90A to 90D are formed by a normal wafer process for the purpose of protecting them.
  • a final passivation film may be formed.
  • a main surface of a first substrate on which a part of an integrated circuit is formed and a main surface of a second substrate on which another part of the integrated circuit is formed are opposed to each other, and are formed on the first substrate.
  • a part of the integrated circuit and another part are electrically connected to each other via the first connection terminal and the plurality of second connection terminals formed on the second substrate.

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Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 集積回路の 一部と他の一部とを異なる基板に形成する半導体集積回路装置に適用して有効な 技術に関する。 背景技術
従来、 L S Iは、 フ才卜リソグラフィの進歩に依存したスケーリング （シユリ ンク） を押し進めることによって、 回路の高集積化とチップサイズの縮小とを実 現してきた。
しかし最近は、 素子の物理的限界とリソグラフィの限界とによって、 従来のよ うな速度でスケーリング （シュリンク） を押し進めることが困難あるいは不可能 になり、 半導体素子を作る土地である単結晶シリコン基板の表面が貴重になって きたことから、 素子および配線をシリコン基板上に積み上げて作る傾向が顕著に なっている。
また最近は、 メモリ L S Iとロジック L S Iとを混載したシステム L S Iに代 表されるように、 L S Iの高集積化、 高機能化が進み、 これに伴って製造プロセ スが複雑化すると共に、 工程数も増加の一途を迪つている。 発明の開示
しかしながら、 製造プロセスの複雑化や工程数の増加は、 必然的に不良率の増 加を引き起こし、 製品の製造歩留まりを低下させている。 また、 製品の完成に要 する期間（T A T ;Turn Around T ime) も長期化し、製造ラインでの工程仕掛かり が増えた結果、 採算性の面でもリスクが大きくなっている。
このように、 最近の L S Iの製造プロセスは、 従来の製造プロセスの延長では 解決できない困難な課題を抱えており、 製造歩留まりの向上や T A Tの短縮を実 現することのできる新たなプロセスの開発が最重要課題となっている。
本発明の目的は、 し S Iの製造歩留まりを向上させる技術を提供することにあ る。
本発明の他の目的は、 L S Iの開発期間 （T A T) を短縮する技術を提供する ことにある。
本発明の他の目的は、 L S Iの製造コストを低減する技術を提供することにあ る。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
( 1 ) 本発明の半導体集積回路装置は、 複数の半導体素子と、 複数の配線層に形 成された複数の配線とを含んで構成される集積回路を有し、
前記集積回路の一部が第 1基板の主面上に形成され、 前記集積回路の他の一部 が第 2基板の主面上に形成され、
前記第 1基板と前記第 2基板とはそれぞれの主面が対向して配置され、 前記集 積回路の一部と他の一部とは、 前記第 1基板の主面上に形成された複数の第 1接 続端子と前記第 2の基板の主面上に形成された複数の第 2接続端子とを介して電 気的に接続されている。
( 2 ) 本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
( a ) 集積回路を製造する複数の工程を第 1工程群と第 2ェ ί呈群とに分割するェ 程、
( b ) 前記第 1工程群によって実現される前記集積回路の一部を第 1基板の主面 上に形成し、 前記第 2工程群によって実現される前記集積回路の他の一部を第 2 基板の主面上に形成する工程、
( c ) 前記集積回路の一部が形成された前記第 1基板の主面上に複数の第 1接続 端子を形成し、 前記集積回路の他の一部が形成された前記第 2基板の主面上に複 数の第 2接続端子を形成する工程、
( d ) 前記集積回路の一部が形成された前記第 1基板と前記集積回路の他の一部 が形成された前記第 2基板とを、 前記第 1接続端子と前記第 2接続端子とを介し て電気的に接続する工程。 図面の簡単な説明
図 1は、 本発明の実施の形態 1である半導体集積回路装置を示す要部断面図で ある。
図 2は、 図 1に示す半導体集積回路装置の一部を示すガラス基板の要部断面図 である。
図 3は、 図 1に示す半導体集積回路装置の他の一部を示すシリコン基板の要部 断面図である。
図 4 ( a ) 〜 （c ) は、 本発明の実施の形態 1である半導体集積回路装置の製 造方法を示すシリコン基板の要部断面図である。
図 5 ( a ) 、 ( b ) は、 本発明の実施の形態 1である半導体集積回路装置の製 造方法を示すシリコン基板の要部断面図である。
図 6 ( a ) は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を 示すガラス板の平面図、 （b ) は、 同じく断面図である。
図 7 ( a ) ~ ( e ) は、 本発明の実施の形態 1である半導体集積回路装置の製 造方法を示すガラス板の要部断面図である。
図 8は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示すガ ラス板の要部断面図である。
図 9 ( a ) は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を 概念的を示す図であり、 （b ) は、 従来の製造方法を概念的に示す図である。 図 1 0は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の要部断面図である。
図 1 1は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の要部断面図である。
図 1 2は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の要部断面図である。
図 1 3は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の要部断面図である。
図 1 4は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の要 断面図である。
図 1 5は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す ガラス板の平面図である。
図 1 6は、 本発明の実施の形態 Ίである半導体集積回路装置の製造方法を示す ガラス板の要部断面図である。
図 Ί 7 ( a ) 、 （b ) は、 本発明の実施の形態〗である半導体集積回路装置の 製造方法を示すガラス板の要部断面図である。
図〗 8 ( a ) 、 （b ) は、 本発明の実施の形態 1である半導体集積回路装置の 製造方法を示すガラス板の要部断面図である。
図 1 9は、 本発明の実施の形態 1である半導体集積回路装置をパッケージに封 止した状態示す断面図である。
図 2 0は、 本発明の実施の形態 1である半導体集積回路装置をパッケージに封 止した状態示す断面図である。
図 2 1は、 本発明の実施の形態 2である半導体集積回路装置を示す要部断面図 である。
図 2 2は、 本発明で用いる除電装置の一例を示す説明図である。
図 2 3は、 本発明で用いる除電装置の他の一例を示す説明図である。
図 2 4は、 本発明の実施の形態 3である半導体集積回路装置を示す要部断面図 である。
図 2 5は、 図 2 4に示す半導体集積回路装置の一部を示すシリコン基板の要部 断面図である。
図 2 6は、 図 2 4に示す半導体集積回路装置の他の一部を示すガラス基板の要 部断面図である。
図 2 7は、 （ a ) は、 本発明の実施の形態 1である半導体集積回路装置の製造 方法を概念的に示す図であり、 （b) は、 従来の製造方法を概念的に示す図であ る。
図 2 8は、 本発明の実施の形態 3である半導体集積回路装置をパッケージに封 止した状態示す断面図である。
図 2 9は、 本発明の実施の形態 4である半導体集積回路装置を示す要部断面図 である。
図 3 0は、 図 2 9に示す半導体集積回路装置の一部を示すシリコン基板の要部 断面図である。
図 3 1は、 図 2 9に示す半導体集積回路装置の他の一部を示すガラス基板の要 部断面図である。
図 3 2は、 本発明の実施の形態 5である半導体集積回路装置の概略平面図であ る。
図 3 3は、 図 3 2の A— A線に沿った断面図である
図 3 4は、 本発明の実施の形態 5である半導体集積回路装置の設計フローチヤ 一卜を示す図である。
図 3 5は、 本発明の実施の形態 5である半導体集積回路装置の製造方法を概念 的に示す図である。
図 3 6は、 本発明の実施の形態 5である半導体集積回路装置の製造フロ一チヤ 一卜を示す図である。
図 3 7は、 本発明の実施の形態 5である半導体集積回路装置の入出力回路の一 例を示す平面図である。
図 3 8は、 図 3 7に示す入出力回路に形成された保護回路の説明図である。 図 3 9は、 本発明の実施の形態 5である半導体集積回路装置の入出力回路の他 の一例を示す平面図である。
図 4 0は、 本発明の他の実施の形態である半導体集積回路装置を示す要部断面 図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面に基づいて詳細に説明する。 なお、 実施形態を 説明するための全図において、 同一の機能を有するものには同一の符号を付し、 その繰リ返しの説明は省略する。
実施の形態 1 本実施形態の半導体集積回路装置は、 例えば 7層配線を有する C M 0 Sロジッ ク LS Iであり、 図 1はその要部を示す断面図である。 なお、 ここでは配線層を 7層とした場合について説明するか 配線層の数は 7層に限定されるものではな い。
例えば比抵抗が 1 ΟΩ程度の単結晶シリコンからなる p型のシリコン基板 1の 主面には、 p型ゥエル 2と n型ゥエル 3とが形成されている。 p型ゥエル 2およ び η型ゥエル 3の素子分離領域には、 素子分離溝 4が形成されている。
ρ型ゥエル 2のアクティブ領域には複数の ηチャネル型 M I S FET (Metal I nsulator Semiconductor Field Effect Transistor) Q nが形成されており、 n型 ゥエル 3のアクティブ領域には複数の pチャネル型 M I S FETQpが形成され ている。 nチャネル型 M l S FETQnは、 主としてゲ一卜酸化膜 5、 ゲー卜電 極 6および n型半導体領域 （ソース、 ドレイン） 7によって構成されており、 p チヤネレ型 M I S FETQpは、 主としてゲー卜酸化膜 5、 ゲー卜電極 6および P型半導体領域 （ソース、 ドレイン） 8によって構成されている。
nチャネル型 M I S F ETQ nおよび pチャネル型 M I S F ETQ pの上部に は、 下層から順に第 1層配線 1 1、 第 2層配線 1 2、 第 3層配線 1 3、 第 4層配 線 1 4、 第 5層配線 1 5、 第 6層配線 1 6および第 7層配線 1 7が形成されてい る。これら 7層の配線 1 1〜1 7は、例えば A I (アルミニウム）合金、 Cu (銅）、 W (タングステン） などのメタルによって構成されており、 第 1層配線 1 1〜第 5層配線 1 5が主として信号配線を構成し、 第 6層配線 1 6および第 7層配線が 主として電源配線およびグランド （GND) 配線を構成している。
上記 7層の配線 1 1〜1 7のうち、 第 1層配線 1 1は、 酸化シリコンなどから なる層間絶縁膜 9に形成されたスルーホール 1 0を通じて nチャネル型 M I S F ETQnまたは pチャネル型 M I S F E T Q pと電気的に接続されている。また、 第 1層配線 1 1〜第 3層配線 Ί 3は、 層間絶緣膜 9に形成されたスルーホール 1 0を通じて相互に電気的に接続されている。
第 3層配線 1 3を覆う絶縁膜 1 9の上部には、 複数のマイクロバンプ （接続端 子） 2 OAが形成されている。 これらのマイクロバンプ 2 OAは、 例えば直径 5 〜1 00 Aim程度の A uバンプまたは S nバンプなどによって構成され、 絶縁膜 1 9に形成された開孔 （図示せず） を通じて第 3層配線 1 3と電気的に接続され ている。
上記複数のマイクロバンプ 2 OAのそれぞれには、 同じく直径 5〜1 O O m 程度の A uバンプまたは S nバンプなどによって構成されたマイクロバンプ （接 続端子） 20 Bが接合されている。 これらのマイクロバンプ 20 Bは、 絶縁膜 1 9に形成された開孔 （図示せず） を通じて第 4層配線 1 4と電気的に接続されて いる。すなわち、第 3層配線 1 3と第 4層配線 1 4とは、 マイクロバンプ 20 A、 20 Bを介して電気的に接続されている。
第 4層配線 1 4〜第 7層配線 1 7は、 層間絶縁膜 9に形成されたスルーホール 〗 8を通じて相互に電気的に接続されている。 第 4層配線〗 4〜第 7層配線 1 7 は、 下層の第 1層配線 1 1〜第 3層配線 1 3に比べて線幅および配線間隔が大き く、 例えば第 1層配線 1 1〜第 3層配線 1 3の線幅および間隔は、 それぞれ 0. 1 Atm〜1 tm程度であるのに対し、 第 4層配線 1 4〜第 7層配線 1 7の線幅お よび間隔は、 それぞれ 1. 0 m〜3 O/^rn程度である。 同様に、 第 4層配線 1 4〜第 7層配線 1 7を相互に接続するスルーホール 1 8の径は、 nチャネル型 M I S FETQn (または pチャネル型 M I S FETQp) と第 1層配線 Ί 1とを 接続するスルーホール 1 0や、 第 1層配線 1 1〜第 3層配線 1 3を相互に接続す るスルーホール 1 0の径よりも大きい。
最上層配線である第 7層配線 1 7の上部には、 ガラス基板 30が配置されてい る。 このガラス基板 30の上面 （裏面） には、 CMOSロジック LS Iの外部接 続端子を構成する複数のバンプ電極 3 1が形成されている。 これらのバンプ電極 31は、 ガラス基板 30に形成された貫通孔 32を通じて第 7層配線 1 7と電気 的に接続されている。 バンプ電極 3 1は、 第 3層配線 1 3と第 4層配線 1 4とを 電気的に接続している前記マイクロバンプ 20A、 20 Bよりも融点が低い半田 などによって構成され、 マイクロバンプ 20 A、 2 O Bよりも大きい、 例えば数 百/ im程度の直径を有している。 また、 バンプ電極 31の数は、 第 3層配線 1 3 と第 4層配線 1 4とを電気的に接続しているマイクロバンプ 20A、 2 O Bの数 よりも少ない。
図 2は、 上記した nチャネル型 M l S FETQnおよび pチャネル型 M I S F £丁0 と7層の配線1 1〜1 7とによって構成される CMOSロジック LS I のうち、 第 4層配線 1 4〜第 7層配線 1 7が形成された部分を示す要部断面図、 図 3は、 nチャネル型 M I S F ETQ n、 pチャネル型 M I S F E T Q pおよび 第 1層配線 1 1〜第 3層配線 1 3が形成された部分を示す要部断面図である。 図 2および図 3に示すように、 CMOSロジックし S Iは、 その一部である n チャネル型 M I S F ETQn、 pチャネル型 M I S F E T Q pおよび第 1層配線 1 1〜第 3層配線 1 3がシリコン基板 Ίの主面上に形成され、 他の一部である第 4層配線 1 4〜第 7層配線 1 7がシリコン基板 1とは異なるガラス基板 30の主 面上に形成されている。 そして、 シリコン基板 1の最上部に形成された複数のマ イク口バンプ 2 OAと、 ガラス基板 30の最上部に形成された複数のマイクロバ ンプ 20 Bとが前記図 1に示すように重ね合わされ、 相互に電気的に接続される ことによって、 CMOSロジック LS Iの全体が構成されている。
シリコン基板 1に形成されたマイクロバンプ 2 OAとガラス基板 30に形成さ れたマイクロバンプ 20 Bとの位置合わせは、 シリコン基板 1に形成されたァラ ィメン卜マーク 22とガラス基板 30に形成されたァライメン卜マーク 33とを 使って行われる。 シリコン基板 1のァライメン卜マーク 22は、 配線材料によつ て構成され、例えば第 3層配線 1 3を形成する工程で同時に形成される。同様に、 ガラス基板 30のァライメン卜マーク 33も配線材料によって構成され、 例えば 第 7層配線 1 7を形成する工程で同時に形成される。
ァライメン卜マーク 22とァライメン卜マーク 33とを結^:直線上には、 ガラ ス基板 30の裏面側から 2個のァライメン卜マーク 22、 33を同時に視認、でき るようにするために、 配線 （第 4層配線 1 4〜第 6層配線 1 6) が形成されてい ない。 また、 ガラス基板 30の裏面には、 ァライメン卜マーク 22、 33の視認 を容易にするための開孔 34が形成されている。 この開孔 34は、 ガラス基板 3 0に貫通孔 32を形成する工程で同時に形成される。
次に、 上記のように構成された CMOSロジック LS Iの製造方法を図 4〜図 1 7を用いて説明する。
前述したように、 本実施形態の CMOSロジック L S Iは、 その一部 （nチヤ ネル型 M I S F ETQ n、 pチャネル型 M I S F ETQ pおよび第 1層配線 1 1 〜第 3層配線 1 3) が形成されたシリコン基板 1と、 他の一部 （第 4層配線 1 4 〜第 7層配線 1 7) が形成されたガラス基板 30とが重ね合わされ、 両者がマイ クロバンプ 20 A、 20 Bを介して接続されることにより、 その全体が構成され ている。
従って、 本実施形態の CMOSロジック LS Iを製造するには、 その製造工程 を 2分割し、 nチャネル型 M I S F ETQ n、 pチャネル型 M I S F E T Q pお よび第 1層配線 1 1〜第 3層配線 1 3を形成する前半の工程と、 第 4層配線 1 4 〜第 7層配線 1 7を形成する後半の工程とを、 シリコン基板 1とガラス基板 30 とに分けて実現する。
シリコン基板 1に ηチャネル型 M I S FETQn、 pチャネル型 M I S FET Q Pおよび第 1層配線 1 1〜第 3層配線 1 3を形成する前半の工程は、 周知の C MOSプロセスによって実現される。
具体的には、 まず図 4 (a) に示すように、 シリコンウェハ 1 Aの主面に素子 分離溝 4を形成し、 続いて p型ゥエル 2および n型ゥエル 3を形成する。 素子分 離溝 4は、 シリコンウェハ 1 Aをエッチングして形成した溝に酸化シリコンなど の絶縁膜を埋め込むことによって形成する。 また、 P型ゥエル 2はシリコンゥェ ハ 1 Aの一部に P (リン） をイオン注入することによって形成し、 n型ウエノレ 3 はシリコンウェハ 1 Aの他の一部に B (ホウ素） をイオン注入することによって 形成する。
次に、 図 4 (b) に示すように、 シリコンウェハ 1 Aを熱処理することによつ て、 P型ゥエル 2および n型ゥエル 3の表面にゲ一卜酸化膜 5を形成した後、 ゲ 一卜酸化膜 5の上部にゲート電極 6を形成する。 ゲート電極 6は、 例えば P (リ ン） をドープした低抵抗多結晶シリコン膜、 WN (窒化タングステン） 膜および W (タングステン） 膜をこの順で積層した 3層の導電膜によって構成する。 続い て、 p型ゥエル 2に P (リン） または. As (ヒ素） をイオン注入することによつ て n型半導体領域（ソース、 ドレイン） 7を形成し、 n型ゥエル 3に B (ホウ素） をイオン注入することによって P型半導体領域 （ソース、 ドレイン） 8を形成す る。ここまでの工程で p型ゥエル 2に nチャネル型 M I S FETQnが形成され、 n型ゥエル 3に pチャネル型 M I S F ETQ pが形成される。 次に、 図 4 (c) に示すように、 nチャネル型 M I S FETQnぉょびpチャ ネル型 M I S FETQpの上部に層間絶縁膜 9を形成し、 続いてフォトレジス卜 膜をマスクにして層間絶縁膜 9をドライエツチングすることにより、 n型半導体 領域 （ソース、 ドレイン） 7および p型半導体領域 （ソース、 ドレイン） 8の上 部にスルーホール 1 0を形成した後、 層間絶縁膜 9の上部に第 1層配線 1 〗を形 成する。 層間絶縁膜 9は、 例えば酸化シリコン膜を CVD法で堆積することによ つて形成する。 また、 第 1層配線 1 1は、 例えば層間絶縁膜 9の上部にスパッタ リング法で W、 A I合金あるいは Cuなどのメタル膜を堆積した後、 フォトレジ ス卜膜をマスクにしたドライエッチングでこのメタリレ膜をパターニングすること によって形成する。
次に、 図 5 (a) に示すように、 上記図 4 (c) に示した工程を複数回繰り返 すことによって第 2層配線 1 2および第 3層配線 1 3を順次形成した後、 第 3層 配線 1 3の上部に絶縁膜 1 9を形成する。 絶縁膜 1 9は、 CVD法で堆積した酸 化シリコン膜、 窒化シリコン膜または塗布法で堆積したポリイミド膜などによつ て構成する。 なお、 第 3層配線 1 3を形成する工程で同時にァライメン卜マーク 22も形成する。
次に、 図 5 (b) に示すように、 フォトレジス卜膜をマスクにして絶縁膜 1 9 をドライエッチングすることにより、 第 3層配線 1 3の上部に複数の開孔 （図示 せず）を形成し、続いてこれらの開孔の内部にバリアメタル層 21を形成した後、 バリアメタノレ層 2 1の上部にマイクロバンプ 2 OAを形成する。 パリアメタル層 21は、 例えば開孔の内部を含む絶縁膜 1 9上にスパッタリング法で C r膜およ び N i膜を堆積し、 続いてフォトレジス卜膜をマスクにしたドライエッチングで 絶縁膜 1 9上の不要な C r膜および N i膜を除去することによって形成する。 ま た、 マイクロバンプ 2 OAは、 例えばバリアメタル層 21の上部を含む絶縁膜 1 9上にスパッタリング法またはメツキ法で A u膜 （または S π膜） を堆積し、 続 いてフォ卜レジス卜膜をマスクにしたドライエッチングで絶縁膜 1 9上の不要な Au膜 （または S n膜） を除去することによって形成する。
次に、マイクロバンプ 20 Aにプローブを当てて電気的特性の試験を行った後、 シリコンウェハ 1 Aをダイシングして複数のシリコン基板 （チップ） 1に分割す ることによリ、 前記図 3に示したシリコン基板 1が得られる。
このように、 本実施形態の製造方法は、 シリコンウェハ 1 Aに nチャネル型 M I S F E T Q ru pチャネル型 M I S F E T Q pおよび第 1層配線 1 1〜第 3層 配線 1 3を形成した後、 すなわち C M O Sプロセスの全工程の約半分の工程をシ リコンウェハ 1 Aに実現した段階でマイクロバンプ 2 O Aにプローブを当てて電 気的特性の試験を行う。 この方法によれば、 C M O Sプロセスの全工程が終了し た段階で電気的特性の試験を行う方法に比べてより早 L、段階で良品と不良品とを 選別することができるので、 C M O Sロジック L S Iの製造歩留まりを大幅に向 上させることができ、 その製造コス卜を低減することができる。
また、 外咅接続端子よりも数の多いマイクロバンプ 2 O Aにプローブを当てて 電気的特性の試験を行うことにより、 ボンディングパッドなどの外部接続端子に プロ一プを当てて電気的特性の試験を行う方法に比べて精度の高い試験を行うこ とができるので、 シリコン基板 1に形成される埋め込みテス卜回路 （図示せず） の面積を大幅に低減もしくは削除することができる。 これにより、 シリコン基板 1のサイズを小さくすることができるので、 シリコンウェハ 1 Aから取得される シリコン基板 1の数が増えると共に製造歩留まリが向上し、 C M 0 Sロジック L S Iの製造コストを低減することができる。
また、 マイクロバンプ 2 O Aにプローブを当てて電気的特性の試験を行うこと により、 テストパターンの長さを大幅に短縮することができるので、 電気的特性 の試験に要する時間を短縮することができ、試験工程のスループッ卜が向上する。 マイクロバンプ 2 O Aを使った電気的特性の検査精度を向上させる方法として、 ガラス基板 3 0のマイクロバンプ 2 0 Bには接続されない検査専用のマイクロバ ンプ 2 O Aをシリコン基板 1の最上部に別途形成してもよい。 この場合は、 シリ コン基板 1のマイクロバンプ 2 O Aの数がガラス基板 3 0のマイクロバンプ 2 0 Bの数よりも多くなる。
一方、 ガラス基板 3 0に第 4層配線 1 4〜第 7層配線 1 7を形成する後半のェ 程は、 シリコンウェハ 1 Aに半導体素子や下層配線を形成する前半の工程とは異 なる製造ラインを使用して実現され、前半の工程と並行して進められる。ただし、 前半の工程で使用される製造設備の一部が後半の工程で使用される場合もある。 後半の工程では、 例えば図 6 (a) 、 （b) に示すようなガラス板 3 OAを使 用する。 このガラス板 3 OAは、 破線で示すスクライプライン Sによって区画さ れた矩形の領域がガラス基板 30の一個分に相当し、 後述する製造工程の最終段 階でガラス板 30 Aをスクライプライン Sに沿ってダイシングすることによつて、 多数のガラス基板 30に分割される。 ガラス板 30 Aは、 矩形のものを使用して もよいが、 図 6 (a) に示すように、 シリコンウェハと同じディスク （円盤） 状 とすることにより、 シリコンウェハの製造ラインでの取り扱いが容易になる。 ガラス板 3 OAは、 例えば T FT液晶用基板などに使用されている無アルカリ ガラス （組成： S i 02/B203/A I 2Os/RO (アルカリ土類金属酸化物） =5 0~60/5〜1 5 1 0~1 5/1 5~25 (重量％) 、 歪み点： 600〜7 00°C、 熱膨張率： 3. 5〜5. 0 p pm/K) によって構成され、 その板厚は 0. 5 mm程度である。
無アルカリガラスは、 反りや寸法変動が小さいので、 フ才卜リソグラフィ技術 を使ってガラス板 3 OAの主面上に微細な配線、 スルーホール、 マイクロバンプ などを高い寸法精度で形成することができる。 また、 無アルカリガラスは、 シリ コンに比べて安価であるため、 シリコンウェハに第 4層配線 1 4〜第 7層配線 1 7を形成した場合に比べて CMOSロジック LS Iの製造コストを低減すること ができる。 また、 一般にガラスは、 シリコンに比べて絶縁特性に優れ、 渦電流損 失が無いといった利点もある。
ガラス板 3 OAの材料としては、 上記した無アルカリガラスに限らず、 半導体 センサなどの透明ガラス部分に一般的に使用されているホウケィ酸ガラスを使用 することもできる。ホウケィ酸ガラスは、数％のアル力リ成分を含有している（無 アルカリガラスは 0. 1重量％以下） ので、 素子の電気的特性に及ぼす影響を考 慮して使用する必要があるが、 反りや寸法変動が無アル力リガラスと同程度に小 さいので、フ才卜リソグラフィ技術を使った微細なパターンの形成に適している。 また、 ホウケィ酸ガラスの原価ば無アルカリガラスの 1ノ 3〜 1 /5程度である ため、 CMOSロジック LS Iの製造コストをさらに低減することができる。 反りや寸法変動が小さく、 アルカリ成分を含まないガラス材料として、 石英ガ ラスを使用することもできるが、 無アルカリガラスよりも高価であるという不利 益がある。なお、 ソーダガラスは、ホウケィ酸ガラスよりもさらに安価であるが、 アル力リ成分の含有量が高く、 素子の電気的特性を変動させる虞れがあるので好 ましくない。 また、 ガラスに代えてシリコンウェハを使用することもできるが、 前述したように、 ガラスを使用した場合に比べて製造コストが高くなるなどの不 利益がある。
なお、 ガラスに含まれるアルカリ成分はその表面に析出し易いため、 経時変化 によってガラス基板 3 0の表面のアルカリ濃度が高くなる傾向がある。 その対策 としては、 C V D法などによってガラス板 3 O Aの表面に窒化シリコン膜をコ一 ティングし、 アル力リ成分をバリァする方法が有効である。
上記ガラス板 3 O Aを使って第 4層配線 1 4〜第 7層配線 1 7を形成するには、 まず図 7 ( a ) に示すように、 ガラス板 3 O Aの主面にガラスと配線材料との接 着力を増すための接着層 3 5を形成する。 接着層 3 5は、 例えばスパッタリング 法で堆積した T i N (窒化チタン） 膜や T i W (チタンタングステン） 膜などに よって構成する。
次に、 図 7 ( b ) に示すように、 接着層 3 5の上部にスパッタリング法で A I 合金膜 1 7 Aを堆積した後、 図 7 ( c ) に示すように、 フォトレジス卜膜をマス クにしたドライエッチングで A I合金膜 1 7 Aをパターニングすることによって、 第 7層配線 1 7およびァライメン卜マーク 3 3を形成する。
次に、 図 7 ( d ) に示すように、 第 7層配線 1 7の上部に層間絶縁膜 9を形成 した後、 図 7 ( e ) に示すように、 フォトレジスト膜をマスクにして層間絶縁膜 9をドライエッチングすることにより、 第 7層配線 1 7の上部にスルーホール 1 8を形成する。 層間絶縁膜 9は、 C V D法で堆積した酸化シリコン膜ゃ塗布法で 堆積したポリイミド膜などによって構成する。
次に、 図 8に示すように、 上記図 7 ( b ) 〜図 7 ( e ) に示す工程を複数回繰 り返すことによって、 第 6層配線 1 6、 第 5層配線 1 5および第 4層配線 1 4を 順次形成した後、第 4層配線 1 4の上部に絶縁膜 1 9を形成する。絶縁膜 1 9は、 C V D法で堆積した酸化シリコン膜、 窒化シリコン膜または塗布法で堆積したポ リイミド膜などによって構成する。
ガラス板 3 O Aに形成された第 7層配線 1 7〜第 4層配線 1 4の線幅および配 線間隔は、 前述したように、 シリコンウェハ 1 Aに形成された第 1層配線 1 1〜 第 3層配線 1 3の線幅および配線間隔よりも大きい。 同様に、 ガラス板 3 O Aに 形成されたスルーホール 1 8の径は、 シリコンウェハ 1 Aに形成されたスルーホ —ル 1 0の径よりも大きい。
このように、 本実施形態の製造方法は、 幅の狭い微細な配線 （第 1層配線 1 1 〜第 3層配線 Ί 3 ) ゃ径の小さいスルーホール 1 0をシリコンウェハ 1 Aに形成 し、 幅の広い配線 （第 4層配線 1 4〜第 7層配線 1 7 ) や径の大きいスルーホー ル 1 8をガラス板 3 O Aに形成する。 これにより、 シリコン基板 1のサイズを小 さくすることができるので、 シリコンウェハ 1 Aから取得されるシリコン基板 1 の数が増えると共に製造歩留まりが向上し、 C M O Sロジック L S Iの製造コス 卜を低減することができる。
また、 本実施形態の製造方法は、 第 4層配線 1 4〜第 7層配線 1 7を通常のプ 口セスとは逆の順序で形成する。 すなわち、 通常の C M O Sプロセスでは、 nチ ャネル型 M I S F E T Q nおよび pチャネル型 M I S「£丁0卩の上部に第1層 配線〗 1〜第 3層配線 1 3を順次形成した後、 第 3層配線 1 3の上部に第 4層配 線 1 4、 第 5層配線 1 5、 第 6層配線 1 6および第 7層配線 1 7をこの順序で形 成する。 これに対し、 本実施形態の製造方法では、 ガラス板 3 O A上にまず最上 層配線として機能する第 7層配線 1 7を形成し、 続いてその上部に第 6層配線 1 6、 第 5層配線 1 5および第 4層配線 1 4を順次形成する。
図 9 ( a ) は、 このような本実施形態の製造方法を概念的を示す図であり、 図 9 ( b ) は、 従来行われている製造方法を概念的に示す図である。 ここでは、 一 つの工程を 1枚のフ才卜マスクによって表し、 複数の連続した工程を複数枚のフ 才卜マスクの重ね合わせによって表している。
本実施形態の製造方法は、 まずウェハプロセスの全工程 （Μβ~ Μη) を前半の 工程 A (M。〜Mm) と後半の工程 B (Mm+1 Mn) とに分割し、 前半の工程 A (M0 〜Mm) は、 第 1基板 （ここではシリコンウェハ 1 A) に通常の順序 （M。→M„) で実現し、 後半の工程 B (Mm+1~Mn) は、 第 2基板 （ここではガラス板 3 O A) に通常の順序とは逆の順序 （Mn→Mm+1) で実現する。 この後半の工程 B ( m†1~ Μπ)で第 2基板にフォ卜マスクの回路パターンを転写する際には、後半の工程 Β (M 〜 Mn)を通常の順序で実現するときに使用するフ才卜マスクのパターンを 1 8 0 ° 反転させたフォトマスクを使用する。
そして、 工程 A (M0→Mm) の最終段階で電気特性の試験を行って良品の第 1 基板を抽出し、 工程 B (M→Mm+1) の最終段階で電気特性の試験を行って良品の 第 2基板を抽出した後、 良品の第 1基板と良品の第 2基板とを接続端子 （ここで はマイクロバンプ 2 0 A、 2 0 B ) を介して電気的に接続することによって、 ゥ ェハプロセスの全工程 （Mfl〜Mn) が実現された L S Iを得る。
上記のような製造方法によれば、 2つの製造ラインを使って前半の工程 A (M0 →Mm) と後半の工程 B (M→Mm+1) とを同時に並行して進めることができるので、 全工程 （MD~Mn) ^単一の基板に実現する場合に比べて製品の完成に要する期 間 （T A T ;Turn Around Time) を最大で半分程度まで短縮することができる。 また、 前半の工程 A (Mfl〜Mm) と後半の工程 B (Mm+1〜Mn) とを第 1基板と 第 2基板とに分けて実現することによリ、それぞれの基板に実現される工程数は、 単一の基板に全工程 （Mfl〜Mn) を実現される比べてほぼ半分になる。 これによ り、 工程数の増加につれて累積的に増加する不良率が大幅に低減されるので、 製 品の製造歩留まりを大幅に向上させることができる。
また、 前半の工程 A ( 0~ m) と後半の工程 B (Mm+1〜Mn) とで設計ルール を異ならせ、 例えば微細なパターンを前半の工程 A (Me〜Mm) で第 1基板に形 成し、 広いパターンを後半の工程 B (Mm†1~ Mn) で第 2基板に形成する。 これに より、 微細なパターンを形成する前半の工程 A (MQ〜Mm) では使用できなくな つた 1〜数世代前の製造設備を、 広いパターンを形成する後半の工程 B ( Mm+1〜 Μπ)で再利用することができるので、製品 1個当りに転嫁される製造設備の原価 償却費を低減し、 製品の製造コス卜を低減することができる。
さらに、 本実施形態の製造方法は、 7層の配線 1 1 〜 1 7の一部 （第 1層配線 1 1〜第 3層配線 1 3 ) をシリコン基板 1に形成し、 他の一部をガラス基板 3 0 に形成するので、 それぞれの基板 1 、 3 0に形成される配線層の数は、 7層の配 線 1 1 ~ 1 7を単一の基板に形成する場合に比べて約半分となる。 これにより、 配線層の増加につれて累積的に増大する下地段差が緩和され、 配線形成工程の歩 留まりや上下の配線間の接続信頼性が向上する。 これにより、 層間絶縁膜に形成 した溝の内部に配線材料を埋め込んだ後、 層間絶縁膜上に残った不要な配線材料 を C M P (Chem i ca l Mechan i ca l Po l i sh i ng;化学的機械研磨)法で除去することに よって埋込み配線を形成する、いわゆるダマシン (Damascene)プロセスのような複 雑でコス卜のかかる配線形成プロセスが不要となる。
次に、 図 1 0に示すように、 フォトレジス卜膜をマスクにして絶縁膜 1 9をド ライエッチングすることにより、 第 4層配線 1 4の上部に開孔 （図示せず） を形 成し、 続いて開孔の内部にバリアメタル層 2 1を形成する。 バリアメタル層 2 1 は、 例えば開孔の内部を含む絶縁膜 1 9上に蒸着法またはスパッタリング法で C r膜および N ί膜を堆積し、 続いてフォトレジス卜膜をマスクにしたドライエツ チングで絶縁膜 1 9上の不要な C r膜および N i膜を除去することによって形成 する。
次に、 図 1 1に示すように、 バリアメタル層 2 1の上部にマイクロバンプ 2 0 Bを形成する。 マイクロバンプ 2 0 Bは、 例えばバリアメタル層 2 1の上部を含 む絶縁膜 1 9上に蒸着法、 スパッタリング法またはメツキ法などで A u膜 （また は S n膜） を堆積し、 続いてフォトレジス卜膜をマスクにしたドライエッチング で絶縁膜 1 9上の不要な A u膜 （または S n膜） を除去することによって形成す る。
ガラス板 3 O A上の配線 （第 4層配線 1 4〜第 7層配線 1 7 ) は、 スパッタリ ング法で堆積した W膜ゃメツキ法で形成した C u膜で構成することもできる。 メ ツキ法で形成した C u膜を配線材料に用いる場合、 ガラス板 3 0 Aと第 7層配線 1 7との間に形成する接着層 3 5には、 例えばスパッタリング法で堆積した T i N (窒化チタン） 膜や C r膜を使用する。 また、 上層の配線と下層の配線とを異 なるメタル材料で構成することもできる。
ここまでの工程で、 ガラス板 3 O A上に第 4層配線 1 4〜第 7層配線 1 7およ びマイクロバンプ 2 0 Bが形成される。 続いて、 以下のような方法でガラス板 3 0 Aの裏面加工を行い、 C M O Sロジック L S Iの外部接続端子を構成するバン プ電極 3 1を形成する。
まず、 図 1 2に示すように、 フッ酸を含むエッチング液を用いてガラス板 3 0 Aの裏面 （下面） を板厚の半分程度までウエットエッチングすることにより、 後 の工程でバンプ電極 3 1が接続される領域に開孔 3 2 Aを形成する。 また、 この とき同時にァライメン卜マーク 3 3の直下のガラス板 3 O Aに開孔 3 4を形成し、 スクライブ領域のガラス板 3 0 Aにスクライプガイド 3 6を形成する。
ガラス板 3 O Aの裏面をウエットエッチングする際は、 開孔 3 2 A、 3 4およ びスクライブガイド 3 6が形成される領域を除き、 ガラス板 3 0 Aの裏面をフォ 卜レジス卜膜などで覆っておく。 また、 マイクロバンプ 2 0 Bおよび配線 （第 4 層配線〗 4〜第 7層配線 1 7 ) が形成されたガラス板 3 O Aの主面側もレジス卜 膜、 カバーレイフイルム、 紫外線の照射によって剥離が生じる U Vフイルムなど で覆っておくことが望ましい。
次に、 図 1 3に示すように、 開孔 3 2 Aの内部のガラス板 3 O Aをさらにゥェ ッ卜エッチングすることによって第 7層配線 1 7に達する貫通孔 3 2を形成する。 このウエットエッチングを行う際は、 貫通孔 3 2を形成する領域を除き、 ガラス 板 3 O Aの裏面をフォトレジス卜膜などで覆っておく。 また、 ガラス板 3 O Aの 主面側もレジス卜膜、 カバ一レイフイルム、 U Vフイルムなどで覆っておく。 次に、 図 1 4に示すように、 貫通孔 3 2の底部にバリアメタル層 3 7を形成し た後、 貫通孔 3 2の内部にバンプ電極 3 1を形成する。 バリアメタル層 3 7は、 例えば貫通孔 3 2の内部を含むガラス板 3 O Aの裏面に蒸着法またはスパッタリ ング法で C r膜、 N ί膜および A u膜を堆積し、 続いてフォトレジス卜膜をマス クにしたドライエッチングまたはウエットエッチングで不要な C r膜、 N i膜お よび A u膜を除去することによって形成する。 バリアメタル層 3 7は、 貫通孔 3 2の内壁全体を覆うように形成してもよい。
また、 バンプ電極 3 1は、 マイクロバンプ 2 0 A、 2 0 Bよりも低融点の共晶 半田 （P b 3 7 Z S n 6 3 ： 1 8 3 °C) や低温半田 （S n 1 7 / B i 5 7 / I n 2 6 : 7 8 . 9 °C) などで構成し、 半田ボール供給法やスクリーン印刷法で貫通 孔 3 2の内部に供給した半田をリフローすることによって形成する。 バンプ電極 3 1の形状は、 ポール状に限らず、 ランド状とすることもできる。
次に、マイクロバンプ 2 0 Bにプローブを当てて電気的特性の試験を行った後、 ガラス板 3 O Aをスクライブライン S (図 6参照） に沿ってダイシングし、 複数 のガラス基板 3 0に分割することにより、 前記図 2に示したようなガラス基板 3 0が得られる。
ガラス板 3 0 Aのダイシング工程では、 ガラス板 3 0 Aのスクライブライン S に前述したスクライブガイド 3 6が形成されているので、 ダイシングを容易に行 うことができ、 ダイシング時のガラス板 3 O Aの欠けやバリの発生を抑制するこ とができる。 また、 例えば図 1 5に示すように、 スクライプライン Sの交点に位 置するガラス板 3 O Aにスクライブガイド 3 6よりも径の大きい丸穴 3 8などを 形成しておくことにより、 ダイシングをさらに容易に行うことができる。 この丸 穴 3 8は、 ゥエツ卜エッチングでスクライブガイド 3 6を形成する工程で同時に 形成する。
マイクロバンプ 2 0 Bにプローブを当てて電気的特性の試験を行う際には、 例 えば図 1 6に示すような、 ガラス板 3 0の主面上にプローブ回路 （図示せず） と N iなどの硬質金属からなる突起状のコンタク卜部 2 3とを形成し、 裏面にはテ ス夕に接続されるバンプ電極 3 1を形成したプローバ 2 4を使用してもよい。 こ のプローバ 2 4は、 前記シリコンウェハ 1 Aの電気的特性を試験する際にも使用 することができる。
ガラス板 3 O Aの裏面をゥエツ卜エッチングして開孔 3 2 A、 3 4およびスク ライプガイド 2 2を形成する工程 （図 1 2参照） では、 ウエットエッチングを 2 回に分けてもよい。 この場合は、 まず図 1 7 ( a ) に示すように、 フォトレジス 卜膜 4 0をマスクにしたゥエツ卜エッチングでガラス板 3 O Aに浅い溝 4 4 a、 4 4 b , 4 4 cを形成する。 続いて図 1 7 ( b ) に示すように、 溝 4 4 a、 4 4 b、 4 4 cの側壁を覆う第 2のフ才卜レジス卜膜 4 1をマスクにして溝 4 4 a、 4 4 b、 4 4 cの底部のガラス板 3 O Aをさらにゥエツ卜エッチングすることに より、 開孔 3 2 A、 3 4およびスクライブガイド 3 6を形成する。
上記の方法によれば、 工程は増えるが、 溝 4 4 a、 4 4 b、 4 4 cの側壁をフ 才卜レジス卜膜 4 1で覆った状態で第 2のゥエツ卜エッチングを行うので、 開孔 3 2 A、 3 4およびスクライブガイド 3 6の内部のガラスがサイドエッチングさ れる量が低減され、 貫通孔 3 2、 開孔 3 4およびスクライブガイド 3 6を微細な 寸法で精度よく形成することができる。
ガラス板 3 O Aの裏面加工は、 ドライエッチングとゥエツ卜エッチングとを組 み合わせて行うこともできる。 この場合は、 まずフォトレジスト膜をマスクにし たドライエッチングでガラス板 3 O Aに浅い溝を形成し、 続いてこのフ才卜レジ ス卜膜をマスクにしたゥエツ卜エッチングでガラス板 3 O Aをさらにエッチング する。 この方法によれば、 ウエットエッチングに比べてスループットは低いが異 方性の高いドライエッチングで浅い溝を形成した後、 溝の内部のガラスをゥエツ 卜エッチングするので、 貫通孔 3 2、 開孔 3 4およびスクライブガイド 3 6を微 細な寸法で精度よく形成することができ、かつスループッ卜の低下も僅かで済む。 ガラス板 3 O Aの裏面加工は、 レーザを用いて行うこともできる。 レーザ光源 としては、 ガラスに吸収される波長 （1 0 . 6 m付近） の光源を持った炭酸ガ スレーザを使用する。
ガラス板 3 O Aの裏面加工は、 アルミナなどの研磨剤をガラス基板に高圧で吹 き付けるサンドブラス卜法を用いて行うこともできる。 この方法は、 まず図 1 8 ( a ) に示すように、 ガラス板 3 O Aの裏面の一部をメタルマスク 4 2で覆い、 メタルマスク 4 2で覆われていない領域のガラス板 3 O Aにアルミナなどの研磨 剤 4 3を高圧で吹き付けることによって、 開孔 3 2 A、 3 4およびスクライブガ イド 3 6を形成する。 ただし、 サンドプラス卜法による加工のみでは、 ガラス板 3 O Aの表面の荒れが大きいので、 その後、 さらにガラス板 3 O Aの裏面をフッ 酸、 フッ酸 Z硝酸混液、 アルカリなどのエッチング液で化学エッチングする。 こ れにより、 図 1 8 ( b ) に示すように、 内壁面が滑らかな開孔 3 2 A、 3 4およ びスクライブガイド 3 6を形成することができる。
ガラス板 3 O Aの主面の加工 （第 4層配線 1 4〜第 7層配線 1 7およびマイク 口バンプ 2 0 Bの形成） と裏面の加工 （貫通孔 3 2、 開孔 1 5、 スクライブガイ ド 2 2の形成およびバンプ電極 3 1の接続） とは、 上記した順序と異なる順序で 行うこともできる。 すなわち、 例えばガラス板 3 O Aの裏面に貫通孔 3 2、 開孔 3 4、 スクライブガイド 3 6を形成し、 続いてガラス板 3 O Aの主面に第 4層配 線 1 4〜第 7層配線 1 7およびマイクロバンプ 2 0 Bを形成した後、 貫通孔 3 2 にバンプ電極 3 1を接続してもよい。また、ガラス板 3 O Aの裏面に開孔 3 2 A、 3 4およびスクライブガイド 3 6を形成し、 続いてガラス板 3 O Aの主面に第 4 層配線 1 4〜第 7層配線 1 7およびマイクロバンプ 2 0 Bを形成した後、 開孔 3 2 Aをエッチングして貫通孔 3 2を形成し、 その後、 貫通孔 3 2にバンプ電極 3 1を接続してもよい。
本実施形態の CMOSロジック L S Iは、 上記のような方法で製造されたシリ コン基板 1とガラス基板 30とをそれらの主面同士が対向するように重ね合わせ てマイクロバンプ 20A、 20 Bを接合し、シリコン基板 1に形成された回路（Π チャネル型 M I S F ETQ n、 pチャネル型 M I S F E T Q pおよび第 1層配線 1 1〜第 3層配線〗 3) 回路と、 ガラス基板 30に形成された回路 （第 4層配線 1 4〜第 7層配線 1 7) とを電気的に接続することによって、 そのウェハプロセ スが完了する。
シリコン基板 1のマイクロバンプ 2 OAとガラス基板 30のマイクロバンプ 2 0 Bとの接続は、 Au/S n共晶 （A u 80/S n 20 ： 280°C、 A u 1 OZ
5 n 90 ： 2 1 7°C) 接合あるいは A u /A u熱圧着 （450〜550°C) によ つて行う。
また、 Au/S i共晶 （Au 98/S i 2 : 3 70°C) 接合、 A uZG e共晶 (A u 88/S i 1 2 : 356°C)接合、高温半田（P b 9 7. 5/Ag 2. 5 :
304 °C) リフロー、 P bフリー半田 （S n 96ZAg 3. 5/C u 0. 5 : 2
60°C) リフロー、 Wプラグ I nプール （ I n融点： 1 56. 6°C) 埋め込み 法などによって行うこともできる。
さらに、 表面が清浄な金属同士を高真空下で接近させると常温で互いに接合す る性質を利用した表面活性化接合法を用いることもできる。 この場合の金属材料 の組み合わせとしては、 A l — Aし A I -S i、 C u— S n、 S i — G aA s、 S i - l n P. G aA s - l n Pなどを挙げることができる。
上記のようにして製造された CMOSロジック L S Iは、 シリコン基板 1とガ ラス基板 30とをパッケージで封止することによって最終製品となる。 封止の形 態は、 既存のパッケージを用いた種々の封止形態を適用することができる。
例えば図 1 9は、 マイクロバンプ 2 O A, 20 Bの接続信頼性を向上させるた めに、 シリコン基板 1の主面とガラス基板 30の主面との隙間に封止樹脂 （アン ダ一フィル樹脂） 5 1を充填した例である。
また、 図 20に示すように、 シリコン基板 1の裏面 （上面） 側に放熱フィン 5 2を取り付けることにより、 熱抵抗を低減することができる。 また、 本実施の形 態の CMOSロジック LS Iは、 ガラス基板 30に形成されたバンプ電極 31を 放熱経路 （サ一マルビア） として利用することができるので、 シリコン基板 1で 発生した熱の一部を、 バンプ電極 3 1を通じてガラス基板 30の裏面側から外部 に放散させることもできる。
実施の形態 2
図 21は、 本実施形態の CMOSロジック L S Iを示す断面図である。 図示の ように、 この CMOSロジック LS Iは、 動作特性ゃ耐雑音特性の改善を目的と して、 ガラス基板 30の主面上にキャパシタ （C) を形成したものである。 キヤ パシタ （C) の電極 25はスパッタリング法で堆積した A I合金膜などの配線材 料を使って形成し、 容量絶縁膜 26は、 CVD法や陽極酸化法で堆積した Ta2 o5 (酸化タンタル） 膜などを使って形成する。 また、 図示は省略するが、 インダ クタンス （L) や抵抗 （R) など、 キャパシタ （C) 以外の受動素子を形成する ことによって、 動作特性ゃ耐雑音特性をさらに改善することもできる。 インダク タンス （L) は、 スパッタリング法で堆積した A I合金膜などの配線材料を偉つ て形成し、 抵抗 (R) は、 CVD法で堆積した多結晶シリコン膜などを使って形 成する。
キャパシ夕 （C) 、 インダクタンス （L) 、 抵抗 (R) などの受動素子は、 ガ ラス基板 30側に形成することが好ましい。 すなわち、 微細な配線 （第 1層配線 1 1〜第 3層配線 1 3 ) や径の小さ t、スルーホール 1 0をシリコン基板〗側に形 成し、 面積の大きい受動素子をガラス基板 30側に形成することにより、 シリコ ン基板 1のサイズを小さくすることができる。
なお、 ガラスはシリコンに比べて帯電し易いため、 特にガラス基板 30に受動 素子 （し、 C、 R) を形成するような場合は、 素子を静電破壊から防ぐための対 策が必要となる。 -.
帯電防止対策としては、 ガラス板 3 OAの主面や裏面に加工を施す際、 例えば 図 22や図 23に示すような除電装置 60を使ってガラス板 3 OAに付着した帯 電粒子を除去することが有効である。 図 22は、 ガラス板 3 OAを支持する金属 板 61の上方に除電装置 60を配置した例であり、 図 23は、 金属板 61の側方 に酴電装 § 50を配置し、 ガラス板 3 OAと金属板 61との間を効率よく除電で きるよう した例である。 除電装置 60としては、 波長 0. 1 3〜 0. 1 4u.m の軟 X線によって除電対象物近傍の気体分子を励起させて正負にイオン化し、 帯 電物表面の電荷を中和するものなどを使用する。
実施の形態 3
本実施形態の半導体集積回路装置は、 メモリセルの情報蓄積容量部であるキヤ パシ夕 Cをメモリセル選択用 M I S F ETQ sの上部に配置するスタックド ·キ ャパシタ（Stacked capacitor)構造を採用した D R AM (Dynamic Random Access Memory)であり、 図 24はその要部（メモリセルアレイ）を示す断面図である。 ま た、 図 25は、 メモリセルの一部を構成するメモリセル選択用 M I S FETQs と、 メモリセルの情報を読み出すビッ卜線 B Lとが形成された部分を示す要部断 面図、 図 26は、 メモリセルの他の一部を構成するキャパシ夕 と、 第 1層配線 71および第 2層配線 72が形成された部分を示す要部断面図である。
図示のように、 この DRAMは、 その一部であるメモリセル選択用 M I S FE TQ sおよびビッ卜線 B Lがシリコン基板 1の主面上に形成され、 他の一部であ るキャパシタ C、 第 1層配線 7〗および第 2層配線 72がシリコン基板 1とは異 なるガラス基板 30の主面上に形成されている。 そして、 シリコン基板 1の最上 部に形成された複数のマイクロバンプ 2 OAと、 ガラス基板 30の最上部に形成 された複数のマイクロバンプ 20 Bとが図 25に示すように重ね合わされ、 両者 が電気的に接続されることによって、 D R AMの全体が構成されている。
すなわち、 この DRAMは、 その製造工程 （ウェハプロセス） が 2分割され、 メモリセル選択用 M I S F ETQ sおよびビット線 B Lを形成する前半の工程と、 キャパシ夕 C、第 1層配線 71および第 2層配線 72を形成する後半の工程とが、 シリコン基板 1とガラス基板 30とに分けて実現される。
シリコン基板 1にメモリセル選択用 M I S FETQsおよびビッ卜線 BLを形 成する前半の工程は、 周知の DRAMプロセスによって実現される。 このプロセ スについては、 例えば特願平 1 1 - 1 66320号などに詳細な記載がある。 ま た、 メモリセル選択用 M l S FETQsおよびビット線 B Lが形成されたシリコ ン基板 1の最上部に複数のマイクロバンプ 2 OAを形成する工程は、 前記実施の 形態 1で説明した工程と同一である。 そして、 これらのマイクロバンプ 2 OAに プローブを当てて電気的特性の試験を行った後、 シリコンウェハ 1 Aをダイシン グして複数のシリコン基板 1に分割することにより、 前記図 26に示したシリコ ン基板 （チップ） 〗が得られる。
一方、 ガラス基板 30にキャパシ夕 第 1層配線 71および第 2層配線 72 を形成する後半の工程は、 通常の D R A Mの製造工程とは逆の順序で行われる。 すなわち、 通常の DRAMの製造方法では、 まずキャパシタ Cの下部電極 73、 容量絶縁膜 74および上部電極 75をこの順序で形成し、 次にキャパシタ Cの上 部に第 1層配線 71および第 2層配線 72をこの順序で形成する。
これに対し、 本実施形態の製造方法では、 まずガラス基板 30上に最上層配線 として機能する第 2層配線 72を形成し、 続いて第 2層配線 72の上部に第 1層 配線 71を形成した後、 第 1層配線 71の上部にキャパシ夕 Cの上部電極 75、 容量絶縁膜 74および下部電極 73をこの順序で形成する。
第 1層配線 71および第 2層配線 72は、 例えば A I合金、 Cu、 W (などの メタルによって構成される。 また、 キャパシ夕 Cの上部電極 75および下部電極 73は多結晶シリコン、 T i N、 R u (ルテニウム）、 Wなどによって構成され、 容量絶縁膜 74は、 Ta205 (酸ィ匕タンタル） 、 B ST ( (B a， S r) T i 03) 、 P ZT (P b Z rx T i 03) , P L T ( P b L ax T i 1 C 03) 、 P L ZT、 P bT i 03、 S r T ί 03、 BaT i 03などの高 （強） 誘電体によって構成され る。
キャパシ夕 Cの容量絶縁膜 74を上記のような高 （強） 誘電体で構成する場合 は、高（強）誘電体膜を堆積した後に約 700°C以上の酸素雰囲気中で熱処理（ァ ニール） を行い、 膜中の酸素欠陥などを修復する必要がある。 従来の DRAMの 製造工程では、 この高温熱処理によってメモリセル選択用 M I S F ETQ sの特 性が劣化する虞れがあつたが、 本実施形態の製造方法では、 メモリセル選択用 M I S FETQsとキャパシ夕 Cとが異なる基板上に形成されるので、 このような 不具合を回避することができる。 すなわち、 メモリセル選択用 M I S FETQs とキャパシ夕 Cとを異なる基板上に形成する本実施形態の製造方法によれば、 R AMの特性を向上させることができるので、 その信頼性および製造歩留まりが 向上する。
ガラス基板 1の最上部に複数のマイクロバンプ 20 Bを形成する工程およびガ ラス基板 1の裏面にバンプ電極 31を形成する工程は、 前記実施の形態 1で説明 した工程と同一である。 そして、 これらのマイクロバンプ 20 Bにプローブを当 てて電気的特性の試験を行った後、 ガラス板 3 OAをダイシングして複数のガラ ス基板 30に分割することにより、 前記図 26に示したガラス基板 30が得られ る。
図 27 (a) は、 このような本実施形態の製造方法を概念的を示す図であり、 図 27 (b)は、通常行われている DRAMの製造方法を概念的に示す図である。 ここでは、 一つの工程を 1枚のフ才卜マスクによって表し、 複数の連続した工程 を複数枚のフォ卜マスクの重ね合わせによって表している。
本実施形態の製造方法は、 前記実施の形態 1と同様、 まずウェハプロセスの全 工程（M^^Mn) を前半の工程 A (N^ Mj と後半の工程 B (Mm+1〜Mn) とに分 割し、 前半の工程 A (！^〜 ^) は、 第 1基板 （ここではシリコン基板〗） に通 常の順序 （1\^~1^) で実現し、 後半の工程 B (Mmt1~ n) は、 第 2基板 （ここ ではガラス基板 30) に通常の順序とは逆の順序 （Mn→Mm+1) で実現する。
そして、 工程 A (M,→M の最終段階で電気特性の試験を行って良品の第 1 基板を抽出し、 工程 B (M→Mm+1) の最終段階で電気特性の試験を行って良品の 第 2基板を抽出した後、 良品の第 1基板と良品の第 2基板とをマイクロバンプを 介して電気的に接続することによって、 ウェハプロセスの全工程 （！^〜 。） が 実現された完成品を得る。
上記のような製造方法によれば、 2つの製造ラインを使って前半の工程 A (M, →Mm) と後半の工程 B (M→Mm†1) とを同時に並行して進めることができるので、 製品の完成に要する期間 （TAT) を大幅に短縮することができる。 また、 前半 の工程 A (Μ,-Μ,) と後半の工程 B .(Mm+1〜Mn) とを第 1.基板と第 2基板とに 分けて実現することによリ、 工程数の増加につれて累積的に増加する不良率が大 幅に低減されるので、 製品の製造歩留まりを大幅に向上させることができる。 メモリセル選択用 M I S FETQsとキャパシタ Cとを異なる基板上に形成す る本実施形態の製造方法は、 DRAMの他、 例えば強誘電体の分極反転を記憶保 持に利用する強誘電体メモリの製造方法に適用することもできる。
上記のようにして製造された DRAMは、 シリコン基板 1とガラス基板 30と をパッケージで封止することによって最終製品となる。 封止の形態は、 既存のパ ッケージを用 Lゝた種々の封止形態を適用することができる。
なお、 ガラス基板 30の側面から入射する光によってシリコン基板 1に形成さ れたメモリが誤作動する虞れがあるような場合は、 図 28に示すように、 ガラス 基板 30の側面を覆うキャップ 53でシリコン基板 Ίを封止することが有効であ る。
実施の形態 4
本実施形態の半導体集積回路装置は、 高周波用バイポーラ一 CMO S L S Iで あり、 図 29はその要部を示す断面図である。 また、 図 30は、 このし S Iの一 部を構成するバイポーラ ' トランジスタ Qb、 πチャネル型 M l S FETQn, Pチャネル型 M I S F E TQ pおよび第 1層配線 8〗が形成された部分を示す要 部断面図、 図 31は、 この L S Iの他の一部を構成する第 2層配線 82および第 3層配線 83が形成された部分を示す要部断面図である。
図示のように、 このバイポーラ一 CMOS LS Iは、 その一部であるバイポー ラ ' 卜ランジス夕 Qb、 nチャネル型 M I S F ETQn、 pチャネル型 M I S F E T Q pおよび第 1層配線 81がシリコン基板 1の主面上に形成され、 他の一部 である第 2層配線 82および第 3層配線 83がシリコン基板 1とは異なるガラス 基板 30の主面上に形成されている。 そして、 シリコン基板 1の最上部に形成さ れた複数のマイクロバンプ 2 OAと、 ガラス基板 30の最上部に形成された複数 のマイクロバンプ 20 Bとが図 31に示すように重ね合わされ、 両者が電気的に 接続されることによって、バイポーラ一 CMOS LS Iの全体が構成されている。 すなわち、 このし S Iは、 その製造工程が 2分割され、 シリコン基板 1にバイ ポーラ ' トランジスタ Qb、 nチャネル型 M I S F ETQn、 pチャネル型 M I S F E T Q pおよび第 1層配線 81を形成する前半の工程と、 ガラス基板 30に 第 2層配線 82および第 3層配線 83を形成する後半の工程とが、 異なる製造ラ インを使って同時に並行して行われる。
シリコン基板 1にバイポーラ ' 卜ランジスタ Qb、 nチャネル型 M I S F ET Qn、 Pチャネル型 M I S F ETQpおよび第 1層配線 81を形成する前半のェ 程、 周知のバイポーラ— CMOSプロセスに従って行われる。 また、 シリコン基 板 1の最上部に複数のマイクロバンプ 2 OAを形成する工程は、 前記実施の形態 1で説明した工程と同一である。
一方、 ガラス基板 30に第 2層配線 82および第 3層配線 83を形成する後半 の工程は、通常とは逆の順序で行われる。すなわち、本実施形態の製造工程では、 まずガラス基板 30上に第 3層配線 83を形成し、 続いて第 3層配線 83の上部 に第 2層配線 82を形成する。 なお、 ガラス基板 1の最上部に複数のマイクロバ ンプ 20 Bを形成する工程およびガラス基板 1の裏面にバンプ電極 31を形成す る工程は、 前記実施の形態 1で説明した工程と同一である。
本実施形態によれば、 アナログ特性の揃ったシリコン基板 1とガラス基板 30 とを組み合わせることができるので、 高周波特性の向上したバイポーラ一 C M 0 S LS Iを低コス卜で実現することができる。
実施の形態 5
本実施形態の半導体集積回路装置は、 ロジック L S Iとメモリ L S Iとによつ て構成されるシステム L S Iであリ、 図 32はその全体平面図、 図 33は図 32 の A— A線に沿った概略断面図である。
このシステム LS Iは、例えばロジック I P (Intellectual Property) (1 )、 ロジック I P (2) 、 DRAM I Pおよびフラッシュメモリ 1 Pからなる 4つの 機能プロックによって構成されている。これら 4つの機能プロックのそれぞれは、 4個のシリコン基板 （チップ） 9 OA, 90 B、 90C、 90 Dに分割されて形 成され、 これら 4個のシリコン基板 90A〜 90 Dがガラス基板 1 00上に実装 されることによって、 システム LS Iの全体が構成されている。
シリコン基板 90 A~ 90 Dとガラス基板 1 00との電気的接続は、 シリコン 基板 90 A~ 90 Dの主面上に形成された複数のマイクロバンプ 20 Aとガラス 基板〗 00の主面上に形成された複数のマイクロバンプ 20 Bとを接合すること によって行われている。
ガラス基板 1 00の主面上には、 例えば 2層の配線 1 03、 1 04が形成され ている。 また、 ガラス基板 1 00の裏面 （下面） には、 システム LS Iの外部接 続端子を構成する複数のバンプ電極 1 01が形成されている。 これらのバンプ電 極 1 01は、 ガラス基板 Ί 00に形成された貫通孔 1 02を通じて配線 1 04と 電気的に接続されている。
システム LS Iの機能ブロックの Ίつであるロジック I P (1 ) は、 その製造 工程 （ウェハプロセス） が 2分割され、 例えば M I S FETなどの半導体素子お よび多層配線の一部を形成する工程と、 多層配線の他の一部を形成する工程とが シリコン基板 9 OAとガラス基板 1 00とに分けて実現されている。 同様に、 そ の他の機能プロックであるロジック I P (2) 、 DRAM I Pおよびフラッシュ メモリ I Pのそれぞれも、 製造工程 （ウェハプロセス） が 2分割され、 例えば半 導体素子および多層配線の一部を形成する工程と、 多層配線の他の一部を形成す る工程とがシリコン基板 90 B、 90C、 90 Dとガラス基板 1 00とに分けて 実現されている。
上記システム LS Iは、 例えば図 34に示すような設計フローに従って、 4個 のシリコン基板 90A〜 90 Dに実現される工程 （MQ〜Mm) で使用されるフォ トマスクと、 1個のガラス基板 1 00に実現される工程（Mm+1〜Mn) で使用され るフォ卜マスクとが作成される。
また、 図 35は、 このような本実施形態の製造方法を概念的を示す図であり、 図 36は、 製造フローを示す図である。 ここでは、 一つの工程を 1枚のフォトマ スクによって表し、 複数の連続した工程を複数枚のフォ卜マスクの重ね合わせに よって表している。 また、 シリコン基板 90 A~ 90 Dに実現される工程数は機 能ブロック毎に異なるが、 ここでは説明を簡単にするため、 シリコン基板 9 OA 〜90 Dに実現される工程数はすべて同じ （M。〜Mm) であるとする。
本実施形態の製造方法は、 〗つの機能ブロック （例えばロジック I P (〗） ） のウェハプロセスの全工程 (M0~Mn) を工程 A (MD〜Mm) と工程 B (Mm†1〜M n) とに分割し、 工程 A ( 0~ m) は、 第 1基板 （例えばシリコン基板 9 OA) に通常の順序（MflQMm) で実現し、 工程 B (Mmtl〜Mn) は、 第 2基板（ここでは ガラス基板 1 00) に通常の順序とは逆の順序 （MnCJMm+1) で実現する。 また、 工程 A (Mfl〜Mm) の最終段階でマイクロバンプ 2 OAにプローブを当てて電気 特性の試験を行い、 良品の第 1基板 （シリコン基板 90A) を抽出する。 同様に、 他のすべての機能ブロックについても、 ウェハプロセスの全工程をェ 程 A (M0~ X) と工程 B (Mx〜Mn) とに分割し、 工程 A (Mfl〜Mm) は、 第 1 基板 （例えばシリコン基板 9 0 B、 9 0 C、 9 0 D) に通常の順序 （ΜβαΜ„) で 実現し、 工程 B (Mm+1〜Mn) は、 第 2基板 （ここではガラス基板 1 0 0 ) に通常 の順序とは逆の順序（M^ M^)で実現する。 また、 工程 A ( 0~ m) の最終段 階でマイクロバンプ 2 O Aにプローブを当てて電気特性の試験を行い、 良品の第 1基板 （シリコン基板 9 0 B、 9 0 C、 9 0 D) を抽出する。
そして、 工程 B ( nD x)の最終段階で電気特性の試験を行って良品の第 2基 板 （ガラス基板 1 0 0 ) を抽出した後、 良品の第 1基板 （シリコン基板 9 0 A、 9 0 B、 9 0 C、 9 0 D) と良品の第 2基板 （ガラス基板 Ί 0 0 ) とをマイクロ バンプ 2 0 A、 2 0 Bを介して電気的に接続する。
上記のような製造方法によれば、 複数の製造ラインを使って各機能プロックの 工程 A (M。〜Mm) と工程 B (Mm+1〜Mn) とを同時に並行して進めることができ るので、 製品の完成に要する期間 （T A T) を大幅に短縮することができる。 ま た、 各機能プロックの工程 A (MQ〜Mm) と工程 B (Mm+1〜Mn) とを第 1基板と 第 2基板とに分けて実現することにより、 工程数の増加につれて累積的に増加す る不良率が大幅に低減されるので、 製品の製造歩留まりを大幅に向上させること ができる。
さらに、 複数の機能ブロックのそれぞれの工程 A (Mfl〜Mm) を複数の第 1基 板に分けて実現することにより、 複数の機能ブロックのそれぞれの工程 A (M0 〜Mm) を単一の第 1基板に混載して実現する場合に比べて、それぞれの第 1基板 の工程数が低減されると共に、 それぞれの機能プロックのプロセスを最適化する ことができるので、 製品の信頼性および製造歩留まりをさらに向上させることが できる。
それぞれの機能プロックの製造工程をシリコン基板 9 0 A〜9 0 Dとガラス基 板 1 0 0とに分けて実現する場合は、 微細な設計ルールで形成される能動素子お よび配線をシリコン基板 9 0 A〜 9 0 Dに形成し、 幅の広い配線ゃ大面積の受動 素子をガラス基板 1 0 0に形成する。 これにより、 シリコン基板 9 0 A~ 9 0 D のサイズを小さくすることができるので、 ガラス基板 1 0 0上に機能ブロックを 高密度に実装することができる。 また、 4つの機能ブロックに共通する工程は、 可能な限リガラス基板 1 00で実現することによリ、 工程数を減らすことができ る。
図 3 7に示すように、 シリコン基板 90 A、 90 B、 90 C、 90 Dのそれぞ れの主面には、 クランプダイオードや抵抗素子などからなる保護回路を備えた入 出力回路 （ I /O) が形成される。 この場合、 マイクロバンプ 20 A、 2 O Bを 介してガラス基板 1 00の外部接続端子 （バンプ電極 1 0 1 ) に接続される入出 力回路部分には、 図 3 8に示すような高耐圧の保護回路が形成されるが、 例えば 機能ブロック間信号入出力回路のような外部接続端子 （バンプ電極 1 0 1 ) には 接続されない入出力回路部分の保護回路は、 より簡略な保護回路とすることによ り、 入出力回路（ I ZO)の占有面積を小さくしてシリコン基板 90 B、 90 C、
90 Dのサイズを縮小することができる。
また、 図 39に示すように、 シリコン基板 90 A、 90 B、 90 C、 90 の 一部 （例えばメモリし S Iが形成されたシリコン基板 90 B、 90 C) には入出 力回路（ I ZO)を設けないようにすることもできる。 この場合、入出力回路 ( I /O) を設けないシリコン基板 （90 B、 9 0 C) と外部接続端子 （バンプ電極
1 0 1 ) との接続は、 シリコン基板 90 A、 90 Dの入出力回路 （ I /O) を経 由して行うようにする。 これにより、 例えばメモリ L S Iが形成されたシリコン 基板 90 B、 90 Cのサイズを縮小したり、 メモリ L S Iを大容量化したりする ことができる。
また、 ガラス基板 1 00の主面上には、 上記したシリコン基板 90 A~90 D と共に、 チップコンデンサなどの受動素子や、 通常のウェハプロセスで製造され fzCS P (Chip Size Package)などを実装してもよい。
さらに、 図 40に示すように、 システム L S Iの外部接続端子を構成するバン プ電極 1 0 1をガラス基板 1 00の主面側に配置してもよい。 - また、 前記実施の形態 5において、 それぞれの機能ブロックのプロセスを最適 化するために、 それぞれの機能ブロックを構成する信号配線を、 シリコン基板 9 0 A〜90 Dの上にそれぞれ形成された多層配線によって接続し、 異なる機能ブ ロックの間を接続する信号配線は、 ガラス基板 1 00上に形成された多層配線に よって接続するように、 製造工程を 2分割して多層配線を形成してもよい。 また、 ガラス基板上に多層配線を形成するプロセスは、 各シリコン基板 9 OA
~90 D上に多層配線を形成するプロセスと異なってもよく、 例えば層間絶縁膜 を C V D法で堆積した酸化シリコン膜で構成する替わリに、 塗布法で堆積したェ ポキシ系の樹脂で構成してもよい。
また、 各シリコン基板 90 A〜90 Dの工程 （M0〜Mm) を実現することに よって形成された M I S FETや多層配線の上には、 これらを保護する目的で、 通常のウェハプロセスで形成される最終保護膜（passivation film)を形成しても よい。
以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した が、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。 産業上の利用可能性
集積回路の一部が形成された第 1基板の主面と、 前記集積回路の他の一部が形 成された第 2基板の主面とを対向して配置し、 前記第〗基板に形成された第 1接 続端子と前記第 2基板に形成された複数の第 2接続端子とを介して前記集積回路 の一部と他の一部とを電気的に接続した構造とすることによリ、 半導体集積回路 装置の製造歩留まりの向上、 開発期間（TAT)の短縮を実現することができる。

Claims

請 求 の 範 囲
1 . 複数の半導体素子と、 複数の配線層に形成された複数の配線とを含んで構成 される集積回路を有する半導体集積回路装置であって、
前記集積回路の一部が第 1基板の主面上に形成され、 前記集積回路の他の一部 が第 2基板の主面上に形成され、
前記第〗基板と前記第 2基板とはそれぞれの主面が対向して配置され、 前記集 積回路の一部と他の一部とは、 前記第 1基板の主面上に形成された複数の第 1接 続端子と前記第 2基板の主面上に形成された複数の第 2接続端子とを介して電気 的に接続されていることを特徴とする半導体集積回路装置。
2 . 請求項 1記載の半導体集積回路装置において、 前記第 1基板または前記第 2 基板のいずれか一方の裏面に複数の外部接続端子が形成されていることを特徴と する半導体集積回路装置。
3 . 請求項 1または 2記載の半導体集積回路装置において、 前記第 1および第 2 基板の一方は半導体基板であり、 他方はガラス基板であることを特徴とする半導
4 . 請求項 3記載の半導体集積回路装置において、 前記外部接続端子は前記ガラ ス基板の裏面に形成され、 前記集積回路と前記外部接続端子とは、 前記ガラス基 板に形成された貫通孔を通じて電気的に接続されていることを特徵とする半導体 集積回路装置。
5 . 請求項 2記載の半導体集積回路装置において、 前記外部接続端子は、 バンプ 電極であることを特徴とする半導体集積回路装置。
6 . 請求項 2記載の半導体集積回路装置において、 前記第 1および第 2接続端子 の径は、 前記外部接続端子の径よりも小さいことを特徴とする半導体集積回路装
7 . 請求項 2記載の半導体集積回路装置において、 前記第 1および第 2接続端子 の数は、前記外部接続端子の数よリも多いことを特徴とする半導体集積回路装置。
8 . 請求項 1記載の半導体集積回路装置において、 前記第 1および第 2接続端子 は、 バンプ電極であることを特徴とする半導体集積回路装置。
9 . 請求項 3記載の半導体集積回路装置において、 前記ガラス基板は、 無アル力 リガラスからなることを特徴とする半導体集積回路装置。
1 0 . 請求項 1記載の半導体集積回路装置において、 前記第 1および第 2接続端 子は、 A u / S n共晶または A u ZA u熱圧着によって互いに接合されているこ とを特徴とする半導体集積回路装置。
1 1 . 請求項 1記載の半導体集積回路装置において、 前記第 1基板の主面上に形 成された前記集積回路の一部は、 複数の能動素子と、 少なくとも 1層の配線層に 形成された複数の配線とを含み、 前記第 2基板の主面上に形成された前記集積回 路の他の一部は、 少なくとも 1層の配線層に形成された複数の配線を含んでいる ことを特徴とする半導体集積回路装置。
1 2 . 請求項 1 1記載の半導体集積回路装置において、 前記第 1基板の主面上に 形成された前記配線の幅は、 前記第 2基板の主面上に形成された前記配線の幅よ リも狭いことを特徴とする半導体集積回路装置。
1 3 . 請求項 1 1記載の半導体集積回路装置において、 前記第 2基板の主面上に 受動素子が形成されていることを特徴とする半導体集積回路装置。
1 4 . 請求項 1記載の半導体集積回路装置において、 前記集積回路は、 M I S F E Tとキャパシ夕とによって構成される複数のメモリセルを含んで構成され、 前 記 M I S F E Tは前記第 1基板の主面上に形成され、 前記キャパシ夕は前記第 2 基板の主面上に形成されていることを特徴とする半導体集積回路装置。
1 5 . 複数の工程を実現することによって製造される集積回路を有する半導体集 積回路装置の製造方法であつて、
前記複数の工程を複数の工程群に分割し、 前記複数の工程群のそれぞれを異な る複数の基板上に実現した後、前記複数の基板を電気的に接続することによって、 前記集積回路を製造することを特徴とする半導体集積回路装置の製造方法。
1 6 . 複数の工程を実現することによって製造される集積回路を有する半導体集 積回路装置の製造方法であつて、
( a ) 前記複数の工程を第 1工程群と第 2工程群とに分割する工程、
( b ) 前記第 1工程群によって実現される前記集積回路の一部を第 1基板の主面 上に形成し、 前記第 2工程群によって実現される前記集積回路の他の一部を第 2 基板の主面上に形成する工程、
( c ) 前記集積回路の一部が形成された前記第 1基板の主面上に複数の第 1接続 端子を形成し、 前記集積回路の他の一部が形成された前記第 2基板の主面上に複 数の第 2接続端子を形成する工程、
( d ) 前記集積回路の一部が形成された前記第〗基板と前記集積回路の他の一部 が形成された前記第 2基板とを、 前記第 1接続端子と前記第 2接続端子とを介し て電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
1 7 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記連続した 複数の工程、 前記第 1工程群および前記第 2工程群は、 それぞれ 1^〜？^および
Mm+1〜Mn工程からなリ、
前記集積回路の一部を前記第 1基板の主面上に形成する際は、 前記 1^〜1\/1„ェ 程をこの順序で実現し、
前記集積回路の他の一部を前記第 2基板の主面上に形成する際は、 前記 Mm+1〜 M n工程をこの順序とは逆の順序で実現することを特徴とする半導体集積回路装 置の製造方法。
1 8 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記 （c ) ェ 程の後、 前記 （d ) 工程に先立って、 前記複数の第 1接続端子を使って前記集積 回路の一部の電気的特性を試験する工程、 または前記複数の第 2接続端子を使つ て前記集積回路の他の一部の電気的特性を試験する工程をさらに含むことを特徴 とする半導体集積回路装置の製造方法。
1 9 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記第 1工程 群と前記第 2工程群とを、 複数の製造ラインを使つて並行して実現することを特 徵とする半導体集積回路装置の製造方法。
2 0 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記第 1工程 群によって実現される前記集積回路の一部と、 前記第 2工程群によって実現され る前記集積回路の他の一部とは、 互いに異なる設計ルールによって形成されるこ とを特徴とする半導体集積回路装置の製造方法。
2 1 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記 （c ) ェ 程の後、 前記第 1基板または前記第 2基板のいずれか一方に複数の外部接続端子 を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
2 2 . 請求項 1 6記載の半導体集積回路装置の製造方法において、 前記集積回路 を複数有し、 それぞれの集積回路の前記第 1工程群によって実現される一部を互 いに異なる第 1基板の主面上に形成し、 それぞれの集積回路の前記第 2工程群に よって実現される他の一部を前記複数の集積回路に共通する第 2基板の主面上に 形成することを特徴とする半導体集積回路装置の製造方法。
2 3 . 主面および裏面を有するガラス基板と、 前記ガラス基板の主面上に形成さ れた多層配線と、前記ガラス基板の裏面上に形成された第 1の複数の接続端子と、 主面を有する複数の半導体チップと、 前記複数の半導体チップのそれぞれの主面 上に形成された第 2の複数の接続端子とを有する半導体集積回路装置であって、 前記複数の半導体チップの主面は、 前記ガラス基板の主面と対向して配置されて おり、 前記第 2の複数の接続端子の少なくとも一部は、 前記多層配線を介して前 記第 1の複数の接続端子と電気的に接続されていることを特徴とする半導体集積 回路装置。
2 4 . 請求項 2 3記載の半導体集積回路装置において、 前記ガラス基板は、 無ァ ルカリガラスによって構成されていることを特徴とする半導体集積回路装置。
2 5 . 請求項 2 4記載の半導体集積回路装置において、 前記ガラス基板には、 複 数の貫通孔が形成されており、 前記第 1の複数の接続端子と前記多層配線とは、 前記複数の貫通孔を介して接続されていることを特徴とする半導体集積回路装置。
2 6 . 請求項 2 5記載の半導体集積回路装置において、 前記複数の貫通孔は、 前 記ガラス基板をサンドブラス卜法で処理することにより形成されたものであるこ とを特徴とする半導体集積回路装置。
2 7 . 請求項 2 5記載の半導体集積回路装置において、 前記複数の貫通孔は、 前 記ガラス基板をサンドブラス卜法およびエッチング法で処理することにより形成 されたものであることを特徴とする半導体集積回路装置。
2 8 . 請求項 2 3記載の半導体集積回路装置において、 前記第 2の複数の接続端 子の少なくとも一部は、 前記多層配線を介して前記第 1の複数の接続端子と電気 的に接続されていることを特徴とする半導体集積回路装置。
2 9 . 請求項 2 8記載の半導体集積回路装置において、 前記多層配線を介して接 続された前記第 2の複数の接続端子は、 前記複数の半導体チップのうちの別々の 半導体チップの主面上に形成された信号配線用の接続端子であることを特徴とす る半導体集積回路装置。
3 0 . 主面および裏面を有するガラス基板と、 前記ガラス基板の主面上に形成さ れた多層配線と、前記ガラス基板の裏面上に形成された第 1の複数の接続端子と、 主面を有する半導体チップと、 前記半導体チップの主面上に形成された第 2の複 数の接続端子とを有する半導体集積回路装置であって、 前記半導体チップの主面 は、 前記ガラス基板の主面と対向して配置されており、 前記第 2の複数の接続端 子の少なくとも一部は、 前記多層配線を介して前記第 1の複数の接続端子と電気 的に接続されていることを特徴とする半導体集積回路装置。
3 1 . 請求項 3 0記載の半導体集積回路装置において、 前記第 2の複数の接続端 子の少なくとも一部は、 前記多層配線を介して互いに電気的に接続されているこ とを特徴とする半導体集積回路装置。
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