WO1999035678A1 - Dispositif semi-conducteur, substrat pour dispositif optronique, dispositif optronique, dispositif electronique et ecran de projection - Google Patents

Dispositif semi-conducteur, substrat pour dispositif optronique, dispositif optronique, dispositif electronique et ecran de projection Download PDF

Info

Publication number
WO1999035678A1
WO1999035678A1 PCT/JP1999/000004 JP9900004W WO9935678A1 WO 1999035678 A1 WO1999035678 A1 WO 1999035678A1 JP 9900004 W JP9900004 W JP 9900004W WO 9935678 A1 WO9935678 A1 WO 9935678A1
Authority
WO
WIPO (PCT)
Prior art keywords
light
transistor
channel
substrate
shielding layer
Prior art date
Application number
PCT/JP1999/000004
Other languages
English (en)
French (fr)
Inventor
Hirotaka Kawata
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
Priority to EP99900034A priority Critical patent/EP1045436A4/en
Priority to JP52819399A priority patent/JP4211063B2/ja
Priority to US09/581,438 priority patent/US6346717B1/en
Publication of WO1999035678A1 publication Critical patent/WO1999035678A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a semiconductor device, a substrate for an electro-optical device, an electro-optical device, an electronic apparatus, and a projection display device.
  • SOI Silicon On Insulator
  • SOI substrate manufacturing technology by bonding a single crystal silicon substrate.
  • a bonding method a single crystal silicon substrate and a supporting substrate are bonded using hydrogen bonding force, and then the bonding strength is enhanced by heat treatment.
  • a thin film single crystal silicon layer is formed on a supporting substrate by polishing or etching.
  • a single-crystal silicon substrate is directly thinned, a high-performance device with excellent crystallinity of the silicon thin film can be produced.
  • An SOI substrate manufactured by such a bonding method is similar to a normal bulk semiconductor substrate. Although it is used to fabricate various devices, it is different from the conventional bulk substrate in that various materials can be used for the supporting substrate. That is, not only a normal silicon substrate but also a transparent quartz or glass substrate can be used as the supporting substrate. By forming a single-crystal silicon thin film on a transparent substrate, high-performance transistors using single-crystal silicon with excellent crystallinity can be used for devices that require light transmission, such as transmission-type liquid crystal display devices. It is possible to form a Lange element.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a method called source styling that forms the same conductive impurity region as the channel in the source region to make the channel and the source the same potential for example, IEEE Trans. Electron Device, Vol. 35, p. 139, 1988
  • a method called an H (T) -type gate in which a channel region is pulled out from the gate end and a contact is made to that part for example, IEEE Trans. Electron Device, Vol. ED-36, p.938, 1989.
  • the M 0 S FET needs to have symmetry.To drive the liquid crystal with the MOSFET fabricated on the S 0 I substrate, the M 0 SFET structure must be used. Asymmetric source tie structures cannot be used.
  • a potential line that fixes the channel potential is required in addition to the scanning line and data line. The problem with devices is that the aperture ratio is reduced.
  • An object of the present invention is to improve the reliability of a semiconductor device using a MOSFET formed on an insulator, such as an SOI substrate, by fixing the channel potential of the MOSFET to a light-shielding layer that shields the MOSFET.
  • An object of the present invention is to provide a high-quality semiconductor device, a substrate for an electro-optical device, an electro-optical device using the same, and an electronic device and a projection display device using the same.
  • a semiconductor device including a semiconductor layer formed on an insulator, wherein at least a channel region is formed in the semiconductor layer; And a light-shielding layer that shields light from the light-emitting element, and electrically connects the light-shielding layer to a channel region of the transistor.
  • the light-shielding layer is used to shield the transistor from light, prevent malfunction of the transistor due to light leakage current, and stabilize the potential of the channel.
  • the transistor is an N-channel transistor, and it is preferable that a low-potential power supply potential is supplied to the light-blocking layer electrically connected to a channel region of the N-channel transistor. .
  • a low-potential power supply potential is supplied to the light-blocking layer electrically connected to a channel region of the N-channel transistor.
  • the transistor is an N-channel transistor
  • the light-shielding layer electrically connected to a channel region of the N-channel transistor includes one of a source and a drain region of the N-channel transistor. It is desirable to supply a potential that is equal to or lower than the lowest potential of the potential applied to the substrate. By applying a low power supply potential that is lower than the potential applied to the source and drain of the N-channel transistor, carriers (charges) can be effectively extracted.
  • the transistor is a P-channel transistor, and it is preferable to supply a high-potential power supply potential to the light-blocking layer that is electrically connected to a channel region of the P-channel transistor. .
  • a high-potential power supply potential to the light-blocking layer that is electrically connected to a channel region of the P-channel transistor.
  • the transistor is a P-channel transistor
  • the light-shielding layer electrically connected to a channel region of the P-channel transistor includes one of a source region and a drain region of the P-channel transistor. It is desirable to supply a potential that is equal to or higher than the highest potential of the potentials applied to the electrodes. By applying a high power supply potential higher than the potential applied to the source and drain of the P-channel transistor, carriers (charges) can be effectively extracted.
  • a semiconductor layer in a channel region of the transistor is extended to form a contact region of the same conductivity type, and the contact region and the light shielding layer are electrically connected.
  • the semiconductor layer in the channel region is stretched without providing a contact hole directly under or directly above the channel region, and the light-shielding layer and the channel region are connected there. Therefore, the thickness of the channel is not changed. It does not affect the switching operation of.
  • the contact region since the connection is made through the same conductivity type contact region as the channel, it is easy to apply a potential to the channel. In that case, it is preferable that the contact region has a higher impurity concentration than the channel region.
  • the resistance value of the contact region can be reduced, and the potential can be easily applied to the channel.
  • Corrected form (Rule 91)
  • the light-shielding layer is disposed so as to cover above the transistor. By blocking light from above the transistor, light leakage current of the transistor can be prevented.
  • a semiconductor device of the present invention is a semiconductor device including a semiconductor layer formed on an insulator, wherein a P-channel type in which at least a channel region is formed in the semiconductor layer.
  • a transistor and an N-channel transistor a first light-shielding layer that shields the P-channel transistor; and a second light-shielding layer that shields the N-channel transistor.
  • a second light-shielding layer which is disposed separately from the second light-shielding layer, electrically connects the first light-shielding layer to a channel region of the P-channel transistor, and connects the second light-shielding layer to the N-channel transistor.
  • the light-shielding layer is used to shield the transistor from light to prevent malfunction of the transistor due to light leakage current and to stabilize the potential of the channel of each transistor of the complementary transistor. Therefore, since a potential is applied to the channel of the transistor, the excess carrier (charge) accumulated in the channel can be extracted to the light-shielding layer to suppress the floating effect of the substrate, thereby reducing the withstand voltage of the complementary transistor. And kink in the current-voltage characteristics of the transistor can be suppressed. In addition, since the light-shielding layer is separated for the P-channel and the N-channel, different potentials can be applied to the channels of the complementary transistors.
  • a high-potential power supply potential is supplied to the first light-blocking layer, and a low-potential power supply potential is supplied to the second light-blocking layer.
  • a high power supply potential is applied to the channel of the P-channel transistor through the first light-blocking layer, surplus carriers (charges) can be effectively released, and the channel of the N-channel transistor can be effectively removed.
  • a low power supply potential via the second light-shielding layer, excess carriers (charges) can be effectively released.
  • the semiconductor layers in the channel regions of the P-channel transistor and the N-channel transistor are respectively extended to form contact regions of the same conductivity type. It is desirable that each light shielding layer be electrically connected. Pull out directly under or directly above the channel area.
  • Corrected form (Rule 91 Since the semiconductor layer in the channel region is stretched without providing a connection hole, and the light shielding layer and the channel region are connected there, the channel thickness is not changed, and the switching operation of the transistor is affected. Do not give. In addition, since the connection is made in the contact region of the same conductivity type as the channel, it is easy to apply a potential to the channel. Further, in the present invention, it is desirable that the P-channel transistor and the N-channel transistor constitute a drive circuit of an electro-optical device. By using the semiconductor device of the present invention for a driver circuit, operation of the driver circuit which operates at high speed can be stabilized. In addition, heat generated by high-speed operation can be dissipated by the light shielding layer.
  • the substrate for an electro-optical device is a substrate for an electro-optical device in which a transistor is arranged in each of a plurality of pixel regions formed in a matrix on the substrate.
  • a semiconductor layer serving as a channel region of the transistor is formed on the substrate, and the semiconductor layer serving as a channel region electrically shields the transistor from light and applies a predetermined potential to a light-shielding layer. It is characterized by being connected to.
  • the light-shielding layer can be used to shield the transistor from light, prevent malfunction of the transistor due to light leakage current, and stabilize the channel potential.
  • an image signal having a large voltage amplitude is applied to the source / drain of the pixel transistor, and excess carriers (charges) tend to accumulate in the channel, but the excess carriers are removed by applying a potential from the light-shielding layer. Since it can be eliminated, the withstand voltage of the transistor can be improved and the switching operation of the transistor can be stabilized. Further, since the active region of the semiconductor layer is connected to the light shielding layer, heat generated in the transistor can be radiated through the light shielding layer. In particular, when the semiconductor layer is a single-crystal silicon layer, since the charge mobility is high and heat is easily generated, heat dissipation measures are required.
  • the transistor is an N-channel transistor, and a potential lower than a potential of an image signal supplied to the transistor is applied to the light shielding layer.
  • a potential lower than a potential of an image signal supplied to the transistor is applied to the light shielding layer.
  • an N-channel transistor electric charges are accumulated in a channel region based on an image signal applied to a source-drain.
  • the corrected paper (Rule 91) When a low power supply potential equal to or lower than the image signal is applied, carriers (charges) are effectively extracted.
  • the transistor is a P-channel transistor, and a potential higher than a potential of an image signal supplied to the transistor is applied to the light-shielding layer.
  • a P-channel transistor charges applied to a source-drain are accumulated in a channel region based on an image signal. In order to stabilize the potential by extracting the accumulated excess carrier, carriers (charges) are effectively extracted by applying a higher power supply potential than the image signal.
  • the transistor is an N-channel transistor, and a non-selection potential of a scanning signal for controlling conduction / non-conduction of the N-channel transistor is applied to the light-shielding layer. desirable. Since the non-selection potential is normally set to a potential lower than the image signal potential in order to make the N-channel transistor non-conductive, an extra power supply voltage is not required by sharing the potential.
  • the transistor may be a P-channel transistor, and a non-selection potential of a scanning signal for controlling conduction / non-conduction of the P-channel transistor may be applied to the light shielding layer.
  • a non-selection potential of a scanning signal for controlling conduction / non-conduction of the P-channel transistor may be applied to the light shielding layer.
  • the non-selection potential is normally set to a potential higher than the image signal potential in order to turn off the P-channel transistor, no extra power supply voltage is required by sharing the potential.
  • a semiconductor layer in a channel region of the transistor is extended to form a contact region of the same conductivity type, and the contact region and the light shielding layer are electrically connected.
  • the semiconductor layer in the channel region is stretched without providing a contact hole directly under or directly above the channel region, and the light-shielding layer and the channel region are connected there. It does not affect the switching operation of.
  • it since it is connected to the channel by the same conductivity type contact region, it is easy to apply a potential to the channel. In that case, it is desirable that the contact region has a higher impurity concentration than the channel region. Thereby, the resistance value of the contact region can be reduced, and the potential can be easily applied to the channel.
  • the light-shielding layer is disposed so as to overlap in a plane above a scanning line to which a scanning signal for controlling conduction / non-conduction of the transistor is applied. If the light-shielding layer is formed above the scanning line, a device having a high aperture ratio can be produced by setting the other area of the light-shielding layer area to a light-transmitting area.
  • a further light-shielding layer be disposed on the substrate side of the semiconductor layer serving as a channel region of the transistor so as to overlap in a plane. Since the transistor is shielded from above and below, the transistor can be shielded from incident light from above and below the substrate.
  • a peripheral circuit is provided on the substrate around the pixel region, and a semiconductor layer serving as a channel region of a transistor included in the peripheral circuit is electrically connected to a light-blocking layer for shielding the transistor. It is desirable that the connection be made.
  • the peripheral circuit includes a P-channel transistor and an N-channel transistor, and a first light-shielding layer that shields the P-channel transistor from light, and a second light-shielding layer that shields the N-channel transistor from light.
  • the first light-shielding layer and the second light-shielding layer are separately disposed, and electrically connect the first light-shielding layer and a channel region of the P-channel transistor; It is preferable that the second light-shielding layer is electrically connected to a channel region of the N-channel transistor.
  • the light-shielding layer of the pixel region and the light-shielding layer of the peripheral circuit are formed of the same layer. Further, it is preferable that the light-shielding layer in the pixel region is formed by the same layer as the wiring layer of the peripheral circuit. This eliminates the need for extra wiring layers inside and outside the pixel area.
  • the transistor in the pixel region is an N-channel transistor, and the light-shielding layer in the pixel region and the N-channel transistor in the peripheral circuit are provided. It is desirable that the potential applied to the light-shielding layer at the ground be a ground potential. If a large number of transistors in an electro-optical device are of the N-channel type, the potential connected to the channel of the N-channel transistor should be set to the ground potential in order to operate many transistors in a stable manner. Is preferred.
  • the transistor in the pixel region is a P-channel transistor, and the potential applied to the light-shielding layer in the pixel region and the light-shielding layer in the P-channel transistor in the peripheral circuit is grounded. It is desirable to use a potential. If a large number of transistors in an electro-optical device are P-channel transistors, the potential connected to the channel of the P-channel transistor should be the ground potential to ensure stable operation of the large number of transistors. Is preferred.
  • the substrate is made of an insulating material, or the substrate is made of a quartz substrate, or the substrate is made of a glass substrate.
  • INDUSTRIAL APPLICABILITY The present invention is an optimal technique to be used for an SOI substrate on which a semiconductor layer is formed on an insulator.
  • the electro-optical device substrate and the opposing substrate are arranged with a gap, and an electro-optical material is sealed in the gap.
  • an electro-optical device such as an active matrix type liquid crystal panel having high-performance transistors can be provided. Further, this electro-optical device can be applied to both a transmission type and a reflection type by selecting a material for forming a pixel electrode.
  • the electronic apparatus of the present invention uses the above-described electro-optical device as a display device, the reliability of the display device can be improved.
  • a projection display device of the present invention includes a light source, the above-described electro-optical device that modulates light from the light source, and a projection optical unit that projects light modulated by the electro-optical device.
  • the electro-optical device of the present invention is most suitable for use as a light valve of a projection display device that irradiates a strong light source to the electro-optical device.
  • FIG. 1 is a plan view showing a pixel portion of a liquid crystal panel substrate according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a X-X ′ cross section of FIG.
  • FIG. 3 is a plan view showing an active region layout of a semiconductor layer in a pixel portion of the liquid crystal panel substrate according to the first embodiment of the present invention.
  • FIG. 4 is a plan view showing a layout from a semiconductor layer to an aluminum layer in a pixel portion of a liquid crystal panel substrate in each embodiment of the present invention.
  • FIG. 5 is an equivalent circuit diagram of a pixel portion of a liquid crystal panel according to each embodiment of the present invention.
  • FIG. 6 is a driving waveform diagram in the equivalent circuit diagram of FIG.
  • FIG. 7 is a sectional view showing a section of a pixel portion of a liquid crystal panel substrate according to a second embodiment of the present invention.
  • FIG. 8 is a plan view showing an active region layout of a semiconductor layer in a pixel portion of a liquid crystal panel substrate according to a second embodiment of the present invention.
  • FIG. 9 is a plan view of the liquid crystal panel substrate of the present invention.
  • FIG. 10 is a sectional view of the liquid crystal panel of the present invention.
  • FIG. 11 is a plan view of a complementary circuit constituting a peripheral circuit of the present invention.
  • FIGS. 12 and 13 are optical configuration diagrams of the projection display device of the present invention.
  • FIG. 14 is a schematic view of an electronic device according to the present invention.
  • This embodiment shows a liquid crystal panel substrate as an example of an electro-optical device substrate.
  • a substrate for an electro-optical device will be described based on a configuration using an SOI substrate in which a semiconductor layer is formed over an insulator.
  • a substrate for an electro-optical device having a MOS FET formed on an insulator will be described. This will be described as an example of a semiconductor device.
  • FIG. 1 is a plan view showing the layout of each layer in the pixel portion of the liquid crystal panel substrate of the present embodiment.
  • FIG. 3 is a plan view showing a layout of a semiconductor layer (single crystal silicon layer) in a pixel portion of the liquid crystal panel substrate of the present embodiment.
  • FIG. 4 is a plan view showing the layout from the semiconductor layer (single crystal silicon layer), the polycrystalline silicon layer, and the first aluminum layer in the pixel portion of the liquid crystal panel substrate of the present embodiment.
  • FIG. 2 is a cross-sectional view showing a cross section taken along a dotted line XX ′ shown in FIG. In FIGS. 3 and 4, dashed lines X--X 'are added at locations corresponding to the cross section in FIG.
  • a plurality of scanning lines and a plurality of data lines are arranged in a matrix in such a manner as to intersect in a matrix, and a gate is provided near the intersection, a scanning signal line, a source is an image signal line, and a drain.
  • a MOS FET having the other connected to the pixel electrode is arranged.
  • This MOSFET consists of a source, drain and channel formed on a semiconductor layer (silicon layer) formed on a light-transmitting insulating substrate such as glass.
  • the pixel electrodes are arranged in openings formed in pixel regions formed by intersections of scanning lines and data lines.
  • a display pixel region is configured by such a matrix configuration.
  • reference numeral 8 denotes a data line extending in the vertical direction (vertical direction) of the display pixel area.
  • Reference numeral 11 denotes a light-shielding layer disposed above the data line 8 so as to extend in the horizontal direction (horizontal direction) of the display pixel region intersecting the data line 8 via an insulating film.
  • a MOSFET is arranged below the portion where the width of the light shielding layer 11 is large.
  • the scanning lines are arranged in a lateral direction (horizontal direction) of the display pixel region so as to overlap the scanning lines as described later.
  • the semiconductor layer serving as the drain region of this MOSFET is connected to the conductive layer 12 via a contact hole 16a opened in the insulating film formed thereon, and the conductive layer 12 is formed thereon. It is connected to the pixel electrode 14 via a contact hole 17 opened in the insulating film.
  • the pixel electrode 14 is disposed in an opening defined by a grid of the light-shielding layer 11 and the data line 8.
  • 1 is a transparent insulating support substrate having a light transmitting property such as quartz glass or OA glass
  • 2 is a buried insulating film such as silicon dioxide formed on the support substrate 1
  • 3 is an insulating film for element isolation.
  • the semiconductor layer is a single-crystal silicon layer formed by bonding using a well-known SOI technique. Specifically, the support substrate 1 having the insulating film 2 formed on the surface and the single crystal silicon substrate having the insulating film 2 formed on the surface are bonded together by heating, and the silicon substrate is peeled or removed while leaving the semiconductor layer.
  • Etching is performed to form a single crystal silicon layer on the insulating film 2. Then, a non-element region (non-FET region) of the single-crystal silicon layer is selectively oxidized to form a field oxide film (so-called LOCOS) 3 for element isolation.
  • LOCOS field oxide film
  • a gate insulating film 18 made of silicon dioxide is formed on the single crystal silicon layer, and a gate electrode 4 serving as a scanning line is formed on the gate insulating film 18 by using polycrystalline silicon.
  • a silicon oxide film was used.
  • the silicon oxide film is a silicon oxide film formed by LT0 (Low Temperature Oxide).
  • This insulating film may be a thermal oxide film obtained by thermally oxidizing the surface of the single crystal silicon layer, or a nitride film deposited on the single crystal silicon layer. Also, a multilayer structure may be used.
  • a polycrystalline silicon layer is used as the conductive layer to be the gate electrode 4
  • a silicide structure in which a high melting point metal is laminated on polycrystalline silicon may be used.
  • Such a source / drain region 6a.6b, a channel region 5a, a gate insulating film 18, and a gate electrode 4 constitute a MOSFET.
  • a thin film transistor formed on an insulator to form an FET as in this embodiment is called a thin film transistor (TFT).
  • the pattern of the active region 30 formed on the substrate will be described with reference to FIG. 3 showing the layout of the semiconductor layer.
  • the patterns 6a, 6b, 5a, and 5b surrounded by the field oxide film 3 form a pattern of the active region 30. That is, since the active regions 30 are arranged with the field oxide film 3 formed in the single-crystal silicon layer interposed therebetween, the element region (active region) 30 in which the MOSFETs and the like are formed is other than the active regions 30.
  • the element region (active region) 30 is completely electrically separated from the active region. See below for details
  • the MOSFET is configured such that 5a formed in the active region 30 is a channel region, 6a is a drain region, and 6b is a source region.
  • a capacitor electrode portion 6c and a contact region 5b are also formed.
  • the MOSFETs arranged in each pixel are N-channel transistors
  • the source region 6 b, the drain region 6 a, and the capacitance electrode portion 6 c are composed of an N-type semiconductor region, a channel region 5 a, and a contact region 5 a. Impurities corresponding to each are introduced into the single crystal silicon layer so that the b becomes a P-type semiconductor region, and the impurities are activated to form an active region.
  • the gate electrode 4 is provided in the channel region 5 a below the gate electrode 4. It is necessary to form a P-type semiconductor region into which a low-impurity-concentration P-type impurity has been introduced before forming the semiconductor layer.
  • a source region 6b and a drain region 6a composed of an N-type diffusion layer into which an N-type impurity having a higher concentration than the channel region 5a is introduced are formed. You. In FIG. 2, the source region 6b and the capacitor electrode portion 6c are not shown. Further, as shown in FIG.
  • the impurity concentration is such that the contact region 5b has a higher impurity concentration.
  • the capacitor electrode portion 6c (not shown) is a region extending the drain region 6a, and is formed to have the same conductivity type and the same impurity concentration as the drain region 6a.
  • the introduction of impurities into the active region of the semiconductor layer is performed by introducing impurities corresponding to the channel region 5a into the entire active region 30 after forming the gate insulating film 18 and then introducing the impurity into the other regions.
  • the impurity of the conductivity type and concentration corresponding to each may be introduced, and then the gate electrode 4 may be formed.
  • the impurity concentration of the channel region 5 a may be reduced to the active region 30.
  • the gate electrode may be formed after the introduction into the entire region, and thereafter, impurities of the conductivity type and concentration corresponding to each of the other regions may be introduced.
  • the BPSG (Boron Phosphorus) is formed on the gate insulating film 18 and the gate electrode 4 above the active region 30 of the semiconductor layer in the source region 6 b, the drain region 6 a, the channel region 5 a, and the contact region 5 b.
  • Silica Grass Silica Grass Insulation film 7 like film is formed Corrected paper (Rule 91)
  • a data line 8 (see FIGS. 1 and 4) composed of the first aluminum layer is formed thereon.
  • the plane position of the de-night line 8 is shown in FIG.
  • FIG. 4 shows the connection between the data line 8 and the semiconductor layer, and a part of the data line 8 is an insulating film interposed between the aluminum layer of the data line and the drain region 6b. It is electrically connected to the source region 6b via a contact hole 15b formed in 7.
  • the relationship between the source region 6b and the contact hole 15b is shown in FIG.
  • a first relay wiring 9a and a second relay 9b are also formed above the MOSFET by a first aluminum layer having the same layer as the above-mentioned data line 8. Is done.
  • the first relay wiring 9a is electrically connected to the drain region 6a through a contact hole 15a formed in the insulating film 7, and the second relay wiring 9b is connected to the insulating film Contact hole 7a formed in 7 electrically connects to contact region 5b.
  • an insulating film 10 composed of a stack of a flattening film such as a SOG (Spin On Glass) film and an LTO (Low Temperature Oxide) film is formed. Is done.
  • the light-shielding layer 11 and the third relay wiring are formed by the second aluminum layer.
  • the light-shielding layer 11 is electrically connected to a second relay wiring 9b made of a first aluminum layer at a contact hole 16b formed in the insulating film 10 described above.
  • the third relay wiring 12 is electrically connected to the first relay wiring 9a via a contact hole 16a formed in the insulating film 10.
  • an insulating film 13 of a passivation film such as silicon nitride is formed on the light shielding layer 11 and the third relay wiring 12.
  • the third relay wiring 12 is electrically connected to the pixel electrode 14 made of a transparent conductive film such as ITO (Indium Tin Oxide) formed thereon via a contact hole 17 formed in the insulating film 13. Connected. Although not shown, an alignment film for aligning liquid crystal molecules is formed on the ITO, and a rubbing process for determining an alignment direction is performed on the alignment film.
  • ITO Indium Tin Oxide
  • the gate electrode 4 is electrically connected to the scanning line 4 on the substrate, and one of the source and drain regions 6 b is electrically connected to the data line 8 and the other 6 a is electrically connected to the pixel electrode 14.
  • MOSFETs are connected in series. M OS F E T source dress
  • the other 6 a of the pin region and the pixel electrode 14 are connected via the contact hole 15 a, the first relay wiring 9 a, the contact hole 16 a, the third relay wiring 12, and the contact hole 17. It will be electrically connected.
  • the other 6b of the source / drain region is extended to form a capacitor electrode portion 6c.
  • the capacitor electrode portion 6c serves as an electrode of a storage capacitor that stores and holds the voltage applied to the pixel electrode 14 from the data line 8 via the MOSFET. In the storage capacitor, the electrode facing the capacitor electrode portion 6c is the scanning line 4 in the adjacent stage.
  • the scanning line 4 is a preceding scanning line which is already selected one horizontal scanning period before and to which a non-selection potential is applied in the main scanning period.
  • the contact region 5b having the same conductivity type as the channel region extending from the channel region 5a and having a high impurity concentration is connected via the contact hole 7a, the second relay wiring 9b, and the contact hole 16b. And is electrically connected to the light shielding layer 11.
  • the source region and the drain region can be replaced, and that 6b may be the drain region and 6a may be the source region.
  • 6b will be described as a source region and 6a as a drain region.
  • P-type impurities are introduced into the semiconductor layer at a high concentration in the source / drain regions 6a and 6b and the capacitor electrode portion 6c, and the channel region 5a has a higher concentration.
  • the N-type impurity is introduced at a low concentration, and the N-type impurity is introduced into the contact region 5b at a higher concentration than the channel region 5s.
  • the drain region 6 a is a wiring layer electrically connected to the scanning line 4 (the wiring layer electrically connected to the gate electrode 4) of FIG. Immediately below, it is wired in the same direction as overlapping with the wiring layer 11. It can be formed in the same layer as the scanning line 4.) It is extended just below to form the capacitance electrode portion 6c.
  • the capacitance electrode section 6c in FIG. 3 is located immediately below the scanning line 4 in the previous stage in FIG. The scanning line at the previous stage is selected before the scanning line to which the selected potential is applied. A scanning line to which a potential is applied. That is, the non-selection potential is applied to the preceding scanning line when the current scanning line is at the selection potential.
  • the storage capacitor is formed when the capacitor electrode portion 6c and the scanning line at the previous stage overlap with the gate insulating film via the insulating film 18 of the same layer.
  • the storage capacitor accumulates the electric charge written to the pixel electrode 14 from the data line 8 via the MOSFET during the non-selection period when the non-selection potential is supplied to the scanning line 4. is there.
  • the scanning line 4 also serving as the gate electrode of the MOSFET extends in the horizontal direction (horizontal direction) so as to intersect with the data line 8 extending in the vertical direction (vertical direction) in the display pixel area.
  • the drain region 6a of the MOS FET of the pixel at the subsequent stage of the adjacent column extends directly below the scanning line 4 of the previous pixel row of the column at the left, forming a capacitance there.
  • the P-type impurity is introduced to electrically connect the channel region 5a into which the P-type impurity is introduced at a low concentration to a fixed potential.
  • a channel contact region 5b made of a high-impurity-concentration P-type diffusion layer is formed in the active region 30 of the single-crystal silicon layer.
  • the channel contact region 5b is a region formed in contact with the channel region 5a.
  • the contact region 5b is formed in the contact hole (also called a VIA hole) 7a formed in the insulating film 7, the first relay wiring 9b made of the first aluminum layer, and the insulating film 10. It is electrically connected to the light-shielding layer 11 shown in FIGS. 1 and 2 via the formed contact hole (also called VIA hole) 16b.
  • the light-shielding layer 11 is composed of a second aluminum layer, which is connected to the first relay wiring 9 b composed of the first aluminum layer via the VIA hole 16 b formed on the insulating film 10.
  • a part of the first relay wiring 9 b made of the first aluminum layer is electrically connected to the channel contact region 5 b through a contact hole 7 a formed in the insulating film 6.
  • the MOSFET is an N-channel transistor
  • the light-shielding layer 11 has a lower potential side of the power supply voltage (especially a ground potential) from the power supply wiring located in the periphery of the display pixel area, or Below the minimum potential of the voltage supplied to the data lines 8 and scanning lines 4. An electric potential is supplied.
  • the potential of the light shielding layer 11 is supplied to the P-type channel region 5a of the N-channel MOSFET, and the potential of the channel region 5a can be stabilized. That is, if an excessive current flows while the M0SFET is on, the light is discharged from the contact region 5b by the light-shielding layer 11 to protect the MOSFET. Further, even if an excess charge (carrier) is generated in the channel region due to a potential difference between the source and the drain when the MOSFET is off, it can be extracted to the light-shielding layer 11.
  • the potential of the channel region of the MOS FET can always be stabilized, and it is possible to prevent the accumulation of excess electric charge that may cause the destruction of the MOS FET, so that the withstand voltage of the N-channel MOSFET is reduced.
  • the current characteristics can be stabilized and the characteristics can be improved.
  • heat generated in the operation of the transistor is transmitted through the light-shielding layer. It can also radiate heat.
  • the semiconductor layer is a single-crystal silicon layer as in the present embodiment, the charge mobility is high and heat is easily generated in the semiconductor layer.
  • FIG. 5 is an equivalent circuit diagram showing two pixels adjacent in the column direction in the display pixel portion of the liquid crystal panel.
  • the liquid crystal panel in the active matrix type liquid crystal display device has a scanning line 4 (Xn-2, Xn-1, Xn: n is an integer indicating the selection order) and an image signal line 8 (Yn-1, ⁇ ).
  • the MOSFETs TFTs are arranged on a plane and near the intersection on this plane.
  • the source 6b of the MOSFET is electrically connected to the data line 8 via the connection hole 15b, the gate electrode is electrically connected to the scanning line 4, and the drain 6a is connected to the pixel electrode 14 and the capacitor. It is electrically connected to the electrode part 6c.
  • the pixel electrode 14 faces the counter electrode 112 disposed on the inner surface of the counter substrate with the liquid crystal layer interposed therebetween, and drives the polarity of the liquid crystal between the two electrodes.
  • a common potential VLC which is a reference potential for polarity inversion driving, is applied to the counter electrode 1
  • the pole 112 forms a liquid crystal capacitor CLC using the liquid crystal layer as a dielectric.
  • the capacitor electrode section 6c forms a storage capacitor (storage capacitor) Cs between the preceding scanning signal line 4 (the preceding scanning line for the MOSFET of the Xn pixel is Xn-1). That is, one pixel includes a transistor, a liquid crystal capacitor and a storage capacitor connected to the transistor.
  • the channel region 5a of the MOSFET is electrically connected to a light shielding layer 11 arranged in a direction parallel to the scanning line for driving the MOSFET. That is, the channel region 5a of the MOSFET whose gate is connected to the scanning line 4 (Xn) is electrically connected to the light-shielding layer 11 adjacent thereto, and the contact region 5b is connected to the channel region 5a. A fixed potential is given through the switch. In other words, the substrate floating effect is suppressed by extracting excess carriers present in the channel region 5a from the channel region 5a through the contact region 5b to the light shielding layer 11.
  • VG is a scanning signal waveform applied to the scanning line 4.
  • the scanning signal becomes the selection potential VG1 during the selection period T1 arriving every vertical scanning period, and turns on the N-channel MOS FET of the present embodiment. After that, the non-selection period T2 is reached and the non-selection potential VG2 becomes low, turning off the MOSFET. Since the driving is sequential, the selection potential is applied to the next scanning line 4 immediately after the selection period T1, and this is sequentially repeated.
  • VID is a potential waveform of an image signal applied to the data line 8.
  • Vc indicates the central potential of the image signal VID.
  • the image signal VID has a potential waveform in which the polarity is inverted with respect to the central potential Vc for each vertical scanning period (frame or field).
  • Vp is a pixel electrode potential obtained by applying the image signal V ID on the image signal line 8 to the pixel electrode 14 via the N-channel type MOSFET according to the present embodiment.
  • VLC is a common potential applied to the counter electrode 112.
  • the common potential VLC is set such that the potential waveform of the pixel electrode potential Vp, whose polarity is inverted, is substantially positive and negative and symmetrical, so that the voltage applied to the liquid crystal layer is not biased to one polarity and Driving prevents the liquid crystal from deteriorating.
  • ⁇ indicates the amount of voltage degradation of the pixel electrode potential V based on the parasitic capacitance of the ⁇ channel type MOS SFE ⁇ .
  • ⁇ channel type MOSF corrected form (Rule 91) Electric charges accumulate in the channel region 5a of the ET, and accumulate in the parasitic capacitance between the drain region 6a and the gate electrode (scan line) 4. This charge flows to the drain side and is applied to the pixel electrode 14 when the gate electrode falls to the non-selection potential during the non-selection period T2, and is charged to the same level as the data line 8 during the selection period T1.
  • the pixel electrode potential Vp which has been applied, drops by Vm, and the voltage applied to the liquid crystal layer decreases.
  • the pixel electrode potential Vp is shifted in a positive / negative symmetric waveform by shifting VLC.
  • VLC the written voltage
  • Surplus carriers must be reduced.
  • surplus carriers can be extracted from the channel region.
  • the MOSFET is a channel region of a single crystal silicon having a high charge mobility as in the present invention, surplus carriers are likely to remain when the MOSFE is turned off.
  • the display quality can also be improved.
  • the potential of the light shielding layer 11 electrically connected to the channel region 5a is set to a potential lower than the lowest potential of the image signal VID.
  • the non-selection potential VG2 is used as the potential of the light-shielding layer 11, this potential is lower than the lowest potential of the image signal V ID and can also serve as the power supply potential in the liquid crystal panel. preferable.
  • the potential of the light shielding layer 1 may be lower than the non-selection potential VG2.
  • the potential of the light shielding layer 11 (and the non-selection potential VG2) is set to the ground potential GND, the potential is stabilized, so that the potential of the channel region can be further stabilized.
  • the potential of the light shielding layer 11 needs to be at least equal to or lower than the potential of the image signal VID.
  • the storage capacitor Cs of each pixel is configured by interposing an insulating film between the capacitor electrode portion 6c and the previous scanning line 4, but the present invention is not limited to this. Not something.
  • the storage capacitor C s may be configured by extending the capacitor electrode portion 6 c directly below the subsequent scanning line 4 and facing the latter scanning line 4 via an 18 insulating film.
  • a capacitance line is formed in the same layer as the scanning line 4 along with the scanning line 4, and the potential of VLC in FIG. 6 is applied to the capacitance line, and the capacitance line and the capacitance electrode portion 6c are connected to each other.
  • the capacitance may be formed by facing each other with the insulating film 18 interposed therebetween.
  • the drain region 6a is connected to an electrode in another layer, and a capacitor is formed by opposing the electrode with a scanning line or a capacitor line via an insulating film. It does not matter.
  • the capacitor electrode is formed as a layer higher than the semiconductor layer, the capacitor may be configured to face the light-shielding layer 11 via an interlayer insulating film. In any of such cases, the operation and effect of the present invention can be similarly obtained.
  • the description is made using the N-channel MOSFET, but even if the P-channel MOSFET (TFT) is replaced, the circuit, structure, and pattern are exactly the same as those of the N-channel MOSFET. A similar effect can be obtained.
  • the heights of the various signal potentials in FIG. 6 are completely reversed, with the upper side of the figure being low potential and the lower side being high potential. Therefore, the non-selection potential VG2 applied to the light-shielding layer 11 is a high potential equal to or higher than the highest potential of the image signal VID.
  • the channel region 5a of the P-channel type MOS FET is Can be applied with a higher potential than the image signal VID.
  • surplus carriers in the channel region 5a of the P-channel type MOS FET in which holes (positive charges) are accumulated and current flows, can be extracted, and the channel potential can be stabilized.
  • the light-shielding layer 11 is arranged so as to cover at least the channel region 5a of the MOSFET and shields light, so that light leakage current in the channel region 5a can be suppressed. Further, the light-shielding layer 11 also shields the channel contact region 5b of the same conductivity type as the channel region 5a, thereby suppressing light leakage current in the channel contact region 5b. Further, the light-shielding layer 11 is arranged so as to overlap with the scanning line 4, so that the aperture ratio of the liquid crystal panel is not impaired.
  • the MOS FET that supplies an image signal from the data line to the transparent pixel electrode can apply a potential to the channel region using the light-shielding layer formed thereabove. It can.
  • the potential applied to the channel region may be determined according to the conductivity type of the MOSFET.
  • a liquid crystal display panel having a large aperture ratio of a pixel portion is provided. A substrate for a tunnel can be supplied.
  • the above description is for the case of N-channel MOS FET, but P-channel MOS FETs having different conductivity types in each region may be used.
  • the conductivity types of the channel region “channel contact region and the source” drain region are opposite to those of the above embodiment.
  • the light-shielding layer 11 is supplied with a potential on the higher potential side of the power supply voltage or a potential higher than the highest potential of the voltage supplied to the data line 8 or the scanning line 4, thereby stabilizing the potential of the N-type channel region. can do.
  • a light shielding layer 201 is added to the configuration of the first embodiment in a liquid crystal panel substrate, which is an example of an electro-optical device substrate to which the present invention is applied, will be described.
  • the same reference numerals as those in the first embodiment denote layers formed in the same step or members having the same function, unless otherwise specified.
  • a description will be given based on a configuration using an SOI substrate in which a semiconductor layer is formed on an insulator for an electro-optical device substrate.
  • FIG. 7 is a cross-sectional view showing a cross section of the pixel portion of the liquid crystal panel substrate of the present embodiment.
  • FIG. 8 is a plan view showing the layout of the first light-shielding layer and the semiconductor layer (single-crystal silicon layer) in the pixel portion of the liquid crystal panel substrate of the present embodiment.
  • the plan view showing the layout of the layers is substantially the same as FIGS. 1 and 4 in the first embodiment.
  • FIGS. 7 and 8 of the present embodiment are diagrams corresponding to FIGS.
  • the cross-sectional view of FIG. 7 is a cross-sectional view taken along the line XX ′ of each plan view.
  • the buried insulating film 2 has a buried light-shielding layer (first light-shielding layer) 2 made of a refractory metal selected from Mo, Cr, Ta and the like. 0 is formed.
  • the embedded light-shielding layer 20 is formed before the step of bonding the active region 30 made of a single-crystal silicon layer on the support substrate 1 by using a well-known method for manufacturing an S 0 I substrate. It is formed on the support substrate 1 in advance.
  • the buried light-shielding layer 20 may be patterned before the above bonding step, or after the active region 30 is bonded, the patterning may be performed during the element isolation step of forming the field oxide film 3 on the single-crystal silicon layer. You may.
  • a predetermined potential is also applied to the light-shielding layer 20 in the peripheral region of the display pixel portion. Preferably, the same potential as that of the light shielding layer 11 is applied to stabilize the operation of the MOSFET.
  • the contact region 5 b extending from the channel region 5 a of the MOSFET is electrically connected to the buried light shielding layer 201, and the buried light shielding layer 201 is formed.
  • the above-described potential may be applied from the layer 201 to the channel region.
  • the buried light-shielding layer 20 is formed on the substrate side of the active region 30 formed in the single-crystal silicon layer, and is formed so as to cover the entire region of the active region 30 and shield light. .
  • the structure from the MOSFET to the pixel electrode after the element isolation step is exactly the same as in the first embodiment.
  • the MOSFET that supplies an image signal from the data line to the pixel electrode applies a potential to the channel region using the light-shielding layer formed thereabove.
  • the first light-blocking layer can prevent reflected light and external light from the back surface (lower side in the drawing) of the liquid crystal panel substrate from being applied to the active region. It can be prevented from entering.
  • a P-channel MOSFET may be used instead of an N-channel MOSFET.
  • the potential applied to the light-shielding layers 11 and 201 can be changed depending on whether it is an N-channel type or a P-channel type.
  • the light shielding layer 201 may be used as an electrode of a storage capacitor.
  • the capacitor electrode portion 6c of the semiconductor layer and the light shielding layer 201 can be configured to face each other with the insulating film 2 interposed therebetween.
  • FIG. 9 is an overall plan layout diagram of a transmissive liquid crystal panel substrate to which the first and second embodiments are applied.
  • parts that are not necessary for explanation are omitted for easy understanding, and are drawn as a model.
  • a display pixel region 102 As shown in FIG. 9, on a transparent substrate 101 (corresponding to the substrate 1 in FIGS. 2 and 7), there is a display pixel region 102, and a pixel electrode 103 (a pixel electrode 1 in FIG. 1). (Equivalent to 4) are arranged in a matrix. Peripheral drive circuits 104 and 105 for processing display signals are formed around the display pixel area 102 on the transparent substrate 101.
  • the scanning line drive circuit 104 sequentially scans the scanning lines and applies the selection potential VG1 and the non-selection potential VG2.
  • the data line driving circuit 105 supplies an image signal corresponding to image data to the data line.
  • circuits such as an input circuit 106 for taking in an image data inputted from the outside via the pad area 108 and a timing control circuit 107 for controlling these circuits are provided on the transparent substrate 10. All of these circuits are active elements or switching elements formed by the same or different processes as the above MOSFETs arranged for each pixel, and load elements such as resistors and capacitors are added to these circuits. It consists of a combination.
  • Reference numeral 113 denotes a region where the seal material is formed. A sealing material is formed in this area, and the liquid crystal panel substrate of the present invention and the opposing substrate are adhered.
  • the light-shielding layer 11 described in the first and second embodiments includes the above-described peripheral circuits (scanning line driving circuit 104, data line driving circuit 105, timing control circuit 107, input circuit, It is formed of the same aluminum wiring layer as the wiring layer formed in 106), and the above-mentioned predetermined potential is supplied to the light shielding layer 11 in the peripheral circuit region.
  • the predetermined potential as described above is also supplied to the light-shielding layer 201 in the peripheral circuit area.
  • the light-shielding layer 201 not only shields the MOSFETs in the peripheral circuit area, but also connects circuit elements and power supply lines. It can also be used as a wiring layer for connecting a circuit element to a circuit element.
  • FIG. 10 is a cross-sectional view of the liquid crystal panel shown in FIG. 9 taken along the line YY ′.
  • the liquid crystal panel has a substrate (SOI substrate) 110 on which display pixels and a drive circuit are formed, and a counter electrode 1 1 2 made of a transparent conductive film (ITO) to which a common potential VLC is applied.
  • SOI substrate substrate
  • ITO transparent conductive film
  • a liquid crystal panel 120 is formed by filling a liquid crystal such as a horizontal alignment (homogeneous) liquid crystal in which liquid crystal molecules are aligned substantially horizontally without twisting, a ferroelectric liquid crystal, or a polymer dispersed liquid crystal.
  • the position where the sealing material is provided is set so that the anode region 108 is located outside the sealing material 113 so that a signal can be input from the outside.
  • the peripheral circuits (scanning line driving circuit 104, data line driving circuit 105, evening control circuit 107, input circuit 106, etc.) formed in the peripheral region of the substrate
  • An embodiment will be described in which the channel region of the MOS FET of the peripheral circuit is electrically connected to a light-shielding layer that shields the MOS FET, as in the embodiment described above.
  • FIG. 11 is a plan view of a complementary inverter constituting a peripheral circuit.
  • the complementary inverter consists of a P-channel type MQSFET (TFT) and an N-channel type MOS FET (TFT).
  • TFT P-channel type MQSFET
  • TFT N-channel type MOS FET
  • reference numeral 210 denotes a first power supply line for supplying a high power supply potential VDD composed of a first aluminum layer
  • reference numeral 220 denotes a second power supply line for supplying a low power supply potential VSS composed of a first aluminum layer.
  • Power line. 230 is an input wiring made of the first aluminum layer
  • 240 is an output wiring made of the first aluminum layer.
  • 2 15 is a gate electrode of a P-channel type MOSFET
  • 225 is a gate electrode of an N-channel type MOS FET
  • the two gate electrodes are connected in the same layer, and a contact formed in the first interlayer insulating film. It is connected to the input wiring 230 of the upper aluminum layer via the hole 231.
  • the active region 30 of the semiconductor layer is divided into two islands (regions surrounded by dotted lines) in an island shape, and the gate is located immediately below the gate electrode 215.
  • An N-type channel region into which an N-type impurity is introduced at a low concentration is formed in the active region 30 located via the insulating film, and a P-type impurity is formed in the active regions 30 on both sides opposite to each other across the channel region. Is introduced at a higher concentration than the channel to form source / drain regions.
  • the source region is connected to the first power supply line 210 via a contact hole 213 formed in the first interlayer insulating film, and the drain region is connected to the first interlayer insulating film. It is connected to the output wiring 240 through a contact hole 241 formed in the edge film.
  • a P-type channel region in which P-type impurities are introduced at a low concentration is formed in the active region 30 located immediately below the gate electrode 2 15 via the gate insulating film.
  • Source / drain regions into which N-type impurities are introduced at a higher concentration than the channel are formed in the active regions 30 on both sides opposed to each other with the channel region interposed therebetween.
  • the source region is connected to a second power supply line 220 through a contact hole 222 formed in the first interlayer insulating film, and the drain region is a contact hole 240 formed in the first interlayer insulating film. 2 is connected to the output wiring 240.
  • the channel region of the P-channel type MOSFET extends rightward in the figure to form a contact region, and the contact region is further layered via a contact hole 219 formed in the first interlayer insulating film.
  • the channel region of the N-channel type M ⁇ SFET extends rightward in the drawing to form a contact region, and the contact region is formed via a contact hole 229 formed in the first interlayer insulating film.
  • the light-shielding layers 2 1 2 and 2 2 2 are each formed of a second aluminum layer and are separated from each other.
  • the light-shielding layer 212 is connected to the lower first power supply line 210 via a contact hole 211 formed in the second interlayer insulating film, and is supplied with a high power supply potential VDD. Have been.
  • the light-shielding layer 222 is connected to the lower second power supply line 220 via a contact hole 222 formed in the second interlayer insulating film, and is supplied with the low power supply potential VSS.
  • VDD high power supply potential
  • VSS ground potential
  • the low power supply potential VSS applied to the light-shielding layer 11 in the pixel region and the light-shielding layer 21 to shield the N-channel MOSFET in the peripheral circuit to the ground potential GND.
  • the switching transistor of each pixel is a P-channel MOSFET in the pixel region, as described above, the light-shielding layer 11 in the pixel region and the P-channel MOSFET of the peripheral circuit are used.
  • the high power supply potential VDD applied to the light-shielding layer 222 for shielding light from the ground is set to the ground potential GND, because more MOSFET channels in the liquid crystal panel can be stabilized.
  • the MOS FET constituting the peripheral circuit has the respective light shielding layers 212 and 222 separated between the P-type MOSFET and the N-type MOSFET, and the light shielding layer includes the respective MOFETs.
  • the potential can be supplied to the channel region of each MOSFET and the potential of the channel region can be stabilized.
  • the excess carrier generated in the channel region is pulled out from the P-type channel region to the high power supply potential and from the N-type channel region to the low power supply potential, preventing the breakdown voltage in the MOS FET and improving reliability. Things can be done.
  • the light-shielding layer 212 shields the P-channel MOSFET and the contact region from light
  • the light-shielding layer 222 shields the N-channel MOSFET and the contact region from light, thereby preventing light leakage current in the MOSFET.
  • the light-shielding layer 201 may be formed below the MOSFET. This light-shielding layer 201 is also formed so as to overlap the respective MOSFETs in a plane and separate from each other, similarly to the upper light-shielding layers 212 and 222.
  • the potential is high
  • In the case of an SFET a low potential is preferably applied.
  • the embedded light-shielding layer 201 is connected to the same power supply potential as the corresponding upper light-shielding layers 212 and 222, respectively, for stabilizing the operation of each MOSFET.
  • FIGS. 12 and 13 show a projection display device using a liquid crystal panel as a light valve, which is an example of the electro-optical device of the present invention.
  • FIG. 2 is a diagram illustrating an optical configuration of the device.
  • FIG. 12 is a schematic configuration diagram showing a main part of a projection display device using the liquid crystal panel of the present invention using a transparent conductive film as a pixel electrode.
  • 41 ° is a light source
  • 413, 414 are dichroic mirrors
  • 415, 416, 417 are reflection mirrors
  • 418, 419, 420 are relays.
  • One lens, 422, 423, 424 are liquid crystal light valves
  • 425 is a cross dichroic prism
  • 426 is a projection lens.
  • the blue / green light reflecting dichroic mirror 4 13 transmits the red light of the white light flux from the light source 4 10 and reflects the blue light and the green light.
  • the transmitted red light is reflected by the reflection mirror 4 17 and is incident on the liquid crystal light valve 4 22 for red light.
  • green light is reflected by the dichroic mirror 4 14 which reflects green light, and is incident on the liquid crystal light valve 4 23 for green light.
  • the blue light also passes through the second dichroic mirror.
  • a light guiding means 4 21 comprising a relay lens system including an entrance lens 4 18, a relay lens 4 19, and an exit lens 4 20, through which blue light is converted into blue light. The light enters the liquid crystal light valve for light.
  • the three color lights modulated by the respective light valves are incident on the cross dichroic prism 425, and the respective color lights are combined to form light representing a color image.
  • the combined light is projected on a screen 427 by a projection lens 426, which is a projection optical system, and an image is enlarged and displayed.
  • FIG. 13 is a schematic configuration diagram of a main part of a projection display device using the liquid crystal panel of the present invention using a reflective electrode as a pixel electrode.
  • a polarized light illuminating device 100 which is roughly composed of a light source 110, an integrator lens 120, and a polarization conversion element 130, and an S-polarized light beam emitted from the polarized light illuminating device 100 is reflected by an S-polarized light beam.
  • Dichroic mirror 4 13 reflective liquid crystal light valve 300 R that modulates the separated red light (R)
  • Reflective liquid crystal light valve 300 G light reflected by three reflective liquid crystal light valves 300 R, 300 G, and 300 B is used for dichroic mirrors 4 1 2, 4 1 3
  • the light beam is synthesized by a polarization beam splitter 200, and is composed of a projection optical system 500 including a projection lens for projecting the synthesized light onto a screen 600.
  • the above-mentioned liquid crystal panels are
  • each pixel of the liquid crystal panel has a protective structure that can stabilize the potential of the channel of the transistor.
  • Display can be performed using a liquid crystal panel.
  • FIG. 14 is a schematic view of an electronic apparatus using a liquid crystal panel as a display device as an example of the electro-optical device of the present invention.
  • FIG. 14A illustrates an example in which the liquid crystal panel of the present invention is used for the display portion 1001 of the mobile phone 1000.
  • FIG. 14 (B) shows an example in which the liquid crystal panel of the present invention is used for the display unit 1101 of a wristwatch-type device 110.
  • FIG. 14C illustrates an example in which the liquid crystal panel of the present invention is used for the display portion 1206 of the computer 1200.
  • Reference numeral 124 denotes a main unit
  • reference numeral 122 denotes an input unit such as a keyboard.
  • each pixel of the liquid crystal panel has a protection structure that can remove excess carriers in the transistor channel, so that a high-performance, high withstand voltage active matrix liquid crystal panel It can be displayed using. (Modification of the present invention)
  • a complementary thin-film transistor may be used as the switching transistor of the pixel.
  • the channel region of each transistor is shown in Figure 11 In this case, the potential of the channel region can be stabilized by adopting the above-described embodiment by connecting to the light shielding layers separated from each other.
  • the substrate for a transmission type liquid crystal panel in which the pixel electrode 14 is a transparent conductive film has been described as an example.
  • the present invention may be applied to a reflective liquid crystal panel arranged on the side.
  • TFT MO SFET
  • the semiconductor layer is not limited to a single crystal silicon.
  • the semiconductor layer of the present invention is not formed on a substrate by using the SOI technology, but is formed by forming polycrystalline silicon / amorphous silicon on an insulator by a CVD method or the like, or by a solid phase growth method or the like. Even when single crystal silicon is formed over an insulator by a method, a potential can be applied to the channels of these semiconductor layers via a light-shielding layer as in the present invention.
  • the present invention may be applied to electro-optical devices other than the liquid crystal panel.
  • the present invention can be applied to a transistor that switches each pixel of a self-luminous element such as an electroluminescence (EL) using a light emitting polymer, a plasma display (PDO), and a field emission element (FED).
  • a pixel transistor and a peripheral driving circuit in a mirror device such as a micro mirror device (DMD) developed by Texas Instruments which changes a mirror angle of each pixel. You can also.
  • DMD micro mirror device
  • the transmission type liquid crystal panel substrate has been described as an example, but this is merely an example of a semiconductor device in which a MOSFET is arranged on an insulator. It is apparent that the present invention is not limited to this application, but can be applied to various semiconductor devices such as image input devices for reading optical information and various integrated circuits. Also in this case, the MOS FET in the semiconductor device is provided on the insulator in the above embodiment, and the light shielding layer formed so as to cover the MOSFET and the MO S corrected paper (Rule 91) By electrically connecting the channel region of the FET, a potential can be applied to the channel region of the MOSFET to stabilize the operation and improve the breakdown voltage. In particular, the structure shown in FIG. 11 can be used in a general semiconductor device of an integrated circuit including a MOSF in which a channel region is formed by a semiconductor layer formed on an insulator.
  • the MOSFET formed on the insulator is applied with a potential to the channel region by using the light-shielding layer that shields the MOSFET, whereby the operation of the MOSF is performed. And the deterioration of the breakdown voltage of the MOSF can be suppressed.
  • a display device substrate having a large aperture ratio of a pixel portion can be supplied by using a light-blocking layer which overlaps with a scanning line as a wiring for supplying a potential to a channel region. By obtaining a large aperture ratio, a light source with the same brightness becomes brighter, and a light source with low power consumption can be used to achieve the same brightness as the conventional product. Can be created. [Industrial applicability]
  • the operation of the transistor can be stabilized and the withstand voltage degradation can be suppressed by a structure in which the channel region of the transistor in which the semiconductor layer over the insulator is a channel region is connected to the conductive layer of the light-blocking layer.
  • a structure in which the channel region of the transistor in which the semiconductor layer over the insulator is a channel region is connected to the conductive layer of the light-blocking layer can be used for general semiconductor devices and devices for general electro-optical devices such as liquid crystal panels.
  • this device can be used for various electronic devices including a projection display device.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

明 細 書 半導体装置、 電気光学装置用基板、 電気光学装置、
及び電子機器並びに投射型表示装置
〔技術分野〕
本発明は、 半導体装置、 電気光学装置用基板、 電気光学装置、 及び電子機器並 びに投射型表示装置に関する。
〔背景技術〕
絶縁基体上にシリコン薄膜を形成し、 そのシリコン薄膜に半導体デバイスを形 成する S O I (Silicon On Insulator) 技術は、 素子の高速化や低消費電力化、 高集積化等の利点を有することから広く研究されている。
この S O I技術の 1つとして、 単結晶シリコン基板の貼り合わせによる S O I 基板の作製技術がある。 一般に貼り合わせ法と呼ばれるこの手法は、 単結晶シリ コン基板と支持基板を水素結合力を利用して貼り合わせた後、 熱処理によって貼 り合わせ強度の強化がなされ、 次いで単結晶シリコン基板の研削や研磨、 または エツチングによつて薄膜の単結晶シリコン層を支持基板上に形成するものである 。 この手法では、 直接単結晶のシリコン基板を薄膜化するために、 シリコン薄膜 の結晶性に優れ、 高性能のデバイスを作成できる。
また、 この貼り合わせ法を応用したものとして、 単結晶シリコン基板に水素ィ オンを注入し、 これを支持基板と貼り合わせた後、 熱処理によって薄膜シリコン 層を単結晶シリコン基板の水素注入領域から分離する手法 （U S Patent No. 5 , 3 7 4 , 5 6 4 ) や、 表面を多孔質化したシリコン基板上に単結晶シリコン層を ェピタキシャル成長させ、 これを支持基板と貼り合わせた後にシリコン基板を除 去し、 多孔質シリコン層をエッチングすることにより支持基板上にェピ夕キシャ ル単結晶シリコン薄膜を形成する手法 （特開平 4— 3 4 6 4 1 8号） などが知ら れている。
このような貼り合わせ法による S O I基板は通常のバルク半導体基板と同様に 、 さまざまなデバイスの作製に用いられているが、 従来のバルク基板と異なる特 徴として、 支持基板に様々な材料を使用することが可能な点を挙げることができ る。 すなわち支持基板として通常のシリコン基板はもちろんのこと、 透明な石英 、 あるいはガラス基板などを用いることができる。 透明な基板上に単結晶シリコ ン薄膜を形成することによって、 光透過性を必要とするデバイス、 例えば透過型 の液晶表示デバイスなどにも結晶性に優れた単結晶シリコンを用いて高性能なト ランジス夕素子を形成することが可能となる。
ところで、 通常のシリコン基板上の電界効果型トランジスタ、 いわゆる M O S F E T (Metal Oxide Semiconductor Field Effect Transistor) では、 ゥエル の電位を固定する事で、 同じゥエル内に形成された M O S F E Tのチャネル電位 を固定することができる。 しかし， S O I基板においては、 M O S F E Tのチヤ ネル領域が形成される基板表面は絶縁物であって、 そのチャネル領域はトランジ ス夕毎に電気的に完全分離されるため、 チャネルの電位を各トランジスタ毎に固 定する必要がある。 チャネル電位を固定できない場合には、 基板浮遊効果により 、 チャネル領域にキャリア （電荷） が蓄積しやすくなる。 特に、 チャネル領域が 単結晶シリコンである場合は、 単結晶シリコンの電荷移動度が高いために、 M O S F E Tがオフ状態でもソース · ドレインの電位差でチャネル領域に電荷が蓄積 してしまう。 また、 M O S F E Tがオンの時でも過剰な電流が流れ易くなる。 従 つて、 M O S F E Tの薄膜構造においては、 その余分なキャリア （電荷） によつ てトランジスタ素子のドレインの耐破壊電圧が低下したり、 トランジスタ素子の 電流電圧特性にキンクが生じたりするといつた種々の問題が引き起こされるもの である。 従って、 チャネル電位を固定する必要性がある。
その余剰な電荷によりチャネル電位固定の方法としては、 ソース領域にチヤネ ルと同じ導電性の不純物領域を形成して、 チャネルとソースを同電位にするソ一 スタイと呼ばれる方法 （例えば、 IEEE Trans. Electron Device, Vol .35, p.13 91， 1988) や、 ゲート端からチャネル領域を引き出し、 その部分にコンタクトを 取る H ( T ) 型ゲートと呼ばれる方法 （例えば、 IEEE Trans. Electron Device ， Vol. ED - 36， p.938, 1989) などが知られている。
しかしながら、 液晶パネルの各画素に設けられ、 画素電極に信号に応じた電圧 を供給する MOSFETは、 電位によってソースとドレインが入れ替わるため M 0 S FE Tに対称性が必要になるので、 S 0 I基板上に作製した MOSFETで 液晶を駆動するには、 M 0 S F E T構造が非対称性のソースタイ構造を用いるこ とはできない。 また、 対称性の良い H (T) 型ゲートを使用するためには、 走査 線、 データ線以外にチャネル電位を固定する電位線が必要になり、 特に明るさが 重要になる透過型の液晶表示デバイスでは、 開口率が減少してしまうという問題 がある。
本発明の目的は、 SO I基板のように、 絶縁物上に形成した MOSFETを用 いる半導体装置において、 MOSFETを遮光する遮光層に MO S F E Tのチヤ ネル電位を固定することにより、 信頼性が高く高品位の半導体装置、 電気光学装 置用基板、 それを用いた電気光学装置、 及びそれを用いた電子機器及び投射型表 示装置を提供することにある。
〔発明の開示〕
本発明の半導体装置は、 上記課題を解決するために、 絶縁物上に形成された半 導体層を備えた半導体装置であって、 前記半導体層に少なくともチャネル領域が 形成されるトランジスタと、 前記トランジスタを遮光する遮光層とを有し、 前記 遮光層と前記トランジスタのチャネル領域とを電気的に接続してなることを特徴 とする。 本発明によれば、 遮光層はトランジスタを遮光して光リーク電流による トランジスタの誤動作を防止するとともに、 チャネルの電位を安定化させること に用いられる。 よって、 トランジスタのチャネルに電位印加されるので、 チヤネ ルに蓄積した余剰なキャリア （電荷） を遮光層に引き抜くなどして基板浮遊効果 を抑制することができ、 それにより トランジスタの耐圧を向上し、 トランジスタ の電流電圧特性のキンクを抑制することができる。
また、 本発明においては、 前記トランジスタは Nチャネル型トランジスタであ つて、 前記 Nチャネル型トランジスタのチャネル領域と電気的に接続される前記 遮光層に、 低電位側の電源電位を供給することが望ましい。 Nチャネル型トラン ジス夕には、 電子 （負の電荷） がチャネル領域に蓄積される。 この蓄積された余 剰キヤリアを引き抜いて電位を安定化させるために、 低電源電位が印加されるこ とにより効果的にキャリア （電荷） を引き抜ける。
また、 本発明においては、 前記トランジスタは Nチャネル型トランジスタであ つて、 前記 Nチャネル型トランジスタのチャネル領域と電気的に接続される前記 遮光層に、 前記 Nチャネル型トランジスタのソース ' ドレイン領域の一方に印加 される電位の最低電位以下の電位を供給することが望ましい。 Nチャネル型トラ ンジス夕のソース · ドレインに印加される電位以下の低電源電位が印加されるこ とにより効果的にキャリア（電荷） を引き抜ける。
また、 本発明においては、 前記トランジスタは Pチャネル型トランジスタであ つて、 前記 Pチャネル型トランジスタのチャネル領域と電気的に接続される前記 遮光層に、 高電位側の電源電位を供給することが望ましい。 Pチャネル型トラン ジス夕には、 電荷がチャネル領域に蓄積される。 この蓄積された余剰キャリアを 引き抜いて電位を安定化させるために、 高電源電位が印加されることにより効果 的にキャリア （電荷） を引き抜ける。
また、 本発明においては、 前記トランジスタは Pチャネル型トランジスタであ つて、 前記 Pチャネル型トランジスタのチャネル領域と電気的に接続される前記 遮光層に、 前記 Pチャネル型トランジスタのソース ' ドレイン領域の一方に印加 される電位の最高電位以上の電位を供給することが望ましい。 Pチャネル型トラ ンジス夕のソース · ドレインに印加される電位以上の高電源電位が印加されるこ とにより効果的にキャリア （電荷） を引き抜ける。
また、 本発明においては、 前記トランジスタのチャネル領域の半導体層は延在 されて同一導電型のコンタクト領域を形成し、 前記コンタクト領域と前記遮光層 とが電気的に接続されてなることが望ましい。 チャネル領域の直下や直上に引き 抜きのコンタクトホールを設けずに、 チャネル領域の半導体層を引き伸ばして、 そこで遮光層とチャネル領域を接続するので、 チャネルの膜厚は変更されるもの ではなく、 トランジスタのスイッチング動作に影響を与えない。 加えて、 チヤネ ルと同一導電型のコンタクト領域で接続しているので、 チャネルに電位を印加し やすい。 その場合、 前記コンタクト領域は、 前記チャネル領域より高不純物濃度 であることが望ましい。 それにより、 コンタクト領域の抵抗値を下げることがで き、 チャネルに電位を印加しやすい。 訂正された用紙 （規則 91) また、 本発明においては、 前記遮光層は、 前記トランジスタの上方を覆うよう に配置されることが望ましい。 トランジスタの上方からの光を遮光することによ り、 トランジスタの光リーク電流を防止することができる。
さらに、 本発明の半導体装置は、 上記課題を解決するために、 絶縁物上に形成 された半導体層を備えた半導体装置であって、 前記半導体層に少なくともチヤネ ル領域が形成される Pチャネル型トランジスタ及び Nチャネル型トランジスタと 、 前記 Pチャネル型トランジスタを遮光する第 1の遮光層と、 前記 Nチャネル型 トランジスタを遮光する第 2の遮光層とを有し、 前第 1の遮光層と前記第 2の遮 光層とは分離配置され、 前記第 1の遮光層と前記 Pチャネル型トランジスタのチ ャネル領域とを電気的に接続し、 前記第 2の遮光層と前記 Nチャネル型トランジ ス夕のチャネル領域とを電気的に接続してなることを特徴とする。 本発明によれ ば、 遮光層はトランジスタを遮光して光リーク電流によるトランジスタの誤動作 を防止するとともに、 相補型トランジスタのそれぞれのトランジスタのチャネル の電位を安定化させることに用いられる。 よって、 トランジスタのチャネルに電 位印加されるので、 チャネルに蓄積した余剰なキャリア （電荷） を遮光層に引き 抜くなどして基板浮遊効果を抑制することができ、 それにより相補型トランジス 夕の耐圧を向上し、 トランジスタの電流電圧特性のキンクを抑制することができ る。 また、 遮光層は Pチャネル用と Nチャネル用で分離されているので、 相補型 トランジスタのチャネルに異なる電位を印加することができる。
また、 本発明においては、 前記第 1の遮光層に高電位側の電源電位を供給し、 前記第 2の遮光層に低電位側の電源電位を供給することが望ましい。 Pチャネル 型トランジスタのチャネルには第 1の遮光層を介して高電源電位が印加されるこ とにより効果的に余剰なキャリア （電荷） を逃すことができ、 Nチャネル型トラ ンジス夕のチャネルには、 第 2の遮光層を介して低電源電位が印加されることに より効果的に余剰なキャリア （電荷） を逃すことができる。
また、 本発明においては、 前記 Pチャネル型トランジスタ及び前記 Nチャネル 型トランジスタのチャネル領域の半導体層はそれぞれ延在されて同一導電型のコ ン夕クト領域をそれぞれ形成し、 前記各コンタクト領域と前記各遮光層とが電気 的に接続されてなることが望ましい。 チャネル領域の直下や直上に引き抜きのコ
訂正された用紙 (規則 91 ン夕クトホ一ルを設けずに、 チャネル領域の半導体層を引き伸ばして、 そこで遮 光層とチャネル領域を接続するので、 チャネルの膜厚は変更されるものではなく 、 トランジスタのスイッチング動作に影響を与えない。 加えて、 チャネルと同一 導電型のコンタク ト領域で接続しているので、 チャネルに電位を印加しやすい。 また、 本発明においては、 前記 Pチャネル型トランジスタ及び前記 Nチャネル 型トランジスタは、 電気光学装置の駆動回路を構成してなることが望ましい。 本 発明の半導体装置を駆動回路に用いることにより、 高速動作する駆動回路での動 作を安定化させることができる。 また、 高速動作により発生した熱を遮光層によ り放熱することもできる。
さらに、 本発明の電気光学装置用基板は、 上記課題を解決するために、 基板上 にマトリクス状に形成される複数の画素領域の各画素領域毎にトランジスタが配 置される電気光学装置用基板において、 前記基板上に前記トランジスタのチヤネ ル領域となる半導体層が形成されてなり、 該チャネル領域となる半導体層は、 当 該トランジスタを遮光し且つ所定の電位が印加された遮光層に電気的に接続され てなることを特徴とする。 本発明によれば、 遮光層はトランジスタを遮光して光 リーク電流によるトランジスタの誤動作を防止するとともに、 チャネルの電位を 安定化させることに用いることができる。 特に、 画素のトランジスタのソース · ドレインには電圧振幅の大きい画像信号が印加され、 チャネルにも余剰なキヤリ ァ （電荷） が蓄積しやすくなるが、 その余剰なキャリアは遮光層からの電位印加 により解消することができるので、 トランジスタの耐圧を向上し、 トランジスタ のスイッチング動作を安定化させることができきる。 また、 半導体層の活性領域 を遮光層に接続したことにより、 遮光層を介してトランジスタにて発生した熱を 放熱することもできる。 特に、 半導体層が単結晶シリコン層の場合は、 電荷移動 度が高く熱発生しやすいので、 放熱対策は必要となる。
また、 本発明においては、 前記トランジスタは Nチャネル型トランジスタであ つて、 前記遮光層には前記トランジスタに供給される画像信号の電位以下の電位 が印加されることが望ましい。 Nチャネル型トランジスタには、 ソース ' ドレイ ンに印加されるのは画像信号に基づいて電荷がチャネル領域に蓄積される。 この 蓄積された余剰キヤリアを引き抜いて電位を安定化させるために、 訂正された用紙 （規則 91) 画像信号以下の低電源電位が印加されることにより効果的にキャリア （電荷） を 引き抜ける。
また、 本発明においては、 前記トランジスタは Pチャネル型トランジスタであ つて、 前記遮光層には前記トランジスタに供給される画像信号の電位以上の電位 が印加されることが望ましい。 Pチャネル型トランジスタには、 ソース ' ドレイ ンに印加されるのは画像信号に基づいて電荷がチャネル領域に蓄積される。 この 蓄積された余剰キヤリァを引き抜いて電位を安定化させるために、 画像信号以上 の高電源電位が印加されることにより効果的にキャリア （電荷） を引き抜ける。 また、 本発明においては、 前記トランジスタは Nチャネル型トランジスタであ つて、 前記遮光層には、 前記 Nチャネル型トランジスタの導通 ·非導通を制御す る走査信号の非選択電位が印加されることが望ましい。 非選択電位は、 通常、 N チャネル型トランジスタを非導通させるために画像信号電位より低い電位に設定 されるので、 その電位を兼用することにより余分な電源電圧を要しない。
また、 本発明においては、 前記トランジスタは Pチャネル型トランジスタであ つて、 前記遮光層には、 前記 Pチャネル型トランジスタの導通 '非導通を制御す る走査信号の非選択電位が印加されることが望ましい。 非選択電位は、 通常、 P チャネル型トランジスタを非導通させるために画像信号電位より高い電位に設定 されるので、 その電位を兼用することにより余分な電源電圧を要しない。
また、 本発明においては、 前記トランジスタのチャネル領域の半導体層は延在 されて同一導電型のコンタクト領域を形成し、 前記コンタクト領域と前記遮光層 とが電気的に接続されることが望ましい。 チャネル領域の直下や直上に引き抜き のコンタクトホールを設けずに、 チャネル領域の半導体層を引き伸ばして、 そこ で遮光層とチャネル領域を接続するので、 チャネルの膜厚は変更されるものでは なく、 トランジスタのスイッチング動作に影響を与えない。 加えて、 チャネルと 同一導電型のコンタクト領域で接続しているので、 チャネルに電位を印加しやす い。 その場合、 前記コンタクト領域は、 前記チャネル領域より高不純物濃度であ ることが望ましい。 それにより、 コンタクト領域の抵抗値を下げることができ、 チャネルに電位を印加しやすい。
訂正さ た また、 本発明においては、 前記遮光層は、 前記トランジスタの導通 ·非導通を 制御する走査信号が印加される走査線の上方に平面的に重なるように配置される ことが望ましい。 遮光層を走査線の上部に形成すれば、 遮光層領域の他の領域は 、 光透過領域とすることにより高い開口率のデバイスを作成することが可能にな る。
また、 本発明においては、 前記トランジスタのチャネル領域となる半導体層の 前記基板側には、 更なる遮光層が平面的に重なるように配置されることが望まし い。 トランジスタを上方と下方から挟んで遮光するので、 基板の上方及び下方か らの入射光からトランジスタを遮光することができる。
また、 本発明においては、 前記画素領域の周辺の前記基板上には周辺回路を配 置し、 前記周辺回路を構成するトランジスタのチャネル領域となる半導体層は、 当該トランジスタを遮光する遮光層に電気的に接続されることが望ましい。 画素 領域だけでなく、 周辺回路にも同様な対策を施すことによって、 電気光学装置の 信頼性を全体的に向上させることができる。
また、 本発明においては、 前記周辺回路は Pチャネル型トランジスタ及び Nチ ャネル型トランジスタによって構成され、 前記 Pチャネル型トランジスタを遮光 する第 1の遮光層と、 前記 Nチャネル型トランジスタを遮光する第 2の遮光層と を有し、 前第 1の遮光層と前記第 2の遮光層とは分離配置され、 前記第 1の遮光 層と前記 Pチャネル型トランジスタのチャネル領域とを電気的に接続し、 前記第 2の遮光層と前記 Nチャネル型トランジスタのチャネル領域とを電気的に接続し てなることが望ましい。 周辺回路を相補型トランジスタによって構成した場合に おいても同様な対策を施すことによって、 電気光学装置の信頼性を全体的に向上 させることができる。
また、 本発明においては、 前記画素領域の遮光層と前記周辺回路の遮光層とは 同一層により形成されてなることが望ましい。 また、 前記画素領域の遮光層は、 前記周辺回路の配線層と同一層により形成されてなることが望ましい。 それによ り、 画素領域内外で余分な配線層を要しない。
また、 本発明においては、 前記画素領域のトランジスタは Nチャネル型トラン ジス夕であって、 前記画素領域の遮光層と前記周辺回路の Nチャネル型トランジ ス夕の遮光層に印加される電位を接地電位とすることが望ましい。 電気光学装置 の中で数の多いトランジス夕が Nチャネル型であれば、 数多いトランジス夕を安 定的に動作させるためには、 Nチャネル型トランジスタのチャネルに接続する電 位を接地電位とすることが好ましい。
また、 本発明においては、 前記画素領域のトランジスタは Pチャネル型トラン ジス夕であって、 前記画素領域の遮光層と前記周辺回路の Pチャネル型トランジ ス夕の遮光層に印加される電位を接地電位とすることが望ましい。 電気光学装置 の中で数の多いトランジスタが Pチャネル型であれば、 数の多いトランジスタを 安定的に動作させるためには、 Pチャネル型卜ランジス夕のチャネルに接続する 電位を接地電位とすることが好ましい。
また、 本発明において、 前記基板が絶縁物質からなる、 或いは前記基板が石英 基板からなる、 或いは前記基板がガラス基板からなる。 本発明は、 絶縁物上に半 導体層を形成する S 0 I基板に用いるのに最適な技術である。
さらに、 本発明の電気光学装置においては、 上記の電気光学装置用基板と、 対 向基板とが間隙を有して配置されるとともに、 該間隙内に電気光学材料が封入さ れて構成される。 これにより、 高性能なトランジスタを有するアクティブマトリ クス型液晶パネル等の電気光学装置を提供することができる。 また、 この電気光 学装置は、 画素電極の形成材料の選択により、 透過型、 反射型のどちらにも適用 することがきる。
さらに、 本発明の電子機器は、 上記の電気光学装置を表示装置として用いるの で、 表示装置の信頼性を向上することができる。
さらに、 本発明の投射型表示装置は、 光源と、 前記光源からの光を変調する上 記の電気光学装置と、 前記電気光学装置により変調された光を投射する投射光学 手段とを備える。 本発明の電気光学装置は、 強力な光源を電気光学装置に照射す る投射型表示装置のライ トバルブとして用いることに最適である。
〔図面の簡単な説明〕
図 1は本発明の第 1の実施形態における液晶パネル用基板の画素部を示す平面 図。 0 図 2は図 1の X— X ' 断面を示す断面図。
図 3は本発明の第 1の実施形態における液晶パネル用基板の画素部の半導体層 の活性領域レイァゥトを示す平面図。
図 4は本発明の各実施形態における液晶パネル用基板の画素部の半導体層から アルミニウム層までのレイァゥトを示す平面図。
図 5は本発明の各実施形態における液晶パネルの画素部の等価回路図。
図 6は図 5の等価回路図における駆動波形図。
図 7は本発明の第 2の実施形態における液晶パネル用基板の画素部の断面を示 す断面図。
図 8は本発明の第 2の実施形態における液晶パネル用基板の画素部の半導体層 の活性領域レイァゥトを示す平面図。
図 9は本発明の液晶パネル用基板の平面図。
図 1 0は本発明の液晶パネルの断面図。
図 1 1は本発明の周辺回路を構成する相補型ィンバ一夕の平面レイァゥト図。 図 1 2及び図 1 3は本発明の投射型表示装置の光学構成図。
図 1 4は本発明の電子機器の概観図。
1 · 透明支持基板
2 · 埋込絶縁膜
3 - 活性領域
4 · ゲート電極
5 a • チャネル領域
5 b • チャネルコンタクト領域
6 ' ソース · ドレイン領域
7 '
8 ' ァ' 夕線
9 a 9 b アルミニウム配線
1 0
1 1 遮光層
1 2 アルミニウム配線 丁正された用紙 （規則 91) 13 ·• ) 、、） ノべ. g
14 · '· 诱 M3.明 *Ύ両 U=iJ ^奉ls雷極 lai
15 · '· コンタク 卜ホ レ
16 · '· VI Aホール
17 · '. V I A 1 ホ "J 1ー /ル v
20 · ·· 埋认遮光 J¾
30 · .· 活件領城
10J 1 · ·· 诱 M3.明 r J某 ^-Vr板 \
1 02 · ·· 表示翻牽領诚
1 03 · -· 圃 U 泰雷 ffi
1 04 · ·· 击杳線 ®動冋路
1 05 · ·. デ一夕線 ϋ (動 [51路
1 06 · ·· 入力 J |间±Ι路 )tn
1 07 · ·· 夕ィ ング制御 路
108 · ·· ノ 、ゾ K "令苜
1 10 · • · 液晶 HtJノ ネル用某板 Ι
丄 11 · • · 入射側のカフス基板
1 12 · ·· 対向電極
1 13 · ·· シ一ル材
1 14 · ·· 液晶
120 · ·· 液晶パネル
〔発明を実施するための最良の形態〕
以下、 本発明の好適な実施形態を図面に基づいて説明する。
(第 1の実施形態）
本実施の形態は、 電気光学装置用基板の一例としての液晶パネル用基板を示す 。 本実施の形態においては、 電気光学装置用基板を絶縁物上に半導体層を形成し た SO I基板を用いた構成に基づいて説明する。 また、 以下、 各実施形態におい ては、 絶縁物上に形成した MO S FE Tを有する電気光学装置用基板を本発明の 半導体装置の一例として説明する。
図 1は本実施形態の液晶パネル用基板の画素部における各層のレイァゥトを示 す平面図である。 また、 図 3は本実施形態の液晶パネル用基板の画素部における 半導体層 （単結晶シリコン層） のレイアウトを示す平面図である。 図 4は本実施 形態の液晶パネル用基板の画素部における半導体層 （単結晶シリコン層） 、 多結 晶シリコン層及び一層目のアルミニウム層までのレイァゥトを示す平面図である 。 図 2は図 1中に示した X— X' の点線で結ばれる個所の断面を示した断面図で ある。 なお、 図 3, 図 4においても図 2の断面に対応する個所に、 X— X' の点 線を付加した。
液晶パネル用基板においては、 基板上に、 複数の走査線と複数のデータ線がマ 卜リクス状に交差して配置され、 その交差部近傍にゲートを走査信号線、 ソース を画像信号線、 ドレインの他方を画素電極に接続した MO S FE Tが配置される 。 この MOSFETは、 ガラス等の光透過性の絶縁性基板上に形成される半導体 層 （シリコン層） に形成されるソース . ドレイン ·チャネルからなる。 なお、 画 素電極は、 走査線とデータ線の交差によって形成される画素領域に開けられた開 口部に配置されるものである。 このようなマトリクス構成により表示画素領域が 構成される。
図 1において、 8は表示画素領域の縦方向 （垂直方向） に延在して配列される デ一夕線を示す。 11はデータ線 8の上方に絶縁膜を介してデータ線 8と交差す る表示画素領域の横方向 （水平方向） に延在して配置される遮光層を示す。 遮光 層 11の幅が太くなつている部分の下層に MOSFETが配置されている。 また 、 遮光層 11の下には後述するように走査線が重なるように、 表示画素領域の横 方向 （水平方向） に配置されている。 この MOSFETのドレイン領域となる半 導体層はその上に形成された絶縁膜に開口されたコンタクトホ一ル 16 aを介し て導電層 12に接続され、 さらに導電層 12はその上に形成された絶縁膜に開口 されたコンタクトホール 17を介して画素電極 14に接続されている。 画素電極 14は、 遮光層 1 1とデ一夕線 8との格子によって区画された開口部に配置され o
次に、 図 1における X— X' の断面を示す図 2に基づいて、 断面構成を説明す る。 図 2において、 1は石英ガラスや OAガラスのような光透過性を有する透明 な絶縁性の支持基板、 2は支持基板 1上に形成された二酸化シリコンなどの埋込 絶縁膜、 3， 5 a, 5b, 6 aは半導体層を示す。 このうち 3は素子分離用の絶 縁膜である。 本実施形態においては、 この半導体層は、 周知の SO I技術によつ て貼り合わせて形成された単結晶シリコン層を一例とする。 具体的には、 絶縁膜 2が表面に形成された支持基板 1と表面に絶縁膜 2が形成された単結晶シリコン 基板とを加熱して貼り合わせ、 上記半導体層を残してシリコン基板を剥離又はェ ツチングして、 絶縁膜 2上に単結晶シリコン層を形成する。 その後、 単結晶シリ コン層の非素子領域 （FETの非形成領域） を選択酸化することにより素子分離 用のフィールド酸化膜 （いわゆる LOCOS) 3を形成してなる。 このフィ一ル ド酸化膜 3により囲まれた領域の半導体層が活性領域 30となる。
さらに、 この単結晶シリコン層の上に二酸化シリコンからなるゲ一ト絶縁膜 1 8が形成され、 さらにその上に、 多結晶シリコンによって走査線ともなるゲート 電極 4が形成される。 ゲート絶縁膜 18にはシリコン酸化膜を用いた。 本実施形 態では、 このシリコン酸化膜は、 L T 0 (Low Temperature Oxide) によるシリ コン酸化膜とした。 この絶縁膜は単結晶シリコン層の表面を熱酸化した熱酸化膜 でも、 単結晶シリコン層上に堆積させた窒化膜でも構わない。 また複数層の積層 でも構わない。 また、 ゲート電極 4となる導電層としては多結晶シリコン層を用 いたが、 多結晶シリコンに高融点金属を積層したシリサイ ド構造としてもよい。 このような、 ソース · ドレイン領域 6 a . 6 bと、 チャネル領域 5 aと、 ゲー ト絶縁膜 18と、 ゲート電極 4とにより、 MOSFETが構成される。 特に、 本 実施形態のように、 絶縁物上に形成された薄膜層によって F E Tを構成したもの は薄膜トランジスタ （Thin Film Transistor: TFT) と呼ばれる。
ここで半導体層のレイァゥトを示す図 3を用いて、 基板上に形成された活性領 域 30のパターンを説明する。 上記フィールド酸化膜 3によって囲まれたパ夕一 ン 6 a， 6b, 5a， 5 bが活性領域 30のパターンとなる。 すなわち、 活性領 域 30どうしは単結晶シリコン層に形成されるフィ一ルド酸化膜 3を間に置いて 配置されるようになるため、 MOSFET等の形成される素子領域 （活性領域） 30は他の素子領域 （活性領域） 30と電気的に完全に分離される。 詳細は後述 するが、 M O S F E Tは活性領域 3 0に形成される 5 aをチャネル領域、 6 aを ドレイン領域、 6 bをソース領域として構成される。 さらに、 活性領域 3 0には 、 容量電極部 6 c、 コンタクト領域 5 bも形成される。 本実施形態においては、 各画素に配置する M O S F E Tを Nチャネル型トランジスタとするため、 ソース 領域 6 b , ドレイン領域 6 a , 容量電極部 6 cは N型半導体領域、 チャネル領域 5 a，コンタクト領域 5 bは P型半導体領域となるように、 それぞれ対応する不 純物が単結晶シリコン層に導入され、 その不純物が活性化されて活性領域が形成 される。
再び、 図 2に戻って説明すると、 本実施形態においては、 各画素に Nチャネル 型トランジスタを配置する構成であるため、 上記ゲート電極 4の下のチャネル領 域 5 aにはゲ一ト電極 4の形成前に、 低不純物濃度の P型不純物を導入した P型 半導体領域を形成しておくことが必要となる。 また、 該チャネル領域 5 aの両側 の単結晶シリコン層には、 チャネル領域 5 aより高濃度の N型不純物が導入され た N型拡散層からなるソース領域 6 b · ドレイン領域 6 aが形成される。 なお、 図 2では、 ソ一ス領域 6 bと容量電極部 6 cは図示されていない。 また、 図 2に 図示されるように、 チャネル領域 5 aとそれに繋がったコンタクト領域 5 bは同 じ P型半導体領域であっても不純物濃度はコンタクト領域 5 bの方が高くなるよ うに不純物が導入される。 また、 図示されない容量電極部 6 cはドレイン領域 6 aを延在した領域であって、 ドレイン領域 6 aと同一導電型の同一不純物濃度と して形成される。 このような半導体層の活性領域への不純物の導入は、 ゲート絶 縁膜 1 8を形成した後に、 活性領域 3 0全体にチャネル領域 5 aに対応する不純 物を導入してから他の各領域に対してそれぞれに対応した導電型と濃度の不純物 を導入し、 それからゲート電極 4を形成してもよいし、 ゲート絶縁膜 1 8の形成 後に、 チャネル領域 5 aの不純物濃度を活性領域 3 0全体に導入してから、 ゲ一 ト電極を形成し、 その後に他の各領域に対してそれぞれに対応した導電型と濃度 の不純物を導入するようにしてもよい。
次に、 ソース領域 6 b， ドレイン領域 6 a , チャネル領域 5 a , コンタクト領 域 5 bの半導体層の活性領域 3 0上方のゲート絶縁膜 1 8及びゲート電極 4上に は、 B P S G (Boron Phosphorus Silica Grass) 膜のような絶縁膜 7が形成さ 訂正された用紙 （規則 91) れ、 その上に一層目のアルミニウム層からなるデ一夕線 8 (図 1及び図 4参照） が形成される。 このデ一夕線 8の平面的な位置は図 1に示される。 図 4にはこの データ線 8と半導体層との接続が示されており、 デ一夕線 8の一部がデ一夕線の アルミニウム層とドレイン領域 6 bとの間に介在される絶縁膜 7に形成されたコ ン夕クトホール 1 5 bを介してソース領域 6 bに電気的に接続されている。 ソ一 ス領域 6 bとコンタクトホール 1 5 bの関係は図 3に示されている。
また、 図 2に示されるように、 M O S F E Tの上方には上記デ一夕線 8と同一 層からなる一層目のアルミニウム層によって第 1の中継配線 9 aと第 2の中継は 配線 9 bも形成される。 この第 1の中継配線 9 aは上記絶縁膜 7に形成されたコ ン夕クトホール 1 5 aにて上記ドレイン領域 6 aに電気的に接続され、 第 2の中 継配線 9 bは上記絶縁膜 7に形成されたコンタクトホール 7 aにて上記コンタク ト領域 5 bに電気的に接続される。
さらに第 1、 第 2の中継配線 9 a , 9 bの上には、 S O G (Spin On Glass) 膜のような平坦化膜と L T O (Low Temperature Oxide) 膜の積層からなる絶縁 膜 1 0が形成される。
さらに、 絶縁膜 1 0の上には、 二層目のアルミニウム層によって遮光層 1 1と 第 3の中継配線が形成される。 遮光層 1 1は上記絶縁膜 1 0に形成されたコン夕 クトホール 1 6 bにて一層目のアルミニウム層からなる第 2の中継配線 9 bに電 気的に接続される。 また、 第 3の中継配線 1 2は上記絶縁膜 1 0に形成されたコ ン夕クトホール 1 6 aを介して第 1の中継配線 9 aに電気的に接続される。 さらに、 遮光層 1 1及び第 3の中継配線 1 2の上には、 窒化シリコンのような パッシベーシヨン膜の絶縁膜 1 3が形成される。 第 3の中継配線 1 2はその上に 形成された I T O ( Indium Tin Oxide) のような透明導電膜からなる画素電極 1 4に、 絶縁膜 1 3に形成されたコンタクトホール 1 7を介して電気的に接続され る。 なお、 図示されないが、 I T O上には液晶分子を配向するための配向膜が形 成されており、 それには配向方向を決めるラビング処理がなされる。
以上に説明した構造によって、 基板上に、 ゲート電極 4を走査線 4に電気的に 接続し、 ソース， ドレイン領域の一方 6 bをデ一夕線 8、 他方 6 aを画素電極 1 4に電気的に接続した M O S F E Tが構成される。 M O S F E Tのソース · ドレ
た (規則 91) ィン領域の他方 6 aと画素電極 1 4が、 コンタクトホール 1 5 a , 第 1の中継配 線 9 a , コンタクトホール 1 6 a， 第 3の中継配線 1 2 , コンタクトホール 1 7 を介して電気的に接続されることになる。 また、 ソース · ドレイン領域の他方 6 bは延在されて容量電極部 6 cが構成される。 この容量電極部 6 cは、 後述する ように、 デ一夕線 8から M O S F E Tを介して画素電極 1 4に印加する電圧を蓄 積保持する蓄積容量の電極となる。 蓄積容量において、 容量電極部 6 cと対向す る電極は隣接する段の走査線 4である。 この走査線 4は、 一水平走査期間前に既 に選択され本水平走査期間では非選択電位が印加されている前段の走査線である 。 また、 チャネル領域 5 aから延在されたチャネル領域と同一導電型で高不純物 濃度のコンタクト領域 5 bは、 コンタクトホール 7 a , 第 2の中継配線 9 b , コ ン夕クトホール 1 6 bを介して遮光層 1 1に電気的に接続される。
なお、 本実施形態及び以降の各実施形態においては、 ソース領域とドレイン領 域は置換可能であり、 6 bをドレイン領域、 6 aをソース領域としてもよいこと は詳述するまでもないが、 以下、 各実施形態においては 6 bをソース領域、 6 a をドレイン領域として説明する。
また、 本実施形態においては、 画素に配置する M O S F E Tを Nチャネル型ト ランジス夕を前提として説明してきたが、 Pチャネル型トランジスタに置き換え ても、 その構造は同じである。 但し、 Pチャネル型トランジスタの場合には、 ソ 一ス · ドレイン領域 6 a , 6 b及び容量電極部 6 cは P型不純物が半導体層に高 濃度に導入され、 チャネル領域 5 aにはそれらよりも N型不純物が低濃度に導入 され、 コンタクト領域 5 bにはチャネル領域 5 sよりも N型不純物が高濃度に導 入されることになる。
次に、 先に延べた蓄積容量 （保持容量） について説明する。
図 3で示すように、 ドレイン領域 6 aは保持容量を形成するために、 前段の走 査線 4 (ゲート電極 4と電気的に接続された配線層であり、 図 1の配線層 1 1の 直下にて配線層 1 1と重なって同一方向に配線される。 走査線 4と同一層で形成 することができる。 ） の直下まで引き延ばされ、 容量電極部 6 cを構成している 。 図 3における容量電極部 6 cは、 図 4における前段の走査線 4の直下に位置す る。 前段の走査線とは、 選択されて選択電位が印加される走査線より前に選択電 位が印加される走査線をいう。 すなわち、 前段の走査線は、 現在の走査線が選択 電位にあるとき、 非選択電位が印加されている。 この容量電極部 6 cと前段の走 査線とがゲート絶縁膜と同一層の絶縁膜 18を介して重なることにより保持容量 が形成される。 なお、 この保持容量は周知のように、 MOSFETを介してデ一 夕線 8から画素電極 14に書き込まれた電荷を、 走査線 4に非選択電位が供給さ れる非選択期間に蓄積するものである。 図 4に示されるように、 MOSFETの ゲート電極も兼ねる走査線 4は、 表示画素領域において縦方向 （垂直方向） に延 びるデ一夕線 8と交差するように横方向 （水平方向） に延在し、 隣の列の後段の 画素の MO SFETのドレイン領域 6 aが左隣の列の前段の画素行の走査線 4の 直下に延び、 そこで容量を形成している。
次に、 本発明の特徴でもあるチャネル領域 5 aに対する電位印加について説明 する。
本実施形態においては、 図 2及び図 3に示されるように、 P型不純物が低濃度 に導入された上記チャネル領域 5 aを、 固定電位に電気的に接続させるために、 P型不純物が導入された高不純物濃度の P型拡散層からなるチャネルコンタクト 領域 5 bが、 単結晶シリコン層の活性領域 30に形成される。 このチャンネルコ ンタクト領域 5 bはチャネル領域 5 aに接して形成される領域である。 先に説明 したように、 コンタクト領域 5bは、 絶縁膜 7に形成されたコンタクトホール （ VI Aホールともいう） 7 a、 一層目のアルミニウム層からなる第 1の中継配線 9 b、 絶縁膜 10に形成されたコンタクトホール （V I Aホールともいう） 16 bを介して、 図 1及び図 2に示される遮光層 1 1に電気的に接続される。
すなわち、 遮光層 1 1は二層目のアルミニウム層からなり、 これが一層目のァ ルミニゥム層からなる第 1の中継配線 9 bに、 絶縁膜 10に形成された V I Aホ ール 16bを介して接続され、 されに一層目のアルミニウム層からなる第 1の中 継配線 9 bの一部が上記絶縁膜 6に形成されたコンタクトホール 7 aにて上記チ ャネルコンタクト領域 5 bに電気的に接続されている。 本実施形態においては、 MOSFETが Nチャネル型トランジスタであるので、 この遮光層 1 1には表示 画素領域の周辺部に位置する電源配線から電源電圧の低電位側 （特に接地電位が 好ましい） 、 あるいはデータ線 8や走査線 4に供給される電圧の最低電位以下の 電位が供給される。
よって、 遮光層 11の電位が Nチャネル MOSFETの P型チャネル領域 5 a に供給され、 チャネル領域 5 aの電位を安定化させることができる。 つまり、 M 0 S FE Tがオンのときに過剰な電流が流れたりすると、 コンタクト領域 5bか ら遮光層 1 1で放電され MO S F E Tを保護する。 また、 MOSFETがオフの ときにソース · ドレイン間に生じた電位差でチャネル領域に余剰な電荷 （キヤリ ァ） が発生しても、 それは遮光層 11に引き抜くことができる。 従って、 MO S FE Tのチャネル領域の電位は常に安定化でき、 MO S FE Tの破壊を引き起こ すような余剰な電荷を蓄積しないようにできるので、 Nチャネル MO S FE Tの 耐電圧を上げるとともに電流特性を安定化させ、 その特性を向上させることがで きる。 また、 MO S FE Tのソース · ドレイン 'チャネルを形成する半導体層を 、 画素領域を延在して配置される遮光層に接続することにより、 トランジスタの 動作において発生した熱を遮光層を介して放熱することもできる。 特に、 本実施 形態のように、 半導体層が単結晶シリコン層である場合には、 電荷移動度が高く 半導体層で熱発生しやすくなるが、 本実施形態によれば、 その熱を放熱し、 基板 上に形成された素子が高熱に晒され、 誤動作しないようにすることもできる。 ここで、 以上に説明した本実施形態の電気光学装置用基板 （液晶パネル用基板 ) と対向基板とを液晶層を介在して対向させて構成される液晶パネルの表示画素 部の回路構成を説明する。 図 5は液晶パネルの表示画素部における列方向に隣接 する 2画素を示す等価回路図を示す。
アクティブマトリクス型液晶表示装置における液晶パネルは、 走査線 4 (Xn- 2， Xn-1, Xn： nは選択される順番を示す整数） と画像信号線 8 (Yn-1, Υη ) とがマトリクス平面上に配設され、 この平面上の交差点近傍には MOSFET (TFT) がそれぞれ配置される。 MOSFETのソース 6 bはデ一夕線 8にコ ン夕クトホール 15bを介して電気的に接続され、 ゲート電極は走査線 4に電気 的に接続されており、 ドレイン 6 aは画素電極 14と容量電極部 6 cに電気的に 接続される。 画素電極 14は、 対向基板の内面に配置された対向電極 1 12と液 晶層を挟んで対向し、 両電極間の液晶を極性反転駆動する。 対向電極 1 12には 極性反転駆動の基準電位となる共通電位 VLCが印加され、 画素電極 14と対向電 極 1 12とは液晶層を誘電体とする液晶容量 CLCを構成する。 また、 容量電極部 6 cは、 前段の走査信号線 4 (Xnの画素の MOSFETにとつての前段走査線 は Xn- 1) との間に保持容量 （蓄積容量） Csを構成する。 すなわち、 一画素は、 トランジスタとそれに接続された液晶容量と保持容量により構成される。
MOSFETのチャネル領域 5 aは、 この MO S F E Tを駆動する走査線と平 行な方向に配設される遮光層 1 1に電気的に接続される。 すなわち、 走査線 4 ( Xn) にゲートが接続された MOSFETのチャネル領域 5 aは、 これに隣接す る遮光層 1 1に電気的に接続され、 チャネル領域 5 aに対してコンタクト領域 5 bを介して固定電位を与えている。 別な表現をすれば、 チャネル領域 5 aからコ ン夕クト領域 5 bを介して、 チャネル領域 5 aに存在する余剰なキャリアを遮光 層 11に引き抜くことにより基板浮遊効果を抑制している。
次に、 図 6の駆動タイミングチヤ一トに基づいて液晶パネルの駆動と MO S F E Tのチャネル領域への固定電位印加について説明する。
VGは走査線 4に印加される走査信号波形である。 走査信号は垂直走査期間毎 に到来する選択期間 T 1に選択電位 V G1となって、 本実施形態の Nチャネル型 M OSFETをオンさせる。 その後、 非選択期間 T2となって低電位の非選択電位 VG2となり、 MOSFETをオフさせる。 なお、 順次駆動であるので、 選択期間 T1の直後から次段の走査線 4に選択電位が印加され、 これが順次繰り返される 。 VIDはデ一夕線 8に印加される画像信号の電位波形である。 Vcは画像信号 VI Dの中心電位を示す。 画像信号 VIDは、 垂直走査期間 （フレーム又はフィールド ) 毎に中心電位 Vcに対して極性を反転させた電位波形となる。 Vpは画像信号線 8における画像信号 V IDが、 本実施形態の Nチャネル型 MO S F E Tを介して画 素電極 14に印加されてなる画素電極電位である。 VLCは対向電極 112に印加 される共通電位である。 共通電位 VLCは、 画素電極電位 Vpの極性反転する電位 波形がほぼ正負で対称となるような電位に設定されることにより、 液晶層に印加 される電圧が一方の極性に偏らないようにして交流駆動することにより、 液晶の 劣化を防止している。
なお、 Δνは、 Νチャネル型 MO S FE Τの寄生容量に基づく画素電極電位 V Ρの電圧劣化分を示している。 選択期間 T1の終了時には、 Νチャネル型 MOSF 訂正された用紙 （規則 91) E Tのチャネル領域 5 aには電荷が蓄積し、 ドレイン領域 6 aとゲート電極 （走 査線） 4との間の寄生容量に電荷が蓄積する。 この電荷は、 非選択期間 T 2にな つてゲート電極が非選択電位に下がることにより、 ドレイン側に流れて画素電極 1 4に印加され、 選択期間 T 1中にデータ線 8と同等レベルまで充電していた画 素電極電位 Vpを厶 Vだけ降下させ、 液晶層への印加電圧を下げてしまう。 従つ て、 VLCをずらして画素電極電位 Vpが正負対称の波形となるようにしている。 しかし、 せっかく書き込んだ電圧を十分に活かせておらず、 且つ VLCの調整は難 しいので、 Δ νをできるだけ小さくすることが表示品質を向上するためには望ま しく、 そのためには、 チャネルに蓄積する余剰キャリアを少なくしなければなら ない。 しかしながら、 本発明では、 チャネル領域から余剰キャリアを引き抜くこ とができる。 特に、 本発明のように、 M O S F E Tが電荷移動度が高い単結晶シ リコンのチャネル領域の場合は、 M O S F E Τをオフにした時に余剰キヤリァが 残り易いので、 本発明の構成を採用することにより、 表示品質をも向上させるこ とができる。
本実施形態においては Νチャネル型 M O S F E Τであるため、 チャネル領域 5 aには、 画像信号 VIDがチャネル領域を伝達されることによって電子 （負電荷） が蓄積されて電流が流れる。 従って、 チャネル領域 5 aに電気的に接続される遮 光層 1 1の電位は、 画像信号 V IDの最低電位より低い電位とする。 例えば、 非選 択電位 VG2を遮光層 1 1の電位として用いると、 この電位は画像信号 V IDの最低 電位よりも低い電位であり、 且つ液晶パネル内の電源電位を兼用することができ るので好ましい。 また、 遮光層 1の電位は非選択電位 VG2より低くても構わない 。 さらに、 遮光層 1 1 (及び非選択電位 VG2) の電位を接地電位 G N Dとすれば 、 その電位は安定するので、 チャネル領域の電位をより一層安定化することがで きる。 このように、 遮光層 1 1の電位は、 少なくとも画像信号 V IDの電位以下で あることが必要である。
また、 本実施形態においては、 各画素の保持容量 C sは、 容量電極部 6 cと前 段の走査線 4とを絶縁膜を介在させて構成していたが、 本発明はこれに限られる ものではない。 例えば、 保持容量 C sは、 容量電極部 6 cを後段の走査線 4の直 下に延ばし、 後段の走査線 4との 1 8絶縁膜を介した対向により構成してもよい 。 また、 画素領域内に走査線 4と並んで走査線 4と同一層により容量線を形成し 、 その容量線に図 6における VLCの電位を印加して、 容量線と容量電極部 6 cと の絶縁膜 18を介した対向により容量を構成してもよい。 また、 容量電極 6 cを 容量の電極とするのではなく、 ドレイン領域 6 aを別層の電極に接続し、 その電 極と走査線や容量線との絶縁膜を介した対向により容量を構成しても構わない。 なお、 容量の電極を半導体層よりも上層で構成する場合には、 この電極を遮光層 11と層間絶縁膜を介して対向させて容量を構成することもできる。 このような いずれの場合でも、 本発明の作用効果は同様に得ることができる。
また、 本実施形態では、 Nチャネル型 MOSFETを用いて説明しているが、 Pチャネル型 MOSFET (TFT) に置換しても、 Nチャネル型 MOSFET の場合と全く同一の回路 ·構造 ·パターンとなり、 同様の作用効果を得ることが できる。 但し、 図 6の各種信号電位は、 高低が全く逆になり、 図の上側が低電位 、 下側が高電位となる。 従って、 遮光層 11に印加される非選択電位 VG2は、 画 像信号 V IDの最高電位以上の高電位であって、 この好ましく接地電位にすること により、 Pチャネル型 MO S F E Tのチャネル領域 5 aに対して画像信号 VIDよ り高電位を印加することができる。 それにより、 正孔 （正電荷） が蓄積して電流 が流れる Pチャネル型 MO S F E Tのチャネル領域 5 aでの余剰キヤリァを引き 抜き、 チャネル電位を安定化することができる。
また、 この遮光層 1 1は MO S FE Tのチャネル領域 5 aを少なくとも覆って 遮光するように配置され、 チャネル領域 5 aでの光リーク電流を抑制することが できる。 さらに、 遮光層 1 1はチャネル領域 5 aと同一導電型のチャネルコン夕 クト領域 5bも遮光することにより、 チャネルコンタクト領域 5bでの光リーク 電流も抑制している。 また、 遮光層 1 1は走査線 4と重なるように配置されてお り、 液晶パネルの開口率を損なうことがないようにされている。
以上、 本実施形態によれば、 透明な画素電極にデ一夕線からの画像信号を供給 する MO S FE Tは、 その上方に形成する遮光層を利用してチャネル領域に電位 を与えることができる。 チャネル領域に与える電位は、 MOSFETの電導型に よってそれぞれ定めれば良い。 また、 チャネル領域に電位を供給する配線として 走査線と重なる遮光層を用いることによって画素部の開口率の大きい液晶表示パ ネル用基板を供給することができる。
なお、 先に説明したように、 上記の説明は Nチャネル M O S F E Tの場合につ いてであるが、 各領域の電導型が異なる Pチャネル M O S F E Tを用いても良い 。 その場合、 チャネル領域 'チャネルコンタクト領域とソース ' ドレイン領域の 導電型は上記実施形態とは逆導電型となる。 この場合、 遮光層 1 1には電源電圧 の高電位側の電位、 あるいはデータ線 8や走査線 4に供給される電圧の最高電位 以上の電位が供給され、 N型チャネル領域の電位を安定化することができる。
(第 2の実施形態）
次に、 本発明を適用した電気光学装置用基板の一例である液晶パネル用基板に おいて、 第 1の実施形態の構成に対して更に遮光層 2 0 1を追加した実施形態を 説明する。 なお、 本実施形態における第 1の実施形態と同じ符号は、 特段説明し ない限り、 同一の工程で形成される層、 あるいは同一の機能を有する部材を意味 する。 また、 本実施の形態においては、 第 1の実施形態と同様に、 電気光学装置 用基板を絶縁物上に半導体層を形成した S O I基板を用いた構成に基づいて説明 する。
図 7は本実施形態の液晶パネル用基板の画素部における断面を示す断面図であ る。 また、 図 8は本実施形態の液晶パネル用基板の画素部における第 1の遮光層 と半導体層 （単結晶シリコン層） のレイアウトを示す平面図である。 本実施形態 においては、 液晶パネル用基板の画素部における各層のレイアウトを示す平面図 、 及び液晶パネル用基板の画素部における半導体層 （単結晶シリコン層） 、 多結 晶シリコン層及び一層目のアルミニウム層のレイァゥトを示す平面図は、 第 1の 実施形態における図 1及び図 4と実質的に同一である。 本実施形態の図 7及び図 8は、 第 1の実施形態における図 2及び図 3に対応する図である。 従って、 図 7 の断面図は、 各平面図の X— X ' を結んだ線における断面を示す図となる。 本実施形態においては、 図 7に示すように、 埋込絶縁膜 2に M o， C r , T a 等から選ばれた高融点金属などからなる埋込遮光層 （第 1の遮光層） 2 0が形成 されている。 この埋込遮光層 2 0は、 周知の S 0 I基板の製造方法を用いて、 支 持基板 1上に単結晶シリコン層からなる活性領域 3 0を貼り合わせる工程の前に 、 支持基板 1上に予め形成されるものである。 従って、 上記貼り合わせ工程の前 に埋込遮光層 20をパターニングしても良いし、 活性領域 30を貼り合わせた後 、 単結晶シリコン層にフィールド酸化膜 3を形成する素子分離工程時にパター二 ングしても良い。 この遮光層 20にも表示画素部の周辺領域にて所定の電位が与 えられる。 好ましくは、 遮光層 1 1と同一の電位を印加されることが、 MOSF E Tの動作安定化のためにはよい。 なお、 絶縁膜 2にコンタクトホールの形成が できる場合は、 MO S FE Tのチャネル領域 5 aから延在したコンタクト領域 5 bと埋込遮光層 201とを電気的に接続して、 埋込遮光層 201からチャネル領 域に上記した電位を印加してもよい。
図 8に示すように、 埋込遮光層 20は単結晶シリコン層に形成される活性領域 30の基板側に形成され、 活性領域 30の領域をすベて覆って遮光するように形 成される。 素子分離工程以降の MOSFETから画素電極までの構造は、 前述の 第 1の実施形態と全く同一である。
本実施形態によれば、 第 1の実施形態と同様に、 画素電極にデータ線からの画 像信号を供給する MOSFETは、 その上方に形成する遮光層を利用してチヤネ ル領域に電位を与えることができるので、 チヤネル領域の電位を安定化すること ができるだけでなく、 第 1の遮光層によって液晶パネル用基板の裏面 （図面での 下側） からの反射光や外光などが活性領域 30に入り込むことを防止する事がで きる。 なお、 本実施形態においても、 第 1の実施形態と同様に、 Nチャネル型 M OSFETではなく、 Pチャネル型 MOSFETとしてもよいことは言うまでも ない。 その場合、 第 1の実施形態と同様に、 Nチャネル型とするか Pチャネル型 とするかで、 遮光層 11, 201に印加する電位も変えられる。
さらに、 遮光層 201は保持容量の電極として用いてもよい。 その場合、 半導 体層の容量電極部 6 cと遮光層 201との絶縁膜 2を介在した対向により構成す ることができる。
(本発明の電気光学装置の実施形態）
本発明の電気光学装置用基板を用いて作成された電気光学装置の一例である液 晶パネルの構成を、 図面を用いて説明する。 図 9は上記第 1及び第 2の実施形態を適用した透過型液晶パネル用基板の全体 の平面レイアウト図を示す。 なお、 この図面は理解を容易にするために説明に不 要な箇所は省略しており、 モデル的に描いている。
図 9に示すように、 透明基板 1 0 1 (図 2 , 図 7の基板 1に相当） の上には表 示画素領域 1 0 2があり、 画素電極 1 0 3 (図 1の画素電極 1 4に相当） がマト リクス状に配置されている。 また、 透明基板 1 0 1上の表示画素領域 1 0 2の周 辺には、 表示信号を処理する周辺駆動回路 1 0 4 , 1 0 5が形成されている。 走 査線駆動回路 1 0 4は走査線を順次走査して選択電位 VG1， 非選択電位 VG2を印 加する。 データ線駆動回路 1 0 5はデ一夕線に画像データに応じた画像信号を供 給する。 またパッド領域 1 0 8を介して外部から入力される画像デ一夕を取り込 む入力回路 1 0 6や、 これらの回路を制御するタイミング制御回路 1 0 7等の回 路も透明基板 1 0 1上に設けられており、 これらの回路はすべて各画素毎に配置 した上記 M O S F E Tと同一工程または異なる工程で形成される M O S F E Tを 能動素子あるいはスィッチング素子とし、 これに抵抗や容量などの負荷素子を組 み合わせることで構成されている。 1 1 3はシ一ル材の形成領域を示す。 この領 域にシール材が形成されて本発明の液晶パネル用基板と対向基板とが接着される ο
なお、 第 1及び第 2の実施形態にて説明した遮光層 1 1は、 上記の周辺回路 （ 走査線駆動回路 1 0 4、 データ線駆動回路 1 0 5、 タイミング制御回路 1 0 7、 入力回路 1 0 6 ) において形成される配線層と同一層のアルミニウム配線層で形 成されるものであり、 遮光層 1 1には周辺回路領域にて上述したような所定の電 位が供給される。 また、 遮光層 2 0 1にも周辺回路領域にて上述したような所定 の電位が供給され、 この遮光層 2 0 1は周辺回路領域においては M O S F E Tの 遮光だけでなく、 回路素子同士や電源線と回路素子を接続する配線層としても用 いることができる。
図 1 0は図 9に示した液晶パネルの Y— Y '線での断面図である。 図 1 0に示 すように液晶パネルは、 表示画素と駆動回路を形成した基板 （S O I基板） 1 1 0と、 共通電位 VLCが印加される透明導電膜 （I T O ) からなる対向電極 1 1 2 を有する透明基板 （対向基板） 1 1 1が一定間隔をおいて配置され、 周辺をシー ル材 1 13封止された隙間内に周知の TN (Twisted Nematic) 型液晶 1 14、 電圧無印加状態で液晶分子がほぼ垂直に配向された垂直配向 （Homeotropic) 型 液晶、 電圧無印加状態で液晶分子がねじれずにほぼ水平配向された水平配向 （Ho mogeneous) 型液晶、 強誘電型液晶あるいは高分子分散型液晶等の液晶などが充 填されて液晶パネル 120として構成されている。 なお、 外部から信号を入力で きるように、 ノ ソド領域 108は上記シール材 1 13の外側に来るようにシール 材を設ける位置が設定されている。
次に、 本実施形態の液晶パネル用基板において、 基板の周辺領域に形成される 上記周辺回路 （走査線駆動回路 104、 データ線駆動回路 105、 夕イミング制 御回路 107、 入力回路 106等） において、 先に説明した実施形態と同様に、 周辺回路の MO S FE Tのチャネル領域を、 MO S FE Tを遮光する遮光層に対 して電気的に接続する実施形態について説明する。
図 1 1は、 周辺回路を構成する相補型インバー夕の平面レイァゥト図を示す。 相補型インバー夕は、 Pチャネル型 MQSFET (TFT) と Nチャネル型 MO S FE T (TFT) からなる。 図 1 1において、 2 10は一層目のアルミニウム 層からなる高電源電位 VDDを供給する第 1の電源線であり、 220は一層目のァ ルミニゥム層からなる低電源電位 VSSを供給する第 2の電源線である。 230は 一層目のアルミニウム層からなる入力配線、 240は一層目のアルミニウム層か らなる出力配線である。 2 15は Pチャネル型 MOSFETのゲート電極、 22 5は Nチャネル型 MO S FE Tのゲート電極であり、 2つのゲート電極は同一層 で繋がっており、 第 1の層間絶縁膜に形成されるコンタクトホール 23 1を介し て上層の一層目のアルミニウム層の入力配線 230と接続されている。
基板上には、 半導体層 （単結晶シリコン層） の活性領域 30は、 二個所 （点線 でそれそれ囲まれた領域） に島状に分離配置されており、 ゲート電極 2 15の直 下にゲート絶縁膜を介して位置する活性領域 30には、 N型不純物が低濃度に導 入された N型チャネル領域が形成され、 チャネル領域を挟んで対向する両側の活 性領域 30には P型不純物がチャネルより高濃度に導入されたソース · ドレイン 領域が形成される。 ソース領域は第 1の層間絶縁膜に形成されたコンタクトホー ル 2 13を介して第 1の電源線 2 10に接続され、 ドレイン領域は第 1の層間絶 縁膜に形成されたコンタクトホール 2 4 1を介して出力配線 2 4 0に接続されて いる。
一方、 Nチャネル型 M O S F E Tは、 ゲート電極 2 1 5の直下にゲート絶縁膜 を介して位置する活性領域 3 0には、 P型不純物が低濃度に導入された P型チヤ ネル領域が形成され、 チャネル領域を挟んで対向する両側の活性領域 3 0には N 型不純物がチャネルより高濃度に導入されたソース · ドレイン領域が形成される 。 ソース領域は第 1の層間絶縁膜に形成されたコンタクトホール 2 2 3を介して 第 2の電源線 2 2 0に接続され、 ドレイン領域は第 1の層間絶縁膜に形成された コンタクトホール 2 4 2を介して出力配線 2 4 0に接続されている。
さらに、 Pチャネル型 M O S F E Tのチャネル領域は図中の右方向に延在され てコンタクト領域を形成し、 そのコンタクト領域は第 1の層間絶縁膜に形成され たコンタクトホール 2 1 9を介して一層目のアルミニウム層からなる中継配線 2 5 0に接続され、 この中継配線 2 5 0はさらに第 2の層間絶縁膜に形成されたコ ン夕クトホール 2 5 1を介して遮光層 （点線で囲まれた領域） 2 1 2に接続され る。 また、 Nチャネル型 M〇 S F E Tのチャネル領域は図中の右方向に延在され てコンタクト領域を形成し、 そのコンタクト領域は第 1の層間絶縁膜に形成され たコンタクトホール 2 2 9を介して一層目のアルミニウム層からなる中継配線 2 6 0に接続され、 この中継配線 2 6 0はさらに第 2の層間絶縁膜に形成されたコ ン夕クトホール 2 6 1を介して遮光層 （点線で囲まれた領域） 2 2 2に接続され る。 遮光層 2 1 2 , 2 2 2はそれそれ二層目のアルミニウム層から形成されてお り、 互いに分離されている。 また、 遮光層 2 1 2は、 第 2の層間絶緑膜に形成さ れたコン夕クトホール 2 1 1を介して下層の第 1の電源線 2 1 0に接続され、 高 電源電位 VDDが与えられている。 一方、 遮光層 2 2 2は、 第 2の層間絶縁膜に形 成されたコンタクトホール 2 2 1を介して下層の第 2の電源線 2 2 0に接続され 、 低電源電位 VSSが与えられている。 この高電源電位 VDDと低電源電位 V SSの一 方は接地電位 （G N D )とするのが好ましく、 画素領域にて各画素のスィッチン グトランジスタを Nチャネル型 M O S F E Tとする場合には、 先に述べたように 、 画素領域の遮光層 1 1と周辺回路の Nチャネル型 M O S F E Tを遮光する遮光 層 2 1 2に印加される低電源電位 VSSを接地電位 G N Dとすることが、 液晶パネ ル内のより多くの MOSFETのチャネルを安定化できて好ましい。 一方、 画素 領域にて各画素のスィツチングトランジス夕を Pチャネル型 MO S F E Tとする 場合には、 先に述べたように、 画素領域の遮光層 11と周辺回路の Pチャネル型 M〇 S FE Tを遮光する遮光層 222に印加される高電源電位 VDDを接地電位 G NDとすることが、 液晶パネル内のより多くの MO S FE Tのチャネルを安定化 できて好ましい。
このように、 周辺回路を構成する MO S FE Tは、 P型 MOSFETと N型 M OSFETとの間で分離されたそれぞれの遮光層 212, 222を有し、 その遮 光層にはそれぞれの MO S FE Tのソースに接続される電源電位が供給されるよ うにすることで、 それぞれの MO S F E Tのチャネル領域に電位を供給し、 チヤ ネル領域の電位を安定化することができる。 また、 P型チャネル領域から高電源 電位へ、 N型チャネル領域から低電源電位へ、 チャネル領域に生じた余剰キヤリ ァを引き抜き、 MO S FE Tでの耐圧劣化を防止して信頼性を向上することがで ぎる。
なお、 遮光層 212は Pチャネル型 MO S FE T及びコンタクト領域を遮光し 、 遮光層 222は Nチャネル型 MOSFET及びコンタクト領域を遮光して、 M OSFETでの光リーク電流を防止することができる。 また、 第 2の実施形態の ように、 MO S FE Tの下に遮光層 201を形成してもよい。 この遮光層 201 も、 上層の遮光層 212， 222と同様に、 それぞれの MOSFETと平面的に 重なるように、 且つ互いに分離して形成され、 Pチャネル型 MOSFETの場合 は高電位、 Nチャネル型 MO S F E Tの場合は低電位が印加されることが好まし い。 特には、 埋め込み遮光層 201は対応する上層の遮光層 212, 222と、 それぞれ同一の電源電位に接続されることが、 それぞれの MO S F E Tの動作の 安定化のためには好ましい。
なお、 上層の遮光層を形成する二層目のアルミニウム層や埋め込み遮光層は、 画素領域での遮光層と同一層で形成できる。 また、 これらの遮光層に用いられる 導電層は、 周辺回路領域においては遮光層だけでなく、 配線層としても用いるこ とができる。 (本発明の液晶パネルをライ トバルブに用いた投射型表示装置の説明） 図 1 2及び図 1 3は、 本発明の電気光学装置の一例である液晶パネルをライ ト バルブに用いた投射型表示装置の光学構成を示す図である。
図 1 2は、 透明導電膜を画素電極とする本発明の液晶パネルを用いた投射型表 示装置の要部を示す概略構成図である。 図中、 4 1◦は光源、 4 1 3， 4 1 4は ダイクロイツクミラ一、 4 1 5， 4 1 6， 4 1 7は反射ミラー、 4 1 8， 4 1 9 ， 4 2 0はリレ一レンズ、 4 2 2 , 4 2 3， 4 2 4は液晶ライ トバルブ、 4 2 5 はクロスダイクロイックプリズム、 4 2 6は投射レンズを示す。 青色光 ·緑色光 反射のダイクロイックミラー 4 1 3は、 光源 4 1 0からの白色光束のうちの赤色 光を透過させるとともに、 青色光と緑色光とを反射する。 透過した赤色光は反射 ミラー 4 1 7で反射されて、 赤色光用液晶ライ トバルブ 4 2 2に入射される。 一 方、 ダイクロイツクミラー 4 1 3で反射された色光のうち緑色光は緑色光反射の ダイクロイツクミラー 4 1 4によって反射され、 緑色光用液晶ライ トバルブ 4 2 3に入射される。 一方、 青色光は第 2のダイクロイックミラ一 4 1 4も透過する 。 青色光に対しては、 入射レンズ 4 1 8、 リレ一レンズ 4 1 9、 出射レンズ 4 2 0を含むリレーレンズ系からなる導光手段 4 2 1が設けられ、 これを介して青色 光が青色光用液晶ライ トバルブ 4 2 4に入射される。 各ライ トバルブにより変調 された 3つの色光はクロスダイクロイックプリズム 4 2 5に入射され、 各色光が 合成されて、 カラー画像を表す光が形成される。 合成された光は、 投射光学系で ある投射レンズ 4 2 6によってスクリーン 4 2 7上に投射され、 画像が拡大され て表示される。
図 1 3は、 反射電極を画素電極とする本発明の液晶パネルを用いた投射型表示 装置の要部の概略構成図である。 光源 1 1 0、 インテグレー夕レンズ 1 2 0、 偏 光変換素子 1 3 0から概略構成される偏光照明装置 1 0 0、 偏光照明装置 1 0 0 から出射された S偏光光束を S偏光光束反射面 2 0 1により反射させる偏光ビー ムスプリヅ夕 2 0 0、 偏光ビームスプリヅ夕 2 0 0の S偏光反射面 2 0 1から反 射された光のうち、 青色光 （B ) の成分を分離するダイクロイヅクミラ一 4 1 2 、 分離された青色光 （B ) を青色光を変調する反射型液晶ライ トバルブ 3 0 0 B 、 青色光が分離された後の光束のうち赤色光 （R ) の成分を反射させて分離する ダイクロイツクミラ一 4 1 3、 分離された赤色光 （R ) を変調する反射型液晶ラ ィ トバルブ 3 0 0 R、 ダイクロイツクミラ一 4 1 3を透過する残りの緑色光 （G ) を変調する反射型液晶ライ トバルブ 3 0 0 G、 3つの反射型液晶ライ トバルブ 3 0 0 R、 3 0 0 G、 3 0 0 Bにて変調された光をダイクロイヅクミラ一 4 1 2 ， 4 1 3， 偏光ビ一ムスプリッ夕 2 0 0にて合成し、 この合成光をスクリーン 6 0 0に投射する投射レンズからなる投射光学系 5 0 0から構成されている。 上記 3つの反射型液晶ライ トバルブ 3 0 0 R、 3 0 0 G、 3 0 O Bには、 それぞれ前 述の液晶パネルが用いられている。
いずれの投射型表示装置の構成例においても、 液晶パネルの各画素には、 トラ ンジス夕のチャネルの電位を安定化できる保護構造を有しているため、 高性能で 高耐圧のァクティブマトリクス型液晶パネルを用いて表示することができる。 (本発明の液晶パネルを表示装置に用いた電子機器の説明）
図 1 4は、 本発明の電気光学装置の一例である液晶パネルを表示装置に用いた 電子機器の概観図を示す。 図 1 4 ( A ) は、 携帯電話 1 0 0 0の表示部 1 0 0 1 に本発明の液晶パネルを用いた例を示す。 図 1 4 ( B ) は、 腕時計型の機器 1 1 0 0の表示部 1 1 0 1に本発明の液晶パネルを用いた例を示す。 図 1 4 ( C ) は 、 コンピュータ 1 2 0 0の表示部 1 2 0 6に本発明の液晶パネルを用いた例を示 す。 1 2 0 4は本体、 1 2 0 2はキーボード等の入力部を示す。
いずれの電子機器の構成例においても、 液晶パネルの各画素には、 トランジス 夕のチャネルの余剰キヤリアを抜くことのできる保護構造を有しているため、 高 性能で高耐圧のアクティブマトリクス型液晶パネルを用いて表示することができ る。 (本発明の変形例）
以上に説明した本発明の実施形態は、 これに限定されるものではなく、 本発明 の趣旨を変えない範囲で種々に変更することができる。
例えば、 画素のスイッチングトランジスタとしては、 相補型の薄膜トランジス 夕を用いてもよい。 それぞれのトランジスタのチャネル領域を図 1 1に示すよう に互いに分離された遮光層にそれぞれ接続するようにして、 以上に説明した実施 形態を採用することによりチヤネル領域の電位を安定化することができる。
また、 上記実施形態では、 画素電極 14を透明導電膜とした透過型液晶パネル 用基板を例にして説明してきたが、 画素電極 14を反射型電極とする或いは反射 板を基板の内面側又は外面側に配置する反射型液晶パネルに対して本発明を適用 しても構わない。
また、 単結晶シリコン層をソース ' ドレイン 'チャネルとする MO S F E T ( TFT) を前提として説明したが、 多結晶シリコン層或いは非晶質シリコン層を ソース ' ドレイン ·チャネルとする薄膜トランジスタにおいて、 チャネル電位を 安定化させるために、 本発明を適用することができるので、 半導体層は単結晶シ リコンに限られるものではない。 また、 本発明の半導体層は SO I技術を用いて 基板上に形成するのではなく、 CVD法等により絶縁物上に多結晶シリコンゃ非 晶質シリコンを形成する場合や固相成長法等の方法により絶縁物上に単結晶シリ コンを形成する場合においても、 本発明のように、 遮光層を介してそれらの半導 体層のチャネルに電位を与えることができる。
また、 液晶パネルを前提に実施形態を説明したが、 液晶パネル以外の電気光学 装置にも本発明を適用してもよい。 例えば、 発光ポリマーを用いたエレクトロル ミネヅセンス （EL) や、 プラズマディスプレイ （PDO) や、 電界放出素子 （ FED) 等の自発光素子の各画素をスィツチングするトランジスタにおいて、 本 発明を適用することもできる。 さらに、 テキサスインスツルメント社の開発した マイクロミラ一デバイス （DMD) 等のように各画素のミラーの角度を変更する ようなミラ一デバイスにおいても、 画素のトランジスタや周辺駆動回路に本発明 を適用することもできる。
さらに、 上記実施形態では透過型液晶パネル用基板を例にして説明したが、 こ れは絶縁物上に MOSFETを配置する半導体装置の一例にすぎない。 本発明は これに用途を限定するものではなく、 光学的な情報を読みとるイメージ入力デバ イスや、 種々の集積回路などさまざまな半導体装置にも適用できることは明らか である。 その際においても半導体装置における MO S FE Tは上記実施形態のご とく絶縁物上に設けられ、 MOSFETを覆うように形成された遮光層と MO S 訂正された用紙 （規則 91) F E Tのチャネル領域を電気的に接続することにより、 M O S F E Tのチャネル 領域に電位を印加して、 動作を安定化し、 耐圧の向上を図ることができる。 特に 図 1 1に示した構造は、 絶縁物上に形成された半導体層によってチャネル領域を 形成する M O S F Ε Τから構成された集積回路全般の半導体装置において、 用い ることができる。
以上説明したように、 本発明によれば、 絶縁物上に形成された M O S F E Tに 対して、 それを遮光する遮光層を利用してチャネル領域に電位を与えることによ り、 M O S F Ε Τの動作を安定化させ、 M O S F Ε Τの耐圧を劣化を抑制するこ とができる。 特に、 本発明を表示デバイスに用いた場合、 チャネル領域に電位を 供給する配線として走査線と重なる遮光層を用いることによって画素部の開口率 の大きい表示デバイス用基板を供給することができる。 開口率を大きく獲れるこ とで同じ明るさの光源を用いればより明るくなり、 従来品と同じ明るさにするた めには消費電力の小さい光源を用いることができ、 高品位の表示デバイスを作成 することができる。 〔産業上の利用可能性〕
本発明は、 絶縁物上の半導体層をチャネル領域とするトランジスタのチャネル 領域を遮光層の導電層に接続する構成により、 トランジスタの動作の安定化、 耐 圧劣化の抑制を行うことができるので、 半導体装置全般、 液晶パネル等の電気光 学装置全般のデバイスに利用することができる。 また、 このデバイスは、 投射型 表示装置を含む種々の電子機器に利用することができる。

Claims

請 求 の 範 囲
1 . 絶縁物上に形成された半導体層を備えた半導体装置であって、 前記半導体層に少なくともチャネル領域が形成されるトランジスタと、 前記ト ランジス夕を遮光する遮光層とを有し、 前記遮光層と前記トランジスタのチヤネ ル領域とを電気的に接続してなることを特徴とする半導体装置。
2 . 前記トランジスタは Nチャネル型トランジスタであって、 前記 Nチヤネ ル型トランジスタのチヤネル領域と電気的に接続される前記遮光層に、 低電位側 の電源電位を供給することを特徴とする請求項 1記載の半導体装置。
3 . 前記トランジスタは Nチャネル型トランジスタであって、 前記 Nチヤネ ル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、 前記 Nチ ャネル型トランジスタのソース · ドレイン領域の一方に印加される電位の最低電 位以下の電位を供給することを特徴とする請求項 1記載の半導体装置。
4 . 前記トランジスタは Pチャネル型トランジスタであって、 前記 Pチヤネ ル型トランジスタのチャネル領域と電気的に接続される前記遮光層に、 高電位側 の電源電位を供給することを特徴とする請求項 1記載の半導体装置。
5 . 前記トランジスタは Pチャネル型トランジスタであって、 前記 Pチヤネ ル型トランジスタのチヤネル領域と電気的に接続される前記遮光層に、 前記 Pチ ャネル型トランジスタのソース · ドレイン領域の一方に印加される電位の最高電 位以上の電位を供給することを特徴とする請求項 1記載の半導体装置。
6 . 前記トランジスタのチヤネル領域の半導体層は延在されて同一導電型の コンタクト領域を形成し、 前記コンタクト領域と前記遮光層とが電気的に接続さ れてなることを特徴とする請求項 1乃至 5の何れかに記載の半導体装置。
7 . 前記コンタクト領域は、 前記チャネル領域より高不純物濃度であること を特徴とする請求項 6記載の半導体装置。
8 . 前記遮光層は、 前記トランジスタの上方を覆うように配置されることを 特徴とする請求項 1乃至 5の何れかに記載の半導体装置。
9 . 絶縁物上に形成された半導体層を備えた半導体装置であって、 前記半導体層に少なくともチヤネル領域が形成される Pチャネル型トランジス 夕及び Nチャネル型トランジスタと、 前記 Pチャネル型トランジスタを遮光する 第 1の遮光層と、 前記 Nチヤネル型トランジスタを遮光する第 2の遮光層とを有 し、 前第 1の遮光層と前記第 2の遮光層とは分離配置され、
前記第 1の遮光層と前記 Pチャネル型トランジスタのチヤネル領域とを電気的 に接続し、 前記第 2の遮光層と前記 Nチャネル型トランジスタのチャネル領域と を電気的に接続してなることを特徴とする半導体装置。
1 0 . 前記第 1の遮光層に高電位側の電源電位を供給し、 前記第 2の遮光層 に低電位側の電源電位を供給することを特徴とする請求項 9記載の半導体装置。
1 1 . 前記 Pチャネル型トランジスタ及び前記 Nチャネル型トランジスタの チャネル領域の半導体層はそれぞれ延在されて同一導電型のコンタクト領域をそ れそれ形成し、 前記各コンタク ト領域と前記各遮光層とが電気的に接続されてな ることを特徴とする請求項 9又は 1 0記載の半導体装置。
1 2 . 前記 Pチャネル型トランジスタ及び前記 Nチャネル型トランジスタは 、 電気光学装置の駆動回路を構成してなることを特徴とする請求項 9記載の半導 体装置。
1 3 . 基板上にマトリクス状に形成される複数の画素領域の各画素領域毎に トランジスタが配置される電気光学装置用基板において、
前記基板上に前記トランジスタのチャネル領域となる半導体層が形成されてな り、 該チャネル領域となる半導体層は、 当該トランジスタを遮光し且つ所定の電 位が印加された遮光層に電気的に接続されてなる
ことを特徴とする電気光学装置用基板。
1 4 . 前記トランジスタは Nチャネル型トランジスタであって、 前記遮光層 には前記トランジスタに供給される画像信号の電位以下の電位が印加されること を特徴とする請求項 1 3記載の電気光学装置用基板。
1 5 . 前記トランジスタは Pチャネル型トランジスタであって、 前記遮光層 には前記トランジスタに供給される画像信号の電位以上の電位が印加されること を特徴とする請求項 1 3記載の電気光学装置用基板。
1 6 . 前記トランジスタは Nチャネル型トランジスタであって、 前記遮光層 には、 前記 Nチャネル型トランジスタの導通 ·非導通を制御する走査信号の非選 択電位が印加されることを特徴とする請求項 1 3記載の電気光学装置用基板。
1 7 . 前記トランジスタは Pチャネル型トランジスタであって、 前記遮光層 には、 前記 Pチャネル型トランジスタの導通 ·非導通を制御する走査信号の非選 択電位が印加されることを特徴とする請求項 1 3記載の電気光学装置用基板。
1 8 . 前記トランジスタのチャネル領域の半導体層は延在されて同一導電型 のコンタクト領域を形成し、 前記コンタクト領域と前記遮光層とが電気的に接続 されることを特徴とする請求項 1 3乃至 1 7の何れかに記載の電気光学装置用基 板。
1 9 . 前記コンタクト領域は、 前記チャネル領域より高不純物濃度であるこ とを特徴とする請求項 1 8記載の電気光学装置用基板。
2 0 . 前記遮光層は、 前記トランジスタの導通 ·非導通を制御する走査信号 が印加される走査線の上方に平面的に重なるように配置されることを特徴とする 請求項 1 3乃至 1 7の何れかに記載の電気光学装置用基板。
2 1 . 前記トランジスタのチヤネル領域となる半導体層の前記基板側には、 更なる遮光層が平面的に重なるように配置されることを特徴とする請求項 2 0記 載の電気光学装置用基板。
2 2 . 前記画素領域の周辺の前記基板上には周辺回路を配置し、 前記周辺回 路を構成するトランジスタのチャネル領域となる半導体層は、 当該トランジスタ を遮光する遮光層に電気的に接続されることを特徴とする請求項 1 3記載の電気 光学装置用基板。
2 3 . 前記周辺回路は Pチャネル型トランジスタ及び Nチャネル型トランジ ス夕によって構成され、 前記 Pチャネル型トランジスタを遮光する第 1の遮光層 と、 前記 Nチャネル型トランジスタを遮光する第 2の遮光層とを有し、 前第 1の 遮光層と前記第 2の遮光層とは分離配置され、 前記第 1の遮光層と前記 Pチヤネ ル型トランジスタのチャネル領域とを電気的に接続し、 前記第 2の遮光層と前記 Nチャネル型トランジスタのチャネル領域とを電気的に接続してなることを特徴 とする請求項 2 2記載の電気光学装置用基板。
2 4 . 前記画素領域の遮光層と前記周辺回路の遮光層とは同一層により形成 されてなることを特徴とする請求項 2 2又は 2 3記載の半導体装置。
2 5 . 前記画素領域の遮光層は、 前記周辺回路の配線層と同一層により形成 されてなることを特徴とする請求項 2 2又は 2 3記載の半導体装置。
2 6 . 前記画素領域のトランジスタは Nチャネル型トランジスタであって、 前記画素領域の遮光層と前記周辺回路の Nチャネル型トランジスタの遮光層に印 加される電位を接地電位とすることを特徴とする請求項 2 3記載の電気光学装置 用基板。
2 7 . 前記画素領域のトランジスタは Pチャネル型トランジスタであって、 前記画素領域の遮光層と前記周辺回路の Pチャネル型トランジスタの遮光層に印 加される電位を接地電位とすることを特徴とする請求項 2 3記載の電気光学装置 用基板。
2 8 . 前記基板が絶縁物質からなることを特徴とする請求項 1 3記載の電気 光学装置用基板。
2 9 . 前記基板が石英基板からなることを特徴とする請求項 1 3記載の電気 光学装置用基板。
3 0 . 前記基板がガラス基板からなることを特徴とする請求項 1 3記載の電 気光学装置用基板。
3 1 . 請求項 1 3乃至 3 0の何れかに記載の電気光学装置用基板と、 対向基 板とが間隙を有して配置されるとともに、 該間隙内に電気光学材料が封入されて 構成されることを特徴とする電気光学装置。
3 2 . 請求項 3 1に記載の電気光学装置を表示装置として用いることを特徴 とする電子機器。
3 3 . 光源と、 前記光源からの光を変調する請求項 3 1に記載の電気光学装 置と、 前記電気光学装置により変調された光を投射する投射光学手段とを備える ことを特徴とする投射型表示装置。
PCT/JP1999/000004 1998-01-06 1999-01-04 Dispositif semi-conducteur, substrat pour dispositif optronique, dispositif optronique, dispositif electronique et ecran de projection WO1999035678A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP99900034A EP1045436A4 (en) 1998-01-06 1999-01-04 SEMICONDUCTOR DEVICE, SUBSTRATE FOR ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, ELECTRONIC SYSTEM, AND PROJECTION DISPLAY DEVICE
JP52819399A JP4211063B2 (ja) 1998-01-06 1999-01-04 電気光学装置用基板、電気光学装置及び電子機器並びに投射型表示装置
US09/581,438 US6346717B1 (en) 1998-01-06 1999-01-04 Semiconductor device, substrate for electro-optical device, electro-optical device, electronic device and projection display

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP117598 1998-01-06
JP10/1175 1998-01-06

Publications (1)

Publication Number Publication Date
WO1999035678A1 true WO1999035678A1 (fr) 1999-07-15

Family

ID=11494111

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000004 WO1999035678A1 (fr) 1998-01-06 1999-01-04 Dispositif semi-conducteur, substrat pour dispositif optronique, dispositif optronique, dispositif electronique et ecran de projection

Country Status (7)

Country Link
US (1) US6346717B1 (ja)
EP (1) EP1045436A4 (ja)
JP (1) JP4211063B2 (ja)
KR (1) KR100439784B1 (ja)
CN (1) CN1143370C (ja)
TW (1) TW486581B (ja)
WO (1) WO1999035678A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002108244A (ja) * 2000-09-27 2002-04-10 Seiko Epson Corp 電気光学装置の製造方法
JP2006147770A (ja) * 2004-11-18 2006-06-08 Tohoku Univ 半導体装置およびその駆動方法
US7274037B2 (en) 2003-04-29 2007-09-25 Samsung Sdi Co., Ltd. Thin film transistor and display device using the same
US7391052B2 (en) 1999-07-16 2008-06-24 Seiko Epson Corporation TFT structure for suppressing parasitic MOSFET in active display
JP2009049080A (ja) * 2007-08-15 2009-03-05 Hitachi Displays Ltd 表示装置
EP1132960A3 (en) * 2000-03-06 2009-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012194560A (ja) * 2012-04-25 2012-10-11 Semiconductor Energy Lab Co Ltd 半導体装置
US8530290B2 (en) 2007-03-09 2013-09-10 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same
JP2015079265A (ja) * 1999-10-29 2015-04-23 株式会社半導体エネルギー研究所 電子装置
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
JP7491452B2 (ja) 2021-11-26 2024-05-28 セイコーエプソン株式会社 電気光学装置、電子機器

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489952B1 (en) * 1998-11-17 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Active matrix type semiconductor display device
US6882102B2 (en) * 2000-02-29 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2001244469A (ja) * 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002319679A (ja) 2001-04-20 2002-10-31 Semiconductor Energy Lab Co Ltd 半導体装置
US6545333B1 (en) * 2001-04-25 2003-04-08 International Business Machines Corporation Light controlled silicon on insulator device
US6933673B2 (en) * 2001-04-27 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Luminescent device and process of manufacturing the same
US7043106B2 (en) * 2002-07-22 2006-05-09 Applied Materials, Inc. Optical ready wafers
US7072534B2 (en) * 2002-07-22 2006-07-04 Applied Materials, Inc. Optical ready substrates
US7110629B2 (en) * 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US7408196B2 (en) 2002-12-25 2008-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2004281998A (ja) * 2003-01-23 2004-10-07 Seiko Epson Corp トランジスタとその製造方法、電気光学装置、半導体装置並びに電子機器
US7002727B2 (en) * 2003-03-31 2006-02-21 Reflectivity, Inc. Optical materials in packaging micromirror devices
US7529435B2 (en) * 2003-05-29 2009-05-05 Applied Materials, Inc. Serial routing of optical signals
TW200505121A (en) 2003-06-27 2005-02-01 Applied Materials Inc Pulsed quantum dot laser systems with low jitter
US20050016446A1 (en) 2003-07-23 2005-01-27 Abbott John S. CaF2 lenses with reduced birefringence
US7197737B1 (en) * 2003-12-23 2007-03-27 Cypress Semiconductor Corporation Techniques for placing dummy features in an integrated circuit based on dielectric pattern density
JP4102788B2 (ja) * 2004-08-16 2008-06-18 シャープ株式会社 液晶表示装置の製造方法
KR100682893B1 (ko) * 2004-10-13 2007-02-15 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR20060079958A (ko) * 2005-01-04 2006-07-07 삼성전자주식회사 실리콘 박막트랜지스터
US20060222024A1 (en) * 2005-03-15 2006-10-05 Gray Allen L Mode-locked semiconductor lasers with quantum-confined active region
US20060227825A1 (en) * 2005-04-07 2006-10-12 Nl-Nanosemiconductor Gmbh Mode-locked quantum dot laser with controllable gain properties by multiple stacking
WO2007027615A1 (en) * 2005-09-01 2007-03-08 Applied Materials, Inc. Ridge technique for fabricating an optical detector and an optical waveguide
US7545999B2 (en) * 2005-11-01 2009-06-09 Hewlett-Packard Development Company, L.P. Photonic configuration
JP2009518833A (ja) 2005-12-07 2009-05-07 インノルメ ゲゼルシャフト ミット ベシュレンクテル ハフツング 広帯域スペクトル発光を有するレーザ光源
US7835408B2 (en) * 2005-12-07 2010-11-16 Innolume Gmbh Optical transmission system
US7561607B2 (en) * 2005-12-07 2009-07-14 Innolume Gmbh Laser source with broadband spectrum emission
JP4561647B2 (ja) * 2006-02-02 2010-10-13 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置および検査方法
CN101022085B (zh) * 2007-03-12 2010-10-27 友达光电股份有限公司 半导体元件及其制作方法
EP2371044B1 (en) * 2008-12-03 2019-08-28 Innolume GmbH Semiconductor laser with low relative intensity noise of individual longitudinal modes and optical transmission system incorporating the laser
CN101944487B (zh) * 2010-08-20 2012-07-25 友达光电股份有限公司 薄膜晶体管、薄膜晶体管的制造方法以及像素结构
US8779488B2 (en) 2011-04-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2015056485A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体記憶装置およびその動作方法
KR20170115133A (ko) * 2016-04-04 2017-10-17 삼성디스플레이 주식회사 액정 표시 장치
JP2018116228A (ja) * 2017-01-20 2018-07-26 株式会社ジャパンディスプレイ 表示装置
JP6536634B2 (ja) * 2017-07-28 2019-07-03 セイコーエプソン株式会社 電気光学装置および電子機器
KR102344964B1 (ko) 2017-08-09 2021-12-29 엘지디스플레이 주식회사 표시장치, 전자기기 및 바디 바이어싱 회로
CN110391269A (zh) 2018-04-23 2019-10-29 京东方科技集团股份有限公司 显示装置、显示面板及其制备方法
CN111834465B (zh) * 2019-12-09 2024-08-02 云谷（固安）科技有限公司 阵列基板、显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61220371A (ja) * 1985-03-26 1986-09-30 Toshiba Corp 絶縁基板上ｍｏｓ形集積回路装置
JPS6428622A (en) * 1987-07-24 1989-01-31 Hitachi Ltd Liquid crystal display device
JPH07318979A (ja) * 1995-01-30 1995-12-08 Casio Comput Co Ltd 薄膜トランジスタ基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3041947B2 (ja) * 1990-11-20 2000-05-15 セイコーエプソン株式会社 液晶表示装置
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
JP3109967B2 (ja) * 1993-12-28 2000-11-20 キヤノン株式会社 アクティブマトリクス基板の製造方法
JPH08122768A (ja) * 1994-10-19 1996-05-17 Sony Corp 表示装置
US5536950A (en) * 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
TW439003B (en) * 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61220371A (ja) * 1985-03-26 1986-09-30 Toshiba Corp 絶縁基板上ｍｏｓ形集積回路装置
JPS6428622A (en) * 1987-07-24 1989-01-31 Hitachi Ltd Liquid crystal display device
JPH07318979A (ja) * 1995-01-30 1995-12-08 Casio Comput Co Ltd 薄膜トランジスタ基板

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391052B2 (en) 1999-07-16 2008-06-24 Seiko Epson Corporation TFT structure for suppressing parasitic MOSFET in active display
JP2015079265A (ja) * 1999-10-29 2015-04-23 株式会社半導体エネルギー研究所 電子装置
JP2018063452A (ja) * 1999-10-29 2018-04-19 株式会社半導体エネルギー研究所 表示装置
JP2017027075A (ja) * 1999-10-29 2017-02-02 株式会社半導体エネルギー研究所 表示装置
EP1132960A3 (en) * 2000-03-06 2009-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8124973B2 (en) 2000-03-06 2012-02-28 Semiconductor Energy Laboratory Co., Ltd. Electronic appliance including transistor having LDD region
US8772778B2 (en) 2000-03-06 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9601515B2 (en) 2000-03-06 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2002108244A (ja) * 2000-09-27 2002-04-10 Seiko Epson Corp 電気光学装置の製造方法
US9666601B2 (en) 2000-12-11 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US10665610B2 (en) 2000-12-11 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US8013337B2 (en) 2003-04-29 2011-09-06 Samsung Mobile Display Co., Ltd. Thin film transistor and display device using the same
US8624298B2 (en) 2003-04-29 2014-01-07 Samsung Display Co., Ltd. Display device including thin film transistor
US8652885B2 (en) 2003-04-29 2014-02-18 Samsung Display Co., Ltd. Method of fabricating thin film transistor
US7274037B2 (en) 2003-04-29 2007-09-25 Samsung Sdi Co., Ltd. Thin film transistor and display device using the same
JP2006147770A (ja) * 2004-11-18 2006-06-08 Tohoku Univ 半導体装置およびその駆動方法
US8530290B2 (en) 2007-03-09 2013-09-10 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same
JP2009049080A (ja) * 2007-08-15 2009-03-05 Hitachi Displays Ltd 表示装置
JP2012194560A (ja) * 2012-04-25 2012-10-11 Semiconductor Energy Lab Co Ltd 半導体装置
JP7491452B2 (ja) 2021-11-26 2024-05-28 セイコーエプソン株式会社 電気光学装置、電子機器

Also Published As

Publication number Publication date
JP4211063B2 (ja) 2009-01-21
CN1287685A (zh) 2001-03-14
KR20010040322A (ko) 2001-05-15
US6346717B1 (en) 2002-02-12
KR100439784B1 (ko) 2004-07-12
EP1045436A1 (en) 2000-10-18
TW486581B (en) 2002-05-11
CN1143370C (zh) 2004-03-24
EP1045436A4 (en) 2004-07-14

Similar Documents

Publication Publication Date Title
JP4211063B2 (ja) 電気光学装置用基板、電気光学装置及び電子機器並びに投射型表示装置
KR100505804B1 (ko) 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기
JP3716580B2 (ja) 液晶装置及びその製造方法、並びに投写型表示装置
JPH1031235A (ja) 液晶表示装置
KR100449772B1 (ko) 전기광학장치, 전기광학장치의 제조 방법 및 전자기기
KR19980033030A (ko) 액정 패널용 기판과 액정 패널 및 그것을 사용한 전자기기와 투사형 표시장치
JP2003177423A (ja) 半導体装置、電気光学装置、および電子機器
JP2001094114A (ja) 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器
JP2003172950A (ja) 電気光学装置及びその製造方法並びに電子機器
WO2001067169A1 (fr) Dispositif electro-optique et dispositif electronique
US7045398B2 (en) Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus
JP3719343B2 (ja) 電気光学装置用基板、電気光学装置、電気光学装置の駆動方法及び電子機器並びに投射型表示装置
US7245330B2 (en) Electrooptic device, liquid crystal device, and projection display device with line defects
JPH1164891A (ja) 液晶パネル用基板、液晶パネル、及びそれを用いた電子機器並びに投写型表示装置
JP2008225338A (ja) 電気光学装置およびその製造方法、電子機器
JPH0926600A (ja) 液晶表示装置
JPH10253989A (ja) 表示装置
JP2006253173A (ja) 電気光学装置、その製造方法、及び電子機器
JP2002217417A (ja) 電気光学装置用基板、電気光学装置及び電子機器
JP3674631B2 (ja) 液晶装置及び投写型表示装置
JP2003084307A (ja) 電気光学装置、その製造方法、および投射型表示装置
JP2000332253A (ja) 薄膜トランジスタ、アクティブマトリクス基板、電気光学装置及び電子機器
JP3520842B2 (ja) 電気光学装置、及びこれを用いた電子機器
JP2003086811A (ja) 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置、電子機器並びに投射型表示装置
JP3775177B2 (ja) 電気光学装置、及びこれを用いた電子機器

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99802022.2

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09581438

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020007007483

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1999900034

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1999900034

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020007007483

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1020007007483

Country of ref document: KR