KR100439784B1 - 반도체 장치, 전기 광학 장치용 기판, 전기 광학 장치 및전자기기 및 투사형 표시 장치 - Google Patents

반도체 장치, 전기 광학 장치용 기판, 전기 광학 장치 및전자기기 및 투사형 표시 장치 Download PDF

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KR100439784B1
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세이코 엡슨 가부시키가이샤
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Abstract

기판 상의 MOSFET의 채널 영역은 드레인 내압을 확보하기 위해 전위를 안정시킬 필요가 있다. 그 때문에, 새롭게 전위선이 필요해지며, 특히 밝기가 중요해지는 투과형 액정 표시 디바이스에서는, 개구율이 감소해버린다는 문제가 있다. 본 발명은 기판 상에 제작한 MOSFET를 덮도록 형성한 차광층과, 상기 MOSFET의 채널 영역을 전기적으로 접속한 것이다.

Description

반도체 장치, 전기 광학 장치용 기판, 전기 광학 장치 및 전자기기 및 투사형 표시 장치{Semiconductor device, substrate for electro-optical device, electro-optical device, electronic device, and projection display}
절연 기체 상에 실리콘 박막을 형성하고, 그 실리콘 박막에 반도체 디바이스를 형성하는 SOI(Silicon On Insulator) 기술은 소자의 고속화나 저소비 전력화, 고집적화 등의 이점을 갖기 때문에 널리 연구되고 있다.
이 SOI 기술의 하나로서, 단결정 실리콘 기판의 접합에 의한 SOI 기판의 제작 기술이 있다. 일반적으로 접합법이라 불리는 이 수법은 단결정 실리콘 기판과 지지 기판을 수소 결합력을 이용하여 접합시킨 후, 열 처리에 의해 접합 강도의 강화가 이루어지며, 이어서 단결정 실리콘 기판의 연삭이나 연마 또는 에칭에 의해 박막의 단결정 실리콘층을 지지 기판 상에 형성하는 것이다. 이 수법에서는, 직접단결정 실리콘 기판을 박막화하기 위해, 실리콘 박막의 결정성에 뛰어난 고성능 디바이스를 작성할 수 있다.
또, 이 접합법을 응용한 것으로서, 단결정 실리콘 기판에 수소 이온을 주입하고, 이것을 지지 기판과 접합시킨 후, 열 처리에 의해 박막 실리콘층을 단결정 실리콘 기판의 수소 주입 영역으로부터 분리하는 수법(US Patent No.5, 374, 564)이나, 표면을 다공질화한 실리콘 기판 상에 단결정 실리콘층을 에피텍셜 성장시키고, 이것을 지지 기판과 접합시킨 후에 실리콘 기판을 제거하고, 다공질 실리콘층을 에칭함으로써 지지 기판 상에 에피텍셜 단결정 실리콘 박막을 형성하는 수법(일본국 공개 특허 공보 평4-346418호) 등이 알려져 있다.
이러한 접합법에 의한 SOI 기판은 통상의 벌크 반도체 기판과 마찬가지로, 각종 디바이스 제작에 사용되고 있지만, 종래의 벌크 기판과 다른 특징으로서, 지지 기판에 각종 재료를 사용하는 것이 가능하다는 점을 들 수 있다. 즉, 지지 기판으로서 통상의 실리콘 기판은 물론 투명한 석영 혹은 유리 기판 등을 사용할 수 있다. 투명 기판 상에 단결정 실리콘 박막을 형성함으로써, 광 투과성을 필요로 하는 디바이스, 예를 들면 투과형 액정 표시 디바이스 등에도 결정성에 뛰어난 단결정 실리콘을 사용하여 고성능 트랜지스터 소자를 형성하는 것이 가능해진다.
그런데, 통상 실리콘 기판 상의 전계 효과형 트랜지스터, 소위 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에서는, 웰의 전위를 고정함으로써 동일한 웰 내에 형성된 MOSFET의 채널 전위를 고정할 수 있다. 그러나, SOI 기판에 있어서는, MOSFET의 채널 영역이 형성되는 기판 표면은 절연물이고, 그 채널 영역은 트랜지스터마다 전기적으로 완전 분리되기 때문에, 채널 전위를 각 트랜지스터마다 고정할 필요가 있다. 채널 전위를 고정할 수 없는 경우에는, 기판 부유 효과에 의해 채널 영역에 캐리어(전하)가 축적되기 쉬워진다. 특히, 채널 영역이 단결정 실리콘인 경우는 단결정 실리콘의 전하 이동도가 높기 때문에, MOSFET가 오프 상태라도 소스·드레인의 전위차로 채널 영역에 전하가 축적되어버린다. 또, MOSFET가 온일 때라도 과잉 전류가 흐르기 쉽다. 따라서, MOSFET의 박막 구조에 있어서는, 그 여분 캐리어(전하)에 의해 트랜지스터 소자의 드레인의 내파괴 전압이 저하하거나, 트랜지스터 소자의 전류 전압 특성에 킹크(kink)가 생기는 등 각종 문제가 야기되는 것이다. 따라서, 채널 전위를 고정할 필요성이 있다.
그 잉여 전하에 의해 채널 전위 고정 방법으로서는, 소스 영역에 채널과 동일한 도전성의 불순물 영역을 형성하며, 채널과 소스를 동일 전위로 하는 소스 타이라 불리는 방법(예를 들면, IEEE Trans. Electron Device, Vol.35, p.1391, 1988)이나, 게이트단으로부터 채널 영역을 인출하고, 그 부분에 콘택트를 취하는 H(T)형 게이트라 불리는 방법(예를 들면, IEEE Trans. Electron Device, Vol.ED-36, p.938, 1989) 등이 알려져 있다.
그렇지만, 액정 패널의 각 화소에 설치되어 화소 전극에 신호에 따른 전압을 공급하는 MOSFET는 전위에 의해 소스와 드레인이 교체되기 때문에 MOSFET에 대칭성이 요구되므로, SOI 기판 상에 제작한 MOSFET에서 액정을 구동하는 데에는 MOSFET 구조가 비대칭성 소스 타이 구조를 사용할 수는 없다. 또, 대칭성이 좋은 H(T)형 게이트를 사용하기 위해서는, 주사선, 데이터선 이외에 채널 전위를 고정하는 전위선이 필요해지며, 특히 밝기가 중요해지는 투과형 액정 표시 디바이스에서는 개구율이 감소해버린다는 문제가 있다.
본 발명의 목적은 SOI 기판과 같이, 절연물 상에 형성한 MOSFET를 사용하는 반도체 장치에 있어서, MOSFET를 차광하는 차광층에 MOSFET의 채널 전위를 고정함으로써 신뢰성 높고 고품위의 반도체 장치, 전기 광학 장치용 기판, 그것을 사용한 전기 광학 장치 및 그것을 사용한 전자기기 및 투사형 표시 장치를 제공함에 있다.
본 발명은 반도체 장치, 전기 광학 장치용 기판, 전기 광학 장치 및 전자기기 및 투사형 표시 장치에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 있어서의 액정 패널용 기판의 화소부를 도시하는 평면도.
도 2는 도 1의 X-X' 단면을 도시하는 단면도.
도 3은 본 발명의 제 1 실시예에 있어서의 액정 패널용 기판의 화소부의 반도체층의 활성 영역 레이아웃을 도시하는 평면도.
도 4는 본 발명의 각 실시예에 있어서의 액정 패널용 기판의 화소부의 반도체층으로부터 알루미늄층까지의 레이아웃을 도시하는 평면도.
도 5는 본 발명의 각 실시예에 있어서의 액정 패널의 화소부의 등가 회로도.
도 6은 도 5의 등가 회로도에 있어서의 구동 파형도.
도 7은 본 발명의 제 2 실시예에 있어서의 액정 패널용 기판의 화소부의 단면을 도시하는 단면도.
도 8은 본 발명의 제 2 실시예에 있어서의 액정 패널용 기판의 화소부의 반도체층의 활성 영역 레이아웃을 도시하는 평면도.
도 9는 본 발명의 액정 패널용 기판 평면도.
도 10은 본 발명의 액정 패널 단면도.
도 11은 본 발명의 주변 회로를 구성하는 상보형 인버터의 평면 레이아웃도.
도 12 및 도 13은 본 발명의 투사형 표시 장치의 광학 구성도.
도 14는 본 발명의 전자기기의 개관도.
※도면의 주요 부분에 대한 부호의 설명※
1: 투명 지지 기판 2: 매입(embedded) 절연막
3: 활성 영역 4: 게이트 전극
5a: 채널 영역 5b: 채널 콘택트 영역
6: 소스·드레인 영역 7: 층간 절연막
8: 데이터선 9a, 9b: 알루미늄 배선
10: 층간 절연막 11: 차광층
12: 알루미늄 배선 13: 패시베이션 막
14: 투명 화소 전극 15: 콘택트 홀
16: VIA 홀 17: VIA 홀
20: 매입 차광층 30: 활성 영역
101: 투명 기판 102: 표시 화소 영역
103: 화소 전극 104: 주사선 구동 회로
105: 데이터선 구동 회로 106: 입력 회로
107: 타이밍 제어 회로 108: 패드 영역
110: 액정 패널용 기판 111: 입사 측 유리 기판
112: 대향 전극 113: 실재(sealing material)
114: 액정 120: 액정 패널
본 발명의 반도체 장치는 상기 과제를 해결하기 위해 절연물 상에 형성된 반도체층을 구비한 반도체 장치로, 상기 반도체층에 적어도 채널 영역이 형성되는 트랜지스터와, 상기 트랜지스터를 차광하는 차광층을 갖고, 상기 차광층과 상기 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 차광층은 트랜지스터를 차광하여 광 리크 전류에 의한 트랜지스터의 오동작을 방지함과 동시에 채널 전위를 안정화시키는 것에 사용된다. 따라서, 트랜지스터의 채널에 전위가 인가되기 때문에, 채널에 축적한 잉여 캐리어(전하)를 차광층에 추출(drain)하거나 하여 기판 부유 효과를 억제할 수 있으며, 그로써 트랜지스터의 내압을 향상하여, 트랜지스터의 전류 전압 특성의 킹크를 억제할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 N채널형 트랜지스터로, 상기 N채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 저전위측의 전원 전위를 공급하는 것이 바람직하다. N채널형 트랜지스터에는 채널 영역에 전하가 축적된다. 이 축적된 잉여 캐리어를 추출하여 전위를 안정화시키기 위해, 저전원 전위가 인가됨으로써 보다 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 N채널형 트랜지스터로, 상기 N채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 상기 N채널형 트랜지스터의 소스·드레인 영역의 한쪽에 인가되는 전위의 최저 전위 이하의 전위를 공급하는 것이 바람직하다. N채널형 트랜지스터의 소스·드레인에 인가되는 전위 이하의 저전원 전위가 인가됨으로써 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 P채널형 트랜지스터로, 상기 P채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 고전위측의 전원 전위를 공급하는 것이 바람직하다. P채널형 트랜지스터에는 채널 영역에 전하가 축적된다. 이 축적된 잉여 캐리어를 추출하여 전위를 안정화시키기 위해, 고전원 전위가 인가됨으로써 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 P채널형 트랜지스터로, 상기 P채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 상기 P채널형 트랜지스터의 소스·드레인 영역의 한쪽에 인가되는 전위의 최고 전위 이상의 전위를 공급하는 것이 바람직하다. P채널형 트랜지스터의 소스·드레인에 인가되는 전위 이상의 고전원 전위가 인가됨으로써 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터 채널 영역의 반도체층은 연재되어 동일 도전형 콘택트 영역을 형성하여, 상기 콘택트 영역과 상기 차광층이 전기적으로 접속되어 이루어지는 것이 바람직하다. 채널 영역의 바로 아래나 바로 위에 추출 콘택트 홀을 설치하지 않고서, 채널 영역의 반도체층을 연장하여 그곳에서 차광층과 채널 영역을 접속하기 때문에, 채널의 막 두께는 변경되지도 않고, 트랜지스터의 스위칭 동작에 영향을 주지 않는다. 더불어, 채널과 동일 도전형 콘택트 영역에서 접속하고 있기 때문에, 채널에 전위를 인가하기 쉽다. 그 경우, 상기 콘택트 영역은 상기 채널 영역보다 고불순물 농도인 것이 바람직하다. 그로써, 콘택트 영역의 저항치를 내릴 수 있어, 채널에 전위를 인가하기 쉽다.
또, 본 발명에 있어서는, 상기 차광층은 상기 트랜지스터의 위쪽을 덮도록 배치되는 것이 바람직하다. 트랜지스터의 위쪽으로부터의 광을 차광함으로써, 트랜지스터의 광 리크 전류를 방지할 수 있다.
더욱이, 본 발명의 반도체 장치는 상기 과제를 해결하기 위해, 절연물 상에 형성된 반도체층을 구비한 반도체 장치로, 상기 반도체층에 적어도 채널 영역이 형성되는 P채널형 트랜지스터 및 N채널형 트랜지스터와, 상기 P채널형 트랜지스터를 차광하는 제 1 차광층과, 상기 N채널형 트랜지스터를 차광하는 제 2 차광층을 갖고, 상기 제 1 차광층과 상기 제 2 차광층과는 분리 배치되며, 상기 제 1 차광층과 상기 P채널형 트랜지스터의 채널 영역을 전기적으로 접속하고, 상기 제 2 차광층과 상기 N채널형 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 차광층은 트랜지스터를 차광하여 광 리크 전류에 의한 트랜지스터의 오동작을 방지함과 동시에, 상보형 트랜지스터 각각의 트랜지스터의 채널 전위를 안정화시키는 것에 사용된다. 따라서, 트랜지스터의 채널에 전위 인가되기 때문에, 채널에 축적한 잉여 캐리어(전하)를 차광층에 추출하는 등 기판 부유 효과를 억제할 수 있으며, 그로써 상보형 트랜지스터의 내압을 향상하여 트랜지스터의 전류 전압 특성의 킹크를 억제할 수 있다. 또, 차광층은 P채널용과 N채널용으로 분리되어 있기 때문에, 상보형 트랜지스터의 채널에 다른 전위를 인가할 수 있다.
또, 본 발명에 있어서는, 상기 제 1 차광층에 고전위 측 전원 전위를 공급하고, 상기 제 2 차광층에 저전위 측 전원 전위를 공급하는 것이 바람직하다. P채널형 트랜지스터의 채널에는 제 1 차광층을 개재시켜 고전원 전위가 인가됨으로써 효과적으로 잉여 캐리어(전하)를 추출할 수 있으며, N채널형 트랜지스터의 채널에는 제 2 차광층을 개재시켜 저전원 전위가 인가됨으로써 효과적으로 잉여 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 P채널형 트랜지스터 및 상기 N채널형 트랜지스터 채널 영역의 반도체층은 각각 연재되어 동일 도전형 콘택트 영역을 각각 형성하여, 상기 각 콘택트 영역과 상기 각 차광층이 전기적으로 접속되어 이루어지는 것이 바람직하다. 채널 영역의 바로 아래나 바로 위에 추출 콘택트 홀을 설치하지 않고서, 채널 영역의 반도체층을 연장하여 그곳에서 차광층과 채널 영역을 접속하기 때문에, 채널의 막 두께는 변경되는 것이 아니라, 트랜지스터의 스위칭 동작에 영향을 주지 않는다. 더불어, 채널과 동일 도전형 콘택트 영역에서 접속하고 있기 때문에, 채널에 전위를 인가하기 쉽다.
또, 본 발명에 있어서는, 상기 P채널형 트랜지스터 및 상기 N채널형 트랜지스터는 전기 광학 장치의 구동 회로를 구성하여 이루어지는 것이 바람직하다. 본 발명의 반도체 장치를 구동 회로에 사용함으로써, 고속 동작하는 구동 회로에서의 동작을 안정화시킬 수 있다. 또, 고속 동작에 의해 발생한 열을 차광층에 의해 방열할 수도 있다.
더욱이, 본 발명의 전기 광학 장치용 기판은, 상기 과제를 해결하기 위해, 기판 상에 매트릭스 형상으로 형성되는 여러 화소 영역의 각 화소 영역마다 트랜지스터가 배치되는 전기 광학 장치용 기판에 있어서, 상기 기판 상에 상기 트랜지스터의 채널 영역이 되는 반도체층이 형성되어 있으며, 상기 채널 영역이 되는 반도체층은 해당 트랜지스터를 차광하고 또한 소정의 전위가 인가된 차광층에 전기적으로 접속되어 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 차광층은 트랜지스터를 차광하여 광 리크 전류에 의한 트랜지스터의 오동작을 방지함과 동시에, 채널 전위를 안정화시키는 것에 사용할 수 있다. 특히, 화소의 트랜지스터의 소스·드레인에는 전압 진폭이 큰 화상 신호가 인가되어 채널에도 잉여 캐리어(전하)가 축적하기 쉬워지지만, 그 잉여 캐리어는 차광층으로부터의 전위 인가에 의해 해소할 수 있기 때문에, 트랜지스터의 내압을 향상하여, 트랜지스터의 스위칭 동작을 안정화시킬 수 있다. 또, 반도체층의 활성 영역을 차광층에 접속한 것에 의해, 차광층을 개재시켜 트랜지스터에서 발생한 열을 방열할 수도 있다. 특히, 반도체층이 단결정 실리콘층인 경우는 전하 이동도가 높아 열이 발생하기 쉽기 때문에, 방열 대책은 필요해진다.
또, 본 발명에 있어서는, 상기 트랜지스터는 N채널형 트랜지스터로, 상기 차광층에는 상기 트랜지스터에 공급되는 화상 신호의 전위 이하의 전위가 인가되는 것이 바람직하다. N채널형 트랜지스터에는, 소스·드레인에 인가되는 화상 신호에 근거하여 채널 영역에 전하가 축적된다. 이 축적된 잉여 캐리어를 추출하여 전위를 안정화시키기 위해, 화상 신호 이하의 저전원 전위가 인가됨으로써 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 P채널형 트랜지스터로, 상기 차광층에는 상기 트랜지스터에 공급되는 화상 신호의 전위 이상의 전위가 인가되는 것이 바람직하다. P채널형 트랜지스터에는, 소스·드레인에 인가되는 화상 신호에 근거하여, 채널 영역에 전하가 축적된다. 이 축적된 잉여 캐리어를 추출하여 전위를 안정화시키기 위해, 화상 신호 이상의 고전원 전위가 인가됨으로써 효과적으로 캐리어(전하)를 추출할 수 있다.
또, 본 발명에 있어서는, 상기 트랜지스터는 N채널형 트랜지스터로, 상기 차광층에는 상기 N채널형 트랜지스터의 도통·비도통을 제어하는 주사 신호의 비선택 전위가 인가되는 것이 바람직하다. 비선택 전위는 통상, N채널형 트랜지스터를 비도통시키기 위해 화상 신호 전위보다 낮은 전위로 설정되기 때문에, 그 전위를 겸용함으로써 여분의 전원 전압을 요하지 않는다.
또, 본 발명에 있어서는, 상기 트랜지스터는 P채널형 트랜지스터로, 상기 차광층에는 상기 P채널형 트랜지스터의 도통·비도통을 제어하는 주사 신호의 비선택 전위가 인가되는 것이 바람직하다. 비선택 전위는 통상, P채널형 트랜지스터를 비도통시키기 위해 화상 신호 전위보다 높은 전위로 설정되기 때문에, 그 전위를 겸용함으로써 여분의 전원 전압을 요하지 않는다.
또, 본 발명에 있어서는, 상기 트랜지스터 채널 영역의 반도체층은 연재되어 동일 도전형 콘택트 영역을 형성하여, 상기 콘택트 영역과 상기 차광층이 전기적으로 접속되는 것이 바람직하다. 채널 영역의 바로 아래나 바로 위에 추출 콘택트 홀을 설치하지 않고서, 채널 영역의 반도체층을 연장하여 그곳에서 차광층과 채널 영역을 접속하기 때문에, 채널의 막 두께는 변경되지 않고, 트랜지스터의 스위칭 동작에 영향을 주지 않는다. 더불어, 채널과 동일 도전형 콘택트 영역에서 접속하고 있기 때문에, 채널에 전위를 인가하기 쉽다. 그 경우, 상기 콘택트 영역은 상기 채널 영역보다 고불순물 농도인 것이 바람직하다. 그로써, 콘택트 영역의 저항치를 내릴 수 있어, 채널에 전위를 인가하기 쉽다.
또, 본 발명에 있어서는, 상기 차광층은 상기 트랜지스터의 도통·비도통을 제어하는 주사 신호가 인가되는 주사선의 위쪽에 평면적으로 겹치도록 배치되는 것이 바람직하다. 차광층을 주사선의 상부에 형성하면, 차광층 영역의 다른 영역은 광 투과 영역으로 함으로써 높은 개구율의 디바이스를 작성하는 것이 가능해진다.
또, 본 발명에 있어서는, 상기 트랜지스터의 채널 영역이 되는 반도체층의 상기 기판 측에는 더욱 차광층이 평면적으로 겹치도록 배치되는 것이 바람직하다. 트랜지스터를 위쪽과 아래쪽으로부터 끼워 차광하기 때문에, 기판의 위쪽 및 아래 쪽으로부터의 입사광으로부터 트랜지스터를 차광할 수 있다.
또, 본 발명에 있어서는, 상기 화소 영역 주변의 상기 기판 상에는 주변 회로를 배치하여, 상기 주변 회로를 구성하는 트랜지스터의 채널 영역이 되는 반도체층은 해당 트랜지스터를 차광하는 차광층에 전기적으로 접속되는 것이 바람직하다. 화소 영역뿐만 아니라, 주변 회로에도 동일한 대책을 실시함으로써 전기 광학 장치의 신뢰성을 전체적으로 향상시킬 수 있다.
또, 본 발명에 있어서는, 상기 주변 회로는 P채널형 트랜지스터 및 N채널형 트랜지스터에 의해 구성되며, 상기 P채널형 트랜지스터를 차광하는 제 1 차광층과, 상기 N채널형 트랜지스터를 차광하는 제 2 차광층을 갖고, 상기 제 1 차광층과 상기 제 2 차광층은 분리 배치되며, 상기 제 1 차광층과 상기 P채널형 트랜지스터의 채널 영역을 전기적으로 접속하고, 상기 제 2 차광층과 상기 N채널형 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것이 바람직하다. 주변 회로를 상보형 트랜지스터에 의해 구성한 경우에 있어서도 동일한 대책을 실시함으로써, 전기 광학 장치의 신뢰성을 전체적으로 향상시킬 수 있다.
또, 본 발명에 있어서는, 상기 화소 영역의 차광층과 상기 주변 회로의 차광층과는 동일층에 의해 형성되어 이루어지는 것이 바람직하다. 또, 상기 화소 영역의 차광층은 상기 주변 회로의 배선층과 동일층에 의해 형성되어 이루어지는 것이 바람직하다. 그로써, 화소 영역 내외에서 여분의 배선층을 요하지 않는다.
또, 본 발명에 있어서는, 상기 화소 영역의 트랜지스터는 N채널형 트랜지스터로, 상기 화소 영역의 차광층과 상기 주변 회로의 N채널형 트랜지스터의 차광층에 인가되는 전위를 접지 전위로 하는 것이 바람직하다. 전기 광학 장치 중에서 수많은 트랜지스터가 N채널형이면, 수많은 트랜지스터를 안정적으로 동작시키기 위해서는, N채널형 트랜지스터의 채널에 접속하는 전위를 접지 전위로 하는 것이 바람직하다.
또, 본 발명에 있어서는, 상기 화소 영역의 트랜지스터는 P채널형 트랜지스터로, 상기 화소 영역의 차광층과 상기 주변 회로의 P채널형 트랜지스터의 차광층에 인가되는 전위를 접지 전위로 하는 것이 바람직하다. 전기 광학 장치 중에서 수많은 트랜지스터가 P채널형이면, 수많은 트랜지스터를 안정적으로 동작시키기 위해서는, P채널형 트랜지스터의 채널에 접속하는 전위를 접지 전위로 하는 것이 바람직하다.
또, 본 발명에 있어서, 상기 기판이 절연 물질로 이루어지거나 혹은 상기 기판이 석영 기판으로 이루어지거나 혹은 상기 기판이 유리 기판으로 이루어진다. 본 발명은 절연물 상에 반도체층을 형성하는 SOI 기판에 사용하는 데 적합한 기술이다.
더욱이, 본 발명의 전기 광학 장치에 있어서는, 상기 전기 광학 장치용 기판과 대향 기판이 갭을 가지고 배치됨과 동시에, 해당 갭 내에 전기 광학 재료가 봉입되어 구성된다. 이로써, 고성능 트랜지스터를 갖는 액티브 매트릭스형 액정 패널 등의 전기 광학 장치를 제공할 수 있다. 또, 이 전기 광학 장치는 화소 전극 형성 재료의 선택에 의해 투과형, 반사형 어느 쪽에도 적용할 수 있다.
더욱이, 본 발명의 전자기기는 상기 전기 광학 장치를 표시 장치로서 사용하기 때문에, 표시 장치의 신뢰성을 향상할 수 있다.
더욱이, 본 발명의 투사형 표시 장치는 광원과 상기 광원으로부터의 광을 변조하는 상기 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 광학 수단을 구비한다. 본 발명의 전기 광학 장치는 강력한 광원을 전기 광학 장치에 조사하는 투사형 표시 장치의 라이트 밸브로서 사용하는 데 적합하다.
이하, 본 발명의 적합한 실시예를 도면에 근거하여 설명한다.
(제 1 실시예)
본 실시예는 전기 광학 장치용 기판의 일례로서의 액정 패널용 기판을 도시한다. 본 실시예에 있어서는, 전기 광학 장치용 기판을 절연물 상에 반도체층을 형성한 SOI 기판을 사용한 구성에 근거하여 설명한다. 또, 이하, 각 실시예에 있어서는, 절연물 상에 형성한 MOSFET를 갖는 전기 광학 장치용 기판을 본 발명의 반도체 장치의 일례로서 설명한다.
도 1은 본 실시예의 액정 패널용 기판의 화소부에 있어서의 각 층의 레이아웃을 도시하는 평면도이다. 또, 도 3은 본 실시예의 액정 패널용 기판의 화소부에 있어서의 반도체층(단결정 실리콘층)의 레이아웃을 도시하는 평면도이다. 도 4는 본 실시예의 액정 패널용 기판의 화소부에 있어서의 반도체층(단결정 실리콘층), 다결정 실리콘층 및 제1층의 알루미늄층까지의 레이아웃을 도시하는 평면도이다. 도 2는 도 1 중에 도시한 X-X'의 점선으로 연결되는 개소의 단면을 도시한 단면도이다. 또한, 도 3, 도 4에 있어서도 도 2의 단면에 대응하는 개소에 X-X'의 점선을 부가했다.
액정 패널용 기판에 있어서는, 기판 상에 다수의 주사선과 다수의 데이터선이 매트릭스 형상으로 교차하여 배치되며, 그 교차부 근방에 게이트를 주사 신호선, 소스를 화상 신호선, 드레인의 다른쪽을 화소 전극에 접속한 MOSFET가 배치된다. 이 MOSFET는 유리 등의 광 투과성 절연성 기판 상에 형성되는 반도체층(실리콘층)에 형성되는 소스·드레인·채널로 이루어진다. 또한, 화소 전극은 주사선과 데이터선의 교차에 의해 형성되는 화소 영역에 열린 개구부에 배치되는 것이다. 이러한 매트릭스 구성에 의해 표시 화소 영역이 구성된다.
도 1에 있어서, 8은 표시 화소 영역의 세로 방향(수직 방향)으로 연재하여 배열되는 데이터선을 도시한다. 11은 데이터선(8)의 위쪽에 절연막을 개재시켜 데이터선(8)과 교차하는 표시 화소 영역의 가로 방향(수평 방향)으로 연재하여 배치되는 차광층을 도시한다. 차광층(11)의 폭이 굵게 되어 있는 부분의 하층에 MOSFET가 배치되어 있다. 또, 차광층(11)의 아래에는 후술하는 바와 같이 주사선이 겹치도록 표시 화소 영역의 가로 방향(수평 방향)으로 배치되어 있다. 이 MOSFET의 드레인 영역이 되는 반도체층은 그 위에 형성된 절연막에 개구된 콘택트 홀(16a)을 개재시켜 도전층(12)에 접속되며, 더욱이 도전층(12)은 그 위에 형성된 절연막에 개구된 콘택트 홀(17)을 개재시켜 화소 전극(14)에 접속되어 있다. 화소 전극(14)은 차광층(11)과 데이터선(8)과의 격자에 의해 구획된 개구부에 배치된다.
다음으로, 도 1에 있어서의 X-X'의 단면을 도시하는 도 2에 근거하여 단면 구성을 설명한다. 도 2에 있어서, 1은 석영 유리나 OA 유리와 같은 광 투과성을 갖는 투명 절연성 지지 기판, 2는 지지 기판(1) 상에 형성된 이산화 실리콘 등의 매입(embedded) 절연막, 3, 5a, 5b, 6a는 반도체층을 나타낸다. 이 중 3은 소자 분리용 절연막이다. 본 실시예에 있어서는, 이 반도체층은 주지의 SOI 기술에 의해 접합시켜 형성된 단결정 실리콘층을 일례로 한다. 구체적으로는, 절연막(2)이 표면에 형성된 지지 기판(1)과 표면에 절연막(2)이 형성된 단결정 실리콘 기판을 가열하여 접합시키고, 상기 반도체층을 남겨 실리콘 기판을 박리 또는 에칭하여, 절연막(2) 상에 단결정 실리콘층을 형성한다. 그 후, 단결정 실리콘층의 비소자 영역(FET의 비형성 영역)을 선택 산화함으로써 소자 분리용 필드 산화막(소위 LOCOS)(3)을 형성하여 이루어진다. 이 필드 산화막(3)에 의해 둘러싸인 영역의 반도체층이 활성 영역(30)이 된다.
더욱이, 이 단결정 실리콘층 상에 이산화 실리콘으로 이루어지는 게이트 절연막(18)이 형성되며, 더욱이 그 위에 다결정 실리콘에 의해 주사선도 되는 게이트 전극(4)이 형성된다. 게이트 절연막(18)에는 실리콘 산화막을 사용했다. 본 실시예에서는, 이 실리콘 산화막은 LTO(Low Temperature Oxide)에 의한 실리콘 산화막으로 했다. 이 절연막은 단결정 실리콘층의 표면을 열 산화한 열 산화막이라도, 단결정 실리콘층 상에 퇴적시킨 질화막이라도 상관 없다. 또, 다수층의 적층이라도 상관 없다. 또, 게이트 전극(4)이 되는 도전층으로서는 다결정 실리콘층을 사용했지만, 다결정 실리콘에 고융점 금속을 적층한 실리사이드 구조로 해도 된다.
이러한 소스·드레인 영역(6a·6b)과, 채널 영역(5a)과, 게이트 절연막(18)과, 게이트 전극(4)에 의해 MOSFET가 구성된다. 특히, 본 실시예와 같이, 절연물 상에 형성된 박막층에 의해 FET를 구성한 것은 박막 트랜지스터(Thin Film Transistor: TFT)라 불린다.
여기서 반도체층의 레이아웃을 도시하는 도 3을 사용하여, 기판 상에 형성된활성 영역(30) 패턴을 설명한다. 상기 필드 산화막(3)에 의해 둘러싸인 패턴(6a, 6b, 5a, 5b)이 활성 영역(30) 패턴이 된다. 즉, 활성 영역(30)끼리는 단결정 실리콘층에 형성되는 필드 산화막(3)을 사이에 두고 배치되도록 되기 때문에, MOSFET 등이 형성되는 소자 영역(활성 영역)(30)은 다른 소자 영역(활성 영역)(30)과 전기적으로 완전히 분리된다. 상세한 것은 후술하지만, MOSFET는 활성 영역(30)에 형성되는 5a를 채널 영역, 6a를 드레인 영역, 6b를 소스 영역으로 하여 구성된다. 더욱이, 활성 영역(30)에는 용량 전극부(6c), 콘택트 영역(5b)도 형성된다. 본 실시예에 있어서는, 각 화소에 배치하는 MOSFET를 N채널형 트랜지스터로 하기 때문에 소스 영역(6b), 드레인 영역(6a), 용량 전극부(6c)는 N형 반도체 영역, 채널 영역(5a), 콘택트 영역(5b)은 P형 반도체 영역이 되도록, 각각 대응하는 불순물이 단결정 실리콘층에 도입되고, 그 불순물이 활성화되어 활성 영역이 형성된다.
다시, 도 2로 돌아가 설명하면, 본 실시예에 있어서는, 각 화소에 N채널형 트랜지스터를 배치하는 구성이기 때문에, 상기 게이트 전극(4) 하의 채널 영역(5a)에는 게이트 전극(4) 형성 전에, 저불순물 농도의 P형 불순물을 도입한 P형 반도체 영역을 형성해 두는 것이 필요해진다. 또, 해당 채널 영역(5a)의 양측 단결정 실리콘층에는 채널 영역(5a)보다 고농도의 N형 불순물이 도입된 N형 확산층으로 이루어지는 소스 영역(6b)·드레인 영역(6a)이 형성된다. 또한, 도 2에서는, 소스 영역(6b)과 용량 전극부(6c)는 도시되어 있지 않다. 또, 도 2에 도시되는 바와 같이, 채널 영역(5a)과 그에 연결된 콘택트 영역(5b)은 동일한 P형 반도체 영역이라도 불순물 농도는 콘택트 영역(5b) 쪽이 높아지도록 불순물이 도입된다. 또, 도시되지 않은 용량 전극부(6c)는 드레인 영역(6a)을 연재한 영역으로, 드레인 영역(6a)과 동일 도전형의 동일 불순물 농도로서 형성된다. 이러한 반도체층의 활성 영역으로의 불순물 도입은 게이트 절연막(18)을 형성한 후에, 활성 영역(30) 전체에 채널 영역(5a)에 대응하는 불순물을 도입하고나서 다른 각 영역에 대해 각각에 대응한 도전형과 농도의 불순물을 도입하고, 그리고나서 게이트 전극(4)을 형성해도 되며, 게이트 절연막(18)의 형성 후에, 채널 영역(5a)의 불순물 농도를 활성 영역(30) 전체에 도입하고나서 게이트 전극을 형성하고, 그 후에 다른 각 영역에 대해 각각에 대응한 도전형과 농도의 불순물을 도입하도록 해도 된다.
다음으로, 소스 영역(6b), 드레인 영역(6a), 채널 영역(5a), 콘택트 영역(5b)의 반도체층의 활성 영역(30) 위쪽의 게이트 절연막(18) 및 게이트 전극(4) 상에는, BPSG(Boron Phosphorus Silica Grass)막과 같은 절연막(7)이 형성되며, 그 위에 제1층의 알루미늄층으로 이루어지는 데이터선(8)(도 1 및 도 4 참조)이 형성된다. 이 데이터선(8)의 평면적인 위치는 도 1에 도시된다. 도 4에는 이 데이터선(8)과 반도체층과의 접속이 도시되어 있으며, 데이터선(8)의 일부가 데이터선의 알루미늄층과 드레인 영역(6b) 사이에 개재되는 절연막(7)에 형성된 콘택트 홀(15b)을 개재시켜 소스 영역(6b)에 전기적으로 접속되어 있다. 소스 영역(6b)과 콘택트 홀(15b)의 관계는 도 3에 도시되어 있다.
또, 도 2에 도시되는 바와 같이, MOSFET 위쪽에는 상기 데이터선(8)과 동일층으로 이루어지는 제1층의 알루미늄층에 의해 제 1 중계 배선(9a)과 제 2 중계는 배선(9b)도 형성된다. 이 제 1 중계 배선(9a)은 상기 절연막(7)에 형성된 콘택트 홀(15a)에서 상기 드레인 영역(6a)에 전기적으로 접속되고, 제 2 중계 배선(9b)은 상기 절연막(7)에 형성된 콘택트 홀(7a)에서 상기 콘택트 영역(5b)에 전기적으로 접속된다.
더욱이, 제 1, 제 2 중계 배선(9a, 9b) 상에는 SOG(Spin On Glass)막과 같은 평탄화막과 LTO(Low Temperature Oxide)막의 적층으로 이루어지는 절연막(10)이 형성된다.
더욱이, 절연막(10) 상에는, 제2층의 알루미늄층에 의해 차광층(11)과 제 3 중계 배선이 형성된다. 차광층(11)은 상기 절연막(10)에 형성된 콘택트 홀(16b)에서 제1층의 알루미늄층으로 이루어지는 제 2 중계 배선(9b)에 전기적으로 접속된다. 또, 제 3 중계 배선(12)은 상기 절연막(10)에 형성된 콘택트 홀(16a)을 개재시켜 제 1 중계 배선(9a)에 전기적으로 접속된다.
더욱이, 차광층(11) 및 제 3 중계 배선(12) 상에는, 질화 실리콘과 같은 패시베이션막인 절연막(13)이 형성된다. 제 3 중계 배선(12)은 그 위에 형성된 ITO(Indium Tin Oxide)와 같은 투명 도전막으로 이루어지는 화소 전극(14)에 절연막(13)에 형성된 콘택트 홀(17)을 개재시켜 전기적으로 접속된다. 또한, 도시되지 않지만, ITO 상에는 액정 분자를 배향하기 위한 배향막이 형성되어 있으며, 거기에는 배향 방향을 결정하는 러빙 처리가 이루어진다.
이상에 설명한 구조에 의해, 기판 상에 게이트 전극(4)을 주사선(4)에 전기적으로 접속하고, 소스·드레인 영역의 한쪽(6b)을 데이터선(8), 다른쪽(6a)을 화소 전극(14)에 전기적으로 접속한 MOSFET가 구성된다. MOSFET의 소스·드레인 영역의 다른쪽(6a)과 화소 전극(14)이 콘택트 홀(15a), 제 1 중계 배선(9a), 콘택트 홀(16a), 제 3 중계 배선(12), 콘택트 홀(17)을 개재시켜 전기적으로 접속되게 된다. 또, 소스·드레인 영역의 다른쪽(6b)은 연재되어 용량 전극부(6c)가 구성된다. 이 용량 전극부(6c)는 후술하는 바와 같이, 데이터선(8)으로부터 MOSFET를 개재시켜 화소 전극(14)에 인가하는 전압을 축적 보존하는 축적 용량 전극이 된다. 축적 용량에 있어서, 용량 전극부(6c)와 대향하는 전극은 인접하는 단의 주사선(4)이다. 이 주사선(4)은 1수평 주사 기간 전에 이미 선택되어 본 수평 주사 기간에서는 비선택 전위가 인가되어 있는 전단의 주사선이다. 또, 채널 영역(5a)으로부터 연재된 채널 영역과 동일 도전형으로 고불순물 농도의 콘택트 영역(5b)은 콘택트 홀(7a), 제 2 중계 배선(9b), 콘택트 홀(16b)을 개재시켜 차광층(11)에 전기적으로 접속된다.
또한, 본 실시예 및 이후의 각 실시예에 있어서는, 소스 영역과 드레인 영역은 치환 가능하며, 6b를 드레인 영역, 6a를 소스 영역으로 해도 되는 것은 상술할 필요도 없지만, 이하, 각 실시예에 있어서는 6b를 소스 영역, 6a를 드레인 영역으로 하여 설명한다.
또, 본 실시예에 있어서는, 화소에 배치하는 MOSFET를 N채널형 트랜지스터를 전제로 하여 설명해 왔지만, P채널형 트랜지스터로 치환해도 그 구조는 동일하다. 단, P채널형 트랜지스터의 경우에는, 소스·드레인 영역(6a, 6b) 및 용량 전극부(6c)는 P형 불순물이 반도체층에 고농도로 도입되고, 채널 영역(5a)에는 그들보다도 N형 불순물이 저농도로 도입되며, 콘택트 영역(5b)에는 채널 영역(5s)보다도 N형 불순물이 고농도로 도입되게 된다.
다음으로, 앞서 연장한 축적 용량(보존 용량)에 대해서 설명한다.
도 3에서 도시하는 바와 같이, 드레인 영역(6a)은 보존 용량을 형성하기 위해, 전단의 주사선(4)(게이트 전극(4)과 전기적으로 접속된 배선층으로, 도 1의 배선층(11) 바로 아래에서 배선층(11)과 겹쳐 동일 방향으로 배선된다. 주사선(4)과 동일층으로 형성할 수 있다.)의 바로 아래까지 연장되어, 용량 전극부(6c)를 구성하고 있다. 도 3에 있어서의 용량 전극부(6c)는 도 4에 있어서의 전단 주사선(4) 바로 아래에 위치한다. 전단 주사선이란 선택되어 선택 전위가 인가되는 주사선보다 이전에 선택 전위가 인가되는 주사선을 말한다. 즉, 전단 주사선은 현재의 주사선이 선택 전위에 있을 때, 비선택 전위가 인가되어 있다. 이 용량 전극부(6c)와 전단 주사선이 게이트 절연막과 동일층의 절연막(18)을 개재시켜 겹침으로써 보존 용량이 형성된다. 또한, 이 보존 용량은 주지와 같이, MOSFET를 개재시켜 데이터선(8)으로부터 화소 전극(14)에 기록된 전하를 주사선(4)에 비선택 전위가 공급되는 비선택 기간에 축적하는 것이다. 도 4에 도시되는 바와 같이, MOSFET의 게이트 전극도 겸하는 주사선(4)은 표시 화소 영역에 있어서 세로 방향(수직 방향)으로 연장되는 데이터선(8)과 교차하도록 가로 방향(수평 방향)으로 연재하고, 이웃 열의 후단의 화소의 MOSFET의 드레인 영역(6a)이 왼쪽 열의 전단의 화소행인 주사선(4)의 바로 아래로 연장되어, 그곳에서 용량을 형성하고 있다.
다음으로, 본 발명의 특징이기도 한 채널 영역(5a)에 대한 전위 인가에 대해서 설명한다.
본 실시예에 있어서는, 도 2 및 도 3에 도시되는 바와 같이, P형 불순물이 저농도로 도입된 상기 채널 영역(5a)을 고정 전위에 전기적으로 접속시키기 위해, P형 불순물이 도입된 고불순물 농도의 P형 확산층으로 이루어지는 채널 콘택트 영역(5b)이 단결정 실리콘층의 활성 영역(30)에 형성된다. 이 채널 콘택트 영역(5b)은 채널 영역(5a)에 접하여 형성되는 영역이다. 앞서 설명한 바와 같이, 콘택트 영역(5b)은 절연막(7)에 형성된 콘택트 홀(VIA 홀이라고도 한다)(7a), 제1층의 알루미늄층으로 이루어지는 제 1 중계 배선(9b), 절연막(10)에 형성된 콘택트 홀(VIA 홀이라고도 한다)(16b)을 개재시켜, 도 1 및 도 2에 도시되는 차광층(11)에 전기적으로 접속된다.
즉, 차광층(11)은 제2층의 알루미늄층으로 이루어지며, 이것이 제1층의 알루미늄층으로 이루어지는 제 1 중계 배선(9b)에, 절연막(10)에 형성된 VIA 홀(16b)을 개재시켜 접속되며, 더욱이 제1층의 알루미늄층으로 이루어지는 제 1 중계 배선(9b)의 일부가 상기 절연막(6)에 형성된 콘택트 홀(7a)에서 상기 채널 콘택트 영역(5b)에 전기적으로 접속되어 있다. 본 실시예에 있어서는, MOSFET가 N채널형 트랜지스터이기 때문에, 이 차광층(11)에는 표시 화소 영역의 주변부에 위치하는 전원 배선으로부터 전원 전압의 저전위 측(특히 접지 전위가 바람직하다) 혹은 데이터선(8)이나 주사선(4)에 공급되는 전압의 최저 전위 이하의 전위가 공급된다.
따라서, 차광층(11)의 전위가 N채널 MOSFET의 P형 채널 영역(5a)에 공급되어, 채널 영역(5a)의 전위를 안정화시킬 수 있다. 즉, MOSFET가 온일 때에 과잉 전류가 흐르거나 하면, 콘택트 영역(5b)으로부터 차광층(11)에서 방전되어 MOSFET를 보호한다. 또, MOSFET가 오프일 때에 소스·드레인 사이에 생긴 전위차로 채널 영역에 잉여 전하(캐리어)가 발생해도, 그것은 차광층(11)에 추출할 수 있다. 따라서, MOSFET의 채널 영역의 전위는 늘 안정화할 수 있으며, MOSFET의 파괴를 야기하는 잉여 전하를 축적하지 않도록 할 수 있기 때문에, N채널 MOSFET의 내전압을 올림과 동시에 전류 특성을 안정화시켜, 그 특성을 향상시킬 수 있다. 또, MOSFET의 소스·드레인·채널을 형성하는 반도체층을 화소 영역을 연재하여 배치되는 차광층에 접속함으로써, 트랜지스터의 동작에 있어서 발생한 열을 차광층을 개재시켜 방열할 수도 있다. 특히, 본 실시예와 같이, 반도체층이 단결정 실리콘층인 경우에는, 전하 이동도가 높아 반도체층에서 열 발생하기 쉬워지지만, 본 실시예에 의하면, 그 열을 방열하고, 기판 상에 형성된 소자가 고열에 노출되어, 오동작하지 않도록 할 수도 있다.
여기서, 이상에 설명한 본 실시예의 전기 광학 장치용 기판(액정 패널용 기판)과 대향 기판을 액정층을 개재하여 대향시켜 구성되는 액정 패널의 표시 화소부의 회로 구성을 설명한다. 도 5는 액정 패널의 표시 화소부에 있어서의 열 방향으로 인접하는 2화소를 나타내는 등가 회로도를 도시한다.
액티브 매트릭스형 액정 표시 장치에 있어서의 액정 패널은 주사선(4)(Xn-2, Xn-1, Xn:n은 선택되는 순서를 나타내는 정수)과 화상 신호선(8)(Yn-1, Yn)이 매트릭스 평면 상에 배치되며, 이 평면 상의 교차점 근방에는 MOSFET(TFT)가 각각 배치된다. MOSFET의 소스(6b)는 데이터선(8)에 콘택트 홀(15b)을 개재시켜 전기적으로 접속되고, 게이트 전극은 주사선(4)에 전기적으로 접속되어 있으며, 드레인(6a)은화소 전극(14)과 용량 전극부(6c)에 전기적으로 접속된다. 화소 전극(14)은 대향 기판의 내면에 배치된 대향 전극(112)과 액정층을 끼고 대향하며, 양전극 사이의 액정을 극성 반전 구동한다. 대향 전극(112)에는 극성 반전 구동의 기준 전위가 되는 공통 전위(VLC)가 인가되며, 화소 전극(14)과 대향 전극(112)과는 액정층을 유전체로 하는 액정 용량(CLC)을 구성한다. 또, 용량 전극부(6c)는 전단의 주사 신호선(4)(Xn의 화소의 MOSFET에 있어서의 전단 주사선은 Xn-1) 사이에 보존 용량(축적 용량)(Cs)을 구성한다. 즉, 1화소는 트랜지스터와 그에 접속된 액정 용량과 보존 용량에 의해 구성된다.
MOSFET의 채널 영역(5a)은 이 MOSFET를 구동하는 주사선과 평행인 방향으로 배치되는 차광층(11)에 전기적으로 접속된다. 즉, 주사선(4)(Xn)에 게이트가 접속된 MOSFET의 채널 영역(5a)은 이에 인접하는 차광층(11)에 전기적으로 접속되며, 채널 영역(5a)에 대해 콘택트 영역(5b)을 개재시켜 고정 전위를 제공하고 있다. 다른 표현을 하면, 채널 영역(5a)으로부터 콘택트 영역(5b)을 개재시켜, 채널 영역(5a)에 존재하는 잉여 캐리어를 차광층(11)에 추출함으로써 기판 부유 효과를 억제하고 있다.
다음으로, 도 6의 구동 타이밍 챠트에 근거하여 액정 패널 구동과 MOSFET의 채널 영역으로의 고정 전위 인가에 대해서 설명한다.
VG는 주사선(4)에 인가되는 주사 신호 파형이다. 주사 신호는 수직 주사 기간마다 도래하는 선택 기간(T1)에 선택 전위(VG1)가 되어, 본 실시예의 N채널형 MOSFET를 온시킨다. 그 후, 비선택 기간(T2)이 되어 저전위의 비선택 전위(VG2)가되어, MOSFET를 오프시킨다. 또한, 순차 구동이기 때문에, 선택 기간(T1) 직후로부터 다음 단의 주사선(4)에 선택 전위가 인가되어, 이것이 순차 반복된다. VID는 데이터선(8)에 인가되는 화상 신호의 전위 파형이다. Vc는 화상 신호(VID)의 중심전위를 나타낸다. 화상 신호(VID)는 수직 주사 기간(프레임 또는 필드)마다 중심전위(Vc)에 대해 극성을 반전시킨 전위 파형이 된다. Vp는 화상 신호선(8)에 있어서의 화상 신호(VID)가 본 실시예의 N채널형 MOSFET를 개재시켜 화소 전극(14)에 인가되어 이루어지는 화소 전극 전위이다. VLC는 대향 전극(112)에 인가되는 공통 전위이다. 공통 전위(VLC)는 화소 전극 전위(Vp)가 극성 반전하는 전위 파형이 거의 양음으로 대칭되는 전위에 설정됨으로써, 액정층에 인가되는 전압이 한쪽 극성으로 편향되지 않도록 하여 교류 구동함으로써, 액정 열화를 방지하고 있다.
또한, ΔV는 N채널형 MOSFET의 기생 용량에 근거하는 화소 전극 전위(Vp)의 전압 열화분을 나타내고 있다. 선택 기간(T1) 종료 시에는, N채널형 MOSFET의 채널 영역(5a)에는 전하가 축적하고, 드레인 영역(6a)과 게이트 전극(주사선)(4) 사이의 기생 용량에 전하가 축적한다. 이 전하는 비선택 기간(T2)이 되어 게이트 전극이 비선택 전위로 내려감으로써, 드레인 측으로 흘러 화소 전극(14)에 인가되며, 선택 기간(T1) 중에 데이터선(8)과 동등 레벨까지 충전했던 화소 전극 전위(Vp)를 ΔV만큼 강하시켜, 액정층으로의 인가 전압을 내려버린다. 따라서, VLC를 움직여 화소 전극 전위(Vp)가 양음 대칭 파형이 되도록 하고 있다. 그러나, 모처럼 기록한 전압을 충분히 살리지 않고, 또한 VLC 조정은 어렵기 때문에, ΔV를 가능한 한 작게 하는 것이 표시 품질을 향상하기 위해서는 바람직하며, 그를 위해서는, 채널에 축적하는 잉여 캐리어를 적게 해야만 한다. 그렇지만, 본 발명에서는, 채널 영역으로부터 잉여 캐리어를 추출할 수 있다. 특히, 본 발명과 같이, MOSFET가 전하 이동도가 높은 단결정 실리콘의 채널 영역인 경우는 MOSFET를 오프로 했을 때에 잉여 캐리어가 남기 쉽기 때문에, 본 발명의 구성을 채용함으로써, 표시 품질도 향상시킬 수 있다.
본 실시예에 있어서는 N채널형 MOSFET이기 때문에, 채널 영역(5a)에는 화상 신호(VID)가 채널 영역을 전달됨으로써 전자(음 전하)에 의한 전류가 흐른다. 따라서, 채널 영역(5a)에 전기적으로 접속되는 차광층(11)의 전위는 화상 신호(VID)의 최저 전위보다 낮은 전위로 한다. 예를 들면, 비선택 전위(VG2)를 차광층(11) 전위로서 사용하면, 이 전위는 화상 신호(VID)의 최저 전위보다도 낮은 전위로, 또한 액정 패널 내의 전원 전위를 겸용할 수 있기 때문에 바람직하다. 또, 차광층(11)의 전위는 비선택 전위(VG2)보다 낮아도 상관 없다. 더욱이, 차광층(11)(및 비선택 전위(VG2))의 전위를 접지 전위(GND)라 하면, 그 전위는 안정되기 때문에, 채널 영역의 전위를 보다 한층 안정화할 수 있다. 이렇게, 차광층(11) 전위는, 적어도 화상 신호(VID)의 전위 이하인 것이 필요하다.
또, 본 실시예에 있어서는, 각 화소의 보존 용량(Cs)은 용량 전극부(6c)와 전단 주사선(4)을 절연막을 개재시켜 구성했었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 보존 용량(Cs)은 용량 전극부(6c)를 후단 주사선(4)의 바로 아래로 연장하고, 후단 주사선(4)과의 18 절연막을 개재시킨 대향에 의해 구성해도 된다. 또, 화소 영역 내에 주사선(4)과 나란히 주사선(4)과 동일층에 의해 용량선을 형성하고, 그 용량선에 도 6에 있어서의 VLC의 전위를 인가하여, 용량선과 용량 전극부(6c)와의 절연막(18)을 개재시킨 대향에 의해 용량을 구성해도 된다. 또, 용량 전극(6c)을 용량 전극으로 하는 것이 아니라, 드레인 영역(6a)을 다른 층의 전극에 접속하여, 그 전극과 주사선이나 용량선과의 절연막을 개재시킨 대향에 의해 용량을 구성해도 상관 없다. 또한, 용량의 전극을 반도체층보다도 상층에서 구성할 경우에는, 이 전극을 차광층(11)과 층간 절연막을 개재시켜 대향시켜 용량을 구성할 수도 있다. 이러한 어느 경우라도, 본 발명의 작용 효과는 동일하게 얻을 수 있다.
또, 본 실시예에서는, N채널형 MOSFET를 사용하여 설명하고 있지만, P채널형 MOSFET(TFT)로 치환해도, N채널형 MOSFET의 경우와 완전히 동일한 회로·구조·패턴이 되어, 동일한 작용 효과를 얻을 수 있다. 단, 도 6의 각종 신호 전위는 고저가 완전히 반대로 되어, 도면 위쪽이 저전위, 아래쪽이 고전위가 된다. 따라서, 차광층(11)에 인가되는 비선택 전위(VG2)는 화상 신호(VID)의 최고 전위 이상의 고전위에 있어서, 이의 양호한 접지 전위로 함으로써, P채널형 MOSFET의 채널 영역(5a)에 대해 화상 신호(VID)보다 고전위를 인가할 수 있다. 그것에 의해, 정공(양 전하)에 의한 전류가 흐르는 P채널형 MOSFET의 채널 영역(5a)에서의 잉여 캐리어를 추출, 채널 전위를 안정화할 수 있다.
또, 이 차광층(11)은 MOSFET의 채널 영역(5a)을 적어도 덮어 차광하도록 배치되며, 채널 영역(5a)에서의 광 리크 전류를 억제할 수 있다. 더욱이, 차광층(11)은 채널 영역(5a)과 동일 도전형 채널 콘택트 영역(5b)도 차광함으로써, 채널 콘택트 영역(5b)에서의 광 리크 전류도 억제하고 있다. 또, 차광층(11)은 주사선(4)과 겹치도록 배치되어 있으며, 액정 패널의 개구율을 손상하는 일이 없도록 되어 있다.
이상, 본 실시예에 의하면, 투명한 화소 전극에 데이터선으로부터의 화상 신호를 공급하는 MOSFET는 그 위쪽에 형성하는 차광층을 이용하여 채널 영역에 전위를 줄 수 있다. 채널 영역에 주는 전위는 MOSFET의 전도형에 의해 각각 정하면 된다. 또, 채널 영역에 전위를 공급하는 배선으로서 주사선과 겹치는 차광층을 사용함으로써 화소부의 개구율이 큰 액정 표시 패널용 기판을 공급할 수 있다.
또한, 앞서 설명한 바와 같이, 상기 설명은 N채널 MOSFET의 경우에 대해서이지만, 각 영역의 전도형이 다른 P채널 MOSFET를 사용해도 된다. 그 경우, 채널 영역·채널 콘택트 영역과 소스·드레인 영역의 도전형은 상기 실시예와는 역도전형이 된다. 이 경우, 차광층(11)에는 전원 전압의 고전위 측 전위 혹은 데이터선(8)이나 주사선(4)에 공급되는 전압의 최고 전위 이상의 전위가 공급되어, N형 채널 영역의 전위를 안정화할 수 있다.
(제 2 실시예)
다음으로, 본 발명을 적용한 전기 광학 장치용 기판의 일례인 액정 패널용 기판에 있어서, 제 1 실시예의 구성에 대해 차광층(20)을 더 추가한 실시예를 설명한다. 또한, 본 실시예에 있어서의 제 1 실시예와 동일한 부호는 특별히 설명하지 않는 한, 동일 공정에서 형성되는 층 혹은 동일 기능을 갖는 부재를 의미한다. 또, 본 실시예에 있어서는, 제 1 실시예와 마찬가지로, 전기 광학 장치용 기판을 절연물 상에 반도체층을 형성한 SOI 기판을 사용한 구성에 근거하여 설명한다.
도 7은 본 실시예의 액정 패널용 기판의 화소부에 있어서의 단면을 도시하는 단면도이다. 또, 도 8은 본 실시예의 액정 패널용 기판의 화소부에 있어서의 제 1 차광층과 반도체층(단결정 실리콘층)의 레이아웃을 도시하는 평면도이다. 본 실시예에 있어서는, 액정 패널용 기판의 화소부에 있어서의 각 층의 레이아웃을 도시하는 평면도 및 액정 패널용 기판의 화소부에 있어서의 반도체층(단결정 실리콘층),다결정 실리콘층 및 제1층의 알루미늄층의 레이아웃을 도시하는 평면도는 제 1 실시예에 있어서의 도 1 및 도 4와 실질적으로 동일하다. 본 실시예의 도 7 및 도 8은 제 1 실시예에 있어서의 도 2 및 도 3에 대응하는 도면이다. 따라서, 도 7의 단면도는 각 평면도의 X-X'를 연결한 선에 있어서의 단면을 도시하는 도면이 된다.
본 실시예에 있어서는, 도 7에 도시하는 바와 같이, 매입 절연막(2)에 Mo, Cr, Ta 등으로부터 선택된 고융점 금속 등으로 이루어지는 매입 차광층(제 1 차광층)(20)이 형성되어 있다. 이 매입 차광층(20)은 주지의 SOI 기판의 제조 방법을 사용하여, 지지 기판(1) 상에 단결정 실리콘층으로 이루어지는 활성 영역(30)을 접합시키는 공정 전에, 지지 기판(1) 상에 미리 형성되는 것이다. 따라서, 상기 접합 공정 전에 매입 차광층(20)을 패터닝해도 되며, 활성 영역(30)을 접합시킨 후, 단결정 실리콘층에 필드 산화막(3)을 형성하는 소자 분리 공정 시에 패터닝해도 된다. 이 차광층(20)에도 표시 화소부의 주변 영역에서 소정 전위가 주어진다. 바람직하게는 차광층(11)과 동일 전위를 인가하는 것이 MOSFET의 동작 안정화를 위해서는 좋다. 또한, 절연막(2)에 콘택트 홀을 형성할 수 있는 경우는 MOSFET의 채널 영역(5a)으로부터 연재한 콘택트 영역(5b)과 매입 차광층(20)을 전기적으로 접속하여, 매입 차광층(20)으로부터 채널 영역에 상기 전위를 인가해도 된다.
도 8에 도시하는 바와 같이, 매입 차광층(20)은 단결정 실리콘층에 형성되는 활성 영역(30)의 기판 측에 형성되며, 활성 영역(30)의 영역을 모두 덮어 차광하도록 형성된다. 소자 분리 공정 이후의 MOSFET로부터 화소 전극까지의 구조는 상술한 제 1 실시예와 완전히 동일하다.
본 실시예에 의하면, 제 1 실시예와 마찬가지로, 화소 전극에 데이터선으로부터의 화상 신호를 공급하는 MOSFET는 그 위쪽에 형성하는 차광층을 이용하여 채널 영역에 전위를 줄 수 있기 때문에, 채널 영역의 전위를 안정화할 수 있을 뿐만 아니라, 제 1 차광층에 의해 액정 패널용 기판의 이면(도면에서의 아래쪽)으로부터의 반사광이나 외광 등이 활성 영역(30)에 들어가는 것을 방지할 수 있다. 또한, 본 실시예에 있어서도, 제 1 실시예와 마찬가지로, N채널형 MOSFET가 아니라, P채널형 MOSFET로 해도 되는 것은 말할 필요도 없다. 그 경우, 제 1 실시예와 마찬가지로, N채널형으로 할지 P채널형으로 할지에서 차광층(11, 20)에 인가하는 전위도 변한다.
더욱이, 차광층(20)은 보존 용량의 전극으로서 사용해도 된다. 그 경우, 반도체층의 용량 전극부(6c)와 차광층(20)과의 절연막(2)을 개재한 대향에 의해 구성할 수 있다.
(본 발명의 전기 광학 장치의 실시예)
본 발명의 전기 광학 장치용 기판을 사용하여 작성된 전기 광학 장치의 일례인 액정 패널의 구성을 도면을 사용하여 설명한다.
도 9는 상기 제 1 및 제 2 실시예를 적용한 투과형 액정 패널용 기판의 전체 평면 레이아웃도를 도시한다. 또한, 이 도면은 이해를 용이하게 하기 위해 설명에 불필요한 개소는 생략하고 있으며, 모델적으로 묘사하고 있다.
도 9에 도시하는 바와 같이, 투명 기판(101)(도 2, 도 7의 기판(1)에 상당) 상에는 표시 화소 영역(102)이 있으며, 화소 전극(103)(도 1의 화소 전극(14)에 상당)이 매트릭스 형상으로 배치되어 있다. 또, 투명 기판(101) 상의 표시 화소 영역(102) 주변에는, 표시 신호를 처리하는 주변 구동 회로(104, 105)가 형성되어 있다. 주사선 구동 회로(104)는 주사선을 순차 주사하여 선택 전위(VG1), 비선택 전위(VG2)를 인가한다. 데이터선 구동 회로(105)는 데이터선에 화상 데이터에 따른 화상 신호를 공급한다. 또, 패드 영역(108)을 개재시켜 외부로부터 입력되는 화상 데이터를 넣는 입력 회로(106)나, 이들 회로를 제어하는 타이밍 제어 회로(107) 등의 회로도 투명 기판(101) 상에 설치되어 있으며, 이들 회로는 모두 각 화소마다 배치한 상기 MOSFET와 동일 공정 또는 다른 공정에서 형성되는 MOSFET를 능동 소자 혹은 스위칭 소자로 하여, 이것에 저항이나 용량 등의 부하 소자를 조합시킴으로써 구성되어 있다. 113은 실재의 형성 영역을 나타낸다. 이 영역에 실재가 형성되어 본 발명의 액정 패널용 기판과 대향 기판이 접착된다.
또한, 제 1 및 제 2 실시예에서 설명한 차광층(11)은 상기 주변 회로(주사선 구동 회로(104), 데이터선 구동 회로(105), 타이밍 제어 회로(107), 입력 회로(106))에 있어서 형성되는 배선층과 동일층인 알루미늄 배선층으로 형성되는 것으로, 차광층(11)에는 주변 회로 영역에서 상술한 바와 같은 소정 전위가 공급된다. 또, 차광층(20)에도 주변 회로 영역에서 상술한 바와 같은 소정 전위가 공급되며, 이 차광층(20)은 주변 회로 영역에 있어서는 MOSFET의 차광뿐만 아니라, 회로 소자끼리나 전원선과 회로 소자를 접속하는 배선층으로서도 사용할 수 있다.
도 10은 도 9에 도시한 액정 패널의 Y-Y′선에서의 단면도이다. 도 10에 도시하는 바와 같이 액정 패널은 표시 화소와 구동 회로를 형성한 기판(SOI 기판)(110)과, 공통 전위(VLC)가 인가되는 투명 도전막(ITO)으로 이루어지는 대향 전극(112)을 갖는 투명 기판(대향 기판)(111)이 일정 간격을 두고 배치되며, 주변을 실재(113) 봉지된 갭 내에 주지의 TN(Twisted Nematic)형 액정(114), 전압 무인가 상태에서 액정 분자가 거의 수직으로 배향된 수직 배향(Homeotropic)형 액정, 전압 무인가 상태에서 액정 분자가 꼬이지 않고서 거의 수평 배향된 수평 배향(Homogeneous)형 액정, 강유전형 액정 혹은 고분자 분산형 액정 등의 액정 등이 충전되어 액정 패널(120)로서 구성되어 있다. 또한, 외부로부터 신호를 입력할 수 있도록, 패드 영역(108)은 상기 실재(113)의 바깥 측에 오도록 실재를 설치하는 위치가 설정되어 있다.
다음으로, 본 실시예의 액정 패널용 기판에 있어서, 기판의 주변 영역에 형성되는 상기 주변 회로(주사선 구동 회로(104), 데이터선 구동 회로(105), 타이밍 제어 회로(107), 입력 회로(106) 등)에 있어서, 앞서 설명한 실시예와 마찬가지로, 주변 회로의 MOSFET의 채널 영역을 MOSFET를 차광하는 차광층에 대해 전기적으로접속하는 실시예에 대해서 설명한다.
도 11은 주변 회로를 구성하는 상보형 인버터의 평면 레이아웃도를 도시한다. 상보형 인버터는 P채널형 MOSFET(TFT)와 N채널형 MOSFET(TFT)로 이루어진다. 도 11에 있어서, 210은 제1층의 알루미늄층으로 이루어지는 고전원 전위(VDD)를 공급하는 제 1 전원선이고, 220은 제1층의 알루미늄층으로 이루어지는 저전원 전위(VSS)를 공급하는 제 2 전원선이다. 230은 제1층의 알루미늄층으로 이루어지는 입력 배선, 240은 제1층의 알루미늄층으로 이루어지는 출력 배선이다. 215는 P채널형 MOSFET의 게이트 전극, 225는 N채널형 MOSFET의 게이트 전극이며, 2개의 게이트 전극은 동일층으로 연결되어 있으며, 제 1 층간 절연막에 형성되는 콘택트 홀(231)을 개재시켜 상층의 제1층의 알루미늄층의 입력 배선(230)과 접속되어 있다.
기판 상에는, 반도체층(단결정 실리콘층)의 활성 영역(30)은 2개소(점선으로 각각 둘러싸인 영역)에 아일랜드 형상으로 분리 배치되어 있으며, 게이트 전극(215)의 바로 아래에 게이트 절연막을 개재시켜 위치하는 활성 영역(30)에는 N형 불순물이 저농도로 도입된 N형 채널 영역이 형성되며, 채널 영역을 끼고 대향하는 양측의 활성 영역(30)에는 P형 불순물이 채널보다 고농도로 도입된 소스·드레인 영역이 형성된다. 소스 영역은 제 1 층간 절연막에 형성된 콘택트 홀(213)을 개재시켜 제 1 전원선(210)에 접속되며, 드레인 영역은 제 1 층간 절연막에 형성된 콘택트 홀(241)을 개재시켜 출력 배선(240)에 접속되어 있다.
한편, N채널형 MOSFET는 게이트 전극(215)의 바로 아래에 게이트 절연막을개재시켜 위치하는 활성 영역(30)에는 P형 불순물이 저농도로 도입된 P형 채널 영역이 형성되며, 채널 영역을 끼고 대향하는 양측의 활성 영역(30)에는 N형 불순물이 채널보다 고농도로 도입된 소스·드레인 영역이 형성된다. 소스 영역은 제 1 층간 절연막에 형성된 콘택트 홀(223)을 개재시켜 제 2 전원선(220)에 접속되며, 드레인 영역은 제 1 층간 절연막에 형성된 콘택트 홀(242)을 개재시켜 출력 배선(240)에 접속되어 있다.
더욱이, P채널형 MOSFET의 채널 영역은 도면 중 오른쪽 방향으로 연재되어 콘택트 영역을 형성하고, 그 콘택트 영역은 제 1 층간 절연막에 형성된 콘택트 홀(219)을 개재시켜 제1층의 알루미늄층으로 이루어지는 중계 배선(250)에 접속되며, 이 중계 배선(250)은 또한 제 2 층간 절연막에 형성된 콘택트 홀(251)을 개재시켜 차광층(점선으로 둘러싸인 영역)(212)에 접속된다. 또, N채널형 MOSFET의 채널 영역은 도면 중 오른쪽 방향으로 연재되어 콘택트 영역을 형성하고, 그 콘택트 영역은 제 1 층간 절연막에 형성된 콘택트 홀(229)을 개재시켜 제1층의 알루미늄층으로 이루어지는 중계 배선(260)에 접속되며, 이 중계 배선(260)은 또한 제 2 층간 절연막에 형성된 콘택트 홀(261)을 개재시켜 차광층(점선으로 둘러싸인 영역)(222)에 접속된다. 차광층(212, 222)은 각각 제2층의 알루미늄층으로 형성되어 있으며, 서로 분리되어 있다. 또, 차광층(212)은 제 2 층간 절연막에 형성된 콘택트 홀(211)을 개재시켜 하층의 제 1 전원선(210)에 접속되어, 고전원 전위(VDD)가 주어져 있다. 한편, 차광층(222)은 제 2 층간 절연막에 형성된 콘택트 홀(221)을 개재시켜 하층의 제 2 전원선(220)에 접속되어, 저전원 전위(VSS)가 주어져 있다. 이 고전원 전위(VDD)와 저전원 전위(VSS)의 한쪽은 접지 전위(GND)로 하는 것이 바람직하며, 화소 영역에서 각 화소의 스위칭 트랜지스터를 N채널형 MOSFET로 할 경우에는, 앞서 서술한 바와 같이, 화소 영역의 차광층(11)과 주변 회로의 N채널형 MOSFET를 차광하는 차광층(212)에 인가되는 저전원 전위(VSS)를 접지 전위(GND)로 하는 것이 액정 패널 내의 보다 많은 MOSFET의 채널을 안정화할 수 있어 바람직하다. 한편, 화소 영역에서 각 화소의 스위칭 트랜지스터를 P채널형 MOSFET로 할 경우에는, 앞서 서술한 바와 같이, 화소 영역의 차광층(11)과 주변 회로의 P채널형 MOSFET를 차광하는 차광층(222)에 인가되는 고전원 전위(VDD)를 접지 전위(GND)로 하는 것이 액정 패널 내의 보다 많은 MOSFET의 채널을 안정화할 수 있어 바람직하다.
이렇게, 주변 회로를 구성하는 MOSFET는 P형 MOSFET와 N형 MOSFET 사이에서 분리된 각각의 차광층(212, 222)을 갖고, 그 차광층에는 각각의 MOSFET의 소스에 접속되는 전원 전위가 공급되도록 함으로써, 각각의 MOSFET의 채널 영역에 전위를 공급하여, 채널 영역의 전위를 안정화할 수 있다. 또, P형 채널 영역에서 고전원 전위로, N형 채널 영역에서 저전원 전위로, 채널 영역에 생긴 잉여 캐리어를 추출하여, MOSFET에서의 내압 열화를 방지하여 신뢰성을 향상할 수 있다.
또한, 차광층(212)은 P채널형 MOSFET 및 콘택트 영역을 차광하고, 차광층(222)은 N채널형 MOSFET 및 콘택트 영역을 차광하여, MOSFET에서의 광 리크 전류를 방지할 수 있다. 또, 제 2 실시예와 같이, MOSFET 하에 차광층(20)을 형성해도 된다. 이 차광층(20)도 상층의 차광층(212, 222)과 마찬가지로, 각각의 MOSFET와 평면적으로 겹치도록 또한 서로 분리하여 형성되며, P채널형 MOSFET의 경우는 고전위, N채널형 MOSFET의 경우는 저전위가 인가되는 것이 바람직하다. 특히, 매입 차광층(20)은 대응하는 상층의 차광층(212, 222)과 각각 동일 전원 전위에 접속되는 것이 각각의 MOSFET 동작의 안정화를 위해서는 바람직하다.
또한, 상층의 차광층을 형성하는 제2층의 알루미늄층이나 매입 차광층은 화소 영역에서의 차광층과 동일층으로 형성할 수 있다. 또, 이들 차광층에 사용되는 도전층은 주변 회로 영역에 있어서는 차광층뿐만 아니라, 배선층으로서도 사용할 수 있다.
(본 발명의 액정 패널을 라이트 밸브에 사용한 투사형 표시 장치의 설명)
도 12 및 도 13은 본 발명의 전기 광학 장치의 일례인 액정 패널을 라이트 밸브에 사용한 투사형 표시 장치의 광학 구성을 도시하는 도면이다.
도 12는 투명 도전막을 화소 전극으로 하는 본 발명의 액정 패널을 사용한 투사형 표시 장치의 요부를 도시하는 개략 구성도이다. 도면 중, 410은 광원, 413, 414는 다이클로익 미러, 415, 416, 417은 반사 미러, 418, 419, 420은 릴레이 렌즈, 422, 423, 424는 액정 라이트 밸브, 425는 클로스 다이클로익 프리즘, 426은 투사 렌즈를 나타낸다. 청색광·녹색광 반사의 다이클로익 미러(413)는 광원(410)으로부터의 백색 광속 중 적색광을 투과시킴과 동시에, 청색광과 녹색광을 반사한다. 투과한 적색광은 반사 미러(417)에서 반사되어, 적색광용 액정 라이트 밸브(422)에 입사된다. 한편, 다이클로익 미러(413)에서 반사된 색광 중 녹색광은 녹색광 반사의 다이클로익 미러(414)에 의해 반사되어, 녹색광용 액정 라이트밸브(423)에 입사된다. 한편, 청색광은 제 2 다이클로익 미러(414)도 투과한다. 청색광에 대해서는, 입사 렌즈(418), 릴레이 렌즈(419), 출사 렌즈(420)를 포함하는 릴레이 렌즈계로 이루어지는 도광 수단(421)이 설치되며, 이것을 개재시켜 청색광이 청색광용 액정 라이트 밸브(424)에 입사된다. 각 라이트 밸브에 의해 변조된 3개의 색광은 클로즈 다이클로익 프리즘(425)에 입사되고, 각 색광이 합성되어, 컬러 화상을 나타내는 광이 형성된다. 합성된 광은 투사 광학계인 투사 렌즈(426)에 의해 스크린(427) 상에 투사되어, 화상이 확대되어 표시된다.
도 13은 반사 전극을 화소 전극으로 하는 본 발명의 액정 패널을 사용한 투사형 표시 장치 요부의 개략 구성도이다. 광원(110), 인티그레이터 렌즈(120), 편광 변환 소자(130)로 개략 구성되는 편광 조명 장치(100), 편광 조명 장치(100)로부터 출사된 S편광 광속을 S편광 광속 반사면(201)에 의해 반사시키는 편광 빔 스플리터(200), 편광 빔 스플리터(200)의 S편광 반사면(201)으로부터 반사된 광 중, 청색광(B)의 성분을 분리하는 다이클로익 미러(412), 분리된 청색광(B)을 청색광을 변조하는 반사형 액정 라이트 밸브(300B), 청색광이 분리된 후의 광속 중 적색광(R) 성분을 반사시켜 분리하는 다이클로익 미러(413), 분리된 적색광(R)을 변조하는 반사형 액정 라이트 밸브(300R), 다이클로익 미러(413)를 투과하는 나머지 녹색광(G)을 변조하는 반사형 액정 라이트 밸브(300G), 3개의 반사형 액정 라이트 밸브(300R, 300G, 300B)에서 변조된 광을 다이클로익 미러(412, 413), 편광 빔 스플리터(200)에서 합성하여, 이 합성 광을 스크린(600)에 투사하는 투사 렌즈로 이루어지는 투사 광학계(500)로 구성되어 있다. 상기 3개의 반사형 액정 라이트밸브(300R, 300G, 300B)에는 각각 상술한 액정 패널이 사용되고 있다.
어느 투사형 표시 장치의 구성예에 있어서도, 액정 패널의 각 화소에는 트랜지스터의 채널 전위를 안정화할 수 있는 보호 구조를 갖고 있기 때문에, 고성능이고 고내압의 액티브 매트릭스형 액정 패널을 사용하여 표시할 수 있다.
(본 발명의 액정 패널을 표시 장치에 사용한 전자기기의 설명)
도 14는 본 발명의 전기 광학 장치의 일례인 액정 패널을 표시 장치에 사용한 전자기기의 개관도를 도시한다. 도 14a는 휴대 전화(1000)의 표시부(1001)에 본 발명의 액정 패널을 사용한 예를 도시한다. 도 14b는 손목 시계형 기기(1100)의 표시부(1101)에 본 발명의 액정 패널을 사용한 예를 도시한다. 도 14c는 컴퓨터(1200)의 표시부(1206)에 본 발명의 액정 패널을 사용한 예를 도시한다. 1204는 본체, 1202는 키보드 등의 입력부를 나타낸다.
어느 전자기기의 구성예에 있어서도, 액정 패널의 각 화소에는 트랜지스터 채널의 잉여 캐리어를 추출할 수 있는 보호 구조를 갖고 있기 때문에, 고성능이고 고내압의 액티브 매트릭스형 액정 패널을 사용하여 표시할 수 있다.
(본 발명의 변형예)
이상에 설명한 본 발명의 실시예는 이에 한정되는 것이 아니라, 본 발명의 취지를 바꾸지 않는 범위에서 각종 변경할 수 있다.
예를 들면, 화소의 스위칭 트랜지스터로서는, 상보형 박막 트랜지스터를 사용해도 된다. 각각 트랜지스터의 채널 영역을 도 11에 도시하는 바와 같이 서로 분리된 차광층에 각각 접속하도록 하여, 이상에 설명한 실시예를 채용함으로써 채널 영역의 전위를 안정화할 수 있다.
또, 상기 실시예에서는, 화소 전극(14)을 투명 도전막으로 한 투과형 액정 패널용 기판을 예로 하여 설명해 왔지만, 화소 전극(14)을 반사형 전극으로 하는 혹은 반사판을 기판의 내면 측 또는 외면 측에 배치하는 반사형 액정 패널에 대해 본 발명을 적용해도 상관 없다.
또, 단결정 실리콘층을 소스·드레인·채널로 하는 MOSFET(TFT)를 전제로 하여 설명했지만, 다결정 실리콘층 혹은 비정질 실리콘층을 소스·드레인·채널로 하는 박막 트랜지스터에 있어서, 채널 전위를 안정화시키기 위해 본 발명을 적용할 수 있기 때문에, 반도체층은 단결정 실리콘에 한정되는 것은 아니다. 또, 본 발명의 반도체층은 SOI 기술을 사용하여 기판 상에 형성하는 것이 아니라, CVD법 등에 의해 절연물 상에 다결정 실리콘이나 비정질 실리콘을 형성할 경우나 고상 성장법 등의 방법에 의해 절연물 상에 단결정 실리콘을 형성할 경우에 있어서도, 본 발명과 같이, 차광층을 개재시켜 그들 반도체층의 채널에 전위를 줄 수 있다.
또, 액정 패널을 전제로 실시예를 설명했지만, 액정 패널 이외의 전기 광학 장치에도 본 발명을 적용해도 된다. 예를 들면, 발광 폴리머를 사용한 전계 발광 (EL)이나, 플라즈마 디스플레이(PDO)나, 전계 방출 소자(FED) 등의 자발 광 소자의 각 화소를 스위칭하는 트랜지스터에 있어서, 본 발명을 적용할 수도 있다. 더욱이, 텍사스 인스트루먼트(Texas Instruments)사가 개발한 마이크로 미러 디바이스(DMD) 등과 같이 각 화소의 미러의 각도를 변경하는 미러 디바이스에 있어서도, 화소의 트랜지스터나 주변 구동 회로에 본 발명을 적용할 수도 있다.
더욱이, 상기 실시예에서는 투과형 액정 패널용 기판을 예로 하여 설명했지만, 이것은 절연물 상에 MOSFET를 배치하는 반도체 장치의 일례에 지나지 않는다. 본 발명은 이것에 용도를 한정하는 것이 아니라, 광학적인 정보를 판독하는 이미지 입력 디바이스나, 각종 집적 회로 등 각종 반도체 장치에도 적용할 수 있는 것은 분명하다. 그 때에 있어서도 반도체 장치에 있어서의 MOSFET는 상기 실시예와 같이 절연물 상에 설치되어, MOSFET를 덮도록 형성된 차광층과 MOSFET의 채널 영역을 전기적으로 접속함으로써, MOSFET의 채널 영역에 전위를 인가하여, 동작을 안정화하고, 내압 향상을 도모할 수 있다. 특히, 도 11에 도시한 구조는 절연물 상에 형성된 반도체층에 의해 채널 영역을 형성하는 MOSFET로 구성된 집적 회로 전반의 반도체 장치에 있어서 사용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 절연물 상에 형성된 MOSFET에 대해 그것을 차광하는 차광층을 이용하여 채널 영역에 전위를 줌으로써, MOSFET의 동작을 안정화시켜 MOSFET의 내압 열화를 억제할 수 있다. 특히, 본 발명을 표시 디바이스에 사용한 경우, 채널 영역에 전위를 공급하는 배선으로서 주사선과 겹치는 차광층을 사용함으로써 화소부의 개구율이 큰 표시 디바이스용 기판을 공급할 수 있다. 개구율을 크게 획득함으로써 동일한 밝기의 광원을 사용하면 보다 밝아지며, 종래품과 동일한 밝기로 하기 위해서는 소비 전력이 작은 광원을 사용할 수 있어, 고품위의 표시 디바이스를 작성할 수 있다.
본 발명은 절연물 상의 반도체층을 채널 영역으로 하는 트랜지스터의 채널 영역을 차광층의 도전층에 접속하는 구성에 의해, 트랜지스터 동작의 안정화, 내압 열화의 억제를 행할 수 있기 때문에, 반도체 장치 전반, 액정 패널 등의 전기 광학 장치 전반의 디바이스에 이용할 수 있다. 또, 이 디바이스는 투사형 표시 장치를 포함하는 각종 전자기기에 이용할 수 있다.

Claims (33)

  1. 절연물 상에 형성된 반도체층을 구비한 반도체 장치에 있어서,
    상기 반도체층에 적어도 채널 영역이 형성되는 트랜지스터와, 상기 트랜지스터를 차광하는 차광층을 갖고, 상기 차광층과 상기 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 N채널형 트랜지스터로, 상기 N채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 저전위측의 전원 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 트랜지스터는 N채널형 트랜지스터로, 상기 N채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 상기 N채널형 트랜지스터의 소스·드레인 영역의 한쪽에 인가되는 전위의 최저 전위 이하의 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 트랜지스터는 P채널형 트랜지스터로, 상기 P채널형 트랜지스터의 채널영역과 전기적으로 접속되는 상기 차광층에, 고전위측의 전원 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터는 P채널형 트랜지스터로, 상기 P채널형 트랜지스터의 채널 영역과 전기적으로 접속되는 상기 차광층에, 상기 P채널형 트랜지스터의 소스·드레인 영역의 한쪽에 인가되는 전위의 최고 전위 이상의 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 트랜지스터의 채널 영역의 반도체층은 연재되어 동일 도전형의 콘택트 영역을 형성하고, 상기 콘택트 영역과 상기 차광층이 전기적으로 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 콘택트 영역은 상기 채널 영역보다 고불순물 농도인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 차광층은 상기 트랜지스터의 위쪽을 덮도록 배치되는 것을 특징으로 하는 반도체 장치.
  9. 절연물 상에 형성된 반도체층을 구비한 반도체 장치에 있어서,
    상기 반도체층에 적어도 채널 영역이 형성되는 P채널형 트랜지스터 및 N채널형 트랜지스터와, 상기 P채널형 트랜지스터를 차광하는 제 1 차광층과, 상기 N채널형 트랜지스터를 차광하는 제 2 차광층을 갖고, 상기 제 1 차광층과 상기 제 2 차광층은 분리 배치되며,
    상기 제 1 차광층과 상기 P채널형 트랜지스터의 채널 영역을 전기적으로 접속하고, 상기 제 2 차광층과 상기 N채널형 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 차광층에 고전위측의 전원 전위를 공급하고, 상기 제 2 차광층에 저전위측의 전원 전위를 공급하는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 P채널형 트랜지스터 및 상기 N채널형 트랜지스터의 채널 영역의 반도체층은 각각 연재되어 동일 도전형의 콘택트 영역을 각각 형성하고, 상기 각 콘택트 영역과 상기 각 차광층이 전기적으로 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 P채널형 트랜지스터 및 상기 N채널형 트랜지스터는 전기 광학 장치의 구동 회로를 구성하여 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 기판 상에 매트릭스 형상으로 형성되는 복수의 화소 영역의 각 화소 영역마다 트랜지스터가 배치되는 전기 광학 장치용 기판에 있어서,
    상기 기판 상에 상기 트랜지스터의 채널 영역이 되는 반도체층이 형성되어 이루어지며, 상기 채널 영역이 되는 반도체층은 해당 트랜지스터를 차광하고 또한 소정의 전위가 인가된 차광층에 전기적으로 접속되어 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  14. 제 13 항에 있어서,
    상기 트랜지스터는 N채널형 트랜지스터로, 상기 차광층에는 상기 트랜지스터에 공급되는 화상 신호의 전위 이하의 전위가 인가되는 것을 특징으로 하는 전기 광학 장치용 기판.
  15. 제 13 항에 있어서,
    상기 트랜지스터는 P채널형 트랜지스터로, 상기 차광층에는 상기 트랜지스터에 공급되는 화상 신호의 전위 이상의 전위가 인가되는 것을 특징으로 하는 전기광학 장치용 기판.
  16. 제 13 항에 있어서,
    상기 트랜지스터는 N채널형 트랜지스터로, 상기 차광층에는 상기 N채널형 트랜지스터의 도통·비도통을 제어하는 주사 신호의 비선택 전위가 인가되는 것을 특징으로 하는 전기 광학 장치용 기판.
  17. 제 13 항에 있어서,
    상기 트랜지스터는 P채널형 트랜지스터로, 상기 차광층에는 상기 P채널형 트랜지스터의 도통·비도통을 제어하는 주사 신호의 비선택 전위가 인가되는 것을 특징으로 하는 전기 광학 장치용 기판.
  18. 제 13 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 트랜지스터의 채널 영역의 반도체층은 연재되어 동일 도전형의 콘택트 영역을 형성하고, 상기 콘택트 영역과 상기 차광층이 전기적으로 접속되는 것을 특징으로 하는 전기 광학 장치용 기판.
  19. 제 18 항에 있어서,
    상기 콘택트 영역은 상기 채널 영역보다 고불순물 농도인 것을 특징으로 하는 전기 광학 장치용 기판.
  20. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 차광층은 상기 트랜지스터의 도통·비도통을 제어하는 주사 신호가 인가되는 주사선의 위쪽에 평면적으로 겹치도록 배치되는 것을 특징으로 하는 전기 광학 장치용 기판.
  21. 제 20 항에 있어서,
    상기 트랜지스터의 채널 영역이 되는 반도체층의 상기 기판 측에는, 또다른 차광층이 평면적으로 겹치도록 배치되는 것을 특징으로 하는 전기 광학 장치용 기판.
  22. 제 13 항에 있어서,
    상기 화소 영역의 주변의 상기 기판 상에는 주변 회로를 배치하고, 상기 주변 회로를 구성하는 트랜지스터의 채널 영역이 되는 반도체층은, 해당 트랜지스터를 차광하는 차광층에 전기적으로 접속되는 것을 특징으로 하는 전기 광학 장치용 기판.
  23. 제 22 항에 있어서,
    상기 주변 회로는 P채널형 트랜지스터 및 N채널형 트랜지스터에 의해 구성되며, 상기 P채널형 트랜지스터를 차광하는 제 1 차광층과, 상기 N채널형 트랜지스터를 차광하는 제 2 차광층을 갖고, 상기 제 1 차광층과 상기 제 2 차광층은 분리 배치되며, 상기 제 1 차광층과 상기 P채널형 트랜지스터의 채널 영역을 전기적으로 접속하고, 상기 제 2 차광층과 상기 N채널형 트랜지스터의 채널 영역을 전기적으로 접속하여 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 화소 영역의 차광층과 상기 주변 회로의 차광층은 동일층으로 형성되어 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 화소 영역의 차광층은 상기 주변 회로의 배선층과 동일층으로 형성되어 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  26. 제 23 항에 있어서,
    상기 화소 영역의 트랜지스터는 N채널형 트랜지스터로, 상기 화소 영역의 차광층과 상기 주변 회로의 N채널형 트랜지스터의 차광층에 인가되는 전위를 접지 전위로 하는 것을 특징으로 하는 전기 광학 장치용 기판.
  27. 제 23 항에 있어서,
    상기 화소 영역의 트랜지스터는 P채널형 트랜지스터로, 상기 화소 영역의 차광층과 상기 주변 회로의 P채널형 트랜지스터의 차광층에 인가되는 전위를 접지 전위로 하는 것을 특징으로 하는 전기 광학 장치용 기판.
  28. 제 13 항에 있어서,
    상기 기판이 절연 물질로 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  29. 제 13 항에 있어서,
    상기 기판이 석영 기판으로 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  30. 제 13 항에 있어서,
    상기 기판이 유리 기판으로 이루어지는 것을 특징으로 하는 전기 광학 장치용 기판.
  31. 제 13 항 내지 제 17 항 또는 제 22 항 또는 제 23 항 또는 제 26 항 내지 제 30 항중 어느 한 항에 기재된 전기 광학 장치용 기판과, 대향 기판이 갭을 가지고 배치됨과 더불어, 사이 갭 내에 전기 광학 재료가 봉입되어 구성되는 것을 특징으로 하는 전기 광학 장치.
  32. 제 31 항에 기재된 전기 광학 장치를 표시 장치로서 사용하는 것을 특징으로하는 전자기기.
  33. 광원과, 상기 광원으로부터의 광을 변조하는 제 31 항에 기재된 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 광학 수단을 구비하는 것을 특징으로 하는 투사형 표시 장치.
KR10-2000-7007483A 1998-01-06 1999-01-04 반도체 장치, 전기 광학 장치용 기판, 전기 광학 장치 및전자기기 및 투사형 표시 장치 KR100439784B1 (ko)

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