WO1988006309A1 - Interface method in a numerical controller - Google Patents

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WO1988006309A1
WO1988006309A1 PCT/JP1988/000178 JP8800178W WO8806309A1 WO 1988006309 A1 WO1988006309 A1 WO 1988006309A1 JP 8800178 W JP8800178 W JP 8800178W WO 8806309 A1 WO8806309 A1 WO 8806309A1
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control unit
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English (en)
French (fr)
Inventor
Takashi Iwagaya
Tomomi Nakazato
Original Assignee
Fanuc Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
    • G05B19/414—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller
    • G05B19/4147—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller characterised by using a programmable interface controller [PIC]
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33161—Data exchange between controller and processors

Definitions

  • the present invention provides a numerical control system capable of performing interface I processing at the time of transmitting and receiving signals between microprocessors incorporated in a numerical control unit and a programmable sequence control unit at a low speed. It relates to the method of interface I in a device.
  • the processor of the numerical control unit erases the command data stored in the latch circuit as necessary and resets the status bit MF for the next time only after resetting. Start processing the block. Next, the processor of the sequence control unit resets the status bit MFIN. For this reason, conventionally, it takes time to perform interface processing at the time of signal transmission and reception between the two processors, which has been a factor of increasing control execution time.
  • An object of the present invention is to perform an interface I process when a signal is exchanged between a microprocessor built in a numerical control unit and a microprocessor built in a programmable sequence control unit.
  • An object of the present invention is to provide an interface method for a numerical control device that can be performed at high speed.
  • the interface method of the present invention provides a method for executing a numerical control program for each block by transmitting and receiving signals between a numerical control unit and a programmable sequence control unit.
  • A When the numerical control unit reads a specific command from the numerical control program, the above-mentioned interface is executed. Transmitting the specific command to the interface circuit and inverting the logic level of the first predetermined status signal stored in the second storage means of the interface circuit. Activating the control unit, (b) the sequence When the sequence control unit completes the sequence control corresponding to the specific command, the logical level of the second status signal stored in the second storage means of the interface circuit is changed to the logic level. Activating the sequence control unit so that it is reversed,
  • the numerical control unit when the numerical control unit reads a specific command, and at the end of the control operation by the sequence control unit related to the command, the logical level of the corresponding status signal is changed. f Each block is inverted, and the next block of the numerical control program is executed when a predetermined relationship is established between the two status signals, so that the numerical control unit and the sequence control unit Interface processing at the time of signal transmission and reception in the office can be performed promptly, and the time of executing the control can be shortened.
  • FIG. 1 is a timing chart showing an interface I method according to an embodiment of the present invention
  • FIG. 2 is a timing chart showing a conventional interface method
  • FIG. 3 is a schematic configuration diagram showing a main part of a numerical control device to which the interface method of the present invention is applied.
  • an interface according to an embodiment of the present invention I: an issuance method will be described.
  • the numerical controller to which the interface method of one embodiment of the present invention is applied is used, for example, with an NC machine tool (not shown), and as shown in FIG.
  • NCCPU built-in CPU
  • PMGCPU programmable machine controller
  • the NCCPU 11 reads the NC program for each block, and outputs command data including a specific code signal such as M code, S code, or T code from the program. Immediately after completing the reading of the command data, the command data thus read is sent to the interface circuit 3 and the status signal MF described later is operated to be inverted. I do.
  • the M code is for auxiliary functions such as turning the spindle on and off
  • the S code is for the spindle speed
  • the T code is for the tool to be replaced. Used to specify each.
  • the interface circuit 3 is a latch circuit for storing each specific command as a data signal (an M code is stored for simplifying the drawing).
  • Only the latch circuit for performing the operation is indicated by reference numeral 31), and each time a code signal is sent from the NCCPU 11 to the PMCCPU 21, the level is inverted.
  • the third status signal is stored in the corresponding bit area. --A bit corresponding to the second status signal related to each code, in which the logic level is inverted each time the control operation by the second register 32 and the PMCCPU 2 is completed.
  • a second register 33 is provided for storing data in the respective areas. In the initial state, the contents of the latch circuit 31 and the registers 32 and 33 are, for example, a value “0” and a logic level “0”. J is reset to J.
  • the PMCCPU 21 operates so as to invert the second status signal related to the control operation immediately after the control operation ends, and the NCCPU 1 1 is connected to both registers 32 and 33 so that the processing level of various status signals can be determined.
  • NCCPU 1 ⁇ which reads the NC program one block at a time, completes the reading of specific command data from the program, for example, M code, S code, or T code.
  • the NCCPU 11 sends this command data, for example, an M code to the latch circuit 31 of the interface circuit 3 and stores it in the latch circuit.
  • the storage of the code is completed, it is used as one of the conditions for determining whether or not processing of the next block of the value control program can be started, and the corresponding bit of the second register 32 is used.
  • the logic level of the second status signal MF related to the M code held in the area is inverted.
  • the sequence control unit 2 is designated by the M code read from the latch circuit 31 by the PM CCPU 21.
  • the control operation related to the selected auxiliary function is executed. Thereafter, when the control operation is completed, the PMGGPU 21 of the sequence control unit 2 is used as another determination condition for determining whether or not the processing of the next block of the numerical control program can be started, and is used as the second determination condition.
  • the theory is inverted from the S level "0" in the initial state to the level " ⁇ J".
  • the logic level of the first status signal MF and the logic level of the second status signal MFIN which are different from each other after reading the M code, that is, during execution of the processing related to the M code, become equal.
  • the end condition of the current block processing in the present embodiment that is, the start condition of the next block processing is satisfied.
  • the NCCPU 11 determines that the condition is satisfied based on the stored contents of the bit area related to the M code of the first and second registers 32 and 33, the NCCPU 11 executes the next program of the numerical control program. Then, the M code stored in the latch circuit 31 is deleted.
  • FIG. 5 shows a case where the M code is described in the next block. In this case, the same interface processing as described above is executed.
  • the M code described above is read.
  • the same interface processing as when reading the data is performed. Therefore, a detailed description of the operation is omitted.
  • a latch (not shown) corresponding to the latch circuit 31 is also used when the end of the block is determined this time. Do not erase the S or T code stored in the switch circuit.
  • the interface I processing of the present invention is not limited to the above embodiment, and various modifications are possible.
  • both the second and the second status signals are reset to the logic level “0”, but either one of the status signals is reset.
  • Set to logic level ⁇ 1 '' It is also possible to set the other one to reset to the logic level “ ⁇ ”.
  • the end of the processing related to the block is determined by the fact that the logic levels of the two status signals are different from each other. It may be determined by using

Description

明 細 畫
数値制御装置におけるイ ンタ ー フ ェ イ ス方法 技 術 分 野
本発明は、 数値制御部とプロ グラマブルシーケンス制 御部とにそれぞれ内蔵されたマイ ク ロプロセ ッ サ間での 信号授受時のイ ンタ ー フ I イ ス処理を i¾速で行える、 数 値制御装置におけ るイ ンタ ーフ I イ ス方法に関する。
背 累 技 術
マイ ク ロプロ セ ッ サ をそれぞれ内蔵 る数値制御部と プログラマブルシーケンス制御部とを備えた タ イ プの数 値制御装置では、 各種制御動作を実行するために 、 両プ 口 セ ッ サ間で各種信号の授受が行われる場合がある。 た とえば、 第 2 図に示すよう に 、 N Cプログラムを Ί ブに I ッ ク毎に実行する数値制御部のプロ セ ッ サは、 N Cプロ グラムからの特定の指令デー タ （ た とえば Mコ ー ド ） の 読取り を完了 する と 、 イ ンタ ー フ I イス回路に内蔵のラ ツ チ回路に指令データ を送出 して該ラ ッ チ回路に記憶さ せた後に 、 イ ンタ ー フ I イ ス回路内の レジスタ の所定の ステータ ス ビ ッ 卜 （ た とえばステー タ ス ビ ッ 卜 M F ) を . 指令デー タ がラ ッ チ回路内に記憶されているこ とを表す 論理 レベルにセ ッ.卜 する。 その後、 イ ンタ 一 フ ェ イ ス回 路を介 して読み取 っ た指令デー タ に係る制御動作をシー ケンス制御部が終了 した とき 、 該シーク ンス制御部のプ 口 セ ッ サはイ ンタ ー フ I イ ス回路内の別のステー タ スビ ッ 卜 （ た とえばステ ー タ ス ビ ッ 卜 M F I N ) を制御動作 _ _
が終了 したこ とを表す論理レベルにセッ 卜する。 これに 応じて、 数値制御部のプロ セ ッ サはラ ッ チ回路に記憶さ れている指令データを必要に応じて消去しかつステ一タ スビッ 卜 M Fを リ セ ッ 卜 した後にはじめて次のプロ ッ ク の処理を開始する。 次いで、 シーケンス制御部のプロセ ッ サはステータスビッ ト M F I N を リ セッ ト する。 この ため、 従来、 両プロセッサ間での信号授受時のイ ンタ ー フ ェ イ ス処理に時間を要し、 制御実行時間が増大する要 因になっ ていた。
発 明 の 開 示
本発明の目的は、 数値制御部に内蔵のマイ ク ロプロ セ ッ サとプログラマブルシーケンス制御部に内蔵のマイ ク ロプ π セ ッ サ問での信号授受時のイ ンタ ーフ I イ ス処理 を髙速で行える、 数値制御装置におけるイ ンタ 一フ ェ イ ス方法を提供するこ とにある。
上述の目的を達成するため、 本発明のイ ンタ ーフ ェ イ ス方法は、 数値制御プログラムを Ί アロ ッ ク毎に実行す るための数値制御部とプログラマブルシーケンス制御部 間の信号授受を両者間に介在するイ ンタ ーフ ェ イ ス回路 によ り実行するもので、 （ a ) 前記数値制御部が前記数 値制御プログラ から特定の指令を読み取っ た とき、 前 記イ ンタ ーフ ェ イ ス回路に前記特定の指令を送出 しかつ 前記イ ンタ ーフ ェ イ ス回路の第 Ί の記億手段に記憶され た第 1 の所定のステータ ス信号の論理レベルを反転させ るよう に前記数値制御部を作動させ、 （ b ) 前記シーケ ンス制御部が前記特定の指令 に対応するシーク ンス制御 を終了 した とき、 前記イ ンタ 一 フ I イ ス回路の第 2 の記 憶手段に記憶された第 2 のステー タ ス信号の論理 レベル を反転させるよう に前記シーケンス制御部を作動させ、
( c ) 前記第 1 , 第 2 の所定ステー タ ス信号間に所定の 関係が成立 した とき、 前記数値制御プログラムの次のプ ロ ッ クの処理を開始するよ う に前記数値制御部を作動さ せる工程を備える。
この様に、 本発朋によれば、 数値制御部による特定の 指令の読み取り時おょぴ該指令に係るシーケンス制御部 に よる制御動作の終了時に 、 対応するステ ー タ ス信号の 論理 レベルを f れぞれ反転させ、 両ステータ ス信号間に 所定の関係が成立 した ときに数値制御プ门グラムの次の ブロ ッ ク を実行するよ う に したので、 数値制御部とシー ケンス制御部間での信号授受時のイ ンタ ーフ ェ イ ス処理 が迅速に行え、 制卸実行時問を短縮できる。
図面の簡単な説明
第 1 図は本発明の一実施例に よるイ ンタ ー フ I イ ス方 法を示すタ イ ミ ングチ ヤ一 卜 、 第 2 図は従来のイ ンタ ー フ ェ イ ス方法を示すタ イ ミ ングチ ヤ一 卜 、 および、 第 3 図は本発明のイ ン.タ ーフ I イ ス方法が適用される数値制 御装置の要部を示す概略構成図である。
発明を実施するための最良の形態 以下、 第 1 図および第 3 図を参照 して、 本発明の一実 施例に よるイ ンタ ーフ ： I： イ ス方法を説明する。 本発明の一実施例のイ ンタ ーフ ェ イ ス方法が適用され る数値制御装置は例えば N C工作機楨 （図示略 ） と とも に用いられるよう にされ、 第 3図に示すよう に、 マイク 口プロ セッ サ （以下、 N C C P Uという ） 1 Ί を内蔵す る数値制御装置部 1 とマイク ロプロセッ サ （以下、 PM G C P Uという ） 2 1 を内蔵するシーケンス制御部 と してのプログラマブルマシンコ ン ト ローラ 2と、 両者 , 2 P に介在するイ ンタ 一フ ェ イス回路 3とを備えて いる。 N C C P U 1 1 は、 N Cプログラムを 1ブロ ッ ク 毎に読み取り 、 該プログラムから特定のコ ー ド信号た と えば、 Mコ ー ド， Sコ ー ド， Tコ ー ドのいずれかを含む 指令データ を誘み取っ た場合、 指令データ の読み取り を 完了 した直後に斯く読み取っ た指令データ をイ ンタ ーフ ェ イ ス回路 3に送出すると共に後述の第 ! のステータ ス 信号 M Fを反転させるよう に作動する。 なお、 従来公知 のよう に、 Mコ ー ドはた とえば主軸回転のオン， オ フ 等 の補助機能を、 Sコ ー ドは主軸回転数を、 Tコ ー ドは交 換すべき工具をそれぞれ指定するために用いられる。 そ して、 該イ ンタ ーフ ェ イ ス回路 3は、 データ信号と して の特定の指令のそれぞれを記憶する'ためのラ ツ チ回路 ( 図を簡略にするため Mコ ー ドを記憶するためのラ ッ チ 回路のみを符号 3 1 で示す ） ， N C C P U 1 1 から PM C C P U 2 1 にコ ー ド信号が送出される度に餘理レベル が反転される、 それぞれのコ ー ドに係る第 Ί のステータ ス信号を対応するビッ 卜領域にそ れぞれ記億するための - - 第 Ί の レジスタ 3 2および P M C C P U 2 Ί に よる制御 動作が終 Γする度に論理 レベルが反転される、 それぞれ のコ ー ドに係る第 2のステー タ ス信号を ¾応する ビ ッ 卜 領域にそれぞれ記憶するための第 2の レジスタ 33とを 備え、 初期状態ではこれらラ ッ チ回路 3 1 および レジス タ 3 2 , 33の記憶内容がた とえば値 「 0」 および ^理 レベル 「 0 J に リ セッ 卜されるよう にされている。 また PM C C P U 2 1 は制御動作終了直後に当該制御動作に 係る第 2のステー タ ス信号を反転させるよ う に作動する そ して 、 N C C P U 1 1 は各種ステータ ス信号の ¾理 レ ベルを判別可能なよ う に両 レジスタ 3 2 , 33に接続さ れている。
以下、 第 Ί 図を参照して 、 上述の構成の数値制御装置 の作動を説明する。
N Cプログラムを 1ブロ ッ ク毎に読み取る N C C P U 1 Ί が、 プロ グラムからの、 特定の指令データ た とえば Mコ ー ド， Sコ ー ド， Tコ ー ドのいずれかの読取りを完 了する と、 該 N C C P U 1 Ί はこの指令データ た とえば Mコ ー ドをイ ンタ ーフ ヱ イ ス回路 3のラ ッ チ回路 3 1 に 送出 して該ラ ッ チ回路に記憶させる と共に 、 Mコ ー ドの 記憶完了時に、 ^値制御プロ グラムの次のブロ ッ クの処 理を開始可能か否かの判別条件のひとつ と して用い られ かつ第 Ί の レジスタ 3 2の対応するビッ 卜頜域内に保持 されている Mコ ー ドに係る第 Ί のステータ ス信号 M Fの 論理 レベルを反転させる。 こ こでは、 初期状態における 論理レベル 「 0」 から論理レベル 「 1 」 に反転させる。 この様に、 第 Ί のステータ ス信号 M Fが篛理レベルが 反耘さ れると、 シーケンス制御部 2は PM C C P U 2 1 によ りラ ッ チ回路 3 1から読み取っ た Mコ ー ドで指定さ れた補助機能に関連する制御動作を実行する。 その後、 当該制御動作を終了すると、 シーケンス制御部 2の P M G G P U 21は、 数値制御プログラムの次のプロ ッ クの 処理を開始可能か否かの別の判別条件と して用いられか つ第 2の レジスタ 33の対応するビ ッ 卜镊域内に保持さ れている第 2のステータ ス信号 M F I Nの篛理レベルを 反転させる。 ここでは、 初期状態における論 Sレベル 「 0」 から論. レベル 「 Ί J に反転させる。
この結果、 Mコー ド読み取り後すなわち該 Mコ ー ドに 係る処理実行中は互いに相違していた第 1 のステータ ス 信号 M Fの論理レベルと第 2のステータス信号 M F I N の論理 レベルとが周一になり 、 換言すれば、 本実施例に おける今回プロ ッ クの処理の終了条件すなわち次のプロ ッ クの処理の開始条件が成立する。 N C C P U 1 1 は、 第 1 , 第 2の レジスタ 3 2 , 33の Mコー ドに係る ビッ 卜頜域の記憶内容に基づいて当該条件の成立を判別する と、 数値制御プロ.グラムの次のブロ ッ クの処理を開始し、 次いで、 ラ ッ チ回路 3 1 に記憶されている Mコ ー ドを消 去する。 第 Ί 図には次のブロ ッ ク に Mコ ー ドが記述され ている場合を示し、 この場合、 上述と同様のイ ンタ ーフ ェ イス処理が実行される。 但 し、 前回プロ ッ ク に係るィ ンタ ー フ ェ イ ス処理と比べて 、 Mコ ー ドがラ ッ チ回路 3 1 に砉き込ま れた とき第 1 のステー タ ス信号 M F の 理 レベルが 「 1 」 から 「 ◦ 」 に反転される点と 、 当該 M コ ー ドに係るシーケンス制御動作の終了時に第 2 のステ 一タ ス信号 M F I N の論理 レペルが 「 1 J から 「 0 」 に 反転される点とが異なる。 しかし、 この場合にも処理終 了は両ステー タ ス信号の論理 レベルが同一にな っ た こ と をち つ て同様に判別される。
C C P U 1 に よ り M コ ー ド以外の特定の指令た と えば主軸回転数制御に係る S コ ー ドま た は工具選択制御 に係る Tコ ー ドが読み取られた場合、 上述の Mコ ー ド読 み取り 時とほほ同様のイ ンタ ー フ I イ ス処理が実行され る。 従っ て 、 詳細な作動説明を省略する。 但 し 、 M コ ー ドに関連する上述のイ ンタ ー フ ェ イ ス処理と は相違 して 今回ブロ ッ クの終了を判別 した ときにもラ ッ チ回路 3 1 に対応する図示 しないラ ッ チ回路に記憶されている S コ — ドも し く は Tコ ー ドを消去 しない。
この様に して、 数値制御部 1 とシーケンス制御間のィ ンタ ーフ I イス処理が迅速に実行され、 も っ て数値制御 装置によ り 工作機械が高速運転される。
本発明のイ ンタ ーフ I イ ス処理は上記実施例に限定さ れるものではな く 種々の変形が可能である。 例えば、 上 記実施例は、 初期状態において 、 第 Ί , 第 2 のステ ー タ ス信号の双方を論理 レベル 「 0 」 に リ セ ッ 卜 し たが、 い ずれか一方のステー タ ス信号を論理 レベル 「 1 」 にセ ッ 一 一 卜 し他方を論理 レベル 「 〇 」 に リ セ ッ 卜するよう に して も良く 、 この場合は、 今回ブロ ッ ク に係る処理の終了を 両ステータ ス信号の論理 レベルが互いに異なるこ とをも つ て判別すれば良い。

Claims

請 求 の 箱 囲
数値制御プログラムを Ί ブロ ッ ク毎に実行するた めの数値制御部とプロ グラマブルシーケンス制御部 間の信号授受を両者間に介在するイ ンタ ー フ ヱ イ ス 回路によ り実行 るもので、 （ a ) 前記数値制御部 が前記数値制御プログラムから特定の指令を読み取 つ た とき、 前記イ ンタ ーフ ； E イ ス回路に前記特定の 指令を送出 しかつ前記イ ンタ ー フ I イ ス回路の第 1 の記憶手段に記憶された第 Ί の所定のステー タ ス信 号の論理 レベルを反転させるよ う に前記数値制御部 を作動させ、 （ b ) 前記シーケンス制御部が前記特 定の指令 対応するシーケンス制御を終了 した とき 前記イ ンタ ーフ ェ イ ス回路の第 2 の記億手段に記億 された第 2 の所定のステー タ ス信号の論理 レベルを 反転させ るよう に前記シーケ ンス制御部を作動させ ( 。 〉 前記第 1 . 第 2 の所定のステー タ ス信号間に 所定の関係が成立 した とき、 前記数値制御プログラ ムの次のブロ ッ クの処理を開始するよ う に前記数値 制御部を作動させる工程を備える、 数値制御装置に おけるイ ンタ ー フ ： π イ ス方法。
前記数値制.御装置の初期状態において前記第 1 , 第 2 の所定のステー タ ス信号を互いに周—の論理 レ ベルに設定する工程を含み、 前記工程 （ c ) におい て両前記ステー タ ス信号が互いに同一の論理 レベル にな っ た とき前記所定の関係が成立 した と判別寸 る 請求の範囲第 Ί 項記載の数値制御装置におけ るイ ン タ ーフ ； I： イ ス方法。
前記数節制御装置の初期状態において前記第 1 . 第 2の所定のステータス信号を互いに異なる論理レ ベルに設定する工程を含み、 前記工程 （ c ) におい て両前記ステータス信号が互いに異なる論理レベル にな っ たとき前記所定の関係が成立 した と判別する 請求の範囲第 Ί 項記載の数値制御装置におけるイ ン タ ーフ ； L イ ス方法。
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