JPS5920059A - マイクロ・プロセツサ - Google Patents
マイクロ・プロセツサInfo
- Publication number
- JPS5920059A JPS5920059A JP57128674A JP12867482A JPS5920059A JP S5920059 A JPS5920059 A JP S5920059A JP 57128674 A JP57128674 A JP 57128674A JP 12867482 A JP12867482 A JP 12867482A JP S5920059 A JPS5920059 A JP S5920059A
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- external
- signal
- halt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ・プロセッサのプログラム・デバッグ
時のプログラム・カウンタの任意アドレス・セント方式
に関する。
時のプログラム・カウンタの任意アドレス・セント方式
に関する。
従来マイクロ・プロセッサのプログラム・デバッグは使
用するマイクロ・プロセッサを対象とする開発ツールを
用いていた。該開発ツールはデバッグしようとするプロ
グラムの格納場所としてユーザーズ・プログラム・エリ
ア、開発ツール特有の仕事のためのプログラム格納場所
としてモニター・プログラム・エリアとにプログラム・
メモリを大きく分割している。ユーザーズ・プログラム
はモニター・プログラムによって編集、実行の制御が行
なわれる。
用するマイクロ・プロセッサを対象とする開発ツールを
用いていた。該開発ツールはデバッグしようとするプロ
グラムの格納場所としてユーザーズ・プログラム・エリ
ア、開発ツール特有の仕事のためのプログラム格納場所
としてモニター・プログラム・エリアとにプログラム・
メモリを大きく分割している。ユーザーズ・プログラム
はモニター・プログラムによって編集、実行の制御が行
なわれる。
従いデバッグしようとするマイクロ・プロセッサのプロ
グラム・カウンタのアドレス・セント方式に於いてもモ
ニター・プログラムにあらかじめ手順を書き込んでおく
必要があり、あくまでもプログラムによる制御であった
。
グラム・カウンタのアドレス・セント方式に於いてもモ
ニター・プログラムにあらかじめ手順を書き込んでおく
必要があり、あくまでもプログラムによる制御であった
。
ここで開発ツールが存在しない場合、デバッグをしよう
とするマイクロ・プロセッサのプログラムにあらかじめ
外部入力によるプログラム・カウンタのアドレス・デー
タの七ノドプログラムを組みこんでおく必要がある。該
プログラムはデバッグが終了した時点では不要のもので
あり、後に削除されるものである。特に１チツプ・マイ
クロ・コンピュータの様にプログラム・ＲＯＭのアドレ
スが比較的少ない等、余計なプログラムの格納余裕が悪
い場合も生じる。
とするマイクロ・プロセッサのプログラムにあらかじめ
外部入力によるプログラム・カウンタのアドレス・デー
タの七ノドプログラムを組みこんでおく必要がある。該
プログラムはデバッグが終了した時点では不要のもので
あり、後に削除されるものである。特に１チツプ・マイ
クロ・コンピュータの様にプログラム・ＲＯＭのアドレ
スが比較的少ない等、余計なプログラムの格納余裕が悪
い場合も生じる。
以上の説明で明らかな様に従来方式によれば、高価な開
発ツールが必要、余裕のあるプログラムＲＯＭが必要と
いう欠点が生じる。
発ツールが必要、余裕のあるプログラムＲＯＭが必要と
いう欠点が生じる。
本発明は上記従来の欠点を除去し高価な開発ツールを必
要とすることなく、更には余分な制御用プログラムを必
要とせずにプログラム・カウンタのアドレスをセットす
ることが出来るマイクロ・プロセッサを得ることを目的
とする。
要とすることなく、更には余分な制御用プログラムを必
要とせずにプログラム・カウンタのアドレスをセットす
ることが出来るマイクロ・プロセッサを得ることを目的
とする。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明の具体的一実施例である。
１０１はＲＯＭ、ＲＡＭを含む１チツプ・マイクロ・プ
ロセッサを示し、１０２はプログラム・ＲＯＭ（以下Ｆ
ＲＯＭとする。）であり、プログラム・カウンタ１０６
により実行アドレスが指定される。通常プログラム・カ
ウンタ１０６はプログラム・カウンタ・クロック信号１
０４のタイミングでインクリメント・又は任意なアドレ
スに書き換えられる。
ロセッサを示し、１０２はプログラム・ＲＯＭ（以下Ｆ
ＲＯＭとする。）であり、プログラム・カウンタ１０６
により実行アドレスが指定される。通常プログラム・カ
ウンタ１０６はプログラム・カウンタ・クロック信号１
０４のタイミングでインクリメント・又は任意なアドレ
スに書き換えられる。
アドレス・バス１０５はプログラム・カウンタ１０６に
任意アドレスを供給すると共にアドレス・バス端子１０
６に接続される。１０７は外部任意アドレス・セット回
路であり、データ・バス・バッファ１０８を介し、該ア
ドレス・バス端子１０６に外部任意アドレスを伝送する
。該データ・バス・バッファ１０８は外部アドレス・セ
ント制御・スイッチ１０９を電源電圧の高電位に接続さ
れることによりデータを送出し、低電位に接続されてい
るとデータは出力されず、出力端はフローティングの状
態となる。外部任意アドレス・セット回路１０７、デー
タ・バス・バッファ１０８は供にマイクロ・プロセッサ
１０１の外部に設けられている。１１０は該プログラム
・カウンタの動作がインクリメント動作であるかビット
・パラレルにデータが書き込まれるかの選択信号であり
、通常インクリメント動作に於いて低電位が供給されて
いる。
任意アドレスを供給すると共にアドレス・バス端子１０
６に接続される。１０７は外部任意アドレス・セット回
路であり、データ・バス・バッファ１０８を介し、該ア
ドレス・バス端子１０６に外部任意アドレスを伝送する
。該データ・バス・バッファ１０８は外部アドレス・セ
ント制御・スイッチ１０９を電源電圧の高電位に接続さ
れることによりデータを送出し、低電位に接続されてい
るとデータは出力されず、出力端はフローティングの状
態となる。外部任意アドレス・セット回路１０７、デー
タ・バス・バッファ１０８は供にマイクロ・プロセッサ
１０１の外部に設けられている。１１０は該プログラム
・カウンタの動作がインクリメント動作であるかビット
・パラレルにデータが書き込まれるかの選択信号であり
、通常インクリメント動作に於いて低電位が供給されて
いる。
ＡＮＤ−ＧＡＴＥ １２０の入力信号として、システム
・クロック信号１１１、プログラム実行処理を停止しシ
ステムをスタンバイ動作にするＨＡＬＴ信号１１２、外
部入力アドレス・セット制御端子１１６が接続されてい
る。該ＡＮＤ−ＧＡＴＥは外部アドレス・セント制御・
スイッチ１０９が高電位に接続された時該プログラム・
カウンタ１０６にビット・パラレルにデータをシステム
・クロック信号１１１のタイミングで書き込む信号を送
出する。
・クロック信号１１１、プログラム実行処理を停止しシ
ステムをスタンバイ動作にするＨＡＬＴ信号１１２、外
部入力アドレス・セット制御端子１１６が接続されてい
る。該ＡＮＤ−ＧＡＴＥは外部アドレス・セント制御・
スイッチ１０９が高電位に接続された時該プログラム・
カウンタ１０６にビット・パラレルにデータをシステム
・クロック信号１１１のタイミングで書き込む信号を送
出する。
該ＨＡ、 Ｌ Ｔ信号１１２はＨＡＬＴ信号作製回路１
１４から送出され、外部ＨＡＬＴ端子１１５に接続され
た外部ＨＡＬＴ・スイッチ１１６を高電位に接続するこ
とにより現在実行中の命令が終了時点でＨＡＬＴ状態に
なる。１１７はＨＡＬＴ状態に１マシンサイクル分だけ
ステップ送りする１ステップ送り端子であり、１ステッ
プ送りスイッチ１１８が接続される。
１４から送出され、外部ＨＡＬＴ端子１１５に接続され
た外部ＨＡＬＴ・スイッチ１１６を高電位に接続するこ
とにより現在実行中の命令が終了時点でＨＡＬＴ状態に
なる。１１７はＨＡＬＴ状態に１マシンサイクル分だけ
ステップ送りする１ステップ送り端子であり、１ステッ
プ送りスイッチ１１８が接続される。
第２図は第１図に示したＨ Ａ Ｌ Ｔ信号作製回路１
１４の一実施例である。
１４の一実施例である。
ＯＲ入力の一方の入力端子２０１にパワー・オン信号、
及びリセット信号時にｒＨＪレベルのパルスが入力され
、フリップ・フロップ２０２、フリップ・フロップ２０
６がリセットされ出力Ｑ端子がｒＬＪレベル（電源電圧
の高電位が［ＨＪ、低電位がｒＬＪとする。）に設定さ
れ、更に該パルスの立ち下がりでフリップ・フロップ２
０４の出力端子ＱもｒＬＪレベルに初期セットされフリ
ップ・フロップ２１８の出力端子ＱもｒＬＪレベルにセ
ットされる。
及びリセット信号時にｒＨＪレベルのパルスが入力され
、フリップ・フロップ２０２、フリップ・フロップ２０
６がリセットされ出力Ｑ端子がｒＬＪレベル（電源電圧
の高電位が［ＨＪ、低電位がｒＬＪとする。）に設定さ
れ、更に該パルスの立ち下がりでフリップ・フロップ２
０４の出力端子ＱもｒＬＪレベルに初期セットされフリ
ップ・フロップ２１８の出力端子ＱもｒＬＪレベルにセ
ットされる。
第１図の外部ＨＡ Ｌ Ｔ・スイッチ１１６をｒＨＪレ
ベルに接続すると第２図外部ＨＡ Ｌ Ｔ信号２０５は
ｒＨＪレベルになりチャタリング除去回路２０７を介し
、０Ｒ−ＧＡＴＥの〜方に入力され、システム・ステー
ト信号２．０６の反転信号がフリップ・フロップ２０６
に入力−Ｊ ｈ、該反転信号の立ち下がりでフリップ・
フロップ２０３の出力端子Ｑをｌ−ＨＪにし、更にフリ
ップ・フロップ２０４の出力ＨＡＬＴ信号２１２をｒＨ
ＪレベルにしＨＡＬＴ状態とする。
ベルに接続すると第２図外部ＨＡ Ｌ Ｔ信号２０５は
ｒＨＪレベルになりチャタリング除去回路２０７を介し
、０Ｒ−ＧＡＴＥの〜方に入力され、システム・ステー
ト信号２．０６の反転信号がフリップ・フロップ２０６
に入力−Ｊ ｈ、該反転信号の立ち下がりでフリップ・
フロップ２０３の出力端子Ｑをｌ−ＨＪにし、更にフリ
ップ・フロップ２０４の出力ＨＡＬＴ信号２１２をｒＨ
ＪレベルにしＨＡＬＴ状態とする。
ＨＡ Ｌ Ｔ状態に於いて、第１図の外部江意アドレス
・セット回路１０７をセットし、外部アドレス・セット
制？ｉＮＩ・スイッチ１０９を「Ｈ」レベルに接続する
ことにより、該外部印章アドレス・セント回路１０７の
出力データはデータ・バス″・バッファ１０８を介しプ
ログラム・カウンタ１０３に送出され、システム・クロ
ック１１１のタイミングでデータなビット・パラレルに
書き込む。
・セット回路１０７をセットし、外部アドレス・セット
制？ｉＮＩ・スイッチ１０９を「Ｈ」レベルに接続する
ことにより、該外部印章アドレス・セント回路１０７の
出力データはデータ・バス″・バッファ１０８を介しプ
ログラム・カウンタ１０３に送出され、システム・クロ
ック１１１のタイミングでデータなビット・パラレルに
書き込む。
この時信号１０４はＨＡＬＴ状態にあることがら常にｒ
ＨＪレベルを保ち、選択信号１１０も「Ｌ」レベルを保
っているため、プログラム・カウンタ１０６の入力信号
はシステム・クロック１１１の反転した信号が与えられ
る。該プログラム・カウンタ１０６にデータが書き込ま
れたならば外部アドレス・セント制御・スイッチを再び
オーブンにすることによりアドレス・バス１０５はフロ
ーティング状態になる。
ＨＪレベルを保ち、選択信号１１０も「Ｌ」レベルを保
っているため、プログラム・カウンタ１０６の入力信号
はシステム・クロック１１１の反転した信号が与えられ
る。該プログラム・カウンタ１０６にデータが書き込ま
れたならば外部アドレス・セント制御・スイッチを再び
オーブンにすることによりアドレス・バス１０５はフロ
ーティング状態になる。
更にこのままの状態で１ステップ送りスイッチ１１８を
「Ｈ」レベルにパルス的にセノトスるととにより、第２
図に於ける１ステップ送り端子信号２０９から立ち上が
りパルスが伝達されチャタリング除去回路２１０を介し
ワンンヨノト・パルスがフリップ・フロップ２０８のク
ロック入力端に入力され、該パルスの立ち下がりで該フ
’Ｊ ノブ −・フロップ２０８の出力ＱＵＩ−
ＨＪレベルにセットされる。該フリップ・フロップ２０
８によりシステム・クロック２１１の立ち下がり信号で
フリップ・フロップ２０４の出力を反転させ、ＨＡＬＴ
信号２１２をｒＬＪレベルにする。
「Ｈ」レベルにパルス的にセノトスるととにより、第２
図に於ける１ステップ送り端子信号２０９から立ち上が
りパルスが伝達されチャタリング除去回路２１０を介し
ワンンヨノト・パルスがフリップ・フロップ２０８のク
ロック入力端に入力され、該パルスの立ち下がりで該フ
’Ｊ ノブ −・フロップ２０８の出力ＱＵＩ−
ＨＪレベルにセットされる。該フリップ・フロップ２０
８によりシステム・クロック２１１の立ち下がり信号で
フリップ・フロップ２０４の出力を反転させ、ＨＡＬＴ
信号２１２をｒＬＪレベルにする。
従いプログラム実行処理はＨＡＬＴ状態を解除されたの
ち、システム・ステート信号２０６で再びＨＡＬＴ状態
に設定される。
ち、システム・ステート信号２０６で再びＨＡＬＴ状態
に設定される。
すなわち１マシンサイクル分だけのステップ動作を行な
うことになる。フリップ・フロップ２０２のＳ入力は命
令語１（ＡＬＴにより伝達される信号２１３で外部ＨＡ
ＬＴスイッチ１１６の操作によりＨＡ ＬＴ状態になる
動作と同様に働く。
うことになる。フリップ・フロップ２０２のＳ入力は命
令語１（ＡＬＴにより伝達される信号２１３で外部ＨＡ
ＬＴスイッチ１１６の操作によりＨＡ ＬＴ状態になる
動作と同様に働く。
ただし命令語ＨＡＬＴ信号２１３によるＨＡＬＴ状態は
１ステップ送りスイッチ１１８の操作、及び割り込みの
受は付は処理終了時発生する信号２１４によって解除さ
れ以後の処理を連続して実行する。
１ステップ送りスイッチ１１８の操作、及び割り込みの
受は付は処理終了時発生する信号２１４によって解除さ
れ以後の処理を連続して実行する。
第３図上記説明のタイミング・チャートの一部を示す。
該第３図のタイミング信号の番号は第２図の信号に該当
する。
する。
外部ＨＡＬＴ端子１１６操作によって固定された端子２
０５の信号状態でシステム・ステート信号２０６により
ＨＡＬＴ信号２１２が送出される。
０５の信号状態でシステム・ステート信号２０６により
ＨＡＬＴ信号２１２が送出される。
該ＨＡ Ｌ Ｔ信号２１２が「Ｈ」レベルの状態がＨＡ
ＬＴ状態であり、該ＨＡＬＴ状態は１ステソフ送り信号
２０９のワンショット・パルスの立チ下がりによって解
除され、１マシンサイクル分だけ処理実行する。
ＬＴ状態であり、該ＨＡＬＴ状態は１ステソフ送り信号
２０９のワンショット・パルスの立チ下がりによって解
除され、１マシンサイクル分だけ処理実行する。
第３図中（Ａ）の区間が１マシンサイクルである。
上記説明で明らかな様に本発明によれば、外部アドレス
・セント端子、外部Ｈ，Ａ Ｌ Ｔ端子、１ステップ送
り端子をマイクロ・プロセッサに設け、該マイクロ・プ
ロセッサのアドレス・バスに江意アドレス・データ・セ
ット回路のデータを送出しプログラム・カウンタに任意
アドレスを書き込み１マシンサイクル毎のプログラム処
理実行を行なうことが出来、簡単にプログラム・デバッ
グが可能である。
・セント端子、外部Ｈ，Ａ Ｌ Ｔ端子、１ステップ送
り端子をマイクロ・プロセッサに設け、該マイクロ・プ
ロセッサのアドレス・バスに江意アドレス・データ・セ
ット回路のデータを送出しプログラム・カウンタに任意
アドレスを書き込み１マシンサイクル毎のプログラム処
理実行を行なうことが出来、簡単にプログラム・デバッ
グが可能である。
更に１チツプ・マイクロ・プロセッサでプログラム・Ｒ
ＯＭを外部に接続出来、外部プログラム・ＲＯＭ及びＲ
ＡＭを使用可能なシステムでは特に有効であり、高価な
開発ツールを用いることなく、プログラムで制御するこ
ともなくデバッグをすることが出来る。
ＯＭを外部に接続出来、外部プログラム・ＲＯＭ及びＲ
ＡＭを使用可能なシステムでは特に有効であり、高価な
開発ツールを用いることなく、プログラムで制御するこ
ともなくデバッグをすることが出来る。
第１図は本発明のマイクロ・プロセッサの部分的説明す
る回路図、第２図は本発明の）ＩＡＬＴＡＬＴ信号作製
回路施例を示す回路図、第３図は第２図のタイミング・
チャートである。 １０１・・・・・・ＲＯＭ、ＲＡＭを含むマイクロ・プ
ロセッサ、 １０２・・・・・・プログラム・ＲＯＭ。 １０６・・・・・・プログラム・カウンタ、１０４・・
・・・・プログラム・カウンタ・クロック信号、 １０５・・・・・・アドレス・バス、 １０６・・・・・・アドレス・バス端子、１０７・・・
・・・外部任意アドレス・セント回路、１０８・・・・
・・データ・バス・バッファ、１０９・・・・・・外部
アドレス・セット制御・スイッチ、 １１０・・・・・・シリアル・パラレル選択信号、１１
１・・・・・・システム・クロック信号、１１２・・・
・・・ＨＡＬＴ信号、 １１６・・・・・・外部−アドレス・セット制御端子、
１１４・・・・・・１（ＡＬＴ信号作製回路、１１５・
・・・・・外部ＨＡＬＴ端子、１１６・・・・・・外部
ＨＡＬＴ・スイッチ、１１７・・・・・・１ステ、プ送
り端子、１１８・・・・・・１ステップ送りスイッチ、
２０１・・・・・・パワーオン信号、リセット信号が入
力される端子、 ２０２．２０６．２０４．２０８・・・・・・フリップ
、フロップ、 ２０５・・・・・・外部ＨＡＬＴ信号、２０６・・・・
・・システム・ステート信号、２０７．２１０・・・・
・・チャタリング除去回路、２０９・・・・・・１ステ
ップ送り信号、２１１・・・・・・システム・クロック
、２１２・・・・・・ＨＡＬＴ信号、 ２１６・・・・・・命令語ＨＡＬＴ信号、２１４・・・
・・・割り込み受は付は処理終了信号。 第１図 第３図 ０９
る回路図、第２図は本発明の）ＩＡＬＴＡＬＴ信号作製
回路施例を示す回路図、第３図は第２図のタイミング・
チャートである。 １０１・・・・・・ＲＯＭ、ＲＡＭを含むマイクロ・プ
ロセッサ、 １０２・・・・・・プログラム・ＲＯＭ。 １０６・・・・・・プログラム・カウンタ、１０４・・
・・・・プログラム・カウンタ・クロック信号、 １０５・・・・・・アドレス・バス、 １０６・・・・・・アドレス・バス端子、１０７・・・
・・・外部任意アドレス・セント回路、１０８・・・・
・・データ・バス・バッファ、１０９・・・・・・外部
アドレス・セット制御・スイッチ、 １１０・・・・・・シリアル・パラレル選択信号、１１
１・・・・・・システム・クロック信号、１１２・・・
・・・ＨＡＬＴ信号、 １１６・・・・・・外部−アドレス・セット制御端子、
１１４・・・・・・１（ＡＬＴ信号作製回路、１１５・
・・・・・外部ＨＡＬＴ端子、１１６・・・・・・外部
ＨＡＬＴ・スイッチ、１１７・・・・・・１ステ、プ送
り端子、１１８・・・・・・１ステップ送りスイッチ、
２０１・・・・・・パワーオン信号、リセット信号が入
力される端子、 ２０２．２０６．２０４．２０８・・・・・・フリップ
、フロップ、 ２０５・・・・・・外部ＨＡＬＴ信号、２０６・・・・
・・システム・ステート信号、２０７．２１０・・・・
・・チャタリング除去回路、２０９・・・・・・１ステ
ップ送り信号、２１１・・・・・・システム・クロック
、２１２・・・・・・ＨＡＬＴ信号、 ２１６・・・・・・命令語ＨＡＬＴ信号、２１４・・・
・・・割り込み受は付は処理終了信号。 第１図 第３図 ０９
Claims (2)
- （１） プログラム・カウンタでプログラム・ＲＯＭ
のアドレスを指定するマイクロ・プロセッサに於いて、
外部アドレス・セント制御端子を設けるとともに、外部
に設けたアドレス・データを送出するアドレス・データ
・セット回路の出力端子を該マイクロ・プロセッサのア
ドレス・バスに接続し、プログラム実行処理が停止状態
時にプログラム・カウンタに次回実行アドレスをセット
する構成を有することを特徴とするマイクロ・プロセッ
サ。 - （２） プログラム・カウンタでプログラム・ＲＯＭ
のアドレスを指定するマイクロ・プロセンサに於いて、
外部アドレス・セット制御端子を設けるとともに、外部
に設けたアドレス・データを送出するアドレス・データ
・セント回路の出力端子を該マイクロ・プロセッサのア
ドレス・バスに接続し、プログラム実行処理が停止状態
時にプログラム・カウンタに次回実行アドレスをセット
できる構成と、前記停止状態時にプログラムを１ステツ
プ毎に実行できる制御専用端子とを有することを特徴と
するマイクロ・プロセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128674A JPS5920059A (ja) | 1982-07-23 | 1982-07-23 | マイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128674A JPS5920059A (ja) | 1982-07-23 | 1982-07-23 | マイクロ・プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920059A true JPS5920059A (ja) | 1984-02-01 |
Family
ID=14990634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128674A Pending JPS5920059A (ja) | 1982-07-23 | 1982-07-23 | マイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008132641A (ja) * | 2006-11-28 | 2008-06-12 | Bridgestone Corp | 筒状可撓膜体 |
| CN103198002A (zh) * | 2012-01-09 | 2013-07-10 | 上海海尔集成电路有限公司 | 程序运行时间的测量方法及仿真器 |
-
1982
- 1982-07-23 JP JP57128674A patent/JPS5920059A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008132641A (ja) * | 2006-11-28 | 2008-06-12 | Bridgestone Corp | 筒状可撓膜体 |
| CN103198002A (zh) * | 2012-01-09 | 2013-07-10 | 上海海尔集成电路有限公司 | 程序运行时间的测量方法及仿真器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663730A (en) | Sequence controller | |
| US4755997A (en) | Computer program debugging system | |
| JPS59200327A (ja) | 周辺装置の制御方式 | |
| EP0092976A2 (en) | Memory writing control apparatus | |
| US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
| US6877113B2 (en) | Break determining circuit for a debugging support unit in a semiconductor integrated circuit | |
| US5481756A (en) | DMA controller mailing auto-initialize halting unit | |
| KR880000253B1 (ko) | 데이터 처리시스템의 데이터 교환방식 | |
| JPS5920059A (ja) | マイクロ・プロセツサ | |
| JPS5844426Y2 (ja) | プロセッサ間情報転送装置 | |
| JPS63211034A (ja) | エミユレ−シヨン方式 | |
| JP2555580B2 (ja) | 記憶装置制御方式 | |
| JP2735112B2 (ja) | 数値制御装置のデータ・リード・ライト方式 | |
| JPS6336304A (ja) | プログラマブル・コントロ−ラ・システム | |
| JPS6020258A (ja) | 入出力命令変換方式 | |
| JPH04140810A (ja) | 情報処理装置 | |
| JPH06110681A (ja) | マイクロコンピュータシステム | |
| JPS5938827A (ja) | マイクロプロセツサｉｐｌ方式 | |
| JPH02730B2 (ja) | ||
| JPS57130132A (en) | Ipl controlling system | |
| JPS6054009A (ja) | バス接続型プログラマブルコントロ−ラ | |
| JPH0352041A (ja) | ローカルメモリ制御回路 | |
| Okamoto et al. | Application of microprogramming in numerical machine controllers | |
| JPS63198110A (ja) | 電子機器の動作速度制御方式 |