JPH0155504B2 - - Google Patents
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- JPH0155504B2 JPH0155504B2 JP56165325A JP16532581A JPH0155504B2 JP H0155504 B2 JPH0155504 B2 JP H0155504B2 JP 56165325 A JP56165325 A JP 56165325A JP 16532581 A JP16532581 A JP 16532581A JP H0155504 B2 JPH0155504 B2 JP H0155504B2
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- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/002—Specific input/output arrangements not covered by G06F3/01 - G06F3/16
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Description
【発明の詳細な説明】
本発明は集積回路装置に関する。
従来、固定記憶装置に格納された命令を順次読
出し固定記憶装置に定められたプログラムを実行
するいわゆるマイクロプログラム処理方式の実現
手段の一つとして、第１図に示すように、前記プ
ログラムの一部を演算制御回路４００を搭載する
集積回路に内蔵した内蔵固定記憶装置３００に格
納し、ある分野に於て共通なプログラムを前記集
積回路から読出せる外部記憶装置５００に格納す
る方式がある。
出し固定記憶装置に定められたプログラムを実行
するいわゆるマイクロプログラム処理方式の実現
手段の一つとして、第１図に示すように、前記プ
ログラムの一部を演算制御回路４００を搭載する
集積回路に内蔵した内蔵固定記憶装置３００に格
納し、ある分野に於て共通なプログラムを前記集
積回路から読出せる外部記憶装置５００に格納す
る方式がある。
この方式はある分野に於て共通なプログラムを
開発した後はこれを格納した固定記憶装置を用意
しておき特定の処理に対応したプログラムを開発
すれば一つの分野に於けるいくつかの応用が実現
できるため、開発時間の短縮化、使用部品の共通
化が計れるための多くのデータ処理装置や制御装
置に採用されている。
開発した後はこれを格納した固定記憶装置を用意
しておき特定の処理に対応したプログラムを開発
すれば一つの分野に於けるいくつかの応用が実現
できるため、開発時間の短縮化、使用部品の共通
化が計れるための多くのデータ処理装置や制御装
置に採用されている。
従来、内蔵固定記憶装置３００に格納されるプ
ログラムの開発に用いられる手段として、第２図
に示すように、演算制御回路４００は全く同一で
内蔵記憶装置を外部より書換え可能な素子で構成
した集積回路を書換え可能な内蔵固定記憶装置３
０１として用い、書き込れたプログラムに誤りが
あれば、再度書直し、正しいプログラムを確立す
る方法がある。
ログラムの開発に用いられる手段として、第２図
に示すように、演算制御回路４００は全く同一で
内蔵記憶装置を外部より書換え可能な素子で構成
した集積回路を書換え可能な内蔵固定記憶装置３
０１として用い、書き込れたプログラムに誤りが
あれば、再度書直し、正しいプログラムを確立す
る方法がある。
併しながら、この方法では書換え可能とした内
部固定記憶装置３０１の制御用に特別な入力信号
６００，７００を必要とし、かつ前述した如く特
別な素子を記憶素子として採用するため、開発さ
れたプログラムを格納する集積回路とは素子構成
の異なる集積回路を必要とする欠点を有する。ま
た、プログラムの一部書換えに際しても全ての内
容を書換えが必要なため、プログラムの開発時間
が増大するという欠点がある。
部固定記憶装置３０１の制御用に特別な入力信号
６００，７００を必要とし、かつ前述した如く特
別な素子を記憶素子として採用するため、開発さ
れたプログラムを格納する集積回路とは素子構成
の異なる集積回路を必要とする欠点を有する。ま
た、プログラムの一部書換えに際しても全ての内
容を書換えが必要なため、プログラムの開発時間
が増大するという欠点がある。
他方、第３図に示すように、確立したプログラ
ムを格納する固定記憶装置３００を内蔵する集積
回路内の記憶装置制御回路２００を一部変更し、
内蔵固定記憶装置３００からの命令の読出しが要
求された場合でも外部記憶装置５００からの命令
を読込むことを可能とし、内蔵固定記憶装置３０
０に相当する部分を外部記憶装置５００上に実現
する方法がある。この方法には内蔵固定記憶装置
３００に相当する部分が外部にあるため、これに
一部だけの書換えが可能な記憶装置を採用すれ
ば、プログラムの確立に要する時間が少なくなる
という利点があるが異なる機能の集積回路を２種
開発することには変りなく、集積回路の開発に手
間取り、かつ使用者にとつても回路構成がほぼ同
一の集積回路を２種使い分ける必要があるため管
理がわずらわしいという欠点がある。
ムを格納する固定記憶装置３００を内蔵する集積
回路内の記憶装置制御回路２００を一部変更し、
内蔵固定記憶装置３００からの命令の読出しが要
求された場合でも外部記憶装置５００からの命令
を読込むことを可能とし、内蔵固定記憶装置３０
０に相当する部分を外部記憶装置５００上に実現
する方法がある。この方法には内蔵固定記憶装置
３００に相当する部分が外部にあるため、これに
一部だけの書換えが可能な記憶装置を採用すれ
ば、プログラムの確立に要する時間が少なくなる
という利点があるが異なる機能の集積回路を２種
開発することには変りなく、集積回路の開発に手
間取り、かつ使用者にとつても回路構成がほぼ同
一の集積回路を２種使い分ける必要があるため管
理がわずらわしいという欠点がある。
本発明は上記欠点を除きプログラムを開発する
ための機能を実現する回路構成の集積回路と内蔵
した固定記憶装置に開発したプログラムを格納す
るため集積回路を別個に開発することなく、前記
２種の機能を一つの集積回路内に実現する集積回
路装置を提供するものである。
ための機能を実現する回路構成の集積回路と内蔵
した固定記憶装置に開発したプログラムを格納す
るため集積回路を別個に開発することなく、前記
２種の機能を一つの集積回路内に実現する集積回
路装置を提供するものである。
本発明の集積回路装置は、命令を記憶する内蔵
固定記憶装置と、命令を記憶する外部記憶装置を
接続する端子と、体記内蔵固定記憶装置内または
前記外部記憶装置内の読取るべき命令が格納され
ている番地を示す記憶装置制御回路と、前記記憶
装置制御回路の内容を直列接続された第１および
第２のインバータを介して初期状態に設定する初
期設定信号を導入する入力端子と、前記第２のイ
ンバータに直列接続する第３および第４のインバ
ータを介して前記初期設定信号を入力する時間判
定回路と、前記時間判定回路に入力する信号の立
上りでリセツトし前記時間判定回路の出力信号で
セツトするＳ―Ｒフリツプフロツプと、前記Ｓ―
Ｒフリツプフロツプの出力と前記記憶装置制御回
路の出力を入力とするノアゲートと、前記内蔵固
定記憶装置の出力を一方の入力とし前記ノアゲー
トの出力を他方の入力とする第１のアンドゲート
と、前記外部記憶装置が接続される端子が一方の
入力に接続し他方の入力にインバータを介して前
記ノアゲートの出力が接続する第２のアンドゲー
トと、前記第１及び第２のアンドゲートの出力を
オアゲートを介して入力する演算制御回路とを含
んで構成される。
固定記憶装置と、命令を記憶する外部記憶装置を
接続する端子と、体記内蔵固定記憶装置内または
前記外部記憶装置内の読取るべき命令が格納され
ている番地を示す記憶装置制御回路と、前記記憶
装置制御回路の内容を直列接続された第１および
第２のインバータを介して初期状態に設定する初
期設定信号を導入する入力端子と、前記第２のイ
ンバータに直列接続する第３および第４のインバ
ータを介して前記初期設定信号を入力する時間判
定回路と、前記時間判定回路に入力する信号の立
上りでリセツトし前記時間判定回路の出力信号で
セツトするＳ―Ｒフリツプフロツプと、前記Ｓ―
Ｒフリツプフロツプの出力と前記記憶装置制御回
路の出力を入力とするノアゲートと、前記内蔵固
定記憶装置の出力を一方の入力とし前記ノアゲー
トの出力を他方の入力とする第１のアンドゲート
と、前記外部記憶装置が接続される端子が一方の
入力に接続し他方の入力にインバータを介して前
記ノアゲートの出力が接続する第２のアンドゲー
トと、前記第１及び第２のアンドゲートの出力を
オアゲートを介して入力する演算制御回路とを含
んで構成される。
次に本発明の実施例について図面を用いて説明
する。
する。
第４図は本発明の一実施例のブロツク図であ
る。
る。
この実施例の集積回路装置１０００は、命令を
記憶する内蔵固定記憶装置３００と、命令を記憶
する外部記憶装置を接続する端子５０１〜５０
Ｘ，５１１〜５１Ｘと、内蔵固定記憶装置３００
内または外部記憶装置５００内の読取るべき命令
が格納されている番地を示す記憶装置制御回路２
００と、この記憶装置制御回路２００の内容を直
列接続された第１および第２のインバータ４，５
を介して初期状態に設定する初期設定信号を導入
する入力端子１００と、前記第２のインバータ５
に直列接続する第３および第４のインバータ１０
１，１０２を介して前記初期設定信号を入力する
時間判定回路１と、この時間判定回路１に入力す
る信号の立上りでリセツトし時間判定回路１の出
力信号でセツトするＳ―Ｒフリツプフロツプ３
と、このＳ―Ｒフリツプフロツプ３の出力と記憶
装置制御回路２００の出力を入力とするノアゲー
ト８と、内蔵固定記憶装置の出力を一方の入力と
しノアゲート８の出力を他方の入力とする第１の
アンドゲート１０ａ〜１０ｍと、外部記憶装置５
００が接続される端子５１１〜５１Ｘが一方の入
力に接続し、他方の入力にインバータ９を介して
ノアゲート８の出力が接続する第２のアンドゲー
ト１１ａ〜１１ｍと、第１及び第２のアンドゲー
トの出力をオアゲート１２ａ〜１２ｍを介して入
力する演算制御回路４００とを含んで構成され、
Ｓ―Ｒフリツプフロツプがセツトした後は内蔵固
定記憶装置３００からの命令を読取る状態となつ
ても、外部記憶装置からの命令を読取ることがで
きるようになつている。
記憶する内蔵固定記憶装置３００と、命令を記憶
する外部記憶装置を接続する端子５０１〜５０
Ｘ，５１１〜５１Ｘと、内蔵固定記憶装置３００
内または外部記憶装置５００内の読取るべき命令
が格納されている番地を示す記憶装置制御回路２
００と、この記憶装置制御回路２００の内容を直
列接続された第１および第２のインバータ４，５
を介して初期状態に設定する初期設定信号を導入
する入力端子１００と、前記第２のインバータ５
に直列接続する第３および第４のインバータ１０
１，１０２を介して前記初期設定信号を入力する
時間判定回路１と、この時間判定回路１に入力す
る信号の立上りでリセツトし時間判定回路１の出
力信号でセツトするＳ―Ｒフリツプフロツプ３
と、このＳ―Ｒフリツプフロツプ３の出力と記憶
装置制御回路２００の出力を入力とするノアゲー
ト８と、内蔵固定記憶装置の出力を一方の入力と
しノアゲート８の出力を他方の入力とする第１の
アンドゲート１０ａ〜１０ｍと、外部記憶装置５
００が接続される端子５１１〜５１Ｘが一方の入
力に接続し、他方の入力にインバータ９を介して
ノアゲート８の出力が接続する第２のアンドゲー
ト１１ａ〜１１ｍと、第１及び第２のアンドゲー
トの出力をオアゲート１２ａ〜１２ｍを介して入
力する演算制御回路４００とを含んで構成され、
Ｓ―Ｒフリツプフロツプがセツトした後は内蔵固
定記憶装置３００からの命令を読取る状態となつ
ても、外部記憶装置からの命令を読取ることがで
きるようになつている。
第５図は第４図に示す時間判定回路の一例の回
路図である。
路図である。
この回路はＴフリツプフロツプ２１，２２，２
３を縦続接続したものでクロツク信号
（CLOCK）、インバータ１０１の出力、アンドゲ
ート７の出力を入力としている。時間判定回路は
他の回路で実現することも可能である。
３を縦続接続したものでクロツク信号
（CLOCK）、インバータ１０１の出力、アンドゲ
ート７の出力を入力としている。時間判定回路は
他の回路で実現することも可能である。
第６図ａ，ｂは第５図に示す時間判定回路の動
作時のタイミングチヤートであ。図の左側の文字
および番号はそれぞれ入、出力信号および回路番
号を示す。
作時のタイミングチヤートであ。図の左側の文字
および番号はそれぞれ入、出力信号および回路番
号を示す。
第６図ａは、クロツク信号CLOCKの立下りが
７個目でインバータ１０１が“１”であればアン
ドゲート２から“１”が出力されるように設定し
たときの各部の波形を示す。
７個目でインバータ１０１が“１”であればアン
ドゲート２から“１”が出力されるように設定し
たときの各部の波形を示す。
第６図ｂは、逆にクロツク信号CLOCKの立下
りが７個目でインバータ１０１が“０”であるの
で、このときアンドゲート２から出力はないこと
を示す。
りが７個目でインバータ１０１が“０”であるの
で、このときアンドゲート２から出力はないこと
を示す。
第４図に戻つて、アンドゲート２の出力はＳ―
Ｒフリツプフロツプ３のセツト入力Ｓに入る。第
２のインバータ５の出力を入力とする第５のイン
バータ６と、この出力を一方の入力とし、他方の
入力は第２のインバータ５の出力である２入力ア
ンドゲート７は第２のインバータ５の信号が論理
値“０”から論理値“１”に変化した際“１”の
信号を発生する回路であり、この信号はＳ―Ｒフ
リツプフロツプ３のリセツト入力Ｒに入る。記憶
装置制御回路２００の出力２００ａ〜２００ｎは
出力端子５０１〜５０Ｘを介して外部記憶装置５
００にアドレス指定信号として与えられる。また
２００ｅ〜２００ｎは内蔵固定記憶装置３００の
アドレス指定信号となつている。５入力ノアゲー
ト８の入力は２００ａ〜２００ｄとＳ―Ｒフリツ
プフロツプ３の入出力であり、その出力は内蔵固
定記憶装置３００の出力３００ａ〜３００ｍをそ
れぞれ一方の入力とする第１の２入力アンドゲー
ト群１０ａ〜１０ｍの共通入力であり、かつイン
バータ９の入力である。インバータ９の出力は外
部記憶装置５００の出力５００ａ〜５００ｍをそ
れぞれ一方の入力とする第２のアンドゲート群１
１ａ〜１１ｍの他方の共通入力となる。第２の２
入力アンドゲート群１０ａ〜１０ｍ，１１ａ〜１
１ｍの出力はそれぞれ対応した２入力オアゲート
１２ａ〜１２ｍを介して演算処理装置４００に導
入され、演算処理装置４００内でどの演算を実行
するかを指定する命令となる。
Ｒフリツプフロツプ３のセツト入力Ｓに入る。第
２のインバータ５の出力を入力とする第５のイン
バータ６と、この出力を一方の入力とし、他方の
入力は第２のインバータ５の出力である２入力ア
ンドゲート７は第２のインバータ５の信号が論理
値“０”から論理値“１”に変化した際“１”の
信号を発生する回路であり、この信号はＳ―Ｒフ
リツプフロツプ３のリセツト入力Ｒに入る。記憶
装置制御回路２００の出力２００ａ〜２００ｎは
出力端子５０１〜５０Ｘを介して外部記憶装置５
００にアドレス指定信号として与えられる。また
２００ｅ〜２００ｎは内蔵固定記憶装置３００の
アドレス指定信号となつている。５入力ノアゲー
ト８の入力は２００ａ〜２００ｄとＳ―Ｒフリツ
プフロツプ３の入出力であり、その出力は内蔵固
定記憶装置３００の出力３００ａ〜３００ｍをそ
れぞれ一方の入力とする第１の２入力アンドゲー
ト群１０ａ〜１０ｍの共通入力であり、かつイン
バータ９の入力である。インバータ９の出力は外
部記憶装置５００の出力５００ａ〜５００ｍをそ
れぞれ一方の入力とする第２のアンドゲート群１
１ａ〜１１ｍの他方の共通入力となる。第２の２
入力アンドゲート群１０ａ〜１０ｍ，１１ａ〜１
１ｍの出力はそれぞれ対応した２入力オアゲート
１２ａ〜１２ｍを介して演算処理装置４００に導
入され、演算処理装置４００内でどの演算を実行
するかを指定する命令となる。
第７図ａ，ｂは第４図に示す一実施例の動作時
のタイミングチヤートである。
のタイミングチヤートである。
今、判定時間をｈと設定する。まず、第７図ａ
に示すように、入力端子１００にｈより短い判定
時間h1（h1＜ｈ）の論理値“１”の信号を入力す
ると、第１のインバータ４の出力は“０”に、時
間判定回路１の出力は“０”のままである（“１”
にならない）。そうすると２入力アンドゲート７
の出力から入力信号の変化した際Ｓ―Ｒフリツプ
フロツプ３のリセツト信号が発生し、その出力Ｑ
は“０”となる。記憶装置制御回路２００の出力
２００ａ〜２００ｄにすべて“０”が現われると
ノアゲート８の入力はすべて“０”となり、その
出力は“１”となる。またインバータ９の出力は
“０”となる。この状態は第２の２入力アンドゲ
ート群１１ａ〜１１ｍの出力は“０”となり、内
蔵固定記憶装置３００の出力３００ａ〜３００ｍ
が２入力アンドゲート１０ａ〜１０ｍを介して演
算処理装置４００に与えられる。また記憶装置制
御回路２００の出力２００ａ〜２００ｄのうちの
どれかに“１”が現われるとノアゲート８の出力
は“０”となる。第１の入力アンドゲート群１０
ａ〜１０ｍの出力は“０”となり、外部記憶装置
５００から読出される内容が端子５１１〜５１Ｘ
を介して第２の２入力アンドゲート群１１ａ〜１
１ｍを介して演算処理装置４００に与えられる。
この様にして内蔵固定記憶装置３００からの命令
の読出しと外部記憶装置５００からの命令の読出
しが切替えられる。
に示すように、入力端子１００にｈより短い判定
時間h1（h1＜ｈ）の論理値“１”の信号を入力す
ると、第１のインバータ４の出力は“０”に、時
間判定回路１の出力は“０”のままである（“１”
にならない）。そうすると２入力アンドゲート７
の出力から入力信号の変化した際Ｓ―Ｒフリツプ
フロツプ３のリセツト信号が発生し、その出力Ｑ
は“０”となる。記憶装置制御回路２００の出力
２００ａ〜２００ｄにすべて“０”が現われると
ノアゲート８の入力はすべて“０”となり、その
出力は“１”となる。またインバータ９の出力は
“０”となる。この状態は第２の２入力アンドゲ
ート群１１ａ〜１１ｍの出力は“０”となり、内
蔵固定記憶装置３００の出力３００ａ〜３００ｍ
が２入力アンドゲート１０ａ〜１０ｍを介して演
算処理装置４００に与えられる。また記憶装置制
御回路２００の出力２００ａ〜２００ｄのうちの
どれかに“１”が現われるとノアゲート８の出力
は“０”となる。第１の入力アンドゲート群１０
ａ〜１０ｍの出力は“０”となり、外部記憶装置
５００から読出される内容が端子５１１〜５１Ｘ
を介して第２の２入力アンドゲート群１１ａ〜１
１ｍを介して演算処理装置４００に与えられる。
この様にして内蔵固定記憶装置３００からの命令
の読出しと外部記憶装置５００からの命令の読出
しが切替えられる。
次に、第７図ｂに示すように、判定時間ｈより
長い時間h2（h2＞ｈ）の論理値“１”の信号を入
力端子１００に入力すると、第１のインバータ４
の出力は“０”になり、時間判定回路１の出力に
“１”が現れる。Ｓ―Ｒフリツプフロツプ３には
２入力アンドゲート７からセツト信号が与えら
れ、時間判定回路１からリセツト信号が与えら
れ、Ｓ―Ｒフリツプフロツプ３の出力が“０”と
なり、判定時間ｈ後、アンドゲート２の出力は
“１”となり、Ｓ―Ｒフリツプフロツプ３の出力
が“１”となる。この状態は記憶装置制御回路２
００の出力２００ａ〜２００ｄの内容がどうであ
つてもノアゲート８の出力が“０”となり、外部
記憶装置５００からの命令を演算処理装置４００
に与えるものである。従つて、内蔵固定記憶装置
３００に相当する部分を外部記憶装置内に実現
し、プログラムの開発を行なうことができる。ま
た、Ｓ―Ｒフリツプフロツプ３のリセツト入力は
入力端子１００に与えられる信号が“０”から
“１”に変化する際、必ず発生するのでＳ―Ｒフ
リツプフロツプ３の内容が不定のため一義的に状
態が定まらないという異常動作は存在しない。
長い時間h2（h2＞ｈ）の論理値“１”の信号を入
力端子１００に入力すると、第１のインバータ４
の出力は“０”になり、時間判定回路１の出力に
“１”が現れる。Ｓ―Ｒフリツプフロツプ３には
２入力アンドゲート７からセツト信号が与えら
れ、時間判定回路１からリセツト信号が与えら
れ、Ｓ―Ｒフリツプフロツプ３の出力が“０”と
なり、判定時間ｈ後、アンドゲート２の出力は
“１”となり、Ｓ―Ｒフリツプフロツプ３の出力
が“１”となる。この状態は記憶装置制御回路２
００の出力２００ａ〜２００ｄの内容がどうであ
つてもノアゲート８の出力が“０”となり、外部
記憶装置５００からの命令を演算処理装置４００
に与えるものである。従つて、内蔵固定記憶装置
３００に相当する部分を外部記憶装置内に実現
し、プログラムの開発を行なうことができる。ま
た、Ｓ―Ｒフリツプフロツプ３のリセツト入力は
入力端子１００に与えられる信号が“０”から
“１”に変化する際、必ず発生するのでＳ―Ｒフ
リツプフロツプ３の内容が不定のため一義的に状
態が定まらないという異常動作は存在しない。
以上詳細に説明したように、本発明によれば、
プログラムを開発するための回路構成をもつた集
積回路と、開発したプログラムを格納するための
回路構成の集積回路とを開発することを要せず、
２種の機能を入力信号の長さにより使い分けら
れ、１つの集積回路内に実現することが可能とな
り、開発時間の短縮、製造管理の簡略化にもたら
す効果があるのみならず、ユーザーとしては同一
の集積回路を開発用、実際の応用のためと区別す
ることなく使用できる集積回路が得られるのでそ
の効果は大きい。
プログラムを開発するための回路構成をもつた集
積回路と、開発したプログラムを格納するための
回路構成の集積回路とを開発することを要せず、
２種の機能を入力信号の長さにより使い分けら
れ、１つの集積回路内に実現することが可能とな
り、開発時間の短縮、製造管理の簡略化にもたら
す効果があるのみならず、ユーザーとしては同一
の集積回路を開発用、実際の応用のためと区別す
ることなく使用できる集積回路が得られるのでそ
の効果は大きい。
第１図は従来のマイクロプログラム処理方式の
集積回路の一例のブロツク図、第２図は従来の内
蔵固定記憶装置に格納するプログラムを開発する
ための集積回路の一例のブロツク図、第３図は従
来の内蔵固定記憶装置のプログラムを開発するた
めの集積回路の他の例のブロツク図、第４図は本
発明の一実施例のブロツク図、第５図は第４図に
示す時間判定回路の一例の回路図、第６図ａ，ｂ
は第５図に示す時間判定回路の動作時のタイミン
グチヤート、第７図ａ，ｂは第４図に示す一実施
例の動作時のタイミングチヤートである。 １…時間判定回路、２…２入力アンドゲート、
３…Ｓ―Ｒフリツプフロツプ、４，５，６…イン
バータ、７…２入力アンドゲート、８…ノアゲー
ト、９…インバータ、１０ａ〜１０ｍ，１１ａ〜
１１ｍ…アンドゲート、１２ａ〜１２ｍ…オアゲ
ート、２１，２２，２３…Ｔフリツプフロツプ、
１００…入力端子、１０１，１０２…インバー
タ、２００…記憶装置制御回路、３００…内蔵固
定記憶装置、３０１…書換え可能な内蔵固定記憶
装置、４００…演算制御回路、５００…外部記憶
回路、１０００…集積回路。
集積回路の一例のブロツク図、第２図は従来の内
蔵固定記憶装置に格納するプログラムを開発する
ための集積回路の一例のブロツク図、第３図は従
来の内蔵固定記憶装置のプログラムを開発するた
めの集積回路の他の例のブロツク図、第４図は本
発明の一実施例のブロツク図、第５図は第４図に
示す時間判定回路の一例の回路図、第６図ａ，ｂ
は第５図に示す時間判定回路の動作時のタイミン
グチヤート、第７図ａ，ｂは第４図に示す一実施
例の動作時のタイミングチヤートである。 １…時間判定回路、２…２入力アンドゲート、
３…Ｓ―Ｒフリツプフロツプ、４，５，６…イン
バータ、７…２入力アンドゲート、８…ノアゲー
ト、９…インバータ、１０ａ〜１０ｍ，１１ａ〜
１１ｍ…アンドゲート、１２ａ〜１２ｍ…オアゲ
ート、２１，２２，２３…Ｔフリツプフロツプ、
１００…入力端子、１０１，１０２…インバー
タ、２００…記憶装置制御回路、３００…内蔵固
定記憶装置、３０１…書換え可能な内蔵固定記憶
装置、４００…演算制御回路、５００…外部記憶
回路、１０００…集積回路。
Claims (1)
- １ 命令を記憶する内蔵固定記憶装置と、命令を
記憶する外部記憶装置を接続する端子と、前記内
蔵固定記憶装置内または前記外部記憶装置内の読
取るべき命令が格納されている番地を示す記憶装
置制御回路と、前記記憶装置制御回路の内容を直
列接続された第１および第２のインバータを介し
て初期状態に設定する初期設定信号を導入する入
力端子と、前記第２のインバータに直列接続する
第３および第４のインバータを介して前記初期設
定信号に入力する時間判定回路と、前記時間判定
回路に入力する信号の立上りでリセツトし前記時
間判定回路の出力信号でセツトするＳ―Ｒフリツ
プフロツプと、前記Ｓ―Ｒフリツプフロツプの出
力と前記記憶装置制御回路の出力を入力とするノ
アゲートと、前記内蔵固定記憶装置の出力を一方
の入力とし前記ノアゲートの出力を他方の入力と
する第１のアンドゲートと、前記外部記憶装置が
接続される端子が一方の入力に接続し、他方の入
力にインバータを介して前記ノアゲートの出力が
接続する第２のアンドゲートと、前記第１及び第
２のアンドゲートの出力をオアゲートを介して入
力する演算制御回路とを含むことを特徴とする集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165325A JPS5866155A (ja) | 1981-10-16 | 1981-10-16 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165325A JPS5866155A (ja) | 1981-10-16 | 1981-10-16 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866155A JPS5866155A (ja) | 1983-04-20 |
| JPH0155504B2 true JPH0155504B2 (ja) | 1989-11-24 |
Family
ID=15810181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165325A Granted JPS5866155A (ja) | 1981-10-16 | 1981-10-16 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866155A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195446A (ja) * | 1984-10-17 | 1986-05-14 | Matsushita Electric Ind Co Ltd | 論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609872Y2 (ja) * | 1980-02-21 | 1985-04-05 | ソニー株式会社 | 制御パラメ−タの設定装置 |
-
1981
- 1981-10-16 JP JP56165325A patent/JPS5866155A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268341A (en) * | 1975-12-01 | 1977-06-07 | Intel Corp | Mos digital computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866155A (ja) | 1983-04-20 |
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