TWI510153B - 佈線基板，半導體裝置，和其製造方法 - Google Patents

佈線基板，半導體裝置，和其製造方法 Download PDF

Info

Publication number
TWI510153B
TWI510153B TW100122431A TW100122431A TWI510153B TW I510153 B TWI510153 B TW I510153B TW 100122431 A TW100122431 A TW 100122431A TW 100122431 A TW100122431 A TW 100122431A TW I510153 B TWI510153 B TW I510153B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
film
conductive layer
conductive
Prior art date
Application number
TW100122431A
Other languages
English (en)
Other versions
TW201230906A (en
Inventor
倉田求
笹川慎也
田口文香
家田義紀
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201230906A publication Critical patent/TW201230906A/zh
Application granted granted Critical
Publication of TWI510153B publication Critical patent/TWI510153B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

佈線基板，半導體裝置，和其製造方法
所公開的發明關於佈線基板、半導體裝置以及它們的製造方法。
另外，在本發明說明中，半導體裝置是指能夠藉由利用半導體特性而起到作用的所有裝置，因此電光裝置、半導體電路以及電子裝置都是半導體裝置。
為了連接半導體裝置中的多層佈線及佈線層之間，使用如下方法：使用金屬材料，利用CMP技術去除不需要的佈線材料，以製造埋入佈線結構。
隨著半導體裝置的集成度的提高，對半導體裝置要求佈線及其接觸尺寸的微細化。因此，為了避免被高微細化的半導體裝置中的佈線之間的導通不良，提出了優良的佈線之間的連接結構(例如，參照專利文獻1)。在專利文獻1中，藉由利用氣體離子的照射使在佈線的形成區域中產生的凹凸平滑化，可以提高佈線的覆蓋率。
[專利文獻1]日本專利申請公開第2009-54879號公報
鑒於上述問題，所公開的發明的目的之一在於：在進行了集成化的佈線基板或半導體裝置中，抑制導通不良。
所公開的發明的目的之一在於：高良率地製造可靠性 高的佈線基板或半導體裝置。
在具有多層佈線結構的佈線基板或半導體裝置中，用於該佈線的導電層的連接結構使用具有曲面的導電層。藉由使用具有曲面的表面的光阻遮罩對導電層進行蝕刻加工，形成具有曲面的表面的導電層(也可以說“表面為曲面的導電層”或“在表面具有曲面的導電層”)
具有曲面的表面的導電層在其表面沒有銳角的水平差。因此，導電層的剖面為錐形的頂端具有圓度的穹頂形狀。在使下層的導電層露出的絕緣層的去除步驟時，因為藉由去除周圍的絕緣層而露出的下層的導電層的頂端部具有曲面，所以可以提高層疊在下層的導電層上的上層的導電層的覆蓋率。
本發明說明所公開的發明的結構的一個方式是一種佈線基板，包括：第一導電層；覆蓋第一導電層的側面的絕緣層；以及設置在絕緣層上且與第一導電層的從絕緣層突出的部分接觸的第二導電層，其中，第一導電層的從絕緣層突出的部分的表面為曲面。
本發明說明所公開的發明的結構的一個方式是一種半導體裝置，包括：第一電晶體的閘極電極層；覆蓋閘極電極層的側面的絕緣層；以及設置在絕緣層上且與閘極電極層的從絕緣層突出的部分接觸的第二電晶體的源極電極層或汲極電極層，其中，閘極電極層的從絕緣層突出的部分的表面為曲面。
本發明說明所公開的發明的結構的一個方式是一種佈 線基板的製造方法，包括如下步驟：在絕緣表面上形成導電膜；在導電膜上形成其表面具有曲面的光阻遮罩；藉由使用其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻導電膜，形成其表面具有曲面的第一導電層；在第一導電層上形成絕緣層；藉由蝕刻絕緣層，使第一導電層的一部分露出；以及在絕緣層上形成與第一導電層接觸的第二導電層。
本發明說明所公開的發明的結構的一個方式是一種佈線基板的製造方法，包括如下步驟：在絕緣表面上形成導電膜；在導電膜上形成具有傾斜度的光阻遮罩；藉由對具有傾斜度的光阻遮罩進行加熱處理，形成其表面具有曲面的光阻遮罩；藉由使用其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻導電膜，形成其表面具有曲面的第一導電層；在第一導電層上形成絕緣層；藉由蝕刻絕緣層，使第一導電層的一部分露出；以及在絕緣層上形成與第一導電層接觸的第二導電層。
本發明說明所公開的發明的結構的一個方式是一種半導體裝置的製造方法，包括如下步驟：形成導電膜；在導電膜上形成其表面具有曲面的光阻遮罩；藉由使用其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻導電膜，形成其表面具有曲面的第一電晶體的閘極電極層；在閘極電極層上形成絕緣層；藉由蝕刻絕緣層，使閘極電極層的一部分露出；以及在絕緣層上形成與閘極電極層接觸的第二電晶體的源極電極層或汲極電極層。
本發明說明所公開的發明的結構的一個方式是一種半導體裝置的製造方法，包括如下步驟：形成導電膜；在導電膜上形成具有傾斜度的光阻遮罩；藉由對具有傾斜度的光阻遮罩進行加熱處理，形成其表面具有曲面的光阻遮罩；藉由使用其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻導電膜，形成其表面具有曲面的第一電晶體的閘極電極層；在閘極電極層上形成絕緣層；藉由蝕刻絕緣層，使閘極電極層的一部分露出；以及在絕緣層上形成與閘極電極層接觸的第二電晶體的源極電極層或汲極電極層。
在導電層之間的疊層結構中，藉由將上層的導電層高覆蓋率地形成在下層的導電層上，可以確保導電層之間的電連接。因此，因為在生產時可以抑制由膜的形狀不良導致的特性不良，所以可以提高良率，而也可以提高佈線基板或半導體裝置的可靠性。
下面，參照圖式詳細地說明本發明說明所公開的發明的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明說明所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說明。並且，本發明說明所公開的發明不應解釋為僅限定於以下實施方式的描述內容。注意，“第一”和“第二”這些序數詞是為了方便起見而使用的，並不表示步驟的順序和疊層的順序。另外，本發明說明中的序數詞並不表示規 定所公開的發明的特定名稱。
實施方式1
在本實施方式中，參照圖1A至圖3對佈線基板、半導體裝置以及它們的製造方法的一個方式進行說明。
圖1A示出本實施方式的具有疊層的導電層之間的連接結構的佈線基板。在絕緣層200上設置有導電層201，並且在該導電層201的其上部以外的周圍形成有絕緣層203。在絕緣層203上，導電層202接觸於從絕緣層203突出的導電層201而形成，而使導電層201與導電層202電連接。
導電層201是具有曲面的表面的導電層。藉由使用具有曲面的表面的光阻遮罩對導電膜進行蝕刻加工，可以形成其表面沒有銳角的水平差的導電層201。
圖2A至2E示出圖1A所示的具有疊層的導電層之間的連接結構的佈線基板的製造方法。
在絕緣層200上形成導電膜211，並且在導電膜211上形成光阻遮罩212(參照圖2A)。光阻遮罩212的表面為曲面，如圖2A所示，其剖面為近似半球的形狀。
藉由在利用光刻步驟形成具有傾斜度的光阻遮罩之後對其進行加熱處理，可以控制光阻遮罩212的形狀。只要加熱處理之前的光阻遮罩的傾斜角度(導電膜211的表面與光阻遮罩的側面之間的角度)為小於90度，即可。在 本實施方式中，在形成傾斜角度為75度的光阻遮罩之後，在180℃的溫度下進行加熱處理2小時。
藉由使用其表面為曲面的光阻遮罩212對導電膜211進行蝕刻加工，形成具有曲面的導電層201(參照圖2B)。蝕刻使用乾蝕刻。作為蝕刻氣體，可以使用含有氯的氣體(氯類氣體，例如氯(Cl2 )、三氯化硼(BCl3 )、四氯化矽(SiCl4 )、四氯化碳(CCl4 )等)、含有氟的氣體(氟類氣體，例如氟化碳(CF4 )、六氟化硫(SF6 )、三氟化氮(NF3 )、三氟甲烷(CHF3 )等)。還可以採用對上述氣體中加入了氧或稀有氣體(例如Ar等)的蝕刻氣體。
隨著半導體裝置的集成化，導電層的線寬度變得更小且微細。如果線寬度小，則難以使導電層具有傾斜度，導電層的側面容易成為垂直形狀。在側面為垂直形狀時，從絕緣層突出的導電層的上方的端部被銳角化，而降低形成在其上的上層的導電層的覆蓋率。
如本發明說明所公開那樣，在使用其形狀被控制為具有曲面的抗蝕劑形成導電層的情況下，即使線寬度微細，即1μm以下，也可以形成其表面具有曲面的導電層。因此，可以抑制由導電層的覆蓋形狀的不良而導致的導通不良，而可以高良率地製造可靠性高的佈線基板或半導體裝置。
覆蓋導電層201地形成絕緣層213(參照圖2C)。
接著，一面蝕刻絕緣層213，而形成被平坦化的絕緣層203，一面使導電層201的上部突出而使其露出(參照圖2D)。
對於為了使絕緣層213平坦化並使導電層201露出而去除絕緣層213的一部分的方法(蝕刻)，沒有特別的限制，而可以適當地使用化學機械拋光(Chemical Mechanical Polishing：CMP)法。
例如，在使用氧化矽膜作為絕緣層213的情況下，作為CMP法的處理條件的一個例子，可以使用如下條件：使用漿料液和砂布；壓力為0.01MPa；軸旋轉速度(旋轉數)為20rpm；台旋轉速度(旋轉數)為20rpm。
在絕緣層203上，接觸於突出的導電層201地形成導電層202，而使導電層201與導電層202電連接(參照圖2E)。
本實施方式的導電層201是如本實施方式所示那樣具有曲面的表面的導電層，而在其表面沒有銳角的水平差。因此，導電層201的剖面為錐形的頂端具有圓度的穹頂形狀。因此，在進行CMP處理時，去除周圍的絕緣層213而露出的導電層201的頂端部具有曲面，而可以提高層疊在導電層201上的導電層202的覆蓋率。
藉由將導電層202高覆蓋率地形成在導電層201上，可以確保導電層201與導電層202之間的電連接。因此，因為在生產時可以抑制由膜的形狀不良導致的特性不良，所以可以提高良率，而也可以提高半導體裝置的可靠性。
圖1B示出絕緣層為疊層結構的例子，其中絕緣層204與絕緣層203層疊。像這樣，在層疊不同的絕緣層的情況下，特別是，因為蝕刻條件的不同，絕緣層203及絕緣層204有時如圖1B所示那樣會被過剩地蝕刻(所謂的過蝕刻)，所以突出的導電層201的表面為曲面而沒有銳角的水平差是有益的。
另外，在圖1B中，導電層202覆蓋從絕緣層203突出的導電層201的整個區域。因為採用導電層202覆蓋導電層201的結構，所以在導電層201與導電層202為同一材料或蝕刻選擇比低的材料時可以防止在導電層202的蝕刻步驟中導電層201被蝕刻。
藉由使用本發明說明所公開的佈線基板，可以提供半導體裝置。圖3示出具有佈線基板的半導體裝置的實例，該佈線基板包括使用圖1A至2E所示的具有曲面的導電層而成的多層佈線結構。
在圖3中，在絕緣層300上設置有絕緣層303a以及其上部從絕緣層303a突出的導電層301a及導電層301b，並且導電層302a及導電層302b分別接觸於導電層301a及導電層301b而形成。
在導電層302a及導電層302b上設置有絕緣層303b、與導電層302a接觸且其上部從絕緣層303b突出的導電層301c，並且導電層302c接觸於導電層301c而形成。
在導電層302c上設置有絕緣層303c、與導電層302c接觸且其上部從絕緣層303c突出的導電層301d，並且導電層302d接觸於導電層301d而形成。
因為層疊的導電層之間的導通優良，所以即使採用圖3所示的由多層的導電層構成的疊層結構，也可以確保電連接。
作為導電層201、導電層202、導電層301a、導電層301b、導電層301c、導電層301d、導電層302a、導電層302b、導電層302c、導電層302d的材料，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧等的金屬材料或以這些金屬材料為主要成分的合金材料的單層或疊層來形成。作為導電層201、導電層202、導電層301a、導電層301b、導電層301c、導電層301d、導電層302a、導電層302b、導電層302c、導電層302d的成膜方法，可以使用濺射法、蒸鍍法、CVD法等。
作為絕緣層203、絕緣層204、絕緣層303a、絕緣層303b、絕緣層303c，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等的無機絕緣膜。絕緣層203、絕緣層204、絕緣層303a、絕緣層303b、絕緣層303c可以使用電漿CVD法或濺射法等而形成。
另外，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。另外，除了上述有機材料以外，還可以使用低介電常數材料(low-k材料)等。在使用有機材料時，也可以使用旋塗法、印刷法等濕處理形成絕緣層203、絕緣層204、絕緣層303a、絕緣層303b、絕緣層303c。
另外，也可以層疊多個由這些材料形成的絕緣膜，來形成絕緣層203、絕緣層204、絕緣層303a、絕緣層303b、絕緣層303c。
作為絕緣層200及絕緣層300，可以使用與上述絕緣層203、絕緣層204、絕緣層303a、絕緣層303b、絕緣層303c同樣的材料及方法而形成。
另外，作為絕緣層200，也可以使用基板。作為可以用作絕緣層200的基板，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板、塑膠基板等絕緣基板。另外，也可以使用單晶半導體基板(例如，單晶矽基板)或多晶半導體基板(例如，多晶矽基板)。
在本實施方式所示的具有多層佈線結構的半導體裝置中，藉由使用具有曲面的導電層作為該導電層的連接結構，可以實現集成度充分得到提高的高可靠性半導體裝置。
實施方式2
藉由使用實施方式1所示的包括導電層的連接結構的佈線基板，可以提供半導體裝置。在本實施方式中，作為使用實施方式1所示的包括導電層的連接結構的佈線基板的半導體裝置的實例，示出儲存介質(記憶元件)。
實施方式1所示的導電層的連接結構可以適當地應用於層疊多個電晶體的積體電路。在本實施方式中，製造如下半導體裝置，該半導體裝置包括形成在單晶半導體基板的第一電晶體的電晶體140；以及隔著絕緣層設置在電晶體140上方的由半導體膜形成的第二電晶體的電晶體162。
作為可以應用本發明說明所公開的導電層的連接結構的半導體裝置，層疊的電晶體的半導體材料及結構既可相同又可不同。在本實施方式中，示出分別使用適合於儲存介質(記憶元件)的電路的材料及結構的電晶體的實例。
圖4A至4C示出半導體裝置的結構的一個例子。圖4A示出半導體裝置的剖面，而圖4B示出半導體裝置的平面。這裏，圖4A相當於圖4B的C1-C2及D1-D2的剖面。另外，圖4C示出將上述半導體裝置用作記憶元件時的電路圖的實例。圖4A和4B所示的半導體裝置在下部具有使用第一半導體材料的電晶體140並在上部具有使用第二半導體材料的電晶體162。在本實施方式中，第一半導體材料使用氧化物半導體以外的半導體材料，而第二半導體材料使用氧化物半導體。作為氧化物半導體之外的的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽、鎵砷等，並且，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。
以下，參照圖5A至5C說明圖4A至4C中的半導體裝置的製造方法。
電晶體140包括：設置在包含半導體材料(例如，矽等)的基板185中的通道形成區116；夾著通道形成區116地設置的雜質區120；與雜質區120接觸的金屬化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。
本實施方式的閘極電極110是如實施方式1所示那樣具有曲面的表面的導電層。藉由使用具有曲面的表面的光阻遮罩對導電層進行蝕刻加工，可以形成其表面沒有銳角的水平差的閘極電極110。
作為包含半導體材料的基板185，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。注意，一般來說，“SOI基板”是指具有在絕緣表面上設置有矽半導體層的結構的基板，但是在本發明說明等中，還包括具有在絕緣表面上設置有由矽以外的材料構成的半導體層的結構的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，將具有在玻璃基板等絕緣基板上隔著絕緣層設置半導體層的結構的基板也包括在“SOI基板”中。
在基板185上以圍繞電晶體140的方式設置有元件分離絕緣層106。另外，為了實現高集成化，如圖4A至4C所示，較佳採用電晶體140不包括側壁絕緣層的結構。另一方面，在重視電晶體140的特性的情況下，也可以在閘極電極110的側面設置側壁絕緣層，並設置包括雜質濃度不同的區域的雜質區120。
使用單晶半導體基板的電晶體140能夠進行高速工作。因此，藉由作為讀出用電晶體使用所述電晶體，可以高速地進行資訊的讀出。
在形成電晶體140之後，覆蓋電晶體140地形成絕緣層170及絕緣層171(參照圖5A)。
作為絕緣層170及絕緣層171，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等的無機絕緣膜。絕緣層170及絕緣層171可以使用電漿CVD法或濺射法等而形成。
另外，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。另外，除了上述有機材料以外，還可以使用低介電常數材料(low-k材料)等。在使用有機材料時，也可以使用旋塗法、印刷法等濕處理形成絕緣層170及絕緣層171。
另外，藉由層疊多個由這些材料形成的絕緣膜，可以形成絕緣層170及絕緣層171。
在本實施方式中，作為絕緣層170利用濺射法形成50nm厚的氧氮化矽膜，並且作為絕緣層171利用濺射法形成550nm厚的氧化矽膜。
接著，作為形成電晶體162和電容元件164之前的處理，一面對絕緣層170及絕緣層171進行CMP處理來形成被平坦化的絕緣層128及絕緣層130，一面使閘極電極110的上面露出(參照圖5B)。
在由於CMP處理而充分被平坦化的絕緣層130上形成半導體膜，然後，對該半導體膜選擇性地進行蝕刻，以形成半導體層144。在本實施方式中，使用氧化物半導體膜作為半導體層144，而使用In-Ga-Zn-O類氧化物靶材藉由濺射法形成半導體層144。
然後，較佳對氧化物半導體膜進行加熱處理(第一加熱處理)。藉由該第一加熱處理，可以去除氧化物半導體膜中的過量的氫(包括水、羥基)而改善氧化物半導體膜的結構，從而降低能隙中的缺陷能階。例如，第一加熱處理的溫度為300℃以上低於550℃，較佳為400℃以上500℃以下。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在該期間，不使氧化物半導體膜接觸大氣，以避免水或氫的混入。藉由進行第一加熱處理而降低雜質，以形成I型(本質)或無限接近於I型的氧化物半導體膜，來可以實現具有非常優良的特性的電晶體。
接著，在閘極電極110、絕緣層128、絕緣層130等上形成導電層，對該導電層進行選擇性的蝕刻，來形成源極電極或汲極電極142a、源極電極或汲極電極142b。
本實施方式的閘極電極110是如實施方式1所示那樣具有曲面的表面的導電層，其表面沒有銳角的水平差。因此，如圖4A所示那樣，閘極電極110的剖面為錐形的頂端具有圓度的穹頂形狀。因此，在進行CMP處理時去除周圍的絕緣層128、絕緣層130而露出的閘極電極110的頂端部具有曲面，而可以提高層疊在閘極電極110上的源極電極或汲極電極142a的覆蓋率。
藉由將源極電極或汲極電極142a高覆蓋率地形成在閘極電極110上，可以確保源極電極或汲極電極142a與閘極電極110之間的電連接。因此，因為在生產時可以抑制由膜的形狀不良導致的特性不良，所以可以提高良率，而也可以提高半導體裝置的可靠性。
作為導電層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。作為導電層的材料，可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素或以上述元素為成分的合金等。也可以使用選自Mn、Mg、Zr、Be、Nd、Sc中的任何一種或多種組合的材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將導電層加工為具有傾斜度的源極電極或汲極電極142a及源極電極或汲極電極142b的優點。
上部的電晶體162的通道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩罩的曝光時，較佳使用波長短，即幾nm至幾十nm的極紫外線(Extreme Ultraviolet)。
接著，形成接觸半導體層144的閘極絕緣層146。閘極絕緣層146藉由利用電漿CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層或氧化鎵層的單層或疊層來形成。
接著，在閘極絕緣層146上的與半導體層144重疊的區域中形成閘極電極148a，並且，在閘極絕緣層146上的與源極電極或汲極電極142a重疊的區域中形成電極148b。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二加熱處理。熱處理的溫度為200℃以上450℃以下，較佳為250℃以上350℃以下。例如，在氮氣圍下以250℃進行加熱處理1小時。藉由進行第二加熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，向半導體層144供應氧，填補該半導體層144的氧缺損，而可以形成I型(本質)或無限接近於I型的氧化物半導體層。
另外，第二加熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二加熱處理。另外，既可以在第一加熱處理之後連續進行第二加熱處理，又可以使第一加熱處理還具有第二加熱處理的作用，或使第二加熱處理還具有第一加熱處理的作用。
如上述那樣，藉由應用第一加熱處理和第二加熱處理中的至少一方，可以使半導體層144儘量不包含其主要成分以外的雜質而實現高純度化。
藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻來形成閘極電極148a及電極148b
接著，在閘極絕緣層146、閘極電極148a及電極148b上形成絕緣層150及絕緣層152。絕緣層150及絕緣層152可以利用濺射法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料形成。
接著，在閘極絕緣層146、絕緣層150、絕緣層152中形成到達源極電極或汲極電極142b的開口。藉由使用掩罩等選擇性地進行蝕刻，形成所述開口。
然後，在上述開口中形成與源極電極或汲極電極142b接觸的佈線156。另外，在圖5A至5C中，未圖示源極電極或汲極電極142b與佈線156的連接部分。
佈線156在使用濺射法等的PVD法或電漿CVD法等的CVD法形成導電層之後對該導電層進行蝕刻加工來形成。作為導電層的材料，可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素或以上述元素為成分的合金等。也可以使用選自Mn、Mg、Zr、Be、Nd、Sc中的任何一種或多種組合的材料。詳細內容與源極電極或汲極電極142a等同樣。
如上所述，完成使用被高純度化的半導體層144的電晶體162及電容元件164。電容元件164包括源極電極或汲極電極142a、半導體層144、閘極絕緣層146和電極148b。
另外，在圖4A至4C所示的電容元件164中，藉由層疊半導體層144和閘極絕緣層146，可以充分確保源極電極或汲極電極142a與電極148b之間的絕緣性。當然，為了確保充分的電容，也可以採用具有不包括半導體層144的結構的電容元件164。另外，也可以採用具有絕緣層的結構的電容元件164。再者，在不需要電容的情況下，也可以採用不設置電容元件164的結構。
圖4C示出將上述半導體裝置用作記憶元件時的電路圖的實例。在圖4C中，電晶體162的源極電極和汲極電極中的一方、電容元件164的電極中的一方、電晶體140的閘極電極彼此電連接。另外，第一佈線(1st Line：也稱為源極線)與電晶體140的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體140的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體162的源極電極及汲極電極中的另一方電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體162的閘極電極電連接。並且，第五佈線(5th Line：也稱為字線)與電容元件164的電極中的另一方電連接。
因為使用氧化物半導體形成的電晶體162具有截止電流極小的特徵，所以藉由使電晶體162成為截止狀態，可以將電晶體162的源極電極及汲極電極中的一方、電容元件164的電極中的一方、電晶體140的閘極電極彼此電連接的節點(以下稱為節點FG)的電位保持極長時間。另外，藉由具有電容元件164，可以容易保持施加到節點FG的電荷，並且，可以容易讀出所保持的資訊。
在將資訊儲存於半導體裝置(寫入)時，首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，將第三佈線的電位供應到節點FG，而將預定量的電荷積蓄於節點FG。在此，施加給予不同的兩種電平的電荷(以下稱為低(Low)水準電荷、高(High)水準電荷)中的任一方。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使節點FG成為浮動狀態，由此，節點FG繼續處於保持有預定的電荷的狀態。如上所述，藉由使節點FG積蓄並保持預定量的電荷，可以使儲存單元儲存資訊。
因為電晶體162的截止電流極小，所以供應到節點FG的電荷被保持很長時間。從而，不需要刷新工作，或者，可以使刷新工作的頻率極低，而可以充分降低耗電量。另外，即使未供應電力，也可以在長期間內保持儲存內容。
在讀出所儲存的資訊(讀出)時，藉由在第一佈線被施加了預定的電位(恆定電位)的狀態下對第五佈線供應適當的電位(讀出電位)，根據保持於節點FG的電荷量，而使電晶體140成為不同的狀態。這是因為如下緣故：通常，當電晶體140是n通道型時，節點FG保持High水準電荷時的電晶體140的外觀上的臨界值Vth_H 低於節點FG保持Low水準電荷時的電晶體140的外觀上的臨界值Vth_L 。這裏，外觀上的臨界值是指為使電晶體140成為“導通狀態”而需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H 和Vth_L 之間的中間電位V0 ，可以辨別節點FG所保持的電荷。例如，在寫入時被供應High水準電荷的情況下，如果第五佈線的電位為V0 (>Vth_H )，則電晶體140成為“導通狀態”。在被供應Low水準電荷的情況下，即使第五佈線的電位為V0 (<Vth_L )，電晶體140也維持“截止狀態”。由此，藉由控制第五佈線的電位，讀出電晶體140的導通狀態或截止狀態(讀出第二佈線的電位)，可以讀出所儲存的資訊。
另外，在對所儲存的資訊進行重寫時，藉由對由於上述寫入而保持預定量的電荷的節點FG供應新電位，使節點FG保持根據新資訊的電荷。明確而言，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將第三佈線的電位(根據新資訊的電位)供應到節點FG，來將預定量的電荷積蓄於節點FG。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，從而成為節點FG保持根據新資訊的電荷的狀態。就是說，藉由在由於第一寫入而使節點FG保持預定量的電荷的狀態下進行與第一寫入同樣的工作(第二寫入)，可以對所儲存的資訊進行重寫。
在本實施方式所示的電晶體162中，藉由將被高純度化而被本質化的氧化物半導體層應用於半導體層144，可以充分地降低電晶體162的截止電流。並且，藉由使用這種電晶體，可以得到能夠在極長期間內保持儲存內容的半導體裝置。
另外，在本實施方式所示的半導體裝置中，藉由使電晶體140與電晶體162重疊而對該連接結構使用具有曲面的導電層，實現集成度充分得到提高的高可靠性半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式3
以下，圖6至7D示出可以應用於實施方式2的半導體基板的其他例子。在本實施方式中，使用隔著絕緣層設置有單晶半導體層的半導體基板。
在圖6所示的半導體裝置中，在基底基板180上隔著絕緣層183設置有電晶體140。電晶體140具有島狀半導體層184，該半導體層184包括與閘極電極110重疊的通道形成區181、夾有該通道形成區181的用作源極區或汲極區的雜質區域182。另外，因為半導體層184為被分離的島狀，所以不需要設置在實施方式2的圖5A至5C的半導體裝置中的元件分離絕緣層106。圖6雖然示出閘極絕緣層108選擇性地設置在閘極電極110下的實例，但是，閘極絕緣層108也可以形成為覆蓋基底基板180的整個表面。
圖7A至7D示出本實施方式的半導體裝置的製造方法。
首先，準備單晶半導體基板190。
作為單晶半導體基板190，可以使用單晶矽基板、單晶鍺基板、單晶矽鍺基板等由第14族元素構成的單晶半導體基板、砷化鎵、磷化銦等化合物半導體基板。市場上銷售的單晶矽基板的典型例子是其尺寸為直徑5英寸(約125mm)的、直徑6英寸(約150mm)的、直徑8英寸(約200mm)的、直徑12英寸(約300mm)的、直徑16英寸(約400mm)的圓形基板，可以使用任何尺寸的單晶矽基板。另外，單晶半導體基板190的形狀不限於圓形，也可以加工為矩形等使用。在本實施方式中，說明作為單晶半導體基板190使用單晶矽基板的情況。
接著，在單晶半導體基板190的表面形成絕緣層193(參照圖7A)。
較佳的是，在形成絕緣層193之前，使用稀氫氟酸清洗單晶半導體基板。此時，也可以交替噴射稀氫氟酸與臭氧水來清洗。根據需要，較佳組合超聲波清洗、雙流體噴射清洗。超聲波清洗較佳是兆赫超聲波清洗(兆超聲波清洗)。藉由進行清洗，減少單晶半導體基板表面的雜質或有機污染，而可以均勻地形成絕緣層193。
作為形成絕緣層193的材料，可以舉出氧化矽膜。
作為絕緣層193的形成方法，可以舉出熱氧化法、CVD法或濺射法。
例如，在使用熱氧化法形成絕緣層193(在本實施方式中，形成氧化矽膜)時，較佳以氧(O2 )為主要成分的氣體，並在包含鹵素的氧化氣圍中進行熱氧化。例如，藉由在包含氯(Cl)的氧化氣圍中對單晶半導體基板190進行熱氧化處理，形成氯氧化了的絕緣層193。在此情況下，絕緣層193成為含有氯原子的絕緣層。包含在絕緣層193中的氯原子形成應變。其結果是，絕緣層193對於水分的吸收比率提高，而使擴散速度增高。也就是說，當在絕緣層193的表面存在有水分時，可以使存在於該表面的水分快速地吸收到絕緣層193中而擴散。
作為熱氧化處理的一個例子，可以在氯化氫(HCl)含量相對於氧含量的比率為0.5vol.%至10vol.%(典型為3vol.%)的氧化氣圍中，以900℃至1150℃的溫度(典型為1000℃)進行熱氧化處理。處理時間可以為0.1至6小時，較佳為0.5至1小時。藉由熱氧化處理而形成氧化膜的厚度為10nm至1000nm(較佳為50nm至300nm)，例如可以為100nm。
接著，將氫離子191照射到單晶半導體基板190，以形成脆化區域192(參照圖7B)。
在照射氫離子之前，也可以使用純水清洗絕緣層193的表面。此時，也可以使用臭氧水代替純水。或者，也可以組合超聲波清洗、雙流體噴射清洗。超聲波清洗較佳是兆赫超聲波清洗(兆超聲波清洗)。但是，藉由利用稀氫氟酸進行清洗，有時會有絕緣層193的表面成為疏水性而不能良好地貼合基底基板的情況。因此，較佳不利用稀氫氟酸進行清洗。藉由進行清洗，可以減少絕緣層193的表面的雜質、有機污染。
氫離子照射步驟既可藉由利用離子摻雜裝置的離子摻雜法又可藉由利用離子植入裝置的離子植入法而進行。
在本實施方式中，示出使用離子摻雜裝置將未經質量分離的離子照射到單晶半導體基板190的實例。離子摻雜裝置的典型是將藉由使工藝氣體電漿激發而產生的所有離子種照射到配置在處理室內的被處理體的非質量分離型裝置。在本發明說明中，將使用離子摻雜裝置將未經質量分離的由源氣體(原料氣體)產生的離子照射到物件物的方法稱為“離子摻雜法”。
離子摻雜裝置主要具有如下結構：配置被處理物的處理室；產生所希望的離子的離子源；以及用以加速離子而照射的加速機構。離子源包括：氣體供應裝置，該氣體供應裝置供應用來產生所希望的離子種的源氣體；以及電極，該電極使源氣體激發而產生電漿，等等。作為用來形成電漿的電極，使用燈絲型電極或電容耦合高頻放電用電極等。加速機構包括：引出電極、加速電極、減速電極、接地電極等電極；以及用來給這些電極提供電力的電源等。在構成加速機構的電極中設置有多個開口、槽縫，利用離子源產生的離子穿過設置在電極中的開口和槽縫而被加速。注意，離子摻雜裝置的結構不侷限於上述結構，設置有根據需要的結構。
另外，用作離子照射裝置的離子植入裝置是對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體的裝置(質量分離型裝置)，在這一點上與離子摻雜裝置大不相同。
接著，說明將單晶半導體基板的單晶半導體層轉置到基底基板的方法。
首先，準備基底基板180。當使用基底基板180時，較佳預先清洗基底基板180的表面。明確而言，使用鹽酸過氧化氫混合液(HPM)、硫酸過氧化氫混合液(SPM)、氨水過氧化氫混合液(APM)、稀氫氟酸(DHF)等來對基底基板180的表面進行超聲波清洗。藉由進行這種清洗處理，可以使基底基板180表面平坦化並去除殘留的研磨微粒。
作為基底基板180，較佳使用絕緣基板。作為絕緣基板的具體實例，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子產業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板、塑膠基板。另外，雖然也可以使用單晶半導體基板(例如，單晶矽基板)或多晶 半導體基板(例如，多晶矽基板)作為基底基板180，但是，考慮到批量生產性或成本，較佳使用可以實現大面積化且廉價的絕緣基板。在本實施方式中，對使用絕緣基板之一的玻璃基板作為基底基板180的情況進行說明。
接著，隔著絕緣層193貼合單晶半導體基板190和基底基板180(參照圖7C)。
接著，藉由進行熱處理在脆化區192中分離單晶半導體基板190，而在基底基板180上設置單晶半導體層194(參照圖7D)。藉由進行熱處理，在脆化區192中形成微孔，在該微孔中析出藉由離子照射而添加的元素，而使其內部的壓力增大。由於壓力的上升，而在脆化區192中的微小孔中發生體積變化，由此在脆化區192中發生裂縫，從而沿著脆化區192分離單晶半導體基板190。結果，從單晶半導體基板190分離的單晶半導體層194隔著絕緣層193形成在基底基板180上。例如，在分離後形成的單晶半導體層194的厚度可以為10nm以上500nm以下，較佳為50nm以上200nm以下。另外，作為用來進行熱處理的加熱單元，可以使用電阻加熱爐等加熱爐、RTA(快速熱退火，即Rapid Thermal Anneal)裝置、微波加熱裝置等。例如，當使用RTA裝置時，以550℃以上730℃以下的加熱溫度，0.5分鐘以上60分鐘以下的處理時間來進行加熱。
對隔著絕緣層183設置在基底基板180上的單晶半導體層194進行蝕刻加工而使其成為島狀形狀，以得到半導體層184。只要使用光刻步驟對單晶半導體層194進行蝕刻加工，即可。
藉由在半導體層184中形成雜質區域182，可以製造電晶體140。只要將賦予導電性的雜質元素(賦予n型的雜質元素(磷(P)等)或賦予p型的雜質元素(硼(B)等))添加到半導體層184，而形成雜質區域182，即可。
之後的步驟只要與實施方式2同樣地進行即可，而可以製造圖6所示的本實施方式的半導體裝置。
因為在本實施方式中可以選擇基底基板，所以可以根據用途而適當地使用透光基板等。因此，藉由使用所公開的發明，可以提供具有更多種多樣的功能的半導體裝置。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中示出可應用於本發明說明所公開的半導體裝置的電晶體的例子。對於可應用於本發明說明所公開的半導體裝置的電晶體的結構沒有特別的限制，例如可以採用具有頂閘結構或底閘結構的交錯型及平面型等。另外，電晶體可以採用形成一個通道形成區的單閘結構、形成兩個通道形成區的兩閘(double gate)結構或形成三個通道形成區的三閘結構。另外，還可以採用在通道區的上及下隔著閘極絕緣層配置兩個閘極電極層的雙閘(dual gate)型。
圖8A至8D示出可以應用於本發明說明所公開的半導體裝置(例如，實施方式2及實施方式3中的電晶體162)的電晶體的剖面結構的實例。圖8A至8D所示的電晶體雖然設置在絕緣層400上，但是，也可以設置在玻璃基板等的基板上。在將圖8A至8D所示的電晶體應用於實施方式2及實施方式3中的電晶體162時，絕緣層400相當於絕緣層130。
圖8A所示的電晶體410是底閘結構的薄膜電晶體之一，且還將其稱為反交錯型薄膜電晶體。
電晶體410在絕緣層400上包括閘極電極層401、閘極絕緣層402、半導體層403、源極電極層405a及汲極電極層405b。另外，設置有覆蓋電晶體410並層疊在半導體層403的絕緣層407。在絕緣層407上還形成有絕緣層409。
圖8B所示的電晶體420是被稱為通道保護型(也稱為通道停止型)的底閘結構之一，且還將其稱為反交錯型薄膜電晶體。
電晶體420在絕緣層400上包括閘極電極層401、閘極絕緣層402、半導體層403、覆蓋半導體層403的通道形成區的用作通道保護層的絕緣層427、源極電極層405a及汲極電極層405b。另外，覆蓋電晶體420地形成有絕緣層409。
圖8C所示的電晶體430是底閘型的薄膜電晶體，並且在絕緣層400上包括閘極電極層401、閘極絕緣層402、源極電極層405a、汲極電極層405b及半導體層403。另外，設置有覆蓋電晶體430且與半導體層403接觸的絕緣層407。在絕緣層407上環形成有絕緣層409。
在電晶體430中，接觸於絕緣層400及閘極電極層401上地設置閘極絕緣層402，接觸於閘極絕緣層402上地設置有源極電極層405a、汲極電極層405b。而且，在閘極絕緣層402、汲極電極層405a以及汲極電極層405b上設置有半導體層403。
圖8D所示的電晶體440是頂閘結構的薄膜電晶體之一。電晶體440在絕緣層400上包括絕緣層437、半導體層403、源極電極層405a、汲極電極層405b、閘極絕緣層402以及閘極電極層401。接觸於源極電極層405a、汲極電極層405b地分別設置有佈線層436a、佈線層436b，並且源極電極層405a、汲極電極層405b分別與佈線層436a、佈線層436b電連接。
在將底閘結構的電晶體410、420、430設置在基板上時，也可以將成為基底膜的絕緣膜設置在基板和閘極電極層之間。基底膜具有防止來自基板的雜質元素的擴散的功能，並且使用選自氮化矽膜、氧化矽膜、氮氧化矽膜或氧氮化矽膜中的一種膜或多種膜的疊層結構形成該基底膜。
作為閘極電極層401的材料，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧等的金屬材料或以該金屬材料為主要成分的合金材料，以單層或疊層形成閘極電極層401。
作為閘極絕緣層402，可以使用電漿CVD法或濺射法等以氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層或氧化鉿層的單層或疊層而形成。例如，作為第一閘極絕緣層，利用電漿CVD法形成厚度為50nm以上200nm以下的氮化矽層(SiNy (y>0))，且在第一閘極絕緣層上層疊用作第二閘極絕緣層的厚度為5nm以上300nm以下的氧化矽層(SiOx (x>0))，來形成總厚度為200nm的閘極絕緣層。
作為用於源極電極層405a、汲極電極層405b的導電膜，例如使用選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素或以上述元素為成分的合金、組合上述元素的合金膜等。另外，還可以採用在Al、Cu等的金屬層的下側和上側中的一方或兩者層疊Ti、Mo、W等的高熔點金屬層的結構。另外，可以藉由使用添加有防止在Al膜中產生小丘或晶須的元素(Si、Nd、Sc等)的Al材料，來提高耐熱性。
如連接到源極電極層405a、汲極電極層405b的佈線層436a、佈線層436b那樣的導電膜也可以使用與源極電極層405a、汲極電極層405b同樣的材料。
另外，作為成為源極電極層405a、汲極電極層405b(包括由與它們相同的層形成的佈線層)的導電膜，也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In2 O3 )、氧化錫(SnO2 )、氧化鋅(ZnO)、氧化銦氧化錫合金(In2 O3 -SnO2 ，縮寫為ITO)、氧化銦氧化鋅合金(In2 O3 -ZnO)或使這些金屬氧化物材料包含氧化矽的材料。
作為絕緣層407、427、437，典型地使用氧化矽膜、氧氮化矽膜、氧化鋁膜或氧氮化鋁膜等無機絕緣膜。
絕緣層409可以使用氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣膜。
另外，也可以在絕緣層409上形成平坦化絕緣膜以減少因電晶體產生的表面凹凸。作為平坦化絕緣膜，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等的有機材料。除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以藉由層疊多個由這些材料形成的絕緣膜，形成平坦化絕緣膜。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式5
作為可以應用於上述實施方式2至4中的電晶體的半導體層的例子，說明氧化物半導體。
在實施方式4所示的圖8A至8D的電晶體410、電晶體420、電晶體430以及電晶體440中，可以使用氧化物半導體層作為半導體層403。
作為用於半導體層403的氧化物半導體，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。另外，也可以使上述氧化物半導體包含SiO2 。在此，例如，In-Ga-Zn-O類氧化物半導體是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。另外，也可以包含In、Ga和Zn以外的元素。
另外，氧化物半導體層可以使用由化學式InMO3 (ZnO)m (m>0)表示的薄膜。這裏，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn、Ga及Co等。
另外，在使用In-Zn-O類材料作為氧化物半導體的情況下，原子數比為In/Zn=0.5至50，較佳為In/Zn=1至20，更佳為In/Zn=1.5至15。藉由將Zn的原子數比設定為上述範圍內，可以提高電晶體的場效應遷移率。這裏，在化合物的原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。
作為用於半導體層403的氧化物半導體，較佳使用包含銦的氧化物半導體、包含銦及鎵的氧化物半導體等。
另外，在將氧化物半導體用作半導體層403時，較佳使用金屬氧化物膜作為與該半導體層403接觸的膜。夾著氧化物半導體層設置由與氧化物半導體層相同種類的成分構成的金屬氧化物膜的結構對防止電特性的變動有效。作為由與氧化物半導體層相同種類的成分構成的金屬氧化物膜，明確地說，較佳使用包含從氧化物半導體層的構成元素中選擇的一種或多種金屬元素的氧化物的膜。這種材料與氧化物半導體層的搭配良好，藉由夾著氧化物半導體層設置該金屬氧化物膜，可以保持與氧化物半導體層的介面的良好狀態。就是說，藉由設置使用上述材料的金屬氧化物膜作為與氧化物半導體層接觸的絕緣膜，可以抑制或防止氫離子蓄積在該金屬氧化物膜與氧化物半導體層的介面及其附近。
可以適當地使用上述金屬氧化膜的與半導體層403接觸的膜相當於如下膜：在圖4A至4C中，相當於電晶體162中的絕緣層130和閘極絕緣層146；在圖8A至8D中，相當於電晶體410及電晶體430中的閘極絕緣層402和絕緣層407、電晶體420中的閘極絕緣層402和絕緣層427、電晶體440中的絕緣層437和閘極絕緣層402。上述閘極絕緣層402、絕緣層407、絕緣層427以及絕緣層437也可以是疊層結構，但是，在此情況下，至少與半導體層403接觸的膜較佳為金屬氧化膜。
例如，金屬氧化物膜使用氧化矽、氮化矽、氧氮化矽、氮氧化矽等的材料而形成。另外，金屬氧化物膜也可以使用包含第13族元素和氧的材料而形成。作為包含第13族元素和氧的材料，例如，有包含氧化鎵、氧化鋁、氧化鋁鎵以及氧化鎵鋁中的任何一種或多種的材料等。這裏，“氧化鋁鎵”是指鋁含量(at.%)多於鎵含量(at.%)的，而“氧化鎵鋁”是指鎵含量(at.%)多於鋁含量(at.%)的。金屬氧化物膜可以藉由使用上述材料以單層結構或疊層結構來形成。
另外，用於氧化物半導體層的氧化物半導體材料大多包含第13族元素。因此，藉由使用包含第13族元素和氧的材料形成與氧化物半導體層接觸的膜，可以保持其與氧化物半導體層的介面的良好狀態。這是因為包含第13族元素和氧的材料與氧化物半導體材料的搭配良好的緣故。
例如，在形成含有鎵的氧化物半導體層時，藉由將含有氧化鎵的材料用於與氧化物半導體層接觸的膜，可以保持氧化物半導體層與接觸於氧化物半導體層的膜之間的良好的介面特性。例如，藉由將氧化物半導體層和包含氧化鎵的絕緣膜以彼此接觸的方式而設置，可以減少氧化物半導體層與該絕緣膜的介面的氫的堆集。另外，在使用與氧化物半導體的成分元素相同的族的元素時，可以得到同樣的效果。就是說，使用包含氧化鋁等的材料形成與氧化物半導體層接觸的膜也是有效的。另外，因為氧化鋁具有不容易透射水的特性，所以也從防止向氧化物半導體層的水的侵入的觀點來看，較佳使用該材料。
另外，與氧化物半導體層接觸的膜也可以包含兩種以上的第13族元素。例如，也可以將上述含有鎵和鋁的氧化鋁鎵(或氧化鎵鋁)等的材料用於與氧化物半導體層接觸的膜。在此情況下，可以得到起因於含有鎵的效果和起因於含有鋁的效果的兩者，因此是較佳的。例如，藉由將氧化物半導體層和包含氧化鋁鎵的絕緣膜以彼此接觸的方式而設置，可以防止向氧化物半導體層的水的侵入，並可以減少氧化物半導體層與絕緣膜的介面的氫的堆集。
另外，與氧化物半導體層接觸的膜較佳包括其氧含量超過化學計量組成的區域。由此，可以將氧供應到氧化物半導體層，而減小氧化物半導體層中或氧化物半導體層與接觸其的膜之間的介面的氧不足的缺陷。
另外，在使用沒有缺陷(氧缺損)的氧化物半導體時，只要與氧化物半導體層接觸的膜包含與化學計量組成相等的氧，即可。但是，為了確保抑制電晶體的臨界值電壓的變動等的可靠性，較佳的是，考慮到在氧化物半導體層中發生氧缺損的狀態的可能性，使與氧化物半導體層接觸的膜的氧含量超過化學計量組成。
以下，使用電晶體440說明與氧化物半導體層接觸的膜的結構的具體例子。在電晶體440中，與作為氧化物半導體層的半導體層403接觸的膜相當於絕緣層437和閘極絕緣層402。另外，作為半導體層403，使用In-Ga-Zn-O膜。
第一實例為如下：作為絕緣層437和閘極絕緣層402，使用氧化鎵(Ga2 Ox (x=3+α，0<α<1))膜。作為絕緣層437和閘極絕緣層402，也可以採用疊層結構，其中以與半導體層403接觸的方式設置氧化鎵(Ga2 Ox (x=3+α，0<α<1))膜，並且在該氧化鎵膜的外側以與氧化鎵膜接觸的方式設置氧化鎵鋁(Gax Al2-x O3+α (0<x2，0<α<1))膜。
第二實例為如下：作為絕緣層437和閘極絕緣層402，使用氧化鋁(Al2 Ox (x=3+α，0<α<1))膜。作為絕緣層437和閘極絕緣層402中的任何一方，也可以使用氧化鎵(Ga2 Ox (x=3+α，0<α<1))膜。
第三實例為如下：作為絕緣層437和閘極絕緣層402，使用氧化鎵鋁或氧化鋁鎵(Gax Al2-x O3+α (0<x<2，0<α<1))膜。作為絕緣層437和閘極絕緣層402，也可以採用疊層結構，其中以與半導體層403接觸的方式設置氧化鎵鋁(Gax Al2-x O3+α (0<x<2，0<α<1))膜，並且在該氧化鎵鋁膜的外側還設置氧化鋁鎵(Gax Al2-x O3+α (0<x<1，0<α<1))膜。
藉由使用上述結構，可以提高半導體裝置的可靠性。
使用氧化物半導體層的電晶體410、電晶體420、電晶體430以及電晶體440可以降低截止狀態下的電流值(截止電流值)。
另外，由於使用氧化物半導體層作為半導體層403的電晶體410、電晶體420、電晶體430以及電晶體440可以得到較高的場效應遷移率，所以可以進行高速驅動。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，說明可以用作電晶體的半導體層的氧化物半導體層的製造方法的實例。與上述實施方式同一部分或具有同樣功能的部分及步驟可以與上述實施方式同樣地進行，而省略重複說明。另外，省略同一部分的詳細說明。
作為用於本實施方式的半導體層的氧化物半導體，使用如下一種氧化物半導體，其中藉由以從氧化物半導體去除n型雜質的氫，並儘量不包含氧化物半導體的主要成分之外的雜質的方式進行高純度化，實現I型(本質)的氧化物半導體或無限接近於I型(本質)的氧化物半導體。就是說，其特徵是不藉由添加雜質進行I型化，而藉由儘量去除氫、水等的雜質，實現高純度化的I型(本質半導體)或近於高純度化的I型。因此，費米能階(Ef)可以到達與本質費米能階(Ei)相同的能階。從而，電晶體所具有的氧化物半導體層是被高純度化並在電性方面I型(本質)化的氧化物半導體層。
另外，在被高純度化的氧化物半導體中，載子極少(大致為0)且載子濃度為低於1×1014 /cm3 ，較佳低於1×1012 /cm3 ，更佳低於1×1011 /cm3 。
由於氧化物半導體中的載子極少，所以電晶體可以減少截止電流。截止電流越少越好。
明確地說，具備上述氧化物半導體層的電晶體的室溫(25℃)下的截止狀態下的電流值(截止電流值)(在此，單位通道寬度(1μm)的值)可以降低到100zA(1zA(仄普托安培：zepto ampere)等於1×10-21 A)以下，較佳降低到10zA以下。
另外，上述的具備氧化物半導體層的電晶體幾乎沒有導通電流的溫度依賴性，並且截止電流也非常小。另外，由於光退化引起的電晶體特性的變動也少。
另外，為了盡可能地不使氧化物半導體膜包含氫、羥基以及水分，而作為氧化物半導體膜的成膜之前的處理，較佳在濺射裝置的預熱室中對基板進行預熱，使吸附到基板的氫、水分等的雜質脫離並進行排氣。另外，設置在預熱室中的排氣單元較佳使用低溫泵。另外，還可以省略該預熱處理。
氧化物半導體膜的厚度可以為2nm以上200nm以下，較佳為5nm以上30nm以下。
另外，較佳的是，在藉由濺射法形成氧化物半導體膜之前，進行引入氬氣體產生電漿的反濺射，來去除附著於被形成面的表面的粉狀物質(也稱為微粒、塵屑)。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氣圍中對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氣圍。
作為用於氧化物半導體膜的氧化物半導體，可以使用實施方式5所示的四元金屬氧化物、三元金屬氧化物、二元金屬氧化物、In-O類、Sn-O類、Zn-O類等的氧化物半導體。另外，也可以使上述氧化物半導體包含SiO2 。在本實施方式中，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以在稀有氣體(典型為氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下利用濺射法形成。
作為利用濺射法製造氧化物半導體膜所使用的靶材，例如使用其組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：1[莫耳比]的氧化物靶材，形成In-Ga-Zn-O膜。另外，不侷限於該靶材的材料及組成，例如，還可以使用In2 O3 ：Ga2 O3 ：ZnO=1：1：2[莫耳比]的氧化物靶材。氧化物靶材的填充率為90%以上100%以下，較佳為95%以上99.9%以下。藉由使用填充率高的金屬氧化物靶材，所形成的氧化物半導體膜成為緻密的膜。
作為當形成氧化物半導體膜時使用的濺射氣體，較佳使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
在被保持為減壓狀態的沉積室內保持基板，並且將基板溫度設定為100℃以上600℃以下，較佳為200℃以上400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由濺射帶來的損傷。然後，邊去除殘留在沉積室內的水分邊引入去除了氫及水分的濺射氣體並使用上述靶材形成 氧化物半導體膜。較佳使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵來去除殘留在沉積室內的水分。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，如氫原子、水(H2 O)等的包含氫原子的化合物(更佳的是，還包括包含碳原子的化合物)等被排出，所以可以降低在該沉積室中形成的氧化物半導體膜中含有的雜質濃度。
作為成膜條件的一個例子，可以採用如下條件：基板與靶材之間的距離為100mm；壓力為0.6Pa；直流(DC)電源為0.5kW；氧(氧流量比率為100%)氣圍。另外，當使用脈衝直流電源時，可以減少在成膜時產生的粉狀物質(也稱為微粒、塵屑)，並且膜厚度分佈也變得均勻，所以是較佳的。
接著，藉由光刻步驟將氧化物半導體膜加工為島狀的氧化物半導體層。另外，也可以利用噴墨法形成用來形成島狀的氧化物半導體層的光阻遮罩。當使用噴墨法形成光阻遮罩時不使用光掩罩，所以可以降低製造成本。
作為在此進行的氧化物半導體膜的蝕刻，可以採用乾蝕刻和濕蝕刻中的任何一方或者兩者。例如，作為用於氧化物半導體膜的濕蝕刻的蝕刻液，可以使用：混合有磷酸、醋酸、硝酸的溶液等。另外，也可以使用ITO-07N(關東化學株式會社製造)。
接著，對氧化物半導體層進行用來進行脫水化或脫氫化的加熱處理。將用來進行脫水化或脫氫化的加熱處理的溫度設定為400℃以上750℃以下，或者，400℃以上低於基板的應變點。這裏，將基板放入作為加熱處理裝置之一的電爐中，在氮氣圍下以450℃對氧化物半導體層進行1小時的加熱處理之後，為了防止水、氫再次混入到氧化物半導體層，在不使其接觸於大氣的情況下保持，由此得到氧化物半導體層。
另外，加熱處理裝置不侷限於電爐，還可以使用利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，使用氬等的稀有氣體或氮等即使進行加熱處理也不與被處理物產生反應的惰性氣體。
例如，作為用來進行脫水化或脫氫化的加熱處理可以進行GRTA，其中將基板移動到加熱到650℃至700℃的高溫的惰性氣體中，加熱幾分鐘，然後將基板從加熱到高溫的惰性氣體中取出。
在為了進行脫水化或脫氫化的加熱處理中，較佳在氮或氦、氖、氬等稀有氣體中不包含水、氫等。另外，較佳將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳設定為0.1ppm以下)。
另外，也可以在藉由用來進行脫水化或脫氫化的加熱處理對氧化物半導體層進行加熱之後，對相同的爐中引入高純度的氧氣體、高純度的N2 O氣體或超乾燥氣體(露點為-40℃以下，較佳為-60℃以下)。較佳不使氧氣體或N2 O氣體包含水、氫等。或者，較佳將引入加熱處理裝置的氧氣體或N2 O氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或N2 O氣體中的雜質濃度設定為1ppm以下，較佳設定為0.1ppm以下)。藉由利用氧氣體或N2 O氣體的作用，供給在利用脫水化或脫氫化處理的雜質排出步驟時減少的作為構成氧化物半導體的主要成分材料的氧，來使氧化物半導體層高純度化並在電性上I型(本質)化。
另外，也可以對加工為島狀的氧化物半導體層之前的氧化物半導體膜進行用來使氧化物半導體層脫水化或脫氫化的加熱處理。在此情況下，在用來進行脫水化或脫氫化的加熱處理之後從加熱裝置取出基板，並進行光刻步驟。
另外，關於像圖4A至4C所示的電晶體162那樣的頂閘型電晶體，也可以在氧化物半導體層上形成源極電極層及汲極電極層之後進行用來進行脫水化或脫氫化的加熱處理。
另外，藉由分兩次形成氧化物半導體層並分兩次進行加熱處理，無論基底構件的材料如何(氧化物、氮化物、金屬等)，都也可以形成具有較厚的結晶區(單晶區)即與膜表面垂直地進行c軸配向的結晶區的氧化物半導體層。例如，可以形成如下氧化物半導體層：藉由形成3nm以上15nm以下的第一氧化物半導體膜，並在氮、氧、稀有氣體或乾燥空氣的氣圍下以450℃以上850℃以下，較佳為550℃以上750℃以下進行第一加熱處理，形成在包括表面的區域中具有結晶區(包括板狀結晶)的第一氧化物半導體膜；然後，形成比第一氧化物半導體膜厚的第二氧化物半導體膜，以450℃以上850℃以下，較佳為600℃以上700℃以下進行第二加熱處理，以第一氧化物半導體膜為結晶生長的種子而使其向上方進行結晶生長來使整個第二氧化物半導體膜晶化，從而形成具有較厚的結晶區的氧化物半導體層。
接著，也可以進行使用N2 O、N2 或Ar等的氣體的電漿處理，來去除附著到露出的氧化物半導體層的表面的吸附水等。在進行電漿處理的情況下，不接觸於大氣地形成與氧化物半導體層接觸的包含氧的絕緣層。
作為與氧化物半導體層接觸的絕緣層，較佳使用實施方式5所示的金屬氧化物膜。
為了使與氧化物半導體層接觸的絕緣層儘量地不含有氫，作為成膜方法，不使用氫是十分重要的。因此，作為形成絕緣層時使用的成膜氣體，較佳使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
在接觸氧化物半導體層地形成絕緣層之後，在氧化物半導體層與絕緣層接觸的狀態下進行加熱處理。該加熱處理(較佳在200℃以上400℃以下，例如，250℃以上350℃以下的溫度下)可以在惰性氣體氣圍或氧氣氣圍中執行。例如，在氮氣圍下進行250℃且1小時的加熱處理。
經過上述步驟，藉由對氧化物半導體膜進行加熱處理，可以從氧化物半導體層中意圖排除氫、水分、羥基或氫化物(也稱為氫化合物)等的雜質，並且可以供應當進行雜質的排除步驟時減少的構成氧化物半導體的主要成分材料之一的氧。因此，氧化物半導體層被高純度化並在電性上I型(本質)化。
像這樣，藉由使用根據本實施方式製造的包括被高純度化的氧化物半導體層的電晶體，可以進一步降低截止狀態下的電流值(截止電流值)。
另外，因為包含被高純度化的氧化物半導體層的電晶體可以得到高場效應遷移率，所以可以進行高速驅動。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式7
以下，說明可以應用於上述實施方式2至4中的電晶體的半導體層的其他材料的實例。
作為用來形成半導體元件所具有的半導體層的材料，可以使用如下材料：藉由使用以矽烷或鍺烷為代表的半導體材料氣體的氣相生長方法或濺射方法製成的非晶(此後也稱為“AS”)半導體；藉由利用光能或熱能將該非晶半導體結晶而形成的多晶半導體；或者微晶半導體等。可以使用濺射方法、LPCVD方法或電漿CVD方法等形成半導體層。
可以藉由使用頻率為幾十MHz至幾百MHz的高頻電漿CVD法、或頻率為1GHz以上的微波電漿CVD設備形成微晶半導體膜。通常，可利用氫稀釋SiH4 、Si2 H6 、SiH2 Cl2 、SiHCl3 、SiCl4 、SiF4 等氫化矽而形成微晶半導體膜。另外，除了氫化矽和氫以外，還可以使用選自氦、氬、氪、氖中的一種或多種稀有元素進行稀釋來形成微晶半導體膜。此時，將氫相對於氫化矽的流量比設定為5倍以上200倍以下，較佳設定為50倍以上150倍以下，更佳設定為100倍。
非晶半導體以氫化非晶矽為代表，結晶半導體以多晶矽或類似物為代表。多晶矽(polysilicon)包括如下多晶矽：以藉由800℃以上的工藝溫度而形成的多晶矽為主要材料的所謂的高溫多晶矽；以藉由600℃以下的工藝溫度而形成的多晶矽為主要材料的所謂的低溫多晶矽；使用促進結晶化的元素等使非晶矽結晶化的多晶矽；等等。當然，也可使用如上所述的微晶半導體或在半導體層的一部分中包含晶相的半導體。
在將晶體半導體膜用作半導體層的情況下，可藉由多種方法(諸如雷射結晶法、熱結晶法或使用諸如鎳之類的促進結晶的元素的熱結晶法)形成該晶體半導體膜。另外，也可以對作為SAS的微晶半導體進行雷射照射來晶化，以提高其晶性。當不引入促進晶化的元素時，在將雷射照射到非晶矽膜之前，該非晶矽膜在氮氣圍下以500℃被加熱一個小時，以使非晶矽膜中所包含的氫濃度降低到1×1020 atoms/cm3 以下。這是因為如下緣故：當對包含大量氫的非晶矽膜進行雷射照射時，非晶矽膜會被損壞。
對用於將金屬元素引入非晶半導體層的方法無特殊限制，只要該方法能使該金屬元素存在於非晶半導體膜的表面或內部。例如，可採用濺射法、CVD法、電漿處理法(包括電漿CVD法)、吸附法、塗敷金屬鹽溶液的方法。在上述方法中，使用溶液的方法較為簡便並有易於調節金屬元素濃度的優點。此時，較佳藉由氧氣氣圍中的UV光照射、熱氧化法、用含羥基的臭氧水或過氧化氫的處理等來形成氧化膜，以提高非晶半導體膜的表面的潤濕性，從而使水溶液散佈在非晶半導體膜的整個表面上。
在用於使非晶半導體膜結晶以形成晶體半導體膜的結晶步驟中，可向該非晶半導體膜添加促進結晶的元素(也稱為催化劑元素或金屬元素)，並可藉由熱處理(在550℃到750℃下3分鐘到24小時)進行結晶。作為促進結晶的元素，可以使用從鐵(Fe)、鎳(Ni)、鈷(Co)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、鉑(Pt)、銅(Cu)以及金(Au)中選擇的一種或多種元素。
為了從晶體半導體膜中去除或減少促進結晶的元素，形成與該晶體半導體膜接觸的含雜質元素的半導體膜，以起吸氣宿(gettering sink)的作用。作為雜質元素，可採用賦予n型導電性的雜質元素、賦予p型導電性的雜質元素、稀有氣體元素等。例如，可採用選自磷(P)、氮(N)、砷(As)、銻(Sb)、鉍(Bi)、硼(B)、氦(He)、氖(Ne)、氬(Ar)、Kr(氪)和Xe(氙)中的一種或多種元素。形成與含有促進結晶的元素的晶體半導體膜接觸的含稀有氣體元素的半導體膜，然後進行熱處理(在550℃至750℃下3分鐘到24小時)。該晶體半導體膜中包含的促進結晶的元素移到含稀有氣體元素的半導體膜中，從而去除或減少該晶體半導體膜中包含的促進結晶的元素。在該步驟之後，去除起吸氣宿作用的含有稀有氣體元素的半導體膜。
該非晶半導體膜可藉由熱處理和雷射照射的組合而結晶。或者，可分別進行多次熱處理或雷射照射。
還可藉由電漿法在基板上直接形成晶體半導體膜。或者，可藉由電漿法在基板上選擇性地形成晶體半導體膜。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式8
可將本發明說明中公開的半導體裝置應用於多種電子裝置(還包括遊戲機)。作為電子裝置，例如可舉出電視裝置(也稱為電視或電視接收機)、用於電腦等的監視器、數位相機、數碼攝影機、數碼相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、可攜式資訊終端、音頻再現裝置、彈珠機等的大型遊戲機等。
在本實施方式中，參照圖9A至9E說明安裝有根據上述實施方式中的任何一種而得到的電特性優良且可靠性高的電晶體的電子裝置的實例。
圖9A示出筆記本個人電腦，由主體3001、外殼3002、顯示部3003以及鍵盤3004等構成。另外，筆記本個人電腦使用上述實施方式所示的導電層的連接結構，而實現優質的高可靠性筆記本個人電腦。
圖9B示出可攜式資訊終端(PDA)，在主體3021中設置有顯示部3023、外部介面3025以及操作按鈕3024等。另外，作為操作用附屬品具有觸屏筆3022。另外，可攜式資訊終端(PDA)使用上述實施方式所示的導電層的連接結構，而實現優質的高可靠性可攜式資訊終端(PDA)。
圖9C示出作為一個零部件安裝根據所公開的發明的半導體裝置的實例的電子紙的電子書閱讀器的一例。例如，電子書閱讀器2700由兩個外殼，即外殼2701及外殼2703構成。外殼2701及外殼2703由軸部2711形成為一體，且可以以該軸部2711為軸進行開閉工作。藉由這種結構，可以進行如紙的書籍那樣的工作。
外殼2701組裝有顯示部2705，而外殼2703組裝有顯示部2707。顯示部2705及顯示部2707的結構既可以是顯示連屏畫面的結構，又可以是顯示不同畫面的結構。例如，藉由採用顯示不同畫面的結構，文本可在右顯示部分(圖9C中的顯示部分2705)上顯示，而影像可在左顯示部分(圖9C中的顯示部分2707)上顯示。
圖9C示出外殼2701具備操作部分等的實例。例如，在外殼2701中具備電源2721、操作鍵2723、揚聲器2725等。利用操作鍵2723可以翻頁。在與外殼的顯示部分相同的平面上可以設置鍵盤、指向裝置等。另外，也可以採用在外殼的背面及側面具備外部連接用端子(耳機端子、USB端子或可與AC適配器及各種電纜如USB電纜等連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器2700也可以具有電子詞典的功能。
另外，電子書閱讀器2700也可以採用能夠以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書籍伺服器購買所希望的書籍資料等，然後下載的結構。
圖9D示出行動電話，由外殼2800及外殼2801的兩個外殼構成。外殼2801具備顯示面板2802、揚聲器2803、麥克風2804、指向裝置2806、影像拍攝用透鏡2807、外部連接端子2808等。另外，外殼2801具備對可攜式資訊終端進行充電的太陽能電池2810、外部儲存槽2811等。另外，在外殼2801內組裝有天線。另外，行動電話採用上述實施方式所示的導電層的連接結構，而可以被賦予高可靠性。
另外，顯示面板2802具備觸摸屏，在圖9D中，使 用虛線示出作為影像而被顯示出來的多個操作鍵2805。另外，還安裝有用來將由太陽能電池2810輸出的電壓升壓到各電路所需的電壓的升壓電路。
顯示面板2802根據使用方式適當地改變顯示的方向。另外，由於在與顯示面板2802同一面上設置影像拍攝用透鏡2807，所以可以實現可視電話。揚聲器2803及麥克風2804不侷限於音頻通話，還可以進行可視通話、錄音、再生等。再者，外殼2800和外殼2801滑動而可以處於如圖9D那樣的展開狀態和重疊狀態，可以進行適於攜帶的小型化。
外部連接端子2808可以與AC適配器及各種電纜如USB電纜等連接，並可以進行充電及與個人電腦等的資料通訊。另外，藉由將記錄媒體插入外部儲存槽2811中，可以對應於更大量資料的保存及移動。作為記錄媒體，可以使用實施方式2或實施方式3所示的半導體裝置。根據實施方式2或實施方式3，可以得到能夠長期保持儲存內容的高可靠性半導體裝置。
另外，除了上述功能以外，還可以具有紅外線通信功能、電視接收功能等。
圖9E示出數位相機，其由主體3051、顯示部A 3057、取景器3053、操作開關3054、顯示部B 3055以及電池3056等構成。另外，數位相機使用上述實施方式所示的導電層的連接結構，而實現優質的高可靠性數位相機。
如上所述，根據上述實施方式的半導體裝置被安裝到本實施方式所示的電子裝置中。因此，實現優質的電子裝置。
實施例1
在本實施例中，製造可以應用於發明的一個方式的半導體裝置的導電層，然後利用掃描電子顯微鏡(SEM：Scanning Electron Microscope)和掃描透射電子顯微鏡(STEM：Scanning Transmission Electron Microscope)進行觀察。圖10A示出SEM影像(放大率為6萬倍)，而圖10B示出STEM影像(放大率為10萬倍)。
圖10B示出本實施例的導電層，而圖10A示出在形成圖10B所示的導電層時使用的光阻遮罩。
在將光阻遮罩形成為具有傾斜度的形狀之後，藉由在180℃的溫度下進行加熱處理2小時，可以得到圖10A所示的其表面為曲面的在剖面STEM影像上大致呈半球形的光阻遮罩。另外，作為抗蝕劑材料，使用TSMR-8900MD2(東京應化工業株式會社製造)。
藉由使用圖10A所示的其表面為曲面的光阻遮罩對由氮化鉭膜和鎢膜的疊層結構構成的導電層進行蝕刻加工，而可以形成圖10B所示的具有曲面的導電層。
在本實施例中，導電層由利用濺射法而成的氮化鉭膜(厚度為30nm)和鎢膜(厚度為370nm)的疊層形成，並且利用第一蝕刻步驟和第二蝕刻步驟的兩個步驟進行蝕 刻步驟。第一蝕刻步驟的條件為如下：作為蝕刻氣體，使用四氟化碳(CF4 )、氯(Cl2 )以及氧(O2 )(CF4 ：Cl2 ：O2 =60sccm：50sccm：45sccm)，電源功率為3000W；偏置功率為100W；壓力為0.67Pa；以及基板溫度為-10℃。第二蝕刻步驟的條件為如下：作為蝕刻氣體，使用氯(Cl2 )(Cl2 =100sccm)；電源功率為2000W；偏置功率為50W；壓力為0.67Pa；以及基板溫度為-10℃。
圖10B的導電層是反映圖10A的光阻遮罩的形狀且其表面沒有銳角的凹凸或水平差而具有曲面的導電層。
因為本實施例的圖10B所示的導電層的頂端部為曲面，所以可以提高所層疊的其他導電層的覆蓋率。
藉由將上層的導電層高覆蓋率地形成在下層的導電層上，可以確保導電層之間的電連接。因此，因為在生產時可以抑制由膜的形狀不良導致的特性不良，所以可以提高良率，而也可以提高半導體裝置的可靠性。
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區域
124．．．金屬化合物區域
128．．．絕緣層
130．．．絕緣層
140．．．電晶體
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
144．．．半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
156．．．佈線
162．．．電晶體
164．．．電容元件
170．．．絕緣層
171．．．絕緣層
180．．．基底基板
181．．．通道形成區
182．．．雜質區域
183．．．絕緣層
184．．．半導體層
185．．．基板
190．．．單晶半導體基板
191．．．氫離子
192．．．脆化區域
193．．．絕緣層
194．．．單晶半導體層
200．．．絕緣層
201．．．導電層
202．．．導電層
203．．．絕緣層
204．．．絕緣層
211‧‧‧導電膜
212‧‧‧光阻遮罩
213‧‧‧絕緣層
300‧‧‧絕緣層
301a‧‧‧導電層
301b‧‧‧導電層
301c‧‧‧導電層
301d‧‧‧導電層
302a‧‧‧導電層
302b‧‧‧導電層
302c‧‧‧導電層
302d‧‧‧導電層
303a‧‧‧絕緣層
303b‧‧‧絕緣層
303c‧‧‧絕緣層
400‧‧‧絕緣層
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧半導體層
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
407‧‧‧絕緣層
409‧‧‧絕緣層
410‧‧‧電晶體
420‧‧‧電晶體
427‧‧‧絕緣層
430‧‧‧電晶體
436a‧‧‧佈線層
436b‧‧‧佈線層
437‧‧‧絕緣層
440‧‧‧電晶體
2700‧‧‧電子書閱讀器
2701‧‧‧外殼
2703‧‧‧外殼
2705‧‧‧顯示部
2707‧‧‧顯示部
2711‧‧‧軸部
2721‧‧‧電源
2723‧‧‧操作鍵
2725‧‧‧揚聲器
2800‧‧‧外殼
2801‧‧‧外殼
2802‧‧‧顯示面板
2803‧‧‧揚聲器
2804‧‧‧麥克風
2805‧‧‧操作鍵
2806‧‧‧指向裝置
2807‧‧‧影像拍攝用透鏡
2808‧‧‧外部連接端子
2810‧‧‧太陽能電池
2811‧‧‧外部儲存槽
3001‧‧‧主體
3002‧‧‧外殼
3003‧‧‧顯示部
3004‧‧‧鍵盤
3021‧‧‧主體
3022‧‧‧觸屏筆
3023‧‧‧顯示部
3024‧‧‧操作按鈕
3025‧‧‧外部介面
3051‧‧‧主體
3053‧‧‧取景器
3054‧‧‧操作開關
3055‧‧‧顯示部B
3056‧‧‧電池
3057‧‧‧顯示部A
在附圖中：圖1A和1B是說明佈線基板的一個方式的圖；圖2A至2E是說明佈線基板的一個方式的圖；圖3是說明半導體裝置的一個方式的圖；圖4A至4C是說明半導體裝置的一個方式的圖；圖5A至5C是說明半導體裝置的製造方法的一個方式的圖；圖6是說明半導體裝置的一個方式的圖；圖7A至7D是說明半導體裝置的製造方法的一個方式的圖；圖8A至8D是說明半導體裝置的一個方式的圖；圖9A至9E是示出電子裝置的圖；圖10A和10B是示出實施例中的SEM影像及STEM影像的圖。
200．．．絕緣層
201．．．導電層
202．．．導電層
203．．．絕緣層

Claims (16)

  1. 一種佈線基板，包括：第一導電層；圍繞該第一導電層的側面的絕緣層；以及設置在該絕緣層上且與該第一導電層的從該絕緣層突出的部分接觸的第二導電層，其中，該第一導電層的從該絕緣層突出的部分的表面為曲面，以及其中，該第一導電層具有未覆蓋以該第二導電層的區域。
  2. 根據申請專利範圍第1項之佈線基板，其中該第一導電層的線寬度為1μm以下。
  3. 根據申請專利範圍第1項之佈線基板，其中該佈線基板被組裝到選自筆記本個人電腦、可攜式資訊終端、電子書閱讀器、行動電話以及數位相機中的一種。
  4. 一種半導體裝置，包括：第一電晶體的閘極電極層；圍繞該閘極電極層的側面的絕緣層；以及設置在該絕緣層上且與該閘極電極層的從該絕緣層突出的部分接觸的第二電晶體的源極電極層或汲極電極層，其中，該閘極電極層的從該絕緣層突出的部分的表面為曲面，以及其中，該閘極電極層具有未覆蓋以該源極或汲極電極層的區域。
  5. 根據申請專利範圍第4項之半導體裝置，其中該閘極電極層的線寬度為1μm以下。
  6. 根據申請專利範圍第4項之半導體裝置，其中該半導體裝置被組裝到選自筆記本個人電腦、可攜式資訊終端、電子書閱讀器、行動電話以及數位相機中的一種。
  7. 一種佈線基板的製造方法，包括如下步驟：在絕緣表面上形成導電膜；在該導電膜上形成其表面具有曲面的光阻遮罩；藉由使用該其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻該導電膜，形成其表面具有曲面的第一導電層；在該第一導電層上形成絕緣層；藉由蝕刻該絕緣層使該第一導電層的一部分露出；以及在該絕緣層上形成與該第一導電層接觸的第二導電層，其中，該第一導電層具有未覆蓋以該第二導電層的區域。
  8. 根據申請專利範圍第7項之佈線基板的製造方法，其中使用化學機械拋光法蝕刻該絕緣層。
  9. 一種佈線基板的製造方法，包括如下步驟：在絕緣表面上形成導電膜；在該導電膜上形成具有傾斜度的光阻遮罩；藉由對該具有傾斜度的光阻遮罩進行加熱處理，形成其表面具有曲面的光阻遮罩； 藉由使用該其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻該導電膜，形成其表面具有曲面的第一導電層；在該第一導電層上形成絕緣層；藉由蝕刻該絕緣層使該第一導電層的一部分露出；以及在該絕緣層上形成與該第一導電層接觸的第二導電層，其中，該第一導電層具有未覆蓋以該第二導電層的區域。
  10. 根據申請專利範圍第9項之佈線基板的製造方法，其中該光阻遮罩的傾斜角度為小於90度。
  11. 根據申請專利範圍第9項之佈線基板的製造方法，其中使用化學機械拋光法蝕刻該絕緣層。
  12. 一種半導體裝置的製造方法，包括如下步驟：形成導電膜；在該導電膜上形成其表面具有曲面的光阻遮罩；藉由使用該其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻該導電膜，形成其表面具有曲面的第一電晶體的閘極電極層；在該閘極電極層上形成絕緣層；藉由蝕刻該絕緣層，使該閘極電極層的一部分露出；以及在該絕緣層上形成與該閘極電極層接觸的第二電晶體的源極電極層或汲極電極層， 其中，該閘極電極層具有未覆蓋以該源極或汲極電極層的區域。
  13. 根據申請專利範圍第12項之半導體裝置的製造方法，其中使用化學機械拋光法蝕刻該絕緣層。
  14. 一種半導體裝置的製造方法，包括如下步驟：形成導電膜；在該導電膜上形成具有傾斜度的光阻遮罩；藉由對該具有傾斜度的光阻遮罩進行加熱處理，形成其表面具有曲面的光阻遮罩；藉由使用該其表面具有曲面的光阻遮罩並利用蝕刻氣體蝕刻該導電膜，形成其表面具有曲面的第一電晶體的閘極電極層；在該閘極電極層上形成絕緣層；藉由蝕刻該絕緣層，使該閘極電極層的一部分露出；以及在該絕緣層上形成與該閘極電極層接觸的第二電晶體的源極電極層或汲極電極層，其中，該閘極電極層具有未覆蓋以該源極或汲極電極層的區域。
  15. 根據申請專利範圍第14項之半導體裝置的製造方法，其中該光阻遮罩的傾斜角度為小於90度。
  16. 根據申請專利範圍第14項之半導體裝置的製造方法，其中使用化學機械拋光法蝕刻該絕緣層。
TW100122431A 2010-06-29 2011-06-27 佈線基板，半導體裝置，和其製造方法 TWI510153B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010148134 2010-06-29

Publications (2)

Publication Number Publication Date
TW201230906A TW201230906A (en) 2012-07-16
TWI510153B true TWI510153B (zh) 2015-11-21

Family

ID=45351707

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100122431A TWI510153B (zh) 2010-06-29 2011-06-27 佈線基板，半導體裝置，和其製造方法

Country Status (4)

Country Link
US (2) US9437454B2 (zh)
JP (2) JP2012033896A (zh)
TW (1) TWI510153B (zh)
WO (1) WO2012002236A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8952379B2 (en) * 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013232567A (ja) * 2012-04-30 2013-11-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014032999A (ja) * 2012-08-01 2014-02-20 Panasonic Liquid Crystal Display Co Ltd 薄膜トランジスタ及びその製造方法
KR102248765B1 (ko) * 2012-11-30 2021-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9905585B2 (en) * 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
FR3000598B1 (fr) * 2012-12-27 2016-05-06 Commissariat Energie Atomique Procede ameliore de realisation d'une structure de reprise de contact
JP6190920B2 (ja) * 2016-06-08 2017-08-30 パナソニック液晶ディスプレイ株式会社 薄膜トランジスタ
JP6939857B2 (ja) * 2019-08-26 2021-09-22 セイコーエプソン株式会社 電気光学装置、および電子機器
US11624126B2 (en) 2020-06-16 2023-04-11 Ohio State Innovation Foundation Deposition of single phase beta-(AlxGa1-x)2O3 thin films with 0.28< =x<=0.7 on beta Ga2O3(100) or (−201) substrates by chemical vapor deposition
CN112687616B (zh) * 2020-12-24 2022-07-01 中国电子科技集团公司第十三研究所 射频管壳的制备方法及射频管壳

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283623A (ja) * 1996-04-17 1997-10-31 Kawasaki Steel Corp 半導体装置及びその製造方法
TW200529375A (en) * 2003-12-02 2005-09-01 Ibm Method for integration of silicide contacts and silicide gate metals
TW201001507A (en) * 2004-01-16 2010-01-01 Semiconductor Energy Lab Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television

Family Cites Families (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3389383A (en) * 1967-05-31 1968-06-18 Gen Electric Integrated circuit bistable memory cell
US4096584A (en) * 1977-01-31 1978-06-20 Intel Corporation Low power/high speed static ram
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6354763A (ja) 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
JPS6379347A (ja) 1986-09-24 1988-04-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4838992A (en) 1987-05-27 1989-06-13 Northern Telecom Limited Method of etching aluminum alloys in semi-conductor wafers
US5247204A (en) 1990-06-05 1993-09-21 Seiko Epson Corporation Semiconductor device having multilayer interconnection structure
JPH04218920A (ja) 1990-06-05 1992-08-10 Seiko Epson Corp 半導体装置及びその製造方法
US6275901B1 (en) * 1990-10-09 2001-08-14 Intel Corporation Computer system having a set associative cache memory with sequentially accessed on-chip address tag array and off-chip data array
JP3154130B2 (ja) * 1991-07-25 2001-04-09 ソニー株式会社 半導体メモリ
JPH05234995A (ja) 1992-02-21 1993-09-10 Oki Electric Ind Co Ltd アルミニウム合金配線の形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06196657A (ja) 1992-12-22 1994-07-15 Oki Electric Ind Co Ltd スタティックランダムアクセスメモリ及びその製造方法
JP3457348B2 (ja) 1993-01-15 2003-10-14 株式会社東芝 半導体装置の製造方法
JPH06252364A (ja) 1993-02-23 1994-09-09 Sony Corp 半導体記憶装置の製造方法
JP3253750B2 (ja) * 1993-04-23 2002-02-04 株式会社リコー 半導体装置の製造方法
US5937327A (en) 1993-04-23 1999-08-10 Ricoh Company, Ltd. Method for improving wiring contact in semiconductor devices
US6031411A (en) * 1993-06-28 2000-02-29 Texas Instruments Incorporated Low power substrate bias circuit
JPH0823041A (ja) * 1994-07-08 1996-01-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08340003A (ja) * 1995-06-13 1996-12-24 Nippon Precision Circuits Kk 半導体装置の製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3963974B2 (ja) 1995-12-20 2007-08-22 株式会社半導体エネルギー研究所 液晶電気光学装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09306992A (ja) * 1996-05-17 1997-11-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH10242267A (ja) * 1997-02-24 1998-09-11 Shimadzu Corp 配線接合部形成方法
US6172407B1 (en) * 1998-04-16 2001-01-09 Advanced Micro Devices, Inc. Source/drain and lightly doped drain formation at post interlevel dielectric isolation with high-K gate electrode design
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US20020076907A1 (en) * 2000-01-06 2002-06-20 Rodder Mark S. Transistor having a silicided gate and method of forming
JP2001291766A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3517208B2 (ja) * 2000-12-26 2004-04-12 アルプス電気株式会社 薄膜磁気ヘッド及びその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
KR100549320B1 (ko) 2002-02-21 2006-02-02 마츠시타 덴끼 산교 가부시키가이샤 반도체기억장치 및 그 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4619060B2 (ja) 2003-08-15 2011-01-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7202155B2 (en) 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
WO2005048221A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
KR100546401B1 (ko) * 2003-12-17 2006-01-26 삼성전자주식회사 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4628040B2 (ja) * 2004-08-20 2011-02-09 株式会社半導体エネルギー研究所 半導体素子を備えた表示装置の製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7859606B2 (en) * 2004-09-15 2010-12-28 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP2007160435A (ja) * 2005-12-12 2007-06-28 Hitachi Ltd 半導体装置およびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7847335B2 (en) * 2006-04-11 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory device having a generally L-shaped cross-section sidewall SONOS
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8748879B2 (en) 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009054879A (ja) 2007-08-28 2009-03-12 Sanyo Electric Co Ltd 集積回路の製造方法
JP5291917B2 (ja) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009130209A (ja) 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009158528A (ja) 2007-12-25 2009-07-16 Sharp Corp 半導体装置
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
TWI387076B (zh) * 2008-04-24 2013-02-21 Mutual Pak Technology Co Ltd 積體電路元件之封裝結構及其製造方法
US8106468B2 (en) * 2008-06-20 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating silicon-on-nothing MOSFETs
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010045263A (ja) 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR20100065741A (ko) * 2008-12-08 2010-06-17 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101939712B1 (ko) 2009-10-29 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283623A (ja) * 1996-04-17 1997-10-31 Kawasaki Steel Corp 半導体装置及びその製造方法
TW200529375A (en) * 2003-12-02 2005-09-01 Ibm Method for integration of silicide contacts and silicide gate metals
TW201001507A (en) * 2004-01-16 2010-01-01 Semiconductor Energy Lab Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television

Also Published As

Publication number Publication date
TW201230906A (en) 2012-07-16
US9875910B2 (en) 2018-01-23
US20110316057A1 (en) 2011-12-29
WO2012002236A1 (en) 2012-01-05
US9437454B2 (en) 2016-09-06
JP6121029B2 (ja) 2017-04-26
JP2016167629A (ja) 2016-09-15
JP2012033896A (ja) 2012-02-16
US20160343587A1 (en) 2016-11-24

Similar Documents

Publication Publication Date Title
TWI510153B (zh) 佈線基板，半導體裝置，和其製造方法
KR102575134B1 (ko) 반도체 장치 및 상기 반도체 장치의 제작 방법
TWI582766B (zh) 非揮發性閂鎖電路及邏輯電路及使用其之半導體裝置
TWI602302B (zh) 半導體裝置及半導體裝置之製造方法
TWI533439B (zh) 半導體裝置
TWI589121B (zh) 非依電性閂鎖電路及邏輯電路，及使用非依電性閂鎖電路之半導體裝置
JP5586412B2 (ja) 半導体装置
TWI534989B (zh) 半導體裝置
TWI529856B (zh) 半導體裝置
TWI523151B (zh) 半導體裝置
TWI609414B (zh) 半導體裝置以及該半導體裝置的製造方法
TWI565068B (zh) 半導體元件、半導體元件的製造方法以及使用半導體元件的半導體裝置
KR20130036187A (ko) 반도체 장치 및 그 제작방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees