JPH08340003A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08340003A JPH08340003A JP14636695A JP14636695A JPH08340003A JP H08340003 A JPH08340003 A JP H08340003A JP 14636695 A JP14636695 A JP 14636695A JP 14636695 A JP14636695 A JP 14636695A JP H08340003 A JPH08340003 A JP H08340003A
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- Japan
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- insulating layer
- forming
- layer
- wiring pattern
- pattern
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 絶縁層を形成する際に良好なカバレッジ性お
よび平坦性を得ることが可能な半導体装置の製造方法を
提供することである。 【構成】 半導体基板１の主面側に形成された第１絶縁
層２上に導電層３を形成する工程と、導電層３上に第１
レジストパターン４ａを形成する工程と、第１レジスト
パターン４ａに対して熱処理を行うことにより上面が凸
状のプロファイルである第２レジストパターン４ｂを形
成する工程と、導電層３および第２レジストパターン４
ｂをドライエッチングすることにより、上面が凸状のプ
ロファイルである配線パターン３ａを形成する工程と、
ドライエッチング工程によって露出した第１絶縁層２上
および配線パターン３ａ上に第２絶縁層５を形成する工
程とを有する。
よび平坦性を得ることが可能な半導体装置の製造方法を
提供することである。 【構成】 半導体基板１の主面側に形成された第１絶縁
層２上に導電層３を形成する工程と、導電層３上に第１
レジストパターン４ａを形成する工程と、第１レジスト
パターン４ａに対して熱処理を行うことにより上面が凸
状のプロファイルである第２レジストパターン４ｂを形
成する工程と、導電層３および第２レジストパターン４
ｂをドライエッチングすることにより、上面が凸状のプ
ロファイルである配線パターン３ａを形成する工程と、
ドライエッチング工程によって露出した第１絶縁層２上
および配線パターン３ａ上に第２絶縁層５を形成する工
程とを有する。
Description
【０００１】
【産業上の利用分野】本願は、半導体装置の製造方法、
特に配線パターンの形成に関わる半導体装置の製造方法
に関する。
特に配線パターンの形成に関わる半導体装置の製造方法
に関する。
【０００２】
【従来の技術】図２は、集積回路における従来の配線パ
ターンの断面形状を示した図であり、半導体基板１１の
主面側に形成された絶縁層１２上に配線パターン１３が
形成されている。配線パターン１３の断面形状は、図２
に示すように、側壁部が垂直に切り立ったものとなって
いる。
ターンの断面形状を示した図であり、半導体基板１１の
主面側に形成された絶縁層１２上に配線パターン１３が
形成されている。配線パターン１３の断面形状は、図２
に示すように、側壁部が垂直に切り立ったものとなって
いる。
【０００３】
【発明が解決しようとする課題】集積回路の微細化が進
むと、配線パターンのアスペクト比が増加するとともに
隣り合った配線パターン間の間隔が狭くなる。したがっ
て、層間絶縁層１４を形成する場合に、図２に示すよう
な側壁部が垂直に切り立ったものでは、良好なカバレッ
ジを得ることが難しくなり、層間絶縁層１４の平坦化が
困難になるという問題点があった。
むと、配線パターンのアスペクト比が増加するとともに
隣り合った配線パターン間の間隔が狭くなる。したがっ
て、層間絶縁層１４を形成する場合に、図２に示すよう
な側壁部が垂直に切り立ったものでは、良好なカバレッ
ジを得ることが難しくなり、層間絶縁層１４の平坦化が
困難になるという問題点があった。
【０００４】本願の目的は、絶縁層を形成する際に良好
なカバレッジ性および平坦性を得ることが可能な半導体
装置の製造方法を提供することである。
なカバレッジ性および平坦性を得ることが可能な半導体
装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】本願に関わる半導体装置
の製造方法は、半導体基板の主面側に形成された第１絶
縁層上に導電層を形成する工程と、上記導電層上に上面
が凸状のプロファイルであるレジストパターンを形成す
る工程と、上記導電層および上記レジストパターンをド
ライエッチングすることにより、上面が凸状のプロファ
イルである上記導電層を用いた配線パターンを形成する
工程と、上記ドライエッチング工程によって露出した上
記第１絶縁層上および上記配線パターン上に第２絶縁層
を形成する工程とを有することを特徴とする。
の製造方法は、半導体基板の主面側に形成された第１絶
縁層上に導電層を形成する工程と、上記導電層上に上面
が凸状のプロファイルであるレジストパターンを形成す
る工程と、上記導電層および上記レジストパターンをド
ライエッチングすることにより、上面が凸状のプロファ
イルである上記導電層を用いた配線パターンを形成する
工程と、上記ドライエッチング工程によって露出した上
記第１絶縁層上および上記配線パターン上に第２絶縁層
を形成する工程とを有することを特徴とする。
【０００６】上記レジストパターンは、上記導電層上に
第１レジストパターンを形成する工程と、上記第１レジ
ストパターンに対して熱処理を行うことにより上面が凸
状のプロファイルである第２レジストパターンを形成す
る工程とによって形成することが好ましい。
第１レジストパターンを形成する工程と、上記第１レジ
ストパターンに対して熱処理を行うことにより上面が凸
状のプロファイルである第２レジストパターンを形成す
る工程とによって形成することが好ましい。
【０００７】
【実施例】図１は、集積回路における配線パターンの製
造方法について、配線パターンの長さ方向に垂直な断面
で各工程を示した説明図である。以下、同図の（Ａ）〜
（Ｄ）にしたがって製造方法の説明をする。
造方法について、配線パターンの長さ方向に垂直な断面
で各工程を示した説明図である。以下、同図の（Ａ）〜
（Ｄ）にしたがって製造方法の説明をする。
【０００８】（Ａ）シリコン基板１の主面側に形成され
た絶縁層２上にアルミニウム層３（層厚１μｍ）を形成
する。ここでいうアルミニウム層とは、アルミニウムの
みを用いたものの他、アルミニウムに適量のシリコンや
銅を混入したもの（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等）等も含
まれる。このアルミニウム層３上にフォトレジストを塗
布し、これを露光および現像してフォトレジストパター
ン４ａを形成する。このフォトレジストパターン４ａの
膜厚は、アルミニウム層３の層厚の１．５倍程度、すな
わち１．５μｍとする。
た絶縁層２上にアルミニウム層３（層厚１μｍ）を形成
する。ここでいうアルミニウム層とは、アルミニウムの
みを用いたものの他、アルミニウムに適量のシリコンや
銅を混入したもの（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等）等も含
まれる。このアルミニウム層３上にフォトレジストを塗
布し、これを露光および現像してフォトレジストパター
ン４ａを形成する。このフォトレジストパターン４ａの
膜厚は、アルミニウム層３の層厚の１．５倍程度、すな
わち１．５μｍとする。
【０００９】（Ｂ）例えば１２０〜１４０度Ｃの温度で
２〜３分間ベーキングを行うことにより、フォトレジス
トパターン４ｂの形状を得る。このフォトレジストパタ
ーン４ｂの形状は、フォトレジストパターンの上面から
１／３程度すなわち０．５μｍ程度までがなだらかな凸
状態となっているものである。
２〜３分間ベーキングを行うことにより、フォトレジス
トパターン４ｂの形状を得る。このフォトレジストパタ
ーン４ｂの形状は、フォトレジストパターンの上面から
１／３程度すなわち０．５μｍ程度までがなだらかな凸
状態となっているものである。
【００１０】（Ｃ）アルミニウム層３およびフォトレジ
ストパターン４ｂのエッチングレートが略同一になるよ
うな条件にて両者を異方性ドライエッチングする。その
結果、図２（Ｂ）に示したフォトレジストパターン４ｂ
の上面の凸状のプロファイルと略同一のプロファイルを
その上面に有する配線パターン３ａが得られる。エッチ
ングレートを略同一とするために、エッチングガスとし
て例えばＢＣｌ3 とＣｌ2 との混合ガスを用いる。
ストパターン４ｂのエッチングレートが略同一になるよ
うな条件にて両者を異方性ドライエッチングする。その
結果、図２（Ｂ）に示したフォトレジストパターン４ｂ
の上面の凸状のプロファイルと略同一のプロファイルを
その上面に有する配線パターン３ａが得られる。エッチ
ングレートを略同一とするために、エッチングガスとし
て例えばＢＣｌ3 とＣｌ2 との混合ガスを用いる。
【００１１】（Ｄ）ドライエッチング工程によって露出
した絶縁層２上および配線パターン３ａ上に層間絶縁層
を堆積する。配線パターン３ａの上面がなだらかな凸状
のプロファイルであるため、層間絶縁層５は優れた平坦
性を有し、配線層パターン３ａは層間絶縁層５によって
良好に被覆される。
した絶縁層２上および配線パターン３ａ上に層間絶縁層
を堆積する。配線パターン３ａの上面がなだらかな凸状
のプロファイルであるため、層間絶縁層５は優れた平坦
性を有し、配線層パターン３ａは層間絶縁層５によって
良好に被覆される。
【００１２】なお、以上説明した実施例では、配線パタ
ーンにアルミニウム層の単層構造のものを用いたが、ア
ルミニウム層下にいわゆるバリアメタル（チタン（Ｔ
ｉ）やチタンナイトライド（ＴｉＮ）等）等を形成した
積層構造のものを採用してもよい。
ーンにアルミニウム層の単層構造のものを用いたが、ア
ルミニウム層下にいわゆるバリアメタル（チタン（Ｔ
ｉ）やチタンナイトライド（ＴｉＮ）等）等を形成した
積層構造のものを採用してもよい。
【００１３】また、上記実施例では、アルミニウム層お
よびフォトレジストパターンのエッチングレートが略同
一になるような条件で両者をドライエッチングしている
が、両者のエッチングレートを変えることにより配線パ
ターンの上面のプロファイルを適宜変更することも可能
である。
よびフォトレジストパターンのエッチングレートが略同
一になるような条件で両者をドライエッチングしている
が、両者のエッチングレートを変えることにより配線パ
ターンの上面のプロファイルを適宜変更することも可能
である。
【００１４】
【発明の効果】本願に係わる発明によれば、配線パター
ンの上面を凸状のプロファイルにすることができるた
め、絶縁層を形成する際に良好なカバレッジ性および平
坦性を容易に得ることが可能となる。
ンの上面を凸状のプロファイルにすることができるた
め、絶縁層を形成する際に良好なカバレッジ性および平
坦性を容易に得ることが可能となる。
【図１】実施例を示した図であり、集積回路における配
線パターンの製造方法について各工程を示した説明図で
ある。
線パターンの製造方法について各工程を示した説明図で
ある。
【図２】従来例を示した図であり、集積回路における配
線パターンの断面形状を示した説明図である。
線パターンの断面形状を示した説明図である。
１……半導体基板 ２……第１絶縁層 ３……導電層 ３ａ…配線パターン ４ａ…第１レジストパターン ４ｂ…第２レジストパターン ５……第２絶縁層
Claims (2)
- 【請求項１】 半導体基板の主面側に形成された第１絶
縁層上に導電層を形成する工程と、 上記導電層上に上面が凸状のプロファイルであるレジス
トパターンを形成する工程と、 上記導電層および上記レジストパターンをドライエッチ
ングすることにより、上面が凸状のプロファイルである
上記導電層を用いた配線パターンを形成する工程と、 上記ドライエッチング工程によって露出した上記第１絶
縁層上および上記配線パターン上に第２絶縁層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板の主面側に形成された第１絶
縁層上に導電層を形成する工程と、 上記導電層上に第１レジストパターンを形成する工程
と、 上記第１レジストパターンに対して熱処理を行うことに
より上面が凸状のプロファイルである第２レジストパタ
ーンを形成する工程と、 上記導電層および上記第２レジストパターンをドライエ
ッチングすることにより、上面が凸状のプロファイルで
ある上記導電層を用いた配線パターンを形成する工程
と、 上記ドライエッチング工程によって露出した上記第１絶
縁層上および上記配線パターン上に第２絶縁層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14636695A JPH08340003A (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14636695A JPH08340003A (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340003A true JPH08340003A (ja) | 1996-12-24 |
Family
ID=15406102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14636695A Withdrawn JPH08340003A (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340003A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012002236A1 (en) * | 2010-06-29 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
-
1995
- 1995-06-13 JP JP14636695A patent/JPH08340003A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012002236A1 (en) * | 2010-06-29 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| US9437454B2 (en) | 2010-06-29 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| US20160343587A1 (en) * | 2010-06-29 | 2016-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| US9875910B2 (en) * | 2010-06-29 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |