JPS59129440A - 多層配線構造半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、特に改良された多層配線
構造を有する半導体集積回路装置に関する。

近年、半導体集積回路装置は素子寸法の微小化と、回路
レイアウトの自動化とにより高密度化。

高集積化が一段と進行している。配線の多層化を利用す
る高密度化構造は回路レイアウトの自由度を大いに高め
、計算機を用いた自動配線を利用可能とするために必要
な技術となってきている。一方、異方性ドライエツチン
グ法の改善にょシ可能となった微細加工技術は、その結
果として垂直な段差を有する素子構造を生み、素子間の
接続を行う配線層に断線及び短絡の不良を発生しゃすく
なってきている。

配線層に異方性ドライエツチングを適用する微細加工技
術の例を第１Ａ図〜第１ｃ図を用いて説明する。第１Ａ
図に示すようにシリコン半導体基板１１上にシリコン酸
化膜等の絶縁膜１２を介してアルミニウム等の配線層１
３を設け、次いで絶縁層１２及び配線層１３上に絶縁膜
１４、導体層５を順次積層し、導体層５をエツチングす
るために公知のフォトリソグラフィ法を用いて導体層５
の上に７オトレジストパターン１６．１６′を設ける。

次いで、第１Ｂ図に示すように７オトレジストパターン
１６．１６′をエツチングマスクドして導体層５に異方
性ドライエツチングを適用し配線層１５．１５’を得、
その後、フォトレジストパターン１６．１６’を除去し
て多層配線構造を得る。この際、導体層５に対するエツ
チングが不十分な場合には配線層１３による絶縁層１４
の段部の側壁下部に於いて導体層５のエツチング残り１
７を生じる。

第１Ｂ図に対応する平面図を第１Ｃ図に示す。

エツチング残り１７は配線層１３による絶縁層１４の段
部に沿って発生し、上記配線層１３をクロスオーバーす
る配線層１５．１５’間を短絡する。

とのエツチング残りは多層配線構造に於ける製品歩留の
低下原因の一要素となる。

上記エツチング残り１７の発生は、第２図に示すように
、下層の配線層２３の側面部に於ける導体層２５のカバ
レッジが絶縁層２４のカバレッジに比較して良好、即ち
、導体層２５の垂直方向の膜厚が、配線層２３による絶
縁層２４の段部の側壁部で厚く、側壁部から離れた平坦
部で薄くなっている（１＋＜１１）ことに起因し、側壁
部でのエツチング終了が平坦部に比較して遅れるためで
ある。通常、平坦部に於けるエツチング終了時には、エ
ツチング残り２７は平坦部に於ける導体層２５の膜厚ｔ
、の１／２以下の厚さで発生している（ｔｓ＜　２　ｔ
ｔ　）　。

上記エツチング残り２７を除去するには、絶縁層２４の
カバレッジが比較的良好な場合には異方性ドライエツチ
ングを適宜追加することによりある程度壕では可能であ
るが、第３図に示すように、絶縁層３４のカバレッジが
極端に悪く、オーバーハング状になっている場合には、
オーバーハングの蔭になる位置に対しては、異方性ドラ
イエツチングの追加によるエツチング残り３７の除去は
不可能になる。

この場合、更にとのエツチング残りを除去する為には等
方性のエツチングの追加を行う必要があるが、等方性エ
ツチングはエツチング残りを除去すると共に配線層の幅
を減少するため過度のエツチングを行えない欠点がある
。

従って、製品歩留の高い多層配線構造を実現する為には
、絶縁層配線層ともカバレッジの良い皮膜を利用すると
共に、エツチング残りをいかにして除去するかが問題と
なる。

本発明の目的は配線間の短絡を防止した改善された多層
配線構造を有する半導体集積回路装置を得ることにある
。

本発明は、半導体基板上に第一の絶縁層を介して設けら
れた第一の配線層と、前記第一の絶縁層上及び前記第一
の配線層上に延在する第二の絶縁層と、該第二の絶縁層
に設けられた四部と、上記第二の絶縁層上に設けられた
第二の配線層とを有し、上記凹部は上記第一の配線層と
上記第二の配線層とがクロスオーバーする位置に設けら
れ、その大きさは上記第一の配線層及び上記第二の配線
層の幅よりも広く定められる半導体集積回路装置を提供
するものである。　　　　　　　□以下、一実施例を用
いて本発明を説明する。

５− 先ず、第４Ａ図〜第４Ｄ図に示すように、トランジスタ
、抵抗、容量等が形成された半導体基板４１上に第一の
絶縁層４２を形成する。この第一の絶縁層は例えば９０
０〜１１００℃のスチーム酸化により６０００〜１００
ＯＯＸの膜厚に形成され、上記トランジスタ、抵抗、容
量等の素子領域を画成するフィールド酸化膜である。次
いで、上記第一の絶縁層上に第一の配線層４３を選択的
に形成する。この第一の配線層は２０００〜１００００
Ｘの膜厚を有し、多結晶シリコン、或はタングステン。

モリブテン等の高融点金属、或はアルミニウム等の材料
で構成され、上記配線層のみならず、容量を形成するた
めの電極、　ＭＯ８ＦＥ〒のゲート電極等にも利用され
得る。更に、上記第一の配線層を含む上記第一の絶縁層
上に第二の絶縁層４４を形成する。この第二の絶縁層は
、例えば、化学気相成長法により形成された二酸化シリ
コン膜、或は隣の添加された二酸化シリコン膜或はプラ
ズマ気相成長法、スパッタ法による二酸化シリコン膜。

窒化シリコン膜等であり、上記第一の配線層の膜６− 厚恩上の膜厚を有するように設定される（第４Ａ図）。

次いで公知のフォトリソグラフィ法によシ、フォトレジ
スト層４９．４９’を用いて第二の絶縁層にエツチング
を施し、上記第一の配線層と次工程にて設けられる第二
の配線層とがクロスオーバーする位置に、上記第一の配
線層上及びその外側上にわたる凹部４８を形成する。こ
の四部のエツチング深さは次工程でその上に被着する第
二の配線層の膜厚の１以上とし、又、その段部形状は、
例えば異方性ドライエツチングを用いて得られる程度の
急使さを有することが望ましい（第４Ｂ図）。

次いで、フォトレジスト層４９．４９’を除去した後、
アルミニウム等より成る第二の配線層４５゜４５′を公
知のフォトリソグラフィ法と異方性ドライエツチング法
とを用いて形成する。との際、平坦部に於ける第二の配
線層材料のエツチングが終了した時点では、該材料のカ
バレッジに応じて、第一の配線層４３による絶縁層４４
の段部の側壁下部及び凹部４８の側壁下部にエツチング
残り４７を生じる（第４Ｃ図）。第４Ｃ図に対応する平
面図を第４Ｄ図に示す。四部４８の側壁下部に沿うエツ
チング残り４７は凹部内のみに限定して存在するため、
凹部内に二本以上の配線層がない場合には、配線層間の
短絡には関与しない。又、第一の配線層による絶縁層４
４の段部に沿うエツチング残り４７は、四部４８による
段差がエツチング残り４７の膜厚より大であるため四部
の内部と外部とでは不連続となり、電気的に絶縁される
こととなる。従って、異方性ドライエツチングの追加、
或は等方性エツチングを追加するまでもなく、配線層４
５．４５’間の短絡を防止することができる。

以上、述べたように、本発明により短絡の防止された、
多層配線構造を容易に得ることが可能となる。

【図面の簡単な説明】

第１Ａ図〜第１Ｃ図、第２図、第３図は本発明を説明す
るための断面図及び平面図を示す。第４Ａ図〜第４Ｄ図
は本発明の詳細な説明するための断面図及び平面図を示
す。 なお図において、１１，２１，３１．４１・・・・・・
半導体基板、１２，２２，３２．４２・・・・・・第一
の絶縁層、１３，２３，３３．４３・・・・・・第一の
配線層、１４，２４，３４．４４・・・・・・第二の絶
縁層、５・・・・・・導体層、１５．１５’　、２５．
２５’　。 ３５、３５’　、　４５．４５’・・・・・・第二の配
線層、１６゜１６’　、４６．４６’　、４９．４９’
・・・・・・レジスト層、１７．２７，３７．４７・・
・・・・エツチング残り、４８・・・・・・凹部、であ
る。 ９− ／３　１４　　　　　　　第１Ｃ図 第２図 幣３図 第４Ｄ図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第一の絶縁層を介して設けられた第一の
   配線層と、前記第一の絶縁層上及び前記第一の配線層上
   に延在する第二の絶縁層と、該第二の絶縁層に設けられ
   た四部と、上記第二の絶縁層上に設けられた第二の配線
   層とを有し、上記凹部は上記第一の配線層と上記第二の
   配線層とがクロスオーバーする位置に設けられ、その大
   きさは上記第一の配線層及び上記第二の配線層の幅より
   も広く定められていることを特徴とする半導体集積回路
   装置。