TWI490943B - 乾式蝕刻方法 - Google Patents

乾式蝕刻方法 Download PDF

Info

Publication number
TWI490943B
TWI490943B TW100102658A TW100102658A TWI490943B TW I490943 B TWI490943 B TW I490943B TW 100102658 A TW100102658 A TW 100102658A TW 100102658 A TW100102658 A TW 100102658A TW I490943 B TWI490943 B TW I490943B
Authority
TW
Taiwan
Prior art keywords
etching
layer
plasma
gas
concave portion
Prior art date
Application number
TW100102658A
Other languages
English (en)
Other versions
TW201140690A (en
Inventor
Manabu Yoshii
Kazuhiro Watanabe
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of TW201140690A publication Critical patent/TW201140690A/zh
Application granted granted Critical
Publication of TWI490943B publication Critical patent/TWI490943B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00087—Holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0111—Bulk micromachining
    • B81C2201/0112—Bosch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Description

乾式蝕刻方法
本發明係關於一種乾式蝕刻方法，尤其是關於一種蝕刻矽層的異向性蝕刻之方法。
至今為止，製造例如具有微小的機械零件與電子零件之所謂的微機電系統(Micro Electro-Mechanical Systems；MEMS)元件之際，為了要蝕刻用於MEMS元件的矽層而利用乾式蝕刻。專利文獻1係記載為了在MEMS元件之矽層形成凹部或貫通孔等的圖案而使用反應性乾式蝕刻術。以該專利文獻1所記載的方法為例，參照圖4說明習知之乾式蝕刻方法如下。
如圖4(a)所示，乾式蝕刻中，於容納處理對象之基板S的真空容器內，生成使用六氟化硫(SF6 )氣體的電漿，即包含氟自由基(F*)、各種正離子等的蝕刻劑54。基板S係包含構成MEMS元件的矽層52，該矽層52係疊層於例如蝕刻停止層的矽氧化物層51上。矽層52之表面52s係形成蝕刻遮罩53。該蝕刻遮罩53係圖案化以使矽層52之被蝕刻區域52a露出。然後，如圖4(b)所示，藉由依施加於基板S的偏壓而被引入基板S的正離子，以及接觸基板S表面的氟自由基，在被蝕刻區域52a進行蝕刻反應，於被蝕刻區域52a形成凹部55。
在此，被引入基板S的正離子，係使蝕刻向矽層52之厚度方向進行，但是不具指向性的自由基，不僅使蝕刻向矽層52之厚度方向進行，亦會向與該厚度方向交叉的方向進行。MEMS元件中，矽層52之厚度也從數十μm到達數百μm。
因此，若依此種的自由基之等向性蝕刻在矽層52之厚度全體持續進行，則形成於矽層52的凹部55不僅會在矽層52之厚度方向，亦會在與該厚度方向交叉的方向大幅擴展。對此問題，專利文獻1記載的乾式蝕刻方法係以如下的方法進行蝕刻。
亦即，在該方法中，如圖4(b)所示，僅於矽層52之厚度方向的一部分形成有凹部55之後，暫時停止蝕刻反應。其次，如圖4(c)所示，藉由在真空容器內導入三氟甲烷(CHF3 )氣體56，在包含上述凹部55內面的基板S表面全體形成由聚四氟乙烯((C2 F2 )n )所構成的保護膜57。之後，如圖4(d)所示，藉由再次導入真空容器內的六氟化硫氣體被電漿化，再度開始進行向矽層52之厚度方向的蝕刻。
此時，形成於凹部55側面的保護膜57主要是只有自由基接觸，另一方面，形成於凹部55底面的保護膜57，不僅是自由基，亦接觸正離子。其結果，依蝕刻劑54進行的保護膜57之去除，在該凹部55底面比凹部55側面快速。因而，凹部55側面係由保護膜57所保護，但另一方面，凹部55底面則在矽層52之厚度方向更受到蝕刻。之後，交互地反覆進行使用六氟化硫氣體的蝕刻步驟(圖4(d))、與使用三氟化甲烷氣體56的保護膜形成步驟(圖4(c))，直至凹部55底面到達矽氧化物層51之表面為止。藉此，形成貫通孔H，以將厚度為數十μm至數百μm之矽層52向其厚度方向貫通。
[專利文獻1]日本專利公報特許4090492號
如上所述，當藉由反覆進行蝕刻步驟與保護膜形成步驟而形成上述貫通孔時，在最終的蝕刻步驟時，露出位於矽層52之下層的矽氧化物層51之表面。此時，由於也在矽氧化物層51施加上述偏壓，所以上述蝕刻劑54中所含的正離子，不僅是矽層52，也會被引入已露出的矽氧化物層51之表面。
此時，由於矽氧化物層51並未被上述六氟化硫氣體造成的蝕刻劑54蝕刻，所以接受正離子撞擊的矽氧化物層51之表面會帶正電。如此，若矽氧化物層51之表面帶正電，則如圖4(e)所示，向矽氧化物層51的正離子之行進方向，會在矽氧化物層51之表面的附近，朝凹部55之側面，換句話說朝矽層52脫逸。因而，在矽氧化物層51持續露出的最終之蝕刻步驟時，朝向凹部55之底面行進的正離子之大部分，會朝向凹部55之側面移動。因此，依正離子的凹部55之側面的侵蝕變大，於貫通孔H之底部(側面下部)形成凹口(notch)60。換句話說，矽氧化物層51之表面的貫通孔H之開口Ha，會比所期望的尺寸還更擴大。例如，該貫通孔H在已完成的MEMS元件中被使用作為導光的光學路徑時，有該開口Ha之光的反射未達預定期望而損及作為MEMS元件的功能之虞。
另外，此種的問題，並非只有在MEMS元件中所用的矽層之蝕刻中會發生，而是共同發生在以先前之圖4所示的乾式蝕刻方法，蝕刻疊層於介電體構成的蝕刻停止層之具有數十μm至數百μm之厚度的矽層的情況。
本發明係有鑒於上述習知的實情而開發完成者，其目的係提供一種乾式蝕刻方法，能夠一邊抑制矽層與蝕刻停止層之境界中的矽層之不期望的侵蝕，即凹口之發生，且一邊蝕刻矽層。
以下，記載用以解決上述課題的技術手段及其作用效果。
本發明的一態樣係一種乾式蝕刻方法。透過具有開口的遮罩層，對於介電體所構成的蝕刻停止層上具有矽層的基板施予乾式蝕刻的方法係具備第一步驟以及第二步驟。第一步驟係包含：從包含氧化前述矽層的氧化氣體與含氟氣體的混合氣體生成第一電漿；在該第一電漿中將前述基板維持於負的偏壓電位；以及透過前述遮罩之開口，對於前述矽層施予藉由前述第一電漿進行之異向性蝕刻，在前述矽層形成凹部。第二步驟係包含交互地反覆進行有機膜形成處理與蝕刻處理。前述有機膜形成處理係包含：生成用於能夠以前述第一電漿去除之有機膜的形成之第二電漿；在該第二電漿中將前述基板維持於負的偏壓電位；以及藉由前述第二電漿，在前述凹部之內表面沉積前述有機膜。前述蝕刻處理係包含：從前述混合氣體生成前述第一電漿；在該第一電漿中將前述基板維持於負的偏壓電位；透過前述遮罩層之開口，對於被前述有機膜覆蓋的前述凹部施予藉由前述第一電漿進行之異向性蝕刻。當藉由前述第一步驟形成的前述凹部之底面一部分露出前述蝕刻停止層時，進行前述第一步驟至前述第二步驟之切換。
上述方法中，在第一步驟藉由進行依第一電漿之異向性蝕刻而在矽層形成凹部。第一電漿係從包含氧化氣體與含氟氣體的混合氣體中生成。因而，可藉由氧化氣體一邊保護凹部內表面，一邊藉由含氟氣體蝕刻矽層。亦即，可一邊抑制依不具指向性之自由基的等向性蝕刻，一邊促進異向性蝕刻。第一步驟中，若在凹部之底面一部分露出蝕刻停止層，則結束第一步驟而開始第二步驟。第二步驟中，交互地反覆進行依第二電漿之有機膜形成處理，以及依第一電漿之異向性蝕刻處理。因而，在凹部之底面一部分露出蝕刻停止層之後，在蝕刻停止層之露出部分被有機膜覆蓋的狀態下，對凹部實施異向性蝕刻。此時，朝向凹部之底面流通的正離子(依第一電漿之蝕刻劑)係為了去除覆蓋凹部之底面的有機膜而被利用。因此，以第二步驟，可抑制蝕刻停止層之表面帶正電。因而，可適當地抑制矽層與蝕刻停止層之境界中的矽層之不期望侵蝕，即凹口之發生。
上述的乾式蝕刻方法中，亦可在前述第二步驟中交互地反覆進行複數次的依前述第二電漿之前述有機膜形成處理與依前述第一電漿之前述蝕刻處理。
此方法中，可按照基板之矽層的厚度、凹部之開口的大小、蝕刻處理之各種的條件等，一邊適當地抑制凹口之發生，一邊藉由蝕刻而適當地形成貫通矽層的凹部。
上述的乾式蝕刻方法中，亦可在前述第一步驟中，根據蝕刻前述矽層時所生成的蝕刻生成物之量的變化，檢測已在前述凹部之底面一部分露出前述蝕刻停止層。
乾式蝕刻處理中通常藉由用於蝕刻的蝕刻劑與被蝕刻對象物之反應而生成蝕刻生成物。該蝕刻生成物之生成量係顯示相應於蝕刻條件的固有值。例如，若蝕刻條件為單一的條件，則由於蝕刻生成物之生成反應大致以常態進行，所以蝕刻生成物之生成量從處理之開始時就成為一定值。另一方面，在蝕刻條件被變更時，由於蝕刻生成物之生成反應係以非常態進行，所以蝕刻生成物之生成量會隨著蝕刻條件而增大或減少。
在此，若凹部之底面一部分露出蝕刻停止層，則朝向凹部之底面流通的蝕刻劑之一部分，就會撞擊蝕刻停止層而非矽層。因此，與朝向凹部之底面流通的蝕刻劑之全部撞擊矽層的情況相較，減少了利用於蝕刻反應的蝕刻劑之量與矽層之量。結果，在每一單位時間中，存在於處理容器內的蝕刻劑之量會增大，另一方面，在每一單位時間中，存在於處理容器內的蝕刻生成物之量會減少。換句話說，當與蝕刻劑接觸的矽層減少時，上述蝕刻生成物之生成量也會隨之變化。
若依據上述方法，可根據第一步驟中的蝕刻生成物之生成量的變化，檢測在凹部底面一部分中的蝕刻停止層之露出。因而，可抑制蝕刻停止層之表面長期暴露於正離子中，進而可適當地抑制凹口之發生。
上述的乾式蝕刻方法中，亦可在前述第一步驟，監視前述蝕刻生成物之量，在前述蝕刻生成物之量已減少時，檢測為前述凹部之底面一部分已露出前述蝕刻停止層。
如上所述，若凹部之底面一部分露出蝕刻停止層，則朝向凹部底面流通的蝕刻劑之一部分，會撞擊蝕刻停止層而非矽層。因此，藉由矽層與蝕刻劑之反應而生成的蝕刻生成物之量會減少。
若依據上述方法，由於可藉由第一步驟中的蝕刻生成物之生成量之減少而檢測出凹部底面一部分中的蝕刻停止層之露出，所以可適當地檢測蝕刻停止層之露出。故而，藉由第一步驟至第二步驟之切換的延遲，可抑制蝕刻停止層之露出部分帶正電，進而適當地抑制上述凹口之生成。
上述的乾式蝕刻方法中，亦可在前述第一步驟，監視蝕刻前述矽層的蝕刻劑之量，在前述蝕刻劑之量已增加時，檢測為前述凹部底面一部分已露出前述蝕刻停止層。
如上所述，若凹部底面一部分露出蝕刻停止層時，則向凹部底面流通的蝕刻劑之一部分，會撞擊蝕刻停止層而非矽層。該撞擊蝕刻停止層的蝕刻劑，由於未被利用於蝕刻反應，所以會殘存於處理容器內。或者，雖然也可認為該蝕刻劑係與其他的粒子撞擊之後與矽層反應，但若與最初被利用於蝕刻反應的情況相較，滯留於處理容器內的時間會變長。
若依據上述方法，由於可藉由第一步驟中的蝕刻劑之量之增大而檢測出凹部底面一部分中的蝕刻停止層之露出，所以可適當地檢測蝕刻停止層之露出。故而，藉由從第一步驟至第二步驟之切換的延遲，可抑制蝕刻停止層之露出部分帶正電，進而適當地抑制上述凹口之生成。
上述的乾式蝕刻方法中，前述混合氣體亦可包含作為前述含氟氣體之六氟化硫氣體，作為前述氧化氣體之氧氣，以及溴化氫氣體。又，前述第二電漿係可從氟化碳化合物中生成。又，前述有機膜係可形成作為前述氟化碳化合物之聚合物。
若依據上述方法，六氟化硫氣體係使用作為蝕刻矽層的氟自由基之原料。氧氣係與六氟化硫氣體協同生成不具揮發性的氟化氧化矽。溴化氫氣體係使用作為蝕刻矽層的溴離子之原料，並且與氧氣協同生成溴化氧化矽。因此，藉由氟化氧化矽及溴化氧化矽之所謂的鹵化氧化矽，保護凹部之側面(矽層)。更且，由於藉由氟自由基與溴離子促進凹部底面的蝕刻，所以可適當地實現異向性蝕刻。
此外，上述方法中，由於氟化碳化合物之聚合物被形成作為上述有機膜，所以可藉由依第一電漿中含有的蝕刻劑之化學性蝕刻或物理性蝕刻，適當地去除有機膜。因而，有機膜係可適當地保護凹部之侵蝕且不會阻礙蝕刻之進行。
以下，參照圖1至圖3說明本發明的乾式蝕刻方法之一實施形態。另外，在一實施形態中，就電漿蝕刻矽層的方法加以說明。
圖1係顯示實施使用本實施形態之電漿蝕刻方法之蝕刻的電漿蝕刻裝置之概略構成圖。如同圖1所示，藉由電漿蝕刻裝置10之真空容器11而劃分的電漿生成區域11a內，設有載置處理對象之基板S的基板載置台12。另外，基板S係例如為MEMS元件用的基板，包含：作為蝕刻停止層的矽氧化物層Lo；以及疊層於該矽氧化物層Lo上的矽層Ls。基板S係以矽氧化物層Lo作為下側而配置於基板載置台12上。
基板載置台12中係連接有對載置於該基板載置台12之基板S施加偏壓的高頻電源13。此等基板載置台12與高頻電源13之間係連接有匹配箱(matching box)14。該匹配箱14係包含：一匹配電路，用以謀求成為負載的電漿生成區域11a與高頻電源13至基板S的傳輸路之阻抗匹配；以及一阻隔電容器。又，電漿生成區域11a內係在上述基板載置台12之上方配設有噴灑板15。該噴灑板15係使在蝕刻處理中所用之電漿原料的氣體均勻地擴散於電漿生成區域11a內。
形成於真空容器11頂部11b的氣體導入口11e係連接有將混合氣體供給至電漿生成區域11a內的蝕刻氣體供給部21，該混合氣體係由電漿原料的氣體，例如含氟氣體之六氟化硫(SF6 )氣體、氧化氣體(O2 )及溴化氫(HBr)氣體所構成。此外，該氣體導入口11e係連接有同樣地在電漿生成區域11a內供給氟化碳化合物之氣體，例如八氟化環丁烷(C4 F8 )氣體的氟化碳化合物氣體供給部22。另一方面，形成於真空容器11底部11c的排氣口11f係連接有由渦輪分子泵等所構成，並對電漿生成區域11a內的氣體進行排氣的排氣部23。
又，形成於真空容器11側部11d的檢測口11g係連接檢測單位時間中存在於電漿生成區域11a內的物質之量的檢測部30。另外，利用電漿蝕刻裝置10實施蝕刻處理時，藉由檢測部30，檢測例如每1秒中生成於電漿生成區域11a內的生成物、例如藉由蝕刻反應而生成的生成物，或利用於蝕刻反應的蝕刻劑之生成量。
此種的電漿蝕刻裝置10係藉由在上述基板S施予蝕刻處理，以在基板S尤其是矽層Ls形成貫通其厚度方向直至矽氧化物層Lo的貫通孔。該蝕刻處理中，首先基板S從電漿蝕刻裝置10之搬入口被搬入至真空容器11內，且載置於基板載置台12上。接著，經蝕刻氣體供給部21調量的蝕刻氣體從氣體導入口11e被導入，透過噴灑板15均勻地擴散於電漿生成區域11a內。如此，若導入蝕刻氣體，則藉由排氣部23將電漿生成區域11a調壓至預定壓力。另外，電漿生成區域11a內的壓力係藉由導入於該電漿生成區域11a內的氣體之流量與排氣部23之排氣量，在蝕刻處理之實施全程中維持於預定壓力。
若蝕刻氣體之環境以預定壓力形成於電漿生成區域11a，則從高頻電源13經由匹配箱14供給例如60MHz之高頻電力至基板載置台12。藉此，存在於基板載置台12周圍的蝕刻氣體會電離或解離，在基板S之周圍生成例如由氟化硫系之各種正離子(SFx+ )或溴之正離子(Br+ )、再者，氟自由基(F*)等的自由基所構成的電漿。又，追隨高頻電力之頻率的電漿中之電子會撞擊到基板S之表面全體，藉由匹配箱14中所含的阻隔電容器之作用，使該基板S之表面全體成為負的偏壓電位。然後，藉由此等正離子或自由基與基板S之矽層Ls反應，該矽層Ls就會被蝕刻。
又，該電漿蝕刻裝置10除了實施此種的蝕刻處理以外，還實施使用從上述氟化碳化合物氣體供給部22供給的氣體，並藉由蝕刻處理，在形成於上述矽層Ls之凹部形成保護膜的處理。該保護膜係能夠以電漿去除的有機膜。然後，藉由交互地反覆進行此等蝕刻處理與保護膜形成處理(有機膜形成處理)，即可形成貫通基板S之矽層Ls其厚度方向，直至到達矽氧化物層Lo的貫通孔。
其次，參照圖2、圖3，詳述在上述基板S形成貫通孔時所實施的乾式蝕刻處理之處理製程。圖2係依該貫通孔之形成製程的順序，顯示沿矽層42之厚度方向切斷基板S時的剖面形狀。
如圖2(a)所示，基板S係包含：例如由二氧化矽等的矽氧化物所構成的矽氧化物層41；以及疊層於該矽氧化物層41之上且由矽所構成的矽層42。該矽層42之表面42s形成遮罩層之蝕刻遮罩43。該蝕刻遮罩43係對應貫通孔之形成區域圖案化，以使矽層42之被蝕刻區域42a露出。另外，以下的混合氣體之氣體流量、蝕刻處理時之壓力、蝕刻處理時的高頻電力之輸出值、氟化碳化合物氣體之氣體流量、保護膜形成處理時之壓力、及保護膜形成處理時的高頻電力之輸出值，皆為適於上述矽層42之厚度為100μm、圓形孔的被蝕刻區域42a之口徑為50μm而構成的基板S的例示。
對於上述基板S施予乾式蝕刻處理之際，首先在容納基板S的真空容器11，從蝕刻氣體供給部21供給蝕刻氣體。在本實施形態中，採用混合六氟化硫(SF6 )氣體、氧氣(O2 )及溴化氫(HBr)氣體的混合氣體，作為該蝕刻氣體。此等氣體係依六氟化硫氣體、氧氣、溴化氫氣體之順序，分別以例如75sccm、75sccm、15sccm之流量導入至真空容器11內。
亦即，當將真空容器11內的六氟化硫氣體之分壓設為PSF 、氧氣之分壓設為PO 、且溴化氫氣體之分壓設為PHBr 時，此等的分壓比即成為「PSF ：PO ：PHBr =5：5：1」。如此，若在真空容器11內導入混合氣體時，排氣部23就會被驅動，將該真空容器11內的氣體予以排氣，以使真空容器11內成為預定壓力例如20Pa。
接著，從高頻電源13將例如60MHz之高頻電力經由匹配箱14以1200W之輸出值供給至基板S。藉此，載置基板S的基板載置台12之周圍係生成使用混合氣體的電漿，而基板S會成為負的偏壓電位。在該電漿中，除了上述六氟化硫之激發種的氟自由基以外，還包含有氟化硫系(SF系)之各種正離子、或溴化氫之激發種的溴之正離子。此等自由基及正離子係從蝕刻遮罩43之開口流通至露出的矽層42之表面42s(被蝕刻區域42a)，且發揮作為從矽層42之表面42s蝕刻該矽層42的蝕刻劑44之功能。
換句話說，被引入基板S之表面42s的正離子係使物理性及化學性的蝕刻在基板S之表面42s進行。又，氟自由基或溴離子係藉由與矽(Si)之反應，在基板S之表面42s同樣地使生成具揮發性的四氟化矽(SiF4 )、或是具揮發性的四溴化矽(SiBr4 )之化學性蝕刻進行。其中，正離子的蝕刻係由於該正離子依上述偏壓電位大致垂直地引入基板S而激發，所以相對於矽層42之表面42s呈垂直的方向使蝕刻進行即所謂的異向性蝕刻。相對於此，氟自由基或溴離子的蝕刻係不具指向性的等向性蝕刻。
又，本實施形態的乾式蝕刻處理之際，為了生成蝕刻劑44，除了六氟化硫氣體、溴化氫氣體以外，氧氣也被導入至電漿蝕刻裝置10內。因此，氧氣所帶來的氧自由基(O*)與如上述的矽的鹵化物反應，生成氟化氧化矽(SiOx Fy )、溴化氧化矽(SiOx Bry )等。鹵化氧化矽之一種的此等氟化氧化矽及氧化溴化矽之生成反應，由於發生在蝕刻遮罩43之開口部的被蝕刻區域42a全體，所以在該被蝕刻區域42a之全體沉積有此等鹵化氧化矽。然後，沉積於矽層42之被蝕刻區域42a的上述鹵化氧化矽係與矽層42同樣地，以上述蝕刻去除，並且，尤其是溴化氧化矽係與氟自由基反應而成為具揮發性的氟化溴化矽(SiBrx Fy )，藉以從矽層42上去除。
換句話說，本實施形態中係同時進行依上述各種激發種的矽層42之蝕刻、以及該激發種、矽、及氧之反應生成物之鹵化氧化矽對矽層42之沉積。若進行此種乾式蝕刻處理，則如圖2(b)所示，在矽層42之厚度方向形成凹部45之際，會在該凹部45之內表面的全體沉積上述鹵化氧化矽。
在此，維持電漿生成區域11a內之環境，以使對鹵化氧化矽進行等向性蝕刻之速度與該鹵化氧化矽之沉積速度，能相對於凹部45之底面45a及凹部45之側壁45b成為相等。換句話說，沉積於凹部45之底面45a的鹵化氧化矽之量，與沉積於凹部45之側壁45b的鹵化氧化矽之量為大致相同，並且，依上述自由基或離子等的等向性蝕刻之速度，也視為凹部45之底面45a與該凹部45之側壁45b大致相同。此時，在形成於矽層42之被蝕刻區域42a的凹部45中，只上述正離子之部分，該凹部45之底面45a的蝕刻速度變高。尤其是在正離子之入射機率高的底面45a之中央，與該底面45a之中央周邊相較，蝕刻速度會變高。相對於此，在凹部45之側壁45b中，只要沉積於此的鹵化氧化矽之蝕刻未完成，就不會進行矽層42之蝕刻。其結果，對被蝕刻區域42a的蝕刻處理係如同圖2(b)所示，成為在矽層42之厚度方向凹陷的凹部45以在其底面45a之中央最為凹陷地形成。
本實施形態中，根據已事先實施的實驗等，設定形成於電漿生成區域11a的電漿狀態或基板S之偏壓電位等，即構成混合氣體的各種氣體之流量、電漿生成區域11a之壓力、由高頻電源13供給的高頻電力等，以進行此種異向性之蝕刻。另外，此種蝕刻條件亦可由例如單一的條件所構建，或是以複數個不同的條件連續實施之形式所構建。
然後，如圖2(c)所示，若進行此種的異向性蝕刻，則終究會在垂直延伸於矽層42之厚度方向的凹部45之底面45a之一部分，露出矽層42之下層的矽氧化物層42。此時，於底面45a中最容易進行異向性蝕刻的部位，亦即正離子之入射機率最高的底面45a之中央，會露出矽氧化物層41。然後，矽氧化物層41之露出部分係藉由蝕刻劑44之一的正離子之撞擊而帶正電。
如此，若進行矽層42之蝕刻直至凹部45之底面45a之一部分露出矽氧化物層41為止，則停止從蝕刻氣體供給部21對基板S之混合氣體的供給。然後，如圖2(d)所示，開始從氟化碳化合物氣體供給部22供給氟化碳化合物氣體，例如八氟化環丁烷氣體46。該八氟化環丁烷氣體46係以例如80sccm之流量供給至真空容器11內。如此，若在真空容器11內導入八氟化環丁烷氣體46，則該真空容器11內之氣體進行排氣，以使真空容器11內成為預定壓力，例如40Pa。接著，從高頻電源13將例如60MHz之高頻電力經由匹配箱14以600W之輸出值供給至基板S。藉此，在基板S之周圍生成由八氟化環丁烷氣體46所構成的電漿。
如此生成的電漿中，氟化碳系之自由基(Cx Fy *)或其團簇(cluster)係生成作為激發種。然後，該激發種係在設於基板S的凹部45之內表面全體聚合，形成氟化碳化合物(CF系)之膜的保護膜47。此時，追隨高頻電力之頻率而發生的電漿中之電子撞擊包含帶正電的矽氧化物層41之一部分露出部分)的基板S之表面全體，以將殘留於矽氧化物層41中的正電荷進行除電。又，藉由匹配箱14中所含的阻隔電容器之作用，基板S之表面全體再次成為負的偏壓電位。更且，此時，由於追隨高頻電力之頻率的正離子未包含於八氟化環丁烷氣體46之電漿中，所以基板S會持續帶負電。其結果，即使在靜電性中和或帶負電的矽氧化物層41上也會進行依上述激發種的保護膜47之生成。此時，包含矽氧化物層41的底面45a之中央係成為上述激發種最容易進入的部位，即該激發種之入射機率最高的部位。因而，保護膜47係在底面45a之中央具有最緻密的膜構造或是最厚的膜厚。另外，具有碳骨架之有機膜的CF系之保護膜47係能夠藉由上述混合氣體之電漿予以去除的組成。
如圖2(e)所示，若此種保護膜47之形成處理例如實施20秒，則停止八氟化環丁烷氣體46之供給，而再次從蝕刻氣體供給部21(圖1)供給混合氣體。該混合氣體中所含的六氟化硫氣體、氧氣及溴化氫氣體之流量係分別為75sccm、75sccm及15sccm。若如此供給混合氣體，則該真空容器11內之氣體進行排氣，以使真空容器11內成為預定壓力，例如20Pa。接著，從高頻電源13將例如60MHz之高頻電力經由匹配箱14以1200W之輸出值供給至基板S。藉此，藉由以六氟化硫氣體之激發種的氟化硫系之正離子或氧離子作為蝕刻劑44而進行的異向性蝕刻，以及同樣地以六氟化硫氣體之激發種的氟自由基或氧自由基作為蝕刻劑44而進行的等向性蝕刻，從凹部45之內表面去除CF系之聚合膜的保護膜47。
此時，覆蓋凹部45底面45a的保護膜47係藉由依正離子之異向性蝕刻與依自由基之等向性蝕刻而去除。尤其是，正離子之入射機率變高的部位、或容易藉由正離子而被蝕刻的膜構造之部位等，保護膜47會更快被除掉。在此，在底面45a之中央係具有保護膜47之膜構造為較高的蝕刻耐性或是較厚的膜厚，另一方面，正離子之入射機率會變高。相對於此，在底面45a之中央周圍係具有保護膜47的膜構造為較形成於上述中央的保護膜47低的蝕刻耐性或是較薄的膜厚，另一方面，正離子之入射機率會較上述中央變低。故而，在底面45a之中央與底面45a之中央周邊，保護膜47被除掉的速度大致相同，或是底面45a之中央周圍會稍微延遲。亦即，底面45a之大致全體會以相同的時序露出，或是底面45a之中央先稍微露出。另外，等向性蝕刻主導進行的凹部45之側壁45b中，與上述底面45a相較，保護膜47較容易殘存。其結果，相較側壁45b保護膜47會在底面45a之大致全體先被除掉，且持續進行殘留於底面45a之中央周邊的矽層42之蝕刻。
若如此地再度進行蝕刻，則可一邊保護凹部45側壁45b，一邊使露出於凹部45之底面45a的矽氧化物層41之面積比例逐漸變高。又，露出底面45a之中央的矽氧化物層41係隨著進行殘存於底面45a之中央周邊的矽層42之蝕刻而再次開始帶正電。但是，如上所述，形成保護膜47時，藉由殘留於矽氧化物層41中的正電荷被除電或是基板S帶負電，矽氧化物層41開始蓄積正電荷的時序係與矽層42再次開始被蝕刻的時序大致相同，或是較為延遲。因此，與未形成保護膜47而持續進行蝕刻處理的情況相較，矽氧化物層41帶電的正電荷量在開始蝕刻時大幅降低。故而，即使正離子朝向矽氧化物層41之露出部分進行，由於正離子的大部分會撞擊矽氧化物層41而使蝕刻能力失去活性，所以在凹部45之側壁45b不會進行蝕刻反應。
又，即使朝向矽氧化物層41進行的正離子從矽氧化物層41脫逸，由於凹部45係呈現在其底面45a之中央為最凹陷的形式，所以依此種的正離子之蝕刻有助於底面45a之矽層42的蝕刻。故而，底面45a之矽層42會沿著該矽層42之厚度方向持續被蝕刻。換句話說，藉由(A)正電荷開始蓄積於矽氧化物層41的時序，與矽層42開始被蝕刻的時序大致相同，或是較為延遲；以及(B)凹部45呈現在其底面45a之中央為最凹陷的形式，矽層42就會沿著其厚度方向持續被蝕刻。另外，本實施形態中，蝕刻處理的時間設定為：形成於該凹部45之側壁45b的保護膜47會殘存而不進行側壁4b之矽層42的蝕刻之程度的時間、例如10秒。
若經該10秒的蝕刻處理結束，則如圖2(f)所示，來自蝕刻氣體供給部21的蝕刻氣體之供給停止，與先前的圖2(d)同樣地，從氟化碳化合物氣體供給部22供給八氟化環丁烷氣體46，在凹部45之內表面再次形成保護膜47。換句話說，本實施形態中，在先前的圖2(a)至圖2(c)所示之進行使用混合氣體的矽層42之蝕刻處理的第一步驟之後，實施交互地反覆進行先前的圖2(d)及圖2(f)所示之藉由保護膜47覆蓋凹部45之內表面的保護膜形成處理，以及先前的圖2(e)所示之依混合氣體之蝕刻處理的第二步驟。
在上述第二步驟中係反覆進行例如二十五次的保護膜形成處理與蝕刻處理。在此期間，露出底面45a的矽氧化物層41，雖然是藉由先行的蝕刻處理而帶正電，但如上所述，在矽氧化物層41帶電的正電荷係在後續的保護膜47之形成處理中被除電。然後藉由在凹部45側壁45b殘存保護膜47的狀態下反覆進行上述蝕刻處理與保護膜形成處理，如圖2(g)所示，底面45a之矽層42就可完全被蝕刻。如此，形成貫通矽層42之厚度方向的貫通孔H。該貫通孔H係具有相當於矽氧化物層41之露出面的開口Ha，矽層42之表面42s的開口與使矽氧化物層41露出的貫通孔H之開口Ha係成為大致相同的形狀。換句話說，形成於矽層42的貫通孔H，即使在矽層42之厚度方向中的任意位置，亦大致成為相同的與矽層42之表面42s平行的剖面形狀。
若如此形成貫通矽層42其厚度方向的貫通孔H，則如圖2(h)所示，疊層於矽層42的蝕刻遮罩43，以及殘存於貫通孔H之內表面的保護膜47即被去除。
本實施形態中，形成如上所述的貫通孔H之際，從開始進行矽層42之乾式蝕刻處理時起，藉由檢測部30來檢測該乾式蝕刻處理之反應生成物，尤其是存在於真空容器11之氣相中的上述四氟化矽、四溴化矽等之量。關於此等具揮發性的蝕刻生成物之生成量的推移，以及上述蝕刻氣體及保護膜47的原料之八氟化環丁烷氣體之供給處理，參照圖3進行說明。
圖3係顯示蝕刻氣體及八氟化環丁烷氣體之對於真空容器11的供給處理，並且顯示真空容器11內之具揮發性的蝕刻生成物量之存在量的推移。如圖3(a)所示，若在時序t1開始矽層42之蝕刻步驟的第一步驟，則如圖3(c)所示，藉由矽層42與氟自由基之反應、或是矽層42與溴離子之反應，具揮發性的蝕刻生成物就會存在於真空容器11內。此時，如圖3(b)所示，未進行保護膜47的形成材料之八氟化環丁烷氣體的供給。
另外，如上所述，乾式蝕刻處理之實施中，混合氣體以一定條件供給至真空容器11內，並且以一定條件對真空容器11內的氣體進行排氣，藉此，將該真空容器11內維持於預定壓力。因此，若每一單位時間的蝕刻生成物之量一定，即若蝕刻速度一定，則在乾式蝕刻處理之實施全程中，真空容器11內的蝕刻生成物之量即維持於一定。例如，如先前的圖2(a)、圖2(b)所示，在只藉由矽層42之蝕刻而形成凹部45的期間，每一單位時間撞擊到矽層42之被蝕刻區域42a的蝕刻劑44之量，以及與蝕刻劑44反應的矽之量可視為大致相等。因此，真空容器11內的蝕刻生成物之量也可大致維持於一定。
若進行第一步驟的矽層42之蝕刻，在凹部45底面45a之一部分露出矽層42之下層的矽氧化物層41(時序t2)，則如圖3(c)所示，依矽層42之蝕刻反應而生成的蝕刻生成物之量會減少。此係因藉由矽氧化物層41露出底面45a之一部分，而在被蝕刻區域42a存在有未與矽層42起反應的蝕刻劑44之故。換句話說，因提供與蝕刻劑44之蝕刻反應的每一單位時間的矽層42之量減少，故具揮發性的蝕刻生成物之生成量會減少。如此，若一旦矽氧化物層41露出，則隨著進行矽層42之蝕刻，露出於凹部45底面45a的矽氧化物層41之面積就會擴大。因而，與蝕刻劑44反應之一單位時間的矽層42之量也會減少。故而，存在於上述真空容器11內的蝕刻生成物之量也會逐漸減少。
本實施形態中，如上所述，從開始在矽層42形成貫通孔H時起，利用上述檢測部30來檢測且監視存在於真空容器11之氣相中的蝕刻生成物之量。該蝕刻生成物之量係以形成於矽層42的凹部45底面45a之一部分露出矽氧化物層41為契機而開始減少。因而，檢測出蝕刻生成物之量減少的時點，可謂是在凹部45底面45a之一部分開始露出矽氧化物層41的時序。
在此，如先前的圖4(e)所示，若藉由乾式蝕刻處理而於形成的凹部55底面露出矽氧化物層51之一部分之後，也持續實施乾式蝕刻處理直至貫通孔H之形成完成為止，則蝕刻劑55撞擊矽氧化物層51而使該矽氧化物層51帶正電。如此，在矽氧化物層51帶電的正電荷係在矽氧化物層51之表面附近，變更向基板S垂直流通的蝕刻劑54，尤其是正離子之軌道，以使其朝向構成貫通孔H之側壁的矽層52。藉由該軌道被變更的蝕刻劑54，貫通孔H之開口Ha就會被擴大，即發生凹口60。
相對於此，本實施形態中，若在時序t2露出矽氧化物層41以後，檢測部30判斷出在蝕刻生成物之量中看到有減少預定量之傾向時，就會判斷已在凹部45底面45a露出矽氧化物層41之一部分(時序t3)。進行如此判斷的時序中，會停止來自蝕刻氣體供給部21之蝕刻氣體的供給，並且開始來自氟化碳化合物氣體供給部22之八氟化環丁烷的供給。換句話說，在時序t3實施從上述第一步驟至第二步驟之切換。
另外，在底面45a之一部分露出矽氧化物層41之後的從第一步驟至第二步驟之切換時序係可根據貫通孔H之設計尺寸；在第一步驟所得的凹部45之形狀；保護膜47之膜構造或階差被覆性等；再者在第二步驟所得的保護膜47之蝕刻形狀等，事先實施的此等結果而適當選擇。例如，貫通孔H之口徑較小，且貫通孔H之深度較淺的情況時，由於凹部45中較難獲得上述(B)的構造，所以從第一步驟至第二步驟之切換時序以提早為較佳。相反地，貫通孔H之口徑較大，且貫通孔H之深度較深的情況時，由於凹部45中較容易獲得上述(B)的構造，所以從第一步驟至第二步驟之切換時序以延遲為較佳。又例如，保護膜47之耐蝕刻性在底面45a之中央附近變高的情況時，由於較容易獲得上述(A)之狀態，所以從第一步驟至第二步驟之切換的時序以延遲為較佳。
接著，從時序t3至時序t4，供給八氟化環丁烷，並在凹部45之內表面形成保護膜47。然後，時序t4中停止八氟化環丁烷之供給，且再度開始蝕刻氣體之供給。另外，例如，從時序t3至時序t4之時間係設定為從時序t4至停止蝕刻氣體之供給的時序t5時間的2倍。
如此，在基板S形成從矽層42貫通至矽氧化物層41的貫通孔H之際，在上述時序t3中，進行乾式蝕刻處理的第一步驟係切換成交互地反覆進行保護膜形成處理與乾式蝕刻處理的第二步驟。因此，露出凹部45底面45a的矽氧化物層41之一部分係在事先被保護膜47覆蓋的狀態下，以混合氣體蝕刻。故而，形成保護膜47之後的乾式蝕刻處理中可一邊去除形成於上述底面45a的保護膜47，一邊去除殘存於上述被蝕刻區域42a的矽層42。
藉由如此交互地反覆進行保護膜形成處理與乾式蝕刻處理，矽層42之被蝕刻區域42中的矽即完全被去除，並在矽氧化物層41形成具有開口Ha的貫通孔H(時序t6、圖3(c))。
本實施形態的乾式蝕刻方法係具有以下列舉的優點。
(1)藉由使用由混合氣體所生成的電漿之異向性蝕刻，開始蝕刻矽層42，該混合氣體係包含利用於矽層42之蝕刻的六氟化硫氣體；以及將矽層42氧化的氧氣。然後，若矽氧化物層41之至少一部分露出凹部45底面45a，則交互地實施以保護膜47覆蓋依蝕刻而形成的凹部45內表面的處理、與上述蝕刻處理。如此，一邊藉由氧氣保護凹部45之內表面，一邊實施依六氟化硫氣體的矽層42之蝕刻，藉此抑制不具指向性之依自由基的等向性蝕刻而進行異向性蝕刻。此外，凹部45底面45a之一部分露出矽氧化物層41以後，在該露出區域被保護膜47覆蓋的狀態下實施矽層42之蝕刻。然後，由於向矽氧化物層41之表面流通的正離子被利用於去除形成於凹部45底面45a的保護膜47，所以可抑制矽氧化物層41之表面帶正電。因而，可抑制在貫通孔H之底部發生凹口。
(2)若形成於矽層42的凹部45底面45a之一部分露出矽氧化物層41，則第一步驟生成的蝕刻生成物之量會變化。藉由檢測部30檢測出該變化以結束第一步驟而開始第二步驟。藉此，可抑制矽氧化物層41之表面長期暴露於正離子中，進而可抑制凹口之發生。
(3)檢測部30係檢測並監視在第一步驟生成的蝕刻生成物之量，且檢測該蝕刻生成物之量的減少。藉由該檢測來判定凹部45底面45a之一部分已露出矽氧化物層41。藉此，可適當地檢測矽氧化物層41之一部分已露出。故而，可藉由延遲第一步驟至第二步驟之切換而抑制矽氧化物層41之露出部分帶正電，進而可抑制上述凹口之生成。
(4)混合氣體係包含六氟化硫氣體、氧氣、及溴化氫氣體。六氟化硫氣體係使用作為蝕刻矽層42的氟自由基之原料。氧氣係與六氟化硫氣體協同生成不具揮發性的氟化氧化矽。溴化氫氣體係使用作為蝕刻矽層42的溴離子之原料，並且與氧氣協同生成溴化氧化矽。因此，藉由氟化氧化矽及溴化氧化矽之所謂的鹵化氧化矽，保護形成於矽層42的凹部45之側面。更且，由於藉由氟自由基與溴離子促進凹部45底面45a的蝕刻，所以可適當地實現異向性蝕刻。
(5)以氟化碳化合物之八氟化環丁烷(C4 F8 )當作原料氣體並形成氟化碳化合物之聚合物作為保護膜47。藉此，保護膜47係可藉由上述混合氣體之電漿中所含有的蝕刻劑44之化學性蝕刻或物理性蝕刻而適當地去除。因而，保護膜47係可一邊適當地保護凹部45之侵蝕一邊亦不會阻礙蝕刻之進行。
另外，上述實施形態亦可適當地變更如下而實施。
‧電漿蝕刻裝置10係以藉由施加於基板載置台12的高頻電力激發電漿，即所謂的電容耦合型的蝕刻裝置為前提。但不限於此，例如，亦可為在真空容器11之頂部11b附近設置與基板載置台12相對向的電極，並且對該電極施加高頻電力的構成。
‧又，上述電漿蝕刻裝置10亦可具備搭載於真空容器11之頂部11b，或是沿著該真空容器11側部11d之外周面配設的高頻天線，藉由對高頻天線施加高頻電力而在真空容器11內激發電漿。換句話說，本發明亦可採用所謂的感應耦合型的電漿蝕刻裝置。
‧更且，在採用感應耦合型之裝置作為電漿蝕刻裝置的情況時，亦可設置例如沿著真空容器11側部11d之外周面而配設，在真空容器之內部形成磁場為零的區域之磁場線圈。
‧蝕刻氣體不限於上述混合氣體、換句話說由六氟化硫氣體、氧氣、及溴化氫氣體所構成的混合氣體，若為包含將矽層氧化的氧氣與含氟氣體的混合氣體，可形成於矽層之厚度方向延伸的凹部之構成即可。例如，不限於六氟化硫氣體而可使用含氟氣體的五氟化碘氣體，或不限於氧氣而使用氧化氣體的臭氧氣體。又，亦可省略溴化氫氣體。
‧上述混合氣體，除了六氟化硫氣體、氧氣、及溴化氫氣體以外，亦可包含其他的氣體，例如六氟化硫氣體以外的含氟氣體，或氧氣以外的氧化氣體等。
‧保護膜47的形成之際，成為其原料的氣體不限於上述八氟化環丁烷氣體，例如亦可為八氟化丙烷氣體等。要言之，只要是能夠形成可藉由蝕刻氣體予以去除的有機膜之氟化碳化合物氣體即可。
‧上述第一步驟及第二步驟中的乾式蝕刻處理之條件、或第二步驟中的保護膜47之形成處理的相關條件不限於上述條件，例如可配合基板S所具有的矽層42之厚度、或形成於此的貫通孔H之大小、或是蝕刻處理的條件等而適當變更。
‧在第二步驟中，將交互地反覆進行保護膜47之形成處理與乾式蝕刻處理的次數設為二十五次。但不限於此，反覆次數係例如可按照基板S所具有的矽層42之厚度、或形成於此的貫通孔H之大小、或是蝕刻處理的條件等而適當變更。
‧檢測部30係檢測並監視存在於真空容器11內之具揮發性的蝕刻生成物之量，並且以該蝕刻生成物之量減少為契機，從上述第一步驟切換至第二步驟。但不限於此，該檢測部30亦可檢測蝕刻矽層42的蝕刻劑44之量。
在此，若進行上述第一步驟的矽層42之蝕刻，在凹部45底面45a的一部分露出矽層42之下層的矽氧化物層41，則蝕刻矽層42的蝕刻劑44之量增大。此係因藉由矽氧化物層41露出凹部45底面45a，而在被蝕刻區域42a中生成不與矽層42反應的蝕刻劑44之故。換句話說，雖然從真空容器11之蝕刻氣體供給部21向基板S流通，但撞擊到矽氧化物層41，再次向真空容器11之蝕刻氣體供給部21送回的蝕刻劑44存在之故。如此，若一旦矽氧化物層41露出，則隨著進行矽層42之蝕刻，露出凹部45底面45a的矽氧化物層41之面積就會擴大，而與矽層42起反應之每一單位時間的蝕刻劑44之量會減少。故而，存在於上述真空容器11內的蝕刻劑44之量會逐漸增大。
藉由上述理由，若上述第一步驟以檢測部30檢測出真空容器11內的蝕刻劑44之量增大為契機，被切換至第二步驟，則矽氧化物層41露出形成於矽層42的凹部45底面45a時，即進行此等步驟間之切換。若依據該方法，則可獲得以下優點以取代上述(3)之優點。
(6)檢測部30係在第一步驟中監視蝕刻矽層42的蝕刻劑44之量，檢測該蝕刻劑44之量的增大。藉由該檢測，可判定凹部45底面45a之一部分已露出矽氧化物層41。藉此，可適當地檢測該矽氧化物層41之一部分已露出。故而，藉由延遲第一步驟至第二步驟之切換，可抑制矽氧化物層41之露出部分帶正電，進而抑制上述凹口之生成。
‧以存在於真空容器11內的蝕刻生成物之量減少為契機，從上述第一步驟切換至第二步驟。但不限於此，亦可事先依實驗等測定開始進行乾式蝕刻處理，至在上述凹部45底面45a之一部分露出矽氧化物層41為止的時間，按照此而設定第一步驟之實施時間，並以經過該實施時間為契機，切換至第二步驟。
‧上述第一步驟及上述第二步驟中，雖然以個別的混合氣體之流量、壓力、高頻電力之輸出值等蝕刻條件成為單一的條件為前提，但亦可為至少一步驟內連續實施複數個不同的蝕刻條件之構成。
‧介電體所構成的蝕刻停止層，除了上述矽氧化物層41以外，亦可由矽氮化物、氮氧化矽層、或是此等的疊層體所構成，只要可確保與上述矽層42之密接性的各種介電體層即可。
10．．．電漿蝕刻裝置
11．．．真空容器
11a．．．電漿生成區域
11b．．．頂部
11c．．．底部
11d．．．側部
11e．．．氣體導入口
11f．．．排氣口
11g．．．檢測口
12．．．基板載置台
13．．．高頻電源
14．．．匹配箱
15．．．噴灑板
21．．．蝕刻氣體供給部
22．．．氟化碳化合物氣體供給部
23．．．排氣部
30．．．檢測部
41．．．矽氧化物層
42．．．矽層
42a．．．被蝕刻區域
42s．．．表面
43．．．蝕刻遮罩
44．．．蝕刻劑
45．．．凹部
45a．．．底面
45b．．．側壁
46．．．八氟化環丁烷氣體
47．．．保護膜
51．．．矽氧化物層
52．．．矽層
52a．．．被蝕刻區域
52s．．．表面
53．．．蝕刻遮罩
54．．．蝕刻劑
55．．．凹部
56．．．三氟化碳化氫氣體
57．．．保護膜
60．．．凹口
H．．．貫通孔
Ha．．．開口
Lo．．．矽氧化物層
Ls．．．矽層
S．．．基板
圖1係顯示實施本發明的乾式蝕刻方法之一實施形態之電漿蝕刻方法的電漿蝕刻裝置之概略構成圖。
圖2(a)至(h)係顯示使用電漿蝕刻方法在處理對象基板形成貫通孔之製程的製程圖。
圖3(a)至(c)係顯示蝕刻氣體、八氟化環丁烷氣體之供給處理及蝕刻生成物量之推移的時序圖。
圖4(a)至(e)係顯示使用習知的電漿蝕刻方法在基板形成貫通孔之製程的製程圖。
41．．．矽氧化物層
42．．．矽層
42a．．．被蝕刻區域
42s．．．表面
43．．．蝕刻遮罩
44．．．蝕刻劑
45．．．凹部
45a．．．底面
45b．．．側壁
46．．．八氟化環丁烷氣體
47．．．保護膜
H．．．貫通孔
Ha．．．開口
S．．．基板

Claims (6)

  1. 一種乾式蝕刻方法，其係透過具有開口的遮罩層，對於介電體所構成的蝕刻停止層上具有矽層的基板施予乾式蝕刻，其係具備：第一步驟，其係從包含氧化前述矽層的氧化氣體與含氟氣體的混合氣體生成第一電漿，在該第一電漿中將前述基板維持於負的偏壓電位，透過前述遮罩之開口，對於前述矽層施予藉由前述第一電漿進行之異向性蝕刻，在前述矽層形成凹部；以及第二步驟，交互地反覆進行有機膜形成處理與蝕刻處理，前述有機膜形成處理係包含：生成用於能夠以前述第一電漿去除之有機膜的形成之第二電漿；在該第二電漿中將前述基板維持於負的偏壓電位；以及藉由前述第二電漿，在前述凹部之內表面沉積前述有機膜，前述蝕刻處理係包含：從前述混合氣體生成前述第一電漿；在該第一電漿中將前述基板維持於負的偏壓電位；透過前述遮罩層之開口，對於被前述有機膜覆蓋的前述凹部施予藉由前述第一電漿進行之異向性蝕刻，當藉由前述第一步驟形成的前述凹部之底面一部分露出前述蝕刻停止層時，進行前述第一步驟至前述第二步驟之切換。
  2. 如申請專利範圍第1項所述之乾式蝕刻方法，其中，在前述第二步驟中，交互地反覆進行複數次的藉由前述第二電漿進行之前述有機膜形成處理，與藉由前述第一電漿進行之前述蝕刻處理。
  3. 如申請專利範圍第1項所述之乾式蝕刻方法，其中，在前述第一步驟中，根據蝕刻前述矽層時所生成的蝕刻生成物之量的變化，檢測前述凹部之底面一部分已露出前述蝕刻停止層。
  4. 如申請專利範圍第3項所述之乾式蝕刻方法，其中，在前述第一步驟，監視前述蝕刻生成物之量，在前述蝕刻生成物之量已減少時，檢測為前述凹部之底面一部分已露出前述蝕刻停止層。
  5. 如申請專利範圍第1項所述之乾式蝕刻方法，其中，在前述第一步驟，監視蝕刻前述矽層的蝕刻劑之量，在前述蝕刻劑之量已增加時，檢測為前述凹部之底面一部分已露出前述蝕刻停止層。
  6. 如申請專利範圍第1至5項中任一項所述之乾式蝕刻方法，其中，前述混合氣體係包含：作為前述含氟氣體之六氟化硫氣體；作為前述氧化氣體之氧氣；以及溴化氫氣體，前述第二電漿係從氟化碳化合物中生成，前述有機膜係形成作為前述氟化碳化合物之聚合物。
TW100102658A 2010-01-26 2011-01-25 乾式蝕刻方法 TWI490943B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010014792 2010-01-26

Publications (2)

Publication Number Publication Date
TW201140690A TW201140690A (en) 2011-11-16
TWI490943B true TWI490943B (zh) 2015-07-01

Family

ID=44319246

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102658A TWI490943B (zh) 2010-01-26 2011-01-25 乾式蝕刻方法

Country Status (6)

Country Link
US (1) US8633116B2 (zh)
JP (1) JP5686747B2 (zh)
KR (1) KR101279530B1 (zh)
CN (1) CN102484066B (zh)
TW (1) TWI490943B (zh)
WO (1) WO2011093258A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5669636B2 (ja) * 2011-03-15 2015-02-12 キヤノン株式会社 荷電粒子線レンズおよびそれを用いた露光装置
JP2014150149A (ja) * 2013-01-31 2014-08-21 Ulvac Japan Ltd エッチング方法及びエッチング装置
US20160351733A1 (en) * 2015-06-01 2016-12-01 International Business Machines Corporation Dry etch method for texturing silicon and device
US10079277B2 (en) * 2016-11-28 2018-09-18 United Microelectronics Corp. Method of fabricating metal-insulator-metal capacitor
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
CN107946231B (zh) * 2017-11-22 2020-06-16 上海华力微电子有限公司 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam
US11361971B2 (en) * 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
DE102021200431A1 (de) * 2021-01-19 2022-07-21 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Bilden eines Trenchgrabens in einer ersten Halbleiterschicht eines Mehrschichtsystems
KR102704410B1 (ko) * 2021-07-08 2024-09-09 에스케이키파운드리 주식회사 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544793B (en) * 2001-06-05 2003-08-01 Ibm Method of etching high aspect ratio openings
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
TW200524037A (en) * 2003-12-01 2005-07-16 Matsushita Electric Ind Co Ltd Plasma etching method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073313B2 (ja) 1990-08-03 1995-01-18 三井造船株式会社 トンネル炉
KR100194653B1 (ko) * 1991-04-04 1999-06-15 윤종용 반도체 장치의 다결정 실리콘층 식각방법
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JPH10163171A (ja) * 1996-11-27 1998-06-19 Hitachi Ltd 中性化学種の検出方法および装置
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
KR100514150B1 (ko) * 1998-11-04 2005-09-13 서페이스 테크놀로지 시스템스 피엘씨 기판 에칭 방법 및 장치
JP4221859B2 (ja) * 1999-02-12 2009-02-12 株式会社デンソー 半導体装置の製造方法
JP3527901B2 (ja) 2001-07-24 2004-05-17 株式会社日立製作所 プラズマエッチング方法
WO2003056617A1 (fr) 2001-12-27 2003-07-10 Tokyo Electron Limited Procede de gravure et dispositif de gravure au plasma
JP4098225B2 (ja) * 2003-12-01 2008-06-11 松下電器産業株式会社 プラズマエッチング方法
CN101052536A (zh) * 2004-03-26 2007-10-10 朗姆研究公司 处理具有最小扇贝纹路的衬底的方法
US20060264054A1 (en) * 2005-04-06 2006-11-23 Gutsche Martin U Method for etching a trench in a semiconductor substrate
US7985688B2 (en) * 2005-12-16 2011-07-26 Lam Research Corporation Notch stop pulsing process for plasma processing system
JP4865352B2 (ja) * 2006-02-17 2012-02-01 三菱重工業株式会社 プラズマ処理装置及びプラズマ処理方法
GB0616125D0 (en) * 2006-08-14 2006-09-20 Radiation Watch Ltd Etch process
JP5074009B2 (ja) * 2006-11-22 2012-11-14 Ｓｐｐテクノロジーズ株式会社 高アスペクト比の開口を有するシリコン構造体用エッチングマスクの製造方法及びその装置並びにその製造プログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544793B (en) * 2001-06-05 2003-08-01 Ibm Method of etching high aspect ratio openings
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
TW200524037A (en) * 2003-12-01 2005-07-16 Matsushita Electric Ind Co Ltd Plasma etching method

Also Published As

Publication number Publication date
KR20120030143A (ko) 2012-03-27
WO2011093258A1 (ja) 2011-08-04
JPWO2011093258A1 (ja) 2013-06-06
US8633116B2 (en) 2014-01-21
KR101279530B1 (ko) 2013-06-28
TW201140690A (en) 2011-11-16
CN102484066A (zh) 2012-05-30
US20120129278A1 (en) 2012-05-24
JP5686747B2 (ja) 2015-03-18
CN102484066B (zh) 2014-11-19

Similar Documents

Publication Publication Date Title
TWI490943B (zh) 乾式蝕刻方法
KR101445299B1 (ko) 반도체 구조물을 에칭하기 위한 펄스화된 샘플 바이어스를 가지는 펄스화된 플라즈마 시스템
KR101941312B1 (ko) 보쉬 에칭 프로세스 이후 평활한 측벽들을 달성하기 위한 방법
US7052623B1 (en) Method for processing silicon using etching processes
JP4579611B2 (ja) ドライエッチング方法
US20150371861A1 (en) Protective silicon oxide patterning
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
JP5085997B2 (ja) プラズマエッチング性能強化方法及び装置
KR100515424B1 (ko) 다양한기판의이방성플라즈마에칭방법
TWI518771B (zh) Etching method
KR20190049482A (ko) 스택 내에 피처들을 에칭하기 위한 방법
TWI763778B (zh) 介層接觸窗蝕刻
WO2006062085A1 (ja) ドライエッチング方法及びドライエッチング装置
JP3165047B2 (ja) ポリサイド膜のドライエッチング方法
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
KR100925054B1 (ko) 웨이퍼 식각 방법
JP2007141918A (ja) ドライエッチング方法
TW201808784A (zh) 製造半導體裝置的方法
JP2002134470A (ja) 半導体装置の製造方法、及び半導体装置
JP2917993B1 (ja) ドライエッチング方法
CN115841946B (zh) 深硅刻蚀优化方法
JP2008010692A (ja) ドライエッチング方法
JP2000340543A (ja) ドライエッチング方法および装置
TW202213450A (zh) 鉑的圖案化方法
CN117012631A (zh) 晶圆切割方法、芯片与电子设备