TWI518771B - Etching method - Google Patents

Etching method Download PDF

Info

Publication number
TWI518771B
TWI518771B TW099127397A TW99127397A TWI518771B TW I518771 B TWI518771 B TW I518771B TW 099127397 A TW099127397 A TW 099127397A TW 99127397 A TW99127397 A TW 99127397A TW I518771 B TWI518771 B TW I518771B
Authority
TW
Taiwan
Prior art keywords
etching
containing gas
protective film
gas
fluorine
Prior art date
Application number
TW099127397A
Other languages
English (en)
Other versions
TW201120954A (en
Inventor
Yasuhiro Morikawa
Koukou Suu
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of TW201120954A publication Critical patent/TW201120954A/zh
Application granted granted Critical
Publication of TWI518771B publication Critical patent/TWI518771B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Description

蝕刻方法
本發明,係有關於蝕刻方法,更詳細而言,係有關於由矽所成之被處理體的蝕刻方法。
近年來,伴隨著半導體裝置之積體度的增加,各個的元件之尺寸的微小化係日益進行。因此,在以元件之分離或者是記憶胞容量面積之確保為目的而被形成於矽基板上之溝渠(溝)或者是通孔(孔)之處,係被要求有高縱橫比(溝渠(或者是通孔)之深度/溝渠(或者是通孔)之直徑)。
作為在矽基板上形成溝渠或者是通孔之方法,從先前技術起,係存在有藉由將使含氟素氣體電漿化所產生的氟自由基來對於矽基板作蝕刻的方法。於此情況,由於氟自由基與矽之間的反應係自發性的進行,因此,在室溫下之蝕刻係成為等向性。故而,係採用有:在對於矽基板進行蝕刻並形成了溝渠或者是通孔的一部份之後,再於此些之側壁上形成保護膜,並進而進行蝕刻之方法(例如,參考專利文獻1)。
[先前技術文獻]
[專利文獻]
[專利文獻1]國際公開第2006/003962號小冊
在上述先前技術之方法中,係經由形成保護膜,來對於側壁被作蝕刻一事作抑制。然而,由於係一面反覆進行蝕刻工程與保護膜形成工程,一面形成溝渠或者是通孔,因此,會有在此些之側壁處而產生凹凸的問題。又,矽基板之蝕刻,係在將特定形狀之遮罩形成在矽基板上之後,再對於從遮罩所露出之部分來進行。於此,氟自由基係容易繞入至遮罩之正下方的部分,而保護膜係容易受到損傷。因此,亦存在著下述一般之問題:亦即是,隨著朝向深度方向之蝕刻的進行,側壁亦會被作蝕刻,而成為無法得到所期望之形狀的溝渠或者是通孔。
上述一般之問題,在欲形成縱橫比為高之溝渠或者是通孔的情況時,係會變得顯著。因此,本發明,係以提供一種:能夠對於由矽所成之被處理體,而形成所期望之縱橫比以及形狀的溝渠或者是通孔之蝕刻方法一事,作為目的。
本發明之其他的目的以及優點,應可經由下述之記載內容而成為明瞭。
本發明之第1形態,係為一種在處理室內產生電漿,並對於被設置在該處理室內之基板電極上的由矽所成之被處理體進行蝕刻之方法,其特徵為,具備有:使用含鹵化氫氣體之蝕刻工程,係將含鹵化氫氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和使用含氟素氣體之蝕刻工程,係將含氟素氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和保護膜形成工程,係對於被與前述被處理體作對向設置之固體材料進行濺鍍,並在前述被處理體之上形成保護膜;和保護膜除去工程,係對於前述基板電極施加高頻偏壓電力,而將前述保護膜之一部份除去,將使用含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程,依此順序而反覆進行。
在上述之反覆進行工程中,只要是將使用含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程,依此順序而反覆進行即可,不論是將使用含氟素氣體之蝕刻工程與保護膜形成工程之任一者作為最初的工程均可。
本發明之第1形態,係以在最初而進行前述使用含鹵化氫氣體之蝕刻工程為理想。亦即是,較理想,在被處理體之表面處,係被形成有特定形狀之遮罩,並使用含鹵化氫氣體來對於此遮罩之正下方的矽作蝕刻。
本發明之第1形態,係可在前述使用含鹵化氫氣體之蝕刻工程之後,將前述使用含氟素氣體之蝕刻工程、前述保護膜形成工程以及前述保護膜除去工程,依此順序而反覆進行。
又,本發明之第1形態,係亦可先將前述使用含氟素氣體之蝕刻工程、前述保護膜形成工程以及前述保護膜除去工程,依此順序而反覆進行,再進行前述使用含鹵化氫氣體之蝕刻工程。
進而,本發明之第1形態,係亦可將前述使用含鹵化氫氣體之蝕刻工程,和將前述使用含氟素氣體之蝕刻工程、前述保護膜形成工程以及前述保護膜除去工程依此順序而反覆進行之工程,此兩者作交互進行。
本發明之第2形態,係為一種在處理室內產生電漿,並對於被設置在該處理室內之基板電極上的由矽所成之被處理體進行蝕刻之方法,其特徵為,具備有:使用含鹵化氫氣體之蝕刻工程,係將含鹵化氫氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和保護膜形成工程,係對於被與前述被處理體作對向設置之固體材料進行濺鍍,並在前述被處理體之上形成保護膜;和使用含氟素氣體之蝕刻工程,係將含氟素氣體導入至前述處理室內,並且對於前述基板電極施加高頻偏壓電力,而一面將前述保護膜之一部份除去,一面對於前述被處理體進行蝕刻,將前述保護膜形成工程與前述使用含氟素氣體之蝕刻工程,依此順序而反覆進行。
本發明之第2形態,係以在最初而進行前述使用含鹵化氫氣體之蝕刻工程為理想。亦即是,較理想,在被處理體之表面處,係被形成有特定形狀之遮罩,並使用含鹵化氫氣體來對於此遮罩之正下方的矽作蝕刻。
本發明之第2形態,係可在前述使用含鹵化氫氣體之蝕刻工程之後,將前述保護膜形成工程與前述使用含氟素氣體之蝕刻工程,依此順序而反覆進行。
又,本發明之第2形態,係亦可先將前述保護膜形成工程以及前述使用含氟素氣體之蝕刻工程,依此順序而反覆進行,之後,再進行前述使用含鹵化氫氣體之蝕刻工程。
進而,本發明之第2形態,係亦可將前述使用含鹵化氫氣體之蝕刻工程,和將前述保護膜形成工程與前述使用含氟素氣體之蝕刻工程依此順序而反覆進行之工程,此兩者作交互進行。
在本發明之第1形態以及第2形態中,前述含鹵化氫氣體,係以包含有氟為理想。
在本發明之第1形態以及第2形態中,前述含鹵化氫氣體,係可設為從由碘化氫、氯化氫以及溴化氫所成之群之中所選擇的至少一種。
在本發明之第1形態以及第2形態中,前述含氟素氣體,係可設為包含有從由六氟化硫氣體、三氟化氮氣體、氟氣、四氟化矽氣體、二氟化氙氣體、氟化碘氣體以及碘化全氟化碳氣體所成之群中所選擇的至少一種者。
在本發明之第1形態以及第2形態中,前述固體材料,係可為使用從由氟樹脂、矽、碳、碳化矽、氧化矽以及氮化矽所成之群之中所選擇的材料所構成者。
若依據本發明之第1形態,則由於係具備有使用含鹵化氫氣體之蝕刻工程、和使用含氟素氣體之蝕刻工程、和保護膜形成工程、以及保護膜除去工程,並將使用含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程,依此順序而反覆進行,因此,係成為能夠對於由矽所成之被處理體而形成具備有所期望之縱橫比以及形狀的溝渠或是通孔。
若依據本發明之第2形態,則由於係具備有使用含鹵化氫氣體之蝕刻工程、和保護膜形成工程、和使用含氟素氣體之蝕刻工程,並將保護膜形成工程與使用含氟素氣體之蝕刻工程,依此順序而反覆進行,因此,係成為能夠對於由矽所成之被處理體而形成具備有所期望之縱橫比以及形狀的溝渠或是通孔。又,在使用含氟素氣體之蝕刻工程中,由於係一面將保護膜之一部份除去一面對於被處理體進行蝕刻,因此,係能夠將全體之工程數減少。
圖1,係對於在本實施形態中所使用之NLD(Magnetic Neutral Loop Discharge,磁中性線放電)方式的蝕刻裝置作展示。NLD方式,由於係能夠對於電漿之直徑或者是大小作控制,因此,相較於通常之方式,係有著能夠進行高精確度之蝕刻或者是濺鍍的優點,在本發明中,係以使用此為理想。但是,本發明,係並不被限定於NLD方式,只要是能夠產生電漿者,則亦可為其他方式之蝕刻裝置。
於圖1中,作為處理室之真空腔1,係具備有上部之電漿產生部2、和下部之基板處理部3。在基板處理部3處,係被設置有排氣口4,排氣口4,係被與適合之排氣系(未圖示)相連接。又,在電漿產生部2之外側處,係被設置有3個的磁場線圈5、6、7。經由此些之磁場線圈,在真空腔1之內部係被形成有磁中性線。
在基板處理部3處,係被設置有基板電極8,作為被處理體之矽基板9,係被載置在基板電極8上。又,基板電極8,係經由阻障電容器10而被與施加RF偏壓之高頻偏壓電源11相連接。
在電漿產生部2與3個的磁場線圈5、6、7之間,係被配置有電漿產生用之3個的高頻天線線圈12。此些之高頻天線線圈12,係被與高頻電源13相連接,並成為沿著經由3個的磁場線圈5、6、7而在電漿產生部2處所形成的磁中性線來施加交流電場。藉由此,係能夠在磁中性線處而使放電電漿產生。
位於電漿產生部2處之頂板,係被維持於電位性之浮游狀態,並作為浮游電極14而起作用。在浮游電極14處,係被設置有固體材料15。固體材料15,例如,係使用氟樹脂、矽、碳、碳化矽、氧化矽或者是氮化矽等,而構成之。
從高頻電源13起而至高頻天線線圈12處之供電路徑,係在途中而作分歧,並從可變電容器16起而朝向浮游電極14。藉由此,係從高頻電源13來對於浮游電極14而間歇性地施加高頻電力,並在浮游電極14處產生自我偏壓。又,代替可變電容器16,亦可使用開關。又,亦可將浮游電極14用之高頻電源和高頻天線線圈12用之高頻電源分別獨立作設置。
在真空腔1處,係被連接有供給含鹵化氫氣體之供給路徑17、和供給含氟素氣體之供給路徑18。在供給路徑17之途中,係被設置有控制裝置19,並對於含鹵化氫氣體之供給和停止以及供給中之流量作控制。又,在供給路徑18之途中,亦被設置有控制裝置20,並對於含氟素氣體之供給和停止以及供給中之流量作控制。
在供給路徑18處,係於控制裝置20之下流處而被連接有供給稀有氣體之供給路徑21,並成為在氣體混合部22處而將含氟素氣體與稀有氣體作混合。藉由此,係能夠對於真空腔1而將此些之混合氣體作供給。又,若是經由控制裝置20而停止含氟素氣體之供給,則亦能夠僅將稀有氣體對於處理腔1來作供給。另外,在本實施形態中,係亦可將含氟素氣體之供給路徑與稀有氣體之供給路徑各別地作設置。
作為鹵化氫,例如,係可使用碘化氫、氯化氫或者是溴化氫。含鹵化氫氣體,係可包含有鹵化氫以外之氣體,特別是,係以包含有氟或是氧為理想。藉由包含有氟,蝕刻速度係變大,而產率係提升。又,藉由包含有氧,經由鹵化氫與矽之反應所形成的生成物,係被作分解,而成為能夠使蝕刻順暢地進行。
含氟素氣體,係可使用六氟化硫(SF6)氣體、三氟化氮(NF3)氣體、氟(F2)氣、四氟化矽(SiF4)氣體、二氟化氙(XeF2)氣體、氟化碘(IF5或者是IF7)氣體、碘化全氟化碳氣體等,但是,係以使用六氟化硫(SF6)氣體為理想。又,作為稀有氣體,係可使用氬(Ar)、氙(Xe)、氪(Kr)或者是氮(N2)等。
接著,針對使用圖1之蝕刻裝置來對於矽基板9進行蝕刻之方法作說明。
首先,將含鹵化氫氣體導入至真空腔1之內部,並對於矽基板9作蝕刻。於此,在矽基板9之表面上,假設係被設置有具備特定之圖案的遮罩(未圖示)。經由對於從遮罩所露出的矽基板9作蝕刻,能夠在矽基板9之所期望的場所處形成所期望之形狀的溝渠或者是通孔。另外,遮罩,係可為SiO2等之無機物,亦可為由丙烯酸系樹脂或者是矽膠系樹脂等所成的感光性光阻劑,或是亦可為由環氧系樹脂等所成之熱硬化性光阻劑。遮罩,係在結束了溝渠或者是通孔之形成後,經由灰化等而被除去。
具體而言,係使控制裝置19動作,並將含鹵化氫氣體導入至真空腔1之內部。此時,係以不會對於浮游電極14而供給高頻電力的方式,來將可變電容器16設為OFF的狀態。另一方面,係以會對於基板電極8而供給高頻電力的方式,來將高頻偏壓電源11設為ON的狀態。又,係從高頻電源13來對於高頻天線線圈12供給電漿產生用之電力。藉由此,矽基板9之蝕刻係被進行。
作為其中一例,作為含鹵化氫氣體,使用HBr與SF6以及O2之混合氣體,作為稀有氣體,使用He氣體,並將真空腔內之壓力設為2Pa,將高頻電源之輸出設為2000W,將高頻偏壓電源之輸出設為100W,並將高頻偏壓電源之頻率設為12.56MHz,而進行了蝕刻,其結果,蝕刻速度係為5.75μm/分。另外,蝕刻氣體之各流量,係設為:HBr氣體75sccm、SF6氣體50sccm、O2氣體100sccm。又,係將He氣體之壓力設為1330Pa,將溫度設為-20℃,並將蝕刻時間設為120秒。其結果,係形成了具有平滑之側壁的開孔部。
若是藉由使用有鹵化氫之蝕刻,則係能夠得到向異性形狀。亦即是,係能夠在對於溝渠或者是通孔之內壁成為曲折形狀一事作抑制的同時而進行蝕刻。然而,在此蝕刻中,由於其與遮罩間之選擇比係不會變大,因此,係會有著隨著蝕刻之進行而使遮罩消失之虞。因此,係在蝕刻到了特定之深度處時,將蝕刻氣體切換為含氟素氣體。
具體而言,係經由控制裝置19來停止含鹵化氫氣體之供給,並使控制裝置20動作。藉由此,在氣體混合部22中,係在稀有氣體中而混合有含鹵化氫氣體,而此些之混合氣體係被導入至真空腔1之內部。此時,係以不會對於浮游電極14與基板電極8而供給高頻電力的方式,來將可變電容器16與高頻偏壓電源11設為OFF的狀態。而後,係從高頻電源13來對於高頻天線線圈12供給電漿產生用之電力,並進行矽基板9之蝕刻。
若是藉由使用有含氟素氣體之上述蝕刻,則經由氟自由基與矽之間的反應,蝕刻係進行。此蝕刻,雖然能夠取得較大之其與遮罩間的選擇比,但是,由於係成為等向性,因此,係無法得到向異性形狀。故而,溝渠或者是通孔之內壁,係會產生如同彎弓一般之擴廣的曲折形狀。為了對此作防止,係在側壁處形成保護膜,並保護側壁使其不會被作蝕刻。
具體而言,係在進行了特定時間之使用有含氟素氣體的蝕刻後,藉由控制裝置20而停止含氟素氣體之供給,並設為僅將稀有氣體供給至真空腔1之內部。又,在將高頻偏壓電源11設為了OFF的狀態下,而將可變電容器16設為ON,並且將高頻電源13之輸出提高。藉由此,係並不對於基板電極8供給高頻電力地而將高頻電力施加在浮游電極14處。而後,被設置在浮游電極14處之固體材料15係被作濺鍍,在矽基板9之上,係被形成保護膜(未圖示)。例如,當作為固體材料15而使用有氟素樹脂的情況時,在矽基板9之上,係被形成有氟素樹脂膜。
接著,將可變電容器16設為OFF,並停止對於浮游電極14之高頻電力的施加。之後,將高頻偏壓電源11設為ON,並對於基板電極8施加高頻電力。藉由此,係將溝渠或者是通孔之側壁殘留下來,而將被形成於矽基板9之表面和與其略平行之面上的保護膜除去。另外,於此情況,雖然亦可使控制裝置20動作,並將含氟素氣體導入,但是,亦可設為並不導入含氟素氣體地而僅將稀有氣體導入。
圖2,係為使用含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程之處理序列圖。於此例中,係將上述之各工程作為1個循環,並對於3個循環的時序作展示。另外,在圖2中,訊號A係為觸發訊號,訊號B係為代表含氟素氣體之控制裝置20的控制時序之訊號,訊號C係為代表可變電容器16之控制時序的訊號,訊號D係為代表高頻電源13之控制時序的訊號,訊號E係為代表高頻偏壓電源11之控制時序的訊號。
於圖2中,係在第1循環結束後,進行第2循環,並進而進行第3循環。亦即是,係在進行了第1循環之蝕刻→保護膜形成→保護膜除去後,進入至第2循環,並進行使用有含氟素氣體之蝕刻。藉由此,而能夠一面經由保護膜來防止對於側壁之蝕刻,一面對於矽基板而朝向其之深度方向來更進一步地作蝕刻。在蝕刻至了特定之深度處時,再度在側壁上形成保護膜。之後,進入至第3循環,並同樣的進行蝕刻→保護膜形成→保護膜除去。在第3循環結束後,亦同樣的反覆進行上述工程,藉由此,而能夠一面對於側壁作保護,一面進行對於矽基板之深度方向的蝕刻。另外,上述循環之反覆進行的次數,係依據所期望之溝渠或者是通孔的形狀而適宜作設定。
圖3(a)~(e),係為矽基板之模式性的部分剖面圖,並對於由本發明所致之蝕刻方法的各工程作展示。
首先,如圖3(a)中所示一般,經由使用有鹵化氫之蝕刻,來將從遮罩101所露出之矽基板102蝕刻至特定之深度。
接著,將蝕刻氣體替換為含氟素氣體,並進而對於矽基板102作蝕刻。藉由此,而得到圖3(b)中所示之形狀。
接著,將含氟素氣體之供給停止,並如圖3(c)中所示一般,在矽基板102之上而形成保護膜103。保護膜103,係以將遮罩101之上或者是開孔部104之內部作被覆的方式而被形成。
接著,將開孔部104之側壁104a殘留下來,而將被形成於矽基板102之表面和與其略平行之面上的保護膜103除去。藉由此,而得到圖3(d)中所示之構造。之後,再度進行使用有含氟素氣體之蝕刻,並將矽基板102蝕刻至更深處(圖3(e))。
如此這般,若依據本實施形態,則係在進行了使用有含鹵化氫氣體之蝕刻工程後,再將使用有含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程作反覆進行。藉由此,而能夠在使溝渠或者是通孔之側壁成為平滑的同時亦能夠對於矽基板而朝向其之深度方向來作蝕刻。可以想見,此係因為下述之理由之故。
在先前技術之方法、亦即是一面僅將由氟素自由基所致之等向性的蝕刻工程與對於側壁之保護膜形成工程作反覆進行,一面形成溝渠或者是通孔的方法中,要形成不具備有凹凸之平滑的側壁一事,係為困難。但是,若是藉由如同本發明一般之使用有鹵化氫之向異性的蝕刻,則係能夠形成平滑的側壁。又,雖然氟自由基係容易繞入至遮罩之正下方的部分,而保護膜係容易受到損傷,但是,經由設為使用有鹵化氫之蝕刻,亦能夠將由於前述部分之氟自由基所導致的損傷減少。而,若是在此蝕刻之後,反覆進行使用有含氟素氣體之蝕刻與對於側壁之保護膜的形成,並進行對於深度方向之蝕刻,則係能夠在維持有良好之形狀的狀態下來形成高縱橫比之溝渠或者是通孔。另外,隨著對朝向深度方向之蝕刻的進行,由於對於遮罩正下方之部分的由氟自由基所導致的損傷亦會減少,因此,係幾乎不會有由於使用有含氟素氣體之蝕刻工程而使得在被形成為平滑的形狀之側壁處成為產生有凹凸的狀態之虞。
另外,本發明,係並不被限定於上述實施形態,在不脫離本發明之要旨的範圍內,係可作各種之變形並實施之。
例如,在上述實施形態中,係在進行了使用有含鹵化氫氣體之蝕刻後,再將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作了反覆進行。但是,本發明係並不被限定於此。
在本發明中,係亦可先將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作反覆進行,之後再進行使用有含鹵化氫氣體之蝕刻。又,亦可設為下述一般之構成:亦即是,先進行使用有含鹵化氫氣體之蝕刻,之後,將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作反覆進行,而後,再度地,先進行使用有含鹵化氫氣體之蝕刻,之後,再將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作反覆進行。進而,亦可設為下述一般之構成:亦即是,先將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作反覆進行,之後,進行使用有含鹵化氫氣體之蝕刻,而後,再度地,先將使用有含氟素氣體之蝕刻、保護膜之形成以及保護膜之除去作反覆進行,之後,進行使用有含鹵化氫氣體之蝕刻。不論是藉由上述之任一者的情況,均能夠得到本發明之效果。
又,在上述實施形態中,於進行使用有含氟素氣體之蝕刻時,係以並不對於圖1之基板電極8而供給高頻電力的方式,而將高頻偏壓電源11設為了OFF的狀態。但是,在本發明中,係亦可一面施加高頻偏壓電力,一面進行使用有含氟素氣體之蝕刻。若藉由此方法,則能夠將矽基板之蝕刻與保護膜之除去同時性地進行。故而,除了能夠在使溝渠或者是通孔之側壁成為平滑的同時亦能夠對於矽基板而朝向其之深度方向來作蝕刻的效果之外,亦可得到能夠將全體之工程數減少的效果。
在上述方法中,係存在有:將含鹵化氫氣體導入至真空腔內並對於矽基板作蝕刻之工程、和將對於與矽基板作對向設置之固體材料作濺鍍,並在矽基板上形成保護膜,而後,將含氟素氣體導入至真空腔內,並且對於基板電極施加高頻偏壓電力,而一面將保護膜之一部份除去一面對於矽基板作蝕刻的操作反覆作進行之工程。於此情況,係可在使用含鹵化氫氣體之蝕刻工程之後,將保護膜形成工程與使用含氟素氣體之蝕刻工程,依此順序而反覆進行。又,亦可先將保護膜形成工程以及使用含氟素氣體之蝕刻工程,依此順序而反覆進行,之後,再進行使用含鹵化氫氣體之蝕刻工程。進而,亦可將使用含鹵化氫氣體之蝕刻工程,和將保護膜形成工程與使用含氟素氣體之蝕刻工程依此順序而反覆進行之工程,此兩者作交互進行。
1...真空腔
2...電漿產生部
3...基板處理部
4...排氣口
5、6、7...磁場線圈
8...基板電極
9...矽基板
10...阻障電容器
11...高頻偏壓電源
12...高頻天線線圈
13...高頻電源
14...浮游電極
15...固體材料
16...可變電容器
17、18、21...供給路徑
19、20...控制裝置
22...氣體混合部
101...遮罩
102...矽基板
103...保護膜
104...開孔部
[圖1]對於在本實施形態中所使用之NLD方式的蝕刻裝置作展示之圖。
[圖2]在本實施形態中之使用含氟素氣體之蝕刻工程、保護膜形成工程以及保護膜除去工程之處理序列圖。
[圖3](a)~(e),係為矽基板之模式性的部分剖面圖。

Claims (8)

  1. 一種蝕刻方法,係為在處理室內產生電漿,並對於被設置在該處理室內之基板電極上的由矽所成之被處理體進行蝕刻之方法,其特徵為,具備有:使用含鹵化氫氣體之蝕刻工程,係將含鹵化氫氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和使用含氟素氣體之蝕刻工程,係將含氟素氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和保護膜形成工程,係對於被與前述被處理體作對向設置之固體材料進行濺鍍,並在前述被處理體之上形成保護膜;和保護膜除去工程,係對於前述基板電極施加高頻偏壓電力,而將前述保護膜之一部份除去,於最初進行前述使用含鹵化氫氣體之蝕刻工程,而對於前述由矽所成之被處理體進行了蝕刻,之後,將前述使用含氟素氣體之蝕刻工程、前述保護膜形成工程以及前述保護膜除去工程,依此順序而反覆進行。
  2. 如申請專利範圍第1項所記載之蝕刻方法,其中,係將前述使用含鹵化氫氣體之蝕刻工程,和將前述使用含氟素氣體之蝕刻工程、前述保護膜形成工程以及前述保護膜除去工程依此順序而反覆進行之工程,此兩者作交互進行。
  3. 一種蝕刻方法,係為在處理室內產生電漿,並對於被設置在該處理室內之基板電極上的由矽所成之被處理 體進行蝕刻之方法,其特徵為,具備有:使用含鹵化氫氣體之蝕刻工程,係將含鹵化氫氣體導入至前述處理室內並對於前述被處理體進行蝕刻;和保護膜形成工程,係對於被與前述被處理體作對向設置之固體材料進行濺鍍,並在前述被處理體之上形成保護膜;和使用含氟素氣體之蝕刻工程,係將含氟素氣體導入至前述處理室內,並且對於前述基板電極施加高頻偏壓電力,而一面將前述保護膜之一部份除去,一面對於前述被處理體進行蝕刻,於最初進行前述使用含鹵化氫氣體之蝕刻工程,而對於前述由矽所成之被處理體進行了蝕刻,之後,將前述保護膜形成工程與前述使用含氟素氣體之蝕刻工程,依此順序而反覆進行。
  4. 如申請專利範圍第3項所記載之蝕刻方法,其中,係將前述使用含鹵化氫氣體之蝕刻工程,和將前述保護膜形成工程與前述使用含氟素氣體之蝕刻工程依此順序而反覆進行之工程,此兩者作交互進行。
  5. 如申請專利範圍第1~4項中之任一項所記載之蝕刻方法,其中,前述含鹵化氫氣體,係包含有氟素。
  6. 如申請專利範圍第1~4項中之任一項所記載之蝕刻方法,其中,前述鹵化氫,係為從由碘化氫、氯化氫以及溴化氫所成之群之中所選擇的至少一種。
  7. 如申請專利範圍第1~4項中之任一項所記載之蝕 刻方法,其中,前述含氟素氣體,係包含有從由六氟化硫氣體、三氟化氮氣體、氟氣、四氟化矽氣體、二氟化氙氣體、氟化碘氣體以及碘化全氟化碳氣體所成之群中所選擇的至少一種。
  8. 如申請專利範圍第1~4項中之任一項所記載之蝕刻方法,其中,前述固體材料,係為使用從由氟樹脂、矽、碳、碳化矽、氧化矽以及氮化矽所成之群之中所選擇的材料所構成者。
TW099127397A 2009-08-14 2010-08-13 Etching method TWI518771B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009188148 2009-08-14

Publications (2)

Publication Number Publication Date
TW201120954A TW201120954A (en) 2011-06-16
TWI518771B true TWI518771B (zh) 2016-01-21

Family

ID=43586083

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099127397A TWI518771B (zh) 2009-08-14 2010-08-13 Etching method

Country Status (7)

Country Link
US (1) US8993449B2 (zh)
EP (1) EP2466627A4 (zh)
JP (1) JPWO2011018900A1 (zh)
KR (1) KR101330650B1 (zh)
CN (1) CN102473633B (zh)
TW (1) TWI518771B (zh)
WO (1) WO2011018900A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering
JP5961794B2 (ja) * 2012-08-29 2016-08-02 サムコ株式会社 高アスペクト比の凹凸構造を有するシリコン基板の製造方法
CN103681301B (zh) * 2012-09-17 2016-08-17 上海华虹宏力半导体制造有限公司 改善沟槽侧壁扇贝形貌的干法刻蚀工艺方法
JP6107198B2 (ja) * 2013-02-14 2017-04-05 セントラル硝子株式会社 クリーニングガス及びクリーニング方法
US9126452B2 (en) * 2013-07-29 2015-09-08 Xerox Corporation Ultra-fine textured digital lithographic imaging plate and method of manufacture
JP6373150B2 (ja) * 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP6456049B2 (ja) * 2014-06-16 2019-01-23 キヤノン株式会社 貫通基板の形成方法
JP6549765B2 (ja) * 2014-06-16 2019-07-24 東京エレクトロン株式会社 処理方法
JP6410592B2 (ja) * 2014-12-18 2018-10-24 東京エレクトロン株式会社 プラズマエッチング方法
US9892969B2 (en) * 2016-05-11 2018-02-13 Semiconductor Components Industries, Llc Process of forming an electronic device
JP6796519B2 (ja) * 2017-03-10 2020-12-09 東京エレクトロン株式会社 エッチング方法
CN107634007B (zh) 2017-09-13 2019-12-31 京东方科技集团股份有限公司 干刻蚀方法
US10529578B2 (en) * 2017-11-12 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
JP6928548B2 (ja) * 2017-12-27 2021-09-01 東京エレクトロン株式会社 エッチング方法
US11002063B2 (en) * 2018-10-26 2021-05-11 Graffiti Shield, Inc. Anti-graffiti laminate with visual indicia
WO2021171458A1 (ja) * 2020-02-27 2021-09-02 株式会社日立ハイテク プラズマ処理方法
CN113948358B (zh) * 2020-07-17 2024-03-12 中微半导体设备(上海)股份有限公司 一种等离子体处理装置及半导体结构的形成方法
JP2022191787A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置の製造方法
JP7231683B1 (ja) * 2021-08-30 2023-03-01 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19713090B4 (de) * 1996-03-28 2004-06-17 Kabushiki Kaisha Toshiba, Kawasaki Verfahren und Apparatur zum Ätzen von Silicium-Materialien
JPH11214356A (ja) * 1998-01-29 1999-08-06 Sony Corp シリコン基板のドライエッチング方法
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
EP1793418B1 (en) * 2004-07-02 2013-06-12 Ulvac, Inc. Etching method and system
US20080146034A1 (en) * 2006-12-13 2008-06-19 Applied Materials, Inc. Method for recess etching
JP2008263093A (ja) 2007-04-13 2008-10-30 Tokyo Electron Ltd エッチング方法、エッチングシステムおよびエッチング装置
US8521689B2 (en) 2007-04-20 2013-08-27 International Business Machines Corporation Generation of a set of pre-filters from a set of event subscriptions to more efficiently select events of interest
JP5060869B2 (ja) * 2007-08-21 2012-10-31 株式会社アルバック プラズマ処理装置
WO2009110567A1 (ja) * 2008-03-07 2009-09-11 株式会社アルバック プラズマ処理方法
JP5331443B2 (ja) * 2008-10-29 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
TW201120954A (en) 2011-06-16
CN102473633A (zh) 2012-05-23
US8993449B2 (en) 2015-03-31
JPWO2011018900A1 (ja) 2013-01-17
KR101330650B1 (ko) 2013-11-19
WO2011018900A1 (ja) 2011-02-17
US20120171869A1 (en) 2012-07-05
EP2466627A4 (en) 2015-06-24
EP2466627A1 (en) 2012-06-20
CN102473633B (zh) 2015-03-04
KR20120037497A (ko) 2012-04-19

Similar Documents

Publication Publication Date Title
TWI518771B (zh) Etching method
JP4796965B2 (ja) エッチング方法及び装置
KR101700320B1 (ko) 기판 에칭 방법들
JP2915807B2 (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
JP2006066408A (ja) ドライエッチング方法
JPH09181055A (ja) 半導体ウエハの上面及び側壁からのポリマー除去
JP2007027349A (ja) エッチング方法及びエッチング装置
JPH03261138A (ja) 半導体装置のクリーニング方法およびクリーニング装置
JP2008177209A (ja) プラズマエッチング方法
EP1691402A1 (en) Plasma etching method
JP4629421B2 (ja) ドライエッチング方法及びドライエッチング装置
JP5041696B2 (ja) ドライエッチング方法
KR102122203B1 (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
JP7339032B2 (ja) 基板処理方法および基板処理装置
JP4098225B2 (ja) プラズマエッチング方法
JP2006156467A (ja) プラズマエッチング方法
JP2007080983A (ja) ドライエッチング方法
JP4360065B2 (ja) プラズマ処理方法
JP2008010692A (ja) ドライエッチング方法
US20220367202A1 (en) Substrate processing method and substrate processing apparatus
JP4316322B2 (ja) 層間絶縁膜のドライエッチング方法
JP2007134660A (ja) ドライエッチング方法
TW202213519A (zh) 沉積預蝕刻保護層之方法
JP2023063526A (ja) エッチング方法及びプラズマ処理装置
JP2005166827A (ja) プラズマエッチング方法