KR101941312B1 - 보쉬 에칭 프로세스 이후 평활한 측벽들을 달성하기 위한 방법 - Google Patents
보쉬 에칭 프로세스 이후 평활한 측벽들을 달성하기 위한 방법 Download PDFInfo
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Abstract
동작 압력 및 동작 바이어스를 갖는 플라즈마 프로세싱 챔버에서 실리콘을 에칭하기 위한 방법이 제공된다. 방법은: 제 1 깊이 및 측벽을 갖는 홀을 생성하기 위해 실리콘에서 제 1 수직 에칭을 수행하는 단계; 측벽 상에서 보호층의 증착을 수행하는 단계; 홀을 제 2 깊이로 깊게 하고 제 2 측벽을 생성하기 위해 제 2 수직 에칭을 수행하는 단계로서, 제 2 측벽은 제 1 골, 제 2 골 및 피크를 포함하고, 제 1 골은 제 1 측벽에 대응하고, 제 2 골은 제 2 측벽에 대응하며, 피크는 제 1 골과 제 2 골 사이에 배치되는, 제 2 수직 에칭을 수행하는 단계; 및 피크를 감소시키기 위해 제 3 에칭을 수행하는 단계를 포함한다.
Description
깊은 (deep) 애스팩트 비 실리콘 애칭은, 마이크로구조 디바이스들을 제조하는데 현재 사용되고 있는 주요 기술들 중 하나이며, 많은 마이크로전자기계 시스템들 (MEMS) 애플리케이션들에 대해 가능한 기술이다. 종래에 사용된 단결정 실리콘 깊은 애스팩트 비 에칭 프로세스는, 신속 교번 파라미터들 (RAP) 프로세스, 또는 보쉬 (Bosch) 프로세스로서 또한 알려진 사이클릭 (cyclic) 플라즈마 에칭/폴리머 증착 방법에 기초한다.
도 1a-1f는 보쉬 프로세스에서 실리콘을 에칭하는 종래의 방법을 도시한다.
도 1a는 종래의 보쉬 에칭 프로세스에서의 제 1 단계를 도시한다.
도면에 도시된 바와 같이, 실리콘 층 (100) 은, 포토레지스트 마스크 (104) 가 배치된 상단 표면 (102) 을 갖는다. 포토레지스트 마스크 (104) 는 윈도우 (106) 를 포함하며, 여기서, 표면 (102) 의 일부가 노출된다.
포토레지스트 마스크 (104) 를 갖는 실리콘 층 (100) 은 에칭 프로세스를 시작하기 위해 표준 실리콘 에칭 챔버에 배치된다.
도 1b는 종래의 보쉬 에칭 프로세스에서의 제 2 단계를 도시한다.
도면에 도시된 바와 같이, 윈도우 (106) 를 통해 노출된 실리콘 층 (100) 의 일부는 비아 (108) 를 생성하기 위해 에칭된다. 비아 (108) 는 측벽 (110) 및 바닥 표면 (112) 을 포함한다.
비아 (108) 는 에칭 챔버에서 에칭 가스 플라즈마를 발생시킴으로써 생성된다. 실리콘을 에칭하는데 사용되는 일 예시적인 가스는 SF6이지만, 다른 가스들이 사용될 수도 있다. 에칭 깊이는 특정한 양의 시간 동안 특정한 유동율 및 압력으로 가스를 도입함으로써 제어되고, 실리콘 층 (100) 은 특정한 전압 또는 바이어스에 있으며, RF 전력이 에칭 플라즈마를 형성하도록 제공된다. 가스는 등방성 방식으로 실리콘을 제거한다. 등방성은 모든 방향들에서의 균일성이다. 그로써, 에칭 프로세스는 모든 방향들에서 균등하게 실리콘을 제거한다. 3차원 공간에서, 등방성 제거의 결과는 구체 (spherical) 홀이다. 이것은, 2차원 공간의 비아 (108) 의 측벽 (110) 및 바닥 표면 (112) 의 원형 형상에 의해 도면에 표시된다.
도 1c는 종래의 보쉬 에칭 프로세스에서의 제 3 단계를 도시한다.
도면에 도시된 바와 같이, 보호층 (116) 이 포토레지스트 (104) 의 양자의 상단 표면 (114), 비아 (108) 의 측벽 (110) 및 바닥 표면 (112) 위에 배치된다.
보호층 (116) 은 수직 에칭과 비교하여 측면 에칭을 감소시키는 폴리머를 포함할 수도 있다. 따라서, 비아 (108) 의 폭은 프로세스 전반에 걸쳐 증가하지 않는다. 다른 재료들이 사용될 수도 있지만, 보호층에 대해 사용된 재료의 일 비-제한적인 예는 C4F8이다.
도 1d는 종래의 보쉬 에칭 프로세스에서의 제 4 단계를 도시한다.
도면에 도시된 바와 같이, 대부분의 보호층 (116) 이 제거되어, 비아 (108) 의 측벽 (110) 상에 배치된 보호 표면 (118) 을 남긴다. 보호 표면 (118) 은 바닥 표면 (112) 을 커버하지 않는다. 그로써, 바닥 표면 (112) 은 보호 표면 (118) 의 윈도우 (120) 를 통해 노출된다.
측면 에칭 없이 실리콘 층 (110) 으로의 수직 에칭을 계속하기 위해, 측벽 (110) 상에 보호 표면 (118) 을 유지하면서 바닥 표면 (112) 으로부터 보호층 (116) 을 클리어 (clear) 시키는 것이 필요하다. 보호 표면 (118) 이 없으면, 부가적인 에칭 단계들이 에칭 프로세스의 등방성 속성으로 인해 비아 (108) 의 폭을 증가시킬 것이다. 보호층 (116) 은 종래의 보쉬 프로세스의 일부로서 알려진 방법들을 사용하여 바닥 표면 (112) 으로부터 제거될 수도 있다.
도 1e는 종래의 보쉬 에칭 프로세스에서의 제 5 단계를 도시한다.
도면에 도시된 바와 같이, 실리콘 층 (100) 은, 측벽들 (110 및 122) 및 바닥 표면 (124) 을 갖는 비아 (126) 를 생성하기 위해 제 2 시간에서 에칭된다.
에칭 프로세스의 등방성 속성으로 인해, 제 2 에칭 프로세스는 보호층 (118) 을 제거하고, 또한 비아 (126) 를 생성한다. 비아 (126) 를 생성하는 것은, 에칭 가스가 보호층 (118) 으로 인해 측벽 (110) 과 접촉하지 않으므로, 측벽 (110) 의 사이즈를 증가시키지 않는다.
도 1f는 종래의 보쉬 에칭 프로세스에서 다수의 사이클들에 의해 생성된 최종 비아를 도시한다.
도면에 도시된 바와 같이, 실리콘 층 (110) 은 비아 (128) 를 생성하기 위해 복수의 횟수로 에칭된다. 에칭 및 증착의 프로세스는, 원하는 깊이의 비아가 생성될 때까지 교번 방식으로 계속된다.
에칭 프로세스의 등방성 속성은, 에칭 가스가 방향성없는 컴포넌트를 갖고 모든 표면들을 동등하게 공격하기 때문에, 본질적으로 반구형인 비아들을 생성하는 경향이 있다. 그 결과는, 완료된 비아의 벽이 피크들 및 골 (trough) 들을 갖는 기복있는 (undulating) 속성을 갖도록 이전의 에칭을 언더컷 (undercut) 하는 것이다. 피크들 및 골들의 집합은 스캘럽 (scallop) 들로 지칭된다. 프로세싱 파라미들에 의존하여, 스캘럽들의 깊이 및 폭은 변할 수 있다. 이것은, 도 2-3를 참조하여 더 상세히 설명될 것이다.
도 2는 도 1e의 측벽 (110 및 122) 의 확대도를 도시한다.
도 2에 도시된 바와 같이, 측벽들 (110 및 122) 은 피크들 (204 및 206) 을 포함하는 스캘럽 (202) 을 형성한다. 스캘럽 (202) 은, 피크 (204 또는 206) 와 측벽 (110) 사이의 가장 긴 수평 거리로서 측정된 폭 W를 갖는다. 스캘럽 (202) 은 피크들 (204 및 206) 사이의 수직 거리로서 측정된 깊이 D를 또한 갖는다. 폭 W 및 깊이 D는, 비아가 생성되는 프로세싱 파라미터들에 의해 제어되는 변수들이다. 예를 들어, 주어진 시간의 양 동안 특정한 파라미터들을 포함하는 하나의 프로세스는 특정한 사이즈의 스캘럽들을 생성할 것이다. 증가된 노출 시간은, 모든 다른 파라미터들을 일정하게 유지하면서, 큰 스캘럽을 초래할 것이다.
덜 적극적인 (aggressive) 에칭 프로세스가 수행되면, 스캘럽들의 피크들과 골들 사이의 상대적인 차이가 감소할 수도 있다. 그러나, 훨씬 더 많은 스캘럽들이 동일한 깊이에 도달하도록 형성될 것이다. 에칭 프로세스가 반복되는 각각의 시간에 부가적인 스캘럽이 형성된다. 이것은 도 3을 참조하여 설명될 것이다.
도 3은 상이한 에칭 파라미터들을 사용한 종래의 보쉬 프로세스를 이용하여 비아를 에칭함으로써 생성된 측벽들의 다른 예시를 도시한다.
도면에 도시된 바와 같이, 측벽 (302) 은 피크들 (306 및 308) 에 의해 간단히 표시된 복수의 피크들을 포함한다. 스캘럽 (310) 은 피크 (306 또는 308) 와 측벽 (302) 사이의 가장 긴 수평 거리로서 측정된 폭 w를 갖는다. 스캘럽 (310) 은 또한, 피크들 (306 및 308) 사이의 수직 거리로서 측정된 깊이 d를 갖는다.
더 적극적인 에칭 프로세스를 수행하는 경우, 원하는 깊이의 비아가 단일 에칭 단계를 이용하여 비교적 신속하게 생성될 수 있다. 이러한 적극적인 에칭을 수행하는 것의 단점은, 에칭 프로세스의 등방성 속성으로 인해, 이러한 프로세스 동안 생성된 스캘럽이 매우 클 것이라는 것이다.
대조적으로, 덜 적극적인 에칭 프로세스를 수행하는 경우, 원하는 깊이의 비아를 생성하는 것은 더 많은 시간이 걸릴 것이다. 총 프로세싱 시간에서의 증가는 짧은 양의 시간 동안 다수의 에칭 단계들을 수행하는 결과이다. 덜 적극적인 에칭을 수행하는 이점은 생성된 에칭 스캘럽이 훨씬 더 작다는 것이지만, 훨씬 더 많은 스캘럽들이 동일한 깊이의 비아를 생성하기 위해 요구된다.
최적의 반도체 성능에 대해, 에칭 프로세스 동안 생성된 복수의 스캘럽들은 완전히 제거될 것이며, 평활한-벽 비아를 남긴다. 프로세스 파라미터들을 변경함으로써 스캘럽들의 프로파일을 감소시키기 위한 방법들이 존재하지만, 비아의 측벽으로부터 스캘럽들을 완전히 제거하기 위한 알려진 방법은 존재하지 않는다.
에칭 애플리케이션들에서, 미국 특허 6,846,746 (Ratner 등) 는 스캘럽들을 감소시키기 위한 방법을 제공하지만, 그들을 완전히 제거하지는 않는다. 스캘럽 감소는 스캘럽 피크들의 산화, 후속하여 실리콘 산화물들의 제거에 적합한 에칭에 의해 달성된다. 기재된 주요 가스들은 CF4 및 O2이지만, 미국 특허는 SF6를 이용한 비-산화 프로세스를 또한 설명하며, NF3에 대한 간단한 설명이 존재한다. SF6 및 NF3를 이용한 프로세싱에 대해 기재된 파라미터들을 매우 상이하다. 플루오르-함유 가스들에 대한 기재된 흐름 범위는, 1-30mtorr의 압력에서 2-200sccm의 He 흐름과 결합하여 2-50sccm이다. 추가적으로 Ratner 등에서 설명된 프로세스는 프로세싱 챔버에서 10-40V의 바이어스를 사용한다. 이러한 바이어스는, 플루오르 이온들이 스캘럽된 측벽들과 화학적으로 반응하도록 지시한다. 화학 반응은 많은 양의 시간이 걸리고, 트렌치 내에 원치않는 언더컷을 생성한다.
에칭 애플리케이션들에서, 공개된 미국 특허 출원 2009/0272717 A1 (Pamarthy 등) 은 또한 스캘럽들을 감소시키기 위한 방법을 제공하지만, 그들을 완전히 제거하지는 않는다. 스캘럽 감소는, 스캘럽들의 형성을 극복하기 위한 시도로 고속 가스 스위칭을 인보크 (invoke) 함으로써 달성되지만, 기재된 온/오프 시간들은 1초보다 크다. 부가적으로, 미사용된 가스가 배출 스트림으로 덤프 (dump) 되어, 그에 의해, 약 절반의 가스를 낭비하며, 이는 바람직하지 않다. 또한, 제안된 방법은 1.5미크론의 통상적인 스캘럽 측정치들을 초래한다.
상술된 스캘럽들은 바람직하지 않고, 종래의 에칭 프로세스는 스캘럽들을 완전하게 제거하지 않는다.
필요한 것은, 스캘럽된 비아를 생성하지 않는 개선된 에칭 프로세스이다. 이러한 프로세싱 방법은 비아의 무결성 (integrity) 을 유지해야 하며, 이는 비아 치수들이 증가되지 않아야 한다는 것을 의미한다.
본 발명은, 보쉬 프로세스와 같은 종래의 에칭 프로세스를 사용하여 생성된 비아의 측벽 상의 스캘럽들을 제거하기 위한 개선된 방법을 제공한다.
본 발명의 일 양태에 따르면, 동작 압력 및 동작 바이어스를 갖는 플라즈마 프로세싱 챔버에서 실리콘을 에칭하기 위한 방법이 제공된다. 방법은: 제 1 깊이 및 측벽을 갖는 홀을 생성하기 위해 실리콘에서 제 1 수직 에칭을 수행하는 단계; 측벽 상에서 보호층의 증착을 수행하는 단계; 홀을 제 2 깊이로 깊게 하고 제 2 측벽을 생성하기 위해 제 2 수직 에칭을 수행하는 단계로서, 제 2 측벽은 제 1 골, 제 2 골 및 피크를 포함하고, 제 1 골은 제 1 측벽에 대응하고, 제 2 골은 제 2 측벽에 대응하며, 피크는 제 1 골과 제 2 골 사이에 배치되는, 제 2 수직 에칭을 수행하는 단계; 및 피크를 감소시키기 위해 제 3 에칭을 수행하는 단계를 포함한다.
본 발명의 부가적인 이점들 및 신규한 특성들은 후속하는 설명에서 부분적으로 기재되며, 부분적으로, 다음의 검토 시에 당업자에게 명백할 것이거나, 본 발명의 실시에 의해 습득될 수도 있다. 본 발명의 이점들은, 첨부된 청구항들에서 특히 지적된 방편들 및 조합들에 의해 실현 및 획득될 수도 있다.
본 발명에 포함되고 본 발명의 일부를 형성하는 첨부한 도면들은 본 발명의 예시적인 실시형태를 도시하며, 설명과 함께 본 발명의 원리들을 설명하도록 기능한다.
도 1a는 종래의 보쉬 에칭 프로세스에서의 제 1 단계를 도시한다.
도 1b는 종래의 보쉬 에칭 프로세스에서의 제 2 단계를 도시한다.
도 1c는 종래의 보쉬 에칭 프로세스에서의 제 3 단계를 도시한다.
도 1d는 종래의 보쉬 에칭 프로세스에서의 제 4 단계를 도시한다.
도 1e는 종래의 보쉬 에칭 프로세스에서의 제 5 단계를 도시한다.
도 2는 도 1e의 측벽의 확대도를 도시한다.
도 3은 상이한 에칭 파라미터들을 사용한 종래의 보쉬 프로세스를 이용하여 비아를 에칭한 이후 생성되는 비아의 측벽들의 다른 예를 도시한다.
도 4는 도 1e의 측벽들의 확대도를 도시한다.
도 5는 종래의 실리콘 에칭 프로세스의 복수의 단계들 이후 실리콘에서 생성된 비아를 도시한다.
도 1b는 종래의 보쉬 에칭 프로세스에서의 제 2 단계를 도시한다.
도 1c는 종래의 보쉬 에칭 프로세스에서의 제 3 단계를 도시한다.
도 1d는 종래의 보쉬 에칭 프로세스에서의 제 4 단계를 도시한다.
도 1e는 종래의 보쉬 에칭 프로세스에서의 제 5 단계를 도시한다.
도 2는 도 1e의 측벽의 확대도를 도시한다.
도 3은 상이한 에칭 파라미터들을 사용한 종래의 보쉬 프로세스를 이용하여 비아를 에칭한 이후 생성되는 비아의 측벽들의 다른 예를 도시한다.
도 4는 도 1e의 측벽들의 확대도를 도시한다.
도 5는 종래의 실리콘 에칭 프로세스의 복수의 단계들 이후 실리콘에서 생성된 비아를 도시한다.
에칭 및 증착 교번하는 프로세스들의 결과로서, 스캘럽들의 노출된 표면은 더 이상 순수한 실리콘이 아니지만, 에칭 프로세스의 부산물들인 실리콘, 플루오르, 탄소 및 황의 조합을 포함한다. 이것은 도 4를 참조하여 더 상세히 설명될 것이다.
도 4는 도 1e의 측벽들 (122 및 110) 의 확대도를 도시한다.
도 4에 도시된 바와 같이, 재료 (400) 가 종래의 실리콘 에칭 프로세스 동안 생성된다. 재료 (400) 는 피크들 (204 및 206) 에서 가장 두껍고, 골들 (110 및 122) 의 베이스 (base) 들에서 가장 얇다.
도 5는 종래의 실리콘 에칭 프로세스의 복수의 단계들 이후 실리콘에서 생성된 비아를 도시한다.
도면에 도시된 바와 같이, 재료 (400) 는 비아 (128) 와 실리콘 층 (100) 사이에 배치된다. 재료 (400) 는 경계층 (500) 에서 실리콘 층 (100) 과 접촉한다.
최적의 반도체 성능에 대해, 재료 (400), 및 그것을 이용하여 에칭 프로세스 동안 생성된 복수의 스캘럽들은 완전히 제거될 것이며, 경계층 (500) 에 순수한 실리콘의 평활한 벽을 남긴다.
본 발명의 양태들에 따르면, 사후-프로세싱 단계가 에칭 프로세스 동안 생성된 스캘럽들을 제거하는데 사용되고, 따라서 평활한-벽 비아를 남긴다. 이것은 도 6을 참조하여 추가적으로 설명될 것이다.
도 6은 본 발명의 양태들에 따른, 종래의 실리콘 에칭 프로세스의 복수의 단계들, 후속하여 사후-프로세싱 단계 이후의 실리콘에서 생성된 비아를 도시한다.
도면에 도시된 바와 같이, 비아 (600) 는 실리콘 층 (100) 에 생성된다. 비아 (600) 는 평활한 측벽 (602) 및 바닥 표면 (604) 을 포함한다.
평활한 측벽 (602) 은, 에칭 프로세스 동안 생성된 스캘럽들을 제거하기 위해 사후-프로세싱 단계를 포함함으로써 종래의 에칭 프로세스 이후에 생성된다.
사후-프로세싱 단계에서, 나머지 실리콘을 온전히 유지하면서 비아의 측벽으로부터 스캘럽들을 선택적으로 제거하기 위한 케미스트리를 갖는 다른 가스가 도입된다. 비-제한적인 예들로서, 가스는 NF3, CF4, SF6, Ar, He, O2, N2 및 이들의 조합을 포함할 수도 있다. 바람직한 실시예에서, 직경이 3으로부터 10미크론이고 깊이가 40 내지 150미크론인 비아로부터 스캘럽들을 제거하기 위해, 100 내지 500sccm의 CF4 및 300 내지 1000sccm의 NF3의 가스 흐름들이 15 내지 180초 동안 챔버로 도입된다.
가스가 챔버에 도입되는 압력은, 비아의 상단의 스캘럽들이 비아의 바닥의 스캘럽들과 동일한 레이트로 제거되도록 밸런스되어야 한다. 스캘럽들이 기재된 사후프로세싱 단계들을 이용하여 제거될 수 있는 압력 범위는 15 내지 100mtorr이다. 바람직한 실시형태에서, 직경이 5미크론이고 깊이가 60미크론인 비아로부터 스캘럽들을 제거하기 위해, 40 내지 80mtorr의 범위 내의 압력이 가장 효과적인 것으로 발견되었다. 100mtorr보다 높은 압력들을 사용하는 것은 비아 프로파일의 변형을 초래할 수 있으며, 이는 바람직하지 않다.
챔버 내의 동작 바이어스들은, 골들이 방해받지 않게 유지하면서 피크들을 우선적으로 제거하기 위해 스캘럽들의 피크들로 가스 이온들을 안내하도록 기능하며, 따라서, 비아의 직경을 증가시키지 않는다. 스캘럽들이 가장 효과적으로 제거될 수 있는 동작 바이어스들은 200 내지 1000V이다. 바람직한 실시형태에서, 직경이 5미크론이고 깊이가 60미크론인 비아로부터 스캘럽들을 제거하기 위해, 700볼트의 동작 바이어스가 가장 효과적인 것으로 발견되었다. 1000V보다 높은 바이어스들을 사용하는 것은 포토레지스터 마스크의 신속한 제거를 초래할 수 있으며, 이는, 실리콘의 상단층이 보호되지 않게 유지될 것이고 손상을 받을 수 있기 때문에 바람직하지 않다.
상술된 Ratner 등과는 대조적으로, 본 발명의 양태들에 따른 방법은 훨씬 더 높은 바이어스들을 사용한다. 본 발명에 따른 플라즈마 프로세싱 챔버의 200 내지 1000V의 바이어스들은 스캘럽들을 제거하기 위한 이온 충격을 유도한다. 이러한 이온 충격은 상술된 Ratner 등에 의해 사용된 화학 반응과 비교하여 훨씬 더 빠른 시간 기간으로 스캘럽들을 제거한다. 추가적으로, 상술된 Ratner 등에 의해 사용된 화학 반응과 비교하여, 본 발명의 이온 충격은 비아의 언더컷을 극적으로 감소시킨다.
바람직한 실시형태의 요약에서, 직경이 3 내지 10미크론이고 깊이가 40 내지 150미크론인 비아로부터의 스캘럽들의 제거는, 20 내지 1000V의 동작 바이어스들 및 1.0 내지 3.5kW의 변환기 커플링된 플라즈마 (TCP 전력) 를 이용하여 40 내지 80mtorr의 압력에서, 100 내지 500sccm의 CF4 및 300 내지 1000sccm의 NF3의 가스 흐름들을 70초 동안 사용하여 달성된다.
몇몇 경우들에서, 스캘럽들을 제거하기 위해, 에칭이 완료된 이후지만 상술된 사후-프로세싱 단계들 이전의 중간 단계를 이용하는 것이 필요할 수도 있다. 에칭 프로세스는 최종 에칭이 완료된 이후라도, 측벽들 상에 몇몇 증착물들을 통상적으로 남긴다. 증착물이 스캘럽들의 골들을 커버하지만 피크들을 커버하지 않을 경우, 중간 단계는 요구되지 않으며, 피크들은 상술된 사후-프로세싱 단계들에 의해 제거될 수 있다. 나머지 증착물은 실리콘의 상단 상의 산화물들, 낮은 k 산화물들 및 질화물들과 같이, 보호막들에 대한 손상을 방지하기 위해 스캘럽 제거 동안 보호층으로서 실제로 작동할 수 있다.
증착이 스캘럽들의 피크들을 부분적으로 또는 완전히 커버하면, 중간 단계가 요구될 수도 있다. 중간 단계는 증착물을 제거하기 위해, O2 또는 O2 및 CF4의 조합의 플라즈마를 사용하는 단계를 포함할 수도 있다. 중간 단계의 비-제한적인 예로서, 압력은 5 내지 100mtorr일 것이고, TCP 전력은 500 내지 3000W일 것이고, 동작 바이어스들은 50 내지 300V일 것이며, 가스 흐름들은 200 내지 1000sccm의 O2 및 0 내지 10%의 CF4의 부가적인 흐름일 것이다.
다른 경우들에서, 실리콘의 상단 상의 보호막들에 대한 손상을 방지하기에 충분한 증착물이 존재하지 않을 수도 있다. 이들 예시들에서, 그들이 보호되지 않으면 NF3 및 CF4의 플루오르가 막들을 공격할 수 있으므로, 그들 막들을 보호하기 위해 기존의 증착층에 부가할 필요가 있을 수도 있다. 증착층에 대한 부가는 비아의 상단에 집중된 플루오르카본 층을 포함할 수도 있다. 이것은, 비-제한적인 예로서, 40 내지 200mtorr을 포함하는 높은 동작 압력들, 및 500 내지 3000W의 범위 내의 TCP 전력을 이용한 0 내지 100V와 같은 낮은 동작 바이어스들, 및 100 내지 1200sccm의 범위 내의 가스 흐름들을 사용함으로써 달성될 수 있다. 사용된 가스들의 비-제한적인 예들은 폴리머화된 플루오르카본들, 특히 0 내지 15%의 플루오르카본 흐름으로부터의 SF6의 흐름들을 갖는 C4F8 및 SF6를 포함한다. C4F8에 부가하여, C4F8과 같은 다른 폴리머화된 가스들이 사용될 수 있다.
몇몇 경우들에서, 특히 산화 증착 클리어 단계 이후, 대안적인 실리콘 산화물 제거가 필요하도록 실리콘이 산화될 것이다. 이것은, 다른 플루오르카본들의 CF4로의 부가 또는 이들 플루오르카본들과 CF4의 대체를 요구할 것이다. 대안적인 플루오르카본들은 CHF3, CH2F2, C2F6, C2F4H2 및 이들의 조합들일 수 있다. 플루오르카본들의 흐름들은 100 내지 500sccm의 CF4의 흐름들과 유사할 것이다. 부가적으로, 과도한 폴리머의 클리어 또는 부분적인 클리어로 상기 표시된 바와 같이, 그것은 스캘럽 피크들을 의도적으로 산화시키기 위한 값을 가질 수도 있다. 부분적으로 산화된 스캘럽들의 제거는, CF4 단독보다는 이들 플루오르카본들을 사용하여 더 효과적으로 달성된다.
본 발명의 다양한 바람직한 실시형태들의 상기 설명은 예시 및 설명의 목적들을 위해 제공된다. 그것은, 포괄적인 것으로 의도되지 않고, 본 발명을 기재된 정확한 형태들로 본 발명을 제한하도록 의도되지 않으며, 많은 변형들 및 변화들이 명백하게 가능하다. 상술된 바와 같이, 예시적인 실시형태들은, 본 발명의 원리들 및 그의 실시적인 애플리케이션을 최상으로 예시하기 위해 선택 및 설명되었으며, 그에 의해, 당업자들이, 고려된 특정한 사용에 적합한 바와 같은 다양한 변형들을 이용하여 및 다양한 실시형태들에서 본 발명을 최상으로 이용할 수 있게 한다. 본 발명의 범위가 여기에 첨부된 청구항들에 의해 정의된다는 것이 의도된다.
Claims (20)
- 플라즈마 프로세싱 챔버에서 실리콘을 에칭하는 방법에 있어서,
제 1 깊이 (depth) 및 측벽을 갖는 홀 (hole) 을 생성하기 위해 상기 실리콘에서 제 1 수직 에칭을 수행하도록 제 1 압력 및 제 1 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계;
상기 측벽 상의 보호층의 증착을 수행하기 위해 제 2 압력 및 제 2 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계;
제 2 깊이로 상기 홀을 깊게 하고 (deepen) 제 2 측벽을 생성하기 위해 제 2 수직 에칭을 수행하도록 제 3 압력 및 제 3 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계로서, 상기 제 2 측벽은 제 1 골 (trough), 제 2 골 및 피크를 포함하고, 상기 제 1 골은 상기 제 1 측벽에 대응하고, 상기 제 2 골은 상기 제 2 측벽에 대응하며, 상기 피크는 상기 제 1 골과 상기 제 2 골 사이에 배치되는, 상기 제 3 압력 및 제 3 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계; 및
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하며,
상기 제 4 바이어스는 상기 피크를 감소시키기 위해 이온 충격을 유도하는데 충분한, 실리콘을 에칭하는 방법. - 제 1 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 15 내지 100 mtorr의 범위의 동작 압력으로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 2 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 200 내지 1000 V의 범위의 동작 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 3 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 30 내지 180 초 동안 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 4 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 3 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 2 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 30 내지 180 초 동안 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 7 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 2 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 1 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 200 내지 1000 V의 범위의 동작 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 10 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 30 내지 180 초 동안 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 11 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 10 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 1 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 15 내지 180 초 동안 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 14 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 1 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 제 4 압력 및 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, NF3, CF4, SF6 및 이들의 조합들 중 하나를 이용하여, 상기 제 3 에칭을 수행하도록 상기 제 4 압력 및 상기 제 4 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 플라즈마 프로세싱 챔버에서 실리콘을 에칭하는 방법에 있어서,
제 1 깊이 및 측벽을 갖는 홀을 생성하기 위해 상기 실리콘에서 제 1 수직 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계;
상기 측벽 상의 보호층의 증착을 수행하기 위해 상기 플라즈마 프로세싱 챔버를 동작시키는 단계;
제 2 깊이로 상기 홀을 깊게 하고 제 2 측벽을 생성하기 위해 제 2 수직 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계로서, 상기 제 2 측벽은 제 1 골, 제 2 골 및 피크를 포함하고, 상기 제 1 골은 상기 제 1 측벽에 대응하고, 상기 제 2 골은 상기 제 2 측벽에 대응하며, 상기 피크는 상기 제 1 골과 상기 제 2 골 사이에 배치되는, 제 2 수직 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계;
CH2F2, C2F6, C2F4H2 및 이들의 조합들로 이루어진 그룹 중 적어도 하나와 CF4의 혼합물을 제공하는 단계; 및
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 17 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 15 내지 100 mtorr의 범위 내의 동작 압력으로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 17 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 200 내지 1000 V의 범위에 있는 상기 프로세싱 챔버 내의 동작 바이어스로 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법. - 제 17 항에 있어서,
상기 피크를 감소시키기 위해 제 3 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계는, 30 내지 180 초 동안 제 3 에칭을 수행하도록 상기 플라즈마 프로세싱 챔버를 동작시키는 단계를 포함하는, 실리콘을 에칭하는 방법.
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