TWI438884B - 半導體積體電路 - Google Patents

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Description

半導體積體電路
本發明之具體實施例係關於一種半導體積體電路，該半導體積體電路在相同電路區塊內以混合方式具有所謂的基於MTCMOS(多臨限互補金氧半導體)及非基於MTCMOS之電路單元。
例如，控制電源電壓或參考電壓對電路單元之供應及中斷係稱為MTCMOS(多臨限互補金氧半導體)之熟知電路技術。例如，MTCMOS將具有高於功能電路之電晶體的臨限電壓之電源開關電晶體連接至經調適以將電源電壓或參考電壓(例如，GND電壓)供應至為特定功能服務之電路區塊之每一者的路徑。當未使用電路區塊時，切斷電源開關電晶體，從而中斷至電路區塊內之電晶體的洩漏電流。此確保顯著減小流入至未使用電路區塊內之浪費洩漏電流。
已經提出半導體積體電路，其中在單元形式中之電源開關電晶體係適當地布置於電路單元布局區域內。此半導體積體電路旨在消除在包括基於MTCMOS之電路區塊(參考日本專利特許公開案第2005-259879號，下文稱為專利文件1)的半導體積體電路之設計中手動布置電源開關電晶體的不方便性。
基於MTCMOS及非基於MTCMOS之電路單元係以混合方式布置於專利文件1中所說明的電路區域內。
專利文件1中所說明之技術藉由在相同電路區塊內以混合方式布置基於電力控制技術的電路單元(諸如MTCMOS，經受電力控制之電路單元)及非基於其上之其他電路單元(始終開啟電路單元)實現預期電路。此時，必須在各電路單元內提供兩個分支線，即，第一分支線，其至電源電壓或參考電壓之連接係經由電源開關來控制(所謂的虛擬電源電壓或參考電壓線)，以及第二分支線，其係直接連接至被施加電源電壓或參考電壓之主線且無需電源開關。
在該等電路單元之布局中，在電路單元之設計階段，將使用電路單元之電路區塊具有何種功能仍係未知。因此，在電路單元之設計時，必須考慮可能IR下降(作為電流結果之電壓下降)及電遷移電阻充分減小電路單元內之第一及第二分支線的布線電阻以確保多功能性。
特定言之，無需電源開關且直接連接至主線之第二分支線在操作藉由致使IR下降並且延遲附近電路單元之操作且對該等單元產生不利影響。因此，在對電路區塊內之其位置不具有限制的多功能電路單元內，因此在用於分支線，且特定言之係用於第二分支線的圖案上，必須使用足夠厚之布線。然且，取決於電路區塊內之其位置，一些線過度厚。此已導致無用的大電路單元大小。
需要提供一種半導體積體電路，其可抑制用於電路單元內之第一及第二分支線的無用厚布線，從而以便允許減小單元面積並且在電路區塊內之單元布局中提供高效率。
依據本發明之具體實施例(第一具體實施例)的半導體積體電路包括單元布局區域、主線以及第一及第二分支線。單元布局區域包括經受電力控制之電路單元以及在啟動後始終通電之始終開啟電路單元群組。藉由電源開關控制至經受電力控制之電路單元的電力之供應及中斷。主線係布置於單元布局區域內並且被施加電源電壓或參考電壓。第一及第二分支線從單元布局區域內之主線分出。經受電力控制之電路單元係經由電源開關及第一分支線連接至主線。始終開啟電路單元群組包括複數個分支連接電路單元及個別連接電路單元。複數個分支連接電路單元係經由共同第二分支線連接至主線並且在啟動後始終通電。個別連接電路單元係經由個別連接線連接至主線且無需第二分支線，並且在啟動後始終通電。
在依據本發明之另一具體實施例(第二具體實施例)的半導體積體電路內，主線及第二分支線在第一具體實施例中係彼此正交地布置。個別連接電路單元係布置於一主線鄰近區域內，其係距單元布局區域內之主線在一預定距離內之一區域。複數個分支連接電路單元係布置於除主線鄰近區域外之單元布局區域內。
在依據本發明之另一具體實施例(第三具體實施例)的半導體積體電路內，主線及第二分支線在第一具體實施例中係彼此正交地布置。個別連接電路單元係鄰近於主線布置且在兩者間且未提供任何經受電力控制之電路單元。其他電路單元係布置於複數個分支連接電路單元之每一者與主線間。
在依據本發明之另一具體實施例(第四具體實施例)的半導體積體電路內，個別連接電路單元在第一具體實施例中具有等於或高於預定位準之電源電流驅動能力。複數個分支連接電路單元各具有低於預定位準之電源電流驅動能力。
在依據本發明之另一具體實施例(第五具體實施例)的半導體積體電路內，等於或高於預定位準之最大電源電流在第一具體實施例內之操作期間流經個別連接電路。小於預定位準之最大電源電流在操作期間流經複數個分支連接電路單元的每一者。
在依據本發明之另一具體實施例(第六具體實施例)的半導體積體電路內，個別連接電路單元在第一具體實施例中具有等於或大於預定位準之總電晶體閘極寬度。複數個分支連接電路單元各具有小於預定位準之總電晶體閘極寬度。
在本發明中，複數個分支連接電路單元(即，始終開啟電路單元群組)可至少包括所謂的未知傳播防止電路單元或保留暫存器電路單元。
依據第一具體實施例，在啟動後始終通電之始終開啟電路單元群組包括複數個分支連接電路單元及個別連接電路單元。複數個分支連接電路單元係經由共同第二分支線連接至主線。然而，個別連接電路單元係經由個別連接線連接至主線且無需第二分支線。
當啟動半導體積體電路時，電源電流經由第二分支線從複數個分支連接電路單元流動至主線或經由第二分支線從主線流動至複數個分支連接電路單元。相反，個別連接電路單元未連接至第二分支線。因此，電源電流經由個別連接線流動至主線。結果，流經個別連接電路單元之電源電流未流經第二分支線。
特定言之，當將個別連接電路單元布置於主線鄰近區域內時(第二具體實施例)，在電路單元與主線間的連接線係短路。另外，連接線未通過其他分支連接電路單元或經受電力控制之電路單元。
當將個別連接電路單元鄰近主線布置時(第三具體實施例)也是如此。
當個別連接電路單元之電源電流驅動能力高於分支連接電路單元之電源電流驅動能力時(第四具體實施例)，電源電流與驅動能力上之此差異成比例地以較小量流經第二分支線。對於其他具體實施例(藉由最大電源電流定義之第五具體實施例及藉由總電晶體閘極寬度定義之第六具體實施例)也是如此。即，個別連接電路單元之最大電源電流在第五具體實施例中大於分支連接電路單元之最大電源電流。因此，電源電流在電流上之此差異成比例地以較小量流經第二分支線。個別連接電路單元之總電晶體閘極寬度在第六具體實施例中大於分支連接電路單元之總電晶體閘極寬度。因此，電源電流與閘極寬度上之此差異成比例地以較小量流經第二分支線。
應注意，此處術語「閘極寬度」指垂直於藉由閘極控制之通道電流的方向之閘極的大小。另一方面，當閘極係採用彼此並聯連接的複數個單位(閘極指狀物)形成時，術語「總閘極寬度」指每一閘極指狀物內的閘極寬度之和。
本發明之具體實施例抑制用於電路單元內之第一及第二分支線的無用厚布線，因此允許減小單元面積並且在電路區塊內之單元布局中提供高效率。
以下將參考附圖來說明本發明之較佳具體實施例。
第一具體實施例
圖1係解說依據本發明之具體實施例之半導體積體電路的組態之範例的圖式。圖1示意性地顯示經調適以供應電源電壓Vdd或參考電壓(例如GND電壓)之布線以及連接至該等布線之電路單元。
圖1中所示之半導體積體電路包括單元布局區域A1及A2以及電路區塊30。單元布局區域A1係基於MTCMOS技術。單元布局區域A2並非基於MTCMOS技術。電路區塊30係藉由除單元布局方案以外之方案設計的一類型之非基於MTCMOS之電路區塊。
在本具體實施例中，半導體積體電路具有基於MTCMOS技術之單元布局區域A1完全係基本。另一方面，任意地，可或可不提供非基於MTCMOS技術之單元布局區域A2以及電路區塊30。但應注意，正如電路區塊30一樣可分離地設計關於控制之電路，諸如控制電路及記憶體區段，作為始終開啟電路區塊，其在啟動後始終通電。另外，如單元布局區域A2之情形中一般，基於單元布局方案設計之邏輯區塊及其他區域的部分可並非基於MTCMOS。此一區域在啟動後始終通電。
圖1解說一範例，其中除基於MTCMOS技術之單元布局區域A1外，半導體積體電路包括單元布局區域A2及電路區塊30，兩者均非基於MTCMOS技術。
在圖1中所示之範例中，半導體積體電路包括用作「主線」之複數個電源線對PL1、複數個電源線對PL2、用作「分支線」之複數個分支線群組BL1及複數個分支線群組BL2。
電源線對PL1係彼此並聯地布置，以便沿行方向配置以及在列方向上以預定間隔隔開。
電源線對PL2係彼此並聯地布置，以便沿列方向垂直於電源線對PL1配置以及在行方向上以預定間隔隔開。
在圖1中，五個電源線對PL1及五個電源線對PL2彼此相交，從而整體形成光柵形式的電源線圖案。
電源線對PL1及PL2各包括彼此並聯地布置的一對電源電壓主線VDD及參考電壓主線VSS。在光柵形式的電源線圖案內之交點處，電源電壓主線VDD係彼此連接，並且參考電壓主線VSS亦係彼此連接。
在光柵形式的電源線圖案內，電力輸入單元41及42係在外框架之四個側面上連接至電源線對PL1及PL2之每一者。參考電壓主線VSS係連接至電力輸入單元41，並且電源電壓主線VDD係連接至輸入單元42。
參考電壓Vss係經由電力輸入單元41從半導體積體電路外部之電源供應。電源電壓Vdd係經由電力輸入單元42從半導體積體電路外部之電源供應。
分支線群組BL1及BL2從用作「主線」之電源線對PL1分出，以供應電力(例如)至經受電力控制之電路單元10。相同單元10係半導體積體電路之基本單位。
另外，形成分支線群組BL1及BL2以在列方向上從用作「主線」之電源線對PL1延伸，其係沿行方向配置。
此處，依據本具體實施例之半導體積體電路的主要特徵之一者係相同電路在單元布局區域A1內包括「經受電力控制之電路單元10，其電力之供應及中斷係受控於電源開關，以及始終開啟電路單元50，其在啟動後始終通電」。
在圖1中所示之範例中，電源開關係在電源線對PL1之布局區域的下伏層內形成為開關單元20，即，比電源線對PL1之布線更接近半導體基板的區域。可將電源開關適當地提供於經受電力控制之電路單元10內。在本具體實施例中，可依此方式形成相同單元10。然且，在圖1中所示之範例中，將電源開關實施為電源開關單元20，並且沿電源線對PL1並且在其下伏層內布置所有電源開關單元20。此係完成以確保電源開關單元之布局中的高效率並且促進經調適以控制電源開關單元之控制線的連接。
在單元布局區域A1中，分支線群組BL2各從單一電源線對PL1分出。以上說明之兩種類型的電路單元(即，經受電力控制之電路單元10及始終開啟電路單元50)係連接至分支線群組BL2。
此處，分支線群組BL2包括被施加電源電壓Vdd之分支線(下文稱為電源電壓分支線VDDB)以及被施加參考電壓Vss之另一分支線(下文稱為參考電壓分支線VSSB)。經受電力控制之電路單元10及始終開啟電路單元50兩者係連接至電源電壓分支線VDDB及參考電壓分支線VSSB以便受供應電力。
然而，儘管圖1中未詳細解說，連接至電路單元10的電源電壓分支線VDDB及參考電壓分支線VSSB之一或兩者係經由電源開關單元20連接至電源線對PL1之相關聯主線(電源電壓主線VDD或參考電壓主線VSS)。相反，連接至始終開啟電路單元50的電源電壓分支線VDDB及參考電壓分支線VSSB之兩者係直接連接至電源線對PL1之相關聯主線(電源電壓主線VDD或參考電壓主線VSS)且無需電源開關單元20。
在圖1中，參考電壓分支線VSSB(或電源電壓分支線VDDB)係顯示為以相同方式組態，而不論其是否經由電力控制單元20連接至主線。
此處，眾所周知，存在三種類型之MTCMOS控制，即，經調適以採用電源開關控制電源電位Vdd側之一類型的控制(所謂的頭段類型(header-type))、經調適以採用電源開關控制參考電位Vss側之另一類型的控制(所謂的尾段類型(footer-type))以及經調適以實行兩種類型的控制之另一類型的控制。在本具體實施例中，可使用三種類型之控制的任一者。但應注意，經設計以採用電源開關控制頭段類型及尾段類型兩者的類型導致大面積額外負擔。因此，頭段類型或尾段類型較佳。
電源開關單元20接收圖1中未解說之控制信號並且可依據接收到的控制信號中斷電源線對PL1及分支線群組BL2內的電源電壓Vdd及參考電壓Vss之至少一者。例如，電源開關單元20之每一者包括電源開關電晶體。相同單元20依據接收到的控制信號之邏輯關閉相同電晶體，從而中斷對連接至分支線群組BL2的經受電力控制之電路單元10的電源電流路徑。
在基於MTCMOS電力中斷技術之半導體積體電路的情形中，具有高於經受電力控制之電路單元10內的相同導電率類型之電晶體的臨限電壓之MOS電晶體用作電源開關電晶體。例如，在經調適以依據控制信號從參考電壓主線VSS電性斷開參考電壓分支線VSSB的尾段類型之情形中，具有高臨限電壓之NMOS電晶體用作電源開關電晶體。在經調適以依據控制信號從電源電壓主線VDD電性斷開電源電壓分支線VDDB的頭段類型之情形中，具有高臨限電壓之PMOS電晶體用作電源開關電晶體。
另一方面，未在單元布局區域A2內提供電源開關單元20。在相同區域A2中，包括電源電壓分支線VDDA及參考電壓分支線VSSA之分支線群組BL1從電源線對PL1分出。電源電壓分支線VDDA係經由接點連接至電源電壓主線VDD，且參考電壓分支線VSSA係經由接點連接至參考電壓主線VSS。
相反，單元布局區域A1內之分支線群組BL2包括如上所說明之電源電壓分支線VDDB及參考電壓分支線VSSB。電源電壓分支線VDDB及參考電壓分支線VSSB係直接(經由接點)或經由電源開關單元20分別連接至電源及參考電壓主線VDD及VSS。
如上所說明，分支線群組BL1及BL2在存在或不存在插入之電源開關單元20上彼此不同。即，可將電源開關單元20插入於分支線群組BL2與電源線對PL1間。然而，未將電源開關單元20插入於分支線群組BL1與電源線對PL1間。
應注意，不需要從電源線切斷之該等電路(例如，由於其恆定操作)係直接從電源線對予以供應電力，且無需關於圖1中所示之電路區塊30的任何分支線群組。
在本具體實施例中，將主線(例如，電源線對PL1)及分支線(例如，分支線群組BL2)布置於單元布局區域A1內完全係基本。單元布局區域A1具有電源開關單元20或其他形式之電源開關功能亦完全係基本。
以下將基於以尾段類型電力控制作為範例的第一具體實施例給出更詳細具體實施例之說明。
第二具體實施例
圖2係解說圖1中所示之單元布局區域A1的組態範例之示意性平面圖。
在圖2中所解說之單元布局區域A1中，例如，採用在行方向(圖2中之垂直方向)上彼此平行地運行的第三布線層(3M)形成電源及參考電壓主線VDD及VSS。
源自電源電壓主線VDD之電源電壓分支線VDDB係布置以垂直於電源電壓主線VDD延伸。
電源電壓分支線VDDB各具有二層結構，其包括由第一布線層(1M)構成之VDD下伏分支線61及由第二布線層(2M)構成之VDD上部分支線62。若必須將井固定於電源電壓Vdd處，則VDD下伏分支線61係連接至未顯示之井。通常，N型井(N井)係電性固定於電源電壓Vdd處。通常將高濃度N型擴散區域(接點區域)形成於N井內。藉由第一接點(1C)將VDD下伏分支線61連接至N型接點區域。圖2中省略該等接點。VDD上部分支線62係形成為比VDD下伏分支線61更寬並且覆蓋相同線62。VDD上部及下伏分支線62及61係藉由接點彼此電性連接。該等接點係顯示為提供於第一與第二布線層(1M)及(2M)間的白色未填充正方形，即，第二接點(2CH)。例如，可等距地或以規則間隔提供第二接點。
源自參考電壓主線VSS之參考電壓分支線VSSB係布置以垂直於參考電壓主線VSS延伸。
參考電壓分支線VSSB各具有二層結構，其包括由第一布線層(1M)構成之VSS下伏分支線71及由第二布線層(2M)構成之VSS上部分支線72。若必須將井(或基板)固定於參考電壓Vss處，則VSS下伏分支線71係連接至未顯示之井(或基板)。通常，將P型井(P井)(或基板)固定於參考電壓Vss處。通常將高濃度P型擴散區域(接點區域)形成於P井(或基板)內。藉由第一接點(1C)將VSS下伏分支線71連接至P型接點區域。圖2中省略該等接點。
另一方面，VSS上部分支線72係形成為比VSS下伏分支線71更寬並且沿相同線71布置於相同線71之上部層內。但應注意，未藉由第二接點(2CH)將VSS上部分支線72連接至VSS下伏分支線71。
經由第二接點(2CH)、進一步下伏層等等將VSS上部分支線72連接至鄰近相同線72之區域的電路單元10。
VSS下伏分支線71與參考電壓主線VSS(3M)下伏之層相交(圖2中未水平地分割線71)。相反，自參考電壓主線VSS向下延伸之VSS上部分支線72可在參考電壓主線VSS之兩側上加以分割。當必須藉由不同電源開關控制參考電壓主線VSS之兩側上的兩個部分時，使用此組態。
更詳細而言，在VSS下伏分支線71之下伏區域內提供電源開關單元20(R20)之布局區域。VSS上部分支線72係分割成參考電壓主線VSS之下伏區域內的兩個區段。兩個區段沿垂直於參考電壓主線VSS之兩個方向延伸。VSS上部分支線72之該兩個區段至共同VSS下伏分支線71的連接係受控於不同電源開關M1及M2。儘管在圖2中顯示為單一控制線，若分離地控制電源開關M1及M2，則其係受控於不同控制線。
如上所說明，藉由電源開關M1及M2控制VSS上部分支線72。因此，相同線72用作所謂的虛擬VSS線。
當電源開關關閉時未供應參考電位Vss給VSS上部分支線72。此致使連接至VSS上部分支線72的電路單元10的電源節點電性浮動。在電源關閉時，電源節點之電位由於電路單元10內之電晶體的洩漏電流且上升。
接著，當電源開關接通時，VSS上部分支線72係連接至參考電壓主線VSS。此釋放藉由來自VSS上部分支線72之洩漏電流累積的電荷。
如上所說明，為了使VSS上部分支線72用作虛擬VSS線，未經由接點將相同線72連接至VSS下伏分支線71，其非電源電壓分支線VDDB之情形。
經由電源開關連接至主線(參考電壓主線VSS)的VSS上部分支線72係「第一分支線」之範例。無需任何電源開關且直接(經由接點)連接至主線的VSS下伏分支線71係「第二分支線」之範例。
在本具體實施例中，定義主線鄰近區域(R50)，其係距參考電壓主線VSS在預定距離內之區域。對於主線鄰近區域(R50)，距參考電壓主線VSS之距離L1及距電源電壓主線VDD之距離L2僅需要相等或在預定比率內。或者，對於主線鄰近區域(R50)，距參考電壓主線VSS之一距離L1及距相同線VSS之另一距離L3僅需要係恆定。應注意，距離L1及L3可係彼此相同或不同。
在本具體實施例中，將圖1中所示之始終開啟電路單元50布置於如上所說明來定義的主線鄰近區域(R50)內。
通常，存在與周邊電路單元10緊密相關之始終開啟電路單元50A。因此，儘管此布局位置亦取決於包括於始終開啟電路單元50內之電路單元具有何種功能，仍基於與相同單元10之關係決定其布局位置。始終開啟電路單元50A係一類型的電路單元50，就圖1中而言之應用。
在本具體實施例中，將除電路單元50A外之始終開啟電路單元50布置於主線鄰近區域(R50)內。但應注意，可不存在任何電路單元，如其布局位置係基於與周邊電路單元10之關係來決定的始終開啟電路單元50A。在此情形中，將所有始終開啟電路單元布置於主線鄰近區域(R50)內。
但應注意，在主線鄰近區域(R50)內可或可不存在經受電力控制之電路單元10。圖2解說一情形，其中在主線鄰近區域(R50)之部分內存在經受電力控制之電路單元10。在不存在電路單元10時，主線鄰近區域(R50)專門用於始終開啟電路單元50。
布置於除主線鄰近區域(R50)外之區域內的始終開啟電路單元50A具有其電源節點，其係經由參考電壓分支線VSSB之VSS下伏分支線71(第二分支線)連接至參考電壓主線VSS。因此，始終開啟電路單元50A亦稱為「分支連接電路單元」。
相反，布置於主線鄰近區域(R50)內之始終開啟電路單元50具有其電源節點，其係連接至由(例如)第一布線層(1M)構成之個別連接線51。
針對始終開啟電路單元50之每一者提供個別連接線51。始終開啟電路單元50各係藉由個別連接線51連接至主線(參考電壓主線VSS)，特定言之係無需參考電壓分支線VSSB之VSS下伏分支線71(第二分支線)。因此，始終開啟電路單元50亦稱為「個別連接電路單元」。
第三具體實施例
在本具體實施例中，將基於以上第一及第二具體實施例給出布置於主線鄰近區域(R50)內之始終開啟電路單元50與布置於除主線鄰近區域(R50)外之區域內的始終開啟電路單元50A間之區別給予的特定範例(更詳細具體實施例)之說明。
電路單元50及50A可藉由電源電流驅動能力上之差異彼此區分。電源電流驅動能力上之差異偶爾可從不同觀點解譯為最大電源電流位準上之差異。或者，總電晶體閘極寬度可用作與驅動能力成比例的特定度量。
在本具體實施例中，關於電路單元是否用作布置於主線鄰近區域(R50)內並且藉由個別連接線51連接至主線之個別連接電路單元(電路單元50)或者用作布置於除主線鄰近區域(R50)外之區域內並且經由第二分支線(VSS下伏分支線71)連接至主線的分支連接電路單元(電路單元50A)作出決定。此決定係基於驅動能力、最大電源電流位準及總閘極寬度或其組合之任一者作出。
更詳細而言，當驅動能力用作度量時，例如，若單元具有等於或高於預定位準之電源電流驅動能力，電路單元可係定義為個別連接電路單元(電路單元50)，且若單元具有低於預定位準之電源電流驅動能力，電路單元可係定義為分支連接電路單元(電路單元50A)。
當最大電源電流位準用作度量時，例如，若流經單元之最大電源電流位準等於或大於預定位準，電路單元可係定義為個別連接電路單元(電路單元50)，若流經單元之最大電源電流位準小於預定位準，電路單元可係定義為分支連接電路單元(電路單元50A)。
當總閘極寬度用作度量時，例如，若總閘極寬度等於或大於給定寬度，電路單元可係定義為個別連接電路單元(電路單元50)，且若總閘極寬度小於給定寬度，電路單元可係定義為分支連接電路單元(電路單元50A)。
此處，術語「閘極寬度」係指垂直於藉由閘極控制之通道電流的閘極大小。另外，當閘極係採用彼此並聯連接的複數個單位(閘極指狀物)形成時，術語「總閘極寬度」指每一閘極指狀物內的閘極寬度之和。
或者，布置於除主線鄰近區域(R50)外之區域內的始終開啟電路單元50A可基於其功能加以定義，使得除單元50A外之始終開啟電路單元係布置於主線鄰近區域(R50)內。
始終開啟電路單元50A可至少包括未知傳播防止電路單元或保留暫存器電路單元之一者。
未知傳播防止電路單元通常係連接於電路單元10與其他電路單元(例如，其他始終開啟電路單元)之間。若從電源切斷電路單元10，其輸出取決於其控制時序係未知。即，電路單元10之輸出是否採用1或0之值可取決於電源關閉時序變更。在此一情形中，若經受電力控制之電路單元10之輸出級係始終開啟電路，輸入取決於電力控制時序改變。此導致不穩定操作。為解決此一問題，將未知傳播防止電路單元提供於電路單元10與其他電路單元間。
儘管係始終開啟電路單元，通常採用簡單邏輯單元實施未知傳播防止電路單元，諸如AND單元或OR單元，以確保邏輯位準係固定於1或0。此單元屬於一類型的始終開啟電路單元，其在所有方面不消耗過多電源電流，即，電流驅動能力、最大電源電流位準及總閘極寬度。因此，應將未知傳播防止電路單元布置為分支連接電路單元(電路單元50A)。
保留暫存器電路單元係設計以在電源關閉時保留經受電力控制之電路單元10的輸入或輸出。保留暫存器電路單元需要儲存資料所需的最小數目之電路單元。此部分可採用數個反相器實施。
包括於保留暫存器電路單元內之始終開啟部分屬於一類型的始終開啟電路單元，其在所有方面(即，電流驅動能力、最大電源電流位準及總閘極寬度)不消耗過多電源電流。因此，應將保留暫存器電路單元之始終開啟部分布置為分支連接電路單元(電路單元50A)。
除以上之外，應將小規模電路布置為分支連接電路單元(電路單元50A)，其係待靠近經受電力控制之電路單元10布置並且不消耗過多電源電流的始終開啟電路單元。
應注意，「基本驅動能力」之概念可用作驅動能力之量值的度量。此處，當藉由預定製造程序採用最大可能閘極寬度在給定圖案高度下形成反相器時，其各係由一對PMOS及NMOS電晶體構成，基本驅動能力係定義為「1」。術語「圖案高度」指在行方向上或沿圖2中參考電壓主線VSS之長度的單元大小。此定義允許藉由基本驅動能力之倍數在所有邏輯電路中分類驅動能力。因此，若其基本驅動能力之倍數等於或高於特定倍數，可將電路單元定義為個別連接電路單元，且若其基本驅動能力之倍數小於特定倍數，可將電路單元定義為分支連接電路單元。
考慮到最佳效益，由於IR下降可在通常操作期間最小化，應將電路單元鄰近電源主線布置。因此，可給出固定資訊，即「鄰近電源主線布置」，且非「布置於預定距離內」。即，將個別連接電路單元(始終開啟電路單元50)鄰近主線布置，且無需在兩者間提供經受電力控制之電路單元10。此時，允許將其他電路單元布置於分支連接電路單元(始終開啟電路單元50A)與主線間。
另一方面，一些設計者可轉換以上度量(主線鄰近區域(R50)之範圍、驅動能力、最大電流位準、總閘極寬度及鄰近主線布置之電路單元的存在或不存在)以便基於正常操作期間的IR下降公差及參考EM(電遷移)電阻作出決定。此有助於基於本設計方法建構自動MTCMOS布局工具，從而允許始終開啟電路單元之自動布局而不需要設計者判斷。
以上第一至第三具體實施例提供以下優點。
即，該等具體實施例確保減小流經參考電壓分支線VSSB之電源電流，且特定言之係流經VSS下伏分支線71之電源電流。電源電流係與用作個別連接電路之始終開啟電路單元50的數目成比例地減小。因此，在圖2中所示之範例的情形中，即使參考電壓分支線VSSB之寬度減小，且特定言之，係VSS下伏分支線71之寬度減小，IR下降及EM電阻仍存在足夠邊限。結果，即使參考電壓分支線VSSB之寬度作為VSS下伏分支線71及VSS上部分支線72之寬度的減小之結果且減小，操作可靠性不會減低。此使得與分支線之寬度減小成比例地減小每一電路單元之大小成為可能。儘管每一單元之大小減小一較小因數，可以全面方式縮小成千上萬個單元。此提供半導體積體電路之大小的整體顯著減小。本發明之具體實施例有助於顯著抑制由MTCMOS及其他電力控制技術之應用造成的面積增加。
另外，欲藉由個別連接線51連接至主線的始終開啟電路單元50係儘可能靠近主線。此防止個別連接線51干擾其他電路單元之布局及布置。若以非有序方式(以其中未決定其布局區域之方式)布置欲藉由個別連接線51連接至主線的始終開啟電路單元50，相同線51可干擾其他電路單元之布局及布置。此可導致時間及工作、增加之布線數目以及增加之單元面積的代價。在本具體實施例中，藉由個別連接線51接近主線且布置始終開啟電路單元50，從而提供以上說明之優點若無以上給出之任何問題。
在第一至第三具體實施例中，說明用於在始終開啟電路單元50及50A間區分並且定義布局區域之參數。將該等參數變為規則有助於含有該等不同類型之始終開啟電路單元的MTCMOS區塊之自動化布局設計。
本申請案包含與於2008年6月12日向日本專利局申請之日本優先專利申請案JP 2008-154475所揭示有關之標的，其全部內容在此以引用方式併入本文。
熟習此項技術者應瞭解各種修改、組合、次組合及變更可根據設計要求及其他因素發生，只要其係在隨附申請專利範圍或其等效內容的範疇內。
1C．．．第一接點
2CH．．．第二接點
10．．．經受電力控制之電路單元
20．．．電源開關單元
30．．．電路區塊
41,42．．．電源輸入單元
50．．．始終開啟電路單元
50A．．．始終開啟電路單元
51．．．個別連接線
61．．．VDD下伏分支線
62．．．VDD上部分支線
71．．．VSS下伏分支線
72．．．VSS上部分支線
A1,A2．．．單元布局區域
BL1．．．分支線群組
BL2．．．分支線群組
PL1．．．電源線對
PL2．．．電源線對
VDD．．．電源電壓主線
VDDB．．．電源電壓分支線
VSS．．．參考電壓主線
VSSB．．．參考電壓分支線
圖1係解說依據本發明之具體實施例之半導體積體電路的組態之範例的圖式；以及圖2係依據本發明之具體實施例的示意性平面圖，其解說圖1中所示之單元布局區域的組態範例。
10．．．經受電力控制之電路單元
20．．．電源開關單元
30．．．電路區塊
41,42．．．電源輸入單元
50．．．始終開啟電路單元
50A．．．始終開啟電路單元
51．．．個別連接線
61．．．VDD下伏分支線
62．．．VDD上部分支線
71．．．VSS下伏分支線
72．．．VSS上部分支線
A1,A2．．．單元布局區域
BL1．．．分支線群組
BL2．．．分支線群組
PL1．．．電源線對
PL2．．．電源線對
VDD．．．電源電壓主線
Vdd．．．電源電壓
VDDB．．．電源電壓分支線
VSS．．．參考電壓主線
VSSB．．．參考電壓分支線

Claims (20)

  1. 一種半導體積體電路，其包含：一電源開關，其經組態以提供在一第一分支線與一主線之間之電連接及中斷，該主線以一單元布局區域之一平面圖來看係沿一行方向延伸；一周邊電路單元，其電氣地連接至該第一分支線，該第一分支線以該單元布局區域之該平面圖來看係沿一列方向延伸；一分支連接電路單元，其電氣地連接至一第二分支線，該第二分支線以該單元布局區域之該平面圖來看係沿該列方向延伸；一個別連接電路單元，其電氣地連接至一個別連接線，該個別連接線係電氣地連接至該主線。
  2. 如請求項1之半導體積體電路，其中該列方向與該行方向不同。
  3. 如請求項1之半導體積體電路，其中該列方向與該行方向正交。
  4. 如請求項1之半導體積體電路，其中該周邊電路單元係直接電氣地連接至該第一分支線。
  5. 如請求項1之半導體積體電路，其中該分支連接電路單元係直接電氣地連接至該第二分支線。
  6. 如請求項1之半導體積體電路，其中該第二分支線係直接電氣地連接至該主線。
  7. 如請求項1之半導體積體電路，其中該個別連接電路單 元係直接電氣地連接至該個別連接線。
  8. 如請求項1之半導體積體電路，其中該個別連接線係直接電氣地連接至該主線。
  9. 如請求項1之半導體積體電路，其中該個別連接電路單元之一電源電流驅動能力高於該分支連接電路單元之一電源電流驅動能力。
  10. 如請求項1之半導體積體電路，其中該個別連接電路單元之一總電晶體閘極寬度大於該分支連接電路單元之一總電晶體閘極寬度。
  11. 如請求項1之半導體積體電路，其中以該單元布局區域之該平面圖來看，該個別連接電路單元係在該周邊電路單元與該主線之間。
  12. 如請求項1之半導體積體電路，其中以該單元布局區域之該平面圖來看，該周邊連接電路單元係在該分支連接電路單元與該主線之間。
  13. 如請求項1之半導體積體電路，其中以該單元布局區域之該平面圖來看，該周邊電路單元及該個別連接電路單元係布置於距該主線之一預定距離內。
  14. 如請求項1之半導體積體電路，其中一可流經該個別連接電路單元之最大電源電流係大於一可流經該分支連接電路單元之最大電源電流。
  15. 如請求項1之半導體積體電路，其中該電源開關經組態以電氣連接該第一分支線至該主線。
  16. 如請求項1之半導體積體電路，其中該電源開關經組態 以自該主線與該第一分支線中斷。
  17. 如請求項1之半導體積體電路，其中一電源電壓或一參考電壓可施加於該主線。
  18. 如請求項1之半導體積體電路，其中該主線與一不同主線並聯，該不同主線係與該主線隔開。
  19. 如請求項1之半導體積體電路，其中該分支連接電路單元經組態以在該啟動後通電。
  20. 如請求項1之半導體積體電路，其中該個別連接電路單元經組態以在該啟動後通電。
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