CN101604689B - 半导体集成电路 - Google Patents

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Abstract

本发明提供半导体集成电路，包括：单元设置区域，包括电源的供给和中断由电源开关控制的受电源控制的电路单元和在启动后始终通电的常通电路单元组；主线，设置在单元设置区域中，并且施加有电源电压或者参考电压；以及第一和第二支线，从单元设置区域中的主线分出。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，其在相同的电路块中以混合的方式具有所谓的MTCMOS(多阈值互补金属氧化物半导体)基和非MTCMOS基电路单元。
背景技术
作为称作MTCMOS(多阈值互补金属氧化物半导体)的电路技术，例如，已知对电路单元的电源电压或者参考电压的供给和中断的控制。例如，MTCMOS将阈值电压高于功能电路的晶体管的电源开关晶体管连接到适于将电源电压或者参考电压(例如，GND电压)供应到用作具体功能的每个电路块的通道。当不使用电路块时，电源开关晶体管截止，中断到电路块中的晶体管的泄漏电流。这保证了显著减少流入不使用的电路块中的浪费的泄漏电流。
已经提出了这样的半导体集成电路，其中单元形式的电源开关晶体管适当设置在电路单元设置区域中。在包括MTCMOS基电路块的半导体集成电路的设计中，该半导体集成电路旨在消除手工设置电源开关晶体管的不便(参考日本专利提前公开No.2005-259879，在下文称为专利文件1)。
MTCMOS基和非MTCMOS基电路单元以混合方式设置在专利文件1所描述的电路块中。
发明内容
专利文件1中描述的技术在相同的电路块中以混合的方式实现了通过根据诸如MTCMOS的电源控制技术设置电路的所需电路(受电源控制的电路)和非根据电源控制技术的其他部分(常通电路单元)。此时，在每个电路单元中必须提供两个支线，即第一支线和第二支线，第一支线经由电源开关受控地连接到电源电压或者参考电压(所谓的虚拟电源线或者参考电压线)，第二支线直接连接到施加有电源电压或者参考电压的主线，而没有电源开关。
在这些电路单元的设置上，对于将要采用的电路单元，在电路单元的设计阶段仍然不知道电路块具有何种功能。因此，在电路单元的设计时，为了保证多功能性，考虑到可能的IR降(电流流过所致的电压降)和电迁移电阻，电路单元中的第一和第二支线必须充分减少配线电阻。
特别是，在运行中，直接连接到主线而不是电源开关的第二支线因IR降和延迟这些单元的运行而反过来影响附近的电路单元。因此，在电路块中位置不受限制的多用途电路单元中，对支线且特别对第二支线的图案上，必须采用足够粗的配线。然而，根据其在电路块中的位置，某些线过分粗。这导致了不必要的大电路单元尺寸。
所希望的是提供这样的半导体集成电路，其可以抑制电路单元中第一和第二支线的不必要的粗配线，以允许减少单元面积，并且在电路块中的单元设置上提供高效率。
根据本发明实施例(第一实施例)的半导体集成电路包括单元设置区域、主线和第一与第二支线。单元设置区域包括受电源控制的电路单元和启动后始终通电的常通电路单元组。电源开关控制受电源控制的电路单元的电源的供给和中断。主线设置在单元设置区域中，并且施加有电源电压或者参考电压。第一和第二支线从单元设置区域中的主线分出。受电源控制的电路单元经由电源开关和第一支线连接到主线。常通电路单元组包括多个分支连接电路单元和单独连接电路单元。多个分支连接电路单元经由公共的第二支线连接到主线，并且在启动后始终通电。单独连接电路单元经由单独连接线而不是第二支线连接到主线，并且在启动后始终通电。
在根据本发明另一个实施例(第二实施例)的半导体集成电路中，第一实施例中的主线和第二支线设置为彼此垂直。单独连接电路单元设置在主线邻近区域中，该主线邻近区域是单元设置区域中与主线相距预定距离内的区域。多个分支连接电路单元设置在与主线邻近区域不同的单元设置区域中。
在根据本发明另一个实施例(第三实施例)的半导体集成电路中，第一实施例中的主线和第二支线彼此垂直。单独连接电路单元设置为邻近于主线而在该单独连接电路单元与该主线之间不设置该受电源控制的电路单元的任何一个。其他电路单元设置在多个分支连接电路单元的每一个和主线之间。
在根据本发明另一个实施例(第四实施例)的半导体集成电路中，第一实施例中的单独连接电路单元的电源电流驱动能力等于或者高于预定水平。多个分支连接电路单元的每一个的电源电流驱动能力低于该预定水平。
在根据本发明另一个实施例(第五实施例)的半导体集成电路中，第一实施例中的运行期间流过单独连接电路的最大电源电流等于或者高于预定水平。运行期间流过多个分支连接电路单元的每一个的最大电源电流小于预定水平。
在根据本发明另一个实施例(第六实施例)的半导体集成电路中，第一实施例中的单独连接电路的总晶体管栅极宽度等于或者大于预定宽度。多个分支连接电路单元的每一个的总晶体管栅极宽度小于该预定水平。
在本发明中，多个分支连接电路单元，即常通电路单元组，至少可以包括所谓的防止未知传播电路单元或者保持寄存器电路单元。
根据第一实施例，启动后始终通电的常通电路单元组包括多个分支连接电路单元和单独连接电路单元。多个分支连接电路单元经由公共的第二支线连接到主线。然而，单独连接电路单元经由单独连接线而不是第二支线连接到主线。
在启动半导体集成电路时，电源电流从多个分支连接电路单元经由第二支线流到主线，或者从主线经由第二支线流到多个分支连接电路单元。相反，单独连接电路单元不连接到第二支线。因此，电源电流经由单独连接线流到主线。结果，流过单独连接电路单元的电源电流不流过第二支线。
特别是，当单独连接电路单元设置在主线邻近区域(第二实施例)中时，电路单元和主线之间的连接线短路。此外，连接线不通过其他分支连接电路单元或者受电源控制的电路单元。
这在单独连接电路单元设置为邻近于主线(第三实施例)时也是正确的。
当单独连接电路单元的电源电流驱动能力高于分支连接电路单元(第四实施例)时，更小量的电源电流以与驱动能力之差成比例流过第二支线。这对于其他实施例(以最大电源电流限定的第五实施例和以总晶体管栅极宽度限定的第六实施例)也是正确的。就是说，在第五实施例中，单独连接电路单元的最大电源电流大于分支连接电路单元。因此，更小量的电源电流以与电流之差成比例地流过第二支线。在第六实施例中，单独连接电路单元的总晶体管栅极宽度大于分支连接电路单元。因此，更小量的电源电流以与栅极宽度之差成比例地流过第二支线。
应当注意的是，这里的术语“栅极宽度”是指垂直于栅极控制的沟道电流方向的栅极的尺寸。另一方面，术语“总栅极宽度”是指当栅极以多个彼此并联连接的单元(栅极指(gate finger))形成时，每个栅极指的栅极宽度的总和。
对于电路单元中的第一和第二支线，本发明的实施例抑制了不必要的粗配线，因此允许减少单元面积，并且在电路块中的单元的设置上提供高效率。
附图说明
图1是图解根据本发明实施例的半导体集成电路的构造示例的示意图；和
图2是根据本发明实施例的示意性平面图，图解图1所示的单元设置区域的构造示例。
具体实施方式
下面，将参考附图描述本发明的优选实施例。
第一实施例
图1是图解根据本发明实施例的半导体集成电路的构造示例的示意图。图1示意性地示出了适合于供应电源电压Vdd或者参考电压(例如，GND电压)的配线和连接到这些配线的电路单元。
图1所示的半导体集成电路包括单元设置区域A1和A2以及电路块30。单元设置区域A1基于MTCMOS技术。单元设置区域A2不是基于MTCMOS技术。电路块30是非MTCMOS基电路块的类型，用单元设置方案之外的方案设计。
在本实施例中，最本质的是半导体集成电路具有基于MTCMOS技术的单元设置区域A1。另一方面，可以提供或者不提供不是基于MTCMOS技术的单元设置区域A2和电路块30。然而，应当注意的是，与诸如控制电路和存储部分的控制相关的电路可以分别设计为常通电路块，其随着电路块30启动后始终通电。此外，基于单元设置方案设计的逻辑块和其他区域的一部分可以像单元设置区域A2的情况那样不基于MTCMOS。这样的区域在启动后始终通电。
图1图解了这样的示例，其中半导体集成电路除了基于MTCMOS技术的单元设置区域A1外还包括都不基于MTCMOS技术的单元设置区域A2和电路块30。
在图1所示的示例中，半导体集成电路包括用作“主线”的多个电源线对PL1、多个电源线对PL2、用作“支线”的多个支线组BL1和多个支线组BL2。
电源线对PL1设置为彼此平行，以沿着列方向设置，且在行方向上以预定的间隔分隔。
电源线对PL2设置为彼此平行，以沿着垂直于电源线对PL1的行方向设置，且在列方向上以预定的间隔分隔。
在图1中，五个电源线对PL1和五个电源线对PL2彼此交叉，因此总体上以栅格形式形成电源线图案。
电源线对PL1和PL2的每一个都包括一对电源电压主线VDD和参考电压主线VSS，设置为彼此平行。在栅格形式的电源线图案的交叉点上，电源电压主线VDD彼此连接，并且参考电压主线VSS也彼此连接。
在栅格形式的电源线图案中，电源输入单元41和42连接到外框四侧上的电源线对PL1和PL2的每一个。参考电压主线VSS连接到电源输入单元41，并且电源电压主线VDD连接到输入单元42。
参考电压Vss从外部电源经由电源输入单元41提供给半导体集成电路。电源电压Vdd从外部经由电源输入单元42提供给半导体集成电路。
支线组BL1和BL2从用作“主线”的电源线对PL1分出，以对例如受电源控制的电路单元10供电。该单元10是半导体集成电路的基本单元。
此外，支线组BL1和BL2形成为在行方向上从用作“主线”并沿列方向设置的电源线对PL1延伸。
这里，根据本实施例的半导体集成电路的主要特征之一是同一个电路包括单元设置区域A1中的“电路单元10和常通单元50，电路单元10受电源控制，电源开关控制其电源的供给和中断，常通电路单元50在启动后始终通电”。
在图1所示的示例中，电源开关形成为电源线对PL1的设置区域的下层中的开关单元20，也就是比电源线对PL1的配线更靠近半导体基板的区域。电源开关可以提供为适合于受电源控制的电路单元10。在本实施例中，该单元10可以以这样的方式形成。然而，在图1所示的示例中，电源开关实施为电源开关单元20，并且所有的电源开关单元20都沿着电源线对PL1且在其下层设置。这样做是为了保证高效率地设置电源开关单元，并且便于控制线的连接适合于控制电源开关单元。
在单元设置区域A1中，支线组BL2的每一个都从单个电源线对PL1分出。上述的两种类型的电路单元，即受电源控制的电路单元10和常通电路单元50连接到支线组BL2。
这里，支线组BL2包括施加有电源电压Vdd的支线(下文称为电源电压支线VDDB)和施加有参考电压Vss的另一支线(下文称为参考电压支线VSSB)。受电源控制的电路单元10和常通电路50都连接到电源电压支线VDDB和参考电压支线VSSB，以便提供电源。
然而，尽管在图1中没有详细图解，但是连接到电路单元10的电源电压支线VDDB和参考电压支线VSSB之一或其二者都经由电源开关单元20连接到电源线对PL1的相关主线(电源电压主线VDD或者参考电压主线VSS)。相反，连接到常通电路单元50的电源电压支线VDDB和参考电压支线VSSB都不经由电源开关单元20而直接连接到电源线对PL1的相关主线(电源电压主线VDD或者参考电压主线VSS)。
在图1中，所示的参考电压支线VSSB(或者电源电压支线VDDB)以相同的方式构造，而与它们是否经由电源开关单元20连接到主线无关。
这里，已知有三种类型的MTCMOS控制，即一种类型的控制适合于用电源开关控制电源电位Vdd侧(所谓的头型)，另一种类型的控制适合于用电源开关控制参考电位Vss侧(所谓的脚型)，再一种类型的控制适合于执行两种类型的控制。在本实施例中，可以采用三种类型控制中的任何一个。然而，应当注意的是，设计为用电源开关控制头型和脚型的类型导致上方的大的区域。因此，优选头型或者脚型。
电源开关单元20接收图1中没有示出的控制信号，并且可以根据所接收的控制信号中断电源线对PL1和支线组BL2中的电源电压Vdd和参考电压Vss中的至少一个。例如，电源开关单元20的每一个都包括电源开关晶体管。该单元20根据所接收的控制信号的逻辑截止相同的晶体管，因此中断到连接到支线组BL2的受电源控制的电路单元10的电源电流通道。
在基于MTCMOS电源中断技术的半导体集成电路中，阈值电压高于受电源控制的电路单元10中的相同导电类型晶体管的MOS晶体管用作电源开关晶体管。例如，在适合于根据控制信号从参考电压主线VSS上电分离参考电压支线VSSB的脚型的情况下，高阈值电压的NMOS晶体管用作电源开关晶体管。在适合于根据控制信号从电源电压主线VDD上电分离电源电压支线VDDB的头型的情况下，高阈值电压的PMOS晶体管用作电源开关晶体管。
另一方面，电源开关单元20不提供在单元设置区域A2中。在该区域A2中，包括电源电压支线VDDA和参考电压支线VSSA的支线组BL1从电源线对PL1分出。电源电压支线VDDA经由接触连接到电源电压主线VDD，并且参考电压支线VSSA经由接触连接到参考电压主线VSS。
相反，单元设置区域A1中的支线组BL2包括电源电压支线VDDB和参考电压支线VSSB，如上所述。电源电压支线VDDB和参考电压支线VSSB分别直接(经由接触)或者经由电源开关单元20连接到电源电压主线VDD和参考电压主线VSS。
如上所述，支线组BL1和BL2就存在或者缺少插设的电源开关单元20方面彼此不同。就是说，电源开关单元20可以插设在支线组BL2和电源线对PL1之间。然而，在支线组BL1和电源线对PL1之间不插设电源开关单元20。
应当注意的是，例如，因始终运行而不需要与电源线切断的电路提供有直接来自电源线对的电源而没有任何支线组，与图1所示的电路块30相似。
在本实施例中，最为本质的是在单元设置区域A1中设置主线(例如，电源线对PL1)和支线(例如，支线组BL2)。最为本质的还有单元设置区域A1具有电源开关单元20或者其他形式的电源开关功能。
下面，取脚型电源控制作为示例，更加详细地描述基于第一实施例的实施方式。
第二实施例
图2是图解图1所示单元设置区域A1的构造示例的示意性平面图。
在图2所示的单元设置区域A1中，例如，用第三配线层(3M)形成的电源电压主线VDD和参考电压主线VSS在列方向(图2中的垂直方向)上彼此平行地走线。
源自电源电压主线VDD的电源电压支线VDDB设置为垂直于电源电压主线VDD延伸。
电源电压支线VDDB的每一个都具有两层结构，包括由第一配线层(1M)制造的VDD下层支线61和由第二配线层(2M)制造的VDD上层支线62。如果未示出的阱必须固定电源电压Vdd，则VDD下层支线61连接到该阱。通常，N型阱(N阱)电固定在电源电压Vdd。在N阱中通常形成高浓度N型扩散区域(接触区域)。VDD下层支线61借助第一接触(1C)连接到N型接触区域。图2中省略了这些接触。VDD上层支线62形成为宽于VDD下层支线61，且在该线61之上。VDD上层支线62和VDD下层支线61由接触电连接到一起。这些接触示出为白色未填充的方块，提供在第一配线层(1M)和第二配线层(2M)之间，即第二接触(2CH)。第二接触例如等间距地或者以规则的间隔提供。
源自参考电压主线VSS的参考电压支线VSSB设置为垂直于参考电压主线VSS延伸。
参考电压支线VSSB的每一个都具有两层结构，包括由第一配线层(1M)制造的VSS下层支线71和由第二配线层(2M)制造的VSS上层支线72。如果未示出的阱(或者基板)必须固定在参考电压Vss，则VSS下层支线71连接到该阱(或者基板)。通常，P型阱(P阱)(或者基板)固定在参考电压Vss。在P阱(或者基板)中形成高浓度P型扩散区域(接触区域)。VSS下层支线71借助于第一接触(1C)连接到P型接触区域。图2中省略了这些接触。
另一方面，VSS上层支线72形成为宽于VSS下层支线71，并且沿着该线71设置在该线71的上层中。然而，应当注意的是，VSS上层支线72没有通过第二接触(2CH)连接到VSS下层支线71。
VSS上层支线72经由第二接触(2CH)连接到邻近于该线72的区域的电路单元10，还连接到下层等。
VSS下层支线71与参考电压主线VSS之下的层(3M)相交(图2中的线71没有水平分开)。相反，在参考电压主线VSS下面延伸的VSS上层支线72可以在参考电压主线VSS的两侧被划分。当参考电压主线VSS两侧上的两部分必须由不同的电源开关控制时，采用这样的构造。
更具体地讲，电源开关单元20(R20)的设置区域提供在VSS下层支线71的下层区域中。VSS上层支线72在参考电压主线VSS的下层区域中分成两段。该两段延伸在垂直于参考电压主线VSS的两个方向上。VSS上层支线72的该两段到公共VSS下层支线71的连接由不同的电源开关M1和M2控制。尽管图2中所示的为单个控制线，但是如果电源开关M1和M2分开控制，则它们由不同的控制线控制。
如上所述，VSS上层支线72由电源开关M1和M2控制。因此，该线72起所谓的虚拟VSS线作用。
VSS上层支线72在电源开关截止时不被供应参考电位Vss。这引起连接到VSS上层支线72的电路单元10的电源节点电浮置。在停电时，电源节点的电位因电路单元10中晶体管的泄漏电流而升高。
于是，当电源开关导通时，VSS上层支线72连接到参考电压主线VSS。这使由泄漏电流累积的电荷从VSS上层支线72释放。
如上所述，为了VSS上层支线72起到虚拟VSS线的作用，该线72不经由接触连接到VSS下层支线71，这与电源电压支线VDDB的情况不同。
经由电源开关连接到主线(参考电压主线VSS)的VSS上层支线72是“第一支线”的示例。直接(经由接触)而没有任何电源开关连接到主线的VSS下层支线71是“第二支线”的示例。
在本实施例中，主线邻近区域(R50)限定为与参考电压主线VSS相距预定距离内的区域。对于主线邻近区域(R50)，距参考电压主线VSS的距离L1和距电源电压主线VDD的距离L2仅需要相等或者为预定的比值。作为选择，对于主线邻近区域(R50)，距参考电压主线VSS的一个距离L1和距相同线VSS的另一个距离L3仅需是恒定的。应当注意的是，距离L1和L3可以彼此相同或者不同。
在本实施例中，图1所示的常通电路单元50设置在如上所述限定的主线邻近区域(R50)中。
通常，常通电路单元50A与周边电路单元10紧密相关。因此，它们的设置位置基于与该单元10的关系确定，尽管这也取决于包括在常通电路单元50中的电路单元具有的功能种类。
在本实施例中，除电路单元50A之外的常通电路单元50设置在主线邻近区域(R50)中。然而，应当注意的是，可能没有任何电路单元像常通电路单元50A那样，其设置位置根据与周边电路10的关系来确定。在此情况下，所有的常通电路单元设置在主线邻近区域(R50)中。
然而，应当注意的是，在主线邻近区域(R50)中可以有或者可以没有受电源控制的电路单元10。图2图解了在部分的主线邻近区域(R50)中有受电源控制的电路单元10的情况。在缺少电路单元10的情况下，主线邻近区域(R50)专门用于常通电路单元50。
在除主线邻近区域(R50)之外的区域中设置常通电路单元50A，其电源节点经由参考电压支线VSSB的VSS下层支线71(第二支线)连接到参考电压主线VSS。因此，常通电路单元50A也称作“分支连接电路单元”。
相反，设置在主线邻近区域(R50)中的常通电路单元50的电源节点连接到例如由第一配线层(1M)制作的各连接线51。
各连接线51为常通电路单元50的每一个而提供。常通电路单元50的每一个都特别地由各连接线51连接到主线(参考电压主线VSS)，而不是由参考电压支线VSSB的VSS下层支线71(第二支线)连接。因此，常通电路单元50也称为“单独连接电路单元”。
第三实施例
在本实施例中，将描述基于上述第一和第二实施例的设置在主线邻近区域(R50)中的常通电路单元50和设置在除主线邻近区域(R50)之外的常通电路单元50A之间的区别的具体示例(更加详细的实施例)。
电路单元50和50A可以通过电源电流驱动能力的差别彼此区别。电源电流驱动能力的差别从不同的角度有时可以解释为最大电源电流水平的差别。作为选择，总的晶体管栅极宽度可以用作与驱动能力成比例的具体量度。
在本实施例中，决定电路单元是用作设置在主线邻近区域(R50)中且由各连接线51连接到主线的单独连接电路单元(电路单元50)，还是设置在除主线邻近区域(R50)之外的区域中且经由第二支线(VSS下层支线71)连接到主线的分支连接电路单元(电路单元50A)。该决定根据驱动能力、最大电源电流水平和总的栅极宽度中的任何一个或者其结合进行。
更具体地讲，当驱动能力用于量度时，如果电路单元的电源电流驱动能力等于或者高于预定水平，则该电路单元例如可限定为单独连接电路单元(电路单元50)，而如果该电路单元的电源电流驱动能力低于预定水平，则该电路单元限定为分支连接电路单元(电路单元50A)。
当最大电源电流水平用于量度时，如果流过电路单元的最大电源电流水平等于或者大于预定水平，则该电路单元例如可以限定为单独连接电路单元(电路单元50)，而如果流过电路单元的最大电源电流水平小于预定水平，则限定为分支连接电路单元(电路单元50A)。
当总的栅极宽度用于量度时，如果总的栅极宽度等于或者大于给定的宽度，则电路单元例如可以限定为单独连接电路单元(电路单元50)，而如果总的栅极宽度小于给定的宽度，则限定为分支连接电路单元(电路单元50A)。
这里，术语“栅极宽度”是指垂直于受该栅极控制的沟道电流的栅极尺寸。此外，术语“总的栅极宽度”是指当栅极用彼此并联连接的多个单元(栅极指针)形成时，每个栅极指针的宽度的总和。
作为选择，设置在除主线邻近区域(R50)之外的区域中的常通电路单元50A可以根据其功能限定为除电路单元50A之外的常通电路单元设置在主线邻近区域(R50)中。
常通电路单元50A至少可以包括防止未知传播电路单元(unknownpropagation prevention circuit cell)或者保持寄存器电路单元(retention registercircuit cell)。
防止未知传播电路单元通常连接在电路单元10和其他电路单元(例如，其他常通电路单元)之间。如果电路单元10被切断电源，则其输出取决于其控制时间而未知。就是说，电路单元10的输出取1或0可以根据电源切断时间而变化。在此情况下，如果受电源控制的电路单元10的输出阶段为常通电路，则输入根据电源控制时间而变化。这导致不稳定的运行。为了解决这样的问题，在电路单元10和其他电路单元之间提供防止未知传播电路单元。
尽管防止未知传播电路单元为常通电路，但是其经常实施为诸如AND单元或者OR单元的简单逻辑单元，以保证逻辑电平固定到1或者0。该单元属于常通电路单元的类型，总体上不消耗很大的电源电流，即考虑到电流驱动能力、最大电源电流水平和总的栅极宽度等各方面。因此，防止未知传播电路单元应当设置为分支连接电路单元(电路单元50A)。
保持寄存器电路单元设计为在电源切断时保持受电源控制的电路单元10的输入和输出。保持寄存器电路单元要求存储数据所需要的最小量的电路单元。这部分可以用几个反相器予以实现。
包括在保持寄存器电路单元中的常通部分属于常通电路单元类型，其总体上不消耗很大的电源电流，也就是考虑电流驱动能力、最大电源电流水平和总的栅极宽度等方面。因此，保持寄存器电路单元的常通部分应当设置为分支连接电路单元(电路单元50A)。
除了上面所述外，作为要设置在受电源控制的电路单元10附近的常通电路单元并且不消耗很大电源电流的小规模电路应当设置为分支连接电路单元(电路单元50A)。
应当注意的是，“基础驱动能力”的概念可以用作驱动能力大小的量度。这里，当每个都由一对PMOS和NMOS晶体管制造的反相器由预定的制造工艺由最大可能的栅极宽度以给定的图案高度形成时，基础驱动能力定义为“1”。术语“图案高度”是指图2中在列方向上或者沿着参考电压主线VSS的长度的单元尺寸。该定义允许通过基础驱动能力的倍数来分类几乎所有逻辑电路的驱动能力。因此，如果电路单元的基础驱动能力的倍数等于或者大于一定的倍数，则该电路单元可以限定为单独连接电路单元，而如果基础驱动能力的倍数小于一定的倍数，则限定为分支连接电路单元。
考虑到最佳效率，因为IR降可以在正常运行期间最小化，所以电路单元应当设置为邻近于电源主线。因此，可以给出固定信息，即“设置为邻近于电源主线”，而不是“设置为在预定的距离内”。就是说，单独连接电路单元(常通电路单元50)设置为邻近于主线而不在其间提供受电源控制的电路单元10。此时，允许其他电路单元设置在分支连接电路(常通电路单元50A)和主线之间。
另一方面，某些设计者可以转换上述量度(主线邻近区域(R50)的范围、驱动能力、最大电流水平、总的栅极宽度以及邻近于主线设置的电路单元的存在或者不存在)，从而根据正常运行期间的IR降容差和参考EM(电迁移)电阻来决定。这有助于根据本设计方法建立自动MTCMOS设置设备，因此允许进行常通电路的自动设计而不需设计者的调整。
上面的第一至第三实施例提供下面的有益效果。
就是说，这些实施例保证了减少流过参考电压支线VSSB且特别是VSS下层支线71的电源电流。电源电流的减少与用作单独连接电路的常通电路单元50的数量成比例。因此，在图2所示的示例的情况下，如果减小了参考电压支线VSSB的宽度且特别是VSS下层支线71的宽度，则IR降和EM电阻有充足的余量。结果，即使作为减小VSS下层支线71和VSS上层支线72的宽度的结果，减小了参考电压支线VSSB的宽度，运行可靠性也不削弱。这使其能够以与支线宽度的减小成比例地减小每个电路单元的尺寸。尽管每个单元的尺寸减小很小的因数，但是上万个单元可以全面小型化。这总体上显著减小半导体集成电路的尺寸。本发明的实施例有助于显著抑制应用MTCMOS和其他电源控制技术导致的面积增加。
此外，使得要由单独连接线51连接到主线的常通电路单元50尽可能地靠近主线。这防止单独连接线51与其他电路单元的设计和设置发生干扰。如果要由单独连接线51连接到主线的常通电路单元50以无序方式(设置区域不确定的方式)设置，则相同的线51可以与其他电路单元的设计和设置产生干扰。这会导致浪费时间和努力，增加配线的数量，或者增加单元面积。在本实施例中，常通电路单元50通过单独连接线51设置为靠近主线，因此提供了上述的有益效果而没有任何上面给出的问题。
在第一至第三实施例中，描述了用于区别常通电路单元50和50A及限定设置区域的参数。总结这些参数的规律有助于包含这些不同类型的常通电路单元的MTCMOS块的自动设置的设计。
本申请包含2008年6月12日提交日本专利局的日本优先权专利申请JP2008-154475中揭示的相关主题事项，因此其全部内容一并作为参考。
本领域的技术人员应当理解的是，在所附权利要求及其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims (9)

1.一种半导体集成电路，包括：
单元设置区域，包括
受电源控制的电路单元，电源的供给和中断由电源开关控制，和
常通电路单元组，启动后始终通电；
主线，设置在该单元设置区域中，并且施加有电源电压或者参考电压；以及
第一支线和第二支线，从该单元设置区域中的该主线分出；其中
该受电源控制的电路单元经由该电源开关和该第一支线连接到该主线，并且
该常通电路单元组包括
多个分支连接电路单元，经由该公共的第二支线连接到该主线，并且在启动后始终通电，和
单独连接电路单元，经由单独连接线而不用该第二支线连接到该主线，并且在启动后始终通电。
2.如权利要求1所述的半导体集成电路，其中
该主线和该第二支线彼此垂直地设置，
该单独连接电路单元设置在主线邻近区域中，该主线邻近区域是该单元设置区域中与该主线相距预定距离内的区域，并且
该多个分支连接电路单元设置在除该主线邻近区域之外的该单元设置区域中。
3.如权利要求1所述的半导体集成电路，其中
该主线和该第二支线彼此垂直设置，
该单独连接电路单元邻近该主线设置而在该单独连接电路单元与该主线之间不设置该受电源控制的电路单元的任何一个，并且
其他电路单元设置在该多个分支连接电路单元的每一个和该主线之间。
4.如权利要求1所述的半导体集成电路，其中
该单独连接电路单元的电源电流驱动能力等于或者高于预定水平，并且
该多个分支连接电路单元的每一个的电源电流驱动能力低于该预定水平。
5.如权利要求1所述的半导体集成电路，其中
运行期间流过该单独连接电路单元的最大电源电流等于或者大于预定水平，并且
运行期间流过该多个分支连接电路单元的每一个的最大电源电流小于该预定水平。
6.如权利要求1所述的半导体集成电路，其中
该单独连接电路单元的总晶体管栅极宽度等于或者大于预定宽度，并且
该多个分支连接电路单元的每一个的总晶体管栅极宽度小于该预定水平。
7.如权利要求1所述的半导体集成电路，其中
该多个分支连接电路单元的每一个都是防止未知传播电路单元，连接在该受电源控制的电路单元的电源控制期间的输出和其他常通电路单元的输入之间，连接到该输入侧的该受电源控制的电路单元的该输出固定到预定的逻辑电平，以防止未知的逻辑电平传播到该其他常通电路单元。
8.如权利要求1所述的半导体集成电路，其中
该多个分支连接电路单元的每一个都是作为保持寄存器一部分的电路单元，该保持寄存器适合于在电源控制期间保持呈现在该受电源控制的电路单元的该输入或者输出上的该逻辑电平。
9.如权利要求1所述的半导体集成电路，其中
该多个分支连接电路单元的每一个都包括：
防止未知传播电路单元，连接在该受电源控制的电路单元的输出和其他常通电路单元的输入之间，连接到该输入侧的该受电源控制的电路单元在电源控制期间的该输出固定到预定的逻辑电平，以防止未知的逻辑电平传播到该其他常通电路单元；以及
作为保持寄存器一部分的电路单元，该保持寄存器适合于在电源控制期间保持呈现在该受电源控制的电路单元的该输入或者输出上的该逻辑电平。
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