JP2010021265A - 半導体集積回路及び多電源レイアウト設計方法 - Google Patents

Abstract

【課題】セルに供給される電源に依存しない自由な配置を実現し、常時通電用電源線と電源遮断用電源線を並層で構成しても、電源幹線から基準電位線への配線接続が容易な半導体集積回路を提供すること。
【解決手段】複数の回路セルを有する半導体集積回路は、当該半導体集積回路の電源幹線と、電源幹線から縞状に配線された電源配線群と、一時的に回路セルへの電源供給を遮断する電源スイッチセルと、電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備える。電源配線群は、第１層メタル配線を介して電源スイッチセルと電源遮断対象セルを接続する遮断用電源供給線と、第２層メタル配線を介して電源スイッチセルと常時通電セルを接続する基準電位供給線とを含む。
【選択図】図３

Description

本発明は、未使用回路への電源供給を遮断することにより低消費電力化する半導体集積回路及び多電源レイアウト設計方法に関する。

近年、プロセスの微細化が進むにつれリーク電流が増大する現象が顕著に現れ、低消費電力が重要視される半導体集積回路を搭載した電子機器にとっては、リーク電流の増大が大きな課題となっている。

リーク電流が増大するという課題を解決する方法として、動作していない回路への電源供給を遮断する技術（以降、「電源遮断技術」という。）が挙げられる。電源遮断技術では、例えば、特定の機能を果たす回路ブロック毎に、その外周に電源スイッチセルを配置し、電源スイッチセルでオン／オフを制御できる電源を供給する。回路ブロックが非動作状態になる時には、電源スイッチセルを介して回路ブロックに供給する電源を遮断する。これにより、非動作状態の回路ブロックで発生するリーク電流を抑制でき、低消費電力化を実現できる。

しかし、上記方法による電源遮断技術を取り入れた半導体集積回路を設計する場合、電源遮断対象ブロックをひとまとまりに配置する必要があり、電源遮断対象ブロックが配置されている領域内には常時通電セルを配置することができない。このため、常時通電セル間の接続が電源遮断対象ブロックを横切る場合には電源遮断ブロックの外周を迂回する必要があるが、信号のスリューが問題となる。

信号のスリュー対策としてリピータセルを挿入する場合、そのリピータセルも常時通電セルであるため電源遮断ブロック内には配置できない。このため、常時通電セルのリピータ領域を新たに設ける必要がある。その結果、レイアウト形状が複雑化し、設計作業の負担が増加し、かつ、チップサイズが増大する。

特許文献１に開示の技術は、半導体集積回路内に電源スイッチセルを広く分布させることで電源遮断ブロック及び常時通電ブロックを細分化し、きめ細かく供給電源を遮断することを可能にしている。このため、常時通電セルのリピータ領域を作成する場所の自由度が上がり、設計作業の負担が軽減される。また、電源線を２層に構成することで電源線の配線混雑を緩和している。

特開２００５−２５９８７９号公報

しかし、特許文献１に開示の技術であっても、電源遮断対象ブロック内に常時通電セルを配置できないため、チップ上の複数箇所に常時通電ブロックを作成する必要がある。また、常時通電セルのリピータセルを挿入する場合、常時通電ブロックの中のどのブロックにリピータセルを挿入するかを配置配線ツールが自動で判別することは困難であるため、人手による設計作業負担が発生する。

さらに、第１層メタル配線に常時通電用電源線を作成し、第２層メタル配線に遮断用電源線を作成しているため、チップ全面に第３層メタル配線以降で縦方向に敷設された電源配線（以降電源幹線）から第１層メタル配線の常時通電用電源線に電源を引き込む箇所における電源構造が複雑になる。このため、電源作成に要する設計作業時間が増大する。

本発明の目的は、セルに供給される電源に依存しない自由な配置を実現し、常時通電用電源線と電源遮断用電源線を並層で構成しても、電源幹線から基準電位線への配線接続が容易な半導体集積回路及び多電源レイアウト設計方法を提供することである。

本発明は、複数の回路セルを有する半導体集積回路であって、当該半導体集積回路の電源幹線と、前記電源幹線から縞状に配線された電源配線群と、一時的に前記回路セルへの電源供給を遮断する電源スイッチセルと、前記電源スイッチセルを介して遮断用電源が接続される電源遮断対象セルと、前記電源スイッチセルを介さず、常時通電用電源が供給されている常時通電セルと、を備え、前記電源配線群は、第１層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する遮断用電源供給線と、第２層メタル配線を介して前記電源スイッチセルと前記常時通電セルを接続する基準電位供給線と、を含む半導体集積回路を提供する。このように、電源スイッチセルから第２層メタル配線を介して常時通電セルに基準電位を供給し、基準電位供給線を第２層メタル配線で敷設することにより、第３層配線で半導体集積回路全面に敷設されている電源幹線との接続を容易にし、電源供給のための接続配線面積削減と電源設計工数削減の効果を得ることができる。

上記半導体集積回路では、前記電源遮断対象セルは、不定信号の伝播を防ぐ論理構造を出力側に有する。このため、電源遮断対象セルへの電源供給が遮断されている時、電源遮断対象セルから常時通電セルへの不定信号の伝播を防ぐことができる。

上記半導体集積回路では、前記電源スイッチセルは、２つの基本電源スイッチセルから構成され、各基本電源スイッチセル内の基準電位供給線側が共有され、前記電源スイッチセル内の基準電位で固定されるウェルが共通化されている。このように、基準電位で固定されるウェルが共通化されるため、半導体集積回路全体の面積の増加を防ぐことができる。

上記半導体集積回路では、前記電源スイッチセルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている。このため、左右に隣接するセルとウェルにおける常時通電用電源と遮断用電源のショートを防ぐことができる。

上記半導体集積回路では、前記常時通電セルは、２つの基本常時通電セルから構成され、各基本常時通電セル内の基準電位供給線側が供給され、前記常時通電セル内の基準電位で固定されるウェルが共通化されている。このように、基準電位で固定されるウェルが共通化されるため、半導体集積回路全体の面積の増加を防ぐことができる。

上記半導体集積回路では、前記常時通電セルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている。このため、左右に隣接するセルとウェルにおける常時通電用電源と遮断用電源のショートを防ぐことができる。

上記半導体集積回路では、前記電源遮断対象セルは、２つの基本電源遮断対象セルから構成され、各基本電源遮断対象セル内の基準電位供給線側が共有され、前記電源遮断対象セル内の基準電位で固定されるウェルが共通化されている。このように、基準電位で固定されるウェルが共通化されるため、半導体集積回路全体の面積の増加を防ぐことができる。

上記半導体集積回路では、前記電源遮断対象セルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている。このため、左右に隣接するセルとウェルにおける常時通電用電源と遮断用電源のショートを防ぐことができる。

上記半導体集積回路では、前記電源スイッチセル、前記常時通電セル又は前記電源遮断対象セルは、隣接する回路セルと同一の電源で動作する回路である場合、前記隣接する回路セルと基準電位で固定されるウェルを共通化する。このため、ウェルに対する基準電位での固定を強化することができる。

本発明は、複数の回路セルを有する半導体集積回路であって、当該半導体集積回路の電源幹線と、前記電源幹線から縞状に配線された電源配線群と、一時的に前記回路セルへの電源供給を遮断する電源スイッチセルと、前記電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、前記電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備え、前記電源配線群は、第１層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第１の遮断用電源供給線と、第２層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第２の遮断用電源供給線と、第ｎ層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第ｎの遮断用電源供給線と、第ｎ＋１層メタル配線を介して前記電源スイッチセルと前記常時通電セルを接続するに基準電位供給線と、を含む半導体集積回路を提供する。このように、電源層を多層構造とすることにより、電源数が増えても、電源遮断対象セルとの接続を容易にし、電源供給のための接続配線面積を削減できる。

上記半導体集積回路では、前記基準電位はソース電源である。このため、電源幹線からの電源接続が容易になり、かつ、電源領域に依存しない自由な配置が可能となる。

上記半導体集積回路で、前記基準電位はドレイン電源である。このため、電源幹線からの電源接続が容易になり、かつ、電源領域に依存しない自由な配置が可能となる。

本発明は、上記半導体集積回路が備える電源スイッチセル、常時通電セル又は電源遮断対象セルが、隣接する回路セルと同一の電源で動作する場合、前記隣接する回路セルと基準電位で固定されるウェルを共通化する電源レイアウト設計方法を提供する。当該方法によれば、配置配線ツールでの自動配置時にウェルの共通化を意識する必要がなくなるため、配置配線ツールの既存機能で回路セルを用いたレイアウト設計が可能となる。

本発明に係る半導体集積回路及び多電源レイアウト設計方法によれば、電源幹線から回路セルの領域に常時通電用電源を供給する縞状に配線された配線箇所において、遮断用電源を迂回させてショートを回避する必要がない。このため、従来より電源構造が単純化され、電源設計作業の負担を軽減することができる。

また、２つの回路セルを組み合わせたセルを使用することで、基準電位で固定されるウェルで常時通電用電源と遮断用電源がショートすることなく、回路セルに供給される電源に配置領域を制限されないレイアウトが可能となる。このため、従来は設計作業の負担が大きかった、電源を考慮したリピータセルの挿入が容易になる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
電源スイッチセルにより電源供給の遮断を行う半導体集積回路について説明する。電源遮断を適用する半導体集積回路は、基準電位供給線（ＶＳＳ線）とは別に仮想基準電位供給線（Ｖ‐ＶＳＳ線）を有し、電源遮断対象セルをＶ‐ＶＳＳ線に接続する。Ｖ‐ＶＳＳ線はＶＳＳ線から電圧が供給されるが、ＶＳＳ線からＶ‐ＶＳＳ線への電気的接続は電源スイッチセルを介して行われる。

図１は、本発明に係る第１の実施形態の半導体集積回路の１チップレイアウトの一例を示す図である。図１に示す半導体集積回路は、スタンダードセル領域２０２内に、常時通電ブロック２０３と、それぞれ独立した第１の電源遮断対象ブロック２０４及び第２の電源遮断対象ブロック２０５とを有する。本実施形態によれば、図１に示されるチップ上辺のＩＯセル２０１から常時通電ブロック２０３への接続があるような場合、図２に示すように、第１の電源遮断対象ブロック２０４内に常時通電セルであるリピータセルを自由に配置できる。

図２に示す半導体集積回路のレイアウトを実現する方法について、図３を用いて説明する。図３は、電源スイッチセル３０９、常時通電セル３１０及び電源遮断対象セル３１１が行方向に隣接して配置された状態を平面図で示している。なお、図３では、Ｐウェル３０８を基準電位ＶＳＳに固定する基板コンタクトの図示が省略されている。

スタンダードセル領域のランダムロジック回路に電圧を供給するＶＤＤ線３０１は、第１層メタル配線で構成されている。ＶＤＤ線３０１は、スタンダードセル領域における行方向のセル境界の一方に沿って配線され、隣接するスタンダードセル行で共有される。ＶＤＤ線３０１は、Ｎ型不純物拡散領域３０５でゲート線３０６の間のドレイン領域に接続されている。一方、スタンダードセル領域における行方向のセル境界の他方に沿っては、第１層メタル配線で構成されたＶ‐ＶＳＳ線３０３と、第２層メタル配線で構成されたＶＳＳ線３０２とが配線され、隣接するスタンダードセル行で共有されている。

電源スイッチセル３０９は、ＮＭＯＳスイッチトランジスタが形成されるＰ型不純物拡散領域３０４を有する。Ｐ型不純物拡散領域３０４には、ゲート線３０６が交差して配置されている。ゲート線３０６は、図示していない上層配線層からなる制御ゲート線に接続される。２本のゲート線３０６の外側のソース領域には、第２層メタル配線で構成されたＶＳＳ線３０２が延び、ソース領域で第１層メタル配線を介して接続されている。また、ゲート線３０６の間のドレイン領域には、第１層メタル配線で構成されたＶ‐ＶＳＳ線３０３が接続されている。電源スイッチセル３０９がオン状態の時には、Ｖ‐ＶＳＳ線３０３はＶＳＳ線３０２と電気的に接続され、オフ状態の時には、Ｖ‐ＶＳＳ線３０３はＶＳＳ線３０２から切り離されてフローティング状態となる。

図３では、常時通電セル３１０の一例として論理反転セル（インバータ）を示した。Ｐ型不純物拡散領域３０４のソース側には、第２層メタル配線で構成されたＶＳＳ線３０２が延び、第１層メタル配線を介して接続されている。このため、電源スイッチセル３０９のオン／オフにかかわらず、常時通電セル３１０は常に動作状態となる。

図３では、電源遮断対象セル３１１の一例としてインバータを示した。Ｐ型不純物拡散領域３０４のソース側には、第１層メタル配線で構成されたＶ‐ＶＳＳ線３０３が接続されている。このため、電源スイッチセル３０９がオフの時は、供給される仮想基準電位Ｖ‐ＶＳＳがオフとなり、電源遮断対象セル３１１は動作しない。また、電源スイッチセル３０９がオンの時には仮想基準電位Ｖ‐ＶＳＳがオンとなり、電源遮断対象セル３１１は動作する。

図４に、図３に示した半導体集積回路をトランジスタで記述した回路図を示す。また、図５に、図３に示した半導体集積回路の電源構造の断面を模式的に示す。なお、図５では拡散層の図示が省略されている。

図６は、特許文献１に開示された半導体集積回路の電源構造を示す図である。図６に示す電源構造では、ＶＳＳ線１６０２を第１層メタル配線で敷設し、Ｖ‐ＶＳＳ線１６０３を第２層メタル配線で敷設している。このため、縦方向に第３層メタル配線で敷設されたＶＳＳ電源幹線１６０７からＶＳＳ線１６０２への接続部で、Ｖ‐ＶＳＳ線１６０５を迂回させてショートを避ける必要があり、その結果、電源構造が複雑化していた。一方、本実施形態のように、Ｖ‐ＶＳＳ線３０３を第１層メタル配線で敷設し、ＶＳＳ線３０２を第２層メタル配線で敷設することにより、電源幹線との接続部でＶ‐ＶＳＳ線３０３を迂回させる必要がなくなる。このため、電源設計が容易となる。

（第２の実施形態）
２種類の電源遮断対象セルを有する半導体集積回路について説明する。図７に、２種類の電源遮断対象セルを有する半導体集積回路の電源構造の断面を模式的に示す。図２に示すように、第１の電源遮断対象セル６０７の制御を行う第１の電源スイッチセル６０４のドレインに対し、第１層メタル配線で構成された第１のＶ‐ＶＳＳ線６０２を配線し、第２の遮断対象セル６０８の制御を行う第２の電源スイッチセル６０５のドレインに対し、第２層メタル配線で構成された第２のＶ‐ＶＳＳ線６０３を配線する。また、各電源スイッチセルのソースに対しては、第３層メタル配線で構成されたＶＳＳ線６０１を配線する。

本実施形態によれば、２種類の電源遮断対象セルを有する半導体集積回路であっても、電源の種類に左右されない自由な配置が可能となる。なお、本実施形態では、メタル層を３層構成としたが、ｎ層構造（ｎ≧４）のメタル層を用いて同様の電源配線を行えば、ｎ−１種類の電源遮断対象セルを有する半導体集積回路であっても、電源の種類に異存しない自由な配置が可能となる。

（第３の実施形態）
従来のスタンダードセル方式では、Ｐウェルは行方向で共有されている。また、隣接する行間でＰウェルを共有している場合も多い。第１の実施形態で説明した図１に示すレイアウトでは、ＶＳＳ線とＶ‐ＶＳＳ線がＰウェルでショートするのを回避するために、トリプルウェル構造を用いてＰウェルを分離する必要がある。このため、配置時のケアが煩雑となる。特に、隣接する行間でＰウェルを分離する場合には行全体の間隔を広げる必要があるため、必要とする面積が大きくなる。

図８は、第３の実施形態の半導体集積回路が有するスタンダードセルの構造を示す図である。図８に示すスタンダードセルは、従来のスタンダードセルの２倍の高さを持つ。図８に示すように、セルの上下には第１層メタル配線で構成されたＶＤＤ線１０１が設けられ、セルの中央には第１層メタル配線で構成されたＶ‐ＶＳＳ線１０３及び第２層メタル配線で構成されたＶＳＳ線１０２が設けられている。また、Ｖ‐ＶＳＳ線１０３及びＶＳＳ線１０２の両側にはＰウェル１０８が設けられ、Ｐウェル１０８にはＮ型不純物拡散領域１０５が形成され、用途に合わせてゲート線１０６を敷設し、ソース及びドレインを接続する。また、行方向には、左右に隣接するセルとショートしないよう、Ｐウェル１０８の外側にセル枠を設ける。なお、図８には一例として常時通電セルが示されているが、電源スイッチセルや電源遮断対象セルでも同様のセルを形成できる。

本実施形態によれば、常時通電セル、電源スイッチセル又は電源遮断対象セルを上記説明した２倍の高さを有するセルに置き換えることにより、Ｐウェルの電位が異なるセルが隣接して配置されても、ショートを起こさないレイアウトの実現が可能となる。

（第４の実施形態）
第１の実施形態で説明した図１に示すレイアウトにおいて、第３の実施形態で説明したセルを使用したリピータセルの挿入について説明する。

チップ上辺のＩＯセル２０１から常時通電ブロック２０３への接続に対するリピータセルとして、第１の電源遮断対象ブロック２０４に常時通電セルを配置する場合には、図９に示すように、電源スイッチセル及び常時通電セルを第３の実施形態で説明した高さが２倍のセルに置き換える。

また、チップ上辺のＩＯセル２０１から第２の電源遮断対象ブロック２０５への接続に対するリピータセルとして、第１の電源遮断対象ブロック２０４に電源遮断対象セル２を配置する場合には、図１０に示すように、電源遮断対象セル２への電源供給を行う電源スイッチセル２を第１の電源遮断対象ブロック２０４内にも配置し、電源スイッチセル１、電源スイッチセル２、常時通電セル及び電源遮断対象セル２を第３の実施形態で説明した高さが２倍のセルに置き換える。

さらに、常時通電ブロック２０３にもリピータセルを配置する場合には、図１１に示すように、常時通電ブロックにも電源スイッチセル２を配置し、電源遮断対象セル２を第３の実施形態で説明した高さが２倍のセルに置き換える。

また、チップ下辺のＩＯセルから第１の遮断対象ブロック２０４への接続に対するリピータセルも同様に配置する場合には、図１２に示すように、常時通電ブロック２０３に電源スイッチセル１及び電源スイッチセル２を配置し、電源遮断対象セル１及び電源遮断対象セル２を第３の実施形態で説明した高さが２倍のセルに置き換える。

このように、異なる電源で動作しているブロック内にリピータセルを自由に配置することができる。このため、ブロック内に異電源のリピータ領域を作成する工数を削減でき、リピータ領域を作成することによるブロック形状や電源構造の複雑化を回避することができる。

なお、第３の実施形態のセルは従来のスタンダードセルよりもサイズが大きいため、面積増加が懸念されるが、ブロックを構成する論理については通常のスタンダードセルを用い、そのブロック内に配置する異電源のセルのみに第３の実施形態のセルを使用することにより、半導体集積回路全体の面積への影響を最小限に抑えることができる。但し、上述のようにリピータのみに使用する場合には、論理回路を構成するインスタンス数に対するリピータの数は微小であるため、面積増加はほとんど起こらないと考えられる。

（第５の実施形態）
第３の実施形態のセルが行方向に間隔なく連続して配置される場合、本来共通化できるＰウェルが分離されるため、面積的な無駄が生じる。第５の実施形態では、この課題を解決する手法を図１３及び図１４を用いて説明する。

図１３は、第３の実施形態のセルのＰウェル電位固定を強化したＰウェル電位固定強化版セルの構造を示す図である。図１３に示すＰウェル電位固定強化版セルでは、Ｐウェル１２０８をセル枠外まで延長して隣接セルのＰウェルと共通化し、さらにＶＳＳ線１２０２による電位固定箇所を増やすことによってＰウェル１２０８の電位を安定化させている。

図１４は、スタンダードセルからＰウェル電位固定強化版セルへの置き換えについて説明するフローチャートである。ステップ１３０１では、配置配線ツールを用いたスタンダードセルの自動配置を行う。ステップ１３０２では、置換候補セルの両隣のセルが置換候補セルと同一の電源で動作するセルであるかを調査する。両隣のセルが置換候補セルと同一の電源で動作する場合にはステップ１３０３に進み、同一の電源で動作しない場合にはステップ１３０４に進む。ステップ１３０３では、置換候補セルをＰウェル電位固定強化版セルに置換する。ステップ１３０４では、配置配線ツールを用いた自動配線を行う。

本実施形態で説明したＰウェル電位固定強化版セルを使用することにより、第３の実施形態のセルが連続して配置された場合に生じる無駄な領域をＰウェル電位固定領域として有効に活用することができる。また、図１４に示した置き換えステップ（ステップ１３０３）で、スタンダードセルの配置後にＰウェル電位固定強化版セルへの置き換えを実施することにより、配置配線ツールを用いた自動配置時にＰウェル電位固定強化版セルの使用を意識する必要がなくなる。このため、配置配線ツールの既存機能でＰウェル電位固定強化版セルを使用したレイアウト設計が可能となる。

（第６の実施形態）
通常、電源遮断対象ブロックと常時通電ブロックの接続には、不定伝播防止セルとしてＮＡＮＤ等の論理素子を挿入し、出力側のセルに対する電源供給が遮断されている間は不定伝播防止セルによって論理を０又は１に固定することによって、常時通電ブロックに不定信号が伝播しないよう制御する。電源遮断対象ブロックと常時通電ブロックの間にリピータセルを挿入する場合には、不定伝播防止セルの前に配置するか後に配置するかによってリピータセルに供給するべき電源が異なるため、制御が難しいという課題があった。第６の実施形態では、この課題を解決する手法を図１５及び図１６を用いて説明する。

図１５は、一例としてインバータと２入力ＮＡＮＤを１つのセルにまとめた複合セルの平面図である。図１６は、図１５に示した複合セルの回路図である。インバータは、Ｖ‐ＶＳＳ線１４０３を介して仮想基準電位（Ｖ‐ＶＳＳ）が供給される電源遮断対象セルである。また、２入力ＮＡＮＤは、ＶＳＳ線１４０２を介して基準電位（ＶＳＳ）が供給され、一方の入力ゲート１４０６には電源遮断時に信号を固定する制御信号が入力される不定伝播防止セルである。電源遮断対象セル（インバータ）の出力１４０４を、複合セル内で不定伝播防止セル（２入力ＮＡＮＤ）のもう一方の入力１４０５に接続する。電源遮断対象ブロックと常時通電ブロックの境界にこの複合セルを使用することにより、リピータセルを電源遮断対象セルの後に配置して常時通電セル扱いできるため、リピータセルの挿入が容易になる。

第１〜第３、第５及び第６の実施形態では、ソース電源が遮断される場合を説明したが、ドレイン電源が遮断される場合でも同様の効果が得られる。但し、ドレイン電源が遮断される場合には、トリプルウェル構造ではなくツインウェル構造を用いる必要があり、上記説明中のＶＳＳをＶＤＤ、Ｖ−ＶＳＳをＶ−ＶＤＤ、ＰウェルをＮウェル、ＮＭＯＳトランジスタをＰＭＯＳトランジスタ、Ｎ型不純物拡散領域をＰ型不純物拡散領域、Ｐ型不純物拡散領域をＮ型不純物拡散領域にする必要がある。

本発明に係る半導体集積回路は、チップサイズを大きくすることなく省電力化が可能な半導体集積回路等として有用である。

本発明に係る第１の実施形態の半導体集積回路の１チップレイアウトの一例を示す図 電源遮断対象ブロックにリピータセル（常時通電セル）を配置する場合のレイアウト例 電源スイッチセル、常時通電セル及び電源遮断対象セルが行方向に隣接して配置された状態を示す平面図 図３に示した半導体集積回路をトランジスタで記述した回路図 図３に示した半導体集積回路の電源構造を断面で示す模式図 特許文献１に開示された半導体集積回路の電源構造を示す図 ２種類の電源遮断対象セルを有する半導体集積回路の電源構造の断面を示す模式図 第３の実施形態の半導体集積回路が有するスタンダードセルの構造を示す図 電源遮断対象ブロックにリピータセル（常時通電セル）を配置する場合のレイアウト例 第１の電源遮断対象ブロック内に電源遮断対象セル２を配置する場合のレイアウト例 常時通電ブロックに電源遮断対象セル２を配置する場合のレイアウト例 常時通電ブロックに電源遮断対象セル１と電源遮断対象セル２を配置する場合のレイアウト例 第３の実施形態のセルのＰウェル電位固定を強化したＰウェル電位固定強化版セルの構造を示す図 スタンダードセルからＰウェル電位固定強化版セルへの置き換えについて説明するフローチャート 一例としてインバータと２入力ＮＡＮＤを１つのセルにまとめた複合セルの平面図 図１５に示した複合セルの回路図

符号の説明

１０１，３０１，４０１，５０１，１２０１，１６０１ ＶＤＤ線（第１層メタル配線）
１０２，３０２，４０２，５０２，１２０２，１６０２ ＶＳＳ線（第２層メタル配線）
１０３，３０３，４０３，５０３，１２０３，１６０３ Ｖ‐ＶＳＳ線（第１層メタル配線）
１０４，３０４，１２０３ Ｐ型不純物拡散領域
１０５，３０５，１２０５ Ｎ型不純物拡散領域
１０６，３０６，１２０６ ゲート線
１０７，３０７，１２０７ Ｎウェル
１０８，３０８，１２０８ Ｐウェル
２０１ ＩＯセル
２０２ スタンダードセル領域
２０３ 常時通電ブロック
２０４ 第１の電源遮断対象ブロック
２０５ 第２の電源遮断対象ブロック
３０９，４０９，５０９ 電源スイッチセル
３１０，４１０，５１０ 常時通電セル
３１１，４１１，５１１ 電源遮断対象セル
６０１ ＶＳＳ線（第３層メタル配線）
６０２ 第１のＶ‐ＶＳＳ線（第１層メタル配線）
６０３ 第２のＶ‐ＶＳＳ線（第２層メタル配線）
６０４ 第１の電源スイッチセル
６０５ 第２の電源スイッチセル
６０６ 常時通電セル
６０７ 第１の電源遮断対象セル
６０８ 第２の電源遮断対象セル
１６０４ ＶＤＤ用コンタクト
１６０５ ＶＳＳ用コンタクト
１６０６ 電源スイッチセル
１６０７ ＶＳＳ電源幹線（第３層メタル配線）

Claims (13)

1. 複数の回路セルを有する半導体集積回路であって、
   当該半導体集積回路の電源幹線と、
   前記電源幹線から縞状に配線された電源配線群と、
   一時的に前記回路セルへの電源供給を遮断する電源スイッチセルと、
   前記電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、
   前記電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備え、
   前記電源配線群は、
   第１層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する遮断用電源供給線と、
   第２層メタル配線を介して前記電源スイッチセルと前記常時通電セルを接続する基準電位供給線と、
   を含む半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記電源遮断対象セルは、不定信号の伝播を防ぐ論理構造を出力側に有する半導体集積回路。
3. 請求項１に記載の半導体集積回路であって、
   前記電源スイッチセルは、２つの基本電源スイッチセルから構成され、各基本電源スイッチセル内の基準電位供給線が共有され、前記電源スイッチセル内の基準電位で固定されるウェルが共通化されている半導体集積回路。
4. 請求項３に記載の半導体集積回路であって、
   前記電源スイッチセルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている半導体集積回路。
5. 請求項１に記載の半導体集積回路であって、
   前記常時通電セルは、２つの基本常時通電セルから構成され、各基本常時通電セル内の基準電位供給線が共有され、前記常時通電セル内の基準電位で固定されるウェルが共通化されている半導体集積回路。
6. 請求項５に記載の半導体集積回路であって、
   前記常時通電セルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている半導体集積回路。
7. 請求項１に記載の半導体集積回路であって、
   前記電源遮断対象セルは、２つの基本電源遮断対象セルから構成され、各基本電源遮断対象セル内の基準電位供給線が共有され、前記電源遮断対象セル内の基準電位で固定されるウェルが共通化されている半導体集積回路。
8. 請求項７に記載の半導体集積回路であって、
   前記電源遮断対象セルは、前記ウェルの外側にセル枠を有し、左右に隣接するセルと前記ウェルは分離されている半導体集積回路。
9. 請求項１〜８のいずれか一項に記載の半導体集積回路であって、
   前記電源スイッチセル、前記常時通電セル又は前記電源遮断対象セルは、隣接する回路セルと同一の電源で動作する回路セルである場合、前記隣接する回路セルと基準電位で固定されるウェルを共通化する半導体集積回路。
10. 複数の回路セルを有する半導体集積回路であって、
    当該半導体集積回路の電源幹線と、
    前記電源幹線から縞状に配線された電源配線群と、
    一時的に前記回路セルへの電源供給を遮断する電源スイッチセルと、
    前記電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、
    前記電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備え、
    前記電源配線群は、
    第１層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第１の遮断用電源供給線と、
    第２層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第２の遮断用電源供給線と、
    第ｎ層メタル配線を介して前記電源スイッチセルと前記電源遮断対象セルを接続する第ｎの遮断用電源供給線と、
    第ｎ＋１層メタル配線を介して前記電源スイッチセルと前記常時通電セルを接続するに基準電位供給線と、
    を含む半導体集積回路。
11. 請求項１〜１０のいずれか一項に記載の半導体集積回路であって、
    前記基準電位はソース電源である半導体集積回路。
12. 請求項１〜１０のいずれか一項に記載の半導体集積回路であって、
    前記基準電位はドレイン電源である半導体集積回路。
13. 請求項１〜１２のいずれか一項に記載の半導体集積回路が備える電源スイッチセル、常時通電セル又は電源遮断対象セルが、隣接する回路セルと同一の電源で動作する回路セルである場合、前記隣接する回路セルと基準電位で固定されるウェルを共通化する多電源レイアウト設計方法。