TWI429064B - 背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法 - Google Patents

背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法 Download PDF

Info

Publication number
TWI429064B
TWI429064B TW096134775A TW96134775A TWI429064B TW I429064 B TWI429064 B TW I429064B TW 096134775 A TW096134775 A TW 096134775A TW 96134775 A TW96134775 A TW 96134775A TW I429064 B TWI429064 B TW I429064B
Authority
TW
Taiwan
Prior art keywords
layer
impurity diffusion
image forming
forming apparatus
semiconductor substrate
Prior art date
Application number
TW096134775A
Other languages
English (en)
Other versions
TW200828579A (en
Inventor
Shinji Uya
Masanori Nagase
Yosuke Nakahashi
Toru Hachiya
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2006281544A external-priority patent/JP4649390B2/ja
Priority claimed from JP2006285194A external-priority patent/JP4751803B2/ja
Priority claimed from JP2007108264A external-priority patent/JP2008103664A/ja
Priority claimed from JP2007117051A external-priority patent/JP4639212B2/ja
Priority claimed from JP2007123376A external-priority patent/JP4649441B2/ja
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Publication of TW200828579A publication Critical patent/TW200828579A/zh
Application granted granted Critical
Publication of TWI429064B publication Critical patent/TWI429064B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof
    • H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法
本申請案根據35USC§119及主張分別在2006年9月20日、2006年10月16日、2007年10月19日、2007年4月17日、2007年4月26日及2007年5月8日所提出之日本專利申請案第2006－254041號、第2006－281544號、第2006－285194號、2007－108264號、2007－117051號及2007－123376號的優先權，在此以提及方式併入該等日本專利申請案之全部。
本發明係有關於一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像。
一種普通固態成像裝置之成像部分係藉由以一或二維方式佈置包括光二極體之複數個細微光電轉胞元來配置。因為可藉由在有限尺寸裝置中佈置多數光電轉胞元來捕捉高解析影像，所以期望小型化該等光電轉胞元。該小型化極限係取決於偵測目標之光的波長及在普通可見光影像感測器之情況中係取決於可見光區域之波長(400－700nm)。
在普通(正面受光型)影像感測器之情況中，在佈置有電極之類的佈線層下方形成每一胞元之光電轉換部。該佈線層之佈線部分干擾入射至每光電轉換部之光的傳輸。因此，提供各種裝置。例如：當每一胞元之面積為約2×2(μm)時，在大部分情況中一光接收部之有效開放面積為1×1(μm)。已發現到靈敏度原則上會根據單元小型化而突然地降低。
於是，已考量一種背面受光型成像裝置。亦即，在形成有電極之類的佈線層之半導體基板的相對於正面表面之背面中提供光接收部。在每一胞元之光電轉換部中根據從該背面入射之光產生信號電荷。因為每一胞元之光接收部的開放面積不受該佈線層之影響，甚至當小型化該光電轉胞元時，可達成一相對大開放面積及可防止靈敏度降低。
第38圖係行間型CCD固態成像裝置之最常見結構的示意剖面圖。
如第38圖所示，在n－型矽基板101之深部分中形成包括p－型雜質之p－型半導體102。在該n－型矽基板101之表面部分中，形成用以累積電荷之包含n－型雜質的n－型半導體層104及用以防止表面暗電流之包含高濃度p－型雜質的p－型半導體層105。在該n－型半導體層104中累積在從該矽基板101之表面至該p－型半導體102之表面的區域(亦即，用以產生要促成成像之電荷的光電轉換區域)中所產生之電荷。在該矽基板101中形成用以分隔相鄰光電轉換區域之元件分隔層103。
在第39圖中顯示沿著第38之線A－A的電位輪廓。該光電轉換區域之空乏層厚度為約2μm。在該矽基板101之深部分中所產生的電荷沒有被轉移至該n－型半導體層104，因而沒有促成成像。第40圖顯示在該光電轉換區域之空乏層厚度與該光電轉換區域之光吸收比間之關係。如第41圖所示，矽之光吸收係數相依於波長。當光波長長的時候，該光被傳送達到該矽基板101之深部分。
例如：當考量550nm之波長的綠光時，在2μm之空乏層厚度中只吸收75%的光，以及在5μm之空乏層厚度中吸收97%的光。從第40圖所示之特性得知：最好形成5μm或較大之空乏層厚度，以便實施高靈敏度。
背面受光型成像裝置藉由從半導體基板之背面照射光、累積在該半導體基板中根據該光所產生之電荷及以藉由電荷耦合裝置(CCD)或互補式金氧半導體(CMOS)電路之類，根據該等累積電荷對外輸出信號來實施成像。此裝置係用以從第38圖中之矽基板101的背面照射及使用光的固態成像裝置。
熟知此背面受光型成像裝置可實現高光電轉換效率。於是，如果在該背面受光型成像裝置中該空乏層厚度具有10μm或更大時，則可實現具有非常高靈敏度之裝置。然而，應該形成從該矽基板之光入射的背面至在該矽基板之表面上所形成之電荷累積層的連續電位斜率，以在不同光電轉換區域間確實實現信號電荷分隔。換句話說，每一光電轉換區域之矽基背面的附近中所產生之電荷應該能準確被轉移至在該光電轉換區域內之電荷累積層。
在普通嵌入式光二極體中，空乏電壓為3－4V。當用以減少在背面受光型成像裝置之矽基板背面中所提供之暗電流的p－型半導體層之電位設定成0V時，電位差只有3－4V。很難在該連續電位斜率中形成具有10μm之厚度的空乏層。
已提出一種能藉由在第38圖所示之p－型半導體層102與n－型半導體層104間堆疊由逐漸改變該矽基板101之雜質濃度所形成之複數個n－型半導體層以形成連續電位斜率之技術(見JP－A－2006－134915)。
第42圖係顯示JP－A－2006－134915之具體例所示之背面受光型成像裝置在濃度輪廓中的模擬結果之圖式。在第42圖中，座標軸z表示半導體基板之深度，以及z＝0表示該半導體基板之表面。從JP－A－2006－134915之具體例所示之濃度輪廓中所執行之裝置模擬可得知：因為在光電轉換區域之大部分中形成電子庫(electron pool)，所以該實施例之濃度輪廓不是真實的。如第43圖所示，甚至當使表示JP－A－2006－134915之具體例所示之濃度輪廓的濃度之數位的數目減2時，最大電位點發生在距離該半導體基板表面有3μm之位置中。當從該半導體基板表面中所形成之CCD或CMOS讀取在此深度中所累積之信號電荷時，因為發生殘留影像(residual image)之類的問題，所以具有困難度。
並且，在該背面受光型成像裝置中，像該正面受光型成像裝置，應該提供溢漏結構(overflow drain structure)以排出在光電轉換元件中所累積之對影像抬取所不必要的無用電荷。可應用至該背面受光型成像裝置之溢漏結構係垂直溢漏結構及水平溢漏結構。因為在該水平溢漏結構中洩流區域(drain region)係配置成相鄰且平行於每光電轉換元件，所以當在此結構中實施小型化時，每一構成元件之尺寸可能無法充分增加，以致於很難保持一飽和信號量(或改善該靈敏度)。另一方面，因為在每光電轉換元件下方提供該洩流區域，所以甚至當實施小型化時，故該垂直溢漏結構可以確保每一構成元件之尺寸，以致於可以保持飽和信號量(或可以改善靈敏度)。
JP－A－2001－257337揭露一種在該背面受光型成像裝置中採用之該垂直溢漏結構之組態。
JP－A－2006－49338揭露一種在背面受光型成像裝置之表面上提供溢漏結構之組態。
因為在JP－A－2001－257337中所揭露之組態中從該背面受光型成像裝置之背面所照射之光入射至垂直溢漏區域及通過該垂直溢漏區域之光入射至光電轉換元件，所以在該垂直溢漏區域及其空乏層中所產生之電荷從該洩流區域排放。因為此洩流區域從入射光側觀看係出現在半導體基板內之咽喉位置(swallow position)，所以在其中吸收大量藍色波長帶之光。結果，該成像裝置具有顯著低藍光靈敏度。
依據在JP－A－2006－49338中所揭露之組態中，可以防止藍光靈敏度之降低。然而，因為在與光二極體之最大電位點分離之位置上方沒有提供洩流區域，所以可能無法充分排放過多電荷。特別地，當藉由排放在該光二極體中所累積之電荷以實現電子快門功能時，在打開該電子快門時，該光二極體中殘餘之電荷會造成固定圖像雜訊(fixed pattern noise)之類。
附帶地，在製造程序期間因重金屬之污染而發生半導體裝置之缺陷，以致於可能降低裝置特性或可能降低可靠性。有一種用以減少此金屬污染之影響的吸雜技術(gettering technique)。因為影像感測器對因暗電流所產生之雜訊非常敏感，所以需要充分光遮蔽，然而該暗電流在重金屬污染中亦傾向於增加。於是，當製造該影像感測器時，半導體裝置需要該充分吸雜特性。
當製造正面受光型成像裝置時，傳統上採用根據"背面吸雜"之製造方法，以對使用無缺陷厚磊晶晶圓或根據磷吸雜或背面多晶密封(polyback seal)之晶圓的半導體基板之背面提供該充分吸雜效應。
然而，因為當製造該背面受光型成像裝置時，在該半導體基板之背面中提供該光接收部，所以照慣例在製造程序期間顛倒該半導體基板之兩面(或上及下面)。於是，當製造該正面受光型成像裝置時，可以不應用傳統上所實施之"背面吸雜"，以致於很有可能無法獲得所需充分吸雜特性。
通常，當製造背面受光型成像裝置時，使用絕緣層上有矽(SOI)基板做為半導體晶圓。在此情況中，因為做為構成半導體基板之SOI層與BOX層之界面的Si/SiO2 界面當做堅固耐用吸雜側，所以可防禦重金屬污染。在該背面受光型成像裝置之情況中該基板之背面係厚的(亦即，通常600μm)，然而用以形成該半導體基板之SOI層與BOX層的界面本身靠近裝置操作區域(亦即，空乏區域)。於是，該吸雜側很可能變成暗電流，亦即雜訊源。
本發明之描述用、非限定實施例的第一目的為提供一種背面受光型成像裝置，其具有對小型化有利之溢漏結構(overflow drain structure)，而能防止藍光靈敏度之降度。
本發明之描述用非限定實施例的第二目的提供背面受光型成像裝置一種具有對小型化有利之溢漏結構，該背面受光型成像裝置能防止藍光靈敏度之降度及能完全地排放不需要電荷或實現具有低固定圖像雜訊之電子快門功能。
本發明之描述用非限定實施例的第三目的提供一種背面受光型成像裝置，該背面受光型成像裝置甚至在光電轉換區域之空乏層係厚的時候能在不同光電轉換區域間確實實現信號電荷分隔。
本發明之描述用、非限定實施例的第四目的提供一種製造背面受光型成像裝置之方法、一種背面受光型成像裝及一種使用該背面受光型成像裝置之成像設備，其中該背面受光型成像裝置可獲得充分吸雜特性。
本發明之描述用非限定實施例的第五目的提供一種製造背面受光型成像裝置之方法、一種背面受光型成像裝置及一種使用該背面受光型成像裝置之成像設備，其中該背面受光型成像裝置可穩定吸雜能力及防止暗電流之增加。
<第一觀點>
(1－1)一種背面受光型成像裝置，其藉由從半導體基板之背面照射光以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：複數個第一雜質擴散層，位於該半導體基板中且在靠近該半導體基板之正面表面的相同平面上，該等第一雜質擴散層具有第一導電型及累積該等電荷；複數個第二雜質擴散層，位於該等個別第一雜質擴散層與該半導體基板之正面間，該等第二雜質擴散層具有在該半導體基板之正面表面上所暴露之暴露表面、具有該第一導電型及當做用以排放在該複數個第一雜質擴散層中所累積之不需要電荷的溢漏層(overflow drains)；複數個第三雜質擴散層，位於該等個別第二雜質擴散層與該等個別第一雜質擴散層間，該等第三雜質擴散層具有相對於該第一導電型之第二導電型及當做該等溢漏層之溢障層(overflow barriers)；以及電極，連接至該等第二雜質擴散層之每一第二雜質擴散層的暴露表面。
(1－2)依據項(1－1)之背面受光型成像裝置，其中連接至該複數個第二雜質擴散層之每一第二雜質擴散層的暴露表面之電極通常連接至特定第二雜質擴散層及適用以獨立地施加電壓至該等特定第二雜質擴散層之每一者。
(1－3)依據項(1－2)之背面受光型成像裝置，進一步包括在該半導體基板之背面下方的彩色濾光層，其中該彩色濾光層包括對應於該等個別第二雜質擴散層之複數個彩色濾光片，該複數個彩色濾光片被分類成複數組之彩色濾光片，該等組傳送不同波長帶之光，以及該等特定第二雜質擴散層對應於相同組之彩色濾光片。
(1－4)依據項(1－2)之背面受光型成像裝置，其中該複數個第二雜質擴散層被分類成對應於該等電荷在一特定成像模式中被讀取之第一雜質擴散層的第一組及對應該等電荷沒有在該特定成像模式中被讀取之第一雜質擴散層的第二組，以及所有特定第二雜質擴散層屬於該第一及第二組中之一者。
(1－5)依據項(1－1)至(1－4)中任何一項之背面受光型成像裝置，進一步包括：防擴散層，該防擴散層防止構成該電極之導電性材料的擴散，該防擴散層位於該電極與該等第二雜質擴散層之每一第二雜質擴散層間。
(1－6)依據項(1－1)至(1－5)中任何一項之背面受光型成像裝置，其中該電極係由鎢(W)、鈦(Ti)、鉬(Mo)或它們的矽化物所製成。
(1－7)依據項(1－1)至(1－6)中任何一項之背面受光型成像裝置，進一步包括：絕緣層，位於該半導體基板之背面表面下方；第四雜質擴散層，在自該半導體基板之背面表面內，具有該第二導電型，以及具有比該半導體基板高之濃度；以及端子，該端子施加電壓至該第四雜質擴散層。
(1－8)依據項(1－1)至(1－6)中任何一項之背面受光型成像裝置，進一步包括：絕緣層，位於該半導體基板之背面表面下方；透明電極，位於該絕緣層下方，該透明電極對該光係透明的；以及端子，該端子施加電壓至該透明電極。
(1－9)依據項(1－1)至(1－8)中任何一項之背面受光型成像裝置，其中從該半導體基板之背面表面至正面表面的距離等於或大於5μm。
(1－10)依據項(1－9)之背面受光型成像裝置，其中該距離等於或大於10μm。
(1－11)依據項(1－1)至(1－10)中任何一項之背面受光型成像裝置，該背面受光型成像裝置根據在該第一雜質擴散層中所累積之電荷以幀行間法(frame interline method)讀取信號。
(1－12)依據項(1－1)至(1－10)中任何一項之背面受光型成像裝置，進一步包括金氧半導體電路，該金氧半導體電路根據在該第一雜質擴散層中所累積之電荷讀取信號。
(1－13)依據項(1－1)至(1－12)中任何一項之背面受光型成像裝置，進一步包括電壓施加單元，該電壓施加單元施加用以調整該等第一雜質擴散層之飽和電荷量的電壓至該電極。
(1－14)依據項(1－1)至(1－12)中任何一項之背面受光型成像裝置，進一步包括一電壓施加單元，該電壓施加單元施加用以去除在該等第三雜質擴散層中之溢障的電壓至該電極。
(1－15)依據項(1－1)至(1－12)中任何一項之背面受光型成像裝置，進一步包括：第一電壓施加單元，該第一電壓施加單元施加用以調整該等第一雜質擴散層之飽和電荷量的電壓至該電極；以及第二電壓施加單元，該第二電壓施加單元施加用以去除在該等第三雜質擴散層中之溢障的電壓至該電極。
(1－16)一種用以製造依據項(1－1)之背面受光型成像裝置的方法，包括：形成第一雜質擴散層及第五雜質擴散層於該半導體基板中，以便該第五雜質擴散層係形成於從該半導體基板之正面表面至內部的方向上及該第一雜質擴散層係形成於該第五雜質擴散層下方，該第五雜質擴散層具有該第二導電型及防止暗電流；形成絕緣層於該半導體基板上，在該半導體基板中形成有該第一雜質擴散層及該第五雜質擴散層；形成開口於該絕緣層之一部分中，以暴露第四雜質擴散層之表面的一部分；藉由以該絕緣層做為遮罩之自行對準形成第二雜質擴散層於該第五雜質擴散層中；以及將導電性材料嵌入該開口中，以形成電極，其中該第五雜質擴散層之除第二雜質擴散層之外的部分具有第三雜質擴散層之功能。
(1－17)依據項(1－16)之方法，其中藉由對該第五雜質擴散層之從該開口所暴露的表面之垂直離子佈植而形成該第二雜質擴散層。
(1－18)依據項(1－16)之方法，其中藉由對該第四雜質擴散層之從該開口所暴露的表面之朝至少4個方向的傾斜離子佈植形成該第二雜質擴散層。
(1－19)依據項(1－16)至(1－18)中任何一項之方法，進一步包括：在該第二雜質擴散層之形成與該電極之形成間，藉由以該絕緣層做為該罩幕之自行對準形成具有該第二導電型之第六雜質擴散層於該第二雜質擴散層下方，其中該第五雜質擴散層及該第六雜質擴散層之除第二雜質擴散層之外的部分具有該第三雜質擴散層之功能。
(1－20)依據項(1－19)之方法，其中該第六雜質擴散層包括具有大於該第二雜質擴散層中之雜質的擴散係數之雜質。
(1－21)依據項(1－19)或(1－20)之方法，其中藉由對該第五雜質擴散層之從該開口所暴露的表面之垂直離子佈植而形成該第六雜質擴散層。
(1－22)依據項(1－19)或(1－20)之方法，其中藉由對該第四雜質擴散層之從該開口所暴露的表面之朝至少4個方向的傾斜離子佈植而形成該第六雜質擴散層。
(1－23)依據項(1－16)至(1－22)中任何一項之方法，其中該導電材料係鎢。
該第一觀點之示範性實施例可提供一種具有對小型化有利之溢漏結構的背面受光型成像裝置，其中該背面受光型成像裝置可防止藍光靈敏度之降低。
<第二觀點>
(2－1)依據一種背面受光型成像裝置之觀點，該背面受光型成像裝置藉由從半導體基板之背面照射光以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：複數個第一雜質擴散層，位於該半導體基板中且在靠近該半導體基板之正面表面的相同平面上，該等第一雜質擴散層具有第一導電型及累積該等電荷；複數個第二雜質擴散層，位於該等個別第一雜質擴散層與該半導體基板之正面間，該等第二雜質擴散層具有該第一導電型及當做用以排放在該複數個第一雜質擴散層中所累積之不需要電荷的溢漏層；以及複數個第三雜質擴散層，位於該等個別第二雜質擴散層與該等個別第一雜質擴散層間，該等第三雜質擴散層具有相對於該第一導電性之第二導電型及當做該等溢漏層之溢障層，其中該等第二雜質擴散層之每一第二雜質擴散層在平面圖中位於與該對應第一雜質擴散層之最大電位點重疊的位置中。
(2－2)依據項(2－1)之背面受光型成像裝置，其中該最大電位點在該平面圖中係在該對應第一雜質擴散層之中心。
(2－3)依據項(2－1)或(2－2)之背面受光型成像裝置，其中該最大電位點係在距離該對應第一雜質擴散層與該對應第三雜質擴散層之邊界表面0.3μm內之深度中。
(2－4)依據項(2－1)至(2－3)中任何一項之背面受光型成像裝置，進一步包括用以在平行於該半導體基板之正面表面的方向延伸由該等第二雜質擴散層之每一第二雜質擴散層所形成之空乏層的空乏層延伸層，該空乏層延伸層位於該等第二雜質擴散層之每一第二雜質擴散層的附近及具有第一導電型及比該等第二雜質擴散層低之濃度的雜質擴散層。
(2－5)依據項(2－1)至(2－4)中任何一項之背面受光型成像裝置，其中該等第二雜質擴散層之每一第二雜質擴散層係覆蓋該對應第一雜質擴散層之2/3或更多的空乏層。
(2－6)依據項(2－1)至(2－5)中任何一項之背面受光型成像裝置，其中該等第二雜質擴散層之每一第二雜質擴散層具有在該半導體基板之正面表面上所暴露之暴露表面，該暴露表面連接至電極。
(2－7)一種成像裝置，包括：依據項(2－6)之背面受光型成像裝置；第一電壓施加單元，該第一電壓施加單元施加第一電壓至該電極，以決定該等第一雜質擴散層之飽和電荷量；以及第二電壓施加單元，當該第一電壓被施加時，該第二電壓施加單元施加高於該第一電壓之第二電壓至該電極，以去除該等第三雜質擴散層所形成之溢障。
(2－8)依據項(2－7)之成像裝置，其中該第二電壓施加單元變化地控制該第二電壓之施加時間，以調整該背面受光型成像裝置之曝光時間。
(2－9)依據項(2－7)或(2－8)之成像裝置，其中該第一電壓施加單元變化地控制該第一電壓，以調整該等第一雜質擴散層之飽和電荷量。
(2－10)依據項(2－7)至(2－9)中任何一項之成像裝置，其中該第二電壓係由根據該第一電壓之數值來決定。
(2－11)依據項(2－7)至(2－10)中任何一項之成像裝置，其中該背面受光型成像裝置包括：垂直電荷轉移裝置，該垂直電荷轉移裝置朝垂直方向轉移在該等第一雜質擴散層之每一第一雜質擴散層中所累積之電荷；以及水平電荷轉移裝置，該水平電荷轉移裝置朝正交於該垂直方向之水平方向轉移來自該垂直電荷轉移裝置所轉移之電荷，該第一電壓小於或等於該水平電荷轉移裝置之驅動電壓，以及該第二電壓小於或等於用以讀取該等電荷至該垂直電荷轉移裝置之讀取電壓。
(2－12)依據項(2－11)之成像裝置，其中該等第一雜質擴散層被分類成n組，其中n係2或更大之自然數，設定相加轉移模式及非相加轉移模式，在相加轉移模式中在該等個別組中所累積之電荷，在該垂直轉移裝置中相加及轉移，在非相加轉移模式中，在該等個別組中所累積之電荷，在該垂直轉移裝置中轉移而沒有相加，以及該第一電壓施加單元變化地控制該第一電壓，以便當設定該相加轉移模式時，第一雜質擴散層的飽和電荷量為當設定該非相加轉移模式時由被施加至該電極之第一電壓所決定之第一雜質擴散層的飽和電荷量之1/n。
(2－13)依據項(2－11)或(2－12)之成像裝置，其中該背面受光型成像裝置包括源極隨耦器電路，該源極隨耦器電路轉換從該水平電荷轉移裝置所轉移之電荷成為電壓信號，以輸出該電壓信號，該垂直電荷轉移裝置在表示最高電壓之VH、表示最低電壓之VL及表示在VH與VL間之電壓的VM之3個電壓下操作，以及該第二電壓係一藉由相加該第一電壓與用於該源極隨耦器電路之最後一級的電晶體之汲極的施加電壓、在該VL與該VM間之電壓差及在該VH與該VM間之電壓差中之一所計算之數值。
(2－14)依據項(2－7)至(2－10)中任何一項之成像裝置，其中該背面受光型成像裝置包括：電荷累積層，該電荷累積層讀取及累積在該等第一雜質擴散層之每一第一雜質擴散層中之電荷；以及CMOS電路，該CMOS電路根據在該電荷累積層中所累積之電荷輸出信號。
該第二觀點之示範性實施例可提供一種具有對小型化有利之溢漏結構的背面受光型成像裝置，其中該背面受光型成像裝置可防止藍光靈敏度之降低且可完全地排放不需要電荷或實現具有低固定圖像雜訊之電子快門功能。
<第三觀點>
(3－1)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面照射光以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：第一半導體層，位於該半導體基板中，該第一半導體層具有第一導電型及累積該等電荷；第二半導體層，位於該半導體基板之背面表面內及具有相對於該第一導電型之第二導電型；以及第三半導體層，位於該第一半導體層與該第二半導體層間，該第三半導體層具有1.0×1014 /cm3 或較小之雜質濃度。
(3－2)依據項(3－1)之背面受光型成像裝置，其中該第三半導體層係n－型或p－型及具有大於2.0×1013 /cm3 且小於1.0×1014 /cm3 之雜質濃度。
(3－3)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面照射光以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：第一半導體層，位於該半導體基板中，該第一半導體層具有第一導電型及累積該等電荷；第二半導體層，位於該半導體基板之背面表面內及具有相對於該第一導電型之第二導電型；第三半導體層，具有該第一導電型及具有2.0×1014 /cm3 或較小之雜質濃度；以及第四半導體層，具有該第二導電性及具有2.0×1014 /cm3 或較小之雜質濃度，該第三及第四半導體層位於該第一半導體層與該第二半導體層間。
(3－4)依據項(3－3)之背面受光型成像裝置，進一步包括位於該第三與第四半導體層間之第五半導體層，該第五半導體層具有1.0×1014 /cm3 或較小之雜質濃度。
(3－5)一種半導體基板，用於半導體裝置中，包括：第一半導體層，位於該半導體基板之表面之內，該第一半導體層具有第一導電型；以及第二半導體層，位於該第一半導體層上，該第二半導體層具有1.0×1014 /cm3 或較小之雜質濃度。
(3－6)依據項(3－5)之半導體基板，其中該第二半導體層係n－型或p－型及具有大於2.0×1013 /cm3 且較小於1.0×1014 /cm3 之雜質濃度。
(3－7)一種半導體基板，用於半導體裝置中，包括：第一半導體層，位於該半導體基板之表面內，該第一半導體層具有第一導電型；第二半導體層，位於該第一半導體層上，該第二半導體層具有該第一導電型或相對於該第一導電型之第二導電型及具有2.0×1014 /cm3 或較小之雜質濃度；以及第三半導體層，位於該第二半導體層上，該第三半導體層具有相對於該第二半導體層之導電型的導電型及具有2.0×1014 /cm3 或較小之雜質濃度。
(3－8)依據項(3－7)之半導體基板，進一步包括位於該第二與第三半導體層間之第四半導體層，該第四半導體層具有1.0×1014 /cm3 或較小之雜質濃度。
(3－9)依據項(3－1)至(3－4)中任何一項之背面受光型成像裝置，其中從該半導體基板之正面表面至背面表面的厚度為5μm或較大。
(3－10)依據項(3－9)之背面受光型成像裝置，其中該厚度為8μm或較大。
(3－11)依據項(3－5)至(3－8)中任何一項之背面受光型成像裝置，其中從該半導體基板之正面表面至背面表面的厚度為5μm或較大。
(3－12)依據項(3－11)之背面受光型成像裝置，其中該厚度為8μm或較大。
該第三觀點之示範性實施例可提供一種背面受光型成像裝置，甚至在光電轉換區域之空乏層係厚的時候能在不同光電轉換區域間確實實現信號電荷分隔。
<第四觀點>
(4－1)一種用以製造背面受光型成像裝置之方法，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，包括下列步驟：第一步驟-----形成光電轉換區域及電荷轉移部於SOI基板之導電半導體層中，該SOI基板依序包括第一半導體支撐基板、絕緣層及導電半導體層，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷至信號輸出部；第二步驟-----固定該SOI基板之相對於該第一半導體支撐基板的表面至第二半導體支撐基板；第三步驟-----從該SOI基板移除該第一半導體支撐基板；以及第四步驟-----實施用於吸雜之離子佈植至該SOI基板之導電半導體層中。
依據該製造背面受光型成像裝置之方法，在有關該第一步驟之製程結果中，在SOI基板之相對於導電型半導體層的表面中發生重金屬之污染，其中過渡金屬係重金屬之主體。當藉由該第四步驟之離子佈植在該污染表面上形成一缺陷時，該離子佈植所形成之缺陷當做用以防禦該重金屬污染之吸雜側，以便可獲得該所需充分吸雜特性及可減少因該重金屬污染之影響所產生之暗電流。
(4-2)依據項(4-1)之方法，進一步包括在該第四步驟中之離子佈植前，移除在該導電半導體層上所形成之絕緣層。
依據該製造背面受光型成像裝置之方法，藉由移除該絕緣層以去除受該重金屬污染之層，以便可確實防止該暗電流之發生。
(4－3)依據項(4－2)之方法，進一步包括形成保護膜於已除該絕緣層之該導電半導體層上，其中在該第四步驟中之離子佈植的實施係將離子經由該保護膜植入該導電半導體層之製程。
依據該製造背面受光型成像裝置之方法，在移除該絕緣膜後，可藉由形成該保護層以保護該導電型半導體層。
(4－4)依據項(4－1)至(4－3)中任何一項之方法，其中以一種選自由碳、氧、氟、矽、氫及氮化物所組成之群的離子實施在該第四步驟中之離子佈植。
依據該製造背面受光型成像裝置之方法，以展現吸雜效應之每一離子型態的碳、氧、氟及矽可達成一良好吸雜效應。特別地，絕緣膜(SiO2 )與用以形成該SOI基板之矽(Si)間之界面適合於氫及氮化物之每一離子型態。當使用上述離子型態時，不同於對該矽本體及該界面吸雜的副效應不會發生及可確實形成做為該吸雜側之缺陷。
(4－5)依據項(4－1)至(4－4)中任何一項之方法，進一步包括在該離子佈植之實施後，在500℃或較小之環境中實施低溫退火處理。
依據該背面受光型成像裝置，藉由實施低溫退火處理可達成較穩定的吸雜特性。在此情況中，藉由在少於設定為500℃之上限溫度的溫度下實施該處理不會損壞已形成之佈線層。
(4－6)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷至信號輸出部；以及一雜質層，用以在該半導體基板之背面上吸雜，該雜質層係藉由離子佈植所形成。
依據該背面受光型成像裝置，在該半導體基板之表面上形成該光電轉換區域及該電荷轉移部，及藉由該離子佈植形成雜質層於該半導體基板之背面的表面層中，以便可實施相似於在製造該背面受光型成像裝置之情況中所慣例實施之"背面吸雜"的吸雜處理及可防禦在該製程中所發生重金屬污染。
(4－7)一種成像設備，包括：依據項(4－6)之背面受光型成像裝置；以及影像信號產生單元，該影像信號產生單元根據來自該背面受光型成像裝置之輸出信號產生影像信號。
依據該成像裝置，可藉由配置使用該背面受光型成像裝置之成像設備以實施可降低低暗電流之高品質影像拾取，其中在該背面受光型成像裝置中，藉由該離子佈植形成該污染雜質層至該半導體基板之背面中。
依據該第四觀點之示範性實施例，因為藉由離子佈植入SOI基板之背面中所構成之缺陷形成用以防禦重金屬污染之吸雜側，所以可達成所需充分吸雜特性。因此，可提供一種能藉由減少因重金屬污染之影響所造成之暗電流以獲得取決於穩定性之高品質影像的成像裝置。
<第五觀點>
(5-1)一種用以製造背面受光型成像裝置之方法，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，包括下列步驟：第一步驟-----形成光電轉換區域及電荷轉移部於SOI基板之導電半導體層中，該SOI基板依序包括第一半導體支撐基板、絕緣層及導電半導體層，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；第二步驟-----固定該SOI基板之相對於該第一半導體支撐基板的表面至第二半導體支撐基板；第三步驟-----從該SOI基板移除該第一半導體支撐基板；以及第四步驟-----暴露在該導電半導體層之表面上的吸雜區域及形成低溫氧化膜。
依據該製造背面受光型成像裝置之方法，在有關該第一步驟之製程結果中因重金屬而污染SOI基板之背面，其中過渡金屬係重金屬之主體。藉由在第三步驟中移除第一半導體支撐基板及絕緣層以在裝置表面上暴露該污染背面。因為此暴露表面係用以形成該半導體基板之SOI層與BOX層之界面(亦即，Si/SiO2 界面)，所以該暴露表面當做吸雜側(或吸雜區域)及包含重金屬之類。因為此吸雜區域靠近裝置操作區域(或空乏區域)，所以該吸雜側很可能變成暗電流源(或雜訊源)。因此，在該第四步驟中暴露該吸雜區域及形成低溫氧化膜。結果，因為以此低溫氧化膜使該吸雜區域絕緣，所以可防止至該裝置操作區域之暗電流源。於是，可輕易地且確實地獲得能穩定吸雜能力及防止暗電流之增加的背面受光型成像裝置，沒有大大地改變傳統製程。
(5－2)依據(5－1)項之方法，其中藉由在500℃或較小之環境中實施低溫退火處理以形成該低溫氧化膜。
依據該製造背面受光型成像裝置之方法，在藉由在500℃或較小之低溫退火處理中形成該低溫氧化膜以實施該第四步驟前，可避免對在該裝置上所形成之金屬佈線層產生不良影響。
(5－3)依據(5－1)或(5－2)項之方法，進一步包括：第五步驟－－－－－在該第四步驟後，移除該低溫氧化膜及該吸雜區域。
第六步驟－－－－－對該SOI基板之暴露表面實施追蹤氧化處理；以及第七步驟－－－－－藉由CVD處理沉積薄膜至該SOI基板之暴露表面，以提供入射光面。
依據該製造背面受光型成像裝置之方法，因為在該第六步驟中移除該吸雜區域，所以可完全去除該受重金屬或類同物污染之層及可更確實地抑制暗電流之發生。因為當只以該低溫氧化處理形成具有所需膜厚之氧化膜時，需要非常長時間，所以可藉由在該第五步驟中以化學氣相沉積(CVD)處理沉積薄膜以在短時間內獲得預定膜厚，以便在實際縮短時間內獲得所需膜厚。
(5－4)依據項(5－1)或(5－2)之方法，進一步包括第七步驟－－－－在該第四步驟後藉由一CVD處理沉積薄膜至在該SOI基板上之低溫氧化膜的表面上，以提供入射光面。
依據該製造背面受光型成像裝置之方法，包含該吸雜區域之低溫氧化膜係剩餘的以形成該CVD膜，以便達成製程簡化。
(5－5)依據項(5－1)或(5－2)之方法，進一步包括：第五步驟－－－－－在該第四步驟後，移除在該SOI基板之暴露表面及該吸雜區域上所形成之低溫氧化膜；以及藉由CVD處理沉積薄膜於該SOI基板上，以提供入射光面。
依據該製造背面受光型成像裝置之方法，以最少數目之所需製程達成製程簡化。
(5－6)依據項(5－1)至(5－5)中任何一項之方法，其中藉由以氧基或高濃度臭氧氧化該導電半導體層來形成該低溫氧化膜。
依據該製造背面受光型成像裝置之方法，使用高活性氧基或高濃度臭氧實施犧牲氧化，以便可同樣在相對低溫環境下在該裝置上形成高品質氧化膜。
(5－7)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由依據項(5－1)之製造背面受光型成像裝置之方法來製造，包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；以及氧化膜及在該氧化膜之外側上的CVD膜，以此次序位於該半導體基板之背面的表面上。
依據該背面受光型成像裝置，因為甚至當在形成該半導體基板之表面的每一層之製程中該半導體基板之背面受重金屬之污染(其中過渡金屬係該重金屬之主體)時，移除污染層，所以可確實抑制暗電流之發生。
(5－8)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由依據項(5－1)之製造背面受光型成像裝置之方法來製造，包括：光電轉換區域及電荷轉移部位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；以及含重金屬之氧化膜及在該氧化膜之外側上的CVD膜，以此次序位於該半導體基板之背面的表面上。
依據該背面受光型成像裝置，因為甚至當在形成該半導體基板之表面的每一層之製程中該半導體基板之背面受重金屬之污染(其中過渡金屬係該重金屬之主體)時，移除污染層，所以可確實抑制暗電流之發生。
(5－9)一種背面受光型成像裝置，該背面受光型成像裝置藉由從半導體基板之背面(相對於該半導體基板之具有電極的正面)照射光以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由依據項(5－1)之製造背面受光型成像裝置之方法來製造，包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；以及CVD膜，位於該半導體基板之背面的表面上。
依據該背面受光型成像裝置，因為甚至當在形成該半導體基板之表面的每一層之製程中該半導體基板之背面受重金屬污染(其中過渡金屬係該重金屬之主體)時，移除該污染層，所以可確實抑制暗電流之發生。
(5－10)一種成像設備，包括：依據項(5－7)至(5－9)中任何一項之背面受光型成像裝置；以及影像信號產生單元，該影像信號產生單元根據來自該背面受光型成像裝置之輸出信號產生影像信號。
依據該成像設備，可在低暗電流之狀態中實施高品質影像抬取。
該第五觀點之示範性實施例可提供一種背面受光型成像裝置及一種製造背面受光型成像裝置之方法，它們可穩定吸雜能力及防止暗電流之增加，以及提供一種用以拾取高品質影像之成像設備。
以下，將參考所附圖式以描述本發明之示範性實施例。
<第一觀點>
第1圖係描述本發明之示範性實施例的行間型態之背面受光型成像裝置的示意部分剖面圖。
如第1圖所示，背面受光型成像裝置100包括具有p－型半導體(例如：矽)層1(以下稱為p層1)及p＋＋ －型半導體(例如：矽)層2(以下稱為p＋＋ 層2)之p－型半導體基板30(以下稱為p基板30)，其中該p＋＋ 層2之雜質濃度高於該p層l之雜質濃度。該背面受光型成像裝置100藉由使光從第1圖之下側入射至上側來形成影像。在此說明書中，在垂直於該p基板30之入射光方向的兩個平面中，該入射光側之平面稱為背面表面及該入射光側之另一平面稱為正面表面。根據構成該背面受光型成像裝置100之組件，將入射光行進方向稱為向上方向。將相反於該入射光行進方向之方向界定為向下方向。將正交於該p基板30之背面及正面的方向界定為垂直方向及將平行於該p基板30之背面及正面的方向界定為水平方向。
在該p層1內之該p基板30的正表面之附近中朝該水平方向延伸之相同平面上，配置複數個n－型半導體層(雜質擴散層)4(以下稱為n層4)，以累積依據該入射光在該p基板30中所產生之電荷。該n層4係以在該p基板30之正面上所形成之n半導體層4a(以下稱為n層4a)及在該n層4a下方所形成且具有比該n層4a低之雜質濃度的n半導體層4b(以下稱為n層4b)之2－層結構所形成，然而並非侷限於此。在該入射光至該n層4中之路徑上於該n層4中所產生之電荷及於該p基板30中所產生之電荷被累積在該n層4中。
在每一n層4上形成高濃度p－型半導體層(雜質擴散層)5(以下稱為p＋ 層5)用以防止在該p基板30之正面表面中所產生之暗電流累積於每一n層4中。在每一p＋ 層5中及在該p基板30之正面表面內形成具有比該n層4高雜質濃度的n－型半導體層(雜質擴散層)6(以下稱為n＋ 層6)。該n＋ 層6做為用以排放在該n層4中所累積之不需要電荷的溢漏層，以及該p＋ 層5亦做為該溢漏層之溢障層。如所示，該n＋ 層6具有在該p基板30之正面表面上暴露之暴露表面。
在該p＋ 層5及該n層4之右側，以稍微分隔方式形成包括具有比該n層4高雜質濃度的n－型半導體層(雜質擴散層)之電荷轉移通道12。環繞在該電荷轉移通道12周圍形成p－型半導體層11(以下稱為p層11)，該p層11之雜質濃度比該p＋ 層5之雜質濃度低。該電荷轉移通道12在正交於第1圖之紙面的方向轉移從該n層4所讀取之電荷。
用以讀取在該n層4中所累積之電荷至該電荷轉移通道12的電荷讀取區域(未顯示)形成在該p＋ 層5、該n層4及該電荷轉移通道12間之p層11及p層1中。在該電荷轉移通道12及該電荷讀取區域上方，形成含多晶矽之類的電極13，做為電荷轉移電極用以藉由經由包含氧化矽膜或一氧化物－氮化物－氧化物(ONO)膜之閘極絕緣層20，供應電壓至該電荷轉移通道12以控制電荷轉移操作；及做為電荷讀取電極，用以藉由供應讀取電壓至該電荷讀取區域控制電荷讀取操作。環繞該電極13周圍形成氧化矽之類的絕緣膜14。藉由該電荷轉移通道12及放置在該電荷轉移通道12上之電極13構成CCD(垂直電荷轉移裝置VCCD)。
雖然未顯示於第1圖中，但是在p層1之表面上形成電荷轉移通道，用以接收從電荷轉移通道12所轉移之電荷及朝正交於該電荷轉移通道12之電荷轉移方向轉移該等電荷，在該電荷轉移通道之上側形成電荷轉移通極，用以控制該電荷轉移通道之電荷轉移操作，以及由該等電荷轉移通道及該電荷轉移電極配置成水平電荷轉移裝置(HCCD)。因此，用以累積從該HCCD所轉移之電荷的浮動擴散(FD)區域提供在該HCCD之末端。此FD區域連接至信號輸出放大器，其中該信號輸出放大器包括用以根據在該FD區域中所累積之電荷輸出信號之源極隨耦器電路。
包括位於該p層11下方之p－型半導體層(雜質擴散層)的元件分隔層15形成在該等相鄰n層4間。該元件分隔層15防止在該n層4中所累積之電荷洩漏至其相鄰n層4。
在該p基板30之正面表面上形成該閘極絕緣層20，在該閘極絕緣層20上形成氧化矽之類的絕緣層9，以及將該電極13及該絕緣膜14嵌入該絕緣層9。在該閘極絕緣層20及該絕緣層9中，在平面圖中面積等於或少於該n＋層6之暴露表面的接觸孔形成於該暴露表面上。在該接觸孔內形成電極7。
該電極7可由導電材料所製成。特別地，該電極7最好是由鎢(W)、鈦(Ti)、鉬之類或其矽化物的金屬材料所製成。最好用以防止構成該電極7之導電性材料擴散的防擴散層形成在該電極7與該n＋ 層6間。例如，該防擴散層之構成材料使用氮化鈦(TiN)。當提供該防擴散層時，該n＋ 層6與該p＋ 層5之PN界面可均勻地形成及可減少像素間之飽和變動。
在該絕緣層9上形成電極8，以及該電極8連接至該電極7。在該電極8上成保護層10。該電極8最好是導電性材料。端子連接至電極8。可將電壓施加至該端子。
因為被轉移至該n＋ 層6之電荷轉移至連接至該n＋ 層6之暴露表面的電極7及連接至該電極7之電極8，所以該n＋ 層6可當做溢漏層。
該用以防止在該p基板30之背面表面中所產生之暗電荷被轉移至該n層4的p＋＋ 層2係形成於該p基板30之背面表面內。該p＋＋ 層2連接至端子及可將電壓(包括接地電壓)施加至該端子。例如：該p＋＋ 層2之雜質濃度係1×1017 /cm3 至1×1020 /cm3 。
在該p＋＋ 層2下方形成對該入射光成透明之氧化矽、氮化矽之類的絕緣層3。為了防止在該p基板30之背面表面中因該絕緣層3與該p基板30間之折射率差異所造成的光反射，在該絕緣層3下方形成對該入射光成透明之碳膜、氮化矽或鑽石結構之高折射率透明層16。該高折射率透明層16最好是具有超過n＝1.46之折射率(例如：n＝1.8至2.2)的非晶氮化矽之類的層，該層能以電漿化學氣相沉積(CVD)或光學CVD在400℃或較小低溫下形成。
在該高折射率透明層16下方形成藉由在該水平方向上配置複數個彩色濾光片18所形成之彩色濾光層。該等彩色濾光片18被分類成用以傳送不同波長帶之光的各種型態之彩色濾光片。例如：該彩色濾光層係藉由配置用以傳送紅色波長帶之光的紅色(R)濾光片、用以傳送綠色波長帶之光的綠色(G)濾光片及用以傳送藍色波長帶之光的藍色(B)濾光片所形成。該等彩色濾光片18分別形成於n層4的下方。對應於每一n層4提供彩色濾光片18。因為每一n層4對應於一個n＋ 層6，所以可以說該彩色濾光片18對應於該n＋ 層6中之一者。
在彼此相鄰之彩色濾光片18間形成用以防止色彩混合之遮光構件17。該遮光構件17最好具有用以防止光穿透之功能。該遮光構件17可使用黑色濾光片或可見光透射比低之鎢、鉬、鋁之類的金屬。
該遮光構件17之剖面形狀最好具有延伸至該p基板30之背面的錐形形狀(或梯形形狀，其中頂點係朝該入射光側之三角形或上部比下部長)。此可藉由反射垂直入射該具有錐形表面之遮光構件17的光以將該光引導至該p基板30及可改善光使用效率。
在每一彩色濾光片18下方形成微透鏡19。可決定該微透鏡19之形狀，以便形成光徑，其中折射光避開在該微透鏡19上方之彩色濾光片18與其相鄰彩色濾光片18間之遮光構件17。設計將該微透鏡19之焦距定位在該n層4之中心。因為依據可用光學系統之特性減少陰影(shading)，所以期望該微透鏡19之配間距係設計成不同於n層4之配置間距。
在從該n層4之上表面至該p基板30之背面表面之區域中，以下將在平面圖中由該元件分隔層15所分割之區域稱為用以實施要促成成像之光電轉換的光電轉換區域。因為根據在光電轉換區域中所產生之電荷的信號變成影像資料之1個像素資料，所以該光電轉換區域在說明書中亦稱為像素。換句話說，該背面受光型成像裝置100係配置成具有：複數個像素；及CCD或CMOS型信號讀取部用以讀取根據在每一像素中所產生之電荷的信號。
在如上述配置之背面受光型成像裝置100中，將入射於微透鏡19之光入射至在該微透鏡19上方之彩色濾光片18，以及穿透該彩色濾光片18之光入射至對應於該彩色濾光片18之n層4。在此時，亦在該p基板30中之構成入射光徑之部分中產生電荷。這些電荷藉由在該光電轉換區域中所形成之電位斜率轉移至該n層4及累積於該n層4中。由入射該n層4之光所產生之電荷亦累積於該n層4中。讀取及轉移在該n層4中所累積之電荷至該電荷轉移通道12。該等電荷藉由輸出放大器被轉換成信號及被輸出至外部。
第2圖係顯示沿著第1圖之線B－B的電位輪廓之圖式。
如第2圖所示，可看到電位井係分別形成於n＋ 層6及該光電轉換區域中，以及p＋ 層5做為在這些電位井間之阻障。超過在該光電轉換區域中所形成之電位井的飽和容量之電荷流入在該n＋ 層6中所形成之電位井。該等輸入電荷被轉移至電極7及被排放至外部。因此，可藉由改變被施加至連接該n＋ 層6之電極7的電壓及調整該p＋ 層5之阻障的高度來控制該n層4之飽和容量。例如：在加入及讀取信號之動態影像照相模式中，可藉由實施用以減少該n層4之飽和容量的控制操作以防止在電荷轉移通道12中之溢流。
如第2圖之虛線所示，可藉由以用以去除在該p＋層5中所形成之阻障的電壓供應連接該n＋ 層6之電極7來重置在該光電轉換區域中所形成之電位井內的電荷。以此可實現電子快門。
再者，考量一種組態，其中連接該n＋ 層6之電極7通常係連接至分別對應於n＋ 層6之型態的彩色濾光片18及電壓可被獨立地施加至該等型態之彩色濾光片18所通用化之每一電極7。在此情況中，該電子快門可獨立地被應用至對應於每一型態之彩色濾光片的每一光電轉換區域。對於在入射每一光電轉換區域之光的每一顏色可以改變在每一光電轉換區域中之電荷累積時間，及以該電荷累積時間之控制可獲得以色彩平衡校準之輸出。
再者，考量一種組態，其中該等n＋層6被分類成第一組及第二組，其中該第一組包括對應於要在用以實施該動態成像模式之細線化讀取操作之類的成像模式中讀取電荷之n層4的n＋ 層6，以及該第二組包括對應於在該成像模式中不讀取電荷之n層4的n＋ 層6，該電極7通常連接於屬於相同組之n＋ 層6之間，以及可獨立地將電壓施加至每一共同電極7。在此情況中，藉由改變對每一組之施加電壓可增加抑制像素間之疏導(grooming)至最亮的效果。
可藉由用以驅動在具有該背面受光型成像裝置100之數位相機之類的成像設備中之背面受光型成像裝置100的驅動器，實施對電極7及8之電壓施加。
如第40圖所示，根據實驗證實，因為在波長間之光吸收係數係不同的，所以實際上需要約9μm或較大或者約10μm之厚度，以完全地(約90%或更大)在矽基板中吸收可見範圍之光。因此，同樣在該背面受光型成像裝置100中，該p基板30在垂直方向上的長度最好是9μm或較大或者約10μm。於是，可完全吸收該可見光及可改善靈敏度。
當然，如果像該p基板30在垂直方向上之長度為如第40圖之資料所示的5μm或較大，則相較於傳統情況可充分實現較高靈敏度。
當該p基板30在垂直方向上之長度為9μm或較大或者約10μm，存在有下列優點。
．可在行間型態(interline type)中實現充分減少漏光之成像裝置，而不提供用以該電荷轉移通道12遮光之遮光層，以使光幾乎沒有到達該電荷轉移通道12，以及不以幀行間型態(frame interline type)形成該背面受光型成像裝置。
．量子效率增加及改善靈敏度。
．長波長靈敏變高。
．近紅外光靈敏度快速增加。
然而，當在該p基板30之垂直方向上的長度設定為像10μm之厚度時，由於該電荷分隔層15之類的影響，很難在該n層4之低空乏電壓(在本情況之成像裝置中所使用之約3V)下在每光電轉換區中形成空乏層。因此，該p基板30之濃度應該最佳地設計成具有電位梯度，以便可在每光電轉換區域中形成該空乏層及可將在該空乏層中所產生之電荷轉移至該n層4。
本發明者從模擬結果已發現到當該p基板30具有下面(1)－(3)組態時，滿足以上所述狀況。
(1)組態：包括至少1×1014 /cm3 或較小之n或p層或者做為在第1圖中之n層4與p＋＋ 層2間之中間層的i層。
(2)組態：在該中間層中包括2×1014 /cm3 或較小之n層及2×1014 /cm3 或較小之p層。
(3)組態：包括1×1014 /cm3 或較小之n層、1×1014 /cm3 或較小之p層、及在項(2)組態之n與p層間之i層之中至少一層。
因為該背面受光型成像裝置100係該行間型態，所以在一曝光期間光可能入射至該電荷轉移通道12及此導致漏光。以下，根據模擬結果，將說明如果在該p基板30之垂直方向上的長度為如上所述之9μm或較大則可減少漏光之情況。
第3圖係顯示該背面受光型成像裝置100之部分的示意圖。在第3圖中，相同於第1圖之元件指定有相同元件符號。
在第3圖中，符號"a"表示在該電荷轉移通道12之空乏層在垂直方向上之長度，符號"b"表示在該電荷轉移通道12之空乏層在水平方向上之長度，符號"c"表示在該p基板30之垂直方向上的長度，以及符號"d"表示該p層4之配置間隔。在如第3圖所示之模型中，提供用以吸收光之光吸收層21以取代該絕緣層9。
在此，假設a＝0.00004cm、b＝0.00005cm、c＝0.0005cm及d＝0.0002cm，以及在該電荷轉移通道12中所形成之空乏層外側所產生之所有電子變成流入對應於該電荷轉移通道12之n層4的信號，以及在該電荷轉移通道12之空乏層中所產生之所有電子變成漏光信號(smear signal)。該等n層4之陣列係方形陣列，信號讀取方法係行間法(interline method)，以及通過該p基板30之光係設定成被該光吸收層21完全吸收。
因為厚度x(cm)之矽的光吸收比Y係Y＝{1－Exp(－α×x)}(其中α係光吸收係數)，所以當在如第3圖所示之背面受光型成像裝置的P基板30之背面下方配置紅外線(IR)截止濾光片；藉由在從3300K光源照射光至該IR截止濾光片之情況中從每一像素之傳輸光譜計算每一波長(在10nm之間隔下之400至700nm)之信號及漏光信號以估算平均值；以及在該p基板30之垂直方向上的1/10區域中發生佈植之狀況中計算該漏光信號對該信號之比率時，獲得0.032%(或者當以蜂巢狀陣列配置該等n層4時，獲得0.056%)(見第4圖)。
當c＝8μm＝0.0008cm時，該漏光信號之比率係0.0075%(或者在該等n層4配置成該蜂巢狀陣列之情況中，係0.013%)，以及當c＝10μm＝0.001cm時，該漏光信號之比率係0.0032%(或者在該等n層4配置成之情況中，係0.0056%)(見第4圖)。
在該蜂巢狀陣列中，複數個分別包括在列方向上所配置之複數個n層4之列，在正交於列方向之行方向上方以配置。在該蜂巢狀陣列中，使偶數列及奇數列朝該列方向移位約該間距之一半。因為該蜂巢狀陣列之電荷轉移通道的面積係該方形陣列之電荷轉移通道的面積之1.75倍大，所以該蜂巢狀陣列之估計值係設定為該方形陣列之結果的1.75倍。
從第4圖所示之模擬結果，已發現到如果在該p基板30之垂直方向上的長度為5μm或較大，則該行間型態之背面受光型成像裝置100相較於用以獲得相同靈敏度之行間型的正面受光型成像裝置可進一步減少該漏光。已發現到如果在該p基板30之垂直方向上的長度為8μm或較大，即可進一步抑制該漏光，以及如果在該p基板30之垂直方向上的長度為10μm或較大，又可進一步抑制該漏光。
因為依據上述背面受光型成像裝置100在該p基板30之入射光幾乎沒有到達的正面表面中提供溢漏層，所以此結構相較於在該p基板30之背面中提供該溢漏層之傳統結構，可改善該藍光靈敏度。
藉由控制被施加至該溢漏層之電壓來均勻地或獨立地控制每光電轉換區域之電荷累積時間或飽和容量，以便可容易地實現各種圖像之操作。
依據該背面受光型成像裝置100，當相較於在該p基板30之背面中提供溢漏層的傳統結構而實施電子快門時，可顯著地減少被施加至該n＋ 層6之電壓的振幅(23V→15V，例如：8V)。相反地，如果該電壓振幅相同於該傳統結構之電壓振幅，則每光電轉換區域之飽和容量會增加。
在第1圖中，省略該p＋＋ 層2，以及取而代之，在該絕緣層3下方提供對該入射光成透明之像氧化銦錫(ITO)之類的透明電極。製造可施加電壓至該透明電極之組態。如果施加負電壓至該透明電極，則可抑制在該p基板30之背面表面中所產生之暗電流。
因為當在該p基板30之垂直方向上的長度如上所述為8μm或較大時，可充分地抑制該漏光，所以該背面受光型成像裝置100係設定為該行間型態。然而，即使當該光電轉換區域之深度為8μm或較大時，會稍微發生該漏光。基於此理由，如果該背面受光型成像裝置100係該幀行間型態，則可進一步減少該漏光。
如以上所述，該背面受光型成像裝置100係配置成CCD型態。當然，該背面受光型成像裝置100可配置成該CMOS型態。換句話說，在該CMOS電路(例如：互補式金氧半導體(CMOS)電路或n－通道金氧半導體(NMOS)電路)中可讀取根據在該n層4中所累積之電荷的信號。
上述背面受光型成像裝置之組態對本發明之第二至第五觀點的背面受光型成像裝置係常見的。
接下來，將描述製造包括第1圖所示之背面受光型成像裝置100的p基板30及絕緣層3之絕緣層上有矽(SOI)基板的方法之範例。
第5圖係使用該背面受光型成像裝置描述製造SOI基板之製程的圖式。在第5圖中，相同於第1圖之組件分配有相同元件符號。
首先，藉由磊晶成長在矽之類的基板22上形成p層1(第5(a)圖)。在第5(a)圖中，該p層1之暴露表面成為p基板30之背面表面。接下來，藉由化學氣相沉積(CVD)、熱氧化之類在該p層1之暴露表面上形成包含氧化矽之類的絕緣層3(第5(b)圖)。
接著，藉由從該絕緣層3之上側實施硼之類的離子佈植在該p層1與該絕緣層3之界面中形成p＋＋ 層2(第5(c)圖)。然後，在該基板22與該p層1之界面周圍植入氫離子(第5(d)圖)。依據此離子佈植，形成了用以分隔該基板22與該p層1之邊界層30。
在該絕緣層3上連接矽之類的基板23後，將該基板23旋轉至下側，以便該基板22變成上側(第5(e)圖)。然後，使該基板22連同與該邊界層30一起從該p層1剝離(第5(f)圖)。
從第5(f)圖之狀態，一元件形成於該p基板30之表面周圍。在形成後，使用該絕緣層3做為中止層蝕刻該基板23而移除之。藉由形成彩色濾光片18、微透鏡19等完成製造該背面受光型成像裝置100之製程。
在第5(f)圖之移除該基板23的方法中，可考慮使用氫氧化鉀(KOH)蝕刻劑之蝕刻方法。再者，可考慮使用光學激發法之蝕刻。該絕緣層3可使用不同於氧化矽之氮化矽。在此情況中，以該氮化矽做為中止層來實施蝕刻。
接下來，將描述形成該背面受光型成像裝置100之n＋＋ 層6及電極7之方法。
該p＋ 層5與該n＋ 層6之對準偏差、該n＋ 層6與該電極7之對準偏差及在絕緣層9中所形成之接觸孔的電極7之缺陷覆蓋造成該背面受光型成像裝置100之溢漏層的不穩定特性。要改善該對準偏差或覆蓋特性，最簡單手段係要在平面圖中增加該p＋ 層5及該n＋ 層6之面積及該電極7之面積。此手段變成像素小型化之障礙。在此實施例中，提出一種能實現像素小型化同時改善該對準偏差或覆蓋特性之方法。
第6圖係描述形成該背面受光型成像裝置100之n＋ 層6、電極7及電極8之方法的圖式。在第6圖中，相同於第1圖之組件分配有相同元件符號。
首先，在從第5(f)圖之狀態自p基板30之上側藉由離子佈植在其上面形成n層4及p＋ 層5後，在該p基板30之表面上形成閘極絕緣層20(但是，未顯示)，以及在該閘極絕緣層20上形成絕緣層9。在平面圖中，藉由微影方法及蝕刻在該閘極絕緣層20及與該p＋ 層5重疊的該絕緣層9之區域的一部分中形成接觸孔H(第6(a)圖)。
然後，例如，使用該閘極絕緣層20及該絕緣層9做為罩幕植入砷(As)離子，及藉由自行對準在該p＋ 層5內形成該n＋ 層6(第6(b)圖)。從此狀態，例如；藉由CVD法之類形成做為構成該電極7之金屬材料的鎢膜。該金屬材料膜藉由蝕刻、化學機械研磨(CMP)之類來平坦化以及被埋入及封裝於該接觸孔H中，藉此形成該電極7。於是，藉由在該絕緣層9及該電極7上形成構成該電極8之導電材料膜以完全地形成該n＋ 層6、該電極7及該電極8。
當該n＋ 層6之上表面與該n層4接觸時，缺少溢障層及該n＋ 層6不能當做溢漏層。將參考第6(b)至(f)圖描述防止此狀態之方法。
在以自行對準形成該n＋ 層6後，使用該閘極絕緣層20及該絕緣層9做為該罩幕，實施(例如：硼(B))，其具有大於該n＋ 層6之雜質的擴散係數之雜質離子佈植，藉此在該n＋ 層6下方形成p＋ 層24(第6(c)圖)。因為，砷(As)具有比硼(B)大之擴散係數，當實施活化退火處理時，該p＋層24被延伸以覆蓋該n＋層6之端部(第6(d)圖)。然後，藉由CVD法之類，構成該電極7之金屬材料(例如：鎢)之膜。該金屬材料膜藉由蝕刻、CVD之類來平坦化及被埋入及封裝於該接觸孔H中，藉此形成該電極7(第6(e)圖)。於是，藉由在該絕緣層9及該電極7上形成構成該電極8之導電材料膜以完全地形成該n＋ 層6、該電極7及該電極8(第6(f)圖)。
在此，該閘極絕緣層20及該絕緣層9當做該罩幕。在另一情況中，當用以在該閘極絕緣層20中形成開口之光阻材料層係剩餘的時候，可額外地使用該光阻材料層做為該罩幕。在形成該閘極絕緣層20及該絕緣層9前，在該p基板30之表面上形成該光阻材料層。在該光阻材料層中形成該開口後，可使用該光阻材料層做為該罩幕以形成該n＋ 層6及該p＋ 層24。在此情況中，在藉由形成該n＋層6及該p＋層24以形成該電極7後，可藉由移除該光阻材料層形成該閘極絕緣層20及該絕緣層9。
依據第6(c)至(f)所示之方法，甚至當在第6(b)圖之狀態中該n＋ 層6之下表面與該n層4接觸時，可在該n＋ 層6與該n層4間形成該p＋ 層24。該p＋ 層24當做溢障層及該n＋ 層6當做溢漏層。
依據此方法，使用該閘極絕緣層20及該絕緣層9做為該罩幕，藉由自行對準形成該n＋ 層26，以致於沒有發生該n＋ 層6與該電極7之對準偏差。因此，可最小化在該接觸孔H之水平方向上的寬度及沒有發生像素小型化之障礙。
如果甚至當該接觸孔H之縱橫比係嚴格的時候，使用鎢做為該電極7之材料，則可使該電極7嵌入及可厚厚地形成該絕緣層9。
因為在該背面受光型成像裝置100之情況中不需要在該n層4上方提供開口，所以從與電極13之荷轉移通道12重疊之部分向該n層4突出之部分在該水平方向上之長度可朝該水平方向延伸。如果此部分可延伸，則當從該n層4讀取電荷至該電荷轉移通道12時，可減少讀取電壓。相反地，如果沒有改變該讀取電壓，則最好藉由增加該n層4之濃度以增加該飽和電容量。於是，在該背面受光型成像裝置100中，從與該電極13的該電荷轉移通道12重疊之部分向該n層4突出之部分在該水平方向上之長度可有效地朝該水平方向延伸。
當如上述予以考量時，因為可厚厚地形成該電極7在該水平方向上的寬度，所以第6圖所示之方法可非常有效地增加該電極13之擴張量、減少該讀取電壓及增加該飽和電容量(改善該靈敏度)。
此外，最好藉由對自該接觸孔H所暴露之p＋ 層5的表面實施垂直離子佈植或藉由對自該接觸孔H所暴露之p＋ 層5的表面朝至少4個方向實施傾斜離子佈植以形成該n＋ 層6，以便在離子佈植時不發生該絕緣層9之陰影部分(shadow)。
當只朝一個方向對自該接觸孔H所暴露之p＋ 層5的表面實施該傾斜離子佈植(不同於該水平或垂直離子佈植)時，因為該n＋層6及該接觸孔H之位置移動該絕緣層9之陰影部分，所以會有該電極7及該p＋ 層5彼此接觸及短路之問題。於是，因為當實施該垂直離子佈植或朝至少4個方向實施該傾斜離子佈植時，該絕緣層9之陰影部分失去作用，所以可防止該電極7及該p＋ 層5彼此接觸。當朝至少4個方向實施該傾斜離子佈植時，因為該n＋ 層6之尺寸會大於該接觸孔H之尺寸，所以會更好。
此外，當實施該垂直離子佈植時，最好在低加速度度下實施該離子佈植。幾乎可忽略通道效應之問題。
同樣地，最好藉由對自該接觸孔H所暴露之p＋ 層5的表面實施垂直離子佈植或藉由對自該接觸孔H所暴露之p＋ 層5的表面朝至少4個方向實施傾斜離子佈植來形成該p＋ 層24，以致於在離子佈植時不會發生該絕緣層9之陰影部分。
當只朝一個方向對自該接觸孔H所暴露之p＋ 層5的表面實施該傾斜離子佈植(不同於該水平或垂直離子佈植)時，因為使該p＋ 層24之位置移動有該絕緣層9之陰影部分，所以該p＋ 層24無法當做該溢障層。於是，因為當實施該垂直離子佈植或朝至少4個方向實施該傾斜離子佈植時，該絕緣層9之陰影部分失去作用，所以可形成該p＋ 層24以覆蓋該n＋層6之下表面，以致於該p＋ 層24可確實當做該溢障層。當朝至少4個方向實施該傾斜離子佈植時，因為該p＋ 層24之尺寸會大於該n＋ 層6之尺寸，所以會更好。
接下來，將列舉吸收該SOI基板之p基板30的污染之方法的範例。
．在該p基板30與該絕緣層3之界面中形成吸雜側及藉由從該絕緣層3側植入氧離子(SIOX(被植入氧隔離))以在該絕緣層3內附著污染雜質。
．有一種從該絕緣層3側植入氟或碳至該界面中之方法以做為在該p基板30與該絕緣層3之界面中形成該吸雜側之方法。
．在該p基板30與該絕緣層3之界面中形成該吸雜側及藉由蝕刻之類移除該絕緣層3及該吸雜側，以藉由低溫氧化(原子團氧化之類)形成做為該絕緣層3之替換物的絕緣層。
接下來，將列舉該背面受光型成像裝置100之組態或製造方法的修改範例。
．在特定彩色濾光片18中，在該彩色濾光片18與該高折射率層16間之全部表面上提供該遮光構件17。依據此組態，使用用以偵測通過該特定彩色濾光片18之光的光電轉換區域做為用以偵測光學黑階(optical black level)之光電轉換區域。如果該特定彩色濾光片18之位置係在該背面受光型成像裝置100之周圍，如在該普通成像裝置中漏光校正或黑階校正係可能的。在此情況中，因為在該彩色濾光層與該絕緣層3間提供該遮光構件17，所以它的製造係容易的。
．在該背面受光型成像裝置100之週邊電路下方亦提供了該遮光構件17。
．可改變該p＋＋層2成為包括p－型非晶碳化矽(SiC)之層，該絕緣層3可當做對入射光透明之像ITO之類的透明電極，以及可將電壓施加至該透明電極。
．當該p基板1配置有複數個雜質擴散層時，藉由分割一製程以形成每一雜質擴散層。
．當該p基板1配置有複數個雜質擴散層時，藉由分割製程以形成每一雜質擴散層，然後在退火處理中對電位差取四捨五入。
．當該p基板1配置有複數個雜質擴散層時，形成每雜質擴散層，同時在相同製程中以類比形式改變氣體環境濃度。
<第二觀點>
可採用像在第1圖之背面受光型成像裝置100中之相同組態做為該第二觀點之組態。亦可將該第一觀點之製造方法應用至該第二觀點。
為了完全重置在光電轉換區域中所形成之電位井內的電荷，n＋ 層6之形成位置係重要的。因為該n層4之最大電位點(等於該光電轉換區域之最大電位點)係該電位井之最深位置，所以如果在該位置中所累積之電荷可被轉移至該n＋ 層6，則可完全重置在該光電轉換區域中所形成之電位井內的電荷。在背面受光型成像裝置100中，在平面圖中，在與該n層4之最大電位點重疊之位置中，形成該n＋ 層6。在此位置關係中，可完全重置在該光電轉換區域中所形成之電位井內的電荷。當如JP－A－2006－49338中所示，在沒有與該n層4之最大電位點重疊之位置中形成該n＋ 層6時，會有在該光電轉換區域中所形成之電位井的最深位置中所累積之電荷可能沒有被轉移至該n＋ 層6之問題，以致於可能無法適當地實現該電子快門功能。依據該背面受光型成像裝置100之組態，可充分地實現該電子快門功能。
第7圖係該n層4之平面圖。如第7圖所示，因為該n層4在該水平方向上具有固定濃度，所以最大電位點M出現在該n層4之中心。因此，該背面受光型成像裝置100可藉由在一與該n層4之中心重疊的位置中提供該n＋ 層6以實現該電子快門功能。
該n層4之最大電位點並非侷限於該n層4之中心。例如：當如第8圖所示配置該n層4時，該n層4之最大電位點出現在偏離第8圖所示之中心的位置中。在此情況中，期望在與第8圖所示之最大電位點M重疊之位置中提供該n＋ 層6。
最好該n層4之最大電位點的距離或深度離開該n層4與p＋ 層5之邊界表面係在0.3μm內，以便從在該光電轉換區域中所形成之電位井完全排放電荷，及在放排該等電荷時進一步減少被施加至電極7及8的電壓。
接下來，將描述具有該背面受光型成像裝置100之成像設備的示範性組態。
第9圖係顯示具有該背面受光型成像裝置100之成像設備的組態範例之方塊圖。
如第9圖所示，成像設備800包括該背面受光型成像裝置100、用以施加電壓至該背面受光型成像裝置100之電極8的電壓施加部200、用以驅動該背面受光型成像裝置100之HCCD的H驅動器300、用以驅動該背面受光型成像裝置100之VCCD的V驅動器400、做為該背面受光型成像裝置100之信號輸出放大器的電源之放大器電源500、用以控制該整個成像裝置之控制部600及操作部700。
該V驅動器400藉由以從該n層4讀取電荷至該VCCD的讀取電壓VH及用以轉移該等電荷之電壓VM及VL供應該背面受光型成像裝置100來驅動該VCCD。再者，VH>VM>VL，以及VH係例如約15V。
該H驅動器300藉由以用以轉移該等電荷之電壓VH及VL供應該背面受光型成像裝置100來驅動該HCCD。再者，VH>VL，以及VH係例如約3.3V。
該放大器電源500係用以供應該信號輸出放大器之源極隨耦器電路的每一級之電晶體的汲極電極之電源。
該電壓施加部200具有用以以決定該n層4之飽和電荷量之第一電壓供應該電極8(等於該光電轉換區域之飽和電荷量)的第一功能及用以以高於該第一電壓之第二電壓供應該電極8以在已施加該第一電壓之狀態中去除該p＋ 層5所形成之溢障的第二功能。最好該第一電壓小於或等於該HCCD之驅動電壓(具有3.3V之振幅)及該第二電壓小於或等於該讀取電壓VH(具有15V之振幅)。因此，可從現存電源產生該第一電壓及該第二電壓，以致於不需要新電源。
較佳地，以根據該第一電壓之數值設定該第二電壓。例如；該第二電壓係使該第一電壓與用於該源極隨耦器電路之最後一級的電晶體之汲極的施加電壓、VL與VM間之差及VH與VM間之差中任何一者相加的數值。因此，可從現存電源產生該第一電壓及該第二電壓，以致於不需要新電源。
該電壓施加部200藉由變化地控制該第一電壓以調整該n層4之飽和電荷量或藉由變化地控制該第二電壓之施加時序以調整該背面受光型成像裝置之曝光時間。例如；在該成像設備800中，可藉由分割複數個n層4成為n個組(其中n係自然數2或較大)以設定用以在該VCCD中相加及轉移每一組中所累積之電荷的相加轉移模式(addition transfer mode)，及用以在該VCCD中轉移每一組中所累積之電荷而沒有相加之非相加轉移模式(non－addition transfer mode)。例如；在需要高品質影像之靜止影像照像模式時暫時執行該非相加轉移模式。例如；在需要快速操作之動態影像照相模式時執行該相加轉移模式。
該電壓施加部200變化地控制該第一電壓，以便在設定該相加轉移模式時，該n層4之飽和電荷量為在設定該非相加轉移模式時，由將被施加至該電極8之第一電壓所決定之飽和電荷量的1/n。於是，可防止在VCCD或HCCD中之電荷溢流。
上述配置之成像設備800的操作將描述之。
當使用者經由該操作部700設定該靜態影像照相模式及該控制部600設定曝光時間時，該電壓施加部200重複地施加如第10圖所示之第二電壓至該電壓8，直到該控制部600所設定之曝光時間剛好開始前為止。隨同該曝光開始之同時，將被施加至該電極8之電壓切換至如第10圖所示之第一電壓(1)。在該曝光週期結束後，藉由該H驅動器300及該V驅動器400，將在該n層4中所累積之電荷轉移至該信號輸出放大器。該等電荷被轉換成為信號而被輸出。
另一方面，當使用者經由該操作部700設定該動態影像照相模式及該控制部600設定曝光時間時，該電壓施加部200重複地施加如第10圖所示之第二電壓至該電壓8，直至該控制部600所設定之曝光時間剛好開始前為止。隨同該曝光開始之同時，將被施加至該電極8之電壓切換至如第10圖所示之第一電壓(2)。在該曝光週期結束後，藉由該H驅動器300及該V驅動器400將該n層4中所累積之電荷轉移至該信號輸出放大器。該等電荷被轉換成為信號而被輸出。
接下來，將描述該背面受光型成像裝置之另示範性實施例。
在第1圖所示之背面受光型成像裝置100中，該p＋ 層5係形成用以包圍該n＋ 層6。因為期望該p＋ 層5係做為至少溢障層之層，所以在如第11圖所示之組態中該p＋ 層5只形成在該n＋ 層6與該n層4間。然而，在此情況中，除該n＋層6之外的p層11存在於該p層1之表面與該n層4之間，以便將暗電荷從該p層11轉移至該n層4。
如果該n＋ 層6在該水平方向上儘可能地大，則可抑制該等暗電荷經由該p層11轉移。當該n＋ 層6太大時，不期望妨礙元件分隔。在此實施例中，該n＋ 層6具有所需最小尺寸(相似於該電極7之底部面積的尺寸)及提供具有小於該n＋ 層6之濃度的n－型雜質擴散層(或n層)40，以延伸由該n＋ 層6所形成之空乏層。因此將被轉移至該n層40之暗電荷轉移至該n＋ 層6，以及可減少被轉移至該n層4之暗電流的數量而沒有干擾該元件分隔。
為了有效地減少被轉移至該n層4之暗電荷，最好由該n＋ 層6形成的該空乏層在平面圖中覆蓋該n層4之2/3或較大。
已描述在該第二觀點中該背面受光型成像裝置100係該CCD型態之情況。在另一情況中，該背面受光型成像裝置100可以是該CMOS型態。亦即，可在該p層1之表面上形成包括用以轉換在該n層4中所累積之電荷成為信號之CMOS電晶體的CMOS電路。在該CMOS型態之情況中，最好在該n層4之附近中形成用以暫時累積從該n層4所讀取之電荷的電荷累積層及藉由該CMOS電路輸出根據在該電荷累積層中所累積之電荷的信號。因此，總曝光時間控制操作係可能的及可去除因在操作中物體之失真影像所造成之CMOS型影像感測器之唯一缺點。
<第三觀點>
可採用像在第1圖之背面受光型成像裝置100中之相同組態做為該第三觀點之組態。
以下，將描述本發明者所執行之有關該第三觀點之模擬。
(模擬1)第12圖係使用模擬1以顯示半導體基板之模型組態的圖式。
第12圖所示之半導體基板包括：氧化矽層32(300埃之厚度)，其形成在支撐基板31上對應於第1圖之絕緣層3；p－型半導體層33(雜質濃度＝1×1019 /cm3 及厚度＝0.2μm)，在該氧化矽層32上所形成，對應於第1圖之p＋＋ 層2；n－型半導體層35(雜質濃度＝4.5×1016 /cm3 及厚度＝0.3μm)，形成在該p－型半導體層33上，對應於該n層4；p－型半導體層36(雜質濃度＝1.0×1019 /cm3 及厚度＝0.2μm)，形成在該n－型半導體層35上，對應於第1圖之p＋ 層5；及中間層34，在該p－型半導體層33與該n－型半導體層35間。再者，從第12圖所示之半導體基板的表面至該背面之厚度為8μm及調整該n－型半導體層35之空乏電位至3－4V。
因為使該p－型半導體層33偏壓至0V，所以在該p－型半導體層33與該光電轉換區域之最大電位點(在第12圖之模型中距離該半導體基板表面0.5μm處)間出現約3V之電位差。要形成約8μm厚之空乏層，應該可容易地耗盡該中間層34，以及應該可顯著地降低此層之雜質濃度。
首先，本發明者們使用具有2×1014 /cm3 雜質濃度之n－或p－型半導體層做為該中間層34來執行模擬。在該中間層34為該p－型半導體層之情況中的模擬結果係顯示於第13圖中。在該中間層34為該n－型半導體層之情況中的模擬結果係顯示於第14圖中。
當該中間層34為該p－型半導體層時，如第13圖所示，該空乏層沒有延伸至該p－型半導體層22。當該中間層34為該n－型半導體層時，如第14圖所示在該半導體基板之深部分中出現電子庫。當在該半導體基板之背面中形成非空乏層時，該非空乏層中所產生之電子被擴散至另一光電轉換區域及藉由復合被去除。當在該半導體基板之深部分中出現該電子庫時，連接所有光電轉換區域及無法從每一光電轉換區域獲得獨立信號。
在計算濃度時(其中從該半導體基板之背面至該最大電位點間缺少零電位梯度之區域，同時改變被施加至該中間層34之該n－型半導體層及該p－型半導體層的雜質濃度)，在該n－型半導體層之情況中獲得1×1014 /cm3 或較小之計算結果及在該p－型半導體層之情況中獲得1.2×1014 /cm3 或較小之計算結果。
當藉由進一步減少被施加至該中間層34之該n－型半導體層及該p－型半導體層的雜質濃度將該雜質濃度設定為0時，亦即，當該中間層34為i－型半導體層時，模擬結果係顯示於第15圖中。當該中間層34為2.0×1013 /cm3 雜質濃度之p－型半導體層時，模擬結果係顯示於第16圖中。當該中間層34為2.0×1013 /cm3 雜質濃度之n－型半導體層時，模擬結果係顯示於第17圖中。
如第15至17圖所示，可看到在該中間層34為2.0×1013 /cm3 雜質濃度之n－型半導體層的情況、該中間層34為該2.0×1013 /cm3 雜質濃度之p－型半導體層的情況及該中間層34為該0雜質濃度之i－型半導體層的情況之任何情況中獲得幾乎相同之電位分佈。換句話說，在該中間層34為該n－或p型之情況中，甚至當它的雜質濃度較小於2.0×1013 /cm3 時，該電位分佈不改變。於是，已發現到甚至當該光電轉換區域係厚的時候，可藉由設定該中間層34成為大於2.0×1013 /cm3 且較小於1.0×1014 /cm3 之n－或p－型半導體層或該i－型半導體層，以確實實現在不同光電轉換區域間之信號電荷分隔。
(模擬2)第18圖係使用模擬2以顯示半導體基板之模型組態的圖式。
如第18圖所示之半導體基板係配置有以2－層結構所形成如第12圖所示的半導體基板之中間層34，其中該2－層結構包括p－型半導體層34b(雜質濃度＝2×1014 /cm3 及厚度＝3.8μm)及在該p－型半導體層34b上所形成之n－型半導體層34a(雜質濃度＝2.0×1014 /cm3 及厚度＝3.5μm)。
如第18圖所示之組態的模擬結果係顯示於第19圖中。如第19圖所示，已發現到甚至當該兩層之每一層的雜質濃度為2.0×1014 /cm3 時，藉由在該兩層該n－型半導體層及該p－型半導體層形成該中間層34，直至該光電轉換區域之最大電位點幾乎缺少零電位梯度的區域。當在如第18圖所示之組態中，該n－型半導體層34a及該p－型半導體層34b之每一層的雜質濃度較小於2.0×1014 /cm3 ，陡峭地形成如第15至17圖所示之電位梯度。從此結果，已發現到甚至當該光電轉換區域係厚的時候，藉由在兩層2.0×1014 /cm3 或較小之n－型半導體層及p－型半導體層形成該中間層34，可以確實實現在不同光電轉換區域間之信號電荷分隔。
甚至當如第18圖所示之組態中顛倒該p－型半導體層34b及該n－型半導體層34a之位置時，可達成相似效果。
(模擬3)第20圖係使用模擬3以顯示半導體基板之模型組態的圖式。
如第20圖所示之半導體基板係藉由設定如第18圖所示之半導體層的p－型半導體層34b之厚度為1.8μm、設定該n－型半導體層34a之厚度為1.5μm，及提供在該n－型半導體層34a與該p－型半導體層34b間之4μm厚的中間層34c，來配置。
已發現到，像模擬1中，亦在如第20圖所示之組態中使用做為該n－或p－型半導體層之中間層34c執行該模擬時，如第19圖所示之電位梯度可藉由設定該n－或p－型半導體層之雜質濃度為1×1014 /cm3 或較小可陡峭地形成。
當藉由進一步減少被施加至該中間層34c之該n－型半導體層及p－型半導體層的雜質濃度而將該雜質濃度設定為0時，亦即，當該中間層34c為i－型半導體層時，模擬結果係顯示於第21圖中。當該中間層34c為2.0×1013 /cm3 雜質濃度之p－型半導體層時，模擬結果係顯示於第22圖中。當該中間層34c為2.0×1013 /cm3 雜質濃度之n－型半導體層時，模擬結果係顯示於第23圖中。
如第21至23圖所示，可看到在該中間層34c為2.0×1013 /cm3 雜質濃度之n－型半導體層的情況、該中間層34c為2.0×1013 /cm3 雜質濃度之p－型半導體層的情況及該中間層34c為0雜質濃度之i－型半導體層的情況之任何情況中，可獲得一幾乎相同形式之電位分佈。換句話說，在該中間層34c為該n－或p型之情況中，甚至當它的雜質濃度較小於2.0×1013 /cm3 時，不改變該電位分佈。於是，已發現到甚至當該光電轉換區域係厚的時候，可藉由設定該中間層34c至較大於2.0×1013 /cm3 且較小於1.0×1014 /cm3 之n－或p－型半導體層或該i－型半導體層以改善如第19圖所示之電位。
當像第1圖中之背面受光型成像裝置100的p基板30係藉由模擬1至3之模型來配置時，甚至在該光電轉換區域係厚的時候可確實地實現在不同光電轉換區域間之信號電荷分隔，以及可實現具有更高靈敏度之背面受光型成像裝置100。
<第四觀點>
可採用像在第1圖之背面受光型成像裝置100中之相同組態做為該第四觀點之組態。
將描述製造包括如第1圖所示之背面受光型成像裝置100之p型基板30及絕緣層3的絕緣層上有矽(SOI)基板之方法的範例。
第24圖係使用該背面受光型成像裝置描述製造該SOI基板之製程的圖式。在第24圖中，相同於第1圖之組件分配有相同元件符號。
首先，p層1藉由磊晶成長形成在矽之類的基板22上(第24(a)圖)。在第24(a)圖中，該p層1之暴露表面成為p基板30之背面表面。接下來，藉由從該p層1之上側實施離子佈植以形成p＋＋ 層2(第24(b)圖)。於是，成p基板30。
接下來，藉由CVD、熱氧化之類在該p＋＋ 層2上形成包含氧化矽之類的絕緣層3(第24(c)圖)。然後，矽之類的基板23連接在該絕緣層3上(第24(d)圖)。將該基板23轉至下側，以便該基板22變成上側，以及從該基板22之上側在該基板22與該p層1之界面周圍植入氫離子(第24(e))。因為藉由此離子佈植使該基板22與該p1層分離，所以在下一製程中使該基板22從該p層1剝離(第24(f))。
從第24(f)圖之狀態，形成位於該p基板30之表面周圍的元件。在形成後，使用該絕緣層3做為中止層以蝕刻及移除該基板23。藉由形成彩色濾光片18、微透鏡19等以完成製造該背面受光型成像裝置100之製程。
在第24(f)圖中移除該基板23之方法中，考量藉由光學激發法在該基板23上形成複數個狹縫及使用做為中止層之絕緣層3及KOH蝕刻劑實施蝕刻的方法。該絕緣層3可使用不同於氧化矽之氮化矽。在此情況中，以該氮化矽做為該中止層來實施蝕刻。
可採用第一觀點中之方法做為形成該n＋ 層6及該等電極7及8之方法。
以下將參考第25至28圖描述有關於依據此觀點之背面受光型成像裝置之製程的更詳細實施例。
第25圖係示意性地顯示製造該背面受光型成像裝置之製程的流程圖，第26圖係顯示該背面受光型成像裝置之組態的縱向剖面圖，以及第27及28圖係顯示在製程(a)、(b)及(c)中該背面受光型成像裝置之組態的縱向剖面圖。
亦即，此實施例考量製造第26圖所示之背面受光型成像裝置之情況。第26圖所示之背面受光型成像裝置的基本結構相似於第1圖所示者。例如，第1圖之n＋ 層(或溢漏層)6對應於第26圖之n＋ 層65。應該注意到第26圖所示之背面受光型成像裝置的置放方向相關於第1圖之背面受光型成像裝置的上下關係成相反。
首先，將描述第26圖之完成狀態的背面受光型成像裝置。在如第26圖所示之背面受光型成像裝置中，朝箭頭Z方向從下側依序形成第二半導體支撐基板80、絕緣層71及電極(鋁)70。在絕緣層68中，形成電極(鎢)69及n＋ 多晶矽區域67。在p＋ 層64中，形成對應於該n＋ 多晶矽區域67之電荷轉移區域(或n－ 區域)66及連接至該電極69之n＋ 區域65。從該p層62至該p＋ 層64形成光電轉換區域(或n－型半導體區域)63，以及在其上形成p＋ 層61、絕緣層52、平坦化層(或光阻)91、彩色濾光片92及微透鏡93。該等電極69及70適合使用鋁；鎢、鉬之類的高熔點金屬；多晶矽；或除了上述材料之外的其它類似材料。
在做為依據上述組態之最後形狀的半導體基板之半導體層51(見第27(a)圖)中，形成該光電轉換區域63，其中該光電轉換區域63包括光接收部及用以轉移該光電轉換區域63中所產生之信號電荷的轉移部。在做為入射光側之背面的表面層(亦即，該p＋ 層61之表面)上形成該絕緣層52。因此，用於吸雜之雜質層61a藉由離子佈植，形成在從該p＋ 層61之該絕緣層膜52的界面離開的深位置中或在界面中。
在第26圖之上側做為該背面受光型成像裝置之背面。光射入從該上側至該上表面所形成之微透鏡93。該入射光被傳送至該微透鏡93、該彩色濾光片92、該平坦化層91、該絕緣層52、該p＋ 層61及該p層62及到達構成該光二極體之光電轉換區域(或n－型半導體區域)63。於是，因為射入該光二極體之光被該電極70或該電極69遮蔽，所以甚至當影像拾取單元(或像素之影像拾取部)之尺寸小時，可達成大開放面積。
在製造該背面受光型成像裝置時，示意製造程序係顯示於第25圖中。將參考第27及28圖依續地描述該製程。
首先，準備第27(a)圖所示之半導體基板50做為晶片。在此範例中，使用配置有第一半導體層(或SOI層)51、絕緣層52及第一半導體支撐基板53之絕緣層上有矽(SOI)基板做為該半導體基板50。
該第一半導體支撐基板53係矽(Si))支撐基板，該絕緣層52係具有壓縮應力之SiO2 層(或BOX層)，以及該第一半導體層(或SOI層)51係無缺陷矽磊晶層(Si－Epi)。當製造用以在可見光波長範圍內實施照相之背面受光型成像裝置時，該半導體層(或SOI層)51之厚度依據可見光之吸收特性需要約3－20μm。如果在傳統LSI製造中可維持品質，則在該絕緣層52方面沒有特別限制。
在如第25圖所示之步驟S11的製程中，在第27(a)圖所示之半導體基板50的導電型半導體層(或SOI層)51的一部分中形成各種型態的裝置組件。換句括說，在該SOI層51中形成該光電轉換區域，其中該光電轉換區域包括該光接收部及該電荷轉移部用以轉移在該光電轉換區域中所產生之信號電荷至信號輸出部。該結果狀態係顯示於第27(b)圖中。在第27(b)圖所示之範例中，形成有對應於該背面受光型成像裝置之單元的重要元件。特別地，從一個該單元之下側依序形成該p＋ 層61、該p層62、該光電轉換區域(或n－型半導體區域)63、該p＋ 層64、該n＋ 區域65、該電荷轉移區域(或n－ 區域)66、該n＋ 多晶矽區域67、該絕緣層68、該電極(鎢)69、該電極(鋁)70及該絕緣層71。
該光電轉換區域(或n－型半導體區域)63構成用以根據入射光產生信號電荷之光二極體，以及該電荷轉移區域(或n－ 區域)66構成用以轉移該等信號電荷至期望位置之垂直轉移CCD。該等電極69及70係用以施加用以讀取或轉移該等信號電荷至每一部分之電壓。當然，MOS結構可用以取代該CCD組態。
在如第25圖所示之下一步驟S12中，事先準備該第二半導體支撐基板(或矽支撐基板)80。如第27(b)圖所示之狀態的結構之上下，在該箭頭Z方向上顛倒及使做為下側之絕緣層的下表面牢固地附著至該第二半導體支撐基板80之上表面，以便附著及固定它們。換句話說，該半導體基板(或SOI基板)50之上下被顛倒及將相對於該半導體基板50之第一半導體支撐基板53的表面固定至該第二半導體支撐基板80。該結果狀態係顯示於第27(c)圖中。在此實施例中將上下顛倒，然而該實施例並非侷限於此。當然，與該第二半導體支撐基板80間之接面可能處於該自然狀態中而沒有顛倒。
在如第25圖所示之下一步驟S13中，實施用於吸雜之離子佈植。移除在第27(c)圖之狀態的結構中之圖式的上側(亦即，該第一半導體支撐基板53)。特別地，在實施機械研磨(MP)、化學機械研磨(CMP)之類的處理後，藉由實施氟處理之類移除該第一半導體支撐基板53。結果，做為邊界表面82的該絕緣層52之表面，在如第28(a)圖所示之圖式的上側暴露。當移除該第一半導體支撐基板53時，該絕緣層52當做中止層。
在第25圖所示之下一步驟S14中，實施用於吸雜之離子佈植。亦即，因為如第28(b)圖所示，暴露了確定受重金屬污染之該絕緣層52的表面(或該絕緣層52與該p＋ 層61之界面)，所以使用預定離子佈植機將用於吸雜之離子植入該絕緣層52之暴露表面。於是，藉由經該絕緣層52離子佈植該p＋ 層61之表面的而形成雜質層61a。
此離子佈植製程藉由該離子佈植刻意地形成缺陷。此缺陷當做吸雜側(該吸雜側之區域防禦重金屬)。在此時，實施該離子佈植，同時防止對該矽本體或界面發生另一副作用。
鑑於在此製程中將植入之離子的形態，可選擇碳、氧、氟、矽、氫及氮化物中之一或其組合。從文獻"T.Kuroi et al.：SSDM ’91,p56(1991)"所述之內容可明顯易知，藉由碳、氧、氟及矽可獲得吸雜效應。從文獻"Ohyu：Research on Highly Reliable Technique for Fine P－N Junction,Dr’s Archives Realize p.97(1999)"所述之內容可明顯易知，因為氫及氮化物係適用於(Si/SiO2 )界面之離子型態，所以沒有出現副作用。
期望在該離子佈植製程中之佈植投影範圍(implantation－projected range)Rp儘可能地淺。在另一情況中，該佈植投影範圍Rp係在完成的氧化膜(through oxide film)(或完成的絕緣膜(through insulating film))之界面的附近，或者例如，稍深，以便獲得均勻劑量(或均勻吸雜能力)。特別地，例如，當在該完成的氧化膜(或該絕緣層52)之50nm的厚度中植入氮化物離子時，期望加速能量範圍為約10－30keV。
因為當在該離子佈植製程中之植入量不足時，該吸雜效應較小，以及當該植入量太大時，因副作用而出現不利效應，所以應該藉由考量實際裝置製造程序或所需特性之差異，來決定該植入量。於是，例如：期望該劑量為約1×1012 /cm3 至1×1016 /cm3 。
在如第25圖所示之下一步驟S15中，對業已完成上述離子佈植製程之結構(第28(b)圖))實施低溫退火處理，以便穩定該絕緣膜之特性。在特定範例中，在最大400℃之環境溫度下在氮化物環境或充分稀釋於氮化物中之氫環境中實施超過1小時之加熱。因為該低溫退火處理係在金屬佈線後之熱處理，所以將該最大溫度限制至400－500℃。當實施該低溫退火處理時，使離子佈植區域之雜質擴散及穩定該吸雜特性。在另一情況中，可省略如上述低溫退火處理。
在如第25圖所示之下一步驟S16中，在業已完成上述製程之結構(第28(b)圖)中形成該等剩餘組件。亦即，如第28(c)圖所示，在該絕緣層52上形成該平坦化層(或抗蝕劑阻)91，並於其上形成該彩色濾光片92，以及在其上形成該微透鏡93。
在上述製造程序中，例如，亦考量下面修改範例。亦即，在第25圖之步驟S13與步驟S14間之製程中，可在藉由實施氟－硝酸處理以減少在該上表面上所出現之絕緣層(或BOX層)52至期望厚度或藉由實施氟－硝酸處理以移除該絕緣層52之全部後，實施該離子佈植。在此情況中，因為完全移除受重金屬污染之層，所以確實防止暗電流之發生。
在移除該絕緣層52後，藉由低溫化學氣相沉積(CVD)、低溫氧化之類的處理重新設置具有期望厚度之絕緣層(或保護層)以取代絕緣層52，以便可經由該保護層實施對該p＋ 層61之離子佈植。在此情況中，保護膜保護在該表面上所暴露之p＋ 層61，以便可防止不需要之毀損。然而，因為在該金屬佈線後處理該保護膜的形成，所以將該最大溫度限制至400－500℃。
根據上述離子佈植形成吸雜層之方法係藉由在製造程序期間只加入離子佈植製程來完成而不需要特別準備。此外，可考量形成各種吸雜層之方法，像是例如藉由在半導體基板之表面上沉積薄多晶矽以在界面中產生變形之方法。然而，相較於這些方法，依據本發明之製造方法係較好的，因為不僅可簡化製造程序，而且亦不需形成額外層。因為可任意設定離子佈植深度，所以構成可選擇性地在該半導體基板內之所需深度位置中予以形成，以便可確實達成該吸雜效應。
接下來，將描述具有依據該實施例之背面受光型成像裝置之成像設備。
第29圖係顯示具有依據本發明之內建背面受光型成像裝置之數位相機的方塊圖。
第29所示之數位相機包括成像透鏡141、上述背面受光型成像裝置100、在其間所提供之鏡徑142、紅外線截止濾光片145及光學低通濾波器147。
中央處理單元(CUP)149藉由影像拾取驅動部159驅動該背面受光型成像裝置100，以色彩信號輸出經由該成像透鏡141所攝取之物體的影像。將來自使用者之指令信號經由操作部161輸入至該CPU 149。該CPU 149實施每一控制操作以回應指令。
該數位相機之電子控制系統包括一連接至該背面受光型成像裝置100之輸出的類比信號處理部167，及類比至數位(A/D)轉換部169用以轉換從該類比信號處理部167所輸出之RGB色彩信號成為數位信號。該CPU 149控制這些組件。
此外，該數位相機之電子控制系統包括：連接至主記憶體(或幀記憶體)171之記憶體控制部173；數位信號處理部175；用以實施像一伽瑪校正算術運算、RGB/YC轉換處理、影像合成處理等之影像處理、壓縮/解壓縮處理部177、用以壓縮拾取影像成為聯合圖像專家小組(JPEG)影像或解壓縮壓縮影像；整合部179用以整合光度測定資料及計算內該數位信號處理部175所要實施之白平衡校正(white balance correction)的增益；外部記憶體控制部183，連接有可移除記錄媒體181；及顯示器控制部187，連接有在相機背面中所安裝之液晶顯示器。這些組件經由控制匯流排189及資料匯流排191彼此連接及受控制以回應來自該CPU 149之指令。該電子控制系統係配置成包括影像信號產生裝置。
依據上述組態之數位相機，從該背面受光型成像裝置100讀取根據每一像素之接收光量的信號電荷及從該數位信號處理部175之類產生物體影像資料。因為在該成像設備中採用該背面受光型成像裝置，所以該獲取物體影像資料因暗電流所造成之影像品質降低的影像是小的，以及會是時時穩定且高品質影像資料。因為該成像設備配置有該背面受光型成像裝置，所以可容易地小型化固態成像裝置，以便可在相同裝置尺寸中獲得高解析度影像。
上述數位相機可應用至靜態影像照相及動態影像照相中之任何一者。於是，依據本發明之成像設備可應用至像數位相機、攝影機等之各種影像拾取裝置。
如以上所述，製造背面受光型成像裝置之方法、背面受光型成像裝置及具有依據本發明之背面受光型成像裝置的成像設備可應用至例如可見光影像感測器等；甚至在該背面受光型中之每一單元的面積較小時，可防止靈敏度之降低；以及因可獲得高吸雜能而可抑制暗電流之增加。
<第五觀點>
可採用像在第1圖之背面受光型成像裝置100中之相同組態做為該第五觀點之組態。
以下將參考第30至36圖描述有關於依據第五觀點之背面受光型成像裝置之製程的更詳細實施例。
第30圖示意地顯示該背面受光型成像裝置之重要製程的程序之流程圖；以及第31至35圖係剖面圖，顯示該背面受光型成像裝置及在製造該背面受光型成像裝置之過程中在每一製程中在裝置厚度方向上的組態。
亦即，此實施例考量製造第31圖所示之背面受光型成像裝置的情況。在第31圖所示之背面受光型成像裝置的基本結構相似於第1圖所示之背面受光型成像裝置的基本結構。例如，第1圖之n＋ 層(或溢漏層)6對應於第31圖之n＋ 層65。應該注意到，第31圖所示之背面受光型成像裝置的方向置放成，在關於第1圖之背面受光型成像裝置的上下關係相反的。
首先，將描述第31圖之完成狀態的背面受光型成像裝置。在如第31圖所示之背面受光型成像裝置中，在箭頭Z方向，從下側依序形成第二半導體支撐基板80、絕緣層71及電極(鋁)70。在絕緣層68中，形成電極(鎢)69及n＋ 多晶矽區域67。在p＋ 層64中，形成對應於該n＋ 多晶矽區域67之電荷轉移區域(或n－ 區域)66及連接至該電極69之n＋ 區域65。從該p層62至該p＋ 層64形成光電轉換區域(或n－型半導體區域)63，以及在其上形成p＋ 層61、絕緣層52、平坦化層(或抗阻劑)91、彩色濾光片92及微透鏡93。該等電極69及70適合使用鋁；鎢、鉬之類的高熔點金屬；多晶矽；或上述材料之外的其它類似材料。
在做為依據上述組態之最後形狀的半導體基板之半導體層51中，形成該光電轉換區域63，其中該光電轉換區域63包括：光接收部；及轉移部，用以轉移該光電轉換區域63中所產生之信號電荷。在做為該光入射側之該背面的表面(亦即，p＋ 層61之表面)上，依序形成：低溫氧化膜76；及在該氧化膜之外側上的CVD膜77。該CVD膜77係做為對該半導體基板之入射光面，以及經由平坦化層91，在該CVD膜77之外側上形成彩色濾光片92及微透鏡93。
第31圖之上側係做為該背面受光型成像裝置之背面。光射入至從該上側至該上表面所形成之微透鏡93。該入射光被傳送至該微透鏡93、該彩色濾光片92、該平坦化層91、該絕緣層52、該p＋ 層61及該p層62及到達構成該光二極體之光電轉換區域(或n－型半導體區域)63。然後，將在該光電轉換區域63中所產生之信號電荷轉移至轉移部。於是，因為射入該光二極體之光被該電極(鋁)70或該電極(鎢)69遮蔽，所以甚至當影像拾取單元(或像素之成像部)之尺寸較小時，可達成大開放面積。
在製造該背面受光型成像裝置時，示意製造程序係顯示於第30圖中。將參考第31及35圖依續地描述該製程。
首先，準備如第32(a)圖所示之半導體基板50做為晶片。在此範例中，以第一半導體層(或SOI層)51、絕緣層52及第一半導體支撐基板53所構成之絕緣層上有矽(SOI)基板做為該半導體基板50。
該第一半導體支撐基板53係矽(Si))之支撐基板，該絕緣層52係具有壓縮應力之SiO2 層(或BOX層)，以及該第一半導體層(或SOI層)51係無缺陷矽磊晶層(Si－Epi)。當製造用以在可見光波長範圍內實施照相之背面受光型成像裝置時，該半導體層(或SOI層)51之厚度依據可見光之吸收特性需要約3－20μm。如果在傳統LSI製造中可維持品質，則在該絕緣層52方面沒有特別限制。
在如第30圖所示之步驟S11的製程中，在第32(a)圖所示之半導體基板50的導電型半導體層(或SOI層)51的一部分中形成裝置之各種型態的組件。換句括說，在該SOI層51中形成該光電轉換區域，其中該光電轉換區域包括：該光接收部；及該電荷轉移部，用以轉移在該光電轉換區域中所產生之信號電荷至信號輸出部(第一步驟)。該結果狀態係顯示於第32(b)圖中。在此範例中，形成對應於該背面受光型成像裝置之一個胞元的重要元件。特別地，如第31圖所示之從該p＋ 層61至該絕緣層71的組態之上下已反轉了。
該光電轉換區域(或n－型半導體區域)63構成用以根據入射光產生信號電荷之光二極體，以及該電荷轉移區域(或n－ 區域)66構成用以轉移該等信號電荷至期望位置之垂直轉移CCD。該等電極69及70係用以施加用以讀取或轉移該等信號電荷至每一部分之電壓。當然，MOS結構可用以取代該CCD組態。
在如第30圖所示之下一步驟S12中，事先準備該第二半導體支撐基板(或矽支撐基板)80。如第32(b)圖所示之狀態的結構之上下，在該箭頭Z方向上為反轉的及使做為下側之絕緣層的下表面牢固地附著至該第二半導體支撐基板80之上表面，以便附著及固定它們(第二步驟)。換句話說，該半導體基板(或SOI基板)50之上下為反輸的及將相對於該半導體基板50之第一半導體支撐基板53的表面固定至該第二半導體支撐基板80。該結果狀態係顯示於第33(a)圖中。在此實施例中上下反轉，然而該實施例並非侷限於此。當然，與該第二半導體支撐基板80間之接面可能處於該自然狀態中而沒有反轉。
在如第30圖所示之下一步驟S13中，移除在第33(a)圖之狀態的結構中之圖式的上側(亦即，該第一半導體支撐基板53(第三步驟(1))。特別地，在實施機械研磨(MP)、化學機械研磨(CMP)之類的處理後，藉由實施氟處理之類移除該第一半導體支撐基板53。結果，在如第33(b)圖所示之圖式的上側，暴露了做為邊界表面82的該絕緣層52表面。
在此，因為考量到該p＋ 層61與該絕緣層(或氧化膜)52之界面經由先前製造程序被重金屬污染，所以可實施用於吸雜之離子佈植，及可藉由經該絕緣層52離子佈植入該p＋ 層61之表面而形成雜質層(未顯示)。
在如第30圖所示之下一步驟S14中，藉由實施例如氟－硝酸處理之類使在該表面上所暴露之絕緣層(或氧化膜)52剝落(第三步驟(2))。該結果狀態係顯示於第34(a)圖中。
在此，甚至當不實施上述離子佈植時，在該表面上所暴露之部分，亦即，做為該p＋ 層61與該絕緣層52之界面的部分(以下，稱為吸雜側)具有強大吸雜能力(吸收重金屬之類的能力)。此吸雜側具有用以防止因該獲取重金屬所造成之不良影響的功能。然而，因為在該背面受光型成像裝置之情況中，該吸雜側靠近裝置操作區域(或空乏區域)，所以該吸雜側本身很可能當做用以產生暗電流之來源。
在如第30圖所示之下一步驟S15中，如在第34(a)圖所示之狀態的SOI基板之表面的附近中，實施低溫退火處理(或低溫氧化處理)，以便抑制因該吸雜側所造成之暗電流(第四步驟)。於是，因為形成如第34(b)圖所示之緊密結構的低溫氧化膜75，所以將該吸雜側引入該低溫氧化膜75中。亦即，該吸雜側藉由該低溫氧化膜75與其它區域電性分離，以便抑制暗電流之產生。
因為在步驟S15中之低溫氧化處理係在金屬佈線後之熱處理，所以需考量到避免對該佈線之不良影響。於是，應該將該熱處理之最大溫度限制至約400至500℃。該所要形成之氧化膜的厚度應該為約5至10nm。
將描述有關於步驟S15之低溫氧化處理的特定範例。
特定範例1溫度：300至500℃壓力：100至200Pa使用氣體：氬(Ar)/氧(O2 )/氫(H2 )(混合比100/1/1)
在上述條件中，以微波使氧氣電漿化。於是，該氧氣變成高活化氧基及可在該SOI基板所暴露之表面的附近中實施犧牲氧化。實際上，藉由照射該等微波150秒以產生具有10nm厚之高品質氧化膜。然而，該等可用氣體除氧氣之外的其它氣體不是必要的。氬(Ar)係非活化載流氣體及氫係用於氧化之提升。
因為只在針對高活化氧基之反應速率控制區域中實施氧化，所以在該低溫氧化處理中高達10nm之膜厚的範圍係實際範圍。當形成大於10nm膜厚之氧化膜時，因為需要長時間之連續反應，所以降低生產力。
特定範例2溫度：400℃壓力：100至200Pa使用氣體：高濃度臭氧
在上述條件中，實施該低溫氧化處理。同樣，在此情況中，所要形成之膜的實際厚度範圍為約10nm。
在如第30圖所示之下一步驟S16中，移除在步驟S15中所形成之表面的低溫氧化膜75(見第34(b)圖)(第五步驟)。例如：可藉由實施氟－硝酸處理之類移除該低溫氧化膜。亦即，因為該低溫氧化膜75包含受重金屬污染之吸雜層，所以可藉由使該低溫氧化膜75之全部剝落以完全移除該污染層。該結果狀態係顯示於第35(a)圖。
在如第30圖所示之下一步驟S17中，在該SOI基板所暴露之表面的附近中實施另一低溫氧化處理。在該低溫氧化膜75已被移除之表面上重新形成未污染清潔低溫氧化膜76(厚度5至10nm)(見第35(b)圖)(第六步驟)。該另一低溫氧化處理可相同於步驟S15之低溫氧化處理。該所形成之低溫氧化膜不包含上述重金屬。
在步驟S17中所形成之低溫氧化膜76的膜厚對該裝置所需之絕緣層厚度係不夠的。為了形成具有期望厚度之絕緣層，在下一步驟S18中在該低溫氧化膜76之表面上沉積化學氣相沉積(VCD)膜77，以便獲得該期望厚度(第七步驟)。該CVD膜77之膜厚係設定至例如50nm。結果，形成第35(b)圖所示之裝置。
當在步驟S18中形成該CVD膜77時，例如；可實施常壓電漿低溫(400℃)CVD處理。亦即，在高頻率下，電漿化包含該基本材料之氣體，以便該基本材料在基團狀態中高度反應及在該基板上被吸收及沉積。
在如第30圖所示之下一步驟S19中，在已完成上述製程之結構(第35(b)圖)中形成該等剩餘組件。亦即，如第31圖所示，在該絕緣層52上形成該平坦化層(或抗蝕劑)91，在該平坦化層(或光阻)91上形成該彩色濾光片92，以及在該彩色濾光片92上形成該微透鏡93。
依據上述實施例，因為用以構成半導體基板之該SOI層與該BOX層之界面本身靠近裝置操作區域(或空乏區域)，所以該吸雜側很可能變成暗電流源(亦即，雜訊源)。然而，可藉由低溫氧化將該吸雜側引入該氧化膜，以便抑制暗電流之產生。
接下來，下面將描述第五觀點之修改實施例。
第36圖係顯示依據第五觀點之該背面受光型成像裝置的重要製造程之程序的修改範例之流程圖。
考量改變第30圖所示之上述製造序或如第36圖所示。例如可省略步驟S16及S17。
在此實施例中，在形成該低溫氧化膜75後，在步驟S18中，在該結果表面上沉積之該CVD膜77而沒有移除該低溫氧化膜75，以及在步驟S15中將該吸雜層引入該低溫氧化膜75中。在此修改範例中，包含受重金屬之類污染的吸雜層之區域像現在這樣在該裝置上係殘留的。因為將該吸雜層被引入該低溫氧化膜75，所以該污染區域藉由該低溫氧化膜與其它區域電性分離，藉此抑制暗電流之產生。因為省略第30圖所示之步驟S16及S17，所以可更簡化該製造。
在另一修改範例中，在第30圖之步驟S15中形成該低溫氧化膜75及在步驟S16中移除該低溫氧化膜75後，如第37圖所示可直接形成該CVD膜77而沒有經過該低溫氧化製程。同樣在此情況中，因為移除受重金屬之類污染的吸雜層，所以可抑制暗電流之產生。
可採用像在該第四觀點中之相同組態做為包括上述背面受光型成像裝置之成像設備。
雖然已參考示範性實施例來描述本發明，但是本發明之技術範圍並非侷限於該等示範性實施例之敘述。熟習該項技藝者明顯易知可實施各種變更或改良。從請求項之敘述明顯易知在本發明之技術範圍內亦可包括變更或改良組態。
1．．．p層
2．．．P＋＋ 層
3,9,14．．．絕緣層
4．．．N層
5．．．P＋ 層(溢障層)
6．．．N＋ 層(溢漏層)
7,8．．．電極
10．．．保護層
11．．．P層
12．．．電荷轉移通道
13．．．電荷轉移電極/電荷讀取電極
15．．．元件分隔層
16．．．高折射率透明層
17．．．遮光構件
18．．．彩色濾光片
19．．．微透鏡
20．．．閘極絕緣層
50．．．半導體基板
51．．．半導體層(SOI層)
52．．．絕緣層
53．．．第一半導體支撐基板
61．．．P＋ 層
62．．．P層
63．．．光電轉換區域(N－型半導體區域)
64．．．P＋ 層
65．．．N＋ 層
66．．．電荷轉移區域(N－層)
67．．．N＋ 多晶矽區域
68．．．絕緣層
69．．．電極(鎢)
70．．．電極(鋁)
71．．．絕緣層
75,76．．．氧化層
77．．．CVD膜
80．．．第二半導體支撐基板
81,82．．．邊界表面
91．．．平坦化層(抗蝕劑)
92．．．彩色濾光片
93．．．微透鏡
在考量圖式中示意揭示之本發明的示範性實施例時將可更完全了解本發明之特徵。
第1圖係描述本發明之示範性實施例的行間型背面受光型成像裝置的示意部分剖面圖；第2圖係顯示沿著第1圖之線B－B所取的一電位輪廓之圖式；第3圖係使用模擬顯示該背面受光型成像裝置之組態的圖式；第4圖係顯示用以計算p基板之厚度與漏光(smear)間之關係的模擬結果之圖式；第5(a)~(f)圖係使用該背面受光型成像裝置描述製造SOI基板之製程的圖式；第6(a)~(f)圖係描述形成該背面受光型成像裝置之n＋ 層6、電極7及電極8的方法之圖式；第7圖係第1圖所示之n層4的平面圖；第8圖係顯示第1圖所示之背面受光型成像裝置的修改範例之圖式；第9圖係顯示具有第1圖所示之背面受光型成像裝置的成像設備之組態範例的方塊圖；第10圖係顯示第1圖所示之背面受光型成像裝置，在的n層4之飽和電荷量與被施加至汲極之電壓間的關係之圖式；第11圖係描述本發明之另示範性實施例的行間型背面受光型成像裝置的示意部分剖面圖；第12圖係顯示使用在模擬1中之半導體基板的模型組態之圖式；第13圖係顯示使用在模擬1中之半導體基板的雜質濃度及電位的圖式；第14圖係顯示使用在模擬1中之半導體基板的雜質濃度及電位的圖式；第15圖係顯示使用在模擬1中之半導體基板的雜質濃度及電位的圖式；第16圖係顯示使用在模擬1中之半導體基板的雜質濃度及電位的圖式；第17圖係顯示使用在模擬1中之半導體基板的雜質濃度及電位的圖式；第18圖係顯示使用在模擬2中之半導體基板的模型組態之圖式；第19圖係顯示使用在模擬2中之半導體基板的雜質濃度及電位之圖式；第20圖係顯示使用在模擬3中之半導體基板的模型組態之圖式；第21圖係顯示使用在模擬3中之半導體基板的雜質濃度及電位之圖式；第22圖係顯示使用在模擬3中之半導體基板的雜質濃度及電位之圖式；第23圖係顯示使用在模擬3中之半導體基板的雜質濃度及電位之圖式；第24圖係使用背面受光型成像裝置描述SOI基板之製造程序(a)－(f)的剖面圖；第25圖係示意顯示依據第四觀點之示範性實施例製造背面受光型成像裝置之製程的流程圖；第26圖係顯示第四觀點之示範性實施例的背面受光型成像裝置之組態的縱向剖面圖；第27圖係顯示依據第四觀點之示範性實施例的製程(a)－(c)之背面受光型成像裝置的組態之縱向剖面圖；第28圖係顯示依據第四觀點之示範性實施例的製程(a)－(c)之背面受光型成像裝置的組態之縱向剖面圖；第29圖係具有內建背面受光型成像裝置之數位相機的方塊圖；第30圖係示意顯示依據第五觀點之示範性實施例的背面受光型成像裝置之重要製程的程序之流程圖；第31圖係顯示依據第五觀點之示範性實施例的背面受光型成像裝置，於裝置厚度方向上的組態之剖面圖；第32(a)、(b)圖係顯示在依據第五觀點之示範性實施例製造該背面受光型成像裝置之過程中，在每一製程中於裝置厚度方向上之組態的剖面圖；第33(a)、(b)圖係顯示在依據第五觀點之示範性實施例製造該背面受光型成像裝置之過程中，在每一製程中於裝置厚度方向上之組態的剖面圖；第34(a)、(b)圖係顯示在依據第五觀點之示範性實施例製造該背面受光型成像裝置之過程中，在每一製程中於裝置厚度方向上之組態的剖面圖；第35(a)、(b)圖係顯示在依據第五觀點之示範性實施例製造該背面受光型成像裝置之過程中，在每一製程中於裝置厚度方向上之組態的剖面圖；第36圖係顯示依據第五觀點之示範性實施例的背面受光型成像裝置之重要製程的程序之修改範例的流程圖；第37圖係在修改範例中於裝置厚度方向上之組態的剖面圖，其中不實施依據第五觀點之示範性實施例的低溫氧化處理；第38圖係通常CCD型固態成像裝置之示意剖面圖；第39圖係顯示沿著第38圖之線A－A所取的電位輪廓之圖式；第40圖係顯示在光電轉換區域之空乏層厚度與光吸收間之關係的圖式第41圖係顯示矽之光吸收係數對波長之相依性的圖式；第42圖係顯示在JP－A－2006－134915之實施例所示之以濃度線模擬背面受光型成像裝置之結果的圖式；以及第43圖係顯示藉由使表示在JP－A－2006－134915之實施例所示之濃度的數字之數目減2以模擬背面受光型成像裝置之結果的圖式。

Claims (56)

  1. 一種背面受光型成像裝置，其藉由從半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：複數個第一雜質擴散層，位於該半導體基板中且在靠近該半導體基板之正面表面的相同平面上，該等第一雜質擴散層具有第一導電型及累積該等電荷；複數個第二雜質擴散層，位於該等個別第一雜質擴散層與該半導體基板之正面間，該等第二雜質擴散層具有在該半導體基板之正面表面上所暴露之暴露表面、具有該第一導電型及當做用以排放在該複數個第一雜質擴散層中所累積之不需要電荷的溢漏層(overflow drains)；複數個第三雜質擴散層，位於該等個別第二雜質擴散層與該等個別第一雜質擴散層間，該等第三雜質擴散層具有相對於該第一導電型之第二導電型及當做該等溢漏層之溢障層(overflow barriers)；以及電極，連接至該等第二雜質擴散層之每一者的暴露表面。
  2. 如申請專利範圍第1項之背面受光型成像裝置，其中連接至該複數個第二雜質擴散層之每一者的暴露表面之電極，通常連接至特定第二雜質擴散層及適用以獨立地施加電壓至該等特定第二雜質擴散層之每一者。
  3. 如申請專利範圍第2項之背面受光型成像裝置，其中又包括在該半導體基板之背面下方的彩色濾光層，其中 該彩色濾光層包括對應於該等個別第二雜質擴散層之複數個彩色濾光片，該複數個彩色濾光片被分類成複數組之彩色濾光片，該等組傳送不同波長帶之光，以及該等特定第二雜質擴散層對應於相同組之彩色濾光片。
  4. 如申請專利範圍第2項之背面受光型成像裝置，其中該複數個第二雜質擴散層被分類成：第一組對應於該等電荷在特定成像模式中被讀取之第一雜質擴散層；及第二組對應於該等電荷沒有在該特定成像模式中被讀取之第一雜質擴散層，以及所有特定第二雜質擴散層屬於該第一及第二組中之一者。
  5. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括：防擴散層，其防止構成該電極之導電材料的擴散，該防擴散層位於該電極與該等第二雜質擴散層之每一者之間。
  6. 如申請專利範圍第1項之背面受光型成像裝置，其中該電極係由鎢(W)、鈦(Ti)、鉬(Mo)或它們的矽化物所製成。
  7. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括：絕緣層，位於該半導體基板之背面表面下方；第四雜質擴散層，在該半導體基板之背面表面內，具有該第二導電型，以及具有比該半導體基板高之濃度； 以及端子，該端子施加電壓至該第四雜質擴散層。
  8. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括：絕緣層，位於該半導體基板之背面表面下方；透明電極，位於該絕緣層下方，該透明電極對該光係透明的；以及端子，該端子施加電壓至該透明電極。
  9. 如申請專利範圍第1項之背面受光型成像裝置，其中從該半導體基板之背面表面至正面表面的距離等於或大於5μm。
  10. 如申請專利範圍第9項之背面受光型成像裝置，其中該距離等於或大於10μm。
  11. 如申請專利範圍第1項之背面受光型成像裝置，其中根據在該第一雜質擴散層中所累積之電荷，以幀行間法(frame interline method)讀取信號。
  12. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括金氧半導體電路，其根據在該第一雜質擴散層中所累積之電荷讀取信號。
  13. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括電壓施加單元，其施加用以調整該等第一雜質擴散層之飽和電荷量的電壓至該電極。
  14. 如申請專利範圍第1項之背面受光型成像裝置，其中又 包括電壓施加單元，其施加用以去除在該等第三雜質擴散層中之溢障層的電壓至該電極。
  15. 如申請專利範圍第1項之背面受光型成像裝置，其中又包括：第一電壓施加單元，其施加用以調整該等第一雜質擴散層之飽和電荷量的電壓至該電極；以及第二電壓施加單元，其施加用以去除在該等第三雜質擴散層中之溢障層的電壓至該電極。
  16. 一種用以製造如申請專利範圍第1項之背面受光型成像裝置的方法，包括：形成第一雜質擴散層及第四雜質擴散層於該半導體基板中，以便該第四雜質擴散層係形成於從該半導體基板之正面表面至內部的方向及該第一雜質擴散層係形成於該第四雜質擴散層下方，該第四雜質擴散層具有該第二導電型及防止暗電流；形成絕緣層於該半導體基板上，其中在該半導體基板中形成有該第一雜質擴散層及該第四雜質擴散層；形成開口於該絕緣層之一部分中，以暴露第四雜質擴散層之表面的一部分；藉由以該絕緣層做為罩幕之自行對準，形成第二雜質擴散層於該第四雜質擴散層中的暴露部分；以及將導電材料嵌入該開口中，以形成電極，其中該第四雜質擴散層之除了第二雜質擴散層之外 的部分構成第三雜質擴散層。
  17. 如申請專利範圍第16項之方法，其中藉由對從該開口所暴露的該第四雜質擴散層之表面作垂直離子佈植而形成該第二雜質擴散層。
  18. 如申請專利範圍第16項之方法，其中藉由對從該開口所暴露的該第四雜質擴散層之表面，朝至少4個方向作傾斜離子佈植而形成該第二雜質擴散層。
  19. 如申請專利範圍第16項之方法，其中又包括：在該第二雜質擴散層之形成與該電極之形成間，藉由以該絕緣層做為該罩幕之自行對準，形成具有該第二導電型之第五雜質擴散層於該第二雜質擴散層下方，其中該第四雜質擴散層之除了第二雜質擴散層之外的部分、及該第五雜質擴散層構成該第三雜質擴散層。
  20. 如申請專利範圍第19項之方法，其中該第五雜質擴散層包括具有大於在該第二雜質擴散層中之雜質的擴散係數之雜質。
  21. 如申請專利範圍第19項之方法，其中藉由對從該開口所暴露的該第四雜質擴散層之表面作垂直離子佈植而形成該第五雜質擴散層。
  22. 如申請專利範圍第19項之方法，其中藉由對從該開口所暴露的該第四雜質擴散層之表面作朝至少4個方向的傾斜離子佈植而形成該第五雜質擴散層。
  23. 如申請專利範圍第16項之方法，其中該導電材料係鎢。
  24. 一種背面受光型成像裝置，其藉由從半導體基板之背面照射光，根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：複數個第一雜質擴散層，位於該半導體基板中且在靠近該半導體基板之正面表面的相同平面上，該等第一雜質擴散層具有第一導電型及累積該等電荷；複數個第二雜質擴散層，位於該等個別第一雜質擴散層與該半導體基板之正面間，該等第二雜質擴散層具有該第一導電型及當做用以排放在該複數個第一雜質擴散層中所累積之不需要電荷的溢漏層；以及複數個第三雜質擴散層，位於該等個別第二雜質擴散層與該等個別第一雜質擴散層間，該等第三雜質擴散層具有相對於該第一導電型之第二導電型及當做該等溢漏層之溢障層，其中該等第二雜質擴散層之每一者在平面圖中，位於與該對應的第一雜質擴散層之最大電位點重疊的位置。
  25. 如申請專利範圍第24項之背面受光型成像裝置，其中該最大電位點在該平面圖中，位於該對應的第一雜質擴散層之中心。
  26. 如申請專利範圍第24項之背面受光型成像裝置，其中該最大電位點係在距離該對應的第一雜質擴散層與該對應的第三雜質擴散層之邊界表面0.3μm內之深度中。
  27. 如申請專利範圍第24項之背面受光型成像裝置，其中 又包括空乏層延伸層，用以在平行於該半導體基板之正面表面的方向延伸由該等第二雜質擴散層之每一者所形成空乏層，該空乏層延伸層位於該等第二雜質擴散層之每一者的附近及係雜質擴散層，而該雜質擴散層具有第一導電型及比該等第二雜質擴散層低之濃度。
  28. 如申請專利範圍第24項之背面受光型成像裝置，其中該等第二雜質擴散層之每一者係覆蓋該對應的第一雜質擴散層之2/3或更多的空乏層。
  29. 如申請專利範圍第24項之背面受光型成像裝置，其中該等第二雜質擴散層之每一者具有在該半導體基板之正面表面上所暴露之暴露表面，該暴露表面連接至電極。
  30. 一種成像裝置，包括：如申請專利範圍第29項之背面受光型成像裝置；第一電壓施加單元，其施加決定該等第一雜質擴散層之飽和電荷量的第一電壓至該電極；以及第二電壓施加單元，當該第一電壓被施加時，該第二電壓施加單元施加高於該第一電壓之第二電壓至該電極，以去除由該等第三雜質擴散層所形成之溢障層。
  31. 如申請專利範圍第30項之成像裝置，其中該第二電壓施加單元可變化地控制該第二電壓之施加時間，以調整該背面受光型成像裝置之曝光時間。
  32. 如申請專利範圍第30項之成像裝置，其中該第一電壓施加單元可變化地控制該第一電壓，以調整該等第一雜 質擴散層之飽和電荷量。
  33. 如申請專利範圍第30項之成像裝置，其中該第二電壓係由根據該第一電壓之數值來決定。
  34. 如申請專利範圍第30項之成像裝置，其中該背面受光型成像裝置包括：垂直電荷轉移裝置，其在垂直方向轉移在該等第一雜質擴散層之每一者所累積之電荷；以及水平電荷轉移裝置，其在正交於該垂直方向之水平方向轉移來自該垂直電荷轉移裝置所轉移之電荷，該第一電壓小於或等於該水平電荷轉移裝置之驅動電壓，以及該第二電壓小於或等於用以讀取該等電荷至該垂直電荷轉移裝置之讀取電壓。
  35. 如申請專利範圍第34項之成像裝置，其中該等第一雜質擴散層被分類成n組，其中n係2或較大之自然數，設定相加轉移模式及非相加轉移模式，在該相加轉移模式，在該等個別組中所累積之電荷，在該垂直轉移裝置中相加及轉移，在該非相加轉移模式，在該等個別組中所累積之電荷，在該垂直轉移裝置中轉移而沒有相加，以及該第一電壓施加單元可變化地控制該第一電壓，以便在設定該相加轉移模式時，該第一雜質擴散層的飽和電荷量為，在設定該非相加轉移模式時由將被施加至該電 極之第一電壓所決定之第一雜質擴散層的飽和電荷量之1/n。
  36. 如申請專利範圍第34項之成像裝置，其中該背面受光型成像裝置包括源極隨耦器電路，其轉換從該水平電荷轉移裝置所轉移之電荷成為電壓信號，以輸出該電壓信號，該垂直電荷轉移裝置在表示最高電壓之VH、表示最低電壓之VL及表示在VH與VL間之電壓的VM之3個電壓下操作，以及該第二電壓係藉由相加該第一電壓與用於該源極隨耦器電路之最後一級的電晶體之汲極的施加電壓、在該VL與該VM間之電壓差及在該VH與該VM間之電壓差中之所計算之數值。
  37. 如申請專利範圍第34項之成像裝置，其中該背面受光型成像裝置包括：電荷累積層，其讀取及累積在該等第一雜質擴散層之每一者中所累積之電荷；以及CMOS電路，其根據在該電荷累積層中所累積之電荷輸出信號。
  38. 一種背面受光型成像裝置，其藉由從半導體基板之背面照射光以根據該光在該半導體基板中產生電荷及從該半導體基板之正面讀取該等電荷來實施成像，包括：第一半導體層，位於該半導體基板中，該第一半導體層具有第一導電型及累積該等電荷；第二半導體層，位於該半導體基板之背面表面內及具 有相對於該第一導電型之第二導電型；第三半導體層，具有該第一導電型及具有2.0×1014 /cm3 或較小之雜質濃度；以及第四半導體層，具有該第二導電型及具有2.0×1014 /cm3 或較小之雜質濃度，該第三及第四半導體層位於該第一半導體層與該第二半導體層間。
  39. 如申請專利範圍第38項之背面受光型成像裝置，其中又包括位於該第三與第四半導體層間之第五半導體層，該第五半導體層具有一1.0×1014 /cm3 或較小之雜質濃度。
  40. 一種用以製造背面受光型成像裝置之方法，該背面受光型成像裝置藉由從相對於該半導體基板具有電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該方法包括下列步驟：形成光電轉換區域及電荷轉移部於SOI基板之導電半導體層中，該SOI基板依序包括第一半導體支撐基板、絕緣層及導電半導體層，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷至信號輸出部；將該SOI基板之相對於該第一半導體支撐基板的表面固定至第二半導體支撐基板；從該SOI基板移除該第一半導體支撐基板；以及 實施用於吸雜之離子佈植至該SOI基板之導電半導體層中。
  41. 如申請專利範圍第40項之方法，其中又包括在該執行離子佈植前，移除在該導電半導體層上所形成之絕緣層。
  42. 如申請專利範圍第41項之方法，其中又包括形成保護膜於已移除該絕緣層之該導電半導體層上，其中該離子佈植的實施係經由該保護膜將離子植入該導電半導體層之製程。
  43. 如申請專利範圍第40項之方法，其中以選自由碳、氧、氟、矽、氫及氮化物所組成之群的離子實施該離子佈植。
  44. 如申請專利範圍第40項之方法，其中又包括在該離子佈植之實施後，在500℃或較小之環境中實施低溫退火處理。
  45. 一種背面受光型成像裝置，其藉由從相對於該半導體基板具有一電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該裝置依序包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷至信號輸出部；半導體層；雜質層，用以在該半導體基板之背面上吸雜，該雜質 層係藉由離子佈植所形成；以及絕緣層。
  46. 一種成像設備，包括：如申請專利範圍第45項之背面受光型成像裝置；以及影像信號產生單元，其根據來自該背面受光型成像裝置之輸出信號產生影像信號。
  47. 一種用以製造背面受光型成像裝置之方法，該背面受光型成像裝置藉由從相對於該半導體基板具有電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該方法包括下列步驟：形成光電轉換區域及電荷轉移部於SOI基板之導電半導體層中，該SOI基板依序包括第一半導體支撐基板、絕緣層及導電半導體層，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；將該SOI基板之相對於該第一半導體支撐基板的表面固定至第二半導體支撐基板；從該SOI基板移除該第一半導體支撐基板；以及暴露在該導電半導體層之表面上的吸雜區域及形成低溫氧化膜。
  48. 如申請專利範圍第47項之方法，其中藉由在500℃或較小之環境中，實施低溫退火處理以形成該低溫氧化膜。
  49. 如申請專利範圍第47項之方法，其中又包括：移除該低溫氧化膜及該吸雜區域；對該SOI基板之暴露表面實施追蹤氧化處理；以及藉由CVD處理沉積一薄膜至該SOI基板之暴露表面，以提供入射光側表面。
  50. 如申請專利範圍第47項之方法，其中又包括藉CVD處理沉積薄膜至在該SOI基板上之低溫氧化膜的表面，以提供入射光側表面。
  51. 如申請專利範圍第47項之方法，其中又包括：移除在該SOI基板之暴露表面上及該吸雜區域上所形成之低溫氧化膜；以及藉由CVD處理沉積薄膜於該SOI基板上，以提供入射光側表面。
  52. 如申請專利範圍第47項之方法，其中藉由以氧自由基或高濃度臭氧氧化該導電半導體層來形成該低溫氧化膜。
  53. 一種背面受光型成像裝置，其藉由從相對於該半導體基板具有電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由如申請專利範圍第47項之製造背面受光型成像裝置之方法來製造，該裝置包括：光電轉換區域及電荷轉移部，位於該半導體基板之正 面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；以及氧化膜及在該氧化膜之外側上的CVD膜，其以此次序位於該半導體基板之背面的表面上。
  54. 一種背面受光型成像裝置，其藉由從相對於該半導體基板之具有電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由如申請專利範圍第47項之製造背面受光型成像裝置之方法來製造，該裝置包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉移在該光電轉換區域中所產生之信號電荷；以及含重金屬之氧化膜及在該氧化膜之外側上的CVD膜，其以此次序位於該半導體基板之背面的表面上。
  55. 一種背面受光型成像裝置，其藉由從相對於該半導體基板具有電極的正面的半導體基板之背面照射光，以根據該光在該半導體基板中產生電荷及從該正面讀取該等電荷來實施成像，該背面受光型成像裝置係藉由如申請專利範圍第47項之製造背面受光型成像裝置之方法來製造，該裝置包括：光電轉換區域及電荷轉移部，位於該半導體基板之正面上，該光電轉換區域包括光接收部，該電荷轉移部轉 移在該光電轉換區域中所產生之信號電荷；以及CVD膜，位於該半導體基板之背面的表面上。
  56. 一種成像設備，其包括：如申請專利範圍第53項之背面受光型成像裝置；以及影像信號產生單元，其根據來自該背面受光型成像裝置之輸出信號產生影像信號。
TW096134775A 2006-09-20 2007-09-19 背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法 TWI429064B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2006254041 2006-09-20
JP2006281544A JP4649390B2 (ja) 2006-09-20 2006-10-16 裏面照射型撮像素子の製造方法
JP2006285194A JP4751803B2 (ja) 2006-09-20 2006-10-19 裏面照射型撮像素子
JP2007108264A JP2008103664A (ja) 2006-09-20 2007-04-17 裏面照射型撮像素子の製造方法および裏面照射型撮像素子、並びにこれを備えた撮像装置
JP2007117051A JP4639212B2 (ja) 2006-09-20 2007-04-26 裏面照射型撮像素子の製造方法
JP2007123376A JP4649441B2 (ja) 2006-09-20 2007-05-08 裏面照射型撮像素子及びこれを備えた撮像装置

Publications (2)

Publication Number Publication Date
TW200828579A TW200828579A (en) 2008-07-01
TWI429064B true TWI429064B (zh) 2014-03-01

Family

ID=39413902

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096134775A TWI429064B (zh) 2006-09-20 2007-09-19 背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法

Country Status (3)

Country Link
US (2) US7781715B2 (zh)
KR (3) KR101003369B1 (zh)
TW (1) TWI429064B (zh)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781715B2 (en) * 2006-09-20 2010-08-24 Fujifilm Corporation Backside illuminated imaging device, semiconductor substrate, imaging apparatus and method for manufacturing backside illuminated imaging device
US8257997B2 (en) * 2007-10-17 2012-09-04 Sifotonics Technologies (Usa) Inc. Semiconductor photodetectors
JP4530180B2 (ja) * 2008-01-22 2010-08-25 Ｏｋｉセミコンダクタ株式会社 紫外線センサおよびその製造方法
US8482639B2 (en) * 2008-02-08 2013-07-09 Omnivision Technologies, Inc. Black reference pixel for backside illuminated image sensor
US20090201400A1 (en) * 2008-02-08 2009-08-13 Omnivision Technologies, Inc. Backside illuminated image sensor with global shutter and storage capacitor
US8008695B2 (en) * 2008-05-29 2011-08-30 Omnivision Technologies, Inc. Image sensor with backside passivation and metal layer
JP5696349B2 (ja) * 2008-09-05 2015-04-08 株式会社Sumco 裏面照射型固体撮像素子用ウェーハの製造方法
US9281197B2 (en) 2008-10-16 2016-03-08 Sumco Corporation Epitaxial substrate for solid-state imaging device with gettering sink, semiconductor device, back illuminated solid-state imaging device and manufacturing method thereof
JP2010098219A (ja) * 2008-10-20 2010-04-30 Toshiba Corp 裏面照射型固体撮像装置
JP2010147193A (ja) * 2008-12-17 2010-07-01 Sharp Corp 固体撮像装置およびその製造方法、並びに電子情報機器
JP5537802B2 (ja) * 2008-12-26 2014-07-02 ジルトロニック アクチエンゲゼルシャフト シリコンウエハの製造方法
JP2010161321A (ja) * 2009-01-09 2010-07-22 Panasonic Corp 光学デバイスおよびその製造方法
JP5375141B2 (ja) * 2009-02-05 2013-12-25 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5402040B2 (ja) * 2009-02-06 2014-01-29 ソニー株式会社 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板
JP2010192483A (ja) * 2009-02-16 2010-09-02 Panasonic Corp 固体撮像素子及び固体撮像素子の製造方法
KR101786069B1 (ko) 2009-02-17 2017-10-16 가부시키가이샤 니콘 이면 조사형 촬상 소자, 그 제조 방법 및 촬상 장치
JP5356872B2 (ja) * 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
US8604405B2 (en) * 2009-03-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor device with refractive index dependent layer thicknesses and method of forming the same
US8187983B2 (en) * 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
JP2011029277A (ja) * 2009-07-22 2011-02-10 Toshiba Corp 固体撮像装置の製造方法および固体撮像装置
TWI462305B (zh) * 2009-07-24 2014-11-21 Himax Tech Ltd 光學膜層的製作方法及影像感測元件
JP5450633B2 (ja) * 2009-09-09 2014-03-26 株式会社東芝 固体撮像装置およびその製造方法
JP5623068B2 (ja) * 2009-12-07 2014-11-12 キヤノン株式会社 固体撮像装置の製造方法
US8233066B2 (en) 2010-02-18 2012-07-31 Omnivision Technologies, Inc. Image sensor with improved black level calibration
US8614495B2 (en) 2010-04-23 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back side defect reduction for back side illuminated image sensor
US8053856B1 (en) * 2010-06-11 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated sensor processing
US8338856B2 (en) * 2010-08-10 2012-12-25 Omnivision Technologies, Inc. Backside illuminated image sensor with stressed film
JP5674399B2 (ja) * 2010-09-22 2015-02-25 富士フイルム株式会社 重合性組成物、感光層、永久パターン、ウエハレベルレンズ、固体撮像素子、及び、パターン形成方法
JP2012094719A (ja) * 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器
US20120149145A1 (en) * 2010-12-10 2012-06-14 United Microelectronics Corp. Method for manufacturing image sensor
KR101745638B1 (ko) * 2011-01-12 2017-06-09 삼성전자 주식회사 광대역 갭 물질층 기반의 포토 다이오드 소자, 및 그 포토 다이오드 소자를 포함하는, 후면 조명 씨모스 이미지 센서 및 태양 전지
JP5818452B2 (ja) * 2011-02-09 2015-11-18 キヤノン株式会社 固体撮像装置
US8946795B2 (en) * 2011-03-17 2015-02-03 Omnivision Technologies, Inc. Backside-illuminated (BSI) image sensor with reduced blooming and electrical shutter
CN103443921B (zh) 2011-03-25 2015-02-25 富士胶片株式会社 背照式固态图像感测元件及其制造方法和成像装置
JP2012227478A (ja) 2011-04-22 2012-11-15 Panasonic Corp 固体撮像装置
US8405182B2 (en) * 2011-05-02 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Back side illuminated image sensor with improved stress immunity
US8466530B2 (en) * 2011-06-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Co-implant for backside illumination sensor
KR20130007901A (ko) * 2011-07-11 2013-01-21 삼성전자주식회사 후면 조사형 이미지 센서
JP5508356B2 (ja) * 2011-07-26 2014-05-28 シャープ株式会社 固体撮像装置およびその駆動方法、固体撮像装置の製造方法、並びに電子情報機器
US8618640B2 (en) * 2011-07-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of shielding through silicon vias in a passive interposer
FR2979484A1 (fr) * 2011-08-22 2013-03-01 St Microelectronics Crolles 2 Photosite a photodiode pincee
KR101853333B1 (ko) * 2011-10-21 2018-05-02 삼성전자주식회사 블랙 레벨 안정화를 위한 이미지 센서
US8697472B2 (en) * 2011-11-14 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with improved dark current performance
US9123608B2 (en) 2011-12-09 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated CMOS image sensor
US8871608B2 (en) * 2012-02-08 2014-10-28 Gtat Corporation Method for fabricating backside-illuminated sensors
US8889461B2 (en) * 2012-05-29 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. CIS image sensors with epitaxy layers and methods for forming the same
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
JP2014179413A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 固体撮像装置
JP2015012126A (ja) * 2013-06-28 2015-01-19 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
JP5604703B1 (ja) * 2013-09-10 2014-10-15 弘一 関根 固体撮像装置
JP6305028B2 (ja) * 2013-11-22 2018-04-04 キヤノン株式会社 光電変換装置の製造方法および光電変換装置
KR102410019B1 (ko) 2015-01-08 2022-06-16 삼성전자주식회사 이미지 센서
JP6491509B2 (ja) * 2015-03-25 2019-03-27 キヤノン株式会社 固体撮像装置及びその製造方法
US10097769B2 (en) * 2015-09-18 2018-10-09 Sony Corporation Modulating light incident on imaging sensor
WO2017057277A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置
US10886309B2 (en) 2015-11-06 2021-01-05 Artilux, Inc. High-speed light sensing apparatus II
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
US10418407B2 (en) 2015-11-06 2019-09-17 Artilux, Inc. High-speed light sensing apparatus III
US10020204B2 (en) * 2016-03-10 2018-07-10 Applied Materials, Inc. Bottom processing
JP2019507954A (ja) * 2016-03-11 2019-03-22 インヴィサージ テクノロジーズ インコーポレイテッド グローバル電子シャッタを提供する画像センサを含む、画像センサ
JP6708464B2 (ja) * 2016-04-01 2020-06-10 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
KR102525299B1 (ko) * 2016-06-21 2023-04-26 에스케이하이닉스 주식회사 나노 보이드들을 갖는 이미지 센서 및 그 형성 방법
US11105928B2 (en) 2018-02-23 2021-08-31 Artilux, Inc. Light-sensing apparatus and light-sensing method thereof
WO2019199691A1 (en) 2018-04-08 2019-10-17 Artilux, Inc. Photo-detecting apparatus
KR102593949B1 (ko) * 2018-07-25 2023-10-27 삼성전자주식회사 이미지 센서
JP2020088293A (ja) * 2018-11-29 2020-06-04 キヤノン株式会社 光電変換装置、光電変換システム、移動体
CN116504856A (zh) * 2019-08-28 2023-07-28 光程研创股份有限公司 具有低暗电流的光侦测装置
US11393866B2 (en) * 2019-09-30 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an image sensor
CN111987117A (zh) * 2020-09-01 2020-11-24 中国电子科技集团公司第四十四研究所 Ccd图像传感器的输出节点结构及其制作工艺
CN113113441B (zh) * 2021-04-13 2023-06-30 中国电子科技集团公司第四十四研究所 一种避免边缘出现杂散信号的背照式ccd结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523241A (en) * 1989-09-06 1996-06-04 Texas Instruments Incorporated Method of making infrared detector with channel stops
KR100259063B1 (ko) 1992-06-12 2000-06-15 김영환 Ccd 영상소자
JP4487369B2 (ja) 2000-03-13 2010-06-23 ソニー株式会社 固体撮像素子及びその製造方法、並びに固体撮像素子の露光時間制御方法
TW503467B (en) 2000-03-17 2002-09-21 Nikon Corp Camera and the manufacturing method thereof, exposure device using the same, measurement device, alignment device and aberration measurement device
JP2002231930A (ja) 2000-11-29 2002-08-16 Nikon Corp 背面照射型の撮像装置、その撮像装置の製造方法、測定装置、および露光装置
JP2002151676A (ja) 2000-03-17 2002-05-24 Nikon Corp 撮像装置、撮像装置の製造方法、位置合わせ装置、露光装置、収差測定装置、およびデバイス製造方法
JP2002185864A (ja) 2000-12-12 2002-06-28 Sony Corp 固体撮像素子及びその駆動方法
JP2003078826A (ja) 2001-09-06 2003-03-14 Sony Corp 固体撮像素子
JP4235787B2 (ja) 2001-10-03 2009-03-11 ソニー株式会社 固体撮像素子の製造方法
EP1363319B1 (en) 2002-05-17 2009-01-07 Semiconductor Energy Laboratory Co., Ltd. Method of transferring an object and method of manufacturing a semiconductor device
JP2003347537A (ja) 2002-05-22 2003-12-05 Sony Corp 固体撮像素子
JP4211696B2 (ja) 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
JP4810806B2 (ja) 2004-07-30 2011-11-09 ソニー株式会社 固体撮像装置
JP4779320B2 (ja) 2004-08-10 2011-09-28 ソニー株式会社 固体撮像装置およびその製造方法
JP4507769B2 (ja) 2004-08-31 2010-07-21 ソニー株式会社 固体撮像素子、カメラモジュール及び電子機器モジュール
WO2006137867A1 (en) * 2004-09-17 2006-12-28 California Institute Of Technology Fabrication method for back-illuminated cmos or ccd imagers made from soi wafer
JP4691939B2 (ja) 2004-09-27 2011-06-01 ソニー株式会社 裏面照射型固体撮像素子の製造方法
JP2006134915A (ja) 2004-11-02 2006-05-25 Sony Corp 半導体基板、固体撮像装置および固体撮像装置の製造方法
US7781715B2 (en) * 2006-09-20 2010-08-24 Fujifilm Corporation Backside illuminated imaging device, semiconductor substrate, imaging apparatus and method for manufacturing backside illuminated imaging device
JP4742057B2 (ja) * 2007-02-21 2011-08-10 富士フイルム株式会社 裏面照射型固体撮像素子
US7656000B2 (en) * 2007-05-24 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Photodetector for backside-illuminated sensor
JP5630939B2 (ja) * 2007-07-11 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US7989859B2 (en) * 2008-02-08 2011-08-02 Omnivision Technologies, Inc. Backside illuminated imaging sensor with silicide light reflecting layer

Also Published As

Publication number Publication date
US7781715B2 (en) 2010-08-24
US8030608B2 (en) 2011-10-04
KR20100024973A (ko) 2010-03-08
TW200828579A (en) 2008-07-01
US20080283726A1 (en) 2008-11-20
KR20100024974A (ko) 2010-03-08
KR101003369B1 (ko) 2010-12-24
KR20080026526A (ko) 2008-03-25
US20100291730A1 (en) 2010-11-18

Similar Documents

Publication Publication Date Title
TWI429064B (zh) 背面受光型成像裝置、半導體基板、成像設備及用以製造背面受光型成像裝置之方法
US8378398B2 (en) Photodetector isolation in image sensors
JP4649441B2 (ja) 裏面照射型撮像素子及びこれを備えた撮像装置
KR101207052B1 (ko) 이면 입사형 고체 촬상 장치 및 그 제조 방법
JP4639212B2 (ja) 裏面照射型撮像素子の製造方法
JP4621719B2 (ja) 裏面照射型撮像素子
TWI479647B (zh) A solid-state imaging device, a manufacturing method of a solid-state imaging device, and an electronic device
US9087757B2 (en) Semiconductor device, solid-state imaging device, method for manufacturing semiconductor device, method for manufacturing solid-state imaging device, and electronic apparatus
TWI493696B (zh) 在影像感測器中光偵測器之隔離
JP4585964B2 (ja) 固体撮像装置
JP2008103664A (ja) 裏面照射型撮像素子の製造方法および裏面照射型撮像素子、並びにこれを備えた撮像装置
US11557619B2 (en) Image sensor and imaging device
JP4649390B2 (ja) 裏面照射型撮像素子の製造方法
WO2013111637A1 (ja) 固体撮像装置、及び、固体撮像装置の製造方法、電子機器
US20100148230A1 (en) Trench isolation regions in image sensors
US20100140668A1 (en) Shallow trench isolation regions in image sensors
WO2012165255A1 (ja) 固体撮像装置及びその製造方法
JP5962155B2 (ja) 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
JP2003078826A (ja) 固体撮像素子
US20230369364A1 (en) Optical blocking structures for black level correction pixels in an image sensor
TWI525801B (zh) 具有經摻雜之傳輸閘極的影像感測器
JP4247235B2 (ja) 固体撮像装置およびその駆動方法
JP4645578B2 (ja) 固体撮像素子および固体撮像素子の製造方法
WO2017183383A1 (ja) 固体撮像装置及びその製造方法
JP4247205B2 (ja) 固体撮像装置の駆動方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees