KR20100024973A - 배면 조사형 촬상 소자 및 반도체 기판 - Google Patents
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Abstract
배면 조사형 촬상 소자는 p 기판의 배면측으로부터 광을 조사하여 광에 의거하여 기판에서 전하를 생성하고 기판의 표면으로부터 전하를 판독함으로써 촬상을 행한다. 소자는 기판과 기판의 표면에 가까운 동일한 면에 위치하고 전하를 축적하는 n층; 각 n층 및 기판의 표면 사이에서 기판의 표면에 노출된 노출면을 가지고 n층에서 축적되는 불필요한 전하를 방전하는 오버플로우 드레인으로서 기능하는 n+층; 각 n+층 및 n층 사이에서 오버플로우 드레인의 오버플로우 배리어로서 기능하는 p+층; 및 각 n+층의 노출면에 접속된 전극을 포함한다.
Description
본 출원은 각각 2006년 9월 20일, 2006년 10월 16일, 2006년 10월 19일, 2007년 4월 17일, 2007년 4월 26일 및 2007년 5월 8일자로 출원된 일본 특허 출원 번호 2006-254041호, 2006-281544호, 2006-285194호, 2007-108264호, 2007-117051호 및 2007-123376호로부터 35 USC §119에 의거하여 우선권을 청구하며 참조에 의해 여기에 통합되는 전체 명세서이다.
본 발명은 반도체 기판의 배면측으로부터 광을 조사하여 광에 의거하여 반도체 기판에서 전하를 발생하고 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자에 관한 것이다.
일반적인 고체 촬상 소자의 촬상부는 포토다이오드를 포함하는 복수의 미세한 광전 변환 셀을 일차원 또는 이차원으로 배열함으로써 구성된다. 고해상도 화상은 제한된 크기의 디바이스에 증가된 수의 광전 변환 셀를 배열함으로써 포착될 수 있기 때문에 광전 변환 셀이 소형화되기가 소망된다. 소형화의 한계는 검출 대상의 광의 파장에 의해 결정되고 일반적인 가시광 이미지 센서의 경우에서 가시광 영역의 파장(400~700㎚)에 의해 결정된다.
일반적인 (표면 조사형) 이미지 센서의 경우에서 전극 등이 배열되는 배선층의 아래에 형성된다. 배선층의 배선 부분은 각 셀의 광전 변환부로 입사되는 광의 투과를 방해한다. 이것을 위해 각종 디바이스가 제공된다. 예를 들면, 각 셀의 면적이 약 2×2(㎛)일 때 광 수신부의 유효한 개구 면적은 대부분의 경우에서 1×1(㎛)이다. 감도는 원리적으로 셀 최소화에 따라 급격히 저하되는 것으로 알려져 있다.
따라서, 배면 조사형 촬상 소자가 생각되어 진다. 즉, 광 수신부는 전극 등의 배선층이 형성되어 있는 반도체 기판의 표면측 면과 마주보는 배면측에 제공된다. 배면으로부터 입사된 광에 의거한 신호 전하는 각 셀의 광전 변환부에서 생성된다. 각 셀의 광 수신부의 개구 면적은 배선층에 의해 영향을 받지 않기 때문에 광전 변환 셀이 최소화됐을 때 비교적 큰 개구 면적이 성취될 수 있고 감도 저하는 방지될 수 있다.
도 38은 인터라인 방식의 CCD형 고체 촬상 소자의 가장 일반적인 구조의 개략 단면도이다. 도 38에 나타낸 바와 같이, p형 불순물를 포함하는 p형 반도체(102)는 n형 실리콘 기판(101)의 심부에 형성된다. n형 실리콘 기판(101)의 표면부에서 전하를 축적하기 위한 n형 불순물를 포함하는 n형 반도체층(104)과 표면 암전류를 방지하기 위한 고농도 p형 불순물를 포함하는 p형 반도체층(105)이 형성된다. 실리콘 기판(101)의 표면으로부터 p형 반도체층(102)의 표면까지의 영역(즉, 촬상에 기여하는 전하를 발생하는 광전 변환 영역)에서 발생한 전하가 n형 반도체층(104)에 축적된다. 인접하는 광전 변환 영역을 분리하기 위한 소자 분리층(103)이 실리콘 기판(101)에서 형성된다.
도 38의 A-A 선을 따라 취한 전위 프로파일은 도 39에 나타내어진다. 광전 변환 영역의 공핍층 두께는 약 2㎛이다. 실리콘 기판(101)의 심부에서 발생된 전하는 n형 반도체층(104)에 전달되지 않고 촬상에 기여되지 않는다. 도 40은 광전 변환 영역의 공핍층 두께와 광전 변환 영역에서의 광 흡수율 사이의 관계를 나타낸다. 실리콘의 광 흡수 계수는 도 41에 나타낸 바와 같이, 파장에 의존한다. 광 파장이 긴만큼 광은 실리콘 기판(101)의 심부까지 투과한다.
예를 들면, 파장 550㎚의 녹색 광이 고려될 때 75%의 광만이 공핍층 두께 2㎛에서 흡수되고 97%의 광이 공핍층 두께 5㎛에서 흡수된다. 도 40에 나타낸 바와 같은 특성으로부터 고감도를 실현하기 위해서 광전 변환 영역에서 공핍층 두께 5㎛ 이상인 것이 바람직한 것을 알 수 있다.
배면 조사형 촬상 소자는 반도체 기판의 배면측으로부터 광을 조사하고 광에 의거하여 반도체 기판에서 발생된 전하를 축적하여 축적된 전하에 의거한 신호를 전하 결합 소자(CCD)나 상보성 금속 산화막 반도체(CMOS) 회로 등에 의해 외부로 출력함으로써 촬상을 행한다. 이 소자는 도 38에서 실리콘 기판(101)의 배면측으로부터 광을 조사하고 이용하는 고체 촬상 소자이다.
배면 조사형 촬상 소자는 고광전 변환 효율을 실현할 수 있다는 것이 잘 알려져 있다. 따라서, 공핍층 두께가 배면 조사형 촬상 소자에서 1O㎛ 이상이면 매우 높은 감도를 가진 소자가 실현될 수 있다. 그러나, 다른 광전 변환 영역 사이의 신호 전하 분리를 확실히 실현하기 위해서 광이 입사되는 실리콘 기판의 배면에서부터 실리콘 기판 표면에 형성된 전하 축적층까지의 연속적인 전위 슬로프가 형성되어야 한다. 즉, 각 광전 변환 영역의 실리콘 기판 배면 부근에서 발생된 전하는 광전 변환 영역 내의 전하 축적층에 정확히 전달될 수 있어야 한다.
일반적인 임베디드 포토다이오드에서 공핍 전압은 3∼4V이다. 배면 조사형 촬상 소자의 실리콘 기판 배면에 제공되는 암전류를 감소시키기 위한 p형 반도체층의 전위가 0V로 설정됐을 때 전위차는 3∼4V뿐이다. 10㎛ 두께를 가지는 공핍층이 연속적인 전위 슬로프로 형성되는 것은 매우 어렵다.
도 38에 나타낸 p형 반도체층(102)과 n형 반도체층(104) 사이의 실리콘 기판(1O1)의 불순물 농도를 점차적으로 변화시켜 형성된 복수의 n형 반도체층을 쌓으므로써 연속적인 전위 슬로프를 형성하는 기술적인 능력이 제안되어진다(JP-A-2006-134915 참조).
도 42는 JP-A-2006-134915의 실시예에 나타낸 바와 같은 농도 프로파일에서 배면 조사형 촬상 소자의 시뮬레이션 결과를 나타내는 도면이다. 도 42에서 좌표축 z는 반도체 기판의 깊이를 나타내고 z=O은 반도체 기판의 표면이다. JP-A-2006-134915의 실시예에서 나타낸 바와 같은 농도 프로파일에서 실시되는 디바이스 시뮬레이션으로부터 전자풀(electron pool)이 광전 변환 영역의 큰 부분에서 형성되기 때문에 실시예의 농도 프로파일은 현실적이지 않다는 것을 알 수 있다. 도 43에 나태낸 바와 같이, 유사한 디바이스 시뮬레이션이 JP-A-2006-134915의 실시예에 나타낸 바와 같은 농도 프로파일의 농도를 나타내는 자리수가 2만큼 감소되어 실시될 때에도 최대 전위점은 반도체 기판 표면으로부터 3㎛의 위치에서 발생한다. 이 깊이에서 축적된 신호 전하가 반도체 기판 표면에 형성된 CCD 또는 CMOS로부터 판독될 때 잔상 등의 문제가 발생하기 때문에 어려움이 있다.
표면 조사형 촬상 소자와 같이 배면 조사형 촬상 소자에서도 광전 변환 소자에 축적된 촬상에 요구되지 않은 전하를 방전하기 위해서 오버플로우 드레인 구조가 제공되어야 한다. 배면 조사형 촬상 소자에 적용가능한 오버플로우 드레인 구조는 수직형 오버플로우 드레인 구조와 수평형 오버플로우 드레인 구조이다. 드레인 영역은 수평형 오버플로우 드레인 구조에서 각 광전 변환 소자에 인접하고 평행하여 배열되기 때문에 최소화가 이러한 구조에서 실행될 때 각 구성 소자의 크기를 충분히 증가시킬 수 없어 포화 신호량을 유지시키는(또는 감도를 향상시키는) 것이 어렵다. 반면에, 수직형 오버플로우 드레인 구조는 드레인 영역이 각 광전 변환 소자의 아래로 제공되기 때문에 최소화가 수행됐을 때도 각 구성 소자의 크기를 확보할 수 있어 포화 신호량이 유지될 수 있다(감도가 향상될 수 있다).
JP-A-2001-257337는 배면 조사형 촬상 소자에서 수직형 오버플로우 드레인 구조를 채용한 구성을 개시한다.
JP-A-2006-49338는 오버플로우 드레인 구조가 배면 조사형 촬상 소자의 표면에 제공되는 구성을 개시한다.
JP-A-2001-257337에서 개시된 구성은 배면 조사형 촬상 소자의 배면으로부터 조사된 광이 수직형 오버플로우 드레인 영역으로 입사되고 오버플로우 드레인 영역을 통과한 광이 광전 변환 소자로 입사되는 구성이기 때문에 수직형 오버플로우 드레인 영역과 그 공핍층에서 발생된 전하는 드레인 영역으로부터 방전된다. 이 드레인 영역은 광 입사측면으로부터 보이는 반도체 기판 내의 얕은 위치에 존재하기 때문에 청색의 파장 영역의 많은 광이 흡수된다. 이 결과로서, 촬영 소자는 현저히 낮은 청색 감도를 가진다.
JP-A-2006-49338에서 개시된 구성에 따르면, 청색 감도의 저하는 방지될 수 있다. 그러나, 드레인 영역은 포토다이오드의 최대 전위점으로부터 분리된 위치의 윗쪽에 제공되지 않기 때문에 과잉 전하는 충분히 방전될 수 없다. 특히, 전자 셔터 기능이 포토다이오드에 축적되는 모든 전하를 방전함으로써 실현하는 때 고정 패턴 노이즈 등이 전자 셔터가 온일때 포토다이오드에서의 잔여 전하에 의해 발생된다.
부수적으로, 반도체 디바이스의 결함은 제조 공정 동안에 중금속에 의한 오염으로 인하여 발생하여 디바이스 특성이 저하될 수 있거나 신뢰성이 저하될 수 있다. 여기에 이러한 금속 오염의 영향을 감소시키는 케터링(gettering) 기술이 있다. 화상 센서는 암전류로 인하여 발생하는 노이즈에 매우 민감하기 때문에 충분한 차광이 요구되지만 암전류는 중금속에 의한 오염에서도 증가하는 경향이 있다. 따라서, 화상 센서가 제조될 때 충분한 게터링 특성이 반도체 디바이스에 요구된다.
표면 조사형 촬상 소자가 제조될 때 "배면 게터링"에 의거한 제조 방법은 무결함 두꺼운 에피텍셜 웨이퍼(epitaxal wafer) 또는 인(phosphorus) 게터링 또는 폴리백 실(polyback seal)에 의거한 웨이퍼를 사용하여 반도체 기판의 배면에 충분한 게터링 효과를 제공하기 위해 종래적으로 채택되었다.
그러나, 광 수신부는 배면 조사형 촬상 소자가 제조될 때 반도체 기판의 배면에서 제공될 것이므로 반도체 기판의 2개의 측(또는 상하)는 제조 공정 동안에 종래적으로 반전된다. 따라서, 표면 조사형 촬상 소자가 제조될 때 종래적으로 수행될 "배면 게터링"이 적용되지 않을 수 있어 요구된 충분한 게터링 특성이 얻어지지 않을 가능성이 높다.
일반적으로, 실리콘 온 인슐레이터(SOI) 기판은 배면 조사형 촬상 소자가 제조될 때 반도체 웨이퍼로서 사용된다. 이러한 경우에서 반도체 기판을 구성하는 SOI층 및 BOX층의 인터페이스로서 사용되는 Si/SiO2는 강한 게터링 사이드로서 기능하므로 오염된 중금속은 방지될 수 있다. 배면 조사형 촬상 소자의 경우에서 기판의 배면은 두꺼운(즉, 일반적으로 600㎛) 반면에 반도체 기판을 형성하는 SOI층 및 BOX층의 인터페이스 자체는 디바이스 동작 영역(즉, 공핍 영역)에 근접한다. 따라서, 게터링 사이드는 암전류원, 즉 노이즈원이 되는 가능성이 높다.
본 발명의 예시적인 비한정 실시예의 제 1 목적은 청색 감도의 저하를 방지할 수 있고 최소화에 유리한 오버플로우 드레인 구조를 가지는 배면 조사형 촬상 소자를 제공하는 것이다.
본 발명의 예시적인 비한정 실시예의 제 2 목적은 청색 감도의 저하를 방지할 수 있고 불필요한 전하를 완전히 방전할 수 있거나 감소된 고정 패턴 노이즈를 가지는 전자 셔터 기능을 실현할 수 있는 최소화에 유리한 오버플로우 드레인 구조를 가지는 배면 조사형 촬상 소자를 제공하는 것이다.
본 발명의 예시적인 비한정 실시예의 제 3 목적은 광전 변환 영역의 공핍층이 두꺼울 때에도 다른 광전 변환 영역 사이의 신호 전하 분리가 확실히 실현가능한 배면 조사형 촬상 소자를 제공하는 것이다.
본 발명의 예시적인 비한정 실시예의 제 4 목적은 충분한 게터링 특성을 얻을 수 있는 배면 조사형 촬상 소자의 제조 방법, 배면 조사형 촬상 소자, 및 이것을 이용한 촬상 장치를 제공하는 것이다.
본 발명의 예시적인 비한정 실시예의 제 5 목적은 게터링 능력을 안정시키고 암전류에서의 증가를 방지할 수 있는 배면 조사형 촬상 소자의 제조 방법, 배면 조사형 촬상 소자, 및 이것을 이용한 촬상 장치를 제공하는 것이다.
<제 1 양상>
(1-1) 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판내의 상기 반도체 기판의 표면측 근방의 동일면상에 형성된 복수의 제 1 불순물 확산층으로서, 제 1 도전형을 갖고 전하를 축적하는 복수의 제 1 불순물 확산층, 상기 복수의 제 1 불순물 확산층 각각과 상기 반도체 기판의 표면측 사이에 형성된 복수의 제 2 불순물 확산층으로서, 상기 반도체 기판의 표면측에 노출되는 노출면을 갖고, 상기 제 1 도전형을 가지며, 상기 복수의 제 1 불순물 확산층에 축적되는 불필요한 전하를 배출하는 오버플로우 드레인으로서 기능하는 복수의 제 2 불순물 확산층, 상기 복수의 제 2 불순물 확산층 각각과 상기 복수의 제 1 불순물 확산층 각각 사이에 형성된 복수의 제 3 불순물 확산층으로서, 상기 제 1 도전형과 반대의 제 2 도전형을 갖고, 상기 오버플로우 드레인의 오버플로우 배리어로서 기능하는 복수의 제 3 불순물 확산층, 및 상기 복수의 제 2 불순물 확산층 각각의 노출면에 접속된 전극을 포함한다.
(1-2) 항목 (1-1)에 의한 배면 조사형 촬상 소자에 있어서 상기 복수의 제 2 불순물 확산층 각각의 노출면에 접속된 전극은 특정의 상기 복수의 제 2 불순물 확산층에 공통 접속되고, 상기 특정의 복수의 제 2 불순물 확산층 각각에 전압을 독립적으로 인가하도록 된다.
(1-3) 항목 (1-2)에 의한 배면 조사형 촬상 소자는 상기 반도체 기판의 배면측 하방에 컬러 필터층을 더 포함하고, 상기 컬러 필터층은 상기 복수의 제 2 불순물 확산층 각각에 대응하는 복수의 컬러 필터를 포함하며, 상기 복수의 컬러 필터는 다른 파장 대역의 광을 투과하는 복수 그룹의 컬러 필터로 분류되고, 상기 특정의 복수의 제 2 불순물 확산층은 동일 그룹의 컬러 필터에 대응한다.
(1-4) 항목 (1-2)에 의한 배면 조사형 촬상 소자에 있어서 상기 복수의 제 2 불순물 확산층은 특정의 촬상 모드시에 있어서 상기 전하가 판독되는 상기 복수의 제 1 불순물 확산층에 대응하는 제 1 그룹과, 상기 특정의 촬상 모드에 있어서 상기 전하가 판독되지 않는 상기 복수의 제 1 불순물 확산층에 대응하는 제 2 그룹으로 분류되고, 상기 특정의 복수의 제 2 불순물 확산층 모두는 제 1 및 제 2 그룹 중 하나에 속한다.
(1-5) 항목 (1-1) 내지 (1-4) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 전극과 상기 복수의 제 2 불순물 확산층 각각의 사이에 상기 전극을 구성하는 도전성 재료의 확산을 방지하는 확산 방지층을 더 포함한다.
(1-6) 항목 (1-1) 내지 (1-5) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 전극은 W, Ti, Mo, 또는 그 실리사이드로 제조된다.
(1-7) 항목 (1-1) 내지 (1-6) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 반도체 기판의 배면측 아래에 형성된 절연층, 상기 반도체 기판의 배면측 내측에 형성되고, 제 2 도전형을 가지며, 상기 반도체 기판보다 더 높은 농도를 가지는 제 4 불순물 확산층, 및 상기 제 4 불순물 확산층에 전압을 인가하는 단자를 더 포함한다.
(1-8) 항목 (1-1) 내지 (1-6) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 반도체 기판의 배면측 아래에 형성된 절연층, 상기 절연층 아래에 형성되고, 상기 광에 대하여 투명한 투명 전극, 및 상기 투명 전극에 전압을 인가하는 단자를 더 포함한다.
(1-9) 항목 (1-1) 내지 (1-8) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 반도체 기판의 배면측에서 표면측까지의 거리는 5㎛ 이상이다.
(1-10) 항목 (1-9)에 의한 배면 조사형 촬상 소자에 있어서 상기 거리는 10㎛ 이상이다.
(1-11) 항목 (1-1) 내지 (1-10) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 복수의 제 1 불순물 확산층에 축적된 전하에 의거한 신호를 프레임 인터라인 방식으로 판독한다.
(1-12) 항목 (1-1) 내지 (1-10) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 복수의 제 1 불순물 확산층에 축적된 전하에 의거한 신호를 판독하는 금속 산화물 반도체 회로를 더 포함한다.
(1-13) 항목 (1-1) 내지 (1-12) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 복수의 제 1 불순물 확산층의 포화 전하량을 조정하는 전압을 상기 전극에 인가하는 전압 인가 유닛을 더 포함한다.
(1-14) 항목 (1-1) 내지 (1-12) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 복수의 제 3 불순물 확산층에서 오버플로우 배리어를 제거하는데 필요한 전압을 상기 전극에 인가하는 전압 인가 유닛을 더 포함한다.
(1-15) 항목 (1-1) 내지 (1-12) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 복수의 제 1 불순물 확산층의 포화 전하량을 조정하는 전압을 상기 전극에 인가하는 제 1 전압 인가 유닛, 및 상기 복수의 제 3 불순물 확산층에서 오버플로우 배리어를 제거하는데 필요한 전압을 상기 전극에 인가하는 제 2 전압 인가 유닛을 더 포함한다.
(1-16) 항목 (1-1)에 의한 배면 조사형 촬상 소자의 제조 방법으로서 상기 반도체 기판의 표면측으로부터 내측을 향해서 제 2 도전형을 갖고 암전류를 방지하는 제 5 불순물 확산층이 형성되고, 상기 제 5 불순물 확산층 아래에 상기 제 1 불순물 확산층이 형성되도록 상기 제 1 불순물 확산층 및 상기 제 5 불순물 확산층을 반도체 기판내에 형성하는 스텝, 상기 제 1 불순물 확산층과 상기 제 5 불순물 확산층이 형성된 상기 반도체 기판상에 절연층을 형성하는 스텝, 상기 절연층의 일부에 개구를 형성하여 상기 제 5 불순물 확산층 표면의 일부를 노출시키는 스텝, 상기 절연층을 마스크로 한 셀프 얼라인먼트에 의해 상기 제 5 불순물 확산층내에 제 2 불순물 확산층을 형성하는 스텝, 및 상기 개구에 도전성 재료를 매립하여 전극을 형성하는 스텝을 구비하며, 상기 제 5 불순물 확산층의 제 2 불순물 확산층을 제외한 부분은 제 3 불순물 확산층의 기능을 가진다.
(1-17) 항목 (1-16)에 의한 방법에 있어서 상기 제 2 불순물 확산층은 상기 개구로부터 노출되는 상기 제 5 불순물 확산층의 표면에 대한 수직 이온 주입에 의해 형성된다.
(1-18) 항목 (1-16)에 의한 방법에 있어서 상기 제 2 불순물 확산층은 상기 개구로부터 노출되는 제 4 불순물 확산층 표면에 대하여 4방향 이상으로 경사진 이온 주입에 의해 형성된다.
(1-19) 항목 (1-16) 내지 (1-19) 중 어느 하나에 의한 방법은 상기 제 2 불순물 확산층의 형성 스텝과 상기 전극의 형성 스텝 사이에서 상기 절연층을 마스크로 한 셀프 얼라인먼트에 의해 상기 제 2 불순물 확산층 아래에 제 2 도전형을 갖는 제 6 불순물 확산층을 형성하는 스텝을 더 포함하고, 상기 제 5 불순물 확산층의 제 2 불순물 확산층과 상기 제 6 불순물 확산층을 제외한 부분은 상기 제 3 불순물 확산층의 기능을 가진다.
(1-20) 항목 (1-19)에 의한 방법에 있어서 상기 제 6 불순물 확산층은 상기 제 2 불순물 확산층에서의 불순물의 확산 계수보다 더 큰 확산 계수를 가지는 불순물을 포함한다.
(1-21) 항목 (1-19) 내지 (1-20) 중 어느 하나에 의한 방법에 있어서 상기 제 6 불순물 확산층은 상기 개구로부터 노출되는 상기 제 5 불순물 확산층 표면에 대한 수직 이온 주입에 의해 형성된다.
(1-22) 항목 (1-19) 내지 (1-20) 중 어느 하나에 의한 방법에 있어서 상기 제 6 불순물 확산층은 상기 개구로부터 노출되는 제 4 불순물 확산층 표면에 대하여 4방향 이상으로 경사진 이온 주입에 의해 형성된다.
(1-23) 항목 (1-16) 내지 (1-22) 중 어느 하나에 의한 방법에 있어서 상기 도전성 재료는 텅스텐이다.
<제 2 양상>
(2-1) 양상에 따르면, 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판내의 상기 반도체 기판의 표면측 근방의 동일면상에 형성된 복수의 제 1 불순물 확산층으로서, 제 1 도전형을 갖고 전하를 축적하는 복수의 제 1 불순물 확산층, 상기 복수의 제 1 불순물 확산층 각각과 상기 반도체 기판의 표면측 사이에 형성된 복수의 제 2 불순물 확산층으로서, 상기 제 1 도전형을 갖고, 상기 복수의 제 1 불순물 확산층에 축적되는 불필요한 전하를 배출하는 오버플로우 드레인으로서 기능하는 복수의 제 2 불순물 확산층, 및 상기 복수의 제 2 불순물 확산층 각각과 상기 복수의 제 1 불순물 확산층 각각 사이에 형성된 복수의 제 3 불순물 확산층으로서, 상기 제 1 도전형과 반대의 제 2 도전형을 갖고, 상기 오버플로우 드레인의 오버플로우 배리어로서 기능하는 복수의 제 3 불순물 확산층을 포함하고, 상기 복수의 제 2 불순물 확산층 각각은 평면으로 보았을 때 대응하는 제 1 불순물 확산층의 최대 전위점과 겹쳐지는 위치에 형성되어 있다.
(2-2) 항목 (2-1)에 의한 배면 조사형 촬상 소자에 있어서 상기 최대 전위점은 평면으로 보았을 때 대응하는 제 1 불순물 확산층의 중심에 있다.
(2-3) 항목 (2-1) 또는 (2-2)에 의한 배면 조사형 촬상 소자에 있어서 상기 최대 전위점은 대응하는 제 1 불순물 확산층과 대응하는 제 3 불순물 확산층의 경계면으로부터 0.3㎛ 이내의 깊이에 있다.
(2-4) 항목 (2-1) 내지 (2-3) 중 어느 하나에 의한 배면 조사형 촬상 소자는 상기 제 2 불순물 확산층 각각에 의해 형성되는 공핍층을 상기 반도체 기판의 표면측에 평행한 방향으로 확대하는 공핍층 확대층으로서, 상기 제 2 불순물 확산층 각각에 근접하여 형성되고, 제 1 도전형, 및 상기 제 2 불순물 확산층보다 저농도를 갖는 불순물 확산층인 공핍층 확대층을 더 포함한다.
(2-5) 항목 (2-1) 내지 (2-4) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 제 2 불순물 확산층 각각은 대응하는 제 1 불순물 확산층의 2/3이상을 커버하고 있는 공핍층이다.
(2-6) 항목 (2-1) 내지 (2-5) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 제 2 불순물 확산층 각각은 반도체 기판의 표면층에 노출된 노출면을 갖고, 상기 노출면은 전극에 접속된다.
(2-7) 촬상 소자는 항목 (2-6)에 의한 배면 조사형 촬상 소자, 상기 제 1 불순물 확산층의 포화 전하량을 결정하는 제 1 전압을 상기 전극에 인가하는 제 1 전압 인가 유닛, 및 제 1 전압이 인가될 때에 상기 제 3 불순물 확산층에 의해 형성되는 오버플로우 배리어를 제거하기 위해서 상기 제 1 전압보다 더 높은 제 2 전압을 상기 전극에 인가하는 제 2 전압 인가 유닛을 포함한다.
(2-8) 항목 (2-7)에 의한 배면 조사형 촬상 소자에 있어서 상기 제 2 전압 인가 유닛은 상기 제 2 전압의 인가 타임을 가변 제어하여 상기 배면 조사형 촬상 소자의 노광 시간을 조정한다.
(2-9) 항목 (2-7) 또는 (2-8)에 의한 배면 조사형 촬상 소자에 있어서 상기 제 1 전압 인가 유닛은 상기 제 1 전압을 가변 제어하여 상기 제 1 불순물 확산층의 포화 전하량을 조정한다.
(2-10) 항목 (2-7) 내지 (2-9) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 제 2 전압은 상기 제 1 전압에 의거한 값에 의해 결정된다.
(2-11) 항목 (2-7) 내지 (2-10) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 배면 조사형 촬상 소자는 상기 복수의 제 1 불순물 확산층의 각각에 축적된 전하를 수직 방향으로 전송하는 수직 전하 전송 장치, 및 상기 수직 전하 전송 장치로부터 전송된 전하를 상기 수직 방향에 직교하는 수평 방향으로 전송하는 수평 전하 전송 장치를 포함하고, 상기 제 1 전압은 상기 수평 전하 전송 장치의 구동 전압 이하이며, 상기 제 2 전압은 상기 전하를 상기 수직 전하 전송 장치에 판독하는 판독 전압 이하이다.
(2-12) 항목 (2-1)에 의한 배면 조사형 촬상 소자에 있어서 상기 복수의 제 1 불순물 확산층은 n 그룹으로 분류되고, 여기서 n은 2 이상의 자연수이며, 각 그룹에 축적된 전하를 상기 수직 전하 전송 장치에서 가산하여 전송하는 가산 전송 모드와, 각 그룹에 축적된 전하를 상기 수직 전하 전송 장치에서 가산없이 전송하는 비가산 전송 모드가 설정되고, 상기 제 1 전압 인가 유닛은 상기 가산 전송 모드가 설정될 때 상기 제 1 불순물 확산층의 포화 전하량이 상기 비가산 전송 모드가 설정될 때 상기 전극에 인가될 상기 제 1 전압에 의해 결정되는 상기 제 1 불순물 확산층의 포화 전하량의 1/n이 되도록 상기 제 1 전압을 가변 제어한다.
(2-13) 항목 (2-11) 또는 (2-12)에 의한 배면 조사형 촬상 소자에 있어서 상기 배면 조사형 촬상 소자는 상기 수평 전하 전송 장치로부터 전송된 전하를 전압 신호로 변환하여 전압 신호를 출력하는 소스 폴로어 회로를 포함하고, 상기 수직 전하 전송 장치는 가장 큰 전압을 나타내는 VH, 가장 작은 전압을 나타내는 VL, 및 상기 VH와 상기 VL 사이의 전압을 나타내는 VM의 3개의 전압에서 구동되며, 상기 제 2 전압은 상기 소스 폴로어 회로의 최후단의 트랜지스터의 드레인 인가 전압, 상기 VL과 상기 VM의 차분, 및 상기 VH와 상기 VM의 차분 중 하나와 상기 제 1 전압을 가산한 값이다.
(2-14) 항목 (2-7) 내지 (2-10) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 배면 조사형 촬상 소자는 상기 복수의 제 1 불순물 확산층 각각에 축적된 전하를 판독하여 축적하는 전하 축적층, 및 상기 전하 축적층에 축적된 전하에 의거한 신호를 출력하는 CM0S 회로를 포함한다.
<제 3 양상>
(3-1) 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판내에 형성되고, 제 1 도전형을 가지며, 상기 전하를 축적하는 제 1 반도체층, 상기 반도체 기판의 배면측으로부터 내측에 형성되고, 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층, 및 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 3 반도체층을 포함한다.
(3-2) 항목 (3-1)에 의한 배면 조사형 촬상 소자에 있어서 상기 제 3 반도체층은 n형 또는 p형이며, 2.O×1013/cm3 이상 및 1.O×1014/cm3 이하의 불순물 농도를 가진다.
(3-3) 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판내에 형성되고, 제 1 도전형을 가지며, 상기 전하를 축적하는 제 1 반도체층, 상기 반도체 기판의 배면으로부터 내측에 형성되고, 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층, 상기 제 1 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 3 반도체층, 및 상기 제 2 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 4 반도체층을 포함하고, 상기 제 3 및 제 4 반도체층은 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 있다.
(3-4) 항목 (3-3)에 의한 배면 조사형 촬상 소자는 상기 제 3 반도체층과 상기 제 4 반도체층의 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 5 반도체층을 더 포함한다.
(3-5) 반도체 소자에 이용되는 반도체 기판은 상기 반도체 기판의 한쪽의 면으로부터 내측에 형성되고, 제 1 도전형을 갖는 제 1 반도체층, 및 상기 제 1 반도체층상에 형성되고, 불순물 농도가 1.O×1014/cm3 이하인 제 2 반도체층을 포함한다.
(3-6) 항목 (3-5)에 의한 반도체 기판에 있어서 상기 제 2 반도체층은 n형 또는 p형이며, 2.O×1013/cm3 이상 및 1.O×1014/cm3 이하의 불순물 농도를 가진다.
(3-7) 반도체 소자에 이용되는 반도체 기판은 상기 반도체 기판의 한쪽의 면으로부터 내측에 형성되고, 제 1 도전형을 갖는 제 1 반도체층, 상기 제 1 반도체층상에 형성되고, 불순물 농도가 2.O×1014/cm3 이하인 제 1 도전형 또는 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층, 및 상기 제 2 반도체층상에 형성되고, 상기 제 2 반도체층의 도전형과 반대의 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 3 반도체층을 포함한다.
(3-8) 항목 (3-7)에 의한 반도체 기판은 상기 제 2 반도체층과 상기 제 3 반도체층의 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 4 반도체층을 더 포함한다.
(3-9) 항목 (3-1) 내지 (3-4) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어서 상기 반도체 기판의 표면측에서 배면측까지의 두께는 5㎛ 이상이다.
(3-10) 항목 (3-9)에 의한 배면 조사형 촬상 소자에 있어서 상기 두께는 8㎛ 이상이다.
(3-11) 항목 (3-5) 내지 (3-8) 중 어느 하나에 의한 배면 조사형 촬상 소자에 있어 서 상기 반도체 기판의 표면측에서 배면측까지의 두께는 5㎛ 이상이다.
(3-12) 항목 (3-11)에 의한 배면 조사형 촬상 소자에 있어 상기 두께는 8㎛ 이상이다.
<제 4 양상>
(4-1) 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자의 제조 방법은 제 1 반도체 지지 기판, 절연층, 및 도전형 반도체층을 이 순서로 포함하는 SOI 기판의 도전형 반도체층내에 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 발생되는 신호 전하를 신호 출력부에 전송하는 전하 전송부를 형성하는 제 1 스텝, 상기 제 1 반도체 지지 기판과 반대의 SOI 기판의 면을 제 2 반도체 지지 기판에 고정하는 제 2 스텝, 상기 SOI 기판으로부터 상기 제 1 반도체 지지 기판을 제거하는 제 3 스텝, 및 상기 SOI 기판의 상기 도전형 반도체층에 게더링하는 이온 주입을 행하는 제 4 스텝을 포함한다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 천이 금속이 주체가 되는 중금속에 의한 오염은 제 1 스텝에 관한 공정 결과에서 SOI 기판의 조전형반도체층을 마주보는 면에서 발생한다. 결함이 제 4 스텝의 이온 주입에 의해 오염된 면에 형성될 때 이온 주입 기능에 의해 형성되는 결함은 오염의 중금속을 방지하는 게터링 사이드로서 기능하여 요구된 충분한 게터링 특성이 얻어질 수 있고 오염의 중금속의 영향으로 인하여 발생하는 암전류는 감소될 수 있다.
(4-2) 항목 (4-1)에 의한 방법은 상기 이온 주입을 행하는 스텝 전에 상기 도전형 반도체층상에 형성된 상기 절연층을 제거하는 스텝을 더 포함한다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 중금속에 의해 오염된 층은 절연층을 제거함으로써 제거되어 암전류의 발생은 확실하게 방지될 수 있다.
(4-3) 항목 (4-2)에 의한 방법은 상기 절연층을 제거한 상기 도전형 반도체층상에 보호막을 형성하는 스텝을 더 포함하며, 제 4 스텝에서의 상기 이온 주입을 행하는 스텝은 상기 보호막을 통하여 상기 도전형 반도체층에 이온을 주입하는 공정이다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 보호막을 형성함으로써 절연막을 제거한 후 전도형 반도체층이 보호될 수 있다.
(4-4) 항목 (4-1) 내지 (4-3) 중 어느 하나에 의한 방법에 있어서 제 4 스텝에서의상기 이온 주입은 탄소, 산소, 플루오르, 실리콘, 수소, 및 질소로 이루어지는 그룹 중 선택된 하나의 이온으로 행해진다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 게터링 효과를 나타내는 탄소, 산소, 불소 및 실리콘의 각 이온형에서 게터링효과는 성취될 수 있다. 특히, SOI 기판을 형성하는 실리콘(Si)과 절연막(SiO2)의 인터페이스는 각 수소 및 질소의 이온형에 적합하다. 상기 이온형이 사용될 때 실리콘 벌크 및 인터페이스를 위한 게터링 이외의 부작용이 발생하지 않고 게터링 사이드로서 기능하는 결함은 확실히 형성될 수 있다.
(4-5) 항목 (4-1) 내지 (4-4) 중 어느 하나에 의한 방법은 이온 주입을 행하는 스텝 후에 500℃ 이하의 환경에서 저온 어닐 처리를 행하는 스텝을 더 포함한다.
배면조사형 촬상 소자에 따르면, 저온 어닐 처리를 행함으로써 더 안정한 게터링 특성이 성취될 수 있다. 이러한 경우에서 500℃로 설정된 상한 온도 이하의 온도로 처리함으로써 이미 형성된 배선층이 손상되지 않는다.
(4-6) 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는상기 반도체 기판의 표면측에 형성된 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 생성된 신호 전하를 신호 출력부에 전송하는 전하 전송부, 및 상기 반도체 기판의 배면측에 게더링되고, 이온 주입에 의해 형성되는 불순물층을 포함한다.
배면 조사형 촬상 소자에 따르면, 광전 변환 영역과 전하 전송부가 반도체 기판의 표면에 형성되고 게터링용의 불순물층은 반도체 기판의 배면의 표면층으로의 이온 주입에 의해 형성되어 배면 조사형 촬상 소자가 제조되는 경우에 종래적으로 행하여지는 "배면 게터링"과 유사한 게터링 처리는 수행될 수 있고 공정 동안에 발생된 오염의 중금속은 방지될 수 있다.
(4-7) 촬상 장치는 항목 (4-6)에 의한 배면 조사형 촬상 소자, 및 상기 배면 조사형 촬상 소자로부터의 출력 신호에 의거하여 화상 신호를 생성하는 화상 신호 생성 유닛을 포함한다.
촬상 장치에 따르면, 암전류가 감소되는 고품질 촬상은 오염의 불순물층이 반도체 기판의 배면의 표면층으로의 이온 주입에 의해 형성되는 배면 조사형 촬상 소자를 사용하여 촬상 장치를 구성함으로써 수행될 수 있다.
<제 5 양상>
(5-1) 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자의제조 방법은 제 1 반도체 지지 기판, 절연층, 및 도전형 반도체층을 이 순서로 포함하는 SOI 기판의 도전형 반도체층내에 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 생성된 신호 전하를 전송하는 전하 전송부를 형성하는 제 1 스텝, 상기 제 1 반도체 지지 기판과 반대의 SOI 기판의 면을 제 2 반도체 지지 기판에 고정하는 제 2 스텝, 상기 SOI 기판으로부터 상기 제 1 반도체 지지 기판을 제거하는 제 4 스텝, 및 상기 도전형 반도체층의 면에 게더링 영역을 노출시켜 저온 산화막을 형성하는 제 5 스텝을 포함한다.
배면 조사형 촬상 소자를 제조하는 방법에 따르면, 제 1 스텝에 관한 공정 결과에서 SOI 기판의 배면은 천이 금속이 주체인 중금속에 의해 오염된다. 오염된 배면은 제 3 스텝에서 제 1 반도체 지지 기판 및 절연 층을 제거함으로써 디바이스 표면에 노출된다. 이러한 노출된 표면은 반도체 기판을 형성하는 SOI층 및 BOX층의 인터페이스(또는 Si/SiO2 인터페이스)이므로 노출된 표면은 게터링 사이드(또는 게터링 영역)로서 기능하고 중금속 등을 포함한다. 이 게터링 영역은 디바이스 동작 영역(또는 공핍 영역)에 근접하므로 게터링 사이드가 암전류원(또는 노이즈원)이 되는 가능성이 높다. 그러므로, 게터링 영역은 제 4 스텝에서 노출되고 저온 산화막은 형성된다. 결과적으로, 게터링 영역이 이 저온 산화막에 의해 절연되기 때문에 디바이스 동작 영역을 위한 암전류원은 방지될 수 있다. 따라서, 게터링 능력을 안정화할 수 있고 암전류에서의 증가를 방지할 수 있는 배면 조사형 촬상 소자는 종래의 제조 공정의 큰 변화 없이 쉽고 확실하게 얻을 수 있다.
(5-2) 항목 (5-1)에 의한 방법에 있어서 상기 저온 산화막은 500℃ 이하의 환경에서 저온 어닐 처리를 행함으로써 형성된다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 제 4 스템이 500℃ 이하의 저온 어널 처리에서 저온 산화막을 형성함으로써 행하여지기 전에 디바이스에 형성된 메탈 배선층에 악영향을 피할 수 있다.
(5-3) 항목 (5-1) 또는 (5-2)에 의한 방법은 제 4 스텝 이후에 상기 저온 산화막과 상기 게더링 영역을 제거하는 제 5 스텝, 상기 SOI 기판의 노출면에 대하여 팔로우업 산화 처리를 행하는 제 6 스텝, 및 상기 SOI 기판의 노출면에 대하여 CVD 처리에 의해 박막을 퇴적시켜 광 입사측면을 제공하는 제 7 스텝을 더 포함한다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 게터링 영역은 제 6 스텝에서 제거되기 때문에 중금속 등에 의해 오염된 층은 완전히 제거될 수 있고 암전류의 발생은 더 확실히 억제될 수 있다. 요구된 막두께의 산화막이 저온 산화 처리로만 형성될 때 매우 긴 시간이 요구되므로 소정의 두께는 실용적인 짧아진 시간에 요구된 막두께를 얻기 위해서 제 5 스텝에서 화학 기상 성장법(CVD) 처리를 통하여 박막을 퇴적함으로써 단시간에 얻을 수 있다.
(5-4) 항목 (5-1) 또는 (5-2)에 의한 방법은 제 4 스텝 후에 상기 SOI 기판상의 상기 저온 산화막면에 대하여 CVD 처리에 의해 박막을 퇴적시켜 광 입사측면을 제공하는 제 7 스텝을 더 포함한다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 게터링 영역을 포함하는 저온 산화막은 CDV막을 형성하기 위해 남겨져서 처리 간략화를 성취된다.
(5-5) 항목 (5-1) 또는 (5-2)에 의한 방법은 제 4 스텝 후에 상기 SOI 기판의 노출면에 형성된 상기 저온 산화막과 상기 게더링 영역을 제거하는 제 5 스텝, 및 상기 SOI 기판상에 CVD 처리에 의해 박막을 퇴적시켜 광 입사측면을 제공하는 스텝을 더 포함한다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 처리 간략화는 최소 수의 요구된 처리에서 성취된다.
(5-6) 항목 (5-1) 또는 (5-5) 중 어느 하나에 의한 방법에 있어서 상기 저온 산화막은 산소 라디컬 또는 고농도 오존을 이용하여 상기 도전형 반도체층을 산화시킴으로써 형성된다.
배면 조사형 촬상 소자의 제조 방법에 따르면, 희생 산화는 높은 활성 산소 라디컬 또는 고농도 오존을 사용하여 사용되므로 고품질 산화막이 비교적 저온 환경 하에서도 디바이스 상에 형성될 수 있다.
(5-7) 항목 (5-1)에 의한 배면 조사형 촬상 소자의 제조 방법에 제조되고, 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판의 표면측에 형성된 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 생성된 신호 전하를 전송하는 전하 전송부, 및 상기 반도체 기판의 배면측의 면에 산화막과 상기 산화막의 외측의 CVD 막을 이 순서로 포함한다.
배면 조사형 촬상 소자에 따르면, 반도체 기판의 표면의 각 층을 형성하는 처리에서 천이 금속이 주체인 중금속에 의해 반도체 기판의 배면이 오염될 때에도 오염된 층은 제거되므로 암전류의 발생은 확실히 억제될 수 있다.
(5-8) 항목 (5-1)에 의한 배면 조사형 촬상 소자의 제조 방법에 제조되고, 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판의 표면측에 형성된 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 생성된 신호 전하를 전송하는 전하 전송부, 및 상기 반도체 기판의 배면측의 면에 중금속을 함유하는 산화막과 상기 산화막의 외측의 CVD 막을 이 순서로 포함한다.
배면 조사형 촬상 소자에 따르면, 반도체 기판의 표면의 각 층을 형성하는 처리에서 천이 금속이 주체인 중금속에 의해 반도체 기판의 배면이 오염될 때에도 오염된 층은 제거되므로 암전류의 발생은 확실히 억제될 수 있다.
(5-9) 항목 (5-1)에 의한 배면 조사형 촬상 소자의 제조 방법에 제조되고, 전극을 갖는 반도체 기판의 표면측과 반대인 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자는 상기 반도체 기판의 표면측에 형성된 수광부를 포함하는 광전 변환 영역 및 상기 광전 변환 영역에서 생성된 신호 전하를 전송하는 전하 전송부, 및 상기 반도체 기판의 배면측의 면 상의 CVD 막을 포함한다.
배면 조사형 촬상 소자에 따르면, 반도체 기판의 표면의 각 층을 형성하는 처리에서 천이 금속이 주체인 중금속에 의해 반도체 기판의 배면이 오염될 때에도 오염된 층은 제거되므로 암전류의 발생은 확실히 억제될 수 있다.
(5-10) 촬상 장치는 항목 (5-7) 내지 (5-9) 중 하나에 의한 배면 조사형 촬상 소자, 및 상기 배면 조사형 촬상 소자로부터의 출력 신호에 의거하여 화상 신호를 생성하는 화상 신호 생성 유닛을 포함한다.
촬상 장치에 따르면, 고품질 촬상은 암전류가 감소된 상태에서 수행될 수 있다.
제 1 양상의 예시적인 실시형태는 청색 감도의 저하를 방지할 수 있고 최소화에 유리한 오버플로우 드레인 구조를 가지는 배면 조사형 촬상 소자를 제공할 수 있다.
제 2 양상의 예시적인 실시형태는 청색 감도의 저하를 방지할 수 있고 불필요한 전하를 완전히 방전할 수 있거나 감소된 고정 패턴 노이즈를 가지는 전자 셔터 기능을 실현할 수 있는 최소화에 유리한 오버플로우 드레인 구조를 가지는 배면 조사형 촬상 소자를 제공할 수 있다.
제 3 양상의 예시적인 실시형태는 광전 변환 영역의 공핍층이 두꺼울 때에도 다른 광전 변환 영역 사이의 신호 전하 분리가 확실히 실현가능한 배면 조사형 촬상 소자를 제공할 수 있다.
제 4 양상의 예시적인 실시형태에 따르면, 요구된 충분한 게터링 특성은 오염의 중금속을 방지하는 게터링 사이드가 SOI 기판의 배면으로의 이온 주입에 의해 형성되는 결함에 의하여 형성되므로 성취될 수 있다. 그러므로, 여기에 오염의 중금속의 영향으로 인해 발생하는 암전류를 감소시킴으로써 안정성에 따라 고품질 화상을 얻을 수 있는 촬상 소자가 제공될 수 있다.
제 5 양상의 예시적인 실시형태는 게터링 능력을 안전화할 수 있고 암 전류에서의 증가를 방지할 수 있는 배면 조사형 촬상 소자와 배면 조사형 촬상 소자를 제조하는 방법, 및 고품질 화상을 촬상하는 촬상 장치를 제공할 수 있다.
도 1은 본 발명의 예시적인 실시형태를 나타내는 인터라인의 배면 조사형 촬상 소자의 개략적인 부분 단면도이다.
도 2는 도 1의 B-B 선을 따라 취한 전위 프로파일를 나타내는 도면이다.
도 3은 시뮬레이션을 이용한 배면 조사형 촬상 소자의 구성을 나타내는 도면이다.
도 4는 p 기판의 두께와 스미어 사이의 관계를 산출한 시뮬레이션 결과를 나타내는 도면이다.
도 5는 배면 조사형 촬상 소자를 사용하여 SOI 기판을 제조하는 공정을 설명하는 도면이다.
도 6은 배면 조사형 촬상 소자의 n+층(6), 전극(7) 및 전극(8)을 형성하는 방법을 설명하는 도면이다.
도 7은 도 1에 나타낸 n층(4)의 평면도이다.
도 8은 도 1에 나타낸 배면 조사형 촬상 소자의 변형예를 나타내는 도면이다.
도 9는 도 1에 나타낸 배면 조사형 촬상 소자를 가지는 촬상 장치의 구성예를 나타내는 블록도이다.
도 10은 도 1에 나타낸 배면 조사형 촬상 소자의 드레인에 인가된 전압과 n층(4)의 포화 전하량 사이의 관계를 나타내는 도면이다.
도 11은 본 발명의 다른 실시형태을 설명하는 인터라인형의 배면 조사형 촬상 소자의 개략적인 부분 단면도이다.
도 12는 시뮬레이션 1에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 13은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 14은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 15은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 16은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 17은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 18는 시뮬레이션 2에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 19은 시뮬레이션 2에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 20는 시뮬레이션 3에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 21은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 22은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 23은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 24는 배면 조사형 촬상 소자를 사용하여 SOI 기판의 제조 공정 (a)~(f)를 설명하는 단면도이다.
도 25는 제 4 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 공정을 개략적으로 나타내는 플로우챠트이다.
도 26는 제 4 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자의 구성을 나타내는 세로 단면도이다.
도 27은 제 4 양상의 예시적인 실시형태의 공정 (a)~(c)를 따라 배면 조사형 촬상 소자 구성을 나타내는 세로 단면도이다.
도 28은 제 4 양상의 예시적인 실시형태의 공정 (a)~(c)를 따라 배면 조사형 촬상 소자 구성을 나타내는 세로 단면도이다.
도 29는 내장된 배면 조사형 촬상 소자를 가지는 디지털 카메라의 블록도이다.
도 30은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자에 대한 주요 제조 공정의 과정을 개략적으로 나타내는 플로우챠트이다.
도 31은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자의 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 32은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 33은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 34은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 35은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 36은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자에 대한 주요 제조 공정의 과정의 변형예를 나타내는 플로우챠트이다.
도 37은 제 5 양상의 예시적인 실시형태에 의한 저온 산화 처리가 행해지지 않은 변경예에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 38은 CCD형 고체 촬상 소자의 개략적인 단면도이다.
도 39는 도 38의 A-A 선을 따라 취한 전위 프로파일를 나타내는 도면이다.
도 40은 광전 변환 영역의 공핍층 두께와 광 흡수율 사이의 관계를 나타내는 도면이다.
도 41은 실리콘의 광 흡수 계수의 파장 의존성을 나타내는 도면이다.
도 42는 JP-A-2006-134915의 실시예에 나타낸 농도 프로파일에서 배면 조사형 촬상 소자를 시뮬레이트한 결과를 나타내는 도면이다.
도 43는 JP-A-2006-134915의 실시예에 나타낸 농도를 나타내는 자릿수를 2만큼 감소하여 배면 조사형 촬상 소자의 시뮬레이트한 결과를 나타내는 도면이다.
도 2는 도 1의 B-B 선을 따라 취한 전위 프로파일를 나타내는 도면이다.
도 3은 시뮬레이션을 이용한 배면 조사형 촬상 소자의 구성을 나타내는 도면이다.
도 4는 p 기판의 두께와 스미어 사이의 관계를 산출한 시뮬레이션 결과를 나타내는 도면이다.
도 5는 배면 조사형 촬상 소자를 사용하여 SOI 기판을 제조하는 공정을 설명하는 도면이다.
도 6은 배면 조사형 촬상 소자의 n+층(6), 전극(7) 및 전극(8)을 형성하는 방법을 설명하는 도면이다.
도 7은 도 1에 나타낸 n층(4)의 평면도이다.
도 8은 도 1에 나타낸 배면 조사형 촬상 소자의 변형예를 나타내는 도면이다.
도 9는 도 1에 나타낸 배면 조사형 촬상 소자를 가지는 촬상 장치의 구성예를 나타내는 블록도이다.
도 10은 도 1에 나타낸 배면 조사형 촬상 소자의 드레인에 인가된 전압과 n층(4)의 포화 전하량 사이의 관계를 나타내는 도면이다.
도 11은 본 발명의 다른 실시형태을 설명하는 인터라인형의 배면 조사형 촬상 소자의 개략적인 부분 단면도이다.
도 12는 시뮬레이션 1에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 13은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 14은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 15은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 16은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 17은 시뮬레이션 1에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 18는 시뮬레이션 2에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 19은 시뮬레이션 2에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 20는 시뮬레이션 3에서 사용되는 반도체 기판의 모델 구성을 나타내는 도면이다.
도 21은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 22은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 23은 시뮬레이션 3에서 사용되는 반도체 기판의 불순물 농도 및 전위를 나타내는 도면이다.
도 24는 배면 조사형 촬상 소자를 사용하여 SOI 기판의 제조 공정 (a)~(f)를 설명하는 단면도이다.
도 25는 제 4 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 공정을 개략적으로 나타내는 플로우챠트이다.
도 26는 제 4 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자의 구성을 나타내는 세로 단면도이다.
도 27은 제 4 양상의 예시적인 실시형태의 공정 (a)~(c)를 따라 배면 조사형 촬상 소자 구성을 나타내는 세로 단면도이다.
도 28은 제 4 양상의 예시적인 실시형태의 공정 (a)~(c)를 따라 배면 조사형 촬상 소자 구성을 나타내는 세로 단면도이다.
도 29는 내장된 배면 조사형 촬상 소자를 가지는 디지털 카메라의 블록도이다.
도 30은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자에 대한 주요 제조 공정의 과정을 개략적으로 나타내는 플로우챠트이다.
도 31은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자의 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 32은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 33은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 34은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 35은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자를 제조하는 과정에서의 각 공정에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 36은 제 5 양상의 예시적인 실시형태에 의한 배면 조사형 촬상 소자에 대한 주요 제조 공정의 과정의 변형예를 나타내는 플로우챠트이다.
도 37은 제 5 양상의 예시적인 실시형태에 의한 저온 산화 처리가 행해지지 않은 변경예에서 디바이스 두께 방향으로의 구성을 나타내는 단면도이다.
도 38은 CCD형 고체 촬상 소자의 개략적인 단면도이다.
도 39는 도 38의 A-A 선을 따라 취한 전위 프로파일를 나타내는 도면이다.
도 40은 광전 변환 영역의 공핍층 두께와 광 흡수율 사이의 관계를 나타내는 도면이다.
도 41은 실리콘의 광 흡수 계수의 파장 의존성을 나타내는 도면이다.
도 42는 JP-A-2006-134915의 실시예에 나타낸 농도 프로파일에서 배면 조사형 촬상 소자를 시뮬레이트한 결과를 나타내는 도면이다.
도 43는 JP-A-2006-134915의 실시예에 나타낸 농도를 나타내는 자릿수를 2만큼 감소하여 배면 조사형 촬상 소자의 시뮬레이트한 결과를 나타내는 도면이다.
이하, 본 발명의 예시적인 실시형태는 첨부 도면을 참조하여 설명될 것이다.
<제 1 양상>
도 1은 본 발명의 예시적인 실시형태를 설명하는 인터라인형의 배면 조사형 촬상 소자의 개략적인 부분 단면도이다.
도 1에 나타낸 바와 같이, 배면 조사형 촬상 소자(100)는 p형 반도체(예를 들면, 실리콘)층(1)[이하, p층(1)라고 함], 및 p층(1)보다 불순물 농도가 더 높은 p++형 반도체(예를 들면, 실리콘)층(2)[이하, p++층(2)라고 함]를 가지는 p형 반도체 기판(30)[이하, p 기판(30)라고 함]을 포함한다. 배면 조사형 촬상 소자(100)는 도 1에서 하부로부터 상부로 입사되는 광을 만듬으로써 화상을 형성한다. 본 명세서에서 p 기판(30)의 입사 광 방향에 수직한 2개의 면에서 광 입사측의 면을 배면이라고 하고 그 다른 면을 표면이라고 한다. 배면 조사형 촬상 소자(100)를 구성하는 구성요소에 기초하여 입사 광 진행 방향은 윗쪽 방향으로서 정의된다. 입사 광 진행 방향의 반대 방향은 아래쪽 방향으로서 정의된다. p 기판(30)의 배면 및 표면에 직교하는 방향은 수직 방향으로서 정의되고 p 기판(30)의 배면 및 표면에 평행한 방향은 수평 방향으로서 정의된다.
p 층(1) 내의 p 기판(30) 표면측 면의 부근에서 수평 방향으로 연장되는 동일한 면 상에 복수의 n형 반도체층(불순물 확산층)(4)[이하, n층(4)라고 함]이 입사 광에 따라 p 기판(30)에서 발생된 전하를 축적하기 위해 배열된다. n층(4)은 p 기판(30)의 표면에 형성된 n형 반도체층(4a)[이하, n층(4a)라고 함] 및 n층(4a) 아래에 형성된 n층(4a)보다 불순물 농도의 낮은 n형 반도체층(4b)[이하, n층(4b)라고 함]의 2층 구조가 형성되지만 거기에 한정되지 않는다. n층(4)에서 발생된 전하 및 n층(4)으로 입사된 광의 경로 상에 p 기판(30)에서 발생된 전하는 n층(4)에 축적된다.
p 기판(30)의 표면에서 발생된 암전류가 각 n층(4)에서 축적되는 것으로부터 방지하기 위한 고농도의 p형 반도체층(불순물 확산층)(5)[이하, p+층(5)라고 함]이 각 n층(4) 상에 형성된다. n층(4)보다 높은 불순물 농도를 가지는 n형 반도체층(불순물 확산층)(6)[이하, n+층(6)라고 함]은 각 p+층(5)에서 및 p 기판(30)의 표면으로부터 안으로 형성된다. n+층(6)은 n층(4)에 축적되는 불필요한 전하를 방전하기 위한 오버플로우 드레인으로서 기능하고, p+층(5)은 오버플로우 드레인의 오버플로우 배리어로서도 기능한다. 나타낸 바와 같이, n+층(6)은 p 기판(30)의 표면에 노출되는 노출면을 가진다.
p+층(5) 및 n층(4)의 우측에서 n층(4)보다 높은 불순물 농도를 가지는 n형 반도체층(불순물 확산층)을 포함하는 전하 전송 채널(12)이 약간의 간격을 가지고 형성된다. p+층(5)보다 불순물 농도가 낮은 p형 반도체층(11)[이하, p층(11)라고 함]이 전하 전송 채널(12)의 주위에 형성된다. 전하 전송 채널(12)은 n층(4)으로부터 판독된 전하를 도 1의 지면에 수직하는 방향으로 전송한다.
n층(4)에 축적된 전하를 전하 전송 채널(12)로 판독하기 위한 전하 판독 영역(도시되지 않음)이 p+층(5), n층(4)과 전하 전송 채널(12) 사이의 p층(11) 및 p층(1)에서 형성된다. 전하 전송 채널(12)과 전하 판독 영역의 위에 폴리 실리콘 등이 포함되는 전극(13)이 실리콘 산화막 또는 산화-질화-산화(ONO)막을 포함하는 게이트 절연층(20)을 통하여 전하 전송 채널(12)에 전압을 공급함으로써 전하 전송 동작을 제어하는 전하 전송 전극, 및 전하 판독 영역으로 판독 전압을 공급함으로써 전하 판독 동작을 제어하는 전하 판독 전극에 대하여 형성된다. 산화 실리콘 등의 절연막(14)은 전극(13)의 주위에 형성된다. CCD(수직 전하 전송 장치 VCCD)는 전하 전송 채널(12)과 그 위에 배치된 전극(13)에 의해 구성된다.
도 1에 나타내지 않았지만, 전하 전송 채널(12)로부터 전송된 전하를 받고 전하 전송 채널(12)의 전하 전송 방향에 직교하는 방향으로 전하를 전송하는 전하전송 채널은 p층(1)의 표면에 형성되고, 그 상측에 전하 전송 채널의 전하 전송 동작을 제어하는 전하 전송 전극이 형성되고, 수평 전하 전송 장치(HCCD)는 전하 전송 채널 및 전하 전송 전극에 의해 구성된다. 그러므로, HCCD로부터 전송된 전하를 축적하는 부동 확산(FD)은 HCCD의 종단에 제공된다. 이 FD 영역은 FD 영역에서 축적된전하에 의거하여 신호를 출력하는 소스 플로워 회로를 포함하는 신호 출력 앰프에 접속된다.
p층(11) 아래에 p형 반도체층(불순물 확산층)을 포함하는 소자 분리층(15)는 인접한 n층(4) 사이에 형성된다. 소자 분리층(15)은 n층(4)에 축적될 전하가 그 인접한 n층(4)에 누출되는 것을 방지한다.
게이트 절연층(20)은 p 기판(30)의 표면측 면에 형성되고, 산화 실리콘 등의 절연층(9)은 게이트 절연층에 형성되며, 전극(13) 및 절연막(14)은 절연층(9)으로 임베디드된다. 게이트 절연층(20) 및 절연층(9)에서 면적이 n+층(6)의 노출된 면보다 작거나 같은 콘택트 홀은 평면으로 보았을 때 노출된 면에 형성된다. 전극(7)은 콘택트 홀 내에 형성된다.
전극(7)은 전도성 재료로 구성된다. 특히, 전극(7)은 텅스텐(W), 티탄늄(Ti), 몰리브덴(Mo) 등의 금속 재료, 또는 그 실리사이드로 구성되는 것이 바람직하다. 전극(7)과 n+층(6)의 사이에 전극(7)을 구성하는 전도성 재료의 확산을 방지하는 확산 방지층이 형성되는 것이 바람직하다. 예를 들면, 확산 방지층의 구성 재료는 질화 티탄늄(TiN)을 사용한다. 확산 방지층이 제공되는 것으로써 n+층(6)과 p+층(5)의 PN 접합은 균일하게 형성될 수 있고 화소 사이의 포화 변동이 저감될 수 있다.
전극(8)은 절연층(9)에 형성되고, 전극(7)에 접속된다. 보호층(10)은 전극(8)에 형성된다. 전극(8)은 전도성 재료인 것이 바람직하다. 단자가 전극(8)에 접속된다. 전압은 단자로 인가될 수 있다.
n+층(6)에 전달된 전하는 n+층(6)의 노출면에 접속된 전극(7)과 거기에 접속된 전극(8)에 전달되고, n+층(6)은 오버플로우 드레인으로서 기능할 수 있다.
p 기판(30)의 배면측 면에 발생되는 암전하가 n층(4)에 전달되는 것을 방지하는 p++층(2)은 p 기판(30)의 배면측 면으로부터 안으로 형성된다. p++층(2)은 단자에 접속되고, 전압(접지 전압 포함)은 단자로 인가될 수 있다. 예를 들면, p++층(2)의 불순물 농도는 1×1017/cm3~1×1020/cm3이다.
p++층(2) 아래에 입사광에 투명한 산화 실리콘, 질화 실리콘 등의 절연층(3)이 형성된다. 절연층(3) 아래에 절연층(3)과 p 기판(30)의 굴절율 차이로 인한 p 기판(30)의 배면측 면에서의 광 반사를 방지하기 위해서 입사광에 투명한 질화 실리콘 또는 다이아몬드 구조의 탄소막의 고굴절율 투명층(16)이 형성된다. 고굴절율 투명층(16)은 플라즈마 화학 기상 성장법(CVD) 또는 광 CVD에서 400℃ 이하의 저온에서 형성될 수 있는 어모퍼스 질화 실리콘 등의 n=1.46을 초과하는(예를 들면, n=1.8~2.2) 굴절율의 층인 것이 바람직하다.
고굴절율 투명층(16) 아래에 복수의 컬러 필터(18)을 수평방향으로 배열함으로써 형성되는 컬러 필터층이 형성된다. 컬러 필터(18)는 다른 파장 영역의 광을 투과하는 각종 컬러 필터로 분류된다. 예를 들면, 컬러 필터층은 적색의 파장 영역의 광을 투과하는 R 컬러 필터, 녹색의 파장 영역의 광을 투과하는 G 컬러 필터, 및 청색의 파장 영역의 광을 투과하는 B 컬러 필터를 배열함으로써 구성된다. 컬러 필터(18)는 n층(4) 아래에 각각 형성된다. 하나의 컬러 필터는 각 n층(4)에 대응하여 제공된다. 각 n층(4)은 1개의 n+층(6)에 대응되므로 컬러 필터(18)은 n+층(6) 중 하나에 대응된다.
서로 인접하는 컬러 필터(18) 사이에 혼색을 방지하는 차광 부재(17)가 형성된다. 이 차광 부재(17)는 광이 투과되는 것을 방지하는 기능을 가지는 것이 바람직하다. W, Mo, 알루미늄(Al) 등의 가시광 투과율이 낮은 금속이나 블랙 필터를 사용할 수 있다.
차광 부재(17)는 그 단면 형상이 p 기판(30)의 배면으로 연장되는 테이퍼형(정점이 광 입사측을 향하는 삼각형이나, 윗변이 아랫변보다 긴 사다리꼴)이 되는 것이 바람직하다. 이것은 차광 부재(17)에 수직 입사한 빛을 테이퍼면에서 반사시켜서 p 기판(30)에 인도할 수 있고, 광 이용 효율을 올릴 수 있다.
각 컬러 필터(18) 아래에 마이크로렌즈(19)가 형성된다. 마이크로렌즈(19)는 굴절한 광이 마이크로렌즈(19) 위의 컬러 필터(18)와 인접한 컬러 필터(18) 사이 차광 부재(17)를 피하는 광로가 형성되도록 형상이 결정된다. 마이크로렌즈(19)의 초점은 n층(4)의 중심에 위치하도록 설계된다. 이용가능한 광학계의 특성에 따라 음영이 저감되기 때문에 마이크로렌즈(19)의 배열 피치는 n층(4)의 배열 피치와 다르게 설계된다.
n층(4)의 상면에서 p 기판(30)의 배면까지의 영역에서 평면으로 보았을 때 소자 분리층(15)으로 분리된 영역은 촬상에 기여하는 광전 변환을 행하는 광전 변환 영역으로서 한다. 1개의 광전 변환 영역에서 발생되는 전하에 의거한 신호는 화상 데이터의 1화소 데이터가 되므로 본 명세서에서 광전 변환 영역는 화소라고도 한다. 즉, 배면 조사형 촬상 소자(100)는 복수의 화소, 및 복수의 화소의 각각에 발생된 전하에 의거한 신호를 판독하는 CCD 또는 CMOS형 신호 판독부를 가지도록 구성된다.
상술된 것처럼 구성된 배면 조사형 촬상 소자(100)에서 1개의 마이크로렌즈(19)에 입사한 광은 마이크로렌즈(19) 위의 컬러 필터(18)에 입사되고 컬러 필터(18)를 통과한 광은 컬러 필터(18)에 대응하는 n층(4)에 입사된다. 이때, p 기판(30)에서 입사 광로를 형성하는 부분에서도 전하가 발생된다. 전하는 광전 변환 영역에 형성된 전위 슬로프를 통하여 n층(4)으로 전달되고 n층(4)에 축적된다. n층(4)에 입사된 광에 의해 발생된 전하도 여기에 축적된다. n층(4)에 축적된 전하는 전하 전송 채널(12)에 판독되고 전송된다. 전하는 출력 앰프에 의해 신호로 변환되고 외부에 출력된다.
도 2는 도 1에 나타낸 B-B 선을 따라 취한 전위 프로파일을 나타내는 도면이다.
도 2에 나타낸 바와 같이, n+층(6)과 광전 변환 영역에서 각각 전위 웰이 형성되어 p+층(5)이 이들의 전위 웰 사이의 배리어로서 기능하고 있는 것을 알 수 있다. 광전 변환 영역에 형성되는 전위 웰의 포화 용량을 초과한 전하는 n+층(6)에 형성되는 전위 웰로 흘러들어오고, 흘러들어온 전하는 전극(7)로 전달되고 외부에 배출된다. 그러므로, n+층(6)에 접속되는 전극(7)에 인가되는 전압을 변화시켜서 p+층(5)의 배리어의 높이를 조정함으로써 n층(4)의 포화 용량이 제어될 수 있다. 예를 들면, 신호를 가산하여 판독하는 움직이는 화상 촬영 모드에서 n층(4)의 포화 용량을 감소시키는 제어 동작을 행함으로써 전하 전송 채널(12)에서의 오버플로우가 방지될 수 있다.
도 2의 파선에 의해 가리키는 바와 같이, p+층(5)에 형성되는 배리어를 제거하는 전압이 n+층(6)에 접속되는 전극(7)에 인가됨으로써 광전 변환 영역에 형성된 전위 웰 내의 전하를 리셋할 수 있다. 이것을 이용하여 전자 셔터를 실현할 수 있다.
게다가, n+층(6)에 접속되는 전극(7)이 그 n+층(6)에 각각 대응하는 컬러 필터(18)의 유형에 공통으로 접속되고, 컬러 필터(18)의 유형에 공통화된 각 전극(7)에 독립적으로 전압을 인가하는 구성이 고려된다. 이러한 경우에서 각 유형의 컬러 필터에 대응하는 각 광전 변환 영역에 독립적으로 전자 셔터를 적용할 수 있다. 각 광전 변환 영역에서의 전하 축적 시간은 거기에 입사하는 광의 색으로 변하게 할 수 있고, 전하 축적 시간의 제어로 컬러 밸런스로 정렬된 출력을 얻을 수 있다.
n+층(6)은 움직이는 촬상 모드의 솎음(thinning-out) 판독을 행하는 촬상 모드에서 전하를 판독하는 n층(4)에 대응하는 n+층(6)을 포함하는 제 1 그룹, 및 촬상 모드에서 판독되지 않는 n층(4)에 대응하는 n+층(6)을 포함하는 제 2 그룹으로 분류되고, 전극(7)은 동일한 그룹에 속하는 n+층(6) 사이에 공통으로 접속되며, 전압은 각 공통 전극(7)에 독립적으로 인가되는 구성이 생각된다. 이러한 경우에서 각 그룹으로의 인가 전압을 변화시킴으로써 하이라이트에 대한 화소 사이의 그루밍(grooming)을 억제하는 효과는 증가될 수 있다.
전극(7) 및 전극(8)으로의 전압 인가는 배면 조사형 촬상 소자(100)를 가지는 디지털 카메라 등의 촬상 장치에서 배면 조사형 촬상 소자(100)를 구동하는 드라이버에 의해 행해질 수 있다.
도 40에 나타낸 바와 같이, 광 흡수 계수는 파장 사이의 차이이므로 실리콘 기판에서 가시 영역의 광을 완전히(약 90% 이상) 흡수하기 위해서 9㎛ 이상 또는 10㎛ 정도의 두께가 요구될 수 있다. 그러므로, 배면 조사형 촬상 소자(1OO)에서도 p 기판(30)의 수직 방향의 길이가 9㎛ 이상 또는 10㎛ 정도인 것이 바람직하다. 따라서, 가시광이 완전히 흡수될 수 있고 감도가 향상될 수 있다.
물론, p 기판(30)의 수직 방향의 길이는, 도 40의 데이터로부터 아는 바와 같이, 5㎛ 이상이면 종래의 경우와 비교해서 충분히 고감도가 실현될 수 있다.
p 기판(30)의 수직 방향의 길이를 9㎛ 이상 또는 10㎛ 정도로 했을 때 다음의 이점이 있다.
그러나, p 기판(30)의 수직 방향의 길이를 10㎛와 같이 두껍게 하면 전하 분리층(15) 등의 영향으로 인해 n층(4)의 낮은 공핍 전압(현재 상황의 촬상 소자에서 이용된 3V정도)에서 각 광전 변환 영역에 공핍층을 형성하는 것이 어렵게 된다. 그러므로, 각 광전 변환 영역에 공핍층을 형성될 수 있고 공핍층에서 발생된 전하를 n층(4)으로 전달될 수 있도록 전위 기울기를 갖도록 p 기판(30)의 농도를 최적으로 설계해야 한다.
시뮬레이션의 결과로부터, 발명자는 p 기판(30)이 다음의 (1)~(3) 구성을 가질 때 상기 조건이 만족되는 것을 알았다.
(1) 도 1에 내보인 n층(4)과 p++층(2) 사이의 중간층에 1×l014/cm3 이하의 n 또는 p층, 또는 i층을 포함하는 구성
(2) 중간층에서 2×l014/cm3 이하의 n층과 2×l014/cm3 이하의 p층을 포함하는 구성
(3) (2)의 n 및 p층의 사이에 1×l014/cm3 이하의 n층, 1×l014/cm3 이하의 p층, 및 i층 중 적어도 하나를 포함하는 구성
배면 조사형 촬상 소자(100)는 인터라인형이므로 노광 기간 동안에 광이 전하 전송 채널(12)로 입사되는 것이 가능하고 이것을 스미어로 이끈다. 이하, p 기판(30)의 수직 방향의 길이가 상술된 바와 같이, 9㎛ 이상이면 스미어가 감소되는 경우는 시물레이션 결과에 의거하여 증명된다.
도 3은 배면 조사형 촬상 소자(100)의 부분을 나타내는 개략도이다. 도 3에서 도 1과 동일한 요소는 동일한 참조 번호가 할당된다.
도 3에서 부호 "a"는 전하 전달 채널(12)의 공핍층의 수직 방향의 길이를 나타내고, 부호 "b"는 전하 전달 채널(12)의 공핍층의 수평 방향의 길이를 나타내고, 부호 "c"는 p 기판(30)의 수직 방향의 길이를 나타내고, 부호 "d"는 p층(4)의 배열 피치를 나타낸다. 도 3에 나타낸 모델에서 광을 흡수하는 광 흡수층(21)은 절연층(9)의 위치에서 제공된다.
여기서, a=0.00004cm, b=0.00005cm, c=0.0005cm, 및 d=0,0002cm라고 가정하고 전하 전달 채널(12)에서 형성되는 공핍층 이외에서 발생된 모든 전자는 전하 전송 채널(12)에 대응하는 n층(4)에 흘러들어온 신호가 되고, 전하 전달 채널(12)의 공핍층에서 발생된 모든 전자는 스미어 신호가 된다. n층(4)의 배열은 정사각형 배열이고, 신호판독 방식은 인터라인 방식이며, p 기판(30)을 통과한 광은 광 흡수층에 의해 완전히 흡수되도록 설정된다.
두께 x(cm)의 실리콘의 광흡수율 Y는 Y={1-Exp(-α×x)}(여기서, α은 실리콘의 광 흡수 계수)이고, 도 3에 나타낸 배면 조사형 촬상 소자의 p 기판(30)의 배면측 아래에 적외(IR) 차단 필터를 배치됐을 때 0.032%을 얻게 되고, IR 차단 필터에 3300K 광원으로부터 광이 조사되는 각 화소의 투과 분광으로부터 각 파장(10nm간격에서 400~700nm)에 신호 및 스미어 신호를 산출함으로써 평균치를 계산하며, p 기판(30)의 수직 방향의 1/10의 영역에서 주입이 발생하는 조건으로 신호에 대한 스미어 신호의 비가 계산된다[또는 n층(4)가 허니콤 배열로 배열될 때 0.056%가 얻어진다](도 4 참조).
c=8㎛=0.0008cm일 때 스미어 신호의 비는 0.0075%[또는 n층(4)이 허니콤 배열로 배열되는 경우에서 0.013%)가 되고, c=10㎛=0.001cm일 때 스미어 신호의 비는 0.0032%[n층(4)이 허니콤 배열로 배열되는 경우에서 0.0056%)가 된다(도 4 참조).
허니콤 배열에서 행 방향으로 배열된 복수의 n층(4)을 각각 포함하는 다수의 행은 행 방향과 직교하는 열 방향으로 배열된다. 허니콤 배열에서 짝수행과 홀수행은 행 방향으로 약 1/2 피치만큼 이동된다. 정사각형 배열보다 허니콤 배열의 전하전송 채널의 면적이 1.75배 크므로 허니콤 배열의 추정치는 정사각형 배열의 결과의 1.75의 곱으로 설정된다.
도 4에 나타낸 바와 같은 시뮬레이션 결과로부터 인터라인형의 배면 조사형 촬상 소자(l00)는 p 기판(30)의 수직 방향의 길이가 5㎛ 이상이면 동일한 감도를 얻는 인터라인형의 표면 조사형 촬상 소자와 비교하여 스미어를 더 감소 시킬수 있다는 것을 알게 된다. 스미어는 p 기판(30)의 수직 방향의 길이가 8㎛ 이상이면 더 억제될 수 있고, 스미어는 p 기판(30)의 수직 방향의 길이가 10㎛ 이상이면 더욱 더 억제될 수 있다는 것을 알게 된다.
오버플로우 드레인은 입사광이 상술된 것과 같은 배면 조사형 촬상 소자(100)에 의해 거의 도착되지 않은 p 기판(30)의 표면의 면에서 제공되기 때문에 구조는 p 기판(30)의 배면에서 오버플로우 드레인이 제공되는 종래의 구조와 비교하여 청색 감도를 향상시킬 수 있다.
각 광전 변환 영역의 전하 축적 시간 또는 포화 용량은 각종 패턴의 동작이 쉽게 실현되도록 오버플로우 드레인에 의한 전압을 제어함으로써 균일하거나 독립적으로 제어될 수 있다.
배면 조사형 촬상 소자(100)에 따르면, n+층(6)에 인가되는 전압의 크기는 전자셔터가 오버플로우 드레인이 p 기판(30)의 배면에 제공되는 종래의 구조와 비교하여 실현될 때 약간 감소될 수 있다(23V→15V, 예를 들면 8V). 대조적으로, 전압진폭이 종래의 구조와 동일하면 각 광전변환 영역의 포화 용량은 증가될 수 있다.
도 1에서 p++층(2)을 생략하고 그 대신에 인듐 틴 옥사이드(ITO) 등과 같은 입사광이 투명한 투명 전극이 절연층(3) 아래에 제공된다. 구성은 투명한 전극에 전압이 인가될 수 있도록 만들어진다. 네가티브 전압이 투명전극에 인가되면 p 기판(30)의 배면측 면에서 생성되는 암전류는 억제된다.
스미어는 p 기판(30)에 수직 방향의 길이가, 상술된 바와 같이, 8㎛ 이상 일때 충분히 억제될 수 있기 때문에 배면 조사형 촬상 소자(100)는 인터라인형으로 설정된다. 그러나 스미어는 광전 변환 영역의 깊이가 8㎛이상일 때에도 다소 발생한다. 이러한 이유 때문에 배면 조사형 촬상 소자(100)는 프레임 인터라인형이면 스미어는 더 감소 될 수 있다.
상술된 바와 같이, 배면 조사형 촬상 소자(100)는 CCD형으로 구성된다. 물론, 배면 조사형 촬상 소자(100)는 MOS형으로 구성될 수 있다. 즉, n층(4)에서 축적된 전하에 의거한 신호는 상보성 금속 산화막 반도체(CMOS) 회로 또는 n채널 금속 산화막 반도체(NMOS) 회로와 같은 MOS 회로에서 판독될 수 있다.
상기 배면 조사형 촬상 소자의 구성은 본 발명이 제 2 ~ 제 5 양상과 공통될 수 있다.
다음에, 도 1에 나타낸 배면 조사형 촬상 소자(100)의 p 기판(30) 및 절연층(3)을 포함하는 실리콘 온 인슐레이터(SOI)를 제조하는 방법의 예가 설명될 것이다.
도 5는 배면 조사형 촬상 소자를 이용한 SOI 기판을 제조하는 공정을 설명하는 도면이다. 도 5에서 도 1과 동일한 구성 요소는 동일한 참조번호가 할당될 것이다.
먼저, p층(1)은 에피택셜 성장에 의해 실리콘 등의 베이스 기판(22)상에 형성된다[도 5(a)]. 도 5(a)에서 p층(1)의 노출된 면은 p 기판(30)의 배면측 면이 된다. 다음에, 산화 실리콘 등을 포함하는 절연층(3)은 화학 기상 성장법(CVD), 열산화 등에 의해 p층(1)의 노출면에 형성된다[도 5(b)].
다음에, p++층(2)은 절연층(3)의 위측으로부터 붕소 등의 이온 주입을 실시 함으로써 p층(1)과 절연층(3)의 인터페이스에 형성된다[도 5(c)]. 그 다음에, 수소 이온은 베이스 기판(22)과 p층(1)의 인터페이스 주위에 주입된다[도 5(d)]. 이온 주입에 따르면, 베이스 기판(22) 및 p층(1)을 분리하는 경계층(30)이 형성된다.
실리콘 등의 베이스 기판(23)이 절연층(3)에 접속된 후에 베이스 기판(23)은 아래측으로 회전되어 베이스 기판(22)이 윗측이 된다[도 5(e)]. 그 다음에, 경계층(30)을 따라서 베이스 기판(22)는 p층(1)으로부터 박리된다[도 5(f)].
도 5(f)의 상태로부터 p 기판(30)의 주위에 배치된 요소가 형성된다. 형성 후 베이스 기판(23)은 스토퍼로서 절연층(3)을 이용하여 에칭되고 제거된다. 배면 조사형 촬상 조사(100)를 제조하는 공정은 컬러 필터(18), 마이크로 렌즈(19) 등을 형성함으로써 완료된다.
도 5(f)에서의 베이스 기판(23)을 제거하는 방법에서 수산화 칼륨(KOH) 부식액을 사용한 에칭 방법이 고려된다. 게다가, 광여기법을 사용하는 에칭이 고려될 수 있다. 절연층(3)은 산화 실리콘 외에 질화 실리콘이 사용 될 수 있다. 이러한 경우에서 에칭은 스토퍼로서 사용되는 질화 실리콘으로 사용될 수 있다.
다음에, 배면 조사형 촬상 소자(100)의 n++층(6) 및 전극(7)을 형성하는 방법이 설명될 것이다.
배면 조사형 촬상 소자(100)의 오버플로우 드레인의 불안정한 특성은 p+층(5) 및 n+층(6)의 얼라인먼트 편차, n+층(6) 및 전극(7)의 얼라이먼트 편차, 절연층(9)에서 형성되는 콘택트 홀의 전극(7)의 피복 불량에 의해 발생된다. 얼라인먼트 편차 또는 피복 특성을 향상시키기 위해서 가장 간단한 수단은 평면으로 보았을 때 p+층(5) 및 n+층(6)의 면적과 전극(7)의 면적을 증가시키는 것이다. 이러한 수단은 픽셀 최소화의 방해물이 될 수 있다. 이러한 실시형태에서 얼라인먼트 편차 또는 피복 특성을 향상시키면서 픽셀 최소화를 실현할 수 있는 방법이 제안된다.
도 6은 배면 조사형 촬상 소자(100)의 n+층(6), 전극(7), 및 전극(8)을 형성하는 방법을 설명하는 도면이다. 도 6에서 도 1과 동일한 구성 요소는 동일한 참조번호가 할당된다.
먼저, 그 위에 n층(4) 및 p+층(5)이 도 5(f)의 상태로 p 기판(30)의 위측으로부터의 이온주입에 의해 형성된 후에 게이트 절연층(20)은 p 기판(30)의 표면에 형성되고(도시되지 않았지만) 절연층(9)는 그 위에 형성된다. 평면으로 보았을 때 콘택트 홀(H)는 포토리소그라피 방법 및 에칭에 의해 p+층(5)으로 겹쳐지는 게이트 절연층(20) 및 절연층(9)의 영역의 일부에서 형성된다[도 6(a)].
다음에, 예를 들면, 비소(As) 이온은 마스크로써 게이트 절연층(20) 및 절연층(9)를 사용하여 주입되고 n+층(6)은 셀프 얼라인먼트에 의해 p+층(5) 내에 형성된다[도 6(b)]. 이러한 상태에서 전극(7)을 구성하는 금속재료로서 이용되는 텅스텐은 CVD 방식 등에 의해 막을 형성한다. 금속재료 막은 에칭, 화학기계적 연마(CMP) 등에 의해 평탄화되고, 콘택트 홀(H)에서 매몰 및 포장됨으로 전극(7)이 형성된다. 따라서, n+층(6), 전극(7), 및 전극(8)은 절연층(9) 및 전극(7)에 전극(8)을 구성하는 전도성 재료막을 형성함으로써 완전히 형성된다.
n+층(6)의 상면이 n층(4)과 접촉됐을 때 오버플로우 배리어는 부재되고, n+층(6)은 오버플로우 드레인으로써 기능하지 않는다. 이러한 상태를 방지하는 방법은 도 6(b) ~ 도 6(f)를 참조하여 설명될 것이다.
n+층(6)은 셀프 얼라인먼트에서 형성된 후 불순물의 이온 주입, 예를 들면 확산 계수가 n+층(6)의 불순물보다 큰 붕소(B)는 마스크로서 게이트 절연층(20) 및 절연층(9)을 사용하여 수행됨으로써 n+층(6) 아래에 p+층(24)를 형성한다[도 6(c)].
활성화를 위한 어닐 처리가 행해질 때 As는 B보다 큰 확산계수를 가지므로 p+층(24)은 n+ 층(6)의 단부를 커버하기 위해 연장된다[도 6(d)]. 그 다음에,전극(7)을 구성하는 금속재료, 예를 들면 텅스텐은 CVD방법 등에 의해 막을 형성한다. 금속재료 막은 에칭, CVD 등에 의해 평탄화되고, 콘택트 홀(H)에서 매몰되고, 포장됨으로 전극(7)을 형성한다[도 6(e)]. 따라서, n+층(6), 전극(7) 및 전극(8)은 절연층(9) 및 전극(7)에 전극(8)을 구성하는 전도성 재료 막을 형성함으로써 완전하게 형성된다[도 6(f)].
여기에 게이트 절연층(20) 및 절연층(9)를 마스크로써 이용한다. 대안적으로, 게이트 절연층(20)에서 개구를 형성하는데 사용되는 레지스트 재료 층이 남을때 레지스트 재료 층은 마스크로서 추가적으로 사용될 수 있다. 게이트 절연층(20) 및 절연층(9)가 형성되기 전에 레지스트 절연층은 p 기판(30)의 표면에 형성된다. 개구가 레지스트 재료 층에서 형성된 후에 n+층(6) 및 p+층(24)는 마스크로서 레지스트 재료 층을 사용하여 형성될 수 있다. 이런 경우에서 n+층(6) 및 p+층(24)을 형성 함으로써 전극(7)을 형성한 후에 게이트 절연층(20) 및 절연층(9)은 레지스트 재료층을 제거함으로써 형성될 수 있다.
도 6(c)~(f)에 나타낸 바와 같은 방법에 따르면, p+층(24)는 n+층(6)의 하면이 도 6(b)의 상태에서 n층(4)와 접촉될 때에도 n+층(6)과 n층(4) 사이에 형성될 수 있다. p+층(24)은 오버플로우 배리어로서 기능할 수 있고 n+층(6)은 오버플로우 드레인으로서 기능할 수 있다.
이러한 방법에 따르면, n+층(6)은 마스크로서 게이트 절연층(20) 및 절연층(9)을 사용한 셀프 얼라인먼트에 의해 형성되어 n+층(6) 및 전극(7)의 얼라인먼트 편차가 발생되지 않는다. 그러므로, 콘택트 홀(H)의 수평방향의 폭은 최소화될 수 있고 픽셀최소화의 방해물은 발생되지 않는다.
텅스텐이 콘택트 홀(H) 에스펙트 비가 정밀할 때에도 전극(7)의 재료로서 사용되면 전극(7)은 임베디드되고, 절연층(9)은 두껍게 형성된다.
개구는 배면 조사형 촬상 소자(100)의 경우에서 n층(4) 위에 제공될 필요가 없으므로 n층(4)에 전극(13)의 전하 전달 채널(12)과 겹쳐지는 부분으로부터 밀려지는 부분의 수평 방향의 길이가 수평 방향으로 연장될 수 있다. 이 부분이 연장되면 n층(4)에 전하 전달 채널(12)로부터 전기적으로 출력하는 경우 출력되는 전압량이 감소된다. 대조적으로 출력 전압량이 변하지않으면 n층(4)의 농도를 증가시킴으로서 병목현상을 증가시키는 것이 낫다. 따라서, 배면 조사형 촬상 소자(100)에서 n층(4)에 전극(13)의 전하 전달 채널(12)에 겹쳐지는 부분으로부터 밀려지는 부분의 수평방향의 길이가 수평 방향으로 연장될 수 있는 것은 유효하다.
상술된 바와 같이 고려사항이 만들어질 때, 도 6에 나타낸 방법은 전극(7)의 수평 방향의 폭이 두껍게 형성될 수 있으므로 전극(13)의 연장량을 증가시키고, 판독 전압량을 감소시키며, 포화 용량을 증가시키는데(감도가 향상되는데) 매우 효율적이다.
게다가 콘택트 홀(H)로부터 노출된 p+층(5)의 표면에 수직적 이온 주입을 수행함으로써, 또는 절연층(9)의 그림자가 이온 주입 상에 발생되지 않도록 적어도 4방향으로 콘택트 홀(H)로부터 노출된 p+층(5)의 표면에 경사진 이온 주입을 실행함으로써 n+층(6)이 형성되는 것이 바람직하다.
콘택트 홀(H)로부터 노출되는 p+층(5)의 표면에 1방향으로만 경사진 이온 주이입(수평 및 수직 이외)이 적용되면 절연층(9)의 그림자에 의해 n+층(6)과 콘택트 홀(H)의 위치가 이동되므로 전극(7)과 p+층(5)는 서로 접촉하고, 단락(short-circuit)된다. 따라서, 절연층(9)의 그림자는 수직 이온 주입이 행해지거나 적어도 4방향으로 경사진 이온 주입이 행해질 때 없어지므로 전극(7)과 p+층(5)은 서로 접촉하는 것이 방지될 수 있다. 적어도 4방향으로 경사진 이온 주입을 행해지면 n+층(6)의 크기는 콘택트 홀(H)보다 클 수 있으므로 더 바람직하다.
게다가, 수직 이온 주입을 행하여지면 이온 주입을 저가속으로 행하는 것이 바람직하다. 채널링의 문제는 거의 무시된다.
유사하게, p+층(24)은 이온 주입 상에 절연층(9)의 그림자가 발생하지 않도록 콘택트 홀(H)로부터 노출되는 p+층(5)의 표면에 수직 이온 주입을 행함으로써, 또는 콘택트 홀(H)로부터 노출되는 p+층5의 표면에 적어도 4방향으로 경사진 이온 주입을 행함으로써 형성되는 것이 바람직하다.
경사진 이온 주입(수평 또는 수직 이온 주입 이외)이 콘택트 홀(H)로부터 노출되는 p+층(5)의 표면에 1방향으로만 적용될 때 p+층(24)의 위치가 절연층(9)의 그림자에 의해 이동되므로 p+층(24)은 오버플로우 배리어로서 기능할 수 없다. 따라서, 수직 이온 주입이 행해지거나 적어도 4방향으로 경사진 이온 주입이 행해질 때 절연층(9)의 그림자는 없어지므로 p+층(24)이 오버플로우 배리어로서 기능할 수 있도록 p+층(24)은 n+층(6)의 하면을 씌우도록 형성될 수 있다. 적어도 4방향으로 경사진 이온 주입이 행해질 때 p+층(24)의 크기는 n+층(6)보다 클 수 있으므로 더 바람직하다.
다음에, SOI 기판의 p 기판(30)의 오염을 게터링하는 방법의 예가 열거될 것이다.
다음에, 배면 조사형 촬상 소자(100)의 구성 또는 제조 방법의 변형된 예가 열거될 것이다.
<제 2 양상>
도 1의 배면 조사형 촬상 소자(100)에서와 동일한 구성이 제 2 양상 중 하나로 채택될 수 있다. 제 1 양상의 제조 방법은 제 2 양상에서도 적용될 수 있다.
광전 변환 영역에서 형성된 전위 웰 내의 전하를 완전히 리셋하기 위해서 n+층(6)의 형성 위치는 중요하다. n층(4)의 최대 전위점(광전 변환 영역과 동등)은 전위 웰의 가장 깊은 위치이므로 광전 변형 영역에 형성된 전위 웰 내의 전하는 축적된 전하가 n+층(6)에 전달될 수 있다면 완전히 리셋될 수 있다. 배면 조사형 촬상 장치에서 n+층(6)은 평면으로 보았을 때 n층(4)의 최대 전위점과 겹치는 위치에서 형성된다. 이러한 위치 관계에서 광전 변환 영역에 형성된 전위 웰 내의 전하는 완전히 리셋될 수 있다. JP-A-2006-49338에 개시된 바와 같이, n층(4)의 최대 전위점이 겹치지 않는 위치에서 n+층(6)이 형성될 때 광전 변환 영역에 형성된 전위 웰의 가장 깊은 위치에서 축적된 전하가 n+층(6)에 전달될 수 없는 문제가 있어 전자 셔터 기능은 안정하게 실현되지 않을 수 있다. 따라서, 배면 조사형 촬상 소자(100)의 구성에 따르면, 전자 셔터 기능은 충분히 실현될 수 있다.
도 7은 n층(4)의 평면도이다. 도 7에 나타낸 바와 같이, 최대 전위점(M)은 n층(4)이 수평 방향으로 일정한 농도를 가지므로 n층(4)의 중심에 존재할 수 있다. 그러므로, 배면 조사형 촬상 소자(100)는 n층(4)의 중심과 겹치는 위치에서 n+층(6)을 제공함으로써 전자 셔터 기능을 실현할 수 있다.
n층(4)의 최대 전위점은 n층(4)의 중심에 한정되지 않는다. 예를 들면, n층(4)이 도 8에 나타낸 바와 같이 구성될 때 n층(4)의 최대 전위점은 도 8에 나타낸 센터로부터 이동된 위치에서 존재한다. 이러한 경우에서 n+층(6)은 도 8에 나타낸 바와 같은 최대 전위점(M)과 겹치는 위치에서 제공된다.
광전 변환 영역에서 형성되는 전위 웰로부터 전하를 방전하고 전하가 방전될 때 전극(7 및 8)에 인가된 전압을 더 감소하기 위해서 n층(4) 및 p층+(5)의 경계면으로부터 n층(4)의 최대 저위점의 거리(또는 깊이)는 0.3㎛ 내인 것이 바람직하다.
다음에, 배면 조사형 촬상 소자(100)를 가지는 촬상 장치의 예시적인 구성이 설명될 것이다.
도 9는 배면 조사형 촬상 소자(100)을 가지는 촬상 장치의 구성예를 나타내는 블록도이다. 도 9에 나타낸 촬상 장치(800)은 배면 조사형 촬상 소자(100), 배면 조사형 촬상 소자(100)의 전극(8)에 전압을 인가하는 전압 인가부(200), 배면 조사형 촬상 소자(100)의 HCCD를 구동하는 H 드라이버(300), 배면 조사형 촬상 소자(100)의 VCCD를 구동하는 V 드라이버(400), 배면 조사형 촬상 소자(100)의 신호 출력 앰프의 전원인 앰프 전원(500), 촬상 장치 전체를 통괄 제어하는 제어부(600), 및 조작부(700)를 포함한다.
V 드라이버(400)는 n층(4)으로부터 VCCD로 전하를 판독하기 위한 판독 전압(VH) 및 전하를 전달하기 위한 전압(VM 및 VL)으로 배면 조사형 촬상 소자(100)에 인가함으로써 VCCD를 구동한다. 게다가, VH > VM > VL이면 VH는 예를 들면, 약 15V이다.
H 드라이버(300)는 전하를 전달하기 위해 요구되는 전압(VH 및 VL)으로 배면 조사형 촬상 소자(100)에 인가함으로써 HCCD를 구동한다. 게다가, VH > VL이면 VH는 예를 들면, 약 3.3V이다.
앰프 전원(500)은 신호 출력 앰프의 소스 플로워 회로의 각 스테이지의 트랜지스터의 드레인 전압을 공급하는 전원이다.
전압 인가부(200)는 n층(4)의 포화 전하량(광전 변환 영역과 동등)을 결정하는 제 1 전압으로 전극(8)에 공급하기 위한 제 1 기능, 및 제 1 전압이 인가된 상태에서 p+층(5)에 의해 형성되는 오버플로우 배리어를 제거하기 위해 제 1 전압보다 높은 제 2 전압으로 전극(8)에 공급하기 위한 제 2 기능을 가진다. 제 1 전압은 HCCD의 구동 전압(3.3V의 진폭 가짐)과 같거나 작고, 제 2 전압은 판독 전압(VH)(15V의 진폭을 가짐)과 같거나 작은 것이 바람직하다. 그러므로, 제 1 전압 및 제 2 전압은 새로운 전원이 요구되지 않도록 기존의 전원으로부터 생성될 수 있다.
제 2 전압은 제 1 전압에 의거한 값에 의해 설정되는 것이 바람직하다. 예를 들면, 제 2 전압은 제 1 전압이 소스 플로워 회로의 마지막 스테이지의 트랜지스터의 드레인에 대한 인가 전압, VL과 VM의 차분, 및 VH와 VM의 차분 중 어느 하나에 추가되는 값이다. 그러므로, 제 1 전압 및 제 2 전압은 새로운 전원이 요구되지 않도록 기존의 전원으로부터 생성될 수 있다.
전압 인가부(200)는 제 1 전압을 가변 제어함으로써 n층(4)의 포화 전하량을 조정하거나 제 2 전압의 인가 타이밍을 가변 제어함으로써 배면 조사형 촬상 소자(100)의 노광 시간을 조정한다. 예를 들면, 촬상 장치(800)에서 복수의 n층(4)을 n그룹(n은 2이상의 자연수)으로 분리함으로써 각 그룹에 축적된 전하를 VCCD에서 가산하여 전송하는 가산 전송 모드와 각 그룹에서 축적된 전하를 VCCD에서 가산 없이 전송하는 비가산 전송 모드가 설정될 수 있다. 예를 들면, 비가산 전송 모드는 고품질 화상이 요구되는 정지 화상 촬영 모드 때에 일시적으로 실행될 수 있다. 예를 들면, 가산 전송 모드는 고속 동작이 요구되는 움직이는 화상 촬영 모드 때에 실행된다.
전압 인가부(200)는 가산 전송 모드가 설정됐을 때 n층(4)의 포화 전하량이 비가산 전송 모드가 설정됐을 때 전극(8)에 인가될 제 1 전압으로 의해 결정되는 포화 전하량의 1/n이 되도록 제 1 전압을 가변 제어한다(도 10 참조). 따라서, VCCD나 HCCD에서의 전하 오버플로우는 방지될 수 있다.
상술된 바와 같이 구성된 촬상 장치(800)의 동작이 설명될 것이다.
유저가 조작부(700)를 통하여 정지 화상 촬영 모드를 설정하고, 제어부(600)에 의해 노광 시간이 결정되면 전압 인가부(200)은 제어부(600)에 의해 결정된 노광 시간의 시작 직전까지 전극(8)에 도 10에 나타낸 바와 같은 제 2 전압을 반복적으로 인가한다. 노광 시작과 동시에, 전극(8)에 인가되는 전압은 도 10에 나타낸 바와 같이, 제 1 전압(1)으로 전환된다. 노광 기간의 종료 후에 H 드라이버(300) 및 V 드라이버(400)에 의해 n층(4)에서 축적되는 전하는 신호 출력 앰프로 전송된다. 전하는 신호로 변환되고 출력된다.
반면에, 유저가 조작부700을 통하여 움직이는 화상 촬영 모드을 설정하고, 제어부(600)가 노광 시간을 결정하면 전압 인가부(200)는 제어부(600)에 의해 결정된 노광 시간의 시작의 직전까지 전극(8)에 도 10에 나타낸 바와 같은 제 2 전압을 반복적으로 인가한다. 노광 시작과 동시에 전극(8)에 인가되는 전압은 도 10에 나타낸 바와 같이, 제 2 전압(2)에 전환된다. 노광 기간의 종료 후에 H 드라이버(300) 및 V 드라이버(400)에 의해 n층(4)에 축적되는 전하는 신호 출력 앰프로 전송된다. 전하는 신호로 변환되고 출력된다.
다음에, 배면 조사형 촬상 소자의 다른 예시적인 실시형태가 설명될 것이다.
도 1에 나타낸 배면 조사형 촬상 소자(100)에서 p+층(5)은 n+층(6)을 둘러싸도록 형성된다. p+층(5)가 적어도 오버플로우 배리어로서 기능하는 층인 것이 바람직하므로 도 11에 나타낸 구성에서 p+층(5)은 n+층(6)과 n층(4) 사이에만 형성될 수 있다. 그러나, 이러한 경우에서 n+층(6)보다는 p층(11)이 p층(1) 및 n층(4)의 면의 사이에 존재하여 암전하는 p층(11)에서 n층(4)까지 전달된다.
n+층(6)은 수평 방향으로 가능한 한 크다면 p층(11)을 경유하여 암전하가 전달되는 것이 억제될 수 있다. n+층(6)이 너무 커지면 소자 분리가 바람직하지 않게 저해된다. 본 실시형태에서 n+층(6)은 요구된 최소 크기[전극(7)의 바닥 면적과 동일]를 가지고 n+층(6)에 의해 형성되는 공핍층을 연장하기 위해 n+층(6)보다 저농도의 n형 불순물 확산층(또는 n층)(40)이 제공된다. 그러므로, n층(40)에 전달된 암전하는 n+층(6)에 전달될 수 있고, 소자 분리를 방해하지 않고 n층(4)에 전달된 암전하량이 감소될 수 있다.
n층(4)에 전달된 암전하를 효과적으로 감소시키기 위해서 n+층(6)에 의해 형성되는 공핍층은 평면으로 보았을 때 n층(4)의 2/3 이상을 덮는 것이 바람직하다.
배면 조사형 촬상 소자(100)가 제 2 양상에서 CCD형인 경우를 설명했다. 대안으로 배면 조사형 촬상 소자(100)는 CMOS형일 수 있다. 즉, p층(1)의 표면에 n층(4)에 축적된 전하를 신호로 변환하는 CM0S 트랜지스터를 포함하는 CM0S 회로가 형성될 수 있다. CMOS형의 경우에서 n층(4)으로부터 판독된 전하가 일시적으로 축적되는 전하 축적층은 n층(4)의 부근에서 형성되고, 전하 축적층에 축적된 전하에 의거한 신호는 CM0S 회로에 의해 출력되는 것이 바람직하다. 그러므로, 글로벌 노광 시간 제어 동작은 가능하고, 동작에서 피사체의 일그러진 화상으로 인한 CM0S형 화상 센서의 고유의 결점은 제거될 수 있다.
<제 3 양상>
도 1의 배면 조사형 촬상 소자(100)에서와 동일한 구성은 제 3 양상 중 하나로서 채택될 수 있다.
이하, 발명자에 의해 시행된 제 3 양상에 관한 시뮬레이션이 설명될 것이다.
(시뮬레이션 1)
도 12는 시뮬레이션 1을 사용한 반도체 기판의 모델 구성을 나타내는 도면이다.
도 12에 나타내는 반도체 기판은 지지 기판(31) 위로 형성된 도 1의 절연층(3)에 대응하는 산화 실리콘층(32)(두께 300옹스트롬), 산화 실리콘층(32) 위로 형성된 도 1의 p++층(2)에 대응하는 p형 반도체층(33)(불순물 농도=1×lOl9/cm3, 두께=0.2㎛), p형 반도체층(33) 위에 형성된 도 1의 n층(4)에 대응하는 n형 반도체층(35)(불순물 농도=4.5×l016/cm3, 두께=0.3㎛), n형 반도체층(35) 위로 형성된 도 1의 p+층(5)에 대응하는 p형 반도체층(36)(불순물 농도=1.0×1019/cm3, 두께=0.2㎛), p형 반도체층(33)과 n형 반도체층(35) 사이의 중간층(34)을 포함한다. 게다가, 도 12에 나타낸 반도체 기판의 표면에서 배면까지의 두께는 8㎛이고, n형 반도체층(35)의 공핍 전위는 3~4V로 조정된다.
p형 반도체층(33)은 0V에 바이어스되므로 광전 변환 영역의 최대 전위점(도12의 모델에서 반도체 기판 표면으로부터 0.5㎛)과 p형 반도체층(33) 사이에 약 3V의 전위차가 발생한다. 약 8㎛ 두께의 공핍층을 형성하기 위해서 중간층(34)은 용이하게 공핍될 수 있고, 이 층의 불순물 농도는 상당히 낮아야 한다.
먼저, 발명자는 중간층(34)을 불순물 농도 2×l014/cm3의 n형 반도체층 또는 p형 반도체층을 이용하여 시뮬레이션을 실행하였다. 중간층(34)이 p형 반도체층인 경우에서의 시뮬레이션 결과가 도 13에 나타내어진다. 중간층(34)이 n형 반도체층인 경우에서의 시뮬레이션 결과가 도 14에 나타내어진다.
중간층(34)이 p형 반도체층일 때, 도 13에 나타낸 바와 같이, p형 반도체층(22)에 공핍층이 연장되지 않는다. 중간층(34)이 n형 반도체층일 때, 도 14에 나타낸 바와 같이, 반도체 기판 심부에 전자 풀이 발생한다. 반도체 기판의 배면에서 공핍되지 않는 층이 형성되면, 거기에 발생된 전자는 다른 광전 변환 영역에 확산되고 재결합에 의해 제거된다. 반도체 기판 심부에 전자 풀이 발생할 때 모든 광전 변환 영역은 접속될 수 있고 각 광전 변환 영역으로부터 독립 신호를 얻을 수 없다.
중간층(34)에 적용되는 n형 반도체층과 p형 반도체층의 불순물 농도를 변화시키면서 반도체 기판의 배면에서 최대 전위점까지의 사이에 제로 전위 기울기의 영역 없어지는 농도를 계산하면 n형 반도체층의 경우는 1×1O14/cm3 이하의 계산 결과를 얻고, p형 반도체층의 경우는 1.2×1O14/cm3 이하라고 하는 결과를 얻는다.
중간층(34)에 적용하는 n형 반도체층과 p형 반도체층의 불순물 농도를 더 감소되어 0으로 설정됐을 때, 즉, 중간층(34)이 i형 반도체층일 때 시뮬레이션 결과는 도 15에 나타내어진다. 중간층(34)이 불순물 농도 2.0×l013/cm3의 p형 반도체층일 때 시뮬레이션 결과는 도 16에 나타내어진다. 중간층(34)이 불순물 농도 2.0×1013/cm3의 n형 반도체층일 때의 시뮬레이션 결과는 도 17에 나타내어진다.
도 15~도 17에 나타낸 바와 같이, 중간층(34)이 불순물 농도2.O×1013/cm3의 n형 반도체층인 경우, 중간층34이 불순물 농도 2.0×1O13/cm3의 p형 반도체층인 경우, 및 중간층(34)이 불순물 농도 0의 i형 반도체층인 경우 중 어떤 경우에서 거의 동일한 형상의 전위 분포를 얻을 수 있는 것을 알 수 있다. 즉, 중간층(34)이 n형 또는 p형인 경우에서 불순물 농도가 2.O×1O13/cm3보다 낮을 때도 전위 분포는 변하지 않는다. 따라서, 중간층(34)이 2.0×l013/cm3 이상이고 1.O×1Ol4/cm3 이하인 n형 반도체층 또는 p형 반도체층, 또는, i형 반도체층으로 설정함으로써 광전 변환 영역의 공핍층이 두꺼울 때에도 다른 광전 변환 영역 사이의 신호 전하의 분리는 확실히 실현되는 것을 알았다.
(시뮬레이션 2)
도 18은 시뮬레이션 2를 사용하여 반도체 기판의 모델 구성을 나타내는 도면이다.
도 18에 나타낸 반도체 기판은 p형 반도체층(34b)(불순물 농도=2×1014/cm3,두께=3.8㎛)과 p형 반도체층(34b) 위로 형성된 n형 반도체층(34a)(불순물 농도=2.0×1014/cm3, 두께=3.5㎛)의 2층 구조로 형성된다.
도 18에 나타낸 구성에서의 시뮬레이션 결과를 도 19에 나타내었다. 도 19에 나타내는 바와 같이, 중간층(34)을 n형 반도체층과 p형 반도체층의 2층으로 구성함으로써 이들 2층의 각각의 불순물 농도를 2.O×1O14/cm3으로 했을 경우라도 광전변환 영역의 최대 전위점까지 전위 기울기가 제로가 되는 영역은 거의 없다는 것을 알았다. 도 18에 내보이는 구성으로 n형 반도체층(34a)과 p형 반도체층(34b)의 각각의 불순물 농도를 2.0×l014/cm3보다 낮게 하면, 도 15~도 17에 나타낸 바와 같이, 전위 기울기가 보다 가파르고 험준해진다. 이 결과로 중간층(34)을 2.0×1014/cm3이하의 n형 반도체층과 p형 반도체층의 2층으로 구성함으로써 광전 변환 영역의 공핍층을 두껍게 했을 경우라도 다른 광전 변환 영역 사이의 신호 전하 구분은 확실히 실현될 수 있다는 것을 알았다.
도 18에 나타낸 구성에서 p형 반도체층(34b)과 n형 반도체층(34a)의 배치를 반대로 하여도 같은 효과를 얻을 수 있었다.
(시뮬레이션 3)
도 20은 시뮬레이션 3을 이용한 반도체 기판의 모델 구성을 나타내는 도면이다.
도 20에 나타낸 반도체 기판은 도 18에 나타낸 반도체 기판의 p형 반도체층(34b)의 두께를 1.8㎛로 하고, n형 반도체층(34a)의 두께를 1.5㎛로 설정함으로써 n형 반도체층(34a)과 p형 반도체층(34b) 사이에 두께 4㎛의 중간층(34c)을 제공함으로써 구성된다.
도 20에 나타낸 구성도 시뮬레이션(1)과 같이 중간층(34c)을 n형 반도체층 또는 p형 반도체층으로서 이용하여 시뮬레이션을 실행하고 n형 반도체층 또는 p형 반도체층의 불순물 농도를 1×1O14/cm3 이하로 설정함으로써 도 19에 나타낸 바와 같은 전위 기울기가 보다 가파르게 형성될 수 있는 것을 알았다.
중간층(34c)에 적용되는 n형 반도체층과 p형 반도체층의 불순물 농도를 더 감소함으로써 불순물 농도가 0을 설정된 경우, 즉, 중간층(34c)을 i형 반도체층일 때의 시뮬레이션 결과가 도 21에 나타내어진다. 중간층(34c)이 불순물 농도 2.0×10l3/cm3의 p형 반도체층일 때의 시뮬레이션 결과를 도 22에 나타내고, 중간층(34c)이 불순물 농도 2.O×1O13/cm3의 n형 반도체층일 때의 시뮬레이션 결과는 도 23에 나타내어진다.
도 21~도 23에 나타낸 바와 같이, 중간층(34c)이 불순물 농도 2.0×1013/cm3의 n형 반도체층인 경우, 중간층(34c)이 불순물 농도 2.0×1013/cm3의 p형 반도체층인 경우 중간층(34c)이 불순물 농도 0의 i형 반도체층인 경우 중 어느 경우에서 거위 동일한 형상의 전위 분포를 얻을 수 있는 것을 알았다. 즉, 중간층(34c)이 n형 또는 p형인 경우는 불순물 농도가 2.O×1Ol3/cm3 보다 낮아도 전위 분포는 변하지 않는다. 따라서, 중간층(34c)을, 2.O×1O13/cm3 이상, 1.O×1O14/cm3 이하의 n형 반도체층 또는 p형 반도체층, 또는 i형 반도체층로 설정함으로써 도 19에 나타낸 전위는 개선될 수 있는 것을 알았다.
도 1에 나타낸 배면 조사형 촬상 소자(100)에서의 p 기판(30)이 상술된 시뮬레이션 1∼3과 같이 구성되면 광전 변환 영역의 공핍층을 두껍게 했을 경우에도 다른 광전 변환 영역 사이의 신호 전하의 분리는 확실히 실현될 수 있고 매우 고감도의 배면 조사형 촬상 소자(100)가 실현될 수 있다.
<제 4 양상>
도 1의 배면 조사형 촬상 소자(100)에서와 동일한 구성이 제 4 양상 중 하나로서 채택될 수 있다.
도 1에 나타낸 배면 조사형 촬상 소자(100)의 p 기판(30) 및 절연층(3)을 포함하는 SOI 기판의 제조 방법의 예가 설명될 것이다.
도 24는 배면 조사형 촬상 소자(100)를 이용한 SOI기판의 제조 공정을 설명하는 도면이다. 도 24에서 도 1과 동일 구성요소는 동일한 첨부 번호가 할당된다.
먼저, p층(1)은 실리콘 등의 베이스 기판(22)에 에피택셜 성장에 의해 형성된다[도 24(a)]. 도 24에서 p층(1)의 노출 면은 p 기판(30)의 배면이 된다. 다음에, p층(1)의 상부에 이온 주입을 행해짐으로써 p++층(2)이 형성된다[도 24(b)]. 따라서, p 기판(30)이 형성된다.
다음에, p++층(2)에 CVD, 열산화 등에 의해 산화실리콘을 포함하는 절연층(3)이 형성된다[도 24(c)]. 그 다음에, 절연층(3) 위로 실리콘 등의 베이스 기판(23)을 결합된다[도 24(d)]. 베이스 기판(23) 아래에 베이스 기판(22)이 위쪽이 되도록 회전되고, 베이스 기판(22) 윗쪽으로부터 베이스 기판(22)과 p층(1)의 인터페이스 부근에 수소 이온이 주입된다[도 24(e)]. 이 이온 주입에 의해 베이스 기판(22)과 p층(1)이 분리되므로 다음 공정으로 베이스 기판(22)을 박리한다[도 24(f)].
도 24(f)의 상태로부터 p 기판(30)의 표면 근방에 있는 요소가 형성된다. 형성 후 베이스 기판(23)은 절연층(3)을 스토퍼로서 이용하여 에칭되고 제거된다. 배면 조사형 촬상 소자(100)를 제조하는 공정은 컬러 필터(18)나 마이크로렌즈(19) 등을 형성함으로써 완료된다.
도 24(f)에서의 베이스 기판(23)을 제거하는 방법에서 광 여기법에 의해 베이스 기판(23)에 복수의 슬릿을 형성하고, 절연층(3)을 스토퍼 및 KOH 부식액으로서 이용하여 에칭을 행하는 방법이 고려된다. 절연층(3)은 산화 실리콘 이외에 질화 실리콘이 사용될 수 있다. 이 경우에서 질화 실리콘은 스토퍼로서 이용되도록 에칭에 사용될 수 있다.
n+층(6), 전극(7), 및 전극(8)이 형성되는 방법으로서 제 1 양상에서의 방법이 채택될 수 있다.
배면 조사형 촬상 소자의 제조 공정에 관한 보다 상세한 실시형태는 도 25~도 28을 참조하여 이하에 설명될 것이다.
도 25는 배면 조사형 촬상 소자를 제조하기 위한 공정을 개략적으로 나타내는 플로우챠트, 도 26은 배면 조사형 촬상 소자의 구성을 나타내는 세로 단면도, 도 27 및 도 28은 공정에서 배면 조사형 촬상 소자의 구성을 (a),(b), 및 (c)로 나타낸 세로 단면도이다.
즉, 본 실시의 형태는 도 26에 나타낸 배면 조사형 촬상 소자를 제조될 경우를 상정하기에서 있다. 또한, 도 26에 나타낸 배면 조사형 촬상 소자의 기본적인 구조는 도 1에 나타낸 배면 조사형 촬상 소자와 같다. 예를 들면, 도 1에서의 n+층(또는 오버플로우 드레인)(6)은 도 26의 n+층(65)에 대응된다. 도 26에 나타낸 배면 조사형 촬상 소자의 방향은 도 1의 배면 조사형 촬상 소자와 비교하여 상하 관계가 반대된다는 것을 주의해야 한다.
우선, 상보 상태를 나타내는 도 26의 배면 조사형 촬상 소자가 설명될 것이다. 도 8에 나타낸 배면 조사형 촬상 소자는 제 2 반도체 지지 기판(80), 절연층(71), 및 전극(알루미늄)(70)이 화살표 Z 방향에서 아래쪽으로부터 선 순서로 형성되다. 절연층(68)에서 전극(텅스텐)(69)과 n+ 폴리실리콘 영역(67)이 형성된다. p+층(64)에서 n+ 폴리실리콘 영역(67)에 대응하는 전하 전송 영역(또는 n- 영역)(66), 및 전극(69)에 대응하는 n+영역(65)이 형성된다. 광전 변환 영역(n형 반도체 영역)(63)이 p층(62)에서 p+층(64)까지 형성되고, 그 위에 p+층(61), 절연층(52), 평탄화층(또는 레지스트)(91), 컬러 필터(92), 및 마이크로렌즈(93)이 형성된다. 전극(69,70)은 상기 재료 외의 알루미늄이나 W, Mo 등의 고융점 금속이 안정적으로 사용될 수 있다.
상술된 구성에 의한 최종 형상의 반도체 기판으로서 이용하는 반도체층(51)[도 27(a) 참조]에서 광전 변환 영역(63)에서 생성된 전송 신호 전하에 대한 광 수신부 및 전송부를 포함하는 광전 변환 영역이 형성된다. 절연층(52)은 광 입사측면, 즉 p+층(61)의 표면으로서 이용되는 배면의 표면층에 형성된다. 그러므로, 이온 주입에 의해 형성되는 게터링을 위한 불순물층(61a)은 p+층(61)의 절연막(52)을 가지는 인터페이스 또는 인터페이스로부터 깊은 위치에서 형성된다.
도 26에서 위쪽은 배면 조사형 촬상 소자의 배면으로서 이용된다. 위쪽 표면에 형성되는 마이크로렌즈(93)로 광이 입사된다. 입사된 광은 마이크로렌즈(93), 컬러 필터(92), 평탄화층(91), 절연층(52), p+층(61), 및 p층(62)에 투과되고, 포토다이오드를 형성하는 광전 변환 영역(또는 n형 반도체 영역)(63)에 도달한다. 포토다이오드에 입사되는 광은 전극(70)이나 전극(69)에 의해 차단되므로 촬상 셀(또는 1화소의 촬상부)의 크기가 작을 때 큰 개구 영역이 성취될 수 있다.
배면 조사형 촬상 소자가 제조될 때 개략적 제조 공정이 도 25에 도시된다. 공정이 도 27 및 도 28을 참조하여 연속적으로 설명될 것이다.
우선, 도 27a에 도시된 바와 같이, 반도체 기판(50)은 웨이퍼로 준비된다. 이 예에서, 제 1 반도체층(51)[또는, SOI층]으로 구성된 실리콘 온 절연체(SOI) 기판, 절연층(52) 및 제 1 반도체 지지 기판(53)이 반도체 기판(50)으로 사용된다.
제 1 반도체 지지 기판(53)은 실리콘(Si)의 지지 기판이며, 절연층(52)은 압력을 갖는 SiO2층(또는, BOX층)이고, 제 1 반도체층(51)[또는, SOI층]은 무결점 실리콘의 애피택시층(Si-Epi)이다. 가시광 파장 범위에서 촬영을 하는 배면 조사형 촬상 소자가 제조될 때 반도체층(51)[또는 SOI층]의 두께는 가시광의 흡수 성분에 의해 약 3-20㎛가 될 필요가 있다. 기준의 LSI 제조에서의 품질이 지속될 수 있으면 절연층(52)에 의한 특별한 제한이 없다.
도 25에 도시된 바와 같이 단계(S11)의 공정에서, 다양한 형태의 장치 컴포넌트가 도 27a에 도시된 반도체 기판(50)의 전도성 타입 반도체 기판(51)[또는, SOI층]의 일부에 형성된다. 다른 말로, 수광부와 광전 변환 영역에서 발생된 신호 전하를 신호 출력부로 전송하는 전송부를 포함하는 광전 변환 영역은 SOI층(51)에 형성된다. 결과 상태가 도 27b에 도시된다. 도 27b에 도시된 예에서, 배면 조사형 촬상 소자의 1개 셀에 대응하는 중요한 소자가 형성된다. 구체적으로, p+층(61), p층(62), 광전 변환 영역(63)[또는 n형 반도체 영역], p+층(64), n+층(65), 전하 전송 영역(66)[또는, n- 영역], n+ 폴리실리콘 영역(67), 절연층(68), 전극(69)[텅스텐], 전극(70)[알루미늄] 및 절연층(71)이 1개의 셀의 하부측으로부터 라인 순서로 형성된다.
광전 변환 영역(63)[또는, n형 반도체 영역]은 입사광에 의거하여 신호 전하를 발생시키는 광다이오드를 형성하고, 전하 전송 영역(66)[또는, n- 영역]은 원하는 위치에 신호 전하를 전송하는 수직 전송기 CCD를 형성한다. 전극(69 및 70)은 판독하거나 각 부분에 신호 전하를 전송하는 전압을 부여하기 위해 사용된다. 물론, MOS 구조는 CCD 구조 대신에 사용될 수 있다.
도 25에 도시된 바와 같이 다음 단계(S12)에서, 제 2 반도체 지지 기판(80)[실리콘 지지 기판]은 미리 준비된다. 도 27b에 도시된 바의 상태의 구성의 상부와 하부는 Z 방향으로 거꾸로 되고 하부측으로서의 역할을 하는 절연층의 하부면은 제 2 반도체 지지 기판(80)의 상부면에 확고하게 부착되어 고정된다. 다른 말로, 반도체 기판(50)[또는 SOI 기판]의 상부와 하부는 거꾸로 되고 반도체 기판(50)의 제 1 반도체 지지 기판(53)에 반대면은 제 2 반도체 지지 기판(80)에 고정된다. 결과 상태가 도 27c에 도시된다. 상부와 하부가 본 실시예에서 거꾸로되지만 실시예가 거기에 한정되지 않는다. 물론, 제 2 반도체 지지 기판(80)의 정션은 거꾸로 되지 않는 자연스런 상태로 가능하다.
도 25에 도시된 바와 같이 다음 단계(S13)에서, 게터링을 위한 이온 주입이 수행된다. 도 27c의 상태의 구성에서 도면의 상부측, 즉 제 1 반도체 지지 기판(53)이 제거된다. 구체적으로, 기계적 폴리싱(MP), 화학-기계적 폴리싱(CMP) 등의 처리를 수행한 후 제 1 반도체 지지 기판(53)이 불소 처리 등을 수행하여 제거된다. 그 결과, 경계면(82)으로서의 역할을 하는 절연층(52)의 표면은, 도 28a에 도시된 바와 같이, 도면의 상부측을 노출한다. 절연층(52)은 제 1 반도체 지지 기판(53)이 제거될 때 스토퍼로서 기능한다.
도 25에 도시된 바와 같이 다음 단계(S14)에서, 게터링을 위한 이온 주입이 수행된다. 즉, 중금속으로 오염되도록 결정된 절연층(52)의 표면[또는, 절연층(52)과 p+층(61)의 인터페이스]이 도 28b에 도시된 바와 같이 노출되므로 게터링을 위한 이온은 규정된 이온 주입기를 사용하는 절연층(52)의 노출면으로 주입된다. 따라서, 불순물층(61a)은 절연층(52)을 통해 p+층(61)의 표면으로 이온 주입에 의해 형성된다.
이 이온 주입 공정은 이온 인플란트에 의해 결점을 의도적으로 형성한다. 이 결점은 게터링 측(중금속을 보호하는 영역)으로서 기능한다. 이때, 이온 인플란트는 실리콘 벌크 또는 인터페이스에 다른 부작용의 발생을 방지하면서 수행된다.
이 공정에 주입되는 이온 타입에 관하여, 탄소, 산소, 불소, 실리콘, 수소, 및 질소 또는 그 조합 중 어느 하나가 선택될 수 있다. 논문 "T. Kuroi, et al.: SSDM'91, p56(1991)"에 설명된 내용으로부터 분명하게, 게터링 효과가 탄소, 산소, 불소 및 실리콘에 의해 얻어질 수 있다. 논문 "Ohyu: Research on Highly Reliable Technique for Fine P-N Junction, Dr's Archives Realize p.97(1999)"에 설명된 내용으로부터 분명하게, 수소와 질소가 (Si/SiO2) 인터페이스에 대한 적절한 이온 타입이므로 부작용이 발생되지 않음이 이해될 수 있다.
이온 주입 공정에서 주입-투영된 범위(Rp)는 가능한 한 얕은 것이 바람직하다. 대안으로, 주입-투영된 범위(Rp)는 관통 산화층(또는 관통 절연층) 및 실리콘의 인터페이스 근방에 있거나, 예컨대 균일한 투입량(또는, 균일한 게터링 성능)을 얻기 위해 조금 깊은 것이 바람직하다. 구체적으로, 예컨대 질소 이온이 관통 산화층[또는 절연층(52)]의 50㎚ 두께로 주입될 때 가속 에너지 범위가 약 10 내지 30keV인 것이 바람직하다.
게터링 효과가 이온 주입 공정에서 주입량이 충분하지 않고 악형향이 주입량이 너무 클 때 부작용으로 인해 발생할 때 작으므로 주입량은 실제 장치 제조 공정과 필요한 성분의 차를 고려하여 결정되어야만 한다. 따라서, 예컨대 투입량은 약 1 × 1012/㎤ 내지 1 × 1016/㎤인 것이 바람직하다.
도 25에 도시된 바와 같이 다음 단계(S15)에서, 저온 어닐 처리는 상술한 이온 주입 공정이 절연층의 성분을 안정화하도록 완료되기 위한 구성(도 28b)으로 수행된다. 구체적인 예에서, 최대 400℃의 환경적인 온도에서 충분히 희석된 질소 대기 또는 수소 대기에서 1시간 이상 가열한다. 저온 어닐 처리가 배선 후에 열적 처리이므로 최대 온도가 400 내지 500℃로 한정된다. 이 저온 어닐 처리가 수행될 때 이온 주입 영역의 불순물은 확산되고 게터링 성분은 안정화된다. 대안으로, 상술한 바와 같이, 저온도 어닐 처리 공정은 생략될 수 있다.
도 25에 도시된 바와 같이 다음 단계(S16)에서, 잔존 컴포넌트가 상술한 공정이 완료되기 위한 구성[도 28b]으로 형성된다. 즉, 도 28c에 도시된 바와 같이, 평탄화층(91)[레지스트]은 절연층(52)에 형성되며, 컬러 필터(92)는 그 위에 형성되고 마이크로렌즈(93)는 그 위에 형성된다.
상술한 제조 공정에서, 예컨대 후속 수정 예도 고려된다. 즉, 도 25의 단계(S13) 및 단계(S14) 사이의 공정에서, 이온 주입은 상부면에 나타난 절연층(52)[또는 BOX층]이 불소-질산 처리를 수행하여 원하는 두께로 감소되거나 절연층(52) 전체가 불소-질산 처리를 수행하여 제거된 후에 수행될 수 있다. 이 경우에, 중금속에 의해 오염된 층이 완전하게 제거되므로 암전류의 발생이 확실하게 방지될 수 있다.
절연층(52)이 제거된 후 원하는 두께의 절연층(또는 보호막)은 화학적 증기 침전(CVD), 저온 산화 등의 처리에 의해 절연층(52) 대신에 새롭게 설정되어 p+층(61)으로의 이온 주입은 보호층을 통해 수행될 수 있다. 이 경우에, 보호막은 표면이 노출된 p+층(61)을 보호하여 불필요한 손상이 방지될 수 있다. 그러나, 보호막의 형성이 금속 배선 후에 처리되므로 최대 온도가 400 내지 500℃로 제한된다.
상술한 이온 주입에 의거하여 게터링 층을 형성하는 방법은 제조 공정 동안 이온 주입 공정을 추가함으로써만 완료되고 특별한 준비를 필요로 하지 않는다. 또한, 예컨대, 반도체 기판의 표면에 폴리실리콘을 적층함으로써 인터페이스에 왜곡을 발생시키는 방법과 같은 다양한 게터링 층을 형성하는 방법이 고려될 수 있다. 그러나, 이 방법과 비교하여, 본 발명에 의한 제조 방법은 제조 공정이 간단화될 수 있을뿐만 아니라 여분의 층이 형성될 필요도 없는 우수성을 갖는다. 이온 주입 깊이가 임의로 정해질 수 있으므로 반도체 기판 내에 필요한 깊이 위치로 선택적으로 형성이 이루어질 수 있어 게터링 효과가 확실하게 이루어질 수 있다.
다음, 본 실시예에 의한 배면 조사형 촬상 소자를 갖는 촬상 장치가 설명될 것이다.
도 29는 본 발명에 의한 내장형 배면 조사형 촬상 소자를 갖는 디지털 카메라를 도시하는 블록도이다.
도 29에 도시된 바와 같이 디지털 카메라는 촬영 렌즈(141), 상술한 배면 조사형 촬상 소자(100), 그 사이에 제공된 조리개(142) 적외 절단 필터(145), 및 광학 저역 필터(147)를 포함한다.
중앙 처리 유닛(149)[CPU]은 촬상 구동부(159)를 통해 배면 조사형 촬상 소자(100)를 구동하고, 촬영 렌즈(141)를 통해 촬영된 대상의 화상을 컬러 신호로 출력한다. 사용자로부터의 명령 신호가 동작부(161)를 통해 CPU(149)로 입력된다. CPU(149)는 명령에 응하는 각 제어 동작을 수행한다.
디지털 카메라의 전기적 제어 시스템은 배면 조사형 촬상 소자(100)의 출력에 연결된 아날로그 신호 처리부(167) 및 아날로그 신호 처리부(167)로부터 출력된 RGB 컬러 신호를 디지털 신호로 변환하는 아날로그 투 디지털(A/D) 변환부(169)를 포함한다. CPU(149)는 이 컴포넌트를 제어한다.
게다가, 디지털 카메라의 전기 제어 시스템은 메인 메모리(171)[또는 프레임 메모리]에 연결된 메모리 제어부(173), 감마 보정 산술 동작, RGB/YC 변환 처리, 화상 합성 처리 등과 같은 화상 처리를 수행하는 디지털 신호 처리부(175), 촬상을 Joint Photographic Experts Group(JPEG)으로 압축하거나 압축된 화상을 압축 해제하는 압축/압축 해제 처리부(177), 광도 측정 데이터를 인터그레이팅하고 디지털 신호 처리부(175)에 의해 수행될 화이트 밸런스 보정의 이익을 산출하는 인터그레이팅부(179), 제거가능한 기록 매체(181)가 연결된 외부 메모리 제어부(183) 및 액정 카메라 배면에 설치된 디스플레이부(185)가 연결된 디스플레이 제어부(187)를 포함한다. 이 컴포넌트는 제어 버스(189) 및 데이터 버스(191)를 통해 서로 연결되고 CPU(149)로부터 명령에 응답하여 제어된다. 전기 제어 시스템은 화상 신호 발생 수단을 포함하도록 구성된다.
상술한 구성의 디지털 카메라에 의하면, 각 화소의 수광량에 의거하여 신호 전하는 배면 조사형 촬상 소자(100)로부터 판독되고, 대상 화상 데이터는 디지털 신호 처리부(175) 등으로부터 발생된다. 배면 조사형 촬상 소자가 촬영 장치에 사용되므로 얻어진 대상 화상 데이터는 암전류로 인한 화질의 저하가 작은 화상일 수 있고, 일정하게 안정적인 고품질의 화상 데이터일 수 있다. 촬상 장치가 배면 조사형 촬상 소자로 구성되므로 고체 촬상 소자는 소형화되어 고해상도 화상이 동일한 소자 크기로 제조될 수 있다.
상술한 디지털 카메라가 정지 화상 사진 및 동작 화상 사진 중 어느 하나에 적용될 수 있다. 따라서, 본 발명에 의한 화상 장치는 디지털 스틸 카메라, 비디오 카메라 등과 같은 다양한 촬상 수단에 적용될 수 있다.
상술한 바와 같이, 배면 조사형 촬상 소자를 제조하는 방법은, 배면 조사형 촬상 소자 및 본 발명에 따라 동일한 촬상 장치가 예컨대, 가시광 화상 센서 등에 적용될 수 있으며, 각 셀의 영역이 배면 조사형에서 작을 때도 감광성의 저하를 방지할 수 있고, 높은 게터링 성능을 얻을 수 있으므로 암전류의 증가를 억제할 수 있다.
<제 5 양상>
도 1의 배면 조사형 촬상 소자에서와 같은 동일한 구성이 제 5 양상의 하나로 채택될 수 있다.
제 5 양상에 의한 배면 조사형 촬상 소자의 제조 공정에 관련된 더 상세한 실시예가 이하 도 30 내지 도 36을 참조하여 설명될 것이다.
도 30은 배면 조사형 촬상 소자의 중요한 제조 공정의 절차를 개략적으로 도시하는 흐름도이고, 도 31 내지 도 35는 동일한 제조 경로에서의 각 공정에서 배면 조사형 촬상 소자와 장치 두께 방향으로의 구성을 도시하는 단면도이다.
즉, 본 실시예는 도 31에 도시된 배면 조사형 촬상 소자가 제조되는 경우를 고려한다. 배면 조사형 촬상 소자의 기본 구조는 도 1에 도시된 것과 유사하다. 예컨대, 도 1의 n+층(6)[또는 오버플로우 드레인]은 도 31의 n+층(65)에 대응한다. 도 31에 도시된 배면 조사형 촬상 소자의 방향은 도 1의 배면 조사형 촬상 장치에 대해 상부 및 하부 관계로 대향하게 위치된다.
우선, 완료 상태를 나타내는 도 31의 배면 조사형 촬상 소자가 설명될 것이다. 도 31에 도시된 바와 같이 배면 조사형 촬상 소자에서, 제 2 반도체 지지 기판(80), 절연층(71) 및 전극(70)[알루미늄]이 화살표(Z) 방향으로 하부측으로부터 라인 순서로 형성된다. 절연층(68)에서, 전극(69)[텅스텐] 및 n+ 폴리실리콘 영역(67)이 형성된다. p+층(64)에서, 전극(68)에 연결된 n+ 영역(65)과 n+ 폴리실리콘 영역(67)에 대응하는 전하 전송 영역(66)[또는 n+ 영역]이 형성된다. 광전 변환 영역(63)[또는 n형 반도체 영역]은 p+층(62)으로부터 p+층(64)까지 형성되고 p+층(61), 절연층(52), 평탄화층(91)[또는, 레지스트], 컬러 필터(92), 및 마이크로렌즈(93)가 그 위에 형성된다. 전극(69 및 70)은 상술한 물질 이외의 알루미늄, 녹는점이 높은 W, Mo 등의 금속, 폴리실리콘 등을 적절하게 사용할 수 있다.
상술한 구성에 의한 최종 형상의 반도체 기판으로서의 역할을 하는 반도체 층(51)에서, 수광부와 전자 변환 영역(63)에서 형성된 신호 전하를 전송하는 전송부를 포함하는 광전 변환 영역(63)이 형성된다. 저온 산화층(76)과 산화층의 외측에 CVD막(77)이 입사광측으로서의 배측의 표면, 즉 p+층(61)의 표면에 이 순서로 형성된다. CVD막(77)은 반도체 기판에 입사광측면으로서의 역할을 하고, 컬러 필터(92) 및 마이크로렌즈(93)가 평탄화층(91)을 통해 CVD막(77)의 외측에 형성된다.
도 31에서 상부측은 배면 조사형 촬상 소자의 배면으로서의 역할을 한다. 광이 상부면의 상부측으로부터 상부면으로 형성된 마이크로렌즈(93)로 입사된다. 입사광은 마이크로렌즈(93), 컬러 필터(92), 평탄화층(91), 절연층(52), p+층(61) 및 p층(62)에 투과되고 광다이오드를 형성하는 광전 변환 영역(63)[또는 n형 반도체 영역]에 도달한다. 그리고, 광전 변환 영역(63)에서 발생된 신호 전하는 전송부로 전송된다. 따라서, 광다이오드로 입사된 광이 전극(70)[알루미늄] 또는 전극(69)[텅스텐]에 의해 차단되므로 넓은 개방 영역이 촬상 셀(또는 1개의 화소의 촬상부)의 크기가 작을 때도 이루어질 수 있다.
배면 조사형 촬상 소자가 제조될 때 개략적 제조 장치가 도 30에 도시된다. 공정은 도 31 내지 도 35를 참조하여 대략 설명될 것이다.
우선, 도 32a에 도시된 바와 같이, 반도체 기판(50)은 웨이퍼로서 준비된다. 이 예에서, 제 1 반도체층(51)[또는 SOI층]으로 구성된 실리콘-on-절연층(SOI), 절연층(52) 및 제 1 반도체 지지 기판(53)은 반도체 기판(50)으로서 사용된다.
제 1 반도체 지지 기판(53)은 실리콘(Si)의 지지 기판이며, 절연층(52)은 압력을 갖는 SiO2층(또는 BOX층)이고, 제 1 반도체층(51)[또는 SOI층]은 무결점 실리콘의 에피택시층(Si-Epi)이다. 가시광 파장 범위에서 촬영을 수행하는 배면 조사형 촬상 장치가 제조될 때 반도체층(51)[또는 SOI층]의 두께가 가시광의 흡수 성분에 따라 약 3 - 20㎛일 필요가 있다. 기존의 LSI 제조에서의 품질이 지속될 수 있으면 절연층(52)에 의하여 특별한 제한이 없다.
도 30에 도시된 바와 같이, 단계(S11) 공정에서, 다양한 형태의 장치 컴포넌트가 도 32a에 도시된 반도체 기판(50)의 전도성 타입 반도체 기판(51)[또는, SOI층]의 일부로 형성된다. 다른 말로, 수광부와 광전 변환 영역에서 발생된 신호 전하를 신호 출력부로 전송하는 전하 전송부를 포함하는 광전 변환 영역은 SOI층(51)[제 1 단계]에 형성된다. 결과 상태가 도 32b에 도시된다. 본 예에서, 배면 조사형 촬상 소자의 1개의 셀에 대응하는 중요한 소자가 형성된다. 구체적으로, 도 31에 도시된 바와 같이, p+층(61)으로부터 절연층(71)으로의 구성의 상부 및 하부가 거꾸로 된다.
광전 변환 영역(63)[또는 n형 반도체 영역]은 입사광에 의거하여 신호 전하를 발생시키는 광다이오드를 형성하고, 전하 전송 영역(66)[또는 n- 영역]은 원하는 위치에 신호 전하를 전송하기 위한 수직 전송 CCD를 형성한다. 전극(69 및 70)이 각 부에 신호 전하를 판독하거나 전송하기 위한 전압을 부여하기 위해 사용된다. 물론, MOS 구조가 CCD 구조 대신에 사용될 수 있다.
도 30에 도시된 바와 같이, 다음 단계(S12)에서, 제 2 반도체 지지 기판(80)[또는 실리콘 지지 기판]이 미리 준비된다. 도 32b에 도시된 바와 같은 상태의 기판의 상부와 하부는 화살표(Z) 방향으로 거꾸로되고 하부측으로서의 절연층의 하부면은 제 2 반도체 지지 기판(80)의 상부면에 확고하게 부착되고 고정된다(제 2 단계). 다른 말로, 반도체 기판(50)[또는 SOI 기판]의 상부 및 하부는 거꾸로되고 반도체 기판(50)의 제 1 반도체 지지 기판(53)에 반대면이 제 2 반도체 지지 기판(80)에 고정된다. 결과 상태가 도 33a에 도시된다. 상부와 하부가 본 실시예에서 거꾸로 되지만 본 실시예는 거기에 한정되지 않는다. 물론, 제 2 반도체 지지 기판(80)의 정션은 거꾸로되지 않고 자연스런 상태로 가능하다.
도 30에 도시된 바와 같이 다음 단계(S13)에서, 도 33a의 상태의 구성에서 도면의 상부측, 즉 제 1 반도체 지지 기판(53)은 제거된다[제 3 단계(1)]. 구체적으로, 기계적 폴리싱(MP), 화학-기계적 폴리싱(CMP) 등의 처리를 수행한 후, 제 1 반도체 지지 기판(53)은 불소 처리 등을 수행하여 제거된다. 그 결과, 경계 표면(82)으로서의 역할을 하는 절연층(52)의 표면은 도 33b에 도시된 바와 같은 도면의 상부측이 노출된다.
여기서, p+층(61)과 절연층(52)[또는, 산화층]의 인터페이스가 이전의 제조 공정을 통해 중금속으로 오염되는 것이 고려되므로 게터링을 위한 이온 주입은 수행될 수 있고 불순물 층(도시 생략)이 절연층(52)을 통해 이온 주입으로 p+층(61)의 표면으로 형성될 수 있다.
도 30에 도시된 바와 같이 다음 단계(S14)에서, 표면이 노출된 절연층(52)[또는, 산화층], 즉 BOX 층 전체는 예컨대, 불소-질산 처리 등을 수행하여 박리된다[제 3 단계(2)]. 결과 상태가 도 34a에 도시된다.
여기서, 표면 노출된 부분, 즉 p+층(61)과 절연층(52)의 인터페이스로서의 역할을 하는 부분(이하, 게터링 측과 관련)은 상술한 이온 주입이 수행되지 않을 때도 강한 게터링 능력(또는, 중금속 등을 얻는 능력)을 가진다. 이 게터링 측은 얻어진 중금속으로 인한 악영향을 방지하기 위한 기능을 갖는다. 그러나, 게터링측이 배면 조사형 촬상 소자의 경우에 있어서의 장치 동작 영역(또는 공핍 영역)에 인접하므로 게터리 측 스스로 암전류를 발생시키는 근원으로서의 역할을 할 가능성이 크다.
도 30에 도시된 바와 같이, 다음 단계(S15)에서, 저온 어닐 처리(또는, 저온 산화 처리)가 게터링 측 때문에 발생된 암전류를 억제하기 위해 도 34a에 도시된 바와 같은 상태의 SOI 기판의 표면의 근방에서 수행된다(제 4 단계). 따라서, 도 34b에 도시된 바와 같이, 압축 기판의 저온 산화층(75)이 형성되므로 게터링 측은 저온 산화층(75)으로 도입된다. 즉, 게터링 측은 저온 산화층(75)에 의해 다른 영역과 전기적으로 분리되어 암전류가 발생되는 것이 억제된다.
단계(S15)에서 저온 산화 처리가 금속 배선 후의 가열 처리이므로 배선에 악영향을 피할 필요가 있음이 고려된다. 따라서, 가열 처리의 최대 온도는 약 400 내지 500℃로 제한되어야만 한다. 형성될 산화층의 두께는 약 5 내지 10㎚이어야만 한다.
단계(S15)의 저온 산화 처리에 관련한 구체적인 예가 설명될 것이다.
구체적인 예시 1
온도: 300 내지 500℃
압력: 100 내지 200Pa
사용된 가스: Ar/O2/H2(100/1/1의 혼합 비율)
상기 조건에서, 산소 가스는 전자파로 플라즈마화된다. 따라서, 산소 가스가 고활성 산소 유리기가 되고 희생적 산화가 SOI 기판이 노출된 표면의 근방에서 수행될 수 있다. 실제로, 10㎚의 막두께를 갖는 고품질의 산화층이 150초 동안 전자파를 방출하면서 발생된다. 그러나, 사용가능한 산소 이외의 가스가 필수적이지 않다. 아르곤(Ar)이 불활성 가스이고 수소가 산화를 촉진하기 위한 목적으로 사용된다.
산화가 고활성 산소 유리기에 대한 반응률 제어 영역만으로 수행되므로 10㎚의 막두께로 넓어진 범위가 저온 산화 처리에서 실제 영역이다. 10㎚의 막두께 이상의 산화층이 형성될 때 연속적인 반응이 긴 시간 동안 요구되므로 생산성이 저하된다.
구체적인 예시 2
온도: 400℃
압력: 100 내지 200 Pa
사용된 가스: 고농도 오존
상기 조건에서, 저온 산화 처리가 수행된다. 이 경우에도, 형성될 막의 실제 두께 범위가 약 10㎚이다.
도 30에 도시된 바와 같이, 다음 단계(S16)에서, 단계(S15)에서 형성된 표면의 저온 산화층(75)[도 34b 참조]이 제거된다(제 5 단계). 예컨대, 저온 산화층은 불소-질산 처리 등을 수행하여 제거될 수 있다. 즉, 저온 산화층(75)이 중금속으로 오염된 게터링 층을 포함하므로 오염된 층은 저온 산화층(75) 전체를 박리하여 완전하게 제거될 수 있다. 결과 상태가 도 35a에 도시된다.
도 30에 도시된 바와 같이, 다음 단계(S17)에서, 다른 저온 산화 처리가 SOI 기판이 노출된 표면 근방에서 수행된다. 오염되지 않은 깨끗한 저온 산화층(76)[5 내지 10㎚의 두께)이 저온 산화층(75)이 제거된 표면에 새롭게 형성된다[도 35b 참조, 6 단계]. 또 다른 저온 산화 처리가 단계(S15)와 동일할 수 있다. 형성된 저온 산화층은 상술된 중금속을 포함하지 않는다.
단계(S17)에서 형성된 저온 산화층(76)의 막두께는 장치에 필요한 산화층 두께에 충분하지 않다. 원하는 두께의 산화층을 형성하기 위해, 화학적 증기 침전(CVD)막(77)은 다음 단계(S18)에서 저온 산화층(76)의 표면에 적층되어 원하는 두께가 얻어진다(7 단계). CVD막(77)의 막두께는 예컨대, 50㎚로 설정된다. 그 결과, 도 35b에 도시된 바와 같이 장치가 형성된다.
CVD막(77)이 단계(S18)에 형성될 때 보통 압력 플라즈마의 저온(400℃) CVD 처리가 수행될 수 있다. 즉, 베이스 부재를 포함하는 가스는 고주파수에서 플라즈마화되어 베이스 부재가 유리기 상태에서 매우 빨리 반응하며 기판에 흡수되고 적층된다.
도 30에 도시된 바와 같이, 다음 단계(S19)에서, 잔존 컴포넌트는 상술한 공정이 완료되기 위한 구성[도 35(b)]으로 형성된다. 즉, 도 31에 도시된 바와 같이, 평탄화층[또는, 레지스트](91)이 절연층(52)에 형성되며, 컬러 필터(92)가 그 위에 형성되고, 마이크로렌즈(93)가 그 위에 형성된다.
상술한 바와 같이 본 실시예에 의하면, 게터링측이 암전류원, 즉 반도체 기판을 형성하는 SOI층과 BOX층의 인터페이스가 장치 동작 영역(또는 공핍 영역)에 인접하므로 노이즈원이 될 가능성이 크다. 그러나, 게터링측은 저온 산화에 의해 산화층으로 도입될 수 있어서 암전류가 발생되는 것이 억제된다.
다음, 제 5 양상의 수정된 실시예가 이하 설명될 것이다.
도 36은 제 5 양상에 의한 배면 조사형 촬상 소자에 대한 중요한 제조 공정의 절차의 수정된 예를 도시하는 흐름도이다.
도 30에서, 도시된 바와 같이, 상술한 제조 공정은 도 36에 도시된 바와 같이 변경되는 것이 고려된다. 예컨대, 단계(S16 및 S17)가 생략될 수 있다.
본 실시예에서, CVD막(77)은 저온 산화층(75)이 형성되고, 게터링 층이 단계(S15)에서 저온 산화층(75)으로 도입된 후 저온 산화층(75)을 제거하지 않고 단계(S18)에서 결과면에 적층된다. 이 수정된 예에서, 중금속 등으로 오염된 게터링 층을 포함하는 영역은 장치에 잔존된다. 게터링 층이 저온 산화층(75)으로 도입되므로, 오염된 영역은 저온 산화층에 의해 다른 영역으로부터 전기적으로 분리되어 암전류가 발생하는 것을 억제한다. 도 30에 도시된 바와 같이 단계(S16 및 S17)가 생략되므로 공정이 더 간소화될 수 있다.
다른 수정된 예에서, CVD막(77)은 저온 산화층(75)이 도 30의 단계(S15)에서 형성된 후 저온 산화 공정을 거치지 않고, 도 37에 도시된 바와 같이, 직접 형성될 수 있고 저온 산화층(75)은 단계(S16)에서 제거된다. 이 경우에도, 암전류가 중금속 등으로 오염된 게터링 층이 제거되기 때문에 발생되는 것을 억제할 수 있다.
상술한 배면 조사형 촬상 소자를 포함하는 촬상 소자로서 제 4 양상에서와 같은 동일한 구성이 사용될 수 있다.
본 발명이 대표적인 실시예를 참조하여 설명되며 본 발명의 기술적인 범위는 대표적인 실시예의 설명에 제한되지 않는다. 다양한 변경과 개선이 이루어질 수 있음은 당업자에게 명백하다. 상기 변경되거나 개선된 구성이 본 발명의 기술적인 범위에 포함될 수도 있음은 청구항의 설명으로부터 명백하다.
1: p층
2: P++층
3,9,14: 절연층
4: n층
5: p+층(오버플로우 배리어)
6: n+층(오버플로우 드레인)
7,8: 전극
10: 보호층
11: p층
12: 전하 전송 채널
13: 전하 전송 전극/전하 판독 전극
15: 분리층
16: 고굴절율 투명층
17: 차광 부재
18: 컬러 필터
19: 마이크로렌즈
20: 게이트 절연층
50: 반도체 기판
51: 반도체층(SOI층)
52: 절연층
53: 제 1 반도체 지지 기판
61: p+층
62: p층
63: 광전 변환 영역(n형 반도체 영역)
64: p+층
65: n+층
66: 전하 전송 영역(n층)
67: n+ 폴리실리콘 영역
68: 절연층
69: 전극(텅스턴)
70: 전극(알루미늄)
71: 절연층
75,76: 산화층
77: CVD막
80: 제 2 반도체 지지 기판
81,82: 경계면
91: 평탄화층(레지스트)
92: 컬러 필터
93: 마이크로렌즈
2: P++층
3,9,14: 절연층
4: n층
5: p+층(오버플로우 배리어)
6: n+층(오버플로우 드레인)
7,8: 전극
10: 보호층
11: p층
12: 전하 전송 채널
13: 전하 전송 전극/전하 판독 전극
15: 분리층
16: 고굴절율 투명층
17: 차광 부재
18: 컬러 필터
19: 마이크로렌즈
20: 게이트 절연층
50: 반도체 기판
51: 반도체층(SOI층)
52: 절연층
53: 제 1 반도체 지지 기판
61: p+층
62: p층
63: 광전 변환 영역(n형 반도체 영역)
64: p+층
65: n+층
66: 전하 전송 영역(n층)
67: n+ 폴리실리콘 영역
68: 절연층
69: 전극(텅스턴)
70: 전극(알루미늄)
71: 절연층
75,76: 산화층
77: CVD막
80: 제 2 반도체 지지 기판
81,82: 경계면
91: 평탄화층(레지스트)
92: 컬러 필터
93: 마이크로렌즈
Claims (12)
- 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자로서:
상기 반도체 기판내에 형성되고, 제 1 도전형을 가지며, 상기 전하를 축적하는 제 1 반도체층;
상기 반도체 기판의 배면측으로부터 내측에 형성되고, 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층; 및
상기 제 1 반도체층과 상기 제 2 반도체층 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 3 반도체층을 포함하는 것을 특징으로 하는 배면 조사형 촬상 소자. - 제 1 항에 있어서,
상기 제 3 반도체층은 n형 또는 p형이며, 2.O×1013/cm3 이상 및 1.O×1014/cm3 이하의 불순물 농도를 가지는 것을 특징으로 하는 배면 조사형 촬상 소자. - 반도체 기판의 배면측으로부터 광을 조사하고, 상기 광에 의거하여 상기 반도체 기판내에서 전하를 발생시키고, 상기 반도체 기판의 표면측으로부터 전하를 판독함으로써 촬상을 행하는 배면 조사형 촬상 소자로서:
상기 반도체 기판내에 형성되고, 제 1 도전형을 가지며, 상기 전하를 축적하는 제 1 반도체층;
상기 반도체 기판의 배면으로부터 내측에 형성되고, 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층;
상기 제 1 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 3 반도체층; 및
상기 제 2 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 4 반도체층을 포함하고;
상기 제 3 및 제 4 반도체층은 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 있는 것을 특징으로 하는 배면 조사형 촬상 소자. - 제 3 항에 있어서,
상기 제 3 반도체층과 상기 제 4 반도체층의 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 5 반도체층을 더 포함하는 것을 특징으로 하는 배면 조사형 촬상 소자. - 반도체 소자에 이용되는 반도체 기판으로서:
상기 반도체 기판의 한쪽의 면으로부터 내측에 형성되고, 제 1 도전형을 갖는 제 1 반도체층; 및
상기 제 1 반도체층상에 형성되고, 불순물 농도가 1.O×1014/cm3 이하인 제 2 반도체층을 포함하는 것을 특징으로 하는 반도체 기판. - 제 5 항에 있어서,
상기 제 2 반도체층은 n형 또는 p형이며, 2.O×1013/cm3 이상 및 1.O×1014/cm3 이하의 불순물 농도를 가지는 것을 특징으로 하는 반도체 기판. - 반도체 소자에 이용되는 반도체 기판으로서:
상기 반도체 기판의 한쪽의 면으로부터 내측에 형성되고, 제 1 도전형을 갖는 제 1 반도체층;
상기 제 1 반도체층상에 형성되고, 불순물 농도가 2.O×1014/cm3 이하인 제 1 도전형 또는 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 반도체층; 및
상기 제 2 반도체층상에 형성되고, 상기 제 2 반도체층의 도전형과 반대의 도전형을 갖고, 불순물 농도가 2.O×1014/cm3 이하인 제 3 반도체층을 포함하는 것을 특징으로 하는 반도체 기판. - 제 7 항에 있어서,
상기 제 2 반도체층과 상기 제 3 반도체층의 사이에 불순물 농도가 1.O×1014/cm3 이하인 제 4 반도체층을 더 포함하는 것을 특징으로 하는 반도체 기판. - 제 1 항에 있어서,
상기 반도체 기판의 표면측에서 배면측까지의 두께는 5㎛ 이상인 것을 특징으로 하는 배면 조사형 촬상 소자. - 제 9 항에 있어서,
상기 두께는 8㎛ 이상인 것을 특징으로 하는 배면 조사형 촬상 소자. - 제 8 항에 있어서,
상기 반도체 기판의 표면측에서 배면측까지의 두께는 5㎛ 이상인 것을 특징으로 하는 반도체 기판. - 제 11 항에 있어서,
상기 두께는 8㎛ 이상인 것을 특징으로 하는 반도체 기판.
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