TWI407220B - 半導體裝置及其製造方法 - Google Patents

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Masayuki Sakakura
Hideto Ohnuma
Hideaki Kuwabara
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Semiconductor Energy Lab
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Description

半導體裝置及其製造方法
本發明係關於包括含有半導體元件的電路的半導體裝置及其製造方法。此外，本發明還關於安裝了包括有機發光元件或以液晶顯示面板為代表的電光裝置的發光顯示裝置作為部分部件的電子設備。注意，在本說明書中，半導體裝置指的是通常藉由利用半導體特性來工作的裝置。電光裝置、半導體電路和電子設備都是半導體裝置。
通常，衆所周知這樣一種結構，其中整合了薄膜電晶體(也稱為TFT)以在主動矩陣液晶顯示裝置、影像感測器等中的電路形成於玻璃基板上的情況下利用。在這種情況下，基板上的佈線一般藉由以下步驟來形成：形成第一引線(下引線)、形成中間層絕緣體、然後形成第二引線(上引線)。如果必要的話，可形成第三層和第四層佈線。
此外，已知這樣一種TFT製造過程，其中將各自都設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模(在下文中，稱為曝光掩模)或光罩應用到用於形成閘極電極的光微影步驟中(見專利文獻1)。
專利文獻1：日本公開專利申請第2000－151523號
包括半導體元件的半導體裝置的一個問題是在下引線和其上形成的上引線彼此相交的部分(重疊部分)中上引線的斷裂(即，步階拐角處引起的斷裂)。該問題是由於下引線的邊緣是陡直的，且其上形成的中間層絕緣膜沒有充分地覆蓋下引線而引起的。
為了防止這一斷裂，需要加厚上引線。例如，上引線理想地是閘極引線(下引線)厚度的兩倍。然而，這意味著積體電路的不均勻性被進一步增加。另外，當要求引線形成於積體電路之上時，需要考慮由於上引線厚度引起的引線斷裂。此外，當形成一種其中積體電路的不均勻性類似於液晶顯示裝置那樣不利的電路時，實際上不可能增加上引線的厚度。
在積體電路中，一個斷裂導致整體的缺陷。因此，減少斷裂是一個重大的難題。本發明的目的是提供一種在不增加步驟數的情況下減少斷裂的缺陷以及提高積體電路的成品率的方法。
本發明的一個目的是提供一種包括具有高驅動性能和可靠性的電路的半導體裝置。本發明的另一個目的是藉由提高半導體裝置的可靠性來提高包括該半導體裝置的電子設備的可靠性。
本發明將各自都設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩應用到用於在引線的重疊部分中形成引線的光微影步驟中。並且形成用作兩層結構的下引線的導電膜，然後，形成抗蝕劑圖案以形成第一層下引線和比第一層窄的第二層來減緩陡直的步階。注意，在本說明書中，下引線、中間層絕緣膜和上引線依次形成於基板上。
本說明書中公開的結構之一包括：形成於絕緣表面之上的第一引線；形成於第一引線之上並在與第一引線相同的方向上延伸的第二引線；第二引線之上並覆蓋第二引線的絕緣膜；以及形成於絕緣膜之上並與第一引線和第二引線相交的第三引線；其中在與第二引線和第三引線的相交部分和相交部分的附近，第一引線比第二引線寬。
本說明書中公開的結構之一包括：形成於絕緣表面之上的第一引線；形成於第一引線之上並在與第一引線相同的方向上延伸的第二引線；形成於第二引線之上並電連接到第一引線和第二引線且與第一和第二引線相交的第三引線；以及覆蓋第一引線、第二引線和第三引線的絕緣膜；其中在與第二引線和第三引線的相交部分和相交部分的附近，第一引線比第二引線寬。
注意，在除與第二引線和第三引線相交的部分和相交部分的附近外的區域，第一引線和第二引線的寬度較佳地為相同或幾乎相同。或者，在除與第二引線和第三引線的相交部分和相交部分的附近外的區域，第一引線和第二引線的寬度之差較佳地較小。即，第一引線和第二引線的寬度之差較佳地在除相交部分和相交部分的附近外的區域中小於相交部分和相交部分的附近的區域中的寬度差。
在除相交部分和相交部分的附近外的區域中，不考慮斷裂；因此，第一引線可被形成得較窄。因此，第一引線在相交部分和相交部分附近的寬度以及第一引線在除相交部分和相交部分附近外的區域中的寬度較佳地相同或幾乎相同。或者，第一引線在除相交部分和相交部分附近外的區域中較佳地比第一引線在相交部分和相交部分附近處窄。
較佳的是，在與第二引線和第三引線相交部分和相交部分的附近處，第一引線比第二引線寬，而在其他區域中，第一引線和第二引線的寬度相同或它們之差很小。採用這一結構，在相交部分和相交部分附近處減緩了引線的步階以防止斷開，從而使引線和絕緣膜的覆蓋更佳。此外，在除相交部分和相交部分附近外的區域中，引線可以較窄，從而實現小型化。另外，在除相交部分外的區域中，第一引線和第二引線的寬度相同或者它們之差很小，以使引線之間的間隙可以很窄且使高度整合成為可能。
本說明書中公開的結構之一包括：形成於絕緣表面之上的第一引線；形成於第一引線之上並在與第一引線相同的方向上延伸的第二引線；覆蓋第二引線的中間層絕緣膜；以及藉由形成於中間層絕緣膜中的開口部分與第一引線和第二引線電連接的第三引線；其中在開口部分中，第一引線比第二引線寬。
在以上結構中，第一引線在開口部分用作蝕刻阻止件，從而提高了第一引線、第二引線和第三引線的接合特性。
注意，開口部分可與第二引線的邊緣重疊，以使第二引線和第三引線互相接觸的區域變大；從而，可提高開口部分中的接合特性。
此外，第一引線的邊緣從第二引線的邊緣凸出，並且第一引線比第二引線長。因此，第一引線用作蝕刻阻止件，從而提高了第二引線和第三引線的接合特性。
在上述結構的任一種中，第一引線、第二引線和半導體元件形成於一個基板上；半導體元件具有半導體層、閘極絕緣膜和閘極電極；該閘極電極具有第一閘極電極、形成於第一閘極電極之上以與其互相接觸的第二閘極電極；並且該閘極電極由與第一層相同的材料形成，而第二閘極電極可由與第二引線相同的材料形成。
在上述結構的任一種中，第一引線的側面可形成錐形。或者，第一引線的側面和第二引線的側面可形成錐形。在該情況下，第一引線的側面和基板表面之間的角度小於第二引線的側面和基板表面之間的角度。藉由應用錐形，引線的步階可進一步減緩以防止斷裂。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以與其互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模部分較薄而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成覆蓋第一引線和第二引線的絕緣膜；以及在絕緣膜之上形成與第一引線和第二引線相交的第三引線；其中第三引線在第一引線寬於第二引線的部分中與第一引線和第二引線重疊。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以與其互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模具有至少兩種不同的厚度而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成覆蓋第一引線和第二引線的絕緣膜；以及在絕緣膜之上形成與第一引線和第二引線相交的第三引線；其中第三引線在第一引線寬於第二引線的部分中與第一引線和第二引線重疊。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以與其互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模部分較薄而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成與第一引線和第二引線電連接並與第一引線和第二引線相交的第三引線；以及形成覆蓋第一引線、第二引線和第三引線的絕緣膜；其中第三引線在第一引線寬於第二引線的部分中與第一引線和第二引線重疊。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以與其互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模具有至少兩種不同的厚度而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成與第一引線和第二引線電連接並與第一引線和第二引線相交的第三引線；以及形成覆蓋第一引線、第二引線和第三引線的絕緣膜；其中第三引線在第一引線寬於第二引線的部分中與第一引線和第二引線重疊。
在上述結構中，第二掩模可用於蝕刻以使第一引線和第二引線的寬度相同或幾乎相同。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以與其互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模部分較薄而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成覆蓋第一引線和第二引線的絕緣膜；在絕緣膜中形成開口部分，從而至少曝露第一引線的頂面和第二引線的頂面；以及在絕緣膜上形成經由開口部分電連接到第一引線和第二引線的第三引線。
本說明書中公開的結構之一包括：在絕緣表面之上形成第一導電膜；在第一導電膜之上形成第二導電膜以互相接觸；利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成第一掩模和第二掩模，第一掩模具有至少兩種不同的厚度而第二掩模具有均一的厚度；藉由利用第一掩模和第二掩模蝕刻第一導電膜和第二導電膜來形成第一引線和部分窄於第一引線的第二引線；形成覆蓋第一引線和第二引線的絕緣膜；在絕緣膜中形成開口部分，從而至少曝露第一引線的頂面和第二引線的頂面；以及在絕緣膜上形成經由開口部分電連接到第一引線和第二引線的第三引線。
注意，開口部分與第二引線的邊緣重疊，以使第二引線和第三引線互相接觸的區域變大；從而，可提高開口部分中的接合特性。
或者，可形成開口部分以曝露第二引線的邊緣。注意，第一引線的邊緣從第二引線的邊緣凸出，且第一引線比第二引線長。因此，第一引線用作蝕刻阻止件，從而提高第二引線和第三引線的接合特性。
在上述結構的任一種中，第一引線、第二引線和半導體元件形成於一個基板上；半導體元件具有半導體層、閘極絕緣膜和閘極電極；閘極電極由被形成為互相接觸的第一閘極電極和第二閘極電極形成；第一閘極電極由與第一層相同的材料和相同的步驟來形成；以及第二閘極電極由與第二引線相同的材料和相同的步驟來形成。
在上述結構的任一種中，第一引線的側面和第二引線的側面可利用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩來形成錐形。
在上述結構的任一種中，第一掩模被形成為在與絕緣表面垂直的方向的橫截面中具有至少一個180°或更大的內角。
本發明具有引線彼此相交的部分(重疊部分)，其中下引線具有雙層結構，並且下層的第一層比其上形成的第二層寬。從而，減緩了陡直的步階且可提高其上沈積的中間層絕緣體的步階覆蓋率。因此，可減少形成於下引線之上與插於其間的中間層絕緣體的相交部分中的上引線的斷裂以提高成品率。此外，藉由在下引線中形成錐形部分，可進一步提高步階覆蓋率。
此外，因為第一層的邊緣比下引線中的第二層的邊緣寬，因此當在第一層和第二層的邊緣中形成接觸孔時，下引線中第一層用作蝕刻阻止件。即，即使對第二層使用易於蝕刻的材料，第一層也用作蝕刻阻止件，從而防止不必要的蝕刻。此外，即使對第二層使用與第三引線(接觸引線)相一致的具有高接觸電阻的材料，只要對定義引線使用了與第三引線相一致的具有低接觸電阻的材料，則仍是可接受的。藉由適當地選擇材料，可使用各種各樣的材料。
此外，因為第三引線與第一層和形成於其上的第二層接觸並且還與第二層的側面接觸，所以下引線和第三引線接觸的區域變大，由此可形成具有良好的接合特性的第三引線。
此外，通常引線被形成為在接觸孔形成部分中較寬。然而，在本發明中，在不增加步驟數的情況下，第一層被形成得較寬，以使引線不需要另外的步驟來加寬。在接觸孔形成部分中，第一引線的邊緣從第二引線的邊緣凸出，從而形成比第二引線長的第一引線。
本發明使用各自設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的光掩模或光罩，且因此，可在不增加製造步驟數的情況下製造下引線。
在下文中，參考附圖解釋了本發明的實施例模式。然而，本發明不限於以下說明。如對於本領域的技術人員容易理解的，本發明的方式和細節可在不背離本發明的精神和範圍的情況下進行各種變化。因此，本發明不應被解釋為限於以下各實施例模式的說明。注意，當參考附圖說明本發明的結構時，不同的圖中相同的部分由相同的參考標號表示，並且省略了其重復解釋。
實施例模式1
在此實施例模式中，說明了具有帶兩層結構的下引線的半導體裝置的製造過程。參考圖1A到1E說明該半導體裝置的結構的一個例子，其中兩層結構的下引線和上引線互相重疊，且絕緣膜位於其間。
首先，準備具有絕緣表面的基板101。作為具有絕緣表面的基板101，可使用諸如玻璃基板、結晶玻璃基板或塑膠基板之類的透明基板。另外，只要具有絕緣表面的基板101有絕緣表面作為最外層或膜，則具有絕緣表面的基板101可設有由絕緣體、半導體層或導電層形成的底膜。
接著，在具有絕緣表面的基板101之上形成第一導電層102，然後在其上層疊第二導電層103。第一導電層102由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有30到50nm的厚度。
第二導電層103由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有200到600nm的厚度。
此處，第一導電層102和第二導電層103由不同的導電材料形成，以使在後續蝕刻步驟中蝕刻速率互不相同。第一導電層102由氮化鉭形成，而第二導電層103由鎢膜形成。
然後，在將抗蝕劑膜403塗到第二導電層103的整個表面上之後，利用圖1A所示掩模進行曝光。此處，塗1.5μm厚的抗蝕劑膜，然後使用解析度為1.5μm的曝光機用於曝光。用於曝光的光是i－線(波長：365nm)，且曝光能量是從70到140mJ/cm2 的範圍中選擇的。此外，光不限於i－線；其中混合了i－線、g－線(波長：436nm)以及h－線(波長：405nm)的光也可用於曝光。
在此實施例模式中，使用了設有由具有光強度減小功能的半透明膜形成的輔助圖案(照相銅版膜)的曝光掩模。
在圖1A中，曝光掩模400具有由諸如Cr等金屬膜形成的光遮罩部分401a和401b，並且具有設有半透明膜(也稱為照相銅版膜)的部分(也稱為半透明部分402a和402b)作為具有光強度減小功能的輔助圖案。在曝光掩模400的橫截面圖中，光遮罩部分401a和半透明部分402a重疊的部分或者光遮罩部分401b和半透明部分402b重疊的部分的寬度由t2表示。僅設置了半透明部分402b的部分的寬度由t1或t3表示。即，半透明部分402a中不與光遮罩部分401a重疊的一部分的寬度由t1或t3表示。這裏，說明了利用半透明膜作為一部分曝光掩模的例子；然而，還可使用衍射光柵圖案。
當藉由利用圖1A中所示的曝光掩模400對抗蝕劑膜403進行曝光時，形成了非曝光區403a和403b以及曝光區403c。在曝光時，圖1A中所示的曝光區403c是藉由在光遮罩部分401a和401b的周圍傳播或穿過半透明部分402a和402b的光來形成的。
然後，進行顯影以去除曝光區403c，因此，如圖1B所示，能在第二導電層103上獲得在兩側具有厚區和比厚區薄的薄區的雙側對稱抗蝕劑圖案104a以及具有厚區的抗蝕劑圖案104b。在關於垂直於基板的線雙側對稱的抗蝕劑圖案104a中，薄區中的抗蝕劑膜的厚度可藉由調整曝光能量來控制。注意，雖然本實施例模式中形成雙側對稱抗蝕劑圖案，但可形成雙側非對稱抗蝕劑圖案。
在藉由利用設有由具有光強度減小功能的半透膜形成的輔助圖案(照相銅版膜)的曝光掩模形成的抗蝕劑圖案中，具有180°或更大的內角的至少一部分被設於抗蝕劑圖案的橫截面中(垂直於基板的橫截面)。在此實施例模式中，藉由利用曝光掩模400形成的抗蝕劑圖案104a具有兩個部分，每一部分在其橫截面(垂直於基板101的橫截面)中都有180°或更大的內角。
然後，藉由利用抗蝕劑圖案104a和104b作為掩模的乾蝕刻進行第二導電層103和第一導電層102的蝕刻。作為蝕刻氣體，使用CF4 、SF6 、Cl2 或O2 。使用利用諸如ECR(電子迴旋共振)或ICP(感應耦合電漿)等高密度電漿源的乾蝕刻設備來提高蝕刻速度。注意，取決於蝕刻條件，具有絕緣表面的基板101也被蝕刻並部分地減薄。因此，被蝕刻的絕緣膜較佳地預先形成為基板101的最外表面或形成於基板101之上。
如此，如圖1C所示，在基板101上形成由第一引線層106a和106b以及第二引線層107a和107b形成的下引線的層疊引線層圖案。藉由蝕刻，曝露了第一引線層106a和106b的兩側壁，此外，還曝露了第一引線層106a中不與第二引線層107a重疊的區域。注意，第一引線層106a和第二引線層107a的兩側壁可形成錐形。此外，第一引線層106b和第二引線層107b的兩側壁也可形成錐形。
接著，在去除了抗蝕劑圖案105a和105b後，絕緣膜108由氮化矽形成，如圖1D所示。絕緣膜可由透明無機材料(諸如氧化矽、氮化矽或氮氧化矽等)或具有低介電常數的有機化合物材料(諸如光敏或非光敏有機樹脂材料等)形成。此外，絕緣膜也可利用含矽氧烷的材料來形成。注意，矽氧烷是含有由矽(Si)和氧(O)鍵形成的骨架結構的材料。作為取代基，使用了至少包括氫的有機基(諸如烷基或芳烴)。或者，也可使用氟代基作為取代基。還或者，至少包括氫的有機基和氟代基這兩者都可用作取代基。在此實施例模式中，形成單層作為絕緣層；然而，也可形成疊層。
隨後，形成用作上引線的第三引線層109，如圖1E所示。上引線可以是：諸如銀(Ag)、金(Au)、銅(Cu)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、銠(Rh)、鎢(W)、鋁(Al)、鉭(Ta)、鉬(Mo)、鎘(Cd)、鋅(Zn)、鐵(Fe)、鈦(Ti)、矽(Si)、鍺(Ge)、鋯(Zr)或鋇(Ba)等金屬元素的單層或疊層和膜；含有上述元素作為主要成分的合金材料(諸如含Al、碳(C)和Ni的合金或含Al、碳(C)和Mo的合金等)形成的膜；或者上述元素的層疊膜(諸如Mo、Al和Mo的層疊膜；Ti、Al和Ti的層疊膜；或氮化鈦(TiN)、Al和Ti的層疊膜等)；由諸如金屬氮化物等化合物材料形成的膜；等等。注意，上述導電膜可藉由諸如濺射等已知的膜形成方法來形成。注意，膜厚度是50到500nm。
在此實施例模式中，第一引線層106a上被第三引線層109覆蓋的部分寬於形成於第一引線層106a之上的第二引線層107a；從而防止了第三引線層109的斷裂。注意，第一引線層106b上未被第三引線層109覆蓋的部分具有與第二引線層107b相同的寬度，因為不需要考慮斷裂。即，在引線不互相重疊的部分中，引線寬度較佳地為窄，以實現小型化。因此，本發明可實現可靠性的提高和高整合度。
實施例模式2
在此實施例模式中，參考圖11A到11E說明實施例模式1的另一結構。
首先，準備具有絕緣表面的基板101，如圖11A所示。作為具有絕緣表面的基板101，可使用諸如玻璃基板、結晶玻璃基板或塑膠基板之類的透明基板。另外，只要具有絕緣表面的基板101有絕緣表面作為最外層或膜，則具有絕緣表面的基板101可設有用由絕緣體、半導體層或導電膜形成的底膜。
接著，在具有絕緣表面的基板101之上形成第一導電層102，然後在其上層疊第二導電層103。第一導電層102由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有30到50nm的厚度。
第二導電層103由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有200到600nm的厚度。
這裏，第一導電層102和第二導電層103由不同的導電材料形成，以使在後續蝕刻步驟中蝕刻速率互不相同。第一導電層102由氮化鉭形成，而第二導電層103由鎢膜形成。
然後，在將抗蝕劑膜403塗到第二導電層103的整個表面上之後，利用圖11A所示的掩模進行曝光。這裏，塗1.5μm厚的抗蝕劑膜，然後使用解析度為1.5μm的曝光機用於曝光。用於曝光的光是i－線(波長：365nm)，且曝光能量是從70到140mJ/cm2 的範圍中選擇的。此外，光不限於i－線；其中混合了i－線、g－線(波長：436nm)以及h－線(波長：405nm)的光也可用於曝光。
在此實施例模式中，使用了設有由具有光強度減小功能的半透明膜形成的輔助圖案的曝光掩模。
在圖11A中，曝光掩模400具有由諸如Cr等金屬膜形成的光遮罩部分401a和401b以及設有半透明膜的部分(也稱為半透明部分402a和402b)作為具有光強度減小功能的輔助圖案。在曝光掩模400的橫截面圖中，光遮罩部分401a和半透明部分402a重疊的部分或者光遮罩部分401b和半透明部分402b重疊的部分的寬度由t2表示；僅設置了半透明部分402a的部分或僅設置了半透明部分402b的部分的寬度由r1、r2、r3或r4表示。此處，為了形成雙側非對稱抗蝕劑圖案，r1、r2、r3或r4具有相同的寬度；然而，r1到r4可具有互不相同的寬度。此處，說明了利用半透明膜作為一部分曝光掩模的例子；然而，還可使用衍射光柵圖案。
當藉由利用圖11A中所示的曝光掩模400對抗蝕劑膜403進行曝光時，在抗蝕劑膜403中形成非曝光區403a和403b以及曝光區403c。在曝光時，圖11A中所示的曝光區403c藉由在光遮罩部分401a和401b周圍傳播或穿過半透明部分402a和402b的光來形成。
然後，進行顯影以去除曝光區403c，以使如圖11B所示，可在第二導電層103上獲得各自在兩側具有厚區和比厚區薄的薄區的雙側對稱的抗蝕劑圖案104a和104b。在關於垂直於基板的線雙側對稱的抗蝕劑圖案104a中，薄區中的抗蝕劑膜的厚度可藉由調整曝光能量來控制。注意，雖然此實施例模式中形成雙側對稱的抗蝕劑圖案，但可形成雙側非對稱的抗蝕劑圖案。
在藉由利用設有由具有光強度減小功能的半透膜形成的輔助圖案(照相銅版膜)的曝光掩模來形成的抗蝕劑圖案中，在抗蝕劑圖案的橫截面(垂直於基板的橫截面)中設置了具有180°或更大的內角的至少一部分。在此實施例模式中，藉由利用曝光掩模400形成的抗蝕劑圖案104a具有兩部分，每一部分在其橫截面(垂直於基板101的橫截面)中都有180°或更大的內角。
然後，藉由利用抗蝕劑圖案104a和104b作為掩模的乾蝕刻進行第二導電層103和第一導電層102的蝕刻。作為蝕刻氣體，可使用CF4 、SF6 、Cl2 或O2 。可使用利用諸如ECR(電子迴旋共振)或ICP(感應耦合電漿)等高密度電漿源的乾蝕刻設備來提高蝕刻速度。注意，取決於蝕刻條件，具有絕緣表面的基板101也被蝕刻並部分地減薄。因此，被蝕刻的絕緣膜較佳地預先形成為基板101的最外表面或形成於基板101之上。
如此，如圖11C所示，在基板101上形成由第一引線層106a和106b以及第二引線層107a和107b形成的下引線的層疊引線層圖案。藉由蝕刻，曝露了第一引線層106a和106b的兩側壁，此外，還曝露了第一引線層106a和106b中不與第二引線層107a和107b重疊的區域。注意，第一引線層106a和106b的兩側壁可形成錐形。此外，第二引線層107a和107b的兩側壁也可形成錐形。
接著，在去除了抗蝕劑圖案105a和105b後，絕緣膜108由氮化矽形成，如圖11D所示。絕緣膜可由透明無機材料(諸如氧化矽、氮化矽或氮氧化矽等)或具有低介電常數的有機化合物材料(諸如光敏或非光敏有機樹脂材料等)形成。此外，絕緣膜也可利用含矽氧烷的材料來形成。注意，矽氧烷是包含由矽(Si)和氧(O)鍵形成的骨架結構的材料。作為取代基，使用了至少包含氫的有機基(諸如烷基或芳烴)。或者，也可使用氟代基作為取代基。還或者，至少包含氫的有機基和氟代基這兩者都可用作取代基。在此實施例模式中，形成單層作為絕緣層；然而，可形成重疊層。
隨後，形成用作上引線的第三引線層109，如圖11E所示。上引線可以是：諸如銀(Ag)、金(Au)、銅(Cu)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、銠(Rh)、鎢(W)、鋁(Al)、鉭(Ta)、鉬(Mo)、鎘(Cd)、鋅(Zn)、鐵(Fe)、鈦(Ti)、矽(Si)、鍺(Ge)、鋯(Zr)或鋇(Ba)等金屬元素的單層或疊層和膜；含有上述元素作為主要成分的合金材料(諸如含Al、碳(C)和Ni的合金，或含Al、碳(C)和Mo的合金等)形成的膜；或者上述元素的層疊膜(諸如Mo、Al和Mo的層疊膜；Ti、Al和Ti的層疊膜；或氮化鈦(TiN)、Al和Ti的層疊膜等)；由金屬氮化物的化合物材料形成的膜等。注意，上述導電膜可藉由諸如濺射等已知的膜形成方法來形成。注意，膜厚度是50到500nm。
在此實施例模式中，第一引線層106a中被第三引線層109覆蓋的部分寬於第二引線層107a，並且第二引線層107a和第一引線層106a的寬度之差是1μm。此外，第一引線層106b中未被上引線覆蓋的部分寬於第二引線層107b，並且第二引線層107b和第一引線層106b的寬度之差是0.5μm。
即，在引線互相重疊的區域中，下引線的第一層和第二層的寬度之差被設置得較大，以防止用作上引線的第三引線層109的斷裂。另一方面，在引線未互相重疊的區域中，引線的寬度之差被設置為小於引線互相重疊的區域中的寬度差，從而提高了絕緣膜108的覆蓋率。
這裏，在兩個點處改變引線層的寬度。然而，如有需要，引線的寬度可在多個點處不同。用設有由具有光強度減小功能的半透明膜形成的輔助圖案的曝光掩模，第一引線層和第二引線層可同時形成為具有多個不同寬度和多個引線層寬度之差。不必說，此實施例模式可與實施方式1組合。
實施例模式3
在此實施例模式中，參考圖12A到12D說明了不同於實施例模式1和2的曝光掩模。
在此實施例模式中，參考12A到12D解釋了包含由線(也稱為非開口部分)和空白(也稱為開口部分)、或矩形圖案和空白形成的半透明部分的曝光掩模。
曝光掩模的俯視圖的具體的例子顯示於圖12A到12C中。此外，當使用曝光掩模時，光強度分佈的例子顯示於12D中。圖12A到12C所示的每一個曝光掩模包括光遮罩部分P、半透明部分Q和透明部分R。在圖12A所示的曝光掩模的半透明部分Q中，線303和空白304以條紋(或狹縫)形式重復地設置，且線303和空白304平行於光遮罩部分P的邊緣302排列。在該半透明部分中，由光遮罩材料形成的每一條線303的寬度是L，而光遮罩材料之間的每一個空白的寬度是S。使用滿足以下條件運算式的曝光掩模：L＝(a×b)×c且S＝(a×b)×d，其中L是線寬度，S是空白寬度，a是曝光設備的解析度，而1/b(b1)是投影放大率，並且，係數c滿足c0.8且係數d滿足d0.7。
具體地，當a＝1.5μm且b＝1時，可使用L/S＝0.5μm/0.5μm、0.75μm/0.5μm、1.0μm/0.5μm、0.75μm/0.75μm等的組合。
線303是由光遮罩材料形成的，且可由與光遮罩部分P相同的光遮罩材料形成。線303形成為矩形，但該形狀不限於此。只要該線具有恒定的寬度就可接受。例如，每一條線可具有帶圓角的形狀。
藉由利用滿足上述關係的曝光掩模，透過半透明部分的曝光的量在將曝光的表面上幾乎是均一的，並且半透明部分中的曝光部分的抗蝕劑層可被形成為具有薄且均一的厚度，從而獲得高精度的期望圖案。
圖12B顯示了另一個例子。在曝光掩模的半透明部分Q中，線307和空白308以條紋形式來設置，並且線307和空白308垂直於光遮罩部分P的邊緣306來排列。使用滿足上述圖12A的條件運算式的曝光掩模，其中L是線307的寬度，且S是空白308的寬度，a是曝光設備的解析度，而1/b(b1)是投影放大率。光遮罩部分P的邊緣306和半透明部分Q的線307的邊緣可互相接觸，或這可如所示地間隔距離T來排列。要求距離T短於(a×b)，即曝光設備的解析度乘以投影放大率的倒數b。除線和空白的排列外，圖12B的曝光掩模可在材料、形狀等方面類似於圖12A。
半透明部分Q的線和空白可以是圖12A或12B中顯示的方向中的任一種。此外，也可採用圖12A和12B的組合。另外，半透明部分Q的線和空白可在圖12A和12B中顯示的方向之間的中間方向上排列，即相對於光遮罩部分P的邊緣傾斜。同樣在這種情況下，除線和空白的排列外，曝光掩模可在材料、形狀等方面類似於圖12A。
半透明部分Q可設有如圖12A和12B所示以條紋形式排列的線和空白，或者可設有另一種圖案。例如，半透明部分Q可設有由以網格週期性地排列或如圖12C所示地幾何排列的光遮罩材料形成的矩形圖案。在圖12C中，每一個矩形圖案312在短側方向上的寬度L對應於每一條線的寬度L。此外，每一個空白313在短側方向上的寬度S對應於每一個空白的寬度S。使用滿足上述圖12A的條件運算式的曝光掩模，其中L是矩形圖案312的寬度，且S是空白313的寬度，a是曝光設備的解析度，而1/b(b1)是投影放大率。矩形圖案312由光遮罩材料形成，且可由與光遮罩部分P相同的光遮罩材料形成。
半透明部分的線和空白(或矩形圖案和空白)可如圖12A到12C所示週期性地或非週期性地排列。當它們非週期性地排列時，只要互相鄰近的線和空白(或矩形圖案和空白)滿足以上條件就可接受。
藉由在滿足以上條件的範圍內調整線和空白(或矩形圖案和空白)中的每一個的寬度，可改變實際曝光量，從而可調整曝光的抗蝕劑在顯影後的厚度。
注意，難以採用負型抗蝕劑作為此光微影步驟中使用的抗蝕劑；因此，曝光掩模的圖案在正型上持久化。可使用投影型曝光設備作為曝光設備。可使用具有1：1的投影放大率的曝光設備或具有1/b的投影放大率的減小投影的曝光設備。
當用曝光的光照射圖12A到12C中的每一個所示的曝光掩模時，光遮罩部分P中的光強度約為零，而透明部分R中的光強度約為100%。另一方面，半透明部分中的光強度可在10到70%的範圍內調整，且其典型光強度分佈的一個例子顯示為圖12D中的光強度分佈314。曝光掩模的半透明部分Q中的光強度可藉由調整線寬度L和空白寬度S(或者矩形圖案在短側方向上的寬度L和在短側方向上空白寬度S)來調整。
在圖12A到12C中的每一個所示的曝光掩模中，曝光設備的解析度、投影放大率和線寬度L(或者矩形圖案在短側方向上的寬度L)之間的關係較佳地滿足L<(2a/3)×b。
此外，在滿足以上關係的曝光掩模中，將半透明部分Q排列在光遮罩部分P的一側是尤其有效的，換言之，將半透明部分Q排列在光遮罩部分P和透明部分R之間是尤其有效的。
可使用此實施例模式中的曝光掩模來代替實施例模式1和2中採用的曝光掩模。在其他步驟中，參考了實施例模式1和2且省略了其解釋。
實施例模式4
在此實施例模式中，參考附圖說明了本發明的結構，該結構是利用實施例模式1到3中的任一個的設有衍射光柵圖案或設有由具有光強度減小功能的半透明膜形成的輔助圖案的曝光掩模來形成的。
圖2A顯示根據上述的實施例模式的步驟用作下層的第一引線層106和第二引線層107形成於基板101之上的結構。此外，用作上引線的第三引線層109和用作接觸引線的導電層110形成於用作下層的這兩個引線層上，且絕緣膜108插在這兩個引線層與第三引線層和導電層之間。圖10A顯示這樣一種結構，其中第一引線層106和第二引線層107形成於基板101上，且用作上層的第三引線層111形成於這兩個引線層上而不在其間插入絕緣膜。
注意，圖2B、2C和2D的橫截面圖是分別沿圖2A中的線A－B、C－D和E－F所取的橫截面圖。圖10B和10C的橫截面圖是分別圖2A中的沿線A－B和C－D所取的橫截面圖。此外，圖2B和2C中所示的該實施例模式的結構與實施例模式1中形成的圖1E中所示的結構相同。
圖2B的橫截面圖A－B顯示與用作上引線的第三引線層109重疊的第一引線層106和第二引線層107，且層間膜(絕緣膜108)插於第一和第二引線層與第三引線層之間。
第一引線層106和第二引線層107在基板101上。第一引線層106形成為比第二引線層107寬。此外，絕緣膜108形成於第二引線層107上，且第三引線層109形成於絕緣膜108上。
然後，第一引線層106和第二引線層107中不被第三引線層109覆蓋的部分示於圖2C中。因為上引線沒有覆蓋在其上，所以形成於基板101上的第一引線層106和第二引線層107的寬度是相同的。絕緣膜108形成於第二引線層107上。
採用上述的結構，第一引線層106中被第三引線層109覆蓋的部分寬於第二引線層107。藉由在下引線中將第一層形成得較寬，可防止用作上引線的第三引線層109的斷裂。注意，因為不考慮斷裂，所以第一引線層106中未被第三引線層109覆蓋的部分具有與第二引線層107相同的寬度。即，當引線不互相重疊時，引線的寬度較佳地為窄，以實現小型化。因此，本發明可實現可靠性的提高和高整合度。
圖2D顯示用作接觸引線的導電層110，它與第一引線層106的頂面及第二引線層107的頂面和邊緣接觸。在此實施例模式中，第一引線層106和第二引線層107是根據上述實施例模式中顯示步驟使用設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的曝光掩模來形成的。第一引線層106形成為比第二引線層107長。
隨後，在第一引線層106和第二引線層107之上形成絕緣膜108。然後，形成接觸孔以與第一引線層106的頂面及第二引線層107的頂面和邊緣接觸。
接觸孔可藉由用抗蝕劑掩模(未顯示)蝕刻直到曝露第一引線層106、第二引線層107及第二引線層107的邊緣來形成。可採用濕蝕刻或乾蝕刻。取決於條件，蝕刻可一次或多次進行。當進行多次蝕刻時，可進行濕蝕刻和乾蝕刻。
然後，在接觸孔中形成導電層以具有期望的形狀，從而形成用作接觸引線的導電層110。
藉由上述步驟，形成了用作接觸引線的導電層110以與第一引線層106的頂面及第二引線層107的頂面和邊緣接觸，由此可防止接觸不良。此外，如果當形成接觸孔時形成金屬氮化物作為第一引線層，則第一引線層106用作蝕刻阻止件，從而防止不必要的蝕刻。
圖10B的橫截面圖A－B顯示其上覆蓋了用作上引線的第三引線層111的第一引線層106和第二引線層107，且在第一和第二引線層與第三引線層之間沒有插入層間膜(絕緣膜)。
第一引線層106和第二引線層107形成於基板101上。第一引線層106比第二引線層107寬。此外，用作上引線的第三引線層111形成於第二引線層107上，而絕緣膜112形成於第三引線層111上。
然後，其上沒有覆蓋第三引線層111未覆蓋的第一引線層106和第二引線層107顯示於圖10C中。因為上引線沒有覆蓋於其上，所以形成於基板101上的第一引線層106和第二引線層107的寬度相同。絕緣膜108形成於第二引線層107上。
採用上述結構，第一引線層106中被第三引線層111覆蓋的部分寬於第二引線層107。藉由在下引線中將第一層形成得較寬，可防止用作上引線的第三引線層111的斷裂。注意，因為不考慮斷裂，所以第一引線層106中未被第三引線層111覆蓋的部分具有與第二引線層107相同的寬度。即，當引線不互相重疊時，引線的寬度較佳地為窄以實現小型化。因此本發明可實現可靠性的提高和高整合度。
注意，在上述的結構中，下引線和上引線可電連接，而沒有開口部分和層間膜插於兩者之間。因此，可實現可靠性的進一步提高和更高整合度。
此實施例模式可與實施例模式1到3自由組合。
實施例模式5
在此實施例模式中，參考附圖說明了使用本發明的液晶顯示裝置的例子。
圖3A是像素部分的部件的放大俯視圖。注意，圖3A示出了處理中的像素電極，且左像素有已形成的像素電極，而右像素沒有。注意，圖3B、3C和3D的橫截面圖是分別沿圖3A中的線A－B、C－D和E－F所取的橫截面圖。另外，形成了電容器引線221，且儲存電容器是由電容器引線221和藉由利用中間層絕緣膜206作為電介質來覆蓋電容器引線221的像素電極208來形成的。
在此實施例模式中，參考圖3D說明了根據本發明製造的上閘極TFT。
如圖3D所示，TFT 220形成於基板201上，且像素電極208經由汲極引線207b電連接到TFT 220中的高濃度雜質區203i。注意，相對電極形成於像素電極208上，並且兩者之間插入了以液晶層(未顯示)。在下文中說明圖3D中所示的上閘極TFT的製造過程。
首先，準備基板201。作為基板201，除玻璃基板外還可使用石英基板或塑膠基板。當使用玻璃基板時，在低於玻璃應變點約10到20℃的溫度下熱預處理玻璃基板。
然後，藉由諸如電漿CVD或濺射等已知的膜形成方法由諸如氧化矽、氮化矽或氮氧化矽等在基板201上形成底膜202。注意，底膜可以是單層膜或多個膜層疊的多層膜。藉由在基板201和TFT 220之間形成底膜202，可防止雜質從基板201擴散到TFT 220。
然後，如下在底膜202上形成半導體層203：藉由已知的方法(諸如濺射、LPCVD或電漿CVD)形成具有非晶結構的半導體膜；形成藉由熱處理結晶的結晶半導體膜；在結晶半導體膜上形成抗蝕劑膜；然後利用藉由曝光和顯影獲得的第一抗蝕劑掩模，對結晶半導體膜形成期望的圖形。
半導體層203被形成為具有25到80nm的厚度(較佳的是30到70nm)。用於結晶半導體膜的材料是不受限制的，但較佳地使用矽、矽鍺(SiGe)合金等。
作為上述的熱處理，可使用加熱爐、雷射輻射、用從燈發射的光代替雷射的照射(下文中稱為燈退火)或它們的組合。
或者，結晶半導體膜可藉由在添加諸如鎳等催化劑後進行熱處理的熱結晶來形成。注意，當藉由利用諸如鎳等催化劑的熱結晶來獲得結晶半導體膜時，較佳的是在結晶後進行用於去除諸如鎳等催化劑的吸氣處理。
當藉由雷射結晶形成結晶半導體膜時，可使用連續波雷射光束(CW雷射光束)或脈衝雷射光束。作為此處可使用的雷射光束，可使用從諸如Ar雷射器、Kr雷射器或準分子雷射器等一種或多種氣體雷射器；利用以Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一種或多種作為摻雜劑摻雜的單晶YAG、YVO4 、鎂橄欖石(Mg2 SiO4 )、YAlO3 或GdVO4 或者多晶(陶瓷)YAG、Y2 O3 、YVO4 、YAlO3 或GdVO4 作為介質的雷射器；玻璃雷射器；紅寶石雷射器；翠綠寶石雷射器；Ti：藍寶石雷射器；銅蒸氣雷射器；以及金蒸氣雷射器中發射的雷射光束。藉由用上述雷射光束的基波或基波的二次諧波到四次諧波中的任一個照射可獲得具有大直徑的晶粒。例如，可使用Nd：YVO4 雷射器(基波：1064nm)的二次諧波(532nm)或三次諧波(355nm)。要求雷射器的功率密度約為0.01到100MW/cm2 (較佳的是0.1到10MW/cm2 )。掃描速率被設為10到2000cm/sec用於照射。
注意，利用以Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一種或多種作為摻雜劑摻雜的單晶YAG、YVO4 、鎂橄欖石(Mg2 SiO4 )、YAlO3 或GdVO4 或者多晶(陶瓷)YAG、Y2 O3 、YVO4 、YAlO3 或GdVO4 作為介質的雷射器；Ar離子雷射器；或Ti：藍寶石雷射器能夠連續振蕩。或者，它可藉由進行Q－開關操作、模式鎖定等以10MHz或更大的重復速率施加脈衝。當雷射光束以10MHz或更大的重復速率振蕩時，在藉由雷射束溶化後且在凝固前用以下脈衝雷射光束來照射半導體膜。因此，不同於利用具有低重復速率的脈衝雷射器的情況，固相和液相之間的介面可在半導體膜中連續移動，以獲得在掃描方向上連續生長的晶粒。
當陶瓷(多晶)用作介質時，介質可在短時間內以低成本形成為期望的形狀。在使用單晶的情況下，一般使用具有幾mm的直徑和幾十mm的長度的柱形介質。然而，在使用陶瓷的情況下，可形成較大的介質。
介質中諸如Nd或Yb等摻雜劑的濃度(它直接對發光起作用)在單晶或多晶中不能變化較大。因此，在藉由提高濃度改進雷射輸出方面有一定的限制。然而，陶瓷的使用與使用單晶的情況相比可顯著增大介質的尺寸，因此可期望輸出上顯著改善。
此外，在使用陶瓷的情況下，可容易地形成具有平行六面體形狀或矩形平行六面體形狀的介質。當使用具有這一形狀的介質且發出的光在介質內曲折前進時，可延長振蕩光程。因此，光被顯著放大並能以高輸出發射。此外，因為從具有這一形狀的介質發出的雷射光束在發射時具有四邊形橫截面形狀，因此它在形成為線性束方面比圓束有利。藉由用光學系統對如上所述的發射的雷射光束成形，可容易地獲得在較短側具有1mm或更小長度且在較長側具有幾mm到幾m的長度的線性束。此外，藉由用激發的光均一地照射介質，線性束在長側方向上具有均勻的能量分佈。
藉由用這種線性束照射半導體膜，半導體膜的整個表面可被更均勻地退火。當要求對線性束的相對兩端均勻退火時，在相對兩端設置了狹縫以阻擋能量衰減的部分的裝置或類似裝置是必需的。
當將如上所述獲得的具有均勻強度的線性束用於對半導體膜退火且利用該半導體膜製造電子設備時，電子設備的特性是良好且均勻的。
隨後，如有必要，對半導體層以少量雜質元素(硼或磷)進行摻雜以控制TFT的臨界值。此處，使用了其中乙硼烷(B2 H6 )不是被質量分離而是用電漿激發的離子摻雜方法。
然後，在去除第一抗蝕劑掩模後，用含氫氟酸的蝕刻劑去除氧化膜，且同時清洗了半導體層的表面。其後，形成覆蓋半導體層的閘極絕緣膜204。閘極絕緣膜204是利用電漿CVD、濺射或熱氧化來形成的，以具有1到200nm的厚度，且較佳的是70到120nm。作為閘極絕緣膜204，形成了由諸如氧化矽膜、氮化矽膜或氮氧化矽膜等絕緣膜形成的膜。此處，氮氧化矽膜(其中成份比是：Si＝32%，O＝59%，N＝7%及H＝2%)是藉由電漿CVD形成的，以具有115nm的厚度。
此外，在形成基板、作為底膜的絕緣膜、半導體層、閘極絕緣層、中間層絕緣層等之後，可藉由用電漿處理進行氧化或氮化來氧化或氮化基板、作為底膜的絕緣膜、半導體層、閘極絕緣層、中間層絕緣層等的表面。當使用電漿處理來氧化或氮化半導體層或絕緣層時，半導體層或絕緣層的表面被修改，並可形成比藉由CVD或濺射形成的絕緣膜更密的絕緣膜。因此，可抑制諸如針孔等缺陷，且可提高半導體裝置的特性等。此外，如上所述的電漿處理也可應用於閘極電極層、源極電極層、汲極電極層、引線層等，且氮化膜或氧化膜可藉由進行氮化或氧化來形成。
注意，當藉由電漿處理來氧化膜時，電漿處理是在氧氣氛下(例如，在含氧氣(O2 )和稀有氣體(包括He、Ne、Ar、Kr和Xe中的至少一種)的氣氛下；在含氧氣、氫氣(H2 )和稀有氣體的氣氛下；或者在含一氧化二氮和稀有氣體的氣氛下)進行的。另一方面，當藉由電漿處理來氮化膜時，電漿處理是在氮氣氛下(例如，在含氮氣(N2 )和稀有氣體(包括He、Ne、Ar、Kr和Xe中的至少一種)的氣氛下；在含氮氣、氫氣(H2 )和稀有氣體的氣氛下；或者在含NH3 和稀有氣體的氣氛下)進行的。作為稀有氣體，例如可使用Ar。或者，可使用Ar和Kr的混合氣體。因此，由電漿處理形成的絕緣膜含有用於電漿處理的稀有氣體(它含有He、Ne、Ar、Kr和Xe中的至少一種)，且在使用Ar的情況下，絕緣膜含有Ar。
此外，當對第二閘極絕緣膜204進行電漿處理時，電漿處理是在上述氣體的氣氛下以1×101 1 cm－ 3 或更高的電子密度和1.5eV或更低的電漿的電子溫度進行的。
更具體地，電漿處理以1×101 1 到1×101 3 cm－ 3 的電子密度和0.5到1.5eV電漿的電子溫度進行。因為電漿的電子密度高且形成於基板上的待處理物件(此處為閘極絕緣膜204)附近的電子溫度低，所以可防止電漿對待處理物件的損害。此外，因為電漿的電子密度高達1×101 1 cm－ 3 或更高，所以藉由用電漿氧化或氮化待處理物件來形成的氧化膜或氮化膜與藉由CVD、濺射等形成的膜相比，在厚度等方面具有極好的均一性，且具有緻密的膜品質。此外，因為電漿的電子溫度是1.5eV或更低，所以氧化或氮化處理可在低於習知的電漿處理或熱氧化的溫度下進行。例如，即使在低於玻璃基板的應變點100℃或更多的溫度下進行電漿處理，也能充分地進行氧化或氮化處理。注意，諸如微波(2.45GHz)等高頻可用作用於形成電漿的頻率。
接著，形成用作閘極電極和閘極引線的第一導電層205a和第二導電層205b(同時，在圖3中形成第一電容器引線221a和第二電容器引線221b)。疊層不限於包括第一導電層和第二導電層兩層，且疊層可包括三層或更多層。
第一導電層205a由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有30到50nm的厚度。
第二導電層205b由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有200到600nm的厚度。
此處，第一導電層205a和第二導電層205b由不同的引線材料形成，以使在後續蝕刻步驟中蝕刻速率互不相同。第一導電層205a由氮化鉭形成，而第二導電層205b由鎢膜形成。作為第一導電層205a和第二導電層205b，參考上述實施例模式中的形成步驟且省略其說明。
接著，將提供一種導電類型的雜質添加到半導體膜203中。此處，磷(或As)用作提供一種導電類型的雜質的離子，且製造了n－通道TFT。藉由用導電疊層圖案，可在不形成側壁的情況下以自對準的方式形成LDD區、源極區和汲極區。
當進行用於形成閘極電極外的源極區和汲極區的摻雜處理時，可利用導電層疊層圖案作為掩模將提供一種導電類型的雜質離子添加到半導體膜203中以形成高濃度雜質區203a、203e和203i。對於用於形成源極區和汲極區的的摻雜條件，採用30kV或更低的加速電壓。高濃度雜質區203a、203e和203i中的每一個的雜質濃度被設為1×101 9 /cm3 到5×102 1 /cm3 (由SIMS測量的峰值)。
此外，當進行用於形成與閘極電極重疊的LDD區的摻雜處理時，可藉由第一導電層中不與第二導電層重疊的區域將提供一種導電類型的雜質離子添加到半導體膜203中以形成低濃度雜質區203b、203d、203f和203h。對於摻雜條件，儘管摻雜條件取決於第二絕緣層和第一導電層的厚度，但這裏需要50kV或更高的加速電壓。低濃度雜質區203b、203d、203f和203h中的每一個的雜質濃度被設為1×101 6 /cm3 到5×101 8 /cm3 (由SIMS測量的峰值)。
採用以上述摻雜處理，形成了通道形成區203c和203g。注意，摻雜的順序不是特別限制的，且用於形成源極區和汲極區的摻雜處理可在用於形成LDD區的摻雜處理前進行。或者，用於形成LDD區的摻雜處理可在用於形成源極區和汲極區的摻雜處理前進行。
儘管此處說明了在兩步驟中單獨進行摻雜處理以形成具有不同濃度的雜質區的例子，但具有不同濃度的雜質區可藉由調整處理條件用單個摻雜處理來形成。
此外，儘管此處說明了在摻雜前去除抗蝕劑圖案的例子，但抗蝕劑可在摻雜處理後選擇性地去除。當進行了摻雜而留下抗蝕劑圖案時，可進行摻雜同時用抗蝕劑圖案保護第二導電層的表面。
注意，在進行上述摻雜處理的情況下，與第二導電層重疊的位置中的半導體層是沒有添加提供一種導電類型的雜質的離子的區域且用作稍後形成的TFT的通道形成區。在此實施例模式中，說明了具有兩個通道形成區的雙閘極TFT；然而，它不限於雙閘極TFT，且也可採用具有多個通道形成區的多閘極TFT或單閘極TFT。
此外，與半導體膜203相交的部分中的導電疊層圖案(第一導電層205a和第二導電層205b)用作閘極電極。形成Lo v 區，它是第一導電層205a中不與第二導電層205b重疊的區域。注意，Lo v 區指的是低濃度區中與閘極電極重疊的區域。Lo v 區的必要的長度可根據包括TFT的電路的類型和應用來決定，而光掩模或蝕刻條件可基於該長度來設置。
形成第一中間層絕緣膜206a以覆蓋閘極絕緣膜204、第一導電層205a和第二導電層205b。第一中間層絕緣膜206a由氮化矽形成。然後，活化並氫化添加到半導體層的雜質。
接著，第二中間層絕緣膜206b由透明無機材料(諸如氧化矽、氮化矽或氧氮化矽等)或具有低介電常數的有機化合物材料(光敏或非光敏有機樹脂材料)形成。或者，第二中間層絕緣膜206b可利用含矽氧烷的材料來形成。注意，矽氧烷是包含由矽(Si)和氧(O)鍵形成的骨架結構的材料。作為取代基，使用了至少包括氫的有機基(例如，烷基或芳烴)。可使用氟代基作為取代基，或者至少包括氫的有機基和氟代基可用作取代基。
注意，第二中間層絕緣膜206b用作平坦化膜。其頂面較佳地被平坦化或使之光滑。在此實施例模式中，平坦化膜與本發明的結構組合，以進一步有效地防止斷裂。
然後，穿過第一中間層絕緣膜206a和第二中間層絕緣膜206b形成到達高濃度雜質區203a和203i的接觸孔。該接觸孔可藉由用抗蝕劑掩模進行蝕刻直到曝露高濃度雜質區203a和203i來形成。可採用濕蝕刻或乾蝕刻的任一種。取決於條件可進行一次或多次蝕刻。當進行多次蝕刻時，可進行濕蝕刻和乾蝕刻兩者。
接著，在接觸孔中形成導電膜並將其處理成預定形狀以形成源極引線207a和汲極引線207b。源極引線207a和汲極引線207b較佳地形成為具有其中組合了諸如鋁(Al)等低電阻材料和諸如鈦(Ti)或鉬(Mo)等高熔點金屬材料的層疊結構。作為一個例子，給出了鈦(Ti)和鋁(Al)的層疊結構以及鉬(Mo)和鋁(Al)的層疊結構。
此外，像素電極208電連接到汲極引線207b。像素電極208是透明導電膜或反射導電膜。作為用於透明導電膜的材料，可給出氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦鋅(IZO)、摻雜鎵的氧化鋅(GZO)、含氧化矽的氧化銦鋅(ITSO)等。作為用於反射導電膜的材料，可給出諸如鋁(Al)、鈦(Ti)、銀(Ag)或鉭(Ta)等金屬；含有化學劑量比或更少的濃度的氮的金屬的金屬材料；諸如氮化鈦(TiN)或氮化鉭(TaN)等金屬氮化物等。像素電極208可藉由從濺射、氣相沈積、CVD、塗覆等中適當選擇的方法來形成。
藉由上述步驟，在基板201上形成上閘極TFT和像素電極。在此實施例模式中，形成了上閘極TFT；然而，它不限於此結構，且還可採用下閘極TFT。
注意，用於液晶顯示面板的TFT基板可藉由在像素電極208上形成插於液晶層的對準膜(未顯示)、相對電極和相對基板來形成。圖3B和3C中的TFT基板也是藉由上述步驟同時形成的。
採用上述步驟，可在不增加步階數的情況下適當調整閘極引線的寬度。當選擇性地調整閘極引線的寬度時，可防止閘極引線的斷裂。
在下文中，參考圖4顯示了液晶顯示裝置的例子，其中像素部分、驅動電路和端子部分形成於一個基板上。圖4是沒有濾色片的液晶顯示面板的橫截面圖。
此實施例模式採用場順序驅動方法，其中光學快門由沒有濾色片的液晶面板導電，且RGB三種顏色的背光以高速閃爍。根據場順序方法，藉由利用人眼的暫態清晰度極限的連續時間添加顏色混合來獲得彩色顯示。
三個雙閘極TFT 703設置於設置了底膜702的第一基板701上。這些TFT是n－通道TFT，其每一個都具有通道形成區720和721、低濃度雜質區722到725、源極或汲極區726到728、閘極絕緣膜705及具有包含錐形的下層729a和上層729b的兩層的閘極電極。
此外，中間層絕緣膜706和平坦化絕緣膜707形成於閘極絕緣膜705和具有錐形的下層729a和上層729b的閘極電極之上(即，用於覆蓋TFT 703)。
用作TFT 703的汲極引線或源極引線的每一個第一導電層730a和第二導電層730b具有兩層結構。作為用於引線的材料，可使用銀(Ag)、鋁(Al)、金(Au)、銅(Cu)及這些金屬的合金等。此處，使用了順序地層疊於基板上的鋁和鈦的疊層引線。考慮到中間層絕緣膜的覆蓋率，用作TFT中的源極引線或汲極引線的第一導電層730a和第二導電層730b較佳地具有錐形。
像素電極708可由透明導電膜形成，該透明導電膜由ITO(氧化銦錫)、ITSO(藉由用含2到10%重量的氧化矽的ITO靶濺射獲得的含氧化矽的氧化銦錫)、氧化銦鋅(IZO)(其中氧化鋅(ZnO)混入含2到20%原子的氧化矽的氧化銦中)，含氧化矽的ATO(氧化銻錫)等形成。
像素電極708被形成為與第二導電層730b的邊緣接觸，具體地，與第一導電層730a的頂面及第二導電層730b的頂面和側面接觸。因為像素電極708被形成為與兩個引線層接觸，所以可防止接觸不良。此外，在形成接觸孔時，第一導電層730a用作蝕刻阻止件，它防止了不必要的蝕刻。
柱形隔離件714包含樹脂並保持基板間的距離恒定。因此，柱形隔離件714以均一的間隔設置。對於較高速的回應，基板間的距離較佳的是2μm或更小，並適當地調整柱形隔離件714的高度。當螢幕一側的尺寸為2英寸或更小時，沒有必要設置柱形隔離件。僅以諸如混入密封材料的填料等間隙材料來適當地調整基板之間的距離。
此外，設置了用於覆蓋柱形隔離件714和像素電極708的對準膜710。對於第二基板716同樣設置了對準膜712以用作相對基板，且第一基板701和第二基板716用密封材料(未顯示)粘貼。
第一基板701和第二基板716之間的間隔以液晶材料711填充。該基板可藉由在低壓下滴下液晶材料711以使氣泡不進入設有閉合圖案的密封材料來互相粘貼。或者，可採用浸泡法(抽吸法)，其中在設置了具有開口部分的密封圖案並將TFT基板互相粘貼後，利用毛細現象來注入液晶。
此實施例模式中的液晶顯示面板具有所謂的π胞狀結構並採用OCB(光補償彎曲)顯示模式。該π胞狀結構是一種其中液晶分子以液晶分子的預傾斜角處於關於主動矩陣基板和相對基板之間的中心平面對稱的平面中的方式來定向的結構。在電壓未施加到基板時，π胞狀結構的定向狀態是噴射定向，而在施加電壓時改變成彎曲定向。當進一步施加電壓時，彎曲定向的液晶分子垂直於兩基板定向以使光能夠通過。在OCB模式中，回應速度達到習知TN模式的回應速度的約10倍。
此外，液晶面板夾在一對光學膜(偏振片、延遲膜等)731和732之間。此外，在採用OCB模式的顯示器中，較佳地採用雙軸延遲膜以三維地補償與延遲相關的視角。
RGB三種顏色的LED 735用作圖4所示的液晶面板的背光。來自LED 735的光由光導板734引導。在場順序驅動方法中，R、G和B的LED在LED發光週期的TR週期、TG週期和TB週期中分別順序地開啟。在紅色LED的發光週期(TR)中，將對應於紅色的視頻訊號(R1)供給液晶面板，且用於一個螢幕的紅色影像被寫入液晶面板。在綠色LED的發光週期(TG)中，將對應於綠色的視頻資料(G1)供給液晶面板，且用於一個螢幕的綠色影像被寫入液晶面板。在藍色LED的發光週期(TB)中，將對應於藍色的視頻資料(B1)供給液晶顯示裝置，且用於一個螢幕的藍色影像被寫入液晶顯示裝置。藉由寫入這三個影像來形成一框。
將此實施例模式與本發明相結合，使得可在不增加步驟數的前提下適當地調整引線的寬度。當選擇性地調整引線的寬度時，可防止引線層的斷裂。此外，可防止像素電極708與第一導電層730a和第二導電層730b的不良連接。因此，根據本發明，可製造具有高驅動性能和可靠性的液晶顯示裝置。
此實施例模式可與實施例模式1到4自由組合。
實施例模式6
在此實施例模式中，說明了根據本發明形成的顯示面板結構的例子。
圖5A顯示利用反向交錯TFT(第一TFT 6700、第二TFT 6701和第三TFT 6702)製造的EL顯示面板的像素的俯視圖。圖5B顯示對應於該俯視圖的電路圖。在EL顯示面板的像素部分中，每一個像素設有EL元件6707和控制EL元件6707的發光的用於驅動的第一TFT 6700、控制第一TFT 6701的導通－截止(轉換)的第二TFT 6701以及控制提供給EL元件的電流的用於驅動的第三TFT 6702。
第一TFT 6700藉由第三TFT 6702連接到設置在EL元件6707之下的像素電極，並工作以控制EL元件6707的發光。第二TFT 6701回應於同樣用作第二TFT 6701的閘極電極的掃描線6705和訊號線6703的訊號控制第一TFT 6700的工作，且可控制第一TFT 6700的導通－截止。第一TFT 6700的閘極電極連接到第二TFT 6701，並且能回應於閘極的導通－截止從電源線6704向像素電極側提供電能。此外，對應於其發射亮度根據電流量改變的EL元件的工作，設置了連接到固定電源線6706的用於電流控制的第三TFT；因此，向EL元件6707提供了恒定電流。
EL元件6707具有其中含有機化合物的層(在下文中，稱為EL層)插入於一對電極(陽極和陰極)之間的結構。包含在含有機化合物的層中的有機化合物顯示當從激發單重態(熒光)回到基態時的發光或當從激發三重態(磷光)回到基態時的發光中的任一個，或者顯示當從激發單重態(熒光)回到基態時的發光和當從激發三重態(磷光)回到基態時的發光這兩者。
低分子有機發光材料、中分子有機發光材料(不昇華且具有20個或更少的分子或具有最多10μm長的分子鏈的有機發光材料)或高分子有機發光材料可用作包含在EL層中的有機化合物。該EL層可用單層來形成，或者可藉由層疊具有不同功能的多個層來形成。在層疊多個層的情況下，可適當地組合使用電洞注入層、電洞傳送層、發光層、電子注入層、電子傳送層、電洞或電子阻擋層。電洞注入層和電洞傳送層由具有高電洞遷移率的材料形成，且電洞可從電極注入。這兩種功能可被合併以形成一層(電洞注入傳送層)。這也適用於電子注入傳送層的情況。
圖6A和6B顯示沿圖5A中的線A－B和C－D的橫截面圖。圖7是沿圖5A的線E－F的橫截面圖。顯示了其中發光元件908形成於設有第一TFT 6700、第二TFT 6701和第三TFT 6702等的基板900和密封基板906之間的主動矩陣EL顯示面板。圖6B和7的橫截面圖兩者都包括第一TFT 6700。第一TFT 6700藉由第二TFT 6701連接到像素電極909。絕緣體911(稱為堤壩、分隔牆、堤等)設置於像素電極909(陽極)之上，並且發光層903和相對電極904形成於其上；因此，形成了發光元件908。鈍化膜905形成於發光元件908之上，並且發光元件908以密封基板906和密封劑來密封。鈍化膜905和密封基板906之間的間隔以絕緣體912填充。
絕緣體911和912可採用由從氮化矽、氧化矽、氧氮化矽、氮化鋁、氮氧化鋁、氧氮化鋁、氧化鋁、金剛石型碳(DLC)和氮化碳膜(CN)中選擇的一種或其混合物形成的膜。
作為另一種絕緣材料，可使用從聚醯亞胺、丙烯酸、苯並環丁烯和聚醯胺中選擇的一種或多種材料。或者，可使用其中由矽(Si)和氧(O)的鍵形成的骨架結構並包含至少含氫的有機基(諸如烷基或芳烴)作為取代基的材料。此外，也可使用氟代基作為取代基。或者，氟代基和至少含有氫的有機基可用作取代基。在光從密封基板906(上發光型)側發出的情況下，需要透明材料用於絕緣體912。
圖5A到7中的每一個僅顯示一個像素；然而，可將具有對應於R(紅色)、G(綠色)和B(藍色)的EL元件的像素組合以顯示多種顏色。所有的顏色可採用當從激發單重態(熒光)回到基態時產生的發光，或所有的顏色可採用當從激發三重態(磷光)回到基態時產生的發光。或者，發光可被組合為一種顏色可以是熒光(或磷光)而其他兩種顏色可以是磷光(或熒光)。磷光可僅用於R，而熒光可用於G和B。例如，可形成具有20nm厚度的酞菁銅(CuPc)膜作為電洞注入層，然後可在其上形成具有70nm厚度的三(8－羥基喹啉)鋁配合物(Alq3 )膜作為發光層。發光的顏色可藉由向Alq3 添加諸如喹吖啶酮、苝或DCM 1等熒光染料來控制。
鈍化膜905可由諸如氮化矽、氧化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、金剛石型碳(DLC)或氮化碳等另一種絕緣材料形成。或者，可使用其中由矽(Si)和氧(O)的鍵形成的骨架結構並包含至少含氫的有機基(諸如烷基或芳烴)作為取代基的材料(通常為基於矽氧烷的聚合物)。此外，也可使用氟代基作為取代基。或者，氟代基和至少包括氫的有機基可用作取代基。
本發明可應用於雙發光型發光顯示面板(其中光從發光顯示面板的相對兩側發出)，或一側發光顯示面板。在光僅從相對電極904(上發光型)側發出的情況下，像素電極909是對應於陽極的反射導電膜。諸如鉑(Pt)或金(Au)等具有高功函數的導電膜用作陽極。因為這些金屬是昂貴的，所以可使用其中該金屬層疊在諸如鋁膜或鎢膜等適當的導電膜之上的像素電極，以使鉑或金至少暴露在最外表面上。相對電極904是導電薄膜(較佳的是10到50nm)，並且由包含具有低功函數的屬於週期表的1族或2族的元素(例如，Al、Mg、Ag、Li、Ca，或諸如MgAg、MgAgAl、MgIn、LiAl、LiFAl、CaF2 或Ca3 N2 等合金)的材料形成以用作陰極。氧化物導電膜(通常為ITO膜)形成並層疊於相對電極904上。在這種情況下，從發光元件發出的光由像素電極909反射並藉由相對電極909從密封基板906發出。
在光僅從像素電極909(下發光型)的一側發出的情況下，對於對應於陽極的像素電極909使用透明導電膜。透明導電膜可由氧化銦和氧化錫的複合物、氧化銦和氧化鋅的複合物、氧化鋅、氧化錫或氧化銦來形成。相對電極904較佳的是由Al、Mg、Ag、Li或Ca或諸如MgAg、MgIn或AlLi等合金形成的導電膜(50到200nm的膜厚)。在這種情況下，從發光元件908發出的光藉由像素電極909從基板900側發出。
在其中光從像素電極909側和對置電極904側這兩側發出的雙發光型的情況下，對於對應於陽極的像素電極909使用透明導電膜。透明導電膜可以是由ITO、ITSO、IZO、ZnO等形成的膜。相對電極904是導電薄膜(較佳的是10到50nm)以使光能透過其中，並且採用包含具有低功函數的屬於週期表的1族或2族的元素(例如，Al、Mg、Ag、Li、Ca、或諸如MgAg、MgAgAl、MgIn、LiAl、LiFAl、CaF2 或Ca3 N2 等合金)的材料以用作陰極。透明氧化物導電膜(通常為ITO膜或ITSO膜)層疊在相對電極904上。在這種情況下，從發光元件908發出的光從基板900側和密封基板906側這兩側發出。
關於上述的EL顯示面板，可根據本發明來製造TFT；因此，可減少步驟數並可降低製造成本。具體地，在形成用於連接第一TFT 6700和第二TFT 6701的接觸孔6709時，藉由應用本發明可嘗試進一步減少步驟數並提高可靠性。在此實施例模式中，說明了對液晶顯示面板利用反向交錯TFT的例子；然而，本發明可類似地應用於使用上閘極TFT或交錯TFT的情況。
接著，說明具有下閘極結構的反向交錯TFT的製造方法。
如圖6A到7所示，在基板900上形成第一導電層921和第二導電層922的疊層。注意，基板絕緣膜形成於基板900上。作為基板絕緣膜，較佳地形成諸如氧化矽膜、氮化矽膜或含氮氧化矽膜等絕緣膜。基板900可以是具有能抵抗此製造步驟中的處理溫度的耐熱性的塑膠基板。或者，可使用無鹼玻璃基板。此外，在製造反射型液晶顯示裝置的情況下，可使用諸如單晶矽之類的半導體基板、諸如不銹鋼之類的金屬基板、具有設置在其表面上的絕緣層的陶瓷基板。
第一導電層921由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有30到50nm的厚度。
第二導電層922由諸如鎢(W)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)或鉬(Mo)等高熔點金屬；或者含有高熔點金屬作為主要成分的合金或化合物來形成，以具有200到600nm的厚度。
此處，第一導電層921和第二導電層922由不同的引線材料形成，以使在後續蝕刻步驟中蝕刻速率互不相同。第一導電層921由氮化鉭形成，而第二導電層922由鎢膜形成。
然後，在將抗蝕劑膜塗到第二導電層922的整個表面上之後，藉由利用類似於上述實施例模式中說明的步驟的曝光掩模進行曝光。在此實施例模式中，參考上述實施例模式的製造步驟，所以省略了其說明。
因此，在基板101上由第一導電層921和第二導電層922形成閘極電極和閘極引線。在此實施例模式中，閘極電極和閘極引線是藉由利用設有衍射光柵圖案或由具有光強度減小功能的半透明膜形成的輔助圖案的曝光掩模來形成的；因此，在不增加步驟數的情況下形成了具有兩層結構的第一導電層921和第二導電層922。
接著，在第一導電層921和第二導電層922上形成用作閘極絕緣膜的第一絕緣膜923。用作閘極絕緣膜的第一絕緣膜923是藉由諸如電漿CVD或濺射等薄膜形成方法來形成的，以具有含氮化矽、氧化矽或其他矽的絕緣膜的單層或疊層結構。此外，閘極絕緣膜較佳地具有氮化矽膜(氧氮化矽膜)、氧化矽膜及氮化矽膜(氧氮化矽膜)的疊層結構。在這一結構中，因為閘極電極與氮化矽膜接觸，所以防止了由於氧化引起的損壞。
然後，在第一絕緣膜923上形成半導體膜。作為半導體膜，可採用具有從非晶半導體、微晶半導體和結晶半導體中選擇的任一狀態的膜。在任一情況下，主要成分是矽、矽鍺(SiGe)等，且其膜厚較佳的是10到100nm，更佳的是20到60nm。
結晶半導體膜可藉由用加熱或雷射照射使非晶半導體膜或微晶半導體結晶來形成。或者，可直接形成結晶半導體膜。
此外，結晶半導體膜可藉由將諸如鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)、鈷(Co)、鋯(Zr)、鉭(Ta)、釩(V)、鈮(Nb)、鉻(Cr)、鉑(Pt)、鈀(Pd)等金屬催化劑添加到非晶半導體膜中並加熱來形成。注意，在藉由此方法形成結晶半導體膜時，在後續步驟中較佳地去除金屬催化劑。作為去除催化劑的方法，給出一種其中將雜質(具體地為氬、磷或稀有氣體)添加到一部分結晶半導體膜中並加熱以使催化劑元素移至添加了雜質的區域的方法。或者，給出一種其中將含上述雜質的半導體膜形成於結晶半導體膜上並加熱以使催化劑元素移至含上述雜質的半導體膜中的方法。
此處，用作第一半導體區924的半導體膜是利用非晶半導體膜形成的，這適用於批量生產線。利用非晶半導體膜，可採用通常存在的生產線，這引起設備成本的降低。
接著，在用作第一半導體區924的半導體膜上形成用作第二絕緣膜926的絕緣膜，然後，在用作第二絕緣膜926的絕緣膜上形成掩模(未顯示)。此處，採用由氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiOx Ny )(x>y)、氧氮化矽(SiNx Oy )(x>y)等中的任一種形成的單層絕緣膜。此外，可採用其中適當地組合了絕緣膜的疊層。掩模可藉由微滴排放或藉由使用直接寫入雷射光束平板印刷系統等來形成。
然後，利用掩模蝕刻絕緣膜以形成第二絕緣膜926。第二絕緣膜926用作通道保護層。
然後，在用作第一半導體區924的半導體膜和第二絕緣膜926上形成用作第二半導體區925的半導體膜。用作第二半導體區925的半導體膜是利用導電非晶半導體或導電微晶半導體形成的。當形成n－通道TFT時，添加了屬於15族的元素，通常是磷或砷。此外，當形成p－通道TFT時，添加了屬於13族的元素，通常是硼。第二半導體膜是藉由電漿CVD以含添加了諸如硼、磷或砷等屬於13族或15族的元素的矽的氣體形成的。
然後，去除形成於用作第二半導體區925的半導體膜之上的氧化膜，然後，用雷射部分地照射用作第二半導體區925的半導體膜。此處，使用了從直接寫入雷射光束平板印刷系統發射的雷射。結果，形成了絕緣膜(未顯示)。此處，半導體膜藉由雷射的能量部分地氧化，且形成氧化矽膜作為絕緣層。此外，半導體膜未完全熔化並保持為非晶半導體或微晶半導體。
然後，利用絕緣層作為掩模來蝕刻用作第二半導體區925的半導體膜。此外，利用絕緣層蝕刻用作第一半導體區924的半導體膜以形成第一半導體區924。然後，去除絕緣層。
然後，在用作第二半導體區925的半導體膜上用導電材料形成用作源極電極或汲極電極的第三導電層927(包括像素電極909)。第三導電層927可由銀(Ag)、鋁(Al)、金(Au)或銅(Cu)或其合金等藉由諸如濺射等已知的方法適當地形成。此處，用作第三導電層927的導電層是藉由選擇性地噴射其中分散了幾nm的銀顆粒的銀漿溶液，然後烘焙該漿液來形成的。
然後，將光敏材料(未顯示)噴射或塗在用作第三導電層927的導電層上，然後烘乾。光敏材料是對紫外光到紅外光敏感的材料、負光敏材料或正光敏材料。
作為光敏材料，可使用諸如環氧樹脂、酚樹脂、酚醛清漆樹脂、丙烯酸樹脂、三聚氰胺甲醛樹脂或聚氨酯樹脂等光敏樹脂材料。此外，可使用諸如苯並環丁烯、聚對二甲苯基、聚醯亞胺等有機光敏材料。作為典型的正光敏材料，可給出含酚醛清漆樹脂和作為光敏劑的萘並醌二疊氮(naphthoquinonediazide)化合物的光敏材料。作為典型的負光敏材料，可給出基礎樹脂、含二苯基矽烷二醇(diphenylsilanediol)、產酸劑等光敏材料。在此實施例模式中，採用負光敏材料。
然後，藉由用直接寫入雷射光束平板印刷系統向光敏材料發射雷射、將光敏材料曝光、並對光敏材料顯影來形成掩模(未顯示)。
然後，蝕刻用作第三導電層的導電層以形成用作源極電極和汲極電極以及像素電極909的第三導電層927。掩模還用於蝕刻用作第二半導體區925的半導體膜，使得形成用作源極區和汲極區的第二半導體區925。藉由該步驟，曝露了第二絕緣膜926。
雖然在此實施例模式中形成了通道保護TFT，但也可形成通道蝕刻TFT。在後一情況下，蝕刻用作第二半導體區925的半導體膜的曝露區並且分離半導體膜以形成用作源極區和汲極區的第二半導體區925。在此步驟中，部分地蝕刻了第一半導體區924。
鈍化膜928較佳地形成於第三導電層927和第二半導體區925上。鈍化膜928可由諸如氮化矽、氧化矽、氧氮化矽、氮氧化矽、氮氧化鋁、氧化鋁、金剛石型碳(DLC)或氮化碳(CN)等絕緣材料，藉由諸如電漿CVD或濺射等薄膜形成方法來形成。
藉由上述步驟，可形成通道保護TFT。此外，根據本發明，可形成具有高可靠性的高度整合半導體裝置。
此實施例模式可與實施例模式1到4自由組合。
實施例模式7
在此實施例模式中，參考圖8說明了用於實施例模式5的液晶顯示裝置和實施例模式6的發光裝置的顯示面板。
對於圖8所示的模組，包括驅動電路的驅動IC藉由COG(玻璃上晶片)設置在像素部分501的周圍。不必說，驅動IC可藉由TAB(載帶自動鍵合)安裝。
基板501用相對基板503和密封劑502來固定。像素部分501可如實施例模式5中所示具有液晶作為顯示介質，或者如實施例模式6所示具有EL元件作為顯示介質。驅動IC 505a和505b及驅動IC 507a、507b和507c可各自具有由單晶半導體或多晶半導體形成的積體電路。藉由FPC 506a和506b或FPC 504a、504b和504c將訊號或電能供給驅動IC 505a和505b及驅動IC 507a、507b和507c。
如上所述，用於實現本發明的此實施例模式可採用實施例模式1到6中的任一個的製造方法或結構。
實施例模式8
作為利用實施例模式7的模組的電子設備的例子，可製造圖9A到9C所示的電視接收器、便攜書(電子書)、行動電話。
對於圖9A所示的電視接收器，具有液晶或EL元件的的顯示模組2002包含於機殼2001中。包括經由數據機2004的普通電視廣播的接收的單向(發射器到接收器)或雙向(發射器至/自接收器，或接收器至/自接收器)資訊通信可利用接收器2005藉由有線或無線地連接到通信網路來進行。電視接收器可藉由利用包含在外殼中的開關或與外殼分離的遙控器2006來操作。遙控器2006也可設有其上顯示將輸出的資訊的顯示部分2007。
在電視接收器中，除主螢幕2003外還可設置包含第二顯示模組的子螢幕2008以顯示頻道或音量。在這一結構中，主螢幕2003可由具有寬視角的EL顯示模組形成，而子螢幕可由以低功耗顯示影像的液晶顯示模組形成。或者，在優先考慮低功耗的情況下，主螢幕2003可由液晶顯示模組形成，而子螢幕可由EL顯示模組形成，且子螢幕具有閃爍功能。
圖9B顯示包括主體2101、顯示部分2102和2103、記錄媒體2104、操作開關2105、天線2106等的便攜書(電子書)。
圖9C顯示包括顯示面板2201和操作面板2202的行動電話。顯示面板2201和操作面板2202在接合處2203互相連接。對於接合處2203，顯示面板2201中的顯示部分2204的正面和操作面板2202中的操作鍵2206的正面之間的角度θ可任意地改變。此外，還包括語音輸出部分2205、操作鍵2206、電源開關2207、聲音輸入部分2208和天線2009。
在任一例子中，高度可靠的電視接收器、便攜書和行動電話可在不增加步驟數的情況下藉由本發明以高成品率製造。
在上述的實施例模式中，主要說明了本發明對於顯示器的應用；然而，本發明可應用於其他領域中的其他裝置。例如，當本發明應用於在LSI的技術中形成引線重疊部分或形成接觸引線時，可在不增加步驟數的情況下製造高度可靠的LSI。
如上所述，藉由實現本發明，即，藉由利用實施例模式1到7中的製造方法或結構中的任一個，可完成各種電子裝置。
本發明的結構，即，本發明具有其中引線相交(重疊部分)，其中下引線具有兩層結構且其第一層寬於形成於其上的第二層的一部分。因此減緩了陡直的步階並能提高沈積在其上的中間層絕緣體的步階覆蓋率。
如各實施例模式中所述，能用於防止引線斷裂或接觸引線的不良連接的本發明可應用於諸如上閘極TFT或反向交錯TFT等各種類型的半導體元件的製造方法。此外，本發明可應用於製造利用半導體元件的主動矩陣基板、利用基板的液晶顯示裝置、EL顯示裝置的顯示器等，另外還可應用於LSI領域且應用範圍廣泛。
101．．．基板
102．．．第一導電層
103．．．第二導電層
403．．．抗蝕劑膜
400．．．曝光掩模
401a、401b．．．光遮罩部份
402a、402b．．．半透明部份
403a、403b．．．非曝光區
403c．．．曝光區
104a、104b．．．抗蝕劑圖案
105a、105b．．．抗蝕劑圖案
106a、106b．．．第一引線層
107a、107b．．．第二引線層
108．．．絕緣膜
109．．．第三引線層
303．．．線
304．．．空白
302．．．邊緣
P．．．光遮罩部份
L．．．線寬度
S．．．空白寬度
306．．．邊緣
307．．．線
308．．．空白
Q．．．半透明部份
T．．．距離
312．．．矩形圖案
313．．．空白
R．．．透明部份
314．．．光強度分佈
110．．．導電層
111．．．第三引線層
112．．．絕緣膜
206．．．中間層絕緣膜
208．．．像素電極
221．．．電容器引線
220．．．TFT
201．．．基板
203a、203e、203i．．．高濃度雜質區
207b．．．汲極引線
202．．．底膜
203．．．半導體層
204．．．閘極絕緣膜
205a．．．第一導電層
205b．．．第二導電層
221a．．．第一電容器引線
221b．．．第二電容器引線
203．．．半導體膜
203b、203d、203f、203h．．．低濃度雜質區
203c、203g．．．通道形成區
207b．．．汲極引線
207a．．．源極引線
208．．．像素電極
701．．．第一基板
702．．．底膜
703．．．TFT
705．．．閘極絕緣膜
706．．．中間層絕緣膜
707．．．平坦化絕緣膜
720、721．．．通道形成區
722－725．．．低濃度雜質區
726－728．．．源極或汲極區
729．．．下層
729b．．．上層
730a．．．第一導電層
730b．．．第二導電層
708．．．像素電極
714．．．柱形隔離件
710．．．對準膜
712．．．對準膜
716．．．第二基板
711．．．液晶材料
731．．．光學膜
732．．．光學膜
734．．．光導板
735．．．LED
6700．．．第一TFT
6701．．．第二TFT
6702．．．第三TFT
6707．．．EL元件
6703．．．訊號線
6705．．．掃描線
6704．．．電源線
6706．．．固定電源線
908．．．發光元件
900．．．基板
906．．．密封基板
909．．．像素電極
911．．．絕緣體
903．．．發光層
904．．．相對電極
905．．．鈍化膜
912．．．絕緣體
6709．．．接觸孔
921．．．第一導電層
922．．．第二導電層
923．．．第一絕緣膜
924．．．第一半導體區
926．．．第二絕緣層
925．．．第二半導體區
927．．．第三導電層
928．．．鈍化膜
510．．．基板
501．．．像素部份
502．．．密封劑
503．．．相對基板
504a、504b、504c．．．FPC
505a、505b．．．驅動IC
506a、506b．．．FPC
507a、507b、507c．．．驅動IC
2002．．．顯示模組
2001．．．機殼
2003．．．主螢幕
2004．．．數據機
2005．．．接收器
2006．．．遙控器
2007．．．顯示部份
2008．．．子螢幕
2101．．．主體
2102．．．顯示部份
2103．．．顯示部份
2104．．．記錄媒體
2105．．．操作開關
2106．．．天線
2201．．．顯示面板
2202．．．操作面板
2203．．．接合處
2204．．．顯示部份
2205．．．語音輸出部份
2206．．．操作鍵
2207．．．電源開關
2208．．．語音輸入部份
2209．．．天線
圖1A到1E顯示本發明的引線層的製造過程的橫截面圖；圖2A顯示本發明的引線層的俯視圖，而2B到2D顯示本發明的引線層的橫截面圖；圖3A顯示本發明的半導體裝置的俯視圖，而3B到3D顯示本發明的半導體裝置的橫截面圖；圖4顯示本發明的半導體裝置的橫截面圖；圖5A顯示本發明的半導體裝置的俯視圖，而5B顯示本發明的半導體裝置的等效電路；圖6A和6B顯示本發明的半導體裝置的橫截面圖；圖7顯示本發明的半導體裝置的橫截面圖；圖8顯示模組的一個例子；圖9A到9C顯示電子設備的例子；圖10A顯示本發明的引線層的製造過程的俯視圖，而10B和10C顯示本發明的引線層的製造過程的橫截面圖；圖11A到11E本發明的引線層的製造過程的橫截面圖；以及圖12A到12D顯示本發明的曝光掩模的結構。
109．．．第三引線層

Claims (39)

  1. 一種半導體裝置，包含：在絕緣表面上的第一引線；在該第一引線上並在與該第一引線相同的方向上延伸的第二引線；在該第二引線上的絕緣膜；以及在該絕緣膜上並與該第一引線和該第二引線相交的第三引線，其中在與該第二引線和該第三引線的相交部分和該相交部分的附近處，該第一引線比該第二引線寬。
  2. 如申請專利範圍第1項的半導體裝置，其中在除該相交部分和該相交部分的附近外的區域中，該第一引線的寬度相等於該第二引線的寬度。
  3. 如申請專利範圍第1項的半導體裝置，其中在除該相交部分和該相交部分的附近外的區域中之該第一引線的寬度和該第二引線的寬度之差係小於該相交部分和該相交部分的附近處之該第一引線的寬度和該第二引線的寬度之差。
  4. 如申請專利範圍第1項的半導體裝置，其中該第一引線、該第二引線和一半導體元件設置於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極包括第一閘極電極和設置於該第一閘 極電極上並與該第一閘極電極接觸的第二閘極電極，以及其中該第一閘極電極由與該第一引線相同的材料形成，而該第二閘極電極由與該第二引線相同的材料形成。
  5. 如申請專利範圍第1項的半導體裝置，其中該第一引線的側面和該第二引線的側面形成錐形。
  6. 如申請專利範圍第5項的半導體裝置，其中該第一引線的側面和基板表面之間的角度小於該第二引線的側面和該基板表面之間的角度。
  7. 如申請專利範圍第1項的半導體裝置，其中該第一引線和該第二引線包含於掃描線中，以及其中該第三引線包含於訊號線中。
  8. 如申請專利範圍第1項的半導體裝置，其中在該相交部分和該相交部分的附近處，該絕緣膜與該第一引線的頂面的一部分接觸。
  9. 一種半導體裝置，包含：在絕緣表面上的第一引線；在該第一引線上並在與該第一引線相同的方向上延伸的第二引線；覆蓋該第二引線的中間層絕緣膜；以及藉由形成於該中間層絕緣膜中的開口部分與該第一引線和該第二引線電連接的第三引線，其中在該開口部分中，該第一引線比該第二引線寬。
  10. 如申請專利範圍第9項的半導體裝置，其中該開口部分與該第二引線的邊緣重疊。
  11. 如申請專利範圍第10項的半導體裝置，其中該第一引線的邊緣從該第二引線的邊緣凸出，且該第一引線比該第二引線長。
  12. 如申請專利範圍第9項的半導體裝置，其中該第一引線、該第二引線、和一半導體元件設置於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極包括第一閘極電極和設置於該第一閘極電極上並與該第一閘極電極接觸的第二閘極電極，以及其中該第一閘極電極由與該第一引線相同的材料形成，而該第二閘極電極由與該第二引線相同的材料形成。
  13. 如申請專利範圍第9項的半導體裝置，其中該第一引線的側面和該第二引線的側面形成錐形。
  14. 如申請專利範圍第13項的半導體裝置，其中該第一引線的側面和基板表面之間的角度小於該第二引線的側面和該基板表面之間的角度。
  15. 如申請專利範圍第13項的半導體裝置，其中該第三引線與該第一引線的一部分接觸。
  16. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一導電膜；在該第一導電膜上形成第二導電膜並與該第一導電膜相接觸；利用各自設有具有光強度減小功能的圖案的光掩模或 光罩在該第二導電膜上形成第一掩模和第二掩模，該圖案包括衍射光柵圖案或半透明膜，其中該第一掩模局部較薄；藉由用該第一掩模和該第二掩模蝕刻該第一導電膜和該第二導電膜來形成第一引線和第二引線，其中對應於該第二導電膜的該第二引線具有比對應於該第一導電膜的該第一引線窄的部分；形成覆蓋該第一引線和該第二引線的絕緣膜；以及在該絕緣膜上形成第三引線以與該第一引線和該第二引線相交，其中該第三引線在該第一引線寬於該第二引線的部分中與該第一引線重疊。
  17. 如申請專利範圍第16項的半導體裝置的製造方法，其中該第二掩模用於蝕刻以使該第一引線和該第二引線的寬度相同。
  18. 如申請專利範圍第16項的半導體裝置的製造方法，其中該第一引線、該第二引線、和一半導體元件形成於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極由第一閘極電極和形成於該第一閘極電極上並與該第一閘極電極接觸的第二閘極電極形成，其中該第一閘極電極由與該第一引線相同的材料且藉 由與該第一引線相同的步驟形成，以及其中該第二閘極電極由與該第二引線相同的材料且藉由與該第二引線相同的步驟形成。
  19. 如申請專利範圍第16項的半導體裝置的製造方法，其中該第一引線和該第二引線的側面利用各自都設有具有光強度減小功能的圖案的該光掩模或該光罩而形成錐形。
  20. 如申請專利範圍第16項的半導體裝置的製造方法，其中該第一掩模是利用該光掩模形成的，以在垂直於該絕緣表面的方向上的橫截面中具有至少一個180°或更大的內角。
  21. 如申請專利範圍第16項的半導體裝置的製造方法，其中該第三引線和該第一引線彼此相互電絕緣。
  22. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一導電膜；在該第一導電膜上形成第二導電膜並與該第一導電膜接觸；利用各自設有具有光強度減小功能的圖案的光掩模或光罩在該第二導電膜上形成第一掩模和第二掩模，該圖案包括衍射光柵圖案或半透明膜，其中該第一掩模具有至少兩種不同的厚度；藉由使用該第一掩模和該第二掩模蝕刻該第一導電膜和該第二導電膜來形成第一引線和第二引線，其中對應於該第二導電膜的該第二引線具有比對應於該第一導電膜的 該第一引線窄的部分；形成覆蓋該第一引線和該第二引線的絕緣膜；以及在該絕緣膜上形成第三引線，以與該第一引線和該第二引線相交，其中該第三引線在該第一引線寬於該第二引線的部分中與該第一引線重疊。
  23. 如申請專利範圍第22項的半導體裝置的製造方法，其中該第二掩模用於蝕刻以使該第一引線和該第二引線的寬度相同。
  24. 如申請專利範圍第22項的半導體裝置的製造方法，其中該第一引線、該第二引線、和一半導體元件形成於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極由第一閘極電極和形成於該第一閘極電極上並與該第一閘極電極接觸的第二閘極電極形成，其中該第一閘極電極由與該第一引線相同的材料且藉由與該第一引線相同的步驟形成，以及其中該第二閘極電極由與該第二引線相同的材料且藉由與該第二引線相同的步驟形成。
  25. 如申請專利範圍第22項的半導體裝置的製造方法，其中該第一引線和該第二引線的側面利用各自設有具有光強度減小功能的圖案的該光掩模或該光罩而形成錐 形。
  26. 如申請專利範圍第22項的半導體裝置的製造方法，其中該第一掩模是利用該光掩模形成的，以在垂直於該絕緣表面的方向上的橫截面中具有至少一個180°或更大的內角。
  27. 如申請專利範圍第22項的半導體裝置的製造方法，其中該第三引線和該第一引線彼此相互電絕緣。
  28. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一導電膜；在該第一導電膜上形成第二導電膜並與該第一導電膜相接觸；利用各自設有具有光強度減小功能的圖案的光掩模或光罩在該第二導電膜上形成第一掩模和第二掩模，該圖案包括衍射光柵圖案或半透明膜，其中該第一掩模局部較薄；藉由用該第一掩模和該第二掩模蝕刻該第一導電膜和該第二導電膜來形成第一引線和第二引線，其中對應於該第二導電膜的該第二引線具有比對應於該第一導電膜的該第一引線窄的部分；形成覆蓋該第一引線和該第二引線的絕緣膜；在該絕緣膜中形成開口部分，以藉由該開口部分至少曝露該第一引線的頂面和該第二引線的頂面；以及在該絕緣膜上形成第三引線以藉由該開口部分與該第一引線和該第二引線電連接。
  29. 如申請專利範圍第28項的半導體裝置的製造方法，其中該開口部分與該第二引線的邊緣重疊。
  30. 如申請專利範圍第28項的半導體裝置的製造方法，其中該第一引線的邊緣從該第二引線的邊緣凸出，且該第一引線比該第二引線長。
  31. 如申請專利範圍第28項的半導體裝置的製造方法，其中該第一引線、該第二引線、和一半導體元件形成於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極由第一閘極電極和形成於該第一閘極電極上並與該第一閘極電極接觸的第二閘極電極形成，其中該第一閘極電極由與該第一引線相同的材料並藉由與該第一引線相同的步驟形成，以及其中該第二閘極電極由與該第二引線相同的材料並藉由與該第二引線相同的步驟形成。
  32. 如申請專利範圍第28項的半導體裝置的製造方法，其中該第一引線和該第二引線的側面利用各自設有具有光強度減小功能的圖案的該光掩模或該光罩而形成錐形。
  33. 如申請專利範圍第28項的半導體裝置的製造方法，其中該第一掩模是利用該光掩模形成的，以在垂直於該絕緣表面的方向上的橫截面中具有至少一個180°或更大 的內角。
  34. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一導電膜；在該第一導電膜上形成第二導電膜以與其互相接觸；利用各自設有具有光強度減小功能的圖案的光掩模或光罩在該第二導電膜上形成第一掩模和第二掩模，該圖案包括衍射光柵圖案或半透明膜，其中該第一掩模具有至少兩種不同的厚度；藉由用該第一掩模和該第二掩模蝕刻該第一導電膜和該第二導電膜來形成第一引線和第二引線，其中對應於該第二導電膜的該第二引線具有比對應於該第一導電膜的該第一引線窄的部分；形成覆蓋該第一引線和該第二引線的絕緣膜；以及在該絕緣膜中形成開口部分，以藉由該開口部分至少曝露該第一引線的頂面和該第二引線的頂面；以及在該絕緣膜上形成第三引線以藉由該開口部分與該第一引線和該第二引線電連接。
  35. 如申請專利範圍第34項的半導體裝置的製造方法，其中該開口部分與該第二引線的邊緣重疊。
  36. 如申請專利範圍第34項的半導體裝置的製造方法，其中該第一引線的邊緣從該第二引線的邊緣凸出，且該第一引線比該第二引線長。
  37. 如申請專利範圍第34項的半導體裝置的製造方法，其中 該第一引線、該第二引線、和一半導體元件形成於一個基板上，其中該半導體元件具有半導體層、閘極絕緣膜、和閘極電極，其中該閘極電極由第一閘極電極和形成於該第一閘極電極上並與該第一閘極電極接觸的第二閘極電極形成，其中該第一閘極電極由與該第一引線相同的材料並藉由與該第一引線相同的步驟形成，以及其中該第二閘極電極由與該第二引線相同的材料並藉由與該第二引線相同的步驟形成。
  38. 如申請專利範圍第34項的半導體裝置的製造方法，其中該第一引線和該第二引線的側面利用各自設有具有光強度減小功能的圖案的該光掩模或該光罩而形成錐形。
  39. 如申請專利範圍第34項的半導體裝置的製造方法，其中該第一掩模是利用該光掩模形成的，以在垂直於該絕緣表面的方向上的橫截面中具有至少一個180°或更大的內角。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847586B2 (en) * 2007-08-20 2010-12-07 Northern Lights Semiconductor Corp. Integrate circuit chip with magnetic devices
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR100959106B1 (ko) 2008-11-05 2010-05-25 삼성모바일디스플레이주식회사 유기 발광 표시 장치
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI650848B (zh) 2009-08-07 2019-02-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8500766B2 (en) * 2009-12-18 2013-08-06 Colgate-Palmolive Company Oral care implement multiple soft tissue cleaner components
US8512917B2 (en) 2010-04-28 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Photomask
US8766361B2 (en) * 2010-12-16 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101844953B1 (ko) 2011-03-02 2018-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2013088479A1 (ja) * 2011-12-15 2013-06-20 パナソニック株式会社 デバイスの製造方法、および有機ｅｌデバイス
EP2612918A1 (en) 2012-01-06 2013-07-10 BASF Plant Science Company GmbH In planta recombination
KR20140101603A (ko) * 2013-02-12 2014-08-20 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
TWI600129B (zh) * 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
CN103345118A (zh) * 2013-07-05 2013-10-09 深圳市华星光电技术有限公司 光罩、玻璃基板及其制造方法
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US10377349B2 (en) * 2014-07-17 2019-08-13 Valeo Systèmes d'Essuyage Streamlined flat windscreen wiper
US10678137B2 (en) * 2014-09-22 2020-06-09 Intel Corporation Multi-pass patterning using nonreflecting radiation lithography on an underlying grating
US9634245B2 (en) 2015-01-09 2017-04-25 Micron Technology, Inc. Structures incorporating and methods of forming metal lines including carbon
CN104658974A (zh) * 2015-03-12 2015-05-27 京东方科技集团股份有限公司 一种薄膜层图案、薄膜晶体管及阵列基板的制备方法
US11075231B2 (en) * 2015-04-30 2021-07-27 Samsung Display Co., Ltd. Display apparatus having a stepped part
JP6805690B2 (ja) * 2016-09-30 2020-12-23 セイコーエプソン株式会社 Ｍｅｍｓデバイス、液体噴射ヘッド、液体噴射装置、及び、ｍｅｍｓデバイスの製造方法
CN106773554B (zh) * 2017-03-13 2018-08-14 武汉华星光电技术有限公司 光罩结构及coa型阵列基板
CN107978611B (zh) * 2017-11-30 2020-05-15 昆山工研院新型平板显示技术中心有限公司 阵列基板及其制备方法及显示屏
JP2019184344A (ja) * 2018-04-05 2019-10-24 ミネベアミツミ株式会社 ひずみゲージ及びその製造方法
CN108803232A (zh) * 2018-05-31 2018-11-13 云谷（固安）科技有限公司 曝光光罩及其制作方法、光阻材料图形化方法及蚀刻方法
US11320738B2 (en) * 2018-06-27 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern formation method and material for manufacturing semiconductor devices
US10761388B2 (en) * 2018-10-22 2020-09-01 HKC Corporation Limited Display panel and display
CN109491102B (zh) * 2019-01-09 2020-10-16 中国科学院光电技术研究所 一种大口径薄膜衍射透镜光刻胶微结构的制备方法及工装
CN112435629B (zh) * 2020-11-24 2023-04-18 京东方科技集团股份有限公司 一种显示基板、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104190A (ja) * 1989-09-18 1991-05-01 Toshiba Corp 多層配線板およびその製造方法
TW588177B (en) * 2000-02-25 2004-05-21 Hitachi Ltd Liquid crystal display and the wiring structure thereof
CN1607444A (zh) * 2003-10-14 2005-04-20 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板、液晶显示器件及其制造和检测方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5968952A (ja) 1982-10-13 1984-04-19 Sanyo Electric Co Ltd 配線形成方法
JPH01205596A (ja) 1988-02-12 1989-08-17 Hitachi Ltd 薄膜配線マトリツクス基板
JPH02156624A (ja) 1988-12-09 1990-06-15 Mitsubishi Electric Corp 半導体装置の製造方法
JP3271272B2 (ja) * 1991-11-12 2002-04-02 日本電気株式会社 半導体装置の製造方法
EP1338914A3 (en) * 1995-11-21 2003-11-19 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
JP4363684B2 (ja) * 1998-09-02 2009-11-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板およびこれを用いた液晶表示装置
JP2000151523A (ja) 1998-11-05 2000-05-30 Nippon Telegr & Teleph Corp <Ntt> ヘリカル型波長多重リング網
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
JP2001185616A (ja) 1999-12-24 2001-07-06 Seiko Epson Corp 半導体装置及びその製造方法
JP2001201756A (ja) 2000-01-19 2001-07-27 Sakae Tanaka 液晶表示装置の製造方法と製造装置
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4954401B2 (ja) 2000-08-11 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US20070012225A1 (en) * 2000-08-24 2007-01-18 Moore Roy E Jr Pallet having crowned cross rail
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4939690B2 (ja) * 2001-01-30 2012-05-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6897477B2 (en) * 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
KR100456137B1 (ko) * 2001-07-07 2004-11-08 엘지.필립스 엘시디 주식회사 액정표시장치의 어레이 기판 및 그의 제조방법
JP4401641B2 (ja) 2001-11-07 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6773944B2 (en) 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2003203973A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2003223119A (ja) 2002-01-30 2003-08-08 Toshiba Corp 表示装置およびその製造方法
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
KR100595454B1 (ko) * 2003-12-23 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
US7374983B2 (en) * 2004-04-08 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7608490B2 (en) * 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5046565B2 (ja) 2005-06-10 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7737442B2 (en) * 2005-06-28 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7807516B2 (en) 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5137342B2 (ja) 2005-06-30 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI260774B (en) * 2005-07-19 2006-08-21 Quanta Display Inc Method for manufacturing liquid crystal display substrates
US7867791B2 (en) * 2005-07-29 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities
US7875483B2 (en) * 2005-08-10 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of microelectromechanical system
US7524593B2 (en) * 2005-08-12 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Exposure mask
US7914971B2 (en) * 2005-08-12 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Light exposure mask and method for manufacturing semiconductor device using the same
US8149346B2 (en) * 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US8692455B2 (en) * 2007-12-18 2014-04-08 Sony Corporation Display device and method for production thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104190A (ja) * 1989-09-18 1991-05-01 Toshiba Corp 多層配線板およびその製造方法
TW588177B (en) * 2000-02-25 2004-05-21 Hitachi Ltd Liquid crystal display and the wiring structure thereof
CN1607444A (zh) * 2003-10-14 2005-04-20 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板、液晶显示器件及其制造和检测方法

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