JPS5968952A - 配線形成方法 - Google Patents
配線形成方法Info
- Publication number
- JPS5968952A JPS5968952A JP18047782A JP18047782A JPS5968952A JP S5968952 A JPS5968952 A JP S5968952A JP 18047782 A JP18047782 A JP 18047782A JP 18047782 A JP18047782 A JP 18047782A JP S5968952 A JPS5968952 A JP S5968952A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- aluminum
- film
- substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体基板上【二形成されるＡＩ！配線の形成
方法に関し、特に多層配線構造の半導体装置におい゛〔
断線防止？するため、この配線形成方法を利用するもの
である。
方法に関し、特に多層配線構造の半導体装置におい゛〔
断線防止？するため、この配線形成方法を利用するもの
である。
（ロ） 従来技術
半導体装置の小型化、高集積化に伴い、半導体基板上に
形成される配線の多層化が行なわれるようになってきて
いる。このような多層配線構造の半導体装置においては
、下層配線音形成した後、燐プローを行って下層配線の
端部の段差乞緩やかにするように下層配線Ｙ被うＰＳＧ
膜を設け、このＰＳＧ膜上に上層配線を形成することに
より下層配線と交差する箇所における上層配線の断線を
防止していた。
形成される配線の多層化が行なわれるようになってきて
いる。このような多層配線構造の半導体装置においては
、下層配線音形成した後、燐プローを行って下層配線の
端部の段差乞緩やかにするように下層配線Ｙ被うＰＳＧ
膜を設け、このＰＳＧ膜上に上層配線を形成することに
より下層配線と交差する箇所における上層配線の断線を
防止していた。
し９ 発明が解決しようとする問題点
ところが燐フローは高温状態で行うため、下層配線に融
点の低いＡＩ！Ｙ使用する場合には用いることが出来ず
、第１図のようＣ二半導体基板（」）上に絶縁膜１２１
Ｙ介して下層ＡＩ！配線（３）？設けた後、さらにＰＳ
ＧＪシリコン酸化嘆等の絶縁膜（４１をＣＶＤ法等で設
けると、下層ＡＩ！配線（３）側面が鋭くエツチングさ
れているので、この配線１３）側面論断に供給される反
応ガスが少なく、この箇所にくびれ（５）が発生し、そ
の後Ｃ：形成する上層配線がこのくびれ（５）によって
断線する危険性があった。
点の低いＡＩ！Ｙ使用する場合には用いることが出来ず
、第１図のようＣ二半導体基板（」）上に絶縁膜１２１
Ｙ介して下層ＡＩ！配線（３）？設けた後、さらにＰＳ
ＧＪシリコン酸化嘆等の絶縁膜（４１をＣＶＤ法等で設
けると、下層ＡＩ！配線（３）側面が鋭くエツチングさ
れているので、この配線１３）側面論断に供給される反
応ガスが少なく、この箇所にくびれ（５）が発生し、そ
の後Ｃ：形成する上層配線がこのくびれ（５）によって
断線する危険性があった。
に）問題点を解γに−するための手段
本発明はこのような点に瓜みて為されたものであつ−Ｃ
Ｃ半導体板板上高温でＪし成した第１のＡＪ膜と、低温
で形成した第２の１／膜を設けてこの第１．第２υｒｋ
ｌ幌を同時にエツチングし、第１のＡＪ頃と第２のＡＩ
！膜のエツチング速度の差？利用して配線上部側面にテ
ーパが形成されたＡｌ膜の２市層からなる下層配線？設
け、その後の絶縁膜の形成時にくひれが生じるの？防ぐ
配線形成方法を提供′Ｔるものである。
Ｃ半導体板板上高温でＪし成した第１のＡＪ膜と、低温
で形成した第２の１／膜を設けてこの第１．第２υｒｋ
ｌ幌を同時にエツチングし、第１のＡＪ頃と第２のＡＩ
！膜のエツチング速度の差？利用して配線上部側面にテ
ーパが形成されたＡｌ膜の２市層からなる下層配線？設
け、その後の絶縁膜の形成時にくひれが生じるの？防ぐ
配線形成方法を提供′Ｔるものである。
（ホ 実施例
以Ｆ、第２図乃至第８図を用いて本発明を利用した多層
配線の形成方法を詳述する。まず、第２図に示すように
例えばシリコン基板（６）上にＳｉ、Ｏｚ等の絶＠膜（
７）！設ける。次いでこの基板（６）を３００″Ｃ程度
ζニブリヒートし、第１のＡＩ！膿１８＋ｖスバタリン
グＣ二より３０００１程度設ける（第６図）このとき第
１のＡ Ｊ ＩＤＨ８］には２重殴％程度の８１！含有
させておき、絶縁膜（７）を介して第１のＡＩ！膜（８
）とシリコン基板（６１との間でＡＪ？とＳｉの相互拡
散が生じてこのＩ？（１１ｍ絶縁不良が発生するの乞防
いでいる。その後、基板（６）を放；ｕしてその温度が
１００“Ｃ以下に下がり１例えば基板（６）の温度が５
０゛Ｃになったとき第２のＡＪ膜（９）Ｚ再度スバタリ
ングにより２００ ｏＡ厚に形成する（第４図）。
配線の形成方法を詳述する。まず、第２図に示すように
例えばシリコン基板（６）上にＳｉ、Ｏｚ等の絶＠膜（
７）！設ける。次いでこの基板（６）を３００″Ｃ程度
ζニブリヒートし、第１のＡＩ！膿１８＋ｖスバタリン
グＣ二より３０００１程度設ける（第６図）このとき第
１のＡ Ｊ ＩＤＨ８］には２重殴％程度の８１！含有
させておき、絶縁膜（７）を介して第１のＡＩ！膜（８
）とシリコン基板（６１との間でＡＪ？とＳｉの相互拡
散が生じてこのＩ？（１１ｍ絶縁不良が発生するの乞防
いでいる。その後、基板（６）を放；ｕしてその温度が
１００“Ｃ以下に下がり１例えば基板（６）の温度が５
０゛Ｃになったとき第２のＡＪ膜（９）Ｚ再度スバタリ
ングにより２００ ｏＡ厚に形成する（第４図）。
続いて、第５図Ｃ二示す如く、下層配線のパターン形状
にレジス） ００１ ｖ設けて燐酸等のエッチャント乞
用いて同一工程で第２のＡＩ！膜（９）及び第１のＡＩ
！膜（８）のエツチング速度い、ＡＩ！の２重層から成
る下層配線０２ン形成する。このとき、第２のＡＩ！幌
（９）のエツチングレートは本実施例の場合２８００
Ｋ ７ｍ１ｎであり、第１のＡ Ｉ！１ｍｔ８１のエラ
チングレー） １９ ｏ ａｕｘｉｎより大きいため、
第１のＡｌ膜（８）が完全にエツチングされるまでに％
２のＡＩ！１ｌｕ１９１のサイドエツチングが十分行な
われ、第６図に示すように上部側面０１１１１１１がテ
ーパ状にエツチングされた下層配線θ２が形成される。
にレジス） ００１ ｖ設けて燐酸等のエッチャント乞
用いて同一工程で第２のＡＩ！膜（９）及び第１のＡＩ
！膜（８）のエツチング速度い、ＡＩ！の２重層から成
る下層配線０２ン形成する。このとき、第２のＡＩ！幌
（９）のエツチングレートは本実施例の場合２８００
Ｋ ７ｍ１ｎであり、第１のＡ Ｉ！１ｍｔ８１のエラ
チングレー） １９ ｏ ａｕｘｉｎより大きいため、
第１のＡｌ膜（８）が完全にエツチングされるまでに％
２のＡＩ！１ｌｕ１９１のサイドエツチングが十分行な
われ、第６図に示すように上部側面０１１１１１１がテ
ーパ状にエツチングされた下層配線θ２が形成される。
レジスト０１除去後、５ｊ−Ｏｆ、ｐｓＧ等の層間絶縁
膜０３１をＣＶＤ法でデポジットすると下層配線０２１
側面にくびれが生じることなく略均−な厚さで形成され
る（第７図）。その後、第８図に示す如（−Ｌ′、ｈ’
ｎ ｌ！ｌ己線（１４１を設けても下層配線１３との交
差部で断線力’−ＩＪｌじることはない０ （へ）効 宋 以上述べた如く２本発明配線形成方法は、比較的高温で
第１のＡＪ腺を設け、比較的低温で第２のＡ Ｉ！＋１
簗を形成して、この第１．第２σ）ＡｌＩ３染を同一工
程でエツチングしＣいるので、第１σ））ｌ！膜と第２
のＡＪ膜のエツチング速度の差Ｃ二よ【フ簡屯に配線−
し部側面にチーＡが形成さ→ｔたＡＩ！配線ン設けるこ
とができ、この配線形成方法でＡｔの下層配線を設け、
多局配線ン形成することＣ二よＩＪ。
膜０３１をＣＶＤ法でデポジットすると下層配線０２１
側面にくびれが生じることなく略均−な厚さで形成され
る（第７図）。その後、第８図に示す如（−Ｌ′、ｈ’
ｎ ｌ！ｌ己線（１４１を設けても下層配線１３との交
差部で断線力’−ＩＪｌじることはない０ （へ）効 宋 以上述べた如く２本発明配線形成方法は、比較的高温で
第１のＡＪ腺を設け、比較的低温で第２のＡ Ｉ！＋１
簗を形成して、この第１．第２σ）ＡｌＩ３染を同一工
程でエツチングしＣいるので、第１σ））ｌ！膜と第２
のＡＪ膜のエツチング速度の差Ｃ二よ【フ簡屯に配線−
し部側面にチーＡが形成さ→ｔたＡＩ！配線ン設けるこ
とができ、この配線形成方法でＡｔの下層配線を設け、
多局配線ン形成することＣ二よＩＪ。
゛配線交差部での断線！防ぐことカ１可能となる。
第１図は従来方法を用ｔ／Ｘて絶縁膜を４杉成したとき
の１折面図、第２図乃至＄８図番ま本発明配線Ｊ形成方
法を用いて半導体装置を形成するときの工程７示す断面
図である。 （８）・・・第１のＡＪｊ嘆、 （９）・・・第２のＡ
Ｊ膜、（１０１・・・レジス）、 ０２１・・・下層
配係、 ０３１・・・層間絶＠喚（＋４１・・・上層
配線。 第２図 第３図 第４図 第５図 第６図
の１折面図、第２図乃至＄８図番ま本発明配線Ｊ形成方
法を用いて半導体装置を形成するときの工程７示す断面
図である。 （８）・・・第１のＡＪｊ嘆、 （９）・・・第２のＡ
Ｊ膜、（１０１・・・レジス）、 ０２１・・・下層
配係、 ０３１・・・層間絶＠喚（＋４１・・・上層
配線。 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １）半導体基板乞比較的高温にした状態でこの基板に第
１のＡＩ！膜を形成し、さらにこの＄１のＡＩ！膜上直
二比較的低温で第２のＡＩ！膜を設け、この第２のＡｊ
ｌｋ！上にマスクとなるレジストを形成したｆ＆、第１
のＡＪ膜及び第２のＡＩ！膜を同一工程でエツチングし
て、ＡＩ！Ｍの二重層から成る配線！形成させることに
より％第１のＡＩ！硬と第２のＡｌ膜のエツチング速度
の差ヲ利用して′＠２のＡＩ！膜をサイドエツチングし
、配線−Ｅ部側面１：テーノ（を設けることン特徴とし
た配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18047782A JPS5968952A (ja) | 1982-10-13 | 1982-10-13 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18047782A JPS5968952A (ja) | 1982-10-13 | 1982-10-13 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968952A true JPS5968952A (ja) | 1984-04-19 |
Family
ID=16083901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18047782A Pending JPS5968952A (ja) | 1982-10-13 | 1982-10-13 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477144A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Growth method of metallic film for semiconductor device |
| JPH01189136A (ja) * | 1988-01-25 | 1989-07-28 | Nec Corp | 半導体集積回路装置 |
| US7601566B2 (en) | 2005-10-18 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1982
- 1982-10-13 JP JP18047782A patent/JPS5968952A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477144A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Growth method of metallic film for semiconductor device |
| JPH01189136A (ja) * | 1988-01-25 | 1989-07-28 | Nec Corp | 半導体集積回路装置 |
| US7601566B2 (en) | 2005-10-18 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8804060B2 (en) | 2005-10-18 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9576986B2 (en) | 2005-10-18 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9991290B2 (en) | 2005-10-18 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62219923A (ja) | 半導体装置の製造方法 | |
| JPS5968952A (ja) | 配線形成方法 | |
| JPS63250155A (ja) | 半導体装置の製造方法 | |
| JPS62277750A (ja) | 多層配線の形成方法 | |
| JPH0586661B2 (ja) | ||
| JPS5969950A (ja) | 多層配線形成方法 | |
| JPS62137853A (ja) | 多層配線の形成方法 | |
| JPS61107746A (ja) | 半導体装置の製造方法 | |
| JPS61112353A (ja) | 多層配線の形成方法 | |
| JPS6254427A (ja) | 半導体装置の製造方法 | |
| JPS60113444A (ja) | 多層配線構造 | |
| JPS59215747A (ja) | 半導体装置の製造方法 | |
| JPS59232443A (ja) | 半導体装置の製造方法 | |
| JPH0513411A (ja) | 半導体装置の製造方法 | |
| JPS5893254A (ja) | 半導体装置の製造方法 | |
| JPS6120352A (ja) | 多層配線の形成方法 | |
| JPS63237546A (ja) | 半導体装置の製造方法 | |
| JPH0461327A (ja) | 半導体装置の製造方法 | |
| JPH02296332A (ja) | 半導体装置の製造方法 | |
| JPH0269960A (ja) | 半導体装置の製造方法 | |
| JPS6235646A (ja) | 半導体装置の製造方法 | |
| JPH01300537A (ja) | 半導体装置の製造方法 | |
| JPS61256743A (ja) | 半導体装置の製造方法 | |
| JPS6132555A (ja) | 多層配線構造の形成方法 | |
| JPS63111644A (ja) | 半導体装置の製造方法 |