TWI293494B - Method for forming isolation layer in flash memory device - Google Patents
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Description
%年月f曰修暖)正替换頁 1)93494 九、發明說明： 【發明所屬之技術領域】 本發明關於一快閃記憶元件中形成壁氧化膜與隔離膜 之方法，更特別的是，本發明關於在一快閃記憶元件中形 成側壁氧化膜之方法，用於防止在溝槽內之側壁的半導體 基板，由於在溝槽形成後所執行之氧化過程之熱應力而被 破壞所造成的差排現象，因此可改善元件特性；及使用該 方法在快閃記憶元件中形成隔離膜之方法。 【先前技術】 最近，對能被電氣程式化或消除且不需要於一既定時 間內資料再被寫入之回復功能的快閃記憶元件有一增加之 需求，而且，對記憶元件之較高整合技術硏究已被積極地 執行以發展一可儲存許多資料之大容量記億元件。此時， 程式意指用以將資料寫入記憶單元之運算，與抹除意指用 以將已寫入記憶單元之資料予抹除之運算。 在快閃記憶元件中，一隔離膜藉一淺溝槽隔離（STI)過 程方法被形成以電氣隔離接鄰元件（例如，單元（Cell)與電 晶體），典型地，STI過程藉形成一墊氧化膜與一墊氮化膜 於一基板上之步驟被執行，執行一溝槽蝕刻過程以在基板 中形成溝槽，且接著沉積一絕緣膜使得溝槽被隱埋，因此 形成一隔離膜。 STI過程包含一壁氧化過程，其被執行於溝槽內側壁上 以於溝槽蝕刻過程被執行後補償溝槽之側壁，其係被溝槽 鈾刻過程損壞或以控制主動區域之面積，一壁氧化膜藉此 壁氧化過程被形成於溝槽之側壁上。
1293494 通常地，壁氧化過程在一爐管模式被實施，在 過程中，高熱應力被造成，因此產生了一差排現象 側壁部分在溝槽之頂部/底部區域被破壞。當一後 處理被執行時，此差排現象產生一路徑，漏電流即 路徑流動，因此，造成元件特性劣化。而且，在一 成後續的源極與汲極區域離子植入過程中，差排現 形成源極與汲極區域之主動區域中造成缺陷。 【發明內容】 因此，本發明係鑑於以上問題而發明者，且本 目的之一係爲提供一快閃記憶元件中形成壁氧化 法，用於防止在溝槽內之側壁的半導體基板，由於 形成後所執行之氧化過程而被破壞所造成的差排現 此可改善元件特性，及使用該方法在快閃記憶元件 一隔離膜之方法。 爲達成以上目的，依據本發明之一觀點，提供 一快閃記憶元件中用以形成壁氧化膜之方法，包括 槽被形成之一半導體基板之步驟，且在一 ISSG氧 中於氫氣與氧氣之氣體環境下執行氧化過程，因此 氧化膜於溝槽之側壁上。 而且，依據本發明之另一觀點，提供在一快閃 件中形成壁氧化膜之方法，包括步驟設置一墊氧化 成之一半導體基板，沉積一墊氮化膜於墊氧化膜上 墊氮化膜與硏磨墊氧化，且同時凹陷半導體基板之 部以形成第一溝槽，形成間隙壁於第一溝槽之側壁 時邊)正 壁氧化 ，使矽 續之熱 沿著此 用以形 象於一 發明之 膜的方 在溝槽 象，因 中形成 一種在 設置溝 化模式 形成壁 記憶元 膜被形 ，蝕刻 一些頂 上，在 『篇爾羅正替換頁 一氫氣與氧氣之氣體環境中於一 ISSG氧化模式下執行一 第一氧化過程，因此氧化經由間隙壁所曝露之半導體基板 之頂部，在一氫氣與氧氣之氣體環境中於一 ISSG氧化模 式下執行一第二氧化過程，因此形成壁氧化膜於第二溝槽 之側壁上且形成一隔離膜以隱埋第二溝槽。 【實施方式】 現在，依據本發明之一較佳實施例將參考附圖被描述， 因爲較佳實施例被提供以通常技藝人士能夠瞭解本發明之 目的，它們可以不同方式被修改且本發明之範圍不限於以 下所描述之較佳實施例。 第1至1 0圖爲剖面圖依據本發明之一較佳實施例用以 解釋在一快閃記憶元件形成壁氧化膜之方法與用以形成一 隔離膜之方法，在本發明中，NAND快閃記憶元件將作爲 一例子被描述，同時，在第1至10圖中，“單元（Cell)”指 示一單元區域其一記憶單元被形成，“HV”指示一高電壓 區域其一高電壓電晶體用以驅動該記憶單元被形成， 且” LV”指示一低電壓區域其一低電壓電晶體被形成。 .. 參考第1圖，一半導體基板1 〇 —預處理潔淨過程被實 施於其上被提供，此時，預處理潔淨過程包含使用稀釋的 HF(DHF)(例如，HF溶液其H20被稀釋至比例50:1)且接 著使用一溶液其SC-1 NH4OH/ h2o/ H20溶液以一既定之 比例被混合，或使用BOE(Buffer Oxide Etchant，緩衝氧化 蝕刻劑）潔淨該半導體基板1〇(例如，HF與NH4F之混合溶 液其中H20被稀釋至100:1或300:1比例[HF與NH4F之 比例爲1:4至1:7])且接著使用SC-1潔淨它。 正替換頁 因此，一遮蔽氧化膜（未顯示）被形成在半導體基板10 上’遮蔽氧化膜作爲在井與臨界電壓離子植入過程中避免 半導體基板10之表面被損壞，其係接續被執行。 一離子植入過程接著於半導體基板10中被執行，因此 形成一井（未顯示），假如半導體基板10爲P型基板，該 井可由一三重N( (TN)-井）與一 P-井所組成，該TN·井藉 離子植入過程使用磷（P)被形成且該卜井藉離子植入過程 使用硼（B)被形成。 爲形成一通道，一臨界電壓離子植入過程被執行於半_ 導體基板1 〇上。 一氧化膜11接著被形成於半導體基板10上，此時， 氧化膜11於高電壓區域HV的形成係較單元區域（：€11與 低電壓區域LV的形成更厚，例如，用以形成氧化膜1 1之 方法將簡單地描述於下。首先，執行一濕氧化過程，以在 包含單元區域Cell、低電壓區域LV與高電壓區域HV之 整個表面上形成一薄氧化膜，接著，使用一高電壓區域HV 已開孔的遮罩，再次執行濕氧化製程，因此，在高電壓區 域Η V中形成較厚的氧化膜1 1，此氧化膜1 1可藉在一溫 度範圍從750°C至800 °C執行一濕氧化過程而被形成且接著 在一溫度範圍從900°C至910°C使用N2執行一退火過程。 同時，雖然在上述執行的製程步驟中未被提及，但可 至少執行一次的潔淨過程’該潔淨過程可使用DHF和SC- 爲解釋方便，以下，形成於單元區域Cell中之氧化膜
11被稱爲一”墊氧化膜11a”，形成於低電壓區域LV中之 氧化膜11被稱爲一”低電壓閘氧化膜lib”，且形成於高電 壓區域 HV中之氧化膜11被稱爲一”高電壓閘氧化膜 1 1 c，，° 參考第2圖，一墊氮化膜12被沉積在整個表面包含墊 氧化膜1 1 a、低電壓閘氧化膜1 1 b與高電壓閘氧化膜1 1 c， 墊氮化膜12可藉低壓CVD(LPCVD)被沉積，此時，墊氮 化膜12被沉積厚度500埃至600埃，較佳地爲550埃。 一硬罩接著被沉積在墊氮化膜12上以執行一後續溝槽 蝕刻過程，此時，硬罩被形成以有一 DCS-HTO (DiChloroSilane(SiH2Cl2)-高溫氧化）膜 13 與一 SiOH 膜 14 之堆積結構，DCS-HT0膜13作爲避免墊氮化膜12被損 壞，且被沉積厚度250至350埃，較佳地300埃，而且， SiOH膜14被沉積厚度550至600埃，較佳地600埃 參考第3圖，當減少介於單元區域Cell與高電壓區域 HV間步驟時，一硏磨過程被執行於一 CMP模式以硏磨包 含硬罩之整個表面，此時，假如需要的話硏磨過程可於一 圍包（blanket)或回触模式中被執行。 參考第4圖，一光阻被覆鍍於包含硬罩之整個表面， 一曝露過程與使用一光罩之一顯影過程接著被執行以形成 一光阻圖案（未顯示）。 其後，使用該光阻圖案之一蝕刻過程作爲一蝕刻罩被 執行以圖案化該硬罩，光阻圖案接著經由一去光阻過程被 除去。 使用以圖案化硬罩之一蝕刻過程做爲一蝕刻罩接著被 執行以蝕刻墊氮化膜1 2與氧化膜1 1，此時，蝕刻過程被 1293494 年:？月//畴庚)正#換頁 較佳地執行使得半導體基板10之頂部之一些被凹陷，第 一溝槽15其藉半導體基板10之一些凹陷被形成，係藉蝕 刻過程所形成。 參考第5圖，用於間隙壁之絕緣膜1 6，沿著形成在第 一溝槽15的整個表面上的步階被沉積出。此時，用於間 隙壁之絕緣膜16的形成係使用一中間溫度氧化（MTO)膜， 而且，用於間隙壁之絕緣膜16的形成可藉使用TEOS(Tetra
Ethyle Ortho Silicate)、BPSG(Boron Phosphorus Silicate
Glass)、S0G(Spin On Glass)與 USG(Un-doped Silicate Glass) 中的任何一種。 籲 參考第6圖，一圍包蝕刻過程被異方向地被執行以形 成間隙壁16a於第一溝槽15之側壁上，此時圍包蝕刻過 程可於一圍包模式中被執行，間隙壁1 6 a經由此圍包蝕刻 過程被形成於硬罩、墊氮化膜1 2、氧化膜1 1之側壁上， 與半導體基板10之一些頂部上。 參考第7圖，一臨場蒸氣產生（ISSG)氧化過程被執行 於曝露於間隙壁16a間之半導體基板10上，此時，該ISSG 氧化過程被形成於H2與02之氣體環境中，爲何IS SG氧 化過程被執行之原因爲用以在第二溝槽每一個之一頂部邊 ® 緣部分製成圓的（見第8圖中”17”），其被形成於接續之溝 槽鈾刻過程中。因此，在每個溝槽之頂部邊緣部份之電場 集中會得以分散。所以，由於電場集中現象所造成之漏電 流便可以藉由ISSG氧化過程予以減弱。 參考第8圖，一溝槽蝕刻過程被執行以鈾刻被曝露之 半導體基板10，因此形成具有一深度較深於第一溝槽15 深度之第二溝槽17，因此，複數個第二溝槽個別地被形 -10- 1293494 ‘ % 成於單元區域Cel卜低電壓區域LV與高電壓區域HV中， 此時第二溝槽較佳地被形成於一深度中其該深度確保一隔 離特質使得記憶單元與/或電晶體可被電氣隔離。 同時，在溝槽蝕刻過程後，第二溝槽1 7之頂部邊緣部 分”A”其被耦合至間隙壁16a之底部，藉在第7圖中所 執行之ISSG氧化過程而具有一圓的形狀。 參考第9圖，一 IS SG氧化過程被執行於第一溝槽15 與第二溝槽1 7上以在第二溝槽之側壁上形成壁氧化膜 18，此時壁氧化膜18被形成厚度15至30埃，而且，IS SG 氧化過程在一溫度範圍從850°C至1 000°C與在1與02之 氣體環境中一壓力範圍從1至10 torr被執行，而且，在ISSG 氧化過程中，1與02之氣體環境被設定至一富含02之氣 體環境，較佳地在整個混合比率〇2之混合比例爲3 3 %至 6 0%，或H2之混合比例爲0.5 %至33%，此係因爲02對氧 化率具有一較大影響力，假如IS SG氧化過程被執行於H2 與〇2之氣體環境中，它可被表示成以下化學方程式A。 H2 + 02-> H20 + 0 + H (A) 如在方程式A中，0與OH基係藉H2與02之反應所產 生而控制氧化率。 所執行的ISSG氧化過程用以形成壁氧化膜18相較於 一典型的爐管過程可減少一結晶方位效果。 同時，在第二溝槽1 7之頂部邊緣部分之壁氧化膜1 8 之外型將被描述於此情形其中壁氧化膜1 8藉爐管過程（使 用爐管裝置）被形成且該情況其中壁氧化膜1 8藉如本發明 之一較佳實施例中之IS SG氧化方法被形成。 1293494 第Π圖顯示藉ISSG過程所形成之一壁氧化膜B，其 依據本發明之一較佳實施例在一溫度1 0 5 0 °C被執行，第1 2 圖顯示藉一乾爐管過程所形成之一壁氧化膜C，其在一 02 氣體環境中使用一爐管裝置在一溫度1100 °C被執行，第13 圖顯示藉一濕爐管過程所形成之一壁氧化膜D，其使用爐 管裝置在一溫度95 0°C被執行。
從第1 1至1 3圖，可見到依據本發明之一較佳實施例 藉ISSG氧化過程所形成之壁氧化膜B，在溝槽之頂部邊 緣相較於使用爐管裝置所形成之壁氧化膜C與D具有有 一良好的外型特色，當然，依據本發明之一較佳實施例之 ISSG氧化過程可在一溫度低於爐管過程中所執行的溫度 被執行，它是因此可能減少相當大的熱應力。 同時，ISSG過程用以形成壁氧化膜18需要的話可在使 用一潔淨過程使用DHF(或BOE)與SC-1移除全部間隙壁 1 6 a後被執行。
回到第1 0圖，一絕緣膜1 9用於一隔離膜被形成於包 含壁氧化膜1 8之整個表面上，此時，絕緣膜1 9使用一高 密度電漿（H D P )氧化膜被形成，此時，絕緣膜1 9是較佳地 間隙塡滿的使得缺陷不會產生於第一與第二溝槽1 5與1 7 中，而且，絕緣膜1 9可被沉積厚度約4 0 0 0埃至1 〇 〇 〇 〇埃。 隨後進行一硏磨過程，該硏磨過程係將絕緣膜1 9之整 個上表面進行硏磨，此時該硏磨過程係於CMP模式下執 行，但執行該硏磨過程可使得硬罩形成一既定厚度之凹陷 或硬罩被完全地移除直到某些墊氮化膜1 2形成凹陷。 一潔淨過程被施加至所硏磨的整個表面，此時，潔淨 -12- 1293494 過程可使用DHF與SC-1被執行以捕償在硏磨過程中所損 壞的部分或移除存在於整個表面之不需要的材料等。 在硏磨過程之後，藉由一使用磷酸（H3P 04)之蝕刻製程 來完全移除殘餘之硬罩及/或墊氧化膜12。此時，爲了不 損壞半導體基板，其較佳的蝕刻過程係使用氧化膜〗1作 爲蝕刻停止物。
其次，爲控制絕緣膜19之有效場厚度（EFT)至一厚度 約50埃至150埃，一使用DHF與SC-1之潔淨過程可更 具效果，因此，隔離膜被形成於單元區域Cell、低電壓區 域LV與高電壓區域HV中。 如上所描述，依據本發明，在溝槽被形成後一 IS SG氧 化過程被執行以在溝槽之側壁上形成壁氧化膜，它禁止小 平面被形成在溝槽之頂部與底部邊緣部分，所以溝槽之頂 部被製成圓的，而且，I S S G氧化過程在低溫以一相對短 的時間被執行，因此應力由於經一長時間之一氧化過程被 減低且一差排現象因此被避免發生。
雖然以上描述係參考最佳實施例被達成，它被瞭解本 發明之改變與修改可被一般技藝人士製成而不用逸離本發 明與所附申請專利範圍之精神與範圍。 【圖式簡單說明】 第1至1 〇圖爲剖面圖依據本發明之一較佳實施例用以 解釋在一快閃記憶元件形成壁氧化膜之方法與用以形成一 隔離膜之方法。 第 11 圖爲 一 TEM(Transmission Electron Microscope, 傳送電子顯微鏡）顯示依據本發明之一較佳實施例藉該方 -13- 1293494 法所形成之壁氧化膜用以形成快閃記憶元件之壁氧化膜。 第12與13圖爲TEM照片顯示藉一爐管過程使用一爐 管裝置所形成之壁氧化膜。 【主要元件符號說明】 10 半導體基板 ll(a)，ll(b)，11(c) 氧化膜 12 墊氮化膜 13 DCS-HTO 膜 14 SiOH 膜 15 第一溝槽 16，19 絕緣膜 16a 間隙壁 17 第二溝槽 18 壁氧化膜 Cell 單元區域 LV 低電壓區域 HV 高電壓區域
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Claims (1)
1293494 第9 3 1 3 8 6 7 7號「快閃記憶元件內形成隔離膜之方法」專 利案 (2006年4月修正） 十、申請專利範圍： 1 · 一種在一快閃記憶元件中形成隔離膜之方法，包括步 驟： 提供一半導體基板其中一墊氧化膜被形成； 沉積一墊氮化膜於墊氧化膜上；
蝕刻墊氮化膜與墊氧化膜，且同時凹陷半導體基板 之一些頂部以形成第一溝槽； 形成間隙壁於第一溝槽之側壁上； 在一氫氣與氧氣之氣體環境中於一 IS SG氧化模式 下執行一第一氧化過程，因此氧化經由間隙壁所曝露 之半導體基板之頂部；
蝕刻半導體基板較深於第一溝槽以形成第二溝槽； 在一氫氣與氧氣之氣體環境中於一 ISSG氧化模式 下執行一第二氧化過程，因此形成壁氧化膜於第二溝槽 之側壁上； 形成一隔離膜以隱埋第二溝槽。 2 ·如申請專利範圍第1項之方法，其中第一與第二氧化過 程在一溫度範圍從8 50至1 000 °C被執行。 3 ·如申請專利範圍第 2項之方法，其中第一與第二氧化過 在一壓力範圍從1至10 torr被執行。 4·如申請專利範圍第1項之方法，其中氫氣與氧氣之氣體 環境爲一富含氧氣之環境。 1293494 5 .如申請專利範圍第 4項之方法，其中氫氣與氧氣之氣體 環境，氧氣之混合比例爲33 %至60%。 6 .如申請專利範圍第 4項之方法，其中氫氣與氧氣之氣 體環境，氫氣之混合比例爲0.5 %至33%。 7.如申請專利範圍第1項之方法，其中壁氧化膜被形成厚 度15至30埃。
1293494 ι * 七、指定代表圖： (一) 本案指定代表圖為：第（9 )圖。 (二) 本代表圖之元件代表符號簡單說明·· 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 10 半導體基板 ll(a)，ll(b)， 11(c) 氧化膜 12 墊氮化膜 13 DCS-HTO 膜 1 4 SiOH 膜 16a 間隙壁 18 壁氧化膜 Cell 單元區域 LV 低電壓區域 Η V 高電壓區域
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