TWI239630B - Dual-gate MOS device and CMOS device with high-mobility crystalline planes and methods of forming the same - Google Patents

Dual-gate MOS device and CMOS device with high-mobility crystalline planes and methods of forming the same Download PDF

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Description

1239630 五、發明說明（2)
Circuits Conference, Paper 7.4。 更進一步要了解到的是，在例如矽之半導性晶體中， 電洞與電子的遷移率是結晶面的函數，其中形成電晶體的 通道。舉例來說，在矽中，電子在{1 〇 〇 }-等面中有其最大 的遷移率’同時電洞在{ 1 1 0 } -等面中有其最大的遷移率， 其如Takagi等人在「On the Uni versality of Inversion
Layer Mobility in Si MOSFETs: Part I-Effects of Substrate Impurity Concentration，」 1994 IEEE Trans. On Electron Devices, V. 41, No. 12, Dec. 1994，pp· 2357-236 8中所討論。其他種類之半導體基材 (如砷化鎵）典型地在不同的平面中具有不同之電子/電 洞的遷移率。 在實用上，已經證明難以在不同的平面上形成NFETs 與P F E T s，又不減低裝置之密度及/或增加製程複雜度。例 如，美國專利4, 933, 2 98中，在SOI基材上的矽島被選擇性 地罩住’並再結晶以形成不同方向之島，其増進製程成 本。在美國專利5，317，175中’個別的η與p裝置形成於彼 此正交基材的分別區域中，而犧牲了密度。在美國專利 5, 6 98, 8 9 3，以及日本公開專利申請案JP 1 264254纊jp 3 2 8 5 3 5 1 Α中，個別的元件形成於基材水平的與垂直的平面 上；溝渠的形成增加了製程的複雜度與費用。
4IBM03122TW.ptd 第7頁 1239630 五、發明說明（3) 因此若能提供具有η型與p型之，其不同通道平面中有 通道的電晶體的獨立的半導體主體（body)將會是一大獨 特的優勢，在某種意義上增加了最少的製程複雜度與密度 的損失。 三、【發明内容】 在第一方面，本發明包含一 M0S裝置，包含形成在一 基材上之第一與第二獨立半導體主體，該第一獨立半導體 主體具有其第一部份，位於一非正交、非平行於一與該第 二獨立半導體主體之第一部份之方向上，該第一與第二獨 立半導體主體之該部份具有各別之第一與第二結晶方向； 一第一閘電極，跨越該第一獨立半導體主體之該第一部份 的至少部分，且相對該至少部分，該第一閘電極是以一非 正交角度跨越；一第二閘電極，跨越該第二獨立半導體主 體之該第一部份的至少部分，且相對該至少部分，該第二 閘電極是以一非正交角度跨越；與位於至少被該第一閘電 極與該第二閘電極所個別暴露之第一與第二獨立半導體主 體之一部份中之經控制之電極群。 在第二方面，本發明包含一 CMOS裝置，包含一第一獨 立半導體主體，具有一 η型通道區域，一第一閘電極，該η 型通道區域位於比該第一獨立半導體主體之第二結晶面有 更高電子遷移率之第一結晶面上，該第一閘電極相對該通 道區域以一非正交的角度跨越於該通道區域；一第二獨立
4IBM03122TW.ptd 第8頁 1239630 五、發明說明（4) 半導體主體，具有一 p型通道區域，一第二電極，該P型通 道區域位於比該第一獨立半導體主體之第二結晶面有更高 電洞遷移率之第二結晶面上，該第二電極相對該通道區域 以一非正交的角度跨越於該通道區域。 在第三方面，本發明包含一形成M0S裝置之方法，包 含形成一第一獨立半導體主體，具有一 η型通道區域，一 第一閘電極，源極與汲極區域，該η型通道區域位於比該 第一獨立半導體主體之第二結晶面有更高電子遷移率之第 一結晶面上，該第一閘電極相對於該通道區域以一非正交 的角度跨越該通道區域；與形成一第二獨立半導體主體， 具有一 Ρ型通道區域，一第二電極，源極與汲極區域，該Ρ 型通道區域位於比該第一獨立半導體主體之該第二結晶面 有更高電洞遷移率之第二結晶面上，該第二電極相對於該 通道區域以一非正交的角度跨越該通道區域。 在第四方面，本發明包含一方法，提供一包含具有位 於第一與第二結晶面上通道區域之第一與第二FinFETs之 緻密積體化電路，包含之步驟為，在一給定之軸向上將一 半導體晶圓導向；在對該給定之軸向上之一第一方位角 (azimuth angle)上形成一第一組之遮罩形狀；在對該 給定之軸向上之一第二方位角（azimuth angle)上形成 一第二組之遮罩形狀；在該半導體晶圓中，經由蝕刻被該 第一與第二組之遮罩形狀所暴露出之該晶圓之部分以形成
4IBM03122TW.ptd 第9頁 1239630 修正 案號 92133496 五、發明說明（5)
FinFET主體群；在有利於微影控制之方向上於該FinFET主 體群上形成閘電極群。 四、【實施方式】 一般說來，本發明為一種方法與裝置，來提供具有第 一方向p型通道、第二方向η型通道的緻密電晶體構裝，以 及其他所有的設計特徵，彼此正規正交（orthonormal)， 亦即正交。一 { 1 0 0 }表面化之矽晶圓，對於坐落於沿著晶 圓上表面的平面垂直的參考軸上以22. 5度以{100}平面所 導向，於是造成了具有對垂直參考軸的相對方向上呈22.5 度方向的{ 1 1 0 }平面。獨立矽主體沿著根據是否用於建立η 型或ρ型FETs的個別平面所形成。閘電極層沿著正規正交 (亦即相對於9 0度方向）於晶圓的垂直參考軸的方向被圖 案化，其閘長度被定義為覆蓋於獨立矽主體之上閘電極的 寬度。 本發明可以製作在整體矽晶圓或是絕緣層上矽 (SOI)晶圓之上。一般說來，相對於整體矽晶圓，因如 下所述容易製造獨立矽主體而受偏好，但整體矽晶圓還是 可以用的。此外，儘管本發明所討論者為矽本體，其餘之 半導體本體（例如傳統之單晶鍺、矽與鍺之化合物（如矽 類材料，像是SiGe與SiGeC) 、I I I-V族材料像是GaAs與 I n A s或是I I - V I族材料）也可以用。
immm
4IBM0312ZTW-替換頁-061705. ptc 第10頁 1239630 五、發明說明（6) 於發明中，形成矽的獨立栅杆以提供用於雙閘極feTs 之矽本體（也就是說，FETs具有在多維領域中控制通道區 域的閘電極，不是只像傳統FETs中從上而下）。實際上， 任何會形成此等獨立矽主體的製程，不論有沒有雙^極式 構造，都能用。也就是說，儘管由於較容易建立以及所得 之雙閘極式構造所以本發明之較佳實施例使用F丨nFETs， 其，在獨立丰導體主體上用以形成FETs的方法、結構與構 造（或其他主動或被動積體電路元件）也可以用。 ::要說的是，基於現行半導體製程科技以及於未來 β者，本發明裝置之多種結構要參照特定的厚度、尺 參數。要了解到，在未來之製程積體化進步 ί明Ιΐϊ用不同/更進步响參數以形成所述之結構。本 發明之靶圍不應受限於如下所列之參數。 U考】S月之較佳實施例，FinFET石夕主體由下列方式 ί于n S01基材10,其具有給定之結晶方 :片上ΒΛ具有在埋入氧化層上厚度為大約1〇-12〇-之 在；為4-5〇nm之石夕氧化物12(使用傳統技術 Ϊε i I 所覆蓋，與位於矽氧化物層12上之一 6- 之二料Γ。ί Ϊ多晶矽（或其他適用於如下敘述之製程* 技術蝕刻夕\將—光罩形成在多晶矽上，以及使用傳統
-η估1二日日矽層’並停在矽氧化物1 2上。隨後如圖1所 不’使用傳統盤裝膝备VL 表私將鼠化矽側壁間隙壁30形成在經蝕刻之
1239630 五、發明說明（7) 多晶矽（蕊軸（mandrels) ) 2ON與20P邊上。間隙壁在其 最寬處大約4-50n (也就是，就在梦氧化物1 2上方）。 要注意到，對於多晶矽層之厚度較佳者為氮化矽間隙壁之 1 · 5倍；也要注意到，較佳之氮化碎間隙壁厚度大致上等 同於矽氧化物1 2者。要注意到，此等内關聯性不總是必須 的。 如圖2所示，要注意在上視中，蕊軸2 〇在不同角度上 被導向，端視最終形成何等裝置。蕊軸2 〇 N的導向是使得 最後FET的通道區域會沿著在SO I基材1 〇上石夕層的{1 〇 〇 }平 面，並用作形成η型FinFETs。蕊軸20P的導向是使得最後 FET的通道區域會沿著在SOI基材10上矽層的{丨10}面，並 用作形成p型F i nFETs。由於在矽中，{ 1 〇 〇 }面與{ 1 1 〇 }面彼 此互為4 5度，蕊軸2 0 N與2 0 P相似地彼此亦互為4 5度。如前 所討論過，不同的半導體具有不同的面，使得其電子與電 洞的遷移率會達到最大。於是乎，實際上，對於其他的半 導體蕊軸2 0 N與2 0 P彼此間可能會以其他非4 5度的角度安 置。其將位於任何對準而使得各別之電子與電洞的遷移率 最大之各別晶體方向的角度上。還有，雖然只有例示兩個 FinFET主體’實際上，會以相同的方向或是對主體2〇 n與 20 P彼此正交的方向，而在基材上形成其他的主體。 當以石夕作為較佳實施例時，注意到SO I基材1 〇上具有 一 V形缺口 1 〇 A。v形缺口係典型用作在製造時定義晶圓的
4IBM03122TW.ptd 第12頁 1239630
水平與垂直參考軸。因此，舉例來說，當晶圓被插入微影 工具時，V形缺口係用作定義晶圓的垂直參考軸，而影像 P以此軸為參考點被印上。在CM〇s技術中，典型將v形缺 :與晶圓的{ 1 1 0 }晶體方向對準。在本發明中，輝缺口則 疋作在遠離{100}平面而呈22· 5度角的位置上。 因此鰭通常被導向在+ / — 2 2 · 5度，遠離由晶圓上的 缺口所定義的四個基本（cardinal)方向。這會造成矽的 「鰭」位在位於{11 〇 }平面或{丨〇 〇丨平面的平面上，依據其 是否個別對垂直參考座標軸而言呈順時鐘方向或逆時鐘 向之22. 5度。 現在回到關於製程的描述，在多晶矽蕊軸2〇N與2〇p被 移除後，二氧化矽層1 2與下方之矽層被蝕刻以形成鰭本 體，以氮化石夕側壁30為遮罩。注意到，氮化矽間隙壁3〇與 下方之碎氧化物1 2—起作為於碎層全姓刻時可維持其立體 完整性之硬遮罩。然後移除氮化矽側壁間隙壁3 〇，而得 FinFET石夕主體40N與40P，各別都在其上表面留下一些^氧 化矽層12。所得之結構如圖3A (上視圖）、圖3B ( ^意 圖）所示。注意到，由於主體40N，40P由形成於一咬&上 之側壁間隙壁群所定義，而形成環圈的樣子。在此:際可 使用多種的遮罩/餘刻順序，以蝕除環圈的相連部分，""來 形成個別的FinFET主體。就本發明的目的而言，這些環圈 存在與否無關緊要。 °
1239630 五、發明說明（9) 隨後，FinFET主體40N與40P依據產品需求加以摻雜。 假設矽層原始係P-摻雜的，在此之際將FinFET主體4〇N上 遮罩並施加η-摻質於FinFET主體4〇p。如圖4A、圖4如斤 不，在適當之主體摻雜後，將一適當之矽氧化物閘介電5 〇 形成於FinFET主體（典型係卜2· 5nm#，由熱氧化所製 得）之中。了以使用其他之閘介電群（矽氧化物與矽氮化 物層，或^氮氧化矽，或任何一種最近所提出之如halfnium oxide、氧化銘、氧化錯與金屬石夕酸鹽類之高k閘氧化物介 電類）。然後一閘電極材料，典型多晶矽之厚度沉積至 5 0_15 0nm，然後被蝕刻以形成具有一給定閘長度7 —i8〇nm (在此方向上，在圖4 A垂直平面中閘極6 〇的寬度）之閘極 6 0。閘極長度在決定pETs的速度與適當性能上，特別是 F 1 nFfTs上，為具有決定性影響力的參數。閘極群沿著參 考座“被導向’且因此閘極長度的控制不因FinFET主體離 軸方向而有所損失。再者，要注意到，此次與後續之遮罩 與#刻步驟亦在與有利於微影控制之參考軸對準之下進 行。 在圖5中，源極與汲極延伸與hal〇s被離子化植入 FinFETs主體40N中，而遮罩層7〇區域只在有設計nFET^ 分的區域上方才會曝空。後續對pFETs執行類似的製程而 不予資述。注意到’執行各別延伸與ha丨〇植入作為植入物 的結果，在對晶圓水平參考轴大約15〇度（植入物71)、 1239630 五、發明說明αο) 3 0度（植入物72) 、210度（植入物74) 、3 3 0度（植入物 73)的方向上，以將FinFETs主體4 0N的兩邊完全摻雜。對 於η裝置而言，延伸之植入物為砷，劑量為1 e 1 5 (也就是1 * 1 0的1 5次方離子/平方公分）之數量級，而能量為大約 0 · 5 - 1 5 k Ε V，而h a 1 〇植入物為硼（Β 1 1)，劑量為4 Ε1 3之數 量級，而能量為大約0 · 4 - 1 0 k E V。對於p裝置而言，延伸 之植入物為數量級1E15之BF2，與大約0.05-15 kEV，而 h a 1 〇植入物為磷，劑量為5 Ε 1 3至1 Ε 1 4與大約1 - 4 0 k Ε V。要 注意到的是，所有的這些值係屬近似者，其依技術與產品 而定。 然後，在後續源極與汲極區域7 5之植入後，使用傳統 平面化後段製程（back-end-of-line; BE0L)保護層 (passivation layers) ’ （如硼鱗矽玻璃、氟矽玻璃與 諸如以SiLK與Black Diamond為商品名販售之之低k介電 物）與導體8 0 (經摻雜之矽、鋁、耐火金屬類與耐火金屬 合金類、銅與以銅為基礎之合金）將FinFETs予以内部互 聯。此等結構可為單層或是雙層大馬士革法（其中内部互 聯柱（stud)與金屬線兩者係藉由定義一中介窗（via) 或溝（groove)至金屬所在位置並平面化後之處所形 成），或是任何其他產生與FinFETs主體之密度一致之一 内部互聯密度之BE0L集積方法。 使用前述之方法，一反相器（i n v e r t e r)電流 < 以形
4IBM03122TW.ptd 第15頁 1239630 五、發明說明（11) 成具有如圖6所示之拓樸（topology)。注意到閘電極群
6〇與一位於其上而與閘電極著陸墊（landing pad) 100A 接觸之金屬柱（stud) 1 0 0B偶合。方法之特徵與發明之結 構為’本發明將读p裝置組之載子（c a r r i e r)遷移率最 大化’同時又除了蕊軸所定義遮罩外，提供在所有設計層 面中之正交形狀。鰭之臨界圖案控制藉由使用由邊緣所控 制之微影（在本實施例中，使用側壁間隙壁作為遮罩之側 土圖案轉移（sidewall-image-transfer， SIT))而控制 在非正交方向上。注意到本發明中，載子遷移率在不引入 額外之遮罩步驟或其他製程複雜度之下被最大化。同時密 度又在引入非正交特徵下，多多少少得到了折衷。由於用 於單一遮罩層次（定義獨立主體之遮罩）.，所以密度的損 失小於先前技藝中所提出之方案。由於同時對p裝置結 合了增加之載子遷移率與使用獨立FET主體，於是獲得了 補償。 ^ 於圖7中，例示本發明第二實施例。在本實施例中， 洋細之佈局不同於前述，獨立FET主體4關績4〇以係位於 與晶圓基本參考轴正交之方向上之實施例，除了緊鄰於閘 $極組與FET主體所交會之區域外。犬足（dogleg)式的 彎曲佈局拓樸提供了權宜式的平衡（tradeoff)，其在第 一 $施例所提供之FET密度之上再增加了密度，但是增加 了定義多晶矽蕊軸遮罩步驟的製程複雜度。例如，其形狀 可藉由在氮化矽蕊軸上執行二後續遮罩/蝕刻步驟而製
1239630 五、發明說明（12) 得，經由犬足式角度而使彼此偏離。 圖8例示根據本發明所製得之獨立FET與傳統所定義 F i n F E T之有效通道長度之間的關係。閘程度微影通常限制 了最小圖案，其決定F Ε Τ閘長。由於本發明之ρ丨η下ε Τ石夕9 0 鰭以6 7 . 5度，而非通常之9 0度穿過閘，由閘所覆蓋通道平 面之最小物理長度將為正割（secant) 2 2· 5度乘以傳統之 FET者，或大了 9% 。傳統上，源極與閘極區域的擴散在閘 邊緣下方延伸約1 0% (亦即，閘全長的，其1 〇%位於，例 如源極區域之上）；因此，為了要達成在圖8中之與 FinFET相去不遠值的LEFT，要修改製程以增加閘極下源極 與閘極擴散距離約1 5% 。實際上，本發明源極與閘極之延 伸’可以使用業界中多種已知不同的技術（例如在傳統參 數上延長時間或提昇植入物之溫度）來更加以在閘電極93 邊緣的下方被擴散。因此電有效通道長度，Leff，其決定 了本發明FinFE T之電性質，可以維持到與習知之ρ丨n j? £ τ者 相同。 雖然本發明以較佳實施例之方式敘述，然熟習本項技 藝者應認知到，本發明可以在如後付之申請專利範圍内之 精神與範圍内實行。
1239630 圖式簡單說明 五、【圖式簡單說明】 參照下列圖式與詳細敘述，對於熟知本項技藝者將會 更容易瞭解本發明與其他之目的與優點，其中： 圖1為S0 I晶圓在製程中與本發明第一實施例相配合之 處之不意圖， 圖2為S0 I晶圓在製程中間與本發明第一實施例相配合 之處之上視圖； 圖3A為上視圖，圖3B為示意圖，圖2之後配合本發明 第一實施例之SOI晶圓在製程中段步驟； 圖4A為上視圖，圖4B為示意圖，於圖3A與圖3B之後， 配合本發明第一實施例之S0 I晶圓在製程中段步驟； 圖5為配合本發明第一實施例帶有積體電路結構之SO I 晶圓之上視圖， 圖6為配合本發明第一實施例發明電路之佈局； 圖7為配合本發明第二實施例之物理佈局與結構；與 圖8為本發明之獨立FET裝置上視圖，例示其電子通道 長度之控制。 【圖式元件符號說明】 10 SOI基材 10A V形缺口 1 2石夕氧化物層 2 0蕊軸 30氮化矽側壁間隙壁 40N、40P FinFET石夕主體 5 0矽氧化物閘介電 60閘極 70遮罩層 71-74植入物
4IBM03122TW.ptd 第18頁 1239630 圖式簡單說明 7 5源極與汲極區域 1 0 0 A閘電極著陸墊 100B金屬柱 40NA、40PA獨立FET主體 90 FinFET矽 93閘電極 1II11 4IBM03122TW.ptd 第19頁

Claims (1)

1239630 94 6. 17 案號92133496_年月曰 修正_ 六、申請專利範圍 1 . 一種M0S裝置，包含： 形成在一基材上之第一與第二獨立（freestanding) 半導體主體（body)，該第一獨立半導體主體具有其一第 一部份，位於一非正交、非平行於與該第二獨立半導體主 體之一第一部份之方向上，該第一與第二獨立半導體主體 之該等部份具有各別之第一與第二結晶方向； 一第一閘電極，跨越該第一獨立半導體主體之該第一 部份的至少部分，且相對該至少部分，該第一閘電極是以 一非正交角度跨越；與 一第二閘電極，跨越該第二獨立半導體主體之該第一 部份的至少部分，且相對該至少部分，該第二閘電極是以 一非正交角度跨越；與 經控制之電極群，位於被該第一閘電極與該第二閘電 極所個別暴露之該第一與第二獨立半導體主體之至少部份 之中。 2. 如申請專利範圍第1項之裝置，其中該第一與第二獨立 半導體主體包含選自由矽、鍺、矽或鍺之化合物群、與 I I I-V族材料群或是I I-VI族材料群所組成之群組之一材 料。 3. 如申請專利範圍第2項之裝置，其中該第一獨立半導體 主體係對該第二獨立半導體主體呈一大約4 5度角度的方 向。
4IBM03122TW-替換頁-061705.ptc 第20頁 1239630 ___案號 92133496 _年 94 肩· 17日_^_ 六、申請專利範圍 4. 如申請專利範圍第3項之裝置，其中該第一閘電極以一 大約67. 5度之角度跨越於該第一獨立半導體主體之該第一 部份上。 5. 如申請專利範圍第4項之裝置，其中該第一獨立半導體 主體之一通道區域係與該第一半導體主體之一 {100}平面 對準，且該第二獨立半導體主體之一通道區域係與該第二 半導體主體之一 {110}平面對準。 6. 如申請專利範圍第5項之裝置，其中電子群為在該第一 獨立半導體主體之該通道區域中佔大多數之載子，且電洞 為在該第二獨立半導體主體之該通道區域中佔大多數之載 子。 7. —種CMOS裝置，包含： 一第一獨立矽主體，具有一 η型通道區域，一第一閘 電極，源極與汲極區域，該η型通道區域位於一第一結晶 面上，該第一閘電極相對於該通道區域以一非正交的角度 跨越該通道區域；與 一第二獨立矽主體，具有一 ρ型通道區域，一第二電 極，源極與汲極區域，該ρ型通道區域位於一第二結晶面 上，該第二電極相對於該通道區域以一非正交的角度跨越 該通道區域。
41BM03122TW -替換頁-061705. p t c 第21頁 1239630 ^_案號92133496_年94·月6· 曰 修正_及 六、申請專利範圍 8 ·如申請專利範圍第7項之裝置，其中該第一結晶面係一 { 1 0 0 }平面，且該第二結晶面係一 { 1 1 0 }平面。 9 ·如申請專利範圍第8項之裝置，其中該第一獨立半導體 主體之該源極與汲極區域為η-型摻質區域，且該第二獨立 半導體主體之該源極與汲極區域為Ρ-型。 1 0.如申請專利範圍第8項之裝置，其中該第一與第二獨 立矽主體至少其中之一具有該源極與汲極區域至少其中之 一，對於各別該第一與第二閘電極之一形成一正交角。 1 1.如申請專利範圍第9項之裝置，其中每一該第一與第 二獨立矽主體具有對於該第一與第二閘電極各別地形成一 正交角之源極與汲極區域。 1 2.如申請專利範圍第8項之裝置，其中至少該第一與第 二獨立石夕主體之一具有一犬足（dogleg)式的形狀。 1 3.如申請專利範圍第8項之裝置，其中該第一結晶面提 供高於至少一其他矽結晶面之電子遷移率，與其中該第二 結晶面提供高於該第一結晶面之電洞遷移率。 14. 一種CMOS裝置，包含：
4IBM03122TW-替換頁-061705. ptc 第22頁 1239630 _案號 92133496_± 94 f17 曰 修正_ 六、申請專利範圍 一第一獨立半導體主體，具有一 η型通道區域，一第 一閘電極，源極與汲極區域，該η型通道區域位於比該第 一獨立丰導體主體之一第二結晶面有更高電子遷移率之一 第一結晶面上，該第一閘電極相對於該通道區域以一非正 交的角度跨越該通道區域； 一第二獨立半導體主體，具有一 ρ型通道區域，一第 二電極，源極與汲極區域，該ρ型通道區域位於比該第一 獨立半導體主體之該第一結晶面有更高電洞遷移率之一第 二結晶面上，該第二閘電極相對於該通道區域以一非正交 的角度跨越該通道區域。 1 5.如申請專利範圍第1 4項之裝置，其中該半導體包含 矽，該第一結晶面係一 { 1 0 0 }平面，且該第二結晶面係一 {110}平面。 1 6·如申請專’利範圍第1 5項之裝置，其中該第一獨立半導 體主體之該源極與汲極區域為η-型摻質區域，且該第二獨 立半導體主體之該源極與沒極區域為Ρ -型。 1 7。如申請專利範圍第1 4項之裝置，其中該第一與第二獨 立矽主體至少其中之一具有該源極與汲極區域至少其中之 一，對於各別該第一與第二閘電極之一形成一正交角度。 1 8.如申請專利範圍第1 7項之裝置，其中每一該第一與第
4IBM03122TW-替換頁-061705. ptc 第23頁 1239630 94. 6. 17 _案號92133496_年月曰 修正__ 六、申請專利範圍 二獨立矽主體具有對於該第一與第二閘電極各別地形成一 正交角度之該源極與汲極區域。 1 9.如申請專利範圍第1 4項之裝置，其中至少該第一與第 二獨立矽主體之一具有一犬足式的形狀。 2 0. —種形成一 CMOS裝置之方法，包含： 在一基材上形成第一與第二獨立半導體主體，該第一 獨立半導體主體具有其一第一部份，位於非正交、非平行 於該第二獨立半導體主體之一第一部份之一方向上，該第 一與第二獨立半導體主體之該部份具有各別之第一與第二 結晶方向， 形成一第一閘電極，跨越該第一獨立半導體主體之該 第一部份的至少部分，且相對該至少部分，該第一閘電極 是以一非正交角度跨越；與 形成一第二閘電極，跨越該第二獨立半導體主體之該 第一部份的至少部分，且相對該至少部分，該第二閘電極 是以一非正交角度跨越；與 形成位於被該第一閘電極與該第二閘電極所暴露之該 第一與第二獨立半導體主體之部份中之經控制之電極群。 2 1.如申請專利範圍第2 0項之方法，其中該第一與第二獨 立半導體主體包含選自由矽、鍺、矽或鍺之化合物群、與 I II -V族材料群或是I I -V I族材料群所組成之群組之一材
4IBM03122TW-替換頁-061705.ptc 第24頁 1239630 __案號 92133496 年 tg 修正_ 六、申請專利範圍 料。 2 2 .如申請專利範圍第2 0項之方法，其中該第一獨立半導 體主體係對該第二獨立半導體主體呈一大約4 5度角度的方 向。 2 3 ·如申請專利範圍第2 2項之方法，其中該第一閘電極以 一大約67. 5度之角度跨越該第一獨立半導體主體之該第一 部份。 2 4.如申請專利範圍第2 3項之方法，其中該第一獨立半導 體主體之一通道區域係與該第，一半導體主體之一 {100}平 面對準，且該第二獨立半導體主體之一通道區域係與該第 二半導體主體之一 {110}平面對準。 2 5 ·如申請專利範圍第2 4項之方法，其中電子為在該第一 獨立半導體主體之該通道區域中佔大多數之載子，與電洞 為在該第二獨立半導體主體之該通道區域中佔大多數之載 子。 2 6. —種形成一 CMOS裝置之方法，包含： 形成一第一獨立半導體主體，具有一 η型通道區域， 與一第一閘電極，該η型通道區域位於比該第一獨立半導 體主體之一第二結晶面有更高電子遷移率之一第一結晶面
4IBM03122TW-替換頁-061705 .ptc 第25頁 1239630 _案號92133496_年94淨· 17日 修正_ 六、申請專利範圍 上，該第一閘電極相對於該通道區域以一非正交的角度跨 越該通道區域；與 形成一第二獨立矽主體，具有一 P型通道區域，與一 第二電極，該p型通道區域位於比該第一獨立半導體主體 之該第一結晶面有更高電洞遷移率之一第二結晶面上，該 第二電極相對於該通道區域以一非正交的角度跨越該通道 區域。 2 7.如申請專利範圍第2 6項之方法，其中該第一結晶面係 一 { 1 0 0 }平面，且該第二結晶面係一 { 1 1 0 }平面。 2 8 .如申請專利範圍第2 7項之方法，其中該第一獨立半導 體主體之該源極與汲極區域為η-型摻質區域，且該第二獨 立半導體主體之該源極與汲極區域為Ρ-型。 2 9 .如申請專利範圍第2 6項之方法，其中該第一與第二獨 立矽主體至少其中之一具有該源極與汲極區域至少其中之 一，對於各別該第一與第二閘電極之一形成一正交角度。 3 0 .如申請專利範圍第2 9項之方法，其中每一該第一與第 二獨立矽主體具有對於該第一與第二閘電極各別地形成一 正交角度之源極與汲極區域。 3 1.如申請專利範圍第2 6項之方法，其中至少該第一與第
41ΒΜ03122TW-替換頁-061705. p t c 第26頁 1239630 _案號92133496_取曰 修正_ 六、申請專利範圍 二獨立矽主體之一具有一犬足式的形狀。 32. —種提供一包含具有位於第一與第二結晶面上通道區 域之第一與第二FinFETs之緻密積體化電路之方法，包含 的步驟有： 在一給定之軸向上將一半導體晶圓導向； 在對該給定之軸向上之一第一方位角（azimuth ang 1 e)上形成一第一組之遮罩形狀； 在對該給定之軸向上之一第二方位角上形成一第二組 之遮罩形狀； 在該半導體晶圓中，經由蝕刻被該第一與該第二組之 遮罩形狀所暴露出之該晶圓之部分以形成FinFeT主體群； 在有利於微影控制之方向上，於該FinFeT主體群上形 成閘電極群。 3 3 .如申請專利範圍第3 2項之方法，其中該半導體包含選 自由矽、鍺、矽或鍺之化合物群、與III -V族材料群或是 I I - V I族材料群所組成之群組之一材料。 34.如申請專利範圍第33項之方法，其中該半導體包含 矽。 3 5 .如申請專利範圍第3 2項之方法，其中該第一方位角係 位於比一第二結晶面有更高電子遷移率之該半導體之一第
4IBM03mTW-替換頁-061705. ptc 第27頁 1239630 _案號92133496_年94确17曰 修正__ 六、申請專利範圍 一結晶面上，且該第二方位角係位於比該第一結晶面有更 高電洞遷移率之該半導體之一第二結晶面上。 3 6 .如申請專利範圍第3 5項之方法，其中該半導體晶圓具 有對一 {110}面實質上呈45度之一 {100}結晶面。 3 7.如申請專利範圍第3 2項之方法，其中該第一方位角係 等於並相對於該第二方位角。 3 8 .如申請專利範圍第3 7項之方法，其中該第一與該第二 Fin各別自該晶圓軸之+22. 5度與-22. 5被導向。 39. —種半導體結構，包含： 一具有安置於一第一結晶面之一第一傳導區域之第一 獨立半導體主體； 、 一具有安置於一第二結晶面之一第二傳導區域之第二 獨立半導體丰體； 置於該第一與第二傳導區域上之第一與第二導體群， 各別以一非正交、非平行的一角度相對於該第一與第二傳 導區域。 4 0 .如申請專利範圍第3 9項之結構，其中一摻質區域各別 位於至少該第一與第二獨立半導體主體其中之一中，各別 該第一與第二導體群至少其中之、一具有其置於該摻質區域
4IBM03122TW-替換頁-061705. ptc 第28頁 1239630 _案號92133496_年94#· 17日 修正_ 六、申請專利範圍 上大約1 5%之全長。 4 1 .如申請專利範圍第4 0項之結構，其中該摻質區域包含 一 FET之一源擴散，且該各別之第一與第二導體群之至少 一包含一 F E T之一閘電極。 4 2 .如申請專利範圍第4 0項之結構，其中該摻質區域包含 一 FET之一汲擴散，且該各別之第一與第二導體群之至少 一包含一 F E T之一閘電極。 4 3 .如申請專利範圍第3 9項之結構，進一步包含一第三獨 立半導體主體，位於對於該第一與第二獨立半導體主體其 中之一之一正交方向上。
4IBM03122TW-替換頁-061705. ptc 第29頁
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