KR100601911B1 - 핀 펫 소자 제조 방법 - Google Patents
핀 펫 소자 제조 방법 Download PDFInfo
- Publication number
- KR100601911B1 KR100601911B1 KR1020030100533A KR20030100533A KR100601911B1 KR 100601911 B1 KR100601911 B1 KR 100601911B1 KR 1020030100533 A KR1020030100533 A KR 1020030100533A KR 20030100533 A KR20030100533 A KR 20030100533A KR 100601911 B1 KR100601911 B1 KR 100601911B1
- Authority
- KR
- South Korea
- Prior art keywords
- fin
- oxide
- etching
- pattern
- silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 5
- 238000002347 injection Methods 0.000 claims abstract description 5
- 239000007924 injection Substances 0.000 claims abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910000831 Steel Inorganic materials 0.000 claims abstract description 4
- 239000010959 steel Substances 0.000 claims abstract description 4
- 230000007261 regionalization Effects 0.000 claims abstract description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 전기적으로 안정적인 Fin FET 소자를 구현할 수 있도록 하는 Fin FET 소자 제조 방법에 관한 것으로, SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과; 상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과; 희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과; 강 유전체를 게이트 유전체로 증착시키는 과정과; 금속막을 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과; 상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과; 상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과; 상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 것이 바람직하다.
Fin FET, 문턱 전압, 누설 전류, 강(High-K) 유전체, 금속 게이트
Description
도 1은 종래 기술에 따른 Fin FET 소자를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법을 설명하기 위한 도면.
본 발명은 Fin FET(Field Effect Transistor) 소자 제조 방법에 관한 것으로서, 특히 전기적으로 안정적인 Fin FET 소자를 구현할 수 있도록 하는 Fin FET 소자 제조 방법에 관한 것이다.
벌크 트랜지스터(Bulk Transistor)의 축소(Scaling)가 공정상의 한계에 다다르게 되자, 이를 극복하기 위해 새롭게 시도되고 있는 새로운 개념의 소자 구조가 단일 또는 이중 게이트를 갖는 Fin FET이다.
도 1은 종래 기술에 따른 Fin FET 소자를 나타내는 도로, 종래에는 트랜지스 터의 게이트 재료로 폴리 실리콘(Poly Silicon)을 사용하고, 게이트 유전체(Gate Dielectric)로 SiO2 게이트 산화막(Oxide)을 사용한다.
전술한 바와 같은, Fin FET를 사용하게 되면, 소자의 집적도는 향상되지만, 벌크 트랜지스터에서 폴리 실리콘을 사용함으로써 나타나는 일 함수(Work Function) 차이에 의한 NMOS와 PMOS 소자의 문턱 전압(Threshold Voltage) 변화와 SiO2 게이트 산화막에 의한 누설 전류(Leakage Current)는 안정적인 소자 동작을 방해하는 요소들로 동작하게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 트랜지스터의 게이트 재료로 금속을 사용하고, 게이트 유전체로 강(High-K) 유전체를 사용함으로써, 일 함수 차에 의한 PMOS/NMOS 소자의 문턱 전압의 변화를 적절하게 조절하고, 누설 전류를 감소시킬 수 있도록 하는 Fin FET 소자 제조 방법을 제공함에 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법은, SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과; 상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과; 희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과; 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5) 또는 지르코니아(ZrO2) 중 어느 하나의 강 유전체를 게이트 유전체로 증착시키는 과정과; Ru-Ta, TaN(Cube and hexagonal) 또는 몰리브덴(Mo) 중 어느 하나를 금속막으로 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과; 상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과; 상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과; 상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 것이 바람직하다.
나아가, 상기 강 유전체 재료로, 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5), 지르코니아(ZrO2) 계통의 재료들이 사용되는 것이 바람직하다.
그리고, 상기 게이트 전극 재료로, Ru-Ta, TaN(Cube and hexagonal), 몰리브덴(Mo) 계열의 금속들이 사용되는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 Fin FET 소자 제조 방법에 대해서 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법을 설명하기 위한 도이다.
우선, 결정 방향을 가지는 대략 400㎚ 정도의 매몰 산화층(Buried Oxide)과 N 또는 P 타입으로 도핑된 대략 300㎚ 정도의 디바이스 층을 가지는 SOI(Silicon On Insulator) 기판 위에 실리콘 Fin 에칭(etching)을 위한 하드 마스크(Hard Mask)로 대략 200㎚ 정도의 열 산화 실리콘(Thermal SiO2)를 성장시키고, 전자빔 리소그라피(E-Beam Lithography)를 이용해 대략 20㎚~100㎚ 두께의 Fin 패턴을 전사한다.
전술한 바와 같이, Fin 패턴을 전사한 후에는, Fin 패턴을 식각 마스크로 사용하여 SiO2/SOI 기판에 이르는 RIE(Reactive Ion Etching) 공정을 통해 Fin FET 소자 몸통을 형성한다.
이후에는, 대략 70㎚ 정도의 희생 산화 실리콘(SiO2) 막을 성장시킨 후, 제거하여, RIE 공정에 의해 손상된 측벽을 회복시킨다.
그리고, 대략 5㎚~10㎚ 정도의 강 유전체(High-K Dielectric)를 게이트 유전체로 증착하는 데, 강(High-K) 유전체로 사용되는 재료로는 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5), 지르코니아(ZrO2) 계통의 재료들이 있다.
한편, 게이트를 형성하기 위해, PVD(Physical Vapor Deposition) 공정을 이용해 금속막을 대략 400㎚ 정도로 증착시키는 데, 게이트 전극 재료로 사용되는 재료로는 Ru-Ta, TaN(Cube and hexagonal), 몰리브덴(Mo) 계열의 금속들이 있다.
이후에는, CMP(Chemical Mechanical Polishing) 공정을 통해 옥사이드 하드(Oxide Hard)가 형성되어 있는 높이까지 평탄화를 시키고, 금속막 위에 패턴 형성을 위한 하드 마스크(Hard Mask)로 실리콘 질화물(Silicon Nitride;Si3N4) 막을 CVD(Chemical Vapor Deposition) 공정을 통해 증착한 후, DUV(Deep Ultraviolet)로 패터닝을 수행한다.
전술한 바와 같이, 패터닝을 수행한 후에는, 패터닝 과정을 통해 얻은 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크(Oxide Hard Mask)를 HF(High Frequency)로 없애준다.
그리고, 전술한 과정을 통해 형성된 금속 게이트에 게이트 전극의 쇼트(Short)를 방지하고, 소오스/드레인 주입시 실리콘(Si)층을 보호하기 위해 대략 75㎚ 정도의 측벽 산화막(Side Wall Oxide)을 성장시킨다.
이후에는, 비소(As) 또는 붕소(Boron)로 소오스/드레인 주입을 실시하고, RTA(Rapid Thermal Annealing)을 실시한다.
본 발명의 Fin FET 소자 제조 방법은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 Fin FET 소자 제조 방법에 따르면, 트랜지스터의 게이트 재료로 금속을 사용하고, 게이트 유전체로 강(High-K) 유전체를 사용함으로써, 일 함수 차에 의한 PMOS/NMOS 소자의 문턱 전압의 변화를 적절하게 조절하고, 누설 전류를 감소시킬 수 있게 된다. 이에 따라, 소자 동작의 전기적 안정성을 확보할 수 있게 된다.
Claims (3)
- SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과;상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과;희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과;산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5) 또는 지르코니아(ZrO2) 중 어느 하나의 강 유전체를 게이트 유전체로 증착시키는 과정과;Ru-Ta, TaN(Cube and hexagonal) 또는 몰리브덴(Mo) 중 어느 하나를 금속막으로 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과;상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과;상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과;상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 핀 펫 소자 제조 방법.
- 삭제
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100533A KR100601911B1 (ko) | 2003-12-30 | 2003-12-30 | 핀 펫 소자 제조 방법 |
| US11/024,518 US7067360B2 (en) | 2003-12-30 | 2004-12-28 | Method of fabricating a fin field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100533A KR100601911B1 (ko) | 2003-12-30 | 2003-12-30 | 핀 펫 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050068746A KR20050068746A (ko) | 2005-07-05 |
| KR100601911B1 true KR100601911B1 (ko) | 2006-07-14 |
Family
ID=34698771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100533A KR100601911B1 (ko) | 2003-12-30 | 2003-12-30 | 핀 펫 소자 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7067360B2 (ko) |
| KR (1) | KR100601911B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7572665B2 (en) * | 2005-10-21 | 2009-08-11 | Wisconsin Alumni Research Foundation | Microelectronics grade metal substrate, related metal-embedded devices and methods for fabricating same |
| JP4421618B2 (ja) * | 2007-01-17 | 2010-02-24 | 東京エレクトロン株式会社 | フィン型電界効果トランジスタの製造方法 |
| US7833891B2 (en) | 2008-07-23 | 2010-11-16 | International Business Machines Corporation | Semiconductor device manufacturing method using oxygen diffusion barrier layer between buried oxide layer and high K dielectric layer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6815268B1 (en) * | 2002-11-22 | 2004-11-09 | Advanced Micro Devices, Inc. | Method for forming a gate in a FinFET device |
| US6794718B2 (en) * | 2002-12-19 | 2004-09-21 | International Business Machines Corporation | High mobility crystalline planes in double-gate CMOS technology |
-
2003
- 2003-12-30 KR KR1020030100533A patent/KR100601911B1/ko not_active IP Right Cessation
-
2004
- 2004-12-28 US US11/024,518 patent/US7067360B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050142738A1 (en) | 2005-06-30 |
| US7067360B2 (en) | 2006-06-27 |
| KR20050068746A (ko) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11145553B2 (en) | Nonplanar device and strain-generating channel dielectric | |
| US8969965B2 (en) | Fin-last replacement metal gate FinFET | |
| US7329913B2 (en) | Nonplanar transistors with metal gate electrodes | |
| US9196522B2 (en) | FinFET with buried insulator layer and method for forming | |
| KR100702553B1 (ko) | 벌크 반도체로부터 형성된 ｆｉｎＦＥＴ 소자 및 그 제조방법 | |
| US8871584B2 (en) | Replacement source/drain finFET fabrication | |
| US9093376B2 (en) | Replacement metal gate FinFET | |
| JP5781944B2 (ja) | スレッショルド調節半導体合金を堆積させるのに先立ちパターニング不均一性を低減することによる前記半導体合金の厚みばらつきの低減 | |
| TWI618126B (zh) | 半導體元件及其形成方法 | |
| US10872890B2 (en) | Semiconductor device | |
| US9373690B2 (en) | Variable length multi-channel replacement metal gate including silicon hard mask | |
| JP6173083B2 (ja) | 電界効果半導体デバイスを製造する方法 | |
| US9472654B2 (en) | Forming low parasitic trim gate last MOSFET | |
| TW201631640A (zh) | 電晶體裝置及其成型方法 | |
| CN106935503B (zh) | 半导体器件的形成方法 | |
| KR100601911B1 (ko) | 핀 펫 소자 제조 방법 | |
| TWI675489B (zh) | 製造電容匹配ｆｅｔ之方法及相關裝置 | |
| CN105336624B (zh) | 鳍式场效应晶体管及其假栅的制造方法 | |
| US9799566B1 (en) | Semiconductor device and manufacturing method thereof | |
| US9929250B1 (en) | Semiconductor device including optimized gate stack profile | |
| CN105097535B (zh) | FinFet器件的制造方法 | |
| CN111384173A (zh) | 鳍式场效应管的制备方法、鳍式场效应管及硅衬底 | |
| CN104576725B (zh) | 后栅工艺中伪栅器件及半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120619 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |