KR100601911B1 - 핀 펫 소자 제조 방법 - Google Patents
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Abstract
본 발명은 전기적으로 안정적인 Fin FET 소자를 구현할 수 있도록 하는 Fin FET 소자 제조 방법에 관한 것으로, SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과; 상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과; 희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과; 강 유전체를 게이트 유전체로 증착시키는 과정과; 금속막을 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과; 상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과; 상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과; 상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 것이 바람직하다.
Fin FET, 문턱 전압, 누설 전류, 강(High-K) 유전체, 금속 게이트
Description
도 1은 종래 기술에 따른 Fin FET 소자를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법을 설명하기 위한 도면.
본 발명은 Fin FET(Field Effect Transistor) 소자 제조 방법에 관한 것으로서, 특히 전기적으로 안정적인 Fin FET 소자를 구현할 수 있도록 하는 Fin FET 소자 제조 방법에 관한 것이다.
벌크 트랜지스터(Bulk Transistor)의 축소(Scaling)가 공정상의 한계에 다다르게 되자, 이를 극복하기 위해 새롭게 시도되고 있는 새로운 개념의 소자 구조가 단일 또는 이중 게이트를 갖는 Fin FET이다.
도 1은 종래 기술에 따른 Fin FET 소자를 나타내는 도로, 종래에는 트랜지스 터의 게이트 재료로 폴리 실리콘(Poly Silicon)을 사용하고, 게이트 유전체(Gate Dielectric)로 SiO2 게이트 산화막(Oxide)을 사용한다.
전술한 바와 같은, Fin FET를 사용하게 되면, 소자의 집적도는 향상되지만, 벌크 트랜지스터에서 폴리 실리콘을 사용함으로써 나타나는 일 함수(Work Function) 차이에 의한 NMOS와 PMOS 소자의 문턱 전압(Threshold Voltage) 변화와 SiO2 게이트 산화막에 의한 누설 전류(Leakage Current)는 안정적인 소자 동작을 방해하는 요소들로 동작하게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 트랜지스터의 게이트 재료로 금속을 사용하고, 게이트 유전체로 강(High-K) 유전체를 사용함으로써, 일 함수 차에 의한 PMOS/NMOS 소자의 문턱 전압의 변화를 적절하게 조절하고, 누설 전류를 감소시킬 수 있도록 하는 Fin FET 소자 제조 방법을 제공함에 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법은, SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과; 상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과; 희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과; 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5) 또는 지르코니아(ZrO2) 중 어느 하나의 강 유전체를 게이트 유전체로 증착시키는 과정과; Ru-Ta, TaN(Cube and hexagonal) 또는 몰리브덴(Mo) 중 어느 하나를 금속막으로 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과; 상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과; 상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과; 상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 것이 바람직하다.
나아가, 상기 강 유전체 재료로, 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5), 지르코니아(ZrO2) 계통의 재료들이 사용되는 것이 바람직하다.
그리고, 상기 게이트 전극 재료로, Ru-Ta, TaN(Cube and hexagonal), 몰리브덴(Mo) 계열의 금속들이 사용되는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 Fin FET 소자 제조 방법에 대해서 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 Fin FET 소자 제조 방법을 설명하기 위한 도이다.
우선, 결정 방향을 가지는 대략 400㎚ 정도의 매몰 산화층(Buried Oxide)과 N 또는 P 타입으로 도핑된 대략 300㎚ 정도의 디바이스 층을 가지는 SOI(Silicon On Insulator) 기판 위에 실리콘 Fin 에칭(etching)을 위한 하드 마스크(Hard Mask)로 대략 200㎚ 정도의 열 산화 실리콘(Thermal SiO2)를 성장시키고, 전자빔 리소그라피(E-Beam Lithography)를 이용해 대략 20㎚~100㎚ 두께의 Fin 패턴을 전사한다.
전술한 바와 같이, Fin 패턴을 전사한 후에는, Fin 패턴을 식각 마스크로 사용하여 SiO2/SOI 기판에 이르는 RIE(Reactive Ion Etching) 공정을 통해 Fin FET 소자 몸통을 형성한다.
이후에는, 대략 70㎚ 정도의 희생 산화 실리콘(SiO2) 막을 성장시킨 후, 제거하여, RIE 공정에 의해 손상된 측벽을 회복시킨다.
그리고, 대략 5㎚~10㎚ 정도의 강 유전체(High-K Dielectric)를 게이트 유전체로 증착하는 데, 강(High-K) 유전체로 사용되는 재료로는 산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5), 지르코니아(ZrO2) 계통의 재료들이 있다.
한편, 게이트를 형성하기 위해, PVD(Physical Vapor Deposition) 공정을 이용해 금속막을 대략 400㎚ 정도로 증착시키는 데, 게이트 전극 재료로 사용되는 재료로는 Ru-Ta, TaN(Cube and hexagonal), 몰리브덴(Mo) 계열의 금속들이 있다.
이후에는, CMP(Chemical Mechanical Polishing) 공정을 통해 옥사이드 하드(Oxide Hard)가 형성되어 있는 높이까지 평탄화를 시키고, 금속막 위에 패턴 형성을 위한 하드 마스크(Hard Mask)로 실리콘 질화물(Silicon Nitride;Si3N4) 막을 CVD(Chemical Vapor Deposition) 공정을 통해 증착한 후, DUV(Deep Ultraviolet)로 패터닝을 수행한다.
전술한 바와 같이, 패터닝을 수행한 후에는, 패터닝 과정을 통해 얻은 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크(Oxide Hard Mask)를 HF(High Frequency)로 없애준다.
그리고, 전술한 과정을 통해 형성된 금속 게이트에 게이트 전극의 쇼트(Short)를 방지하고, 소오스/드레인 주입시 실리콘(Si)층을 보호하기 위해 대략 75㎚ 정도의 측벽 산화막(Side Wall Oxide)을 성장시킨다.
이후에는, 비소(As) 또는 붕소(Boron)로 소오스/드레인 주입을 실시하고, RTA(Rapid Thermal Annealing)을 실시한다.
본 발명의 Fin FET 소자 제조 방법은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 Fin FET 소자 제조 방법에 따르면, 트랜지스터의 게이트 재료로 금속을 사용하고, 게이트 유전체로 강(High-K) 유전체를 사용함으로써, 일 함수 차에 의한 PMOS/NMOS 소자의 문턱 전압의 변화를 적절하게 조절하고, 누설 전류를 감소시킬 수 있게 된다. 이에 따라, 소자 동작의 전기적 안정성을 확보할 수 있게 된다.
Claims (3)
- SOI 기판 위에 실리콘 핀(Fin) 에칭을 위한 하드 마스크로 열 산화 실리콘을 성장시킨 후, 핀 패턴을 전사시키는 과정과;상기 핀 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 핀 펫(Fin FET) 소자 몸통을 형성하는 과정과;희생 산화 실리콘 막을 성장시킨 후, 제거하여, 상기 에칭 공정에 의해 손상된 측벽을 회복시키는 과정과;산화 하프늄(HfO2), 탄탈륨 옥사이드(Ta2O5) 또는 지르코니아(ZrO2) 중 어느 하나의 강 유전체를 게이트 유전체로 증착시키는 과정과;Ru-Ta, TaN(Cube and hexagonal) 또는 몰리브덴(Mo) 중 어느 하나를 금속막으로 증착시킨 후, 옥사이드 하드가 형성되어 있는 높이까지 평탄화를 시키는 과정과;상기 금속막 위에 패턴 형성을 위한 하드 마스크로 실리콘 질화물 막을 증착한 후, 패터닝을 수행하는 과정과;상기 패터닝 과정을 통해 획득한 패턴을 식각 마스크로 사용하여 에칭 공정을 통해 금속 게이트를 형성하고, 잔여 옥사이드 하드 마스크를 없애주는 과정과;상기 금속 게이트에 게이트 전극의 쇼트를 방지하고, 소오스/드레인 주입시 실리콘층을 보호하기 위해 측벽 산화막을 성장시키는 과정을 포함하여 이루어지는 핀 펫 소자 제조 방법.
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