TWI224379B - Semiconductor device having hole wiring and its manufacturing method - Google Patents

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TWI224379B
TWI224379B TW092102223A TW92102223A TWI224379B TW I224379 B TWI224379 B TW I224379B TW 092102223 A TW092102223 A TW 092102223A TW 92102223 A TW92102223 A TW 92102223A TW I224379 B TWI224379 B TW I224379B
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Description

1224379 玖、發明說明： 【發明所屬之技術領域】 本發明係關於具備有孔之粗配線之半導體裝置及其製造 方法。 【先前技術】 多層配線構造之半導體裝置中，如圖22所示，係為流入 大電流而必須有粗配線111、112之情形。於該粗配線111、 1 1 2之間，設置有與該粗配線11 1、1 1 2為非導通之配線，特 別如接觸11 3等縱型配線。該情形下，如圖23所示，累積配 合充裕之粗配辟^11、II2之配線寬X、接觸II3之寬γ、與 粗配線111、112與接觸11 3之距離Z等，將有半導體裝置之 面積增大之問題。 此外，即使為MRAM(磁阻隨機存取記憶體）之磁性記憶裝 置，其係具備利用穿隧磁阻效應（以下稱為TMR)之MTJ(磁-性务隧結）元件者’亦有必須使用粗配線之處，有與上述半 導體裝置產生相同問題之情形。 亦即如圖2 4所示’磁性記憶裝置中，於位元線1 2 7與字元 線136义叉點設置作為記憶元件之MTJ元件13〇，並於該MTJ 7C件Π0寫入資料。該寫入之際，位元線127與字元線136 必須流入大電流。故位元線127與字元線136之配線寬必須 有一定程度以上。 此外如圖25所示，一般上窝入配線之位元線127與字元線 136 ’必須包覆MTJ元件13〇。此處mtj元件為謀求磁區 之最適化，以細長狀而形成為多。因此，MTJ元件130於字 元，泉1 3 6之K申方向（箭頭方向）細長形成時，隨該元件 83416 1224379 130之寬p，位元線l27之配線寬q必須變粗。 因此即使於磁性記憶裝置，位元線127及字元線136之配 線寬為粗’故與上述半導體裝置相同，有裝置之面積增大 之問題。 【發明内容】 本發明係主張以日本專利申請案編號2002-28561為優先 權’其申請曰為西元2002年2月5曰，且其全部内容以參考 資料包含於此。 依據本發明第1視點之半導體裝置，其包含··第1配線， 其具有第1孔；及第1連接部件，其係與前述第1配線隔離並 通過前述第1孔者。（申請專利範圍第1項） 依據本發明第2視點之半導體裝置之製造方法，其包含以 下工序：形成具有第1孔（13、29)之第1配線（11、27、27 A); 及形成與前述第1配線（11、27、27 A)隔離，並通過前述第^ 孔（13、29)之連接部件（12、26、34、34A)。（申請專利範圍 第28項）。 【實施方式】 本發明之實施形態參照後述之圖式說明。該說明之際， 於全部圖中共通之部份以共通之參照符號表示。 〔第1實施形態〕 弟1⑤施开^怨係於粗配線設置孔’並於該孔通過與配線非 導通之接觸者。 圖1係表示關於本發明第1實施形態之多層構造半導體裝 置之全體圖。圖2A、2B、2C係表示關於本發明第i實施形 83416 1224379 態之配線之全體圖、平面圖、截面圖。圖3a、3b、π係表 示關於本發明第丨實施形態之配線及接觸之全體圖、平面 圖、截面圖。以下’說明關於第i實施形態之半導體裝置構 造。 如圖1所示，關於第丨實施形態之多層構造半導體裝置 中，配線寬為粗之第1至第3配線Ua、Ub、Uc，及與該等 弟1至第3配線lla、llb、Uc係非導通，如接觸以之縱配線 存在時，於第i至第3配線lla、Ub、Uc分別設置孔⑴、 13b、13c，於該孔13a、13b、13c通過接觸& 具體上如圖2A、2B、2C所示，例如於必須流入大電流之 配線寬為粗之配線H ’設置複數之孔13。該等之孔13係貫 通配線11，例如以等間隔隔離.此外，孔13之形狀無限定 例如可為矩形或圓形。 矣下來如圖3 A、3 B、3 C所示，於配線！ ！之孔j 3通過接觸· &此處因接觸12與配線_非導通，故接觸12與配線n 係隔離而設置。於該接觸12與配線⑽，例如填入絕緣膜 (無圖示）。 此外’因配線11之寬於孔13之部份實質將變細，故有配 ”阻’夂阿〈虞。0此，孔13必須設定為不會成為該配線 黾阻上升問題之大小。 、關於Θ種本發明第1實施形態之半導體裝置，係以如下之 方法形成。以了簡單$明關於第i實施形態之+導體裝置一 部份之製造方法。 ， 圖C所示，形成配線11用之配線材，將該配線材 83416 以配線11及孔1 3之形狀，例如使用光刻及RIE(反應離子蝕 d )开y成圖案。其次，於孔丨3内及配線丨丨上形成絕緣膜（無 圖不）。I後除去絕緣膜之一部份，於孔丨3内形成接觸丨2用 足溝。I後’藉由於該溝填入接觸材，如圖3C所示，形成 通過孔1 3之接觸1 2。 <後藉由重複上述工序可形成多層配線，如圖丨所示，形 成通過第1至第3配線ua、nb、nc内之孔13a、i3b、& 之接觸1 2。 依據上述第1實施形態，形成必須有配線寬為粗之多層配 線時，於配線寬為粗之配線丨丨内設置孔13，並於該孔13通 過與配線11隔離之接觸12。故裝置之面積僅依配線丨丨之寬 度而決足，可將裝置面積之增大限制於最小，有利於微細 化之進行。 又，一般上，流入大電流之配線，因所佔有之面積增大^ 故不設置於多層配線之下層部，設置於最上層部為多。惟 使用第1實施形態之構造時，因可限制佔有之面積為小，故 於多層配線之下層部亦可配置流入大電流之配線丨i。 此外於第1實施形態中，配線u並未限定於上述種類，而 可有各種之變形。例如如圖4所示，於配線i丨中相鄰之孔i 3 之間，形成使配線11之寬度變細之凹部14亦可。該情形下， 不僅有上述第丨實施形態之效果’進一步可調整電流通路 〔第2實施形態〕 第2貫施形怨係於關於第1實施形態之配線中，於孔内進 一步設置接觸干涉帶。又，於第2實施形態中，僅說明與第 83416 1224379 1實施形態相異之處。 圖5係表示關於本發明第2實施形態之多層構造半導體裝 置之全體圖。圖6A、6B、6C係表示關於本發明第2實施形 態之配線之全體圖、平面圖、截面圖。圖7A、7B、7C係表 不關於本發明第2實施形態之配線及接觸之全體圖、平面 圖、截面圖。以下，說明關於第2實施形態之半導體裝置構 造0 如圖5至圖7C所示，與第i實施形態相異之處係於配線η 之孔13内，於接觸12設置接觸干涉帶15。因該接觸干涉帶 15係與配線丨丨以相同材料形成，故接觸干涉帶丨5之厚度與 配、泉11之厚度將相等。之後接觸干涉帶丨5與配線11隔離並 設置。 關於該種本發明第2實施形態之半導體裝置，以如下之方 法形成。以下簡單說明關於第2實施形態之半導體裝置一部 份之製造方法。 首先如圖6C所示，形成配線u用之配線材，將該配線材 以配線11、孔13、及接觸干涉帶15之形狀，例如使用光刻 及RIE形成圖案。其次，於接觸干涉帶15與配線丨丨間之空隙 及配線11上形成絕緣膜（無圖示）。之後除去絕緣膜之一部 份，形成露出接觸干涉帶15之接觸12用之溝。之後，藉由 於該溝填人接觸材，如圖7C所示，形成連接接觸干涉㈣ 之接觸1 2。 之後藉由重複上述工序可形成多層配線，如圖5所示，另 成通過第1至第3配線lla、llb、Uc内之孔13a、i3b、i3c 83416 1224379 且包含接觸干涉帶15之接觸12 第1實施形態中，因接縮〗？從* 要觸1 2係貝通孔1 3地形成，故接觸12 用之溝深度，係配線1丨夕戶奋办L _、 求11 <尽度與上下之配線間距離之和。 對此，第2實施形熊中，阳掉 、 〜甲 Q接觸1 2係形成於接觸干涉帶1 5 上，故接觸12之溝深户借办^ 丁、 上 又僅係上下芡配線間距離。因此，第2 貝^^形怨不需形成如第1會说）能 声 々罘1 @她形怨般深之接觸1 2，可以連接 通常配線間之接觸之相同深_ 祁Ν冰度形成。故除可使用通常之接 觸製程之外，亦可防止艰占、、这一 y成/木之接觸時所發生之空穴。 此外於第2貫施形態中，配線u並未限定於上述種類，而 可有各種之變形。例如如圖8所示，於配線11中相鄰之孔Η ^間’形成凹部14亦可。該情形了，不{堇有上述第2實施形 態之效果，進一步可調整電流通路。 — 〔第3實施形態〕 第3貫施形態係將關於第2實施形態之半導體裝置構造， 應用於磁性記憶裝置。該磁性記憶裝置例如MRAM(磁阻隨 機存取记fe體），其係具備利用穿隧磁阻效應（以下稱為 TMR)之MTJ(磁性穿隧結）元件者。關於第3實施形態之 MRAM構造，ΜΤ】τό件係設置於位元線與寫人字元線之交 點0 圖9係表不關於本發明第3實施形態之磁性記憶裝置之全 體圖。圖10係表示關於本發明第3實施形態之磁性記憶裝置 之截面圖。以下，說明關於第3實施形態之磁性記憶裝置構 83416 -10- 1224379 造。 々圖9、圖1 〇所示’關於第3實施形態之磁性記憶裝置， 系使ix元線2 7與寫入字元線3 6交差設置，並於該等位元線 27與寫入字元線36之交差部之位元線27上，設置Μ丁 j元件 Q r\ 、 於k元線27設置孔29，並於該孔29内設置接觸干涉帶 28之後連接MTJ元件30之上部配線35與接觸34連接，該 接觸34與接觸干涉帶28連接，該接觸干涉帶28與接觸26連 接，藏接觸26與MOS(金氧半導體）電晶體24之源極/汲極擴 欢層23連接。因此，MTJ元件3〇通過位元線27之孔29，與 資料讀取用MOS電晶體24連接。 關於該種本發明第3實施形態之磁性記憶裝置，以如下之 方法形成。以下簡單說明關於第3實施形態之磁性記憶裝置 之製造方法。 首先於半導體基板21上選擇性地形成閘極電極22，於該 閘極電極22兩側之半導體基板21内，形成源極/汲極擴散層 23。藉此，以形成“08電晶體24。該1^〇3電晶體24之閘極 電極2 2，係成為讀取字元線。 其次於絕緣膜25内，形成連接源極/汲極擴散層23之接觸 26。之後形成將成為位元線27及接觸干涉帶28之配線材， 將該配線材形成圖案。藉此形成具有孔29之位元線27，同 時於孔29内形成接觸干涉帶28。此處位元線27與接觸干涉 帶28間設置空隙，位元線27與接觸干涉帶28成為非導通之 構造。 其次於位元線27上形成MTJ元件30。該MTJ元件3〇係包 -11 - 83416 1224379 含：磁化固定層31、磁性記錄層33、及該等磁化固定層Μ 與磁性記錄層33間之穿隧接合層32。 其次於接觸干涉帶28上形成接觸34，於接觸34及MTJ元
一 y成上部配線3 5。其次與上部配線3 5隔離，於MTJ 元件30之上方形成寫入字元線％。 、如以上關於本發明第3實施形態之磁性記憶裝置，以如下 作進行資料之寫入及讀取。以下簡單說明關於第3實施 形態之磁性記憶裝置之寫入及讀取動作。 於MTJ元件30寫入資料時，選擇位元線27及寫入字元線 I6，t該等位元線27及寫入字元線36分別流入電流，產生 :兹昜藉此，於位元線2 7及寫入字元線3 6分別所產生之 包磁場之合成磁場施於MTJ元件3〇，於元件川寫入”厂 或”〇”之資料。 ， 万；MTJ元件30謂取已寫入之資料時，將連接MTJ元件}〇· 之MOS電晶體24設為開，於MTJ元件3〇_上部配線”—接 觸34接觸干涉帶28 一接觸26 —源極/汲極擴散層23流入 电流。藉此，讀取MT J元件3 0之電阻值，進行”丨，，或” 〇 "之資 料判斷。 依據上述第3實施形態，與第丨實施形態相同，可縮小裝 置面積’有利於微細化。亦即磁性記憶裝置中，於Mtj元 件30寫入資料時所使用之寫入配線（位元線π、字元參 3 6) ’因泥入大電流而變粗。即使於該情形下，於位元線2 7 設置孔29，於該孔29通過與位元線27隔離之接觸34、26。 因此，僅有接觸34、26所佔有之面積及充裕保留量等之部 83416 -12- 1224379 份’可縮小記憶胞部所佔有之面積。
，故除可 生之空穴。 亦可防止形成深之接觸時所發 進一步關於第3實施形態之磁性記憶裝置中，將寫入字一 線36設置於MTJ元件3〇之上方。故於寫入字元線乂之：： 另有其他配線或接觸等之可能性低。因此，相較於圖Μ所 不過去之構造，寫入字元線36之位置限制變少，可使寫入 字元線3 6進一步變粗。 ' 又，第3實施形態可應用如第i實施形態之無接觸干涉帶 2 8之構造。 ’ 位凡線27内，亦可於流入電流之方向設置複數個孔29。 、同y下於位元線2 7相鄰之孔2 9間，設置如圖4、圖§之 凹部14亦可。此處之凹部14，.設置於MTJ元件30正下方以 外之區域為佳。 〔第4實施形態〕 第4實施形態係將關於第2實施形態之半導體裝置構造， 應用於磁性記憶裝置，且MTJ元件係設置於接觸干涉帶與 寫入字元線之交點。 圖11係表示關於本發明第4實施形態之磁性記憶裝置之 王肖豆圖。圖1 2係表示關於本發明第4實施形態之磁性記憶裝 置 < 截面圖。以下，說明關於第4實施形態之磁性記憶裝置 構造。 如圖11、圖12所示，關於第4實施形態之磁性記憶裝置， 83416 -13 - 係於寫入位元線27a設置孔29，並於該孔29内設置接觸干涉 ▼ 28。於孩接觸干涉帶28上方，設置與寫入位元線交差 炙寫入字元線36。之後於接觸干涉帶28與寫入字元線36間 口又置MTJ元件3 0。又’接觸干涉帶2 8分別連接接觸2 6、3 4， 接觸26與MOS電晶體之源極/汲極擴散層23連接。接觸34透 過下部配線37與MTJ元件30連接，於該MTJ元件3〇上設置讀 取位兀線27b。因此，設置於接觸干涉帶28上方之MTJ元件 30，通過位元線27a之孔29，與]^〇8電晶體24連接。 關於该種本發明第4實施形態之磁性記憶裝置，以如下之 万法形成。以下簡單說明關於第4實施形態之磁性記憶裝置 之製造方法。 首先於半導體基板2 1上選擇性地形成閘極電極22，於該 閘極電極22兩側之半導體基板21内，形成源極/汲極擴散層 23藉此’以形成MOS電晶體24。該Μ〇S電晶體24之閘極-電極22，係成為讀取字元線。 其次於絕緣膜25内，形成連接源極/汲極擴散層23之接觸 26。之後形成將成為寫入位元線27a及接觸干涉帶28之配線 材’將该配線材形成圖案。藉此形成具有孔2 9之寫入位元 線27a，同時於孔29内形成接觸干涉帶28。此處寫入位元線 27a與接觸干涉帶28間設置空隙，寫入位元線27a與接觸干 涉帶28成為非導通之構造。 其次於接觸干涉帶28上形成接觸34，於該接觸34上形成 下部配線37。於該下部配線37上形成MTJ元件30，並於該 MTJ元件3〇上形成讀取字元線wb。其次與讀取字元線.27b 83416 -14- 1224379 隔離，於MTJ元件30之上方形成寫入字元線36。 如以上關於本發明第4實施形態之磁性記憶裝置，以如下 之動作進行資料之寫入及讀取。以下簡單說明關於第4實施 形態之磁性記憶裝置之寫入及讀取動作。 於MTJ元件3〇寫入資料時，選擇寫入位元線27a及寫入字 元線36，於該等寫入位元線27a及窝入字元線36分別流入電 流’產生電磁場。藉此，於寫入位元線27a及窝入字元線36 分別所產生之電磁場之合成磁場施於MTJ元件30，於MTJ 元件3 0寫入” 1 ”或” 之資料。 於MTJ元件30讀取已寫入之資料時，將連接MTJ元件30 之MOS電晶體24設為開，於讀取字元線27b〜MTJ元件30〜下 部配線37〜接觸34〜接觸干涉帶28〜接觸26〜源極/沒極擴散 層23流入電流。藉此，讀取MTJ元件3〇之電阻值，進行Π1，, 或” 0 ”之資料判斷。 一 又，第4實施形態中，MTJ元件30係設置於寫入字元線27& 之孔29上方。故於MT J元件3 0寫入資料時，雖考量由寫入 位元線27a而來之電磁場將變小，惟寫入位元線於窝入 字兀線36之延伸方向具有足夠粗之寬度，故可由孔29周圍 之寫入位元線2 7 a產生足夠大之電磁場。 依據上述第4實施形態，可得到與第3實施形態相同之效 果。 進一步於第4實施形態中，將MTJ元件3〇設置於接觸干; 帶28之上方。故相較於第3實施形態，可將記憶胞部之橫= 向面積縮小。 83416 -15- 1224379 又’第4實施形態可應用如第1實施形態之無接觸干涉帶 2 8之構造。 寫入位元線27a内，亦可於流入電流之方向設置複數個孔 29。違h形下’於寫入位元線27a内相鄰之孔29間，設置如 圖4、圖8之凹部14亦可。 又’謂取位元線27b不與寫入位元線27a—般地延伸，如 圖10(上邵配線35地短，於MTJ元件30之侧面連接寫入位 元線2 7 a亦可。 〔第5實施形態〕 第5實施形態係將關於第2實施形態之半導體裝置構造， 應用於磁性記憶裝置者，其中將MTJ元件與上下之配線並 聯連接，亦即所謂梯子型之構造者。 圖13係表示關於本發明第5實施形態之磁性記憶裝置之 全體圖。圖14係表示關於本發明第5實施形態之磁性記憶裝 置（截面圖。以下，說明關於第5實施形態之磁性記憶裝置 構造。 如圖13、圖14所示，關於第5實施形態之磁性記憶裝置， 係於位兀線27之上方並聯設置複數之MTJ元件3〇。各mtj 元件30之磁性記錄層33以上部配線35連接，各元件儿 之磁化固定層以下部配線37連接，亦即形成所謂梯子型 之構造。之後於各MTJ元件30上方，設置與上部配線— 離之寫入字元線36。又，於位元線27設置孔29，並於該^ 29内設置接觸干涉帶28。之後，連接下部配線37之接觸34a 與連接上部配線3 5之接觸34b ,連接接觸干涉帶28。因此， 83416 -16· 山43 79 梯子型複數之MTJ元件30通過位元線27之孔”，與接觸％ 連接。又，接觸2 6與作為資料讀取用之開關元件，例如μ s 電晶體連接。 關於該種本發明第5實施形態之磁性記憶裝置’以如下之 方法形成。以下簡單說明關於第5實施形態之磁性記憶裝置 之製造方法。 首先，於半導體基板（無圖示）形成M〇s 並形成與該则電晶體之源極/汲極擴散層(無圖= 接觸26。 其次，形成將成為位元線27及接觸干涉帶28之配線材， 將該配線材形成圖案。藉此形成具有孔29之位元線U，同 時於孔29内形成接觸干涉帶28。此處位元線27與接觸干涉 π 28間叹置玄隙，位兀線27與接觸干涉帶28成為非導通之 構造。 r 其次，形成與接觸干涉帶28連接之接觸34^形成與位元 線27隔離之下部配線37，該下部配線37與接觸34a連接。之 後，於下部配線37上形成複數之MTJ元件3〇。該MTJ元件3〇 係包含：磁化固定層3丨、磁性記錄層33、及該等磁化固定 層3 1與磁性記錄層3 3間之穿隧接合層3 2。 其次，形成與接觸干涉帶28連接之接觸34b。其次，於 MTJ元件30上形成上部配線35，該上部配線與接觸3作_ 接。之後於MTJ元件30上方形成與上部配線35隔離之窝入 字元線3 6。 如以上關於本發明第5實施形態之磁性記憶裝置，以如下 83416 -17- 1224379 之動作進行資料之寫入及讀取。以下，簡單說明關於第5 實施形態之磁性記憶裝置之寫入及讀取動作。 並聯連接之複數之MTJ元件30中，於任意之MTJ元件30 寫入資料時，選擇位元線27及寫入字元線36，於該等位元 線27及寫入字元線36分別流入電流，產生電磁場。藉此， 於位元線27及寫入字元線36分別所產生之電磁場之合成磁 場施於MTJ元件30，於任意之MTJ元件30寫入Π1Π或之資 料。 於任意之MTJ元件3 0讀取已寫入之資料時之進行如下。 第1循環中，將連接並聯連接之複數MTJ元件30之讀取用 MOS電晶體設為開，於並聯連接之複數MTJ元件30流入第1 讀取電流。並將此時之第1讀取電流值以檢測電路記憶。之 後，將讀取用MOS電晶體設為關，停止該第1讀取電流。 其次，第2循環中，再度於位元線27及寫入字元線36流入-電流，於任意之MTJ元件30寫入’’Γ’或之資料。之後，將 讀取用MOS電晶體設為關，停止該寫入電流。 其次，第3循環中，再度將連接並聯連接之複數MTJ元件 30之讀取用MOS電晶體設為開，於並聯連接之複數MTJ元 件30流入第2讀取電流。並將此時之第2讀取電流值以檢測 電路記憶。 之後，比較第1讀取電流值與第2讀取電流值。此處於裹 入時進行期望值為’’ 1π之寫入時，第1及第2讀取電流值無改 變時，” 1 ’’係原本寫入之處；第1及第2讀取電流值增加時， π0"係原本寫入之處。再者，.寫入時進行期望值為之寫 -18- 83416 1224379 入時’第1及第2讀取電流值無改變時，”〇”係原本寫入之 處；第1及第2讀取電流值增加時，”丨”係原本寫入之處。藉 此，可讀取原本寫入於胞中之資料。 最後，第4循環中，與初期狀態相同之資料再度寫入地， 於位元線27及字元線36流入電流，讀取動作將終了。 依據上述第5實施形態，可得到與第3實施形態相同之效 果。 進一步’第5實施形態中，於每個並聯連接之複數MTJ元 件30設置讀取用MOS電晶體亦可。因此，相較於在每一個 MTJ兀件30設置讀取用MOS電晶體之構造，可縮小記憶胞 部之面積。 又，第5實施形態可應用如第丨實施形態之無接觸干涉帶 28之構造。 又，於位元線27相鄰之孔29間，設置如圖4、圖8之凹部 14亦可。該情形下相較於並聯連接之MTJ元件3〇下方，凹 部14設置於MTJ元件30間之下方為佳。 〔第6實施形態〕 第6實施形態係將關於第2實施形態之半導體裝置構造， 應用於磁性記憶裝置者，其中將複數之MTJ元件於層積方 向堆積，將該等Μ 丁 J元件連接之構造。 圖丨5係表示關於本發明第6實施形態之磁性記憶裝置吝 全體圖。圖1 6係表π關於本發明第6實施形態之磁性記憶裝 置之截面圖。以下，說明關於第6實施形態之磁性記憶裝置 構造。 83416 -19- 噙圖1 5圖1 6所示，關於第0實施形態之磁性記憶裝置， 罘1位兀線27與第1字元線36係交差配置。於第i位元線27 汉置孔29，並於泫孔29内設置接觸干涉帶28。之後，於第工 位兀、、泉27與第1寫入字兀線36之交差部，設置與第1位元線 - 7及第1寫入孚元線36隔離之第丨MTJ元件3〇。該第1 MTJ 元件30之磁化固定層31與第}下部配線叨連接，第i 乂丁了元 件3 0之磁性記錄層3 3與第1上部配線3 5連接。 又，於第1寫入字元線36之上方，第2位元線π，與第2寫 入丰元線36係父差設置。於第2位元線27，設置孔29，，並於 該孔29’内設置接觸干涉帶28，。之後，於第2位元線27f與第 2窝入字元線36,之交差部，設置與第2位元線η，及第2寫入 字元線36,隔離之第2 MTJ元件3〇，。該第2 MTJ元件3〇ί之磁 化固定層3Γ與第2下部配線37,連接，第2 MTJ元件30,之磁 性記錄層3 3 ’與第2上部配線3 5，連接。 第2上部配線35’透過接觸40、接觸干涉帶28，、接觸39、 及第1上部配線35,與第1 MTJ元件3 0連接。第2下部配線37, 透過接觸34’、接觸干涉帶28，、接觸38、及第1下部配線37， 與第1 MTJ元件30連接。該第1 MTJ元件30透過第1下部配 線37、接觸34、接觸干涉帶28、及接觸26，與MOS電晶體 24之源極/汲極擴散層23連接。如此，第1及第2 MTJ元件 30、30’通過第2位元線27,之孔29’而連接，該等第1及第2 MTJ元件30、30’，通過第1位元線27之孔π與m〇s電晶體24 連接。 關於該種本發明第6實施形態之磁性記憶裝置，以如下之 83416 -20- 1224379 万法形成。以下簡單說明關於第6實施形態之磁性記憶裝置 之製造方法。 首先於半導植基板2 1上選擇性地形成閘極電極2 2，於 該閘極電極22兩側之半導體基板21内，形成源極/汲極擴散 層23。藉此，以形成]^〇3電晶體24。該M〇s電晶體μ之閘 極電極22，係成為讀取字元線。 其次，於絕緣膜25内，形成連接源極/汲極擴散層23之接 觸26。之後，形成將成為第i位元線27及接觸干涉帶28之配 線材，將該配線材形成圖案。藉此形成具有孔29之第i位元 線27，同時於孔29内形成接觸干涉帶28。此處，第工位元線 27與接觸干涉帶28間設置空隙，第i位元線27與接觸干涉帶 28成為非導通之構造。 其次，於接觸干涉帶28上形成接觸34，於該接觸34上形 成下部配線37。於該下部配線37上形成第1 MTJ元件3〇。該_ 第1 MTJ元件30係包含：磁化固定層31、磁性記錄層33、及 4等磁化固足層3 1與磁性記錄層3 3間之穿隧接合層3 2。 其次，於第1 MTJ元件30上形成上部配線35，並與該上部 配線35隔離，於第i Μ17元件3〇之上方形成第i寫入字元線 3 6° 其次’形成與下部配線37連接之接觸38，及與上部配線 35連接之接觸39。 之後’形成將成為第2位元線27’及接觸干涉帶28,之配線 材，將該配線材形成圖案。藉此形成具有孔29,之第2位元 線27’，同時於孔29,内形成接觸干涉帶28,。此處，第2位元 21 83416 1224379 線27,與接觸干涉帶28，間設置空隙，第2位元線27，與接觸干 涉帶28’成為非導通之構造。 其次，於接觸干涉帶28,上形成接觸34,，於該接觸“，上 形成下部配線37，。於該下部配線37,上形成第2 MTJ元件 3〇’。該第2 MTJ元件30,係包含：磁化固定層31，'磁性記錄 層33’、及該等磁化固定層31，與磁性記錄層33，間之穿隧接 合層32’。 其次，形成與接觸干涉帶28’連接之接觸4〇。並於接觸4〇 及第2 MTJ元件30’上形成上部配線35,，並與該上部配線”, 隔離，於第2 MTJ元件30’之上方形成第2寫入字元線％，。 如以上關於本發明第6實施形態之磁性記憶裝置，可以與 第5實施形態相同之動作進行資料之寫入及讀取。 依據上述第6實施形態，可得到與第3實施形態相同之效 果。 進一步’第6實施形態中，於每個連接之複數mTj元件 3〇、3〇 ’设置讀取用MOS電晶體24亦可。因此，與第5實 施形態相同，相較於在每一個MTJ元件3〇設置讀取用乂⑽ 電晶體之構造，可縮小記憶胞部之面積。 又’於第6實施形態，第1及第2 MTJ元件30、30,之連接， 並不限於上述構造。例如如圖丨7、圖丨8所示，第2 MT了元件 30’之上部配線35’及下部配線37f設為與上述構造相同；第』 MTJ元件3 0之上部配線35及下部配線37之圖案，設為與第2 MTJ元件30’之上部配線35,及下部配線37f之圖案相反亦可。 又’第6實施形態可應用如第1實施形態之無接觸干涉帶 83416 -22- 1224379 2 8之構造。 又’於第1位元線27相鄰之孔29間，或第2位元線27,相鄰 之孔29’間’設置如圖4、圖8之凹部14亦可。該情形下，凹 部14設置於MTJ元件30、30,之下方以外之區域為佳。 〔第7實施形態〕 第7實施形態係將關於第2實施形態之半導體裝置構造， 應用於磁性記憶裝置者，其中將複數之MTJ元件於層積方 向堆積，將該等MT J元件串聯連接之構造。 圖1 9係表示關於本發明第7實施形態之磁性記憶裝置之 全體圖。圖20係表示關於本發明第7實施形態之磁性記憶裝 置《截面圖。以下，說明關於第7實施形態之磁性記憶裝置 構造。 如圖19、圖20所示，關於第7實施形態之磁性記憶裝置， 第1位元線27與第1字元線36係交差配置。於第1位元線27· 設置孔29，並於該孔29内設置接觸干涉帶28。之後，於第1 位το線27與第1寫入字元線36之交差部，設置與第H立元線 27及第1寫入字元線36隔離之第1 MTJ元件30。該第1 MTJ 兀件30之磁化固定層3 1與第1下部配線37連接，第1 MTJ元 件3 0之磁性記錄層3 3與第1上部配線3 5連接。 又’於第1寫入字元線3 6之上方，第2位元線27f與第2寫 入丰元線36’係交差設置。於第2位元線27,設置孔29,，並爹 該孔29’内設置接觸干涉帶28，。之後於第2位元線27,與第2 寫入字元線36,之交差部，設置與第2位元線27,及第2寫入字 元線36’隔離之第2 MTJ元件30，。該第2 MTJ元件30,之磁化 83416 -23 - 1224379 固定層31，與第2下部配線37,連接，第2 MTj元件3〇,之磁性 記錄層3 3 ’與第2上部配線3 5 ’連接。 第2下部配線37f透過接觸34,、接觸干涉帶28，、接觸39、 及第1上部配線35，與第i MTJ元件30連接。該第i MTJ元 件30透過第1T部配線37、接觸34、接觸干涉帶28、及接觸 26，與MOS電晶體24之源極/汲極擴散層23連接。如此，第 1及第2 MTJ元件30、30’通過第2位元線27,之孔29,而串聯連 接’為等弟1及弟2 MTJ元件30、30’，通過第1位元線27之 孔29與MOS電晶體24連接。. 關於該種本發明第7實施形態之磁性記憶裝置，以如下之 方法形成。以下簡單說明關於第7實施形態之磁性記憶裝置 之製造方法。 首先’於半導體基板2 1上選擇性地形成閘極電極2 2，於 該閘極電極22兩侧之半導體基板2 1内，形成源極/汲極擴散 層2 3。藉此’以形成Μ〇S電晶體2 4。該Μ Ο S電晶體2 4之閘 極電極22，係成為讀取字元線。 其次於絕緣膜25内，形成連接源極/汲極擴散層23之接觸 26。之後，形成將成為第1位元線27及接觸干涉帶28之配線 材，將該配線材形成圖案。藉此形成具有孔29之第1位元線 27，同時於孔29内形成接觸干涉帶28。此處，第1位元線27 與接觸干涉帶2 8間設置空隙，第1位元線2 7與接觸干涉帶2 8 成為非導通之構造。 其次，於接觸干涉帶28上形成接觸34，於該接觸34上形 成下部配線37。於該下部配線37上形成第1 MTJ元件30。該 -24- 83416 1224379 第1 MTJ元件30係包含：磁化固定層31、磁性記錄層33、及 該等磁化固定層3 1與磁性記綠層33間之穿隧接合層32。 其次，於第1 MTJ元件30上形成上部配線35，並與該上部 配線35隔離，於第1 MTJ元件30之上方形成第i寫入字元線 36。其次，形成與下部配線37連接之接觸39。 之後，形成將成為第2位元線27,及接觸干涉帶28,之配線 材，將該配線材形成圖案。藉此形成具有孔29，之第2位元 線27’，同時於孔29’内形成接觸干涉帶28，。此處第2位元線 27·與接觸干涉帶28’間設置空隙，第2位元線27，與接觸干涉 帶28’成為非導通之構造。 其次於接觸干涉帶28,上形成接觸34,，於該接觸34f上形 成下部配線37’。於該下部配線37，上形成第2 MTJ元件3〇,。 該第2 MTJ元件30,係包含：磁化固定層31，、磁性記錄層 33,、及該等磁化固定層31，與磁性記錄層33,間之穿隧接合 層 32,。 其次於第2 MTJ元件30,上形成上部配線35，，並與該上部 配線35,隔離，於第2MTJ元件”,之上方形成第2寫入字元線 36、 又，如以上關於本發明第7實施形態之磁性記憶裝置，可 以與第5實施形態相同之動作進行資料之窝入及讀取。 依據上述第7實施形態，可得到與第3實施形態相同之效 果。 ^ 進一步，第7實施形態中，於每個串聯連接之複數MTJ元 件30、30’，設置讀取用M〇s電晶體24亦可。因此，與第$ 83416 -25- 1224379 及第6貫施形態相同’相較於在每— 一 母個MTJ兀件3〇設置讀取 用MOS電晶體之構造，可縮小彳愔 J、傾』圯胞邵芡面積。 又’第7實施形態可應用如第1實 禾1③她形怨 < 無接觸干涉帶 2 8之構造。 又，於位元線27相鄰之孔29間，或位元線27，相鄰之孔29 間’設置如圖4、圖8之凹部14亦可。該情形下，凹部㈣ 置於MTJ元件30、30,之下方以外之區域為佳。 其餘優點及變化可藉該技藝上之技術輕易達成。故本發 明之泛圍極廣，不限於本處所述之特定細節及其實行形 態。如附加請求項及其等價者所定義，其餘變化亦可基於 相同於本發明之精神及一般性之發明概念。 例如關於第2實施形態配線之構造，如圖2 ι所示，可庫用 於例如DRAM之具有多層配線之半導體裝置。該情形亦於 各配線66、70、74内設置孔68、72、76,並於該孔& 76内通過具有接觸干涉帶67、71、75之接觸65、69、〜 又，各酉己線66、70、74係例如具有大電流之流通方向性之 電流配線。 例如，於第3至第7實施形‘態中，雖使用㈣元件作為磁 性-己憶裝置己憶元件’惟取代該MTJ元件，&用由雙磁 性層及被該等磁性層所包夾之導體層而成之GMR(巨磁阻) 元件亦可。 U如於第3至第7實施形態中，雖使用包含丨層穿隧接合 層之1重接合構造之MTJ元件，以作為記憶元件，惟使用包 含2層穿隧接合層之2重接合構造2MTJ元件亦可。 83416 -26- 1224379 例如於第3至第7貫施形態中，雖使用MOS電晶體24作為 資料讀取用之開關元件，惟並非限定於此，例如使用二極 體亦可。 【圖式簡單說明】 圖1係表示關於本發明第丨實施形態之多層構造半導體裝 置之全體圖。 圖2A係表示關於本發明第1實施形態之配線之全體圖。 圖2B係表示關於本發明第1實施形態之配線之平面圖。 圖2C係沿圖2BiIIC〜IIC線之截面圖。 圖3 A係表示關於本發明第1實施形態之配線及接觸之全 體圖。 圖3B係表示關於本發明第工實施形態之配線及接觸之平 面圖。 圖3C係沿圖3B<nic—mc線之截面圖。 ， 圖4係表不關於本發明第1實施形態之設置凹部配線之平 面圖。 圖5係表不關於本發明第2實施形態之多層構造半導體裝 置之全體圖。 圖6 A係表示關於本發明第2實施形態之配線之全體圖。 圖6B係表示關於本發明第2實施形態之配線之平面圖。 圖6C係沿圖6BiVlc—vic線之截面圖。 圖7 A係表示關於本發明第2實施形態之配線及接觸之全 體圖。 圖7B係表不關於本發明第2實施形態之配線及接觸之平 83416 -27- 1224379 面圖。 圖7C係沿圖7B之VIIC— VIIC線之截面圖。 圖8係表示關於本發明第2實施形態之設置凹部配線之平 面圖。 圖9係表示關於本發明第3實施形態之磁性記憶裝置之全 體圖。 圖10係表示關於本發明第3實施形態之磁性記憶裝置之 截面圖。 圖11係表示關於本發明第4實施形態之磁性記憶裝置之 全體圖。 圖1 2係表示關於本發明第4實施形態之磁性記憶裝置之 截面圖。 圖1 3係表示關於本發明第5實施形態之磁性記憶裝置之 全體圖。 一 圖14係表示關於本發明第5實施形態之磁性記憶裝置之 截面圖。 圖1 5係表示關於本發明第6實施形態之磁性記憶裝置之 全體圖。 圖1 6係表示關於本發明第6實施形態之磁性記憶裝置之 截面圖。 圖17係表示關於本發明第6實施形態之其他磁性記憶鐾 置之全體圖。 圖1 8係表示關於本發明第6實施形態之其他磁性記憶裝 置之截面圖。 -28- 83416 1224379 圖19係表示關於本發明第7實施形態之磁性記憶裝置之 全體圖。 圖20係表示關於本發明第7實施形態之磁性記憶裝置之 截面圖。 圖2 1係表示關於本發明其他實施形態之多層配線構造半 導體裝置之全體圖。 圖22係表示過去技術之具有多層構造之粗配線之半導體 裝置全體圖。 圖23係表示過去技術之具有粗配線之半導體裝置平面 圖。 圖24係表示過去技術之磁性記憶裝置之截面圖。 圖25係表示過去技術之磁性記憶裝置之平面圖。 【圖式代表符號說明】 11，11a，lib，11c，66， 配線 _ 70 ， 74 ， 111 ， 112 12，26，34，34a，34b，38， 接觸 39，39’， 40，65，69，73， 113 13 ， 13a ， 13b ， 13c ， 29 ， 孔 29’，68，72，76 14 凹部 15，28，2『，67，71，75 接觸干涉帶 21 基板 2 2 閘極電極 -29- 83416 1224379 23 源極/汲極擴散層 24 MOS電晶體 25 絕緣膜 27，IT、127 位元線 27a 寫入位元線 27b 讀取位元線 30，30f，130 MTJ元件 31，31’ 磁化固定層 32，32? 穿隧接合層 33，33f 磁性記錄層 35，35f 上部配線 36，36’，136 字元線 37，37' 下部配線 83416 30-

Claims (1)

  1. 拾、申請專利範固·· κ 種半導體裝置，其特徵在於包含： 第1配線’其具有第1貫通孔；及 …連接部件’其係與前述第1配線隔離並通過前述第 1貫通孔者。 2·如申請專利範圍第1項之半導體裝置，其中進一步包含 凹部， σ /、係。又置於前述第1配線，使前述第1配線之寬度變細 者。 3. 如申請專利範圍第1項之半導體裝置，其中進一步包含 接觸干涉帶， 其係於丽述第1貫通孔内，與前述第1配線隔離而設置 者。 4. 如申請專利範圍第3項之半導體裝置，其中前述接觸于， 涉帶之厚度與前述第1配線之厚度相等。 5·如申請專利範圍第丨項之半導體裝置，其中進一步包含 磁阻效應元件，其係與前述第丨連接部件連接者。 6. 如申請專利範圍第5項之半導體裝置，其中前述第丨配線 係位元線。 7. 如申請專利範圍第5項之半導體裝置，其中前述磁阻效 應元件係至少以第丨磁性層、第2磁性層、及非磁性層所 形成之MTJ(磁性穿隧結）元件。 為 8·如申請專利範圍第7項之半導體裝置，其中前述“以元 件係1重接合構造或2重接合構造。 9·如申請專利範圍第5項之半導體裝置，其中進一步包含 83416 1224379 10. 11. 12. 13. 14. 15. 接觸干涉帶， 其係於前述第1貫通孔内，與前述第1配線隔離而設置 者。 如申請專利範圍第9項之半導體裝置，其中前述接觸干 涉帶之厚度與前述第1配線之厚度相等。 如申請專利範圍第5,之半導體裝置，其中進一步包含 凹部， 其係設置於前述第1配線，使前述第1配線之寬度變細 者。 如申請專利範圍第5項之半導體裝置，其中進一步包含 電晶體或二極體，其係與前述第1連接部件連接者。 如申請專利範圍第1項之半導體裝置，其中進一步包含： 第2配線，其係與於第1方向延伸之前述第1配線隔離 而設置，並於與前述第丨方向相異之第2方向延伸者卜· 第3配、、泉，其係於如述第1及第2配線間，與前述第1 及第2配線隔離而設置，並連接前述第丨連接部件者；及 磁阻效應το件，其係設置於前述第丨及第3配線間之前 述第1及第2配線之交點，並連接前述第丨及第3配線者。 如申請專利範圍第13項之半導體裝置，其中前述第i配 線係位元線，前述第2配線係寫入字元線。 如申請專利範圍第13項之半導體裝置，其中進一步包含 接觸干涉帶， s 其係於珂述第1貫通孔内，與前述第1配線隔離而設置 者0 83416 1224379 1 6 ·如申請專利範圍第}項之半導體裝置，其中進一步包含： 第2配線’其係與於第1方向延伸之前述第1配線隔離 而設置’並於與前述第1方向相異之第2方向延伸者； 第3配線’其係於前述第1及第2配線間，與前述第1 及弟2配線隔離而設置者；及 磁阻效應元件，其係設置於前述第1及第3配線間之前 述第1及第2配線之交點，並連接前述第3配線及前述第1 連接部件者。 17·如申請專利範圍第16項之半導體裝置，其中前述第1配 線係寫入位元線，前述第2配線係寫入字元線，前述第3 配線係讀取位元線。 18.如申請專利範圍第16項之半導體裝置，其中進一步包含 接觸干涉帶， 其係於前述第1貫通孔内，與前述第1配線隔離而設置 1 9 ·如申凊專利範圍第1項之半導體裝置，其中進一步包含： 複數之第2配線，其係與於第丨方向延伸之前述第i配 線隔離而設置’並於與前述第1方向相異之第2方向延伸 者；且前述第1配線，包含前述第1貫通孔及第2貫通孔； 複數之磁阻效應元件，其係設置於前述第1及第2配線 間之前述第1及第2配線之交點，並包含與前述第1配、f 對向之一端部，及與前述第2配線對向之他端部； 第3配線，其係分別與前述磁阻效應元件之前述一端 部連接，與前述第1配線隔離而設置，並與前述第1連接 83416 部件連接者； 第4配線，其係分別與前述磁阻效應元件之前述他端 部連接，與前述第2配線隔離而設置者；及 第2連接部件，其係與前述第4配線連接，與前述第i 配線隔離並通過前述第2貫通孔者。 20.如申請專利範圍第19項之半導體裝置，其中前述第1配 線係位元線，前述第2配線係寫入字元線。 21·如申請專利範圍第19項之半導體裝置，其中進一步包 含·· 第1接觸干涉帶，其係於前述第丨貫通孔内，與前述第 1配線隔離而設置者； 及第2接觸干涉帶，其係於前述第2貫通孔内，與前述 第1配線隔離而設置者。 22·如申請專利範圍第1項之半導體裝置，其中進一步包含^ 第2配線，其係與於第丨方向延伸之前述第1配線隔離 而設置，並於與前述第丨方向相異之第2方向延伸者； 第1磁阻效應元件，其係設置於前述第丨及第2配線間 之前述第1及第2配線之交點，並包含一端部及他端部 者； 第3配線，其係與前述第1磁阻效應元件之前述一端部 及削述第1連接部件連接，與前述第丨配線隔離而設1 者； 第4配線，其係與前述第1磁阻效應元件之前述他端部 連接’與前述第2配線隔雖而設置者； 83416 1224379 第5配線’其係與前述第2配線隔離而設置，於前述第 1方向延伸，並包含第2及第3貫通孔者； 第6配線，其係與前述第5配線隔離而設置，於前述第 2方向延伸者； 第2磁阻效應元件，其係設置於前述第5及第6配線間 之前述第5及第6配線之交點，並包含一端部及他端部 者； 第7配線，其係與前述第2磁阻效應元件之前述一端部 籲 連接，與前述第5配線隔離而設置者； 第8配線，其係與如述第2磁阻效應元件之前述他端部 連接’與前述第6配線隔離而設置者； 第2連接部件，其係與前述第3及第7配線連接，與前 述第5配線隔離並通過前述第2貫通孔者；及 第3連接部件，其係與前述第4及第8配線連接，與前〜 述第5配線隔離並通過前述第3貫通孔者。 23. 如申請專利範圍第22項之半導體裝置，其中前述第丨配 線係第1位元線；前述第2配線係第丨寫入字元線；前述 24. 第5配線係第2位元線；前述第6配線係第2寫入字元線。 如申請專利範圍第22項之半導體裝置，其中進〜步包 ’ 含： · 第1接觸干涉帶，其係於前述第丨貫通孔内，與前述第 1配線隔離而設置者； 第2接觸干涉帶，其係於前述第2貫通孔内，與前述第 5配線隔離而設置者；及 83416 25 弟3接觸干涉帶，JJ* 、人，，、J»， 丁 乂 τ其係於可述第3貫通孔内，與前述第 5配線隔離而設置者。 如"專利範圍第巧之半導體裝置，其中進一步包含: 弟2配線，其係與於第1方向延伸之前述第1配線隔離 而，置、，並於與前述第1方向相異之第2方向延伸者； 第1磁阻效應兀件’其係設置於前述第1及第2配線間 I可述第1及第2配線之交點，並包含一端部及他端部 者； 第3配線，其係與前述第丨磁阻效應元件之前述一端部 及則述第1連接部件連接，與前述第丨配線隔離而設置 者； 第4配線’其係與前述第1磁阻效應元件之前述他端部 連接’與前述第2配線隔離而設置者； 第5配線’其係與前述第2配線隔離而設置，於前述第， 1方向延伸，並包含第2貫通孔者； 第6配線，其係與前述第5配線隔離而設置，於前述第 2方向延伸者； 第2磁阻效應元件，其係設置於前述第5及第6配線間 之前述第5及第6配線之交點，並包含一端部及他端部 者； 第7配線，其係與前述第2磁阻效應元件之前述一端韶 連接，與前述第5配線隔離而設置者； 第8配線，其係與前述第2磁阻效應元件之前述他端部 連接，與前述第6配線隔離而設置者；及 83416 -6- 1224379 第2連接部件，其係與前述第4及第7配線連接，與前 述第5配線隔離並通過前述第2貫通孔者。 26·如申請專利範圍第25項之半導體裝置，其中前述第1配 線係第1位元線；前述第2配線係第丨寫入字元線；前述 第5配線係第2位元線；前述第6配線係第2寫入字元線。 27·如申請專利範圍第25項之半導體裝置，其中進一步包 含·· 弟1接觸干涉帶，其係於前述第i貫通孔内，與前述第 1配線隔離而設置者；及 第2接觸干涉帶，其係於前述第2貫通孔内，與前述第 5配線隔離而設置者。 28. —種半導體裝置之製造方法，其特徵在於包含以下工 序： 形成具有第1貫通孔之第1配線；及 一 形成與則述第1配線隔離，通過前述第i貫通孔之第i 連接部件。 29. 如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序： 於前述第1配線，形成使前述第丨配線之寬度變細之凹 部。 设如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序： 於纳逑第1男通孔内，形成與前述第丨配線隔離之接觸 干涉帶。 83416 •如申請專利範圍第3 〇項之半導體裝置製造方法，其中前 述接觸干涉帶係與前述第丨配線以相同材料形成。 3 2.如申請專利範圍第2 8項之半導體裝置製造方法，其中進 一步包含以下工序： 形成與前述第1連接部件連接之磁阻效應元件。 33. 如申請專利範圍第32項之半導體裝置製造方法，其中前 述磁阻效應元件係至少以第1磁性層、第2磁性層、及非 磁性層所形成之MTJ元件。 34. 如申請專利範圍第33項之半導體裝置製造方法，其中前 迷MTJ元件係1重接合構造或2重接合構造。 35. 如申請專利範圍第32項之半導體裝置製造方法，其中進 一步包含以下工序： 於W述第1貫通孔内，形成與前述第1配線隔離之接觸 干涉帶。 - 36. 如申請專利範圍第35項之半導體裝置製造方法，其中前 述接觸干涉帶係與前述第1配線以相同材料形成。 37·如申請專利範圍第32項之半導體裝置製造方法，其中進 一步包含以下工序： 於紬述第1配線，形成使前述第丨配線之寬度變細之⑸ 部。 3 8.如申請專利範圍第32項之半導體裝置製造方法，其中進 一步包含以下工序： 形成與前述第1連接部件連接之電晶體或二極體。 3 9·如申4專利範圍第28項之半導體裝置製造方法，其中進 83416 一步包含以下工序： 、开y成與於第1方向延伸之前述第1配線隔離，並於與前 述第1方向相異之第2方向延伸之第2配線； 、方、$述第1及第2配線間，形成與前述第丨及第2配線隔 離，並連接前述第1連接部件之第3配線；及 於前述第1及第3配線間之前述第1及第2配線之交 點，形成連接前述第1及第3配線之磁阻效應元件。 40. 如申請專利範圍第39項之半導體裝置製造方法，其中進 一步包含以下工序： 於前述第1貫通孔内，形成與前述第丨配線隔離之接觸 干涉帶。 41. 如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序： 形成與於第1方向延伸之前述第1配線隔離，並於與前 述第1方向相異之第2方向延伸之第2配線； 於刮述弟1及第2配線間，形成與前述第1及第2配線隔 離之第3配線；及 於箾述弟1及弟3配線間之前述第1及第2配線之六 點，形成連接前述第3配線及前述第1連接部件之磁阻效 應元件。 42. 如申請專利範圍第4 1項之半導體裝置製造方法，其中進 一步包含以下工序： 於前述第1貫通孔内，形成與前述第1配線隔離之接觸 干涉帶。 83416 -9- A^4379 43·如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序： 形成與於第1方向延伸之前述第1配線隔離，並於與前 述第1方向相異之第2方向延伸之複數之第2配線；且前 述第1配線，包含前述第1貫通孔及第2貫通孔； 於前述第1及第2配線間之前述第丨及第2配線之交 點，分別形成包含與前述第1配線對向之一端部，及與 岫述第2配線對向之他端部之複數之磁阻效應元件； 形成與前述磁阻效應元件之前述一端部及前述第}連 接部件連接，與前述第1配線隔離之第3配線； 形成與前述磁阻效應元件之前述他端部連接，與前述 第2配線隔離之第4配線；及 形成與前述第4配線連接之第2連接部件；且前述第〕 連接部件與前述第1配線隔離並通過前述第2貫通孔。- 44·如申請專利範圍第43項之半導體裝置製造方法，其中進 一步包含以下工序·· 於前述第1貫通孔内，形成與前述第丨配線隔離之第i 接觸干涉帶； 於㈣逑第2貫通孔内，形成與前述第丨配線隔離之第2 接觸干涉帶。 45·如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序·· 形成與於第1方向延伸之前述第丨配線隔離，並於與寸 述第1方向相異之第2方向延伸之第2配線； 、/、則 83416 -10- 於前述第1及第2配線間之前述第1及第2配線之交 ^ ’形成包含一端部及他端部之第1磁阻效應元件； %成與前述第1磁阻效應元件之前述一端部及前述第 1連接部件連接，與前述第1配線隔離之第3配線； %成與前述第1磁阻效應元件之前述他端部連接，與 前述第2配線隔離之第4配線； 办成與前述第2配線隔離，於前述第1方向延伸之第5 配線；且前述第5配線包含第2及第3貫通孔； 形成與前述第5配線隔離，於前述第2方向延伸之第6 配線； 於前述第5及第6配線間之前述第5及第6配線之交 " 形成包含一端部及他端部之第2磁阻效應元件； 形成與前述第2磁阻效應元件之前述一端部連接，與 前述第5配線隔離之第7配線； - 形成與前述第2磁阻效應元件之前述他端部連接，與 前述第6配線隔離之第8配線； /、
    形成與前述第3及第7配線連接之第2連接部件；且前 述第2連接部件與前述第5配線隔離並通過前述第$言S 孔；及 形成與前述第4及第8配線連接之第3連接部 :第3連接部件與前述第5配線隔離並通過前述第3貫: 半導體裝置製造…其中進 83416 -11 - 於前述第1貫通孔内，形成與前述第1配線隔離之第i 接觸干涉帶； 杰莉述弟2貝通孔内，形成與前述第$配線隔離之第2 接觸干涉帶；及 於萷述第3貝通孔内，形成與前述第$配線隔離之第3 接觸干涉帶。 47. 如申請專利範圍第28項之半導體裝置製造方法，其中進 一步包含以下工序： 形成於與第1方向延伸之前述第1配線隔離，並於與前 述第1方向相異之第2方向延伸之第2配線； 於前述第1及第2配線間之前述第丨及第2配線之交 點’形成包含一端部及他端部之第1磁阻效應元件； 形成與前述第1磁阻效應元件之前述一端部及前述第 1連接部件連接，與前述第1配線隔離之第3配線；一 形成與前述第1磁阻效應元件之前述他端部連接，與 前述第2配線隔離之第4配線； 形成與前述第2配線隔離，於前述第1方向延伸之第5 配線；且前述第5配線包含第2貫通孔； 形成與前述第5配線隔離，於前述第2方向延伸之第6 配線； 於前述第5及第6配線間之前述第5及第6配線之玄 點’形成包含一端部及他端部之第2磁阻效應元件； 形成與前述第2磁阻效應元件之前述一端部連接，與 前述第5配線隔離之第7配線； 83416 1224379 形成與前述第2磁阻效應元件之前述他端部連接，與 前述第6配線隔離之第8配線；及 形成與前述第4及第7配線連接之第2連接部件；及前 述第2連接部件與前述第5配線隔離並通過前述第2貫適 孑L 。 48·如申請專利範圍第47項之半導體裝置製造方法，其中進 一步包含以下工序： 於W述第1貫通孔内，形成與前述第1配線隔離之第1 接觸干涉帶；及 於的述第2貫通孔内，形成與前述第5配線隔離之第2 接觸干涉帶。 83416 13
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