KR20030066446A - 구멍을 갖는 배선을 구비한 반도체 장치 및 그 제조 방법 - Google Patents

구멍을 갖는 배선을 구비한 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치는 제1 관통 구멍을 갖는 제1 배선과, 상기 제1 배선과 이격하여 상기 제1 관통 구멍을 통과하는 제1 접속 부재를 포함한다.

Description

구멍을 갖는 배선을 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING WIRING WITH HOLES THEREIN, AND MANUFACTURING METHOD THEREOF}
본 발명은 구멍을 갖는 굵은 배선을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
다층 배선 구조의 반도체 장치에서는, 도 22에 도시한 바와 같이 대전류를 흘리기 위해서 굵은 배선(111, 112)이 필요한 경우가 있다. 이러한 굵은 배선(111, 112) 사이에는 이 굵은 배선(111, 112)과 비도통의 배선, 특히 비아(113) 등의 종형 배선이 배치되어 있는 것이 있다. 이 경우, 도 23에 도시한 바와 같이, 굵은 배선(111, 112)의 배선 폭 X, 비아(113)의 폭 Y, 굵은 배선(111, 112)과 비아(113)와의 거리 Z의 정합 여유 등이 겹쳐지며, 반도체 장치의 면적이 증대한다는 문제가 있었다.
또한, 터널 자기 저항 효과(Tunneling Magneto Resistive: 이하, TMR이라고 칭함)를 이용한 MTJ(Magnetic Tunnel Junction) 소자를 구비한 MRAM(Magnetic Random Access Memory)과 같은 자기 기억 장치에서도, 굵은 배선이 필요한 개소나있어, 상기 반도체 장치와 마찬가지의 문제가 생기는 경우가 있다.
즉, 도 24에 도시한 바와 같이, 자기 기억 장치에서는 비트선(127)과 워드선(136)과의 교점에 기억 소자인 MTJ 소자(130)가 배치되고, 이 MTJ 소자(130)에 데이터가 기입된다. 이 기입 시에, 비트선(127)과 워드선(136)에는 대전류를 흘릴 필요가 있다. 이 때문에, 비트선(127)과 워드선(136)의 배선폭은 어느 정도 굵게 할 필요가 있다.
또한, 도 25에 도시한 바와 같이, 일반적으로, 기입 배선인 비트선(127)과 워드선(136)은 MTJ 소자(130)을 덮을 필요가 있다. 여기서, MTJ 소자(130)는 자구(磁區)의 최적화를 도모하기 위해서, 가늘고 길게 형성되는 경우가 많다. 따라서, MTJ 소자(130)가 워드선(136)의 연장 방향(화살표 방향)으로 가늘고 길게 형성된 경우에는, 이 MTJ 소자(130)의 폭 P에 따라서, 비트선(127)의 배선 폭 Q를 굵게 할 필요가 있다.
이와 같이, 자기 기억 장치에 있어서도 비트선(127) 및 워드선(136)의 배선 폭이 굵어짐으로써, 상기 반도체 장치와 마찬가지로 디바이스의 면적이 증대한다는 문제가 있었다.
본 발명의 제1 시점에 의한 반도체 장치는, 제1 구멍을 갖는 제1 배선과, 상기 제1 배선과 이격하여 상기 제1 구멍을 통과하는 제1 접속 부재를 구비한다.
본 발명의 제2 시점에 의한 반도체 장치의 제조 방법은, 제1 구멍(13, 29)을 갖는 제1 배선(11, 27, 27a)을 형성하는 공정과, 상기 제1 배선(11, 27, 27a)과 이격하여 상기 제1 구멍(13, 29)을 통과하는 제1 접속 부재(12, 26, 34, 34a)를 형성하는 공정을 포함한다.
도 1은 본 발명의 제1 실시 형태에 따른 다층 구조의 반도체 장치를 도시하는 사시도.
도 2a는 본 발명의 제1 실시 형태에 따른 배선을 도시하는 사시도, 도 2b는 본 발명의 제1 실시 형태에 따른 배선을 도시하는 평면도, 도 2c는 도 2b의 IIC-IIC선을 따라 취한 단면도.
도 3a는 본 발명의 제1 실시 형태에 따른 배선 및 컨택트를 도시하는 사시도, 도 3b는 본 발명의 제1 실시 형태에 따른 배선 및 컨택트를 도시하는 평면도, 도 3c는 도 3b의 IIIC-IIIC선을 따라 취한 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 오목부를 형성한 배선을 도시하는 평면도.
도 5는 본 발명의 제2 실시 형태에 따른 다층 구조의 반도체 장치를 도시하는 사시도.
도 6a는 본 발명의 제2 실시 형태에 따른 배선을 도시하는 사시도, 도 6b는 본 발명의 제2 실시 형태에 따른 배선을 도시하는 평면도, 도 6c는 도 6b의 VIC-VIC선을 따라 취한 단면도.
도 7a는 본 발명의 제2 실시 형태에 따른 배선 및 컨택트를 도시하는 사시도, 도 7b는 본 발명의 제2 실시 형태에 따른 배선 및 컨택트를 도시하는 평면도, 도 7c는 도 7b의 VIIC-VIIC선을 따라 취한 단면도.
도 8은 본 발명의 제2 실시 형태에 따른 오목부를 형성한 배선을 도시하는 평면도.
도 9는 본 발명의 제3 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 10은 본 발명의 제3 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 11은 본 발명의 제4 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 12는 본 발명의 제4 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 13은 본 발명의 제5 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 14는 본 발명의 제5 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 15는 본 발명의 제6 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 16은 본원명의 제6 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 17은 본 발명의 제6 실시 형태에 따른 다른 자기 기억 장치를 도시하는사시도.
도 18은 본 발명의 제6 실시 형태에 따른 다른 자기 기억 장치를 도시하는 단면도.
도 19는 본 발명의 제7 실시 형태에 따른 자기 기억 장치를 도시하는 사시도.
도 20은 본 발명의 제7 실시 형태에 따른 자기 기억 장치를 도시하는 단면도.
도 21은 본 발명의 다른 실시 형태에 따른 다층 배선 구조의 반도체 장치를 도시하는 사시도.
도 22는 종래 기술에 의한 다층 구조의 굵은 배선을 갖는 반도체 장치를 도시하는 사시도.
도 23은 종래 기술에 의한 굵은 배선을 갖는 반도체 장치를 도시하는 평면도.
도 24는 종래 기술에 의한 자기 기억 장치를 도시하는 단면도.
도 25는 종래 기술에 의한 자기 기억 장치를 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 27, 27a : 제1 배선
12, 26, 34, 34a : 제1 접속 부재
13, 13a, 13b, 13c, 29 : 구멍
14 : 오목부
111, 112 : 굵은 배선
113 : 비아
127 : 비트선
130 : MTJ 소자
136 : 워드선
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다. 이 설명할 때에, 전 도면에 걸쳐서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
<제1 실시 형태>
제1 실시 형태는 굵은 배선에 구멍을 형성하고, 이 구멍에 배선과 비도통인 컨택트를 통과시키는 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 다층 구조의 반도체 장치의 사시도를 도시한다. 도 2a, 도 2b, 도 2c는, 본 발명의 제1 실시 형태에 따른 배선의 사시도, 평면도, 단면도를 도시한다. 도 3a, 도 3b, 도 3c는 본 발명의 제1 실시 형태에 따른 배선 및 컨택트의 사시도, 평면도, 단면도를 도시한다. 이하에, 제1 실시 형태에 따른 반도체 장치의 구조에 대하여 설명한다.
도 1에 도시한 바와 같이, 제1 실시 형태에 따른 다층 구조의 반도체 장치에서는, 배선 폭이 굵은 제1 내지 제3 배선(11a, 11b, 11c)과, 이들 제1 내지 제3 배선(11a, 11b, 11c)과 도통하지 않은 컨택트(12)와 같은 세로 배선이 존재하는 경우, 제1 내지 제3 배선(11a, 11b, 11c)에 구멍(13a, 13b, 13c)을 각각 형성하고, 이 구멍(13a, 13b, 13c)에 컨택트(12)를 통과시키고 있다.
구체적으로는, 도 2a, 도 2b, 도 2c에 도시한 바와 같이, 예를 들면 대전류를 흘릴 필요가 있는 배선 폭이 굵은 배선(11)에, 복수의 구멍(13)이 형성되어 있다. 이들 구멍(13)은 배선(11)을 관통하고, 예를 들면 등간격으로 이격되어 있다. 또한, 구멍(13)의 형상으로 한정하는 것은 아니고, 예를 들면 사각형이나 원형으로 되어 있다.
그리고, 도 3a, 도 3b, 도 3c에 도시한 바와 같이, 배선(11)의 구멍(13)에는 컨택트(12)가 통과된다. 여기서, 컨택트(12)는 배선(11)과 비도통이기 때문에, 컨택트(12)와 배선(11)은 이격하여 배치되어 있다. 이 컨택트(12)와 배선(11) 사이에는, 예를 들면 절연막(도시하지 않음)이 매립된다.
또한, 배선(11)의 폭은 구멍(13) 부분에서 실질적으로 가늘게 되기 때문에, 배선 저항이 높아질 우려가 있다. 따라서, 구멍(13)은 이 배선 저항의 상승이 문제가 되지 않는 크기로 설정하는 것이 필요해진다.
이러한 본 발명의 제1 실시 형태에 따른 반도체 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제1 실시 형태에 따른 반도체 장치의 일부의 제조 방법에 대하여 간단히 설명한다.
우선, 도 2c에 도시한 바와 같이, 배선(11)용 배선재가 형성되고, 이 배선재가 배선(11) 및 구멍(13)의 형상으로, 예를 들면 리소그래피 및 RIE(Reactive Ion Etching)를 이용하여 패터닝된다. 다음에, 구멍(13) 내 및 배선(11) 상에 절연막(도시하지 않음)이 형성된다. 그 후, 절연막의 일부가 제거되고, 컨택트(12)용 홈이 구멍(13) 내에 형성된다. 그리고, 이 홈에 컨택트재가 매립됨으로써, 도 3c에 도시한 바와 같이, 구멍(13)을 통과하는 컨택트(12)가 형성된다.
그리고, 상기한 공정을 반복함으로써 다층 배선이 형성되고, 도 1에 도시한바와 같이, 제1 내지 제3 배선(11a, 11b, 11c) 내의 구멍(13a, 13b, 13c)을 통과하는 컨택트(12)가 형성된다.
상기 제1 실시 형태에 따르면, 굵은 배선 폭을 필요로 하는 다층 배선을 형성하는 경우, 배선 폭이 굵은 배선(11) 내에 구멍(13)을 형성하고, 이 구멍(13)에 배선(11)과 이격하여 컨택트(12)를 통과시키고 있다. 이 때문에, 디바이스 면적은, 배선(11)의 폭만으로 결정되어, 디바이스 면적의 증대를 최소한으로 할 수 있어, 미세화에 유리하게 된다.
또한, 일반적으로, 대전류를 흘리는 배선은 전유 면적이 증대되기 때문에, 다층 배선의 하층부에는 배치되지 않고, 최상층부에 배치되는 경우가 많다. 그러나, 제1 실시 형태의 구조를 이용한 경우에는, 점유 면적을 작게 억제할 수 있기 때문에, 다층 배선의 하층부에도 대전류를 흘리는 배선(11)을 배치하는 것이 가능해진다.
또한, 제1 실시 형태에 있어서, 배선(11)은 상술한 패턴에 한정되지 않고, 여러가지 변형하는 것도 가능하다. 예를 들면, 도 4에 도시한 바와 같이, 배선(11)에서의 인접하는 구멍(13)의 사이에, 배선(11)의 폭이 가늘어진 오목부(14)를 형성해도 된다. 이 경우, 상기 제1 실시 형태에서의 효과뿐만 아니라, 전류 경로를 조정하는 것도 가능해진다.
<제2 실시 형태>
제2 실시 형태는 제1 실시 형태에 따른 배선에 있어서, 구멍 내에 컨택트 프린지를 더 형성한 것이다. 또한, 제2 실시 형태에서는, 제1 실시 형태와 다른 점에 대해서만 설명한다.
도 5는 본 발명의 제2 실시 형태에 따른 다층 구조의 반도체 장치의 사시도를 도시한다. 도 6a, 도 6b, 도 6c는 본 발명의 제2 실시 형태에 따른 배선의 사시도, 평면도, 단면도를 도시한다. 도 7a, 도 7b, 도 7c는 본 발명의 제2 실시 형태에 따른 배선 및 컨택트의 사시도, 평면도, 단면도를 도시한다. 이하에, 제2 실시 형태에 따른 반도체 장치의 구조에 대하여 설명한다.
도 5 내지 도 7c에 도시한 바와 같이, 제1 실시 형태와 다른 점은, 배선(11)의 구멍(13) 내에서 컨택트(12)에 컨택트 프린지(15)를 형성한 점이다. 이 컨택트 프린지(15)는 배선(11)과 동일한 재료로 형성되기 때문에, 컨택트 프린지(15)의 두께와 배선(11)의 두께는 같게 되어 있다. 그리고, 컨택트 프린지(15)는 배선(11)과 이격하여 형성되어 있다.
이러한 본 발명의 제2 실시 형태에 따른 반도체 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제2 실시 형태에 따른 반도체 장치의 일부의 제조 방법에 대하여 간단히 설명한다.
우선, 도 6c에 도시한 바와 같이. 배선(11)용 배선재가 형성되고, 이 배선재가 배선(11), 구멍(13) 및 컨택트 프린지(15)의 형상으로, 예를 들면 리소그래피 및 RIE를 이용하여 패터닝된다. 다음에, 컨택트 프린지(15)와 배선(11) 간의 간극 및 배선(11) 상에 절연막(도시하지 않음)이 형성된다. 그 후, 절연막의 일부가 제거되어, 컨택트 프린지(15)를 노출시키는 컨택트(12)용 홈이 형성된다. 그리고, 이 홈에 컨택트재가 매립됨으로써, 도 7c에 도시한 바와 같이, 컨택트 프린지(15)에 접속하는 컨택트(12)가 형성된다.
그리고, 상기한 공정을 반복함으로써 다층 배선이 형성되고, 도 5에 도시한 바와 같이, 제1 내지 제3 배선(11a, 11b, 11c) 내의 구멍(13a, 13b, 13c)을 통과하고, 컨택트 프린지(15)를 구비한 컨택트(12)가 형성된다.
상기 제2 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 이하와 같은 효과를 더 얻을 수 있다.
제1 실시 형태에서는, 컨택트(12)는 구멍(13)을 관통하도록 형성되기 때문에, 컨택트(12)용 홈의 깊이는 배선(11)의 두께와 상하의 배선 간의 거리를 더한 것으로 되어 있다. 이것에 대하여, 제2 실시 형태에서는 컨택트(12)는 컨택트 프린지(15) 상에 형성되기 때문에, 컨택트(12)용 홈의 깊이는, 상하의 배선 간의 거리만으로 된다. 따라서, 제2 실시 형태는 제1 실시 형태와 같은 깊은 컨택트(12)를 형성할 필요가 없어, 통상의 배선 간을 접속하는 컨택트와 동일한 깊이로 형성할 수 있다. 이 때문에, 통상의 컨택트 프로세스를 이용할 수 있을 뿐만 아니라, 깊은 컨택트의 형성에서 생길 수 있는 보이드의 발생도 방지할 수 있다.
또한, 제2 실시 형태에 있어서, 배선(11)은 상술한 패턴에 한정되지 않고, 여러가지 변형하는 것도 가능하다. 예를 들면, 도 8에 도시한 바와 같이, 배선(11)에서의 인접하는 구멍(13) 간에, 오목부(14)을 형성해도 된다. 이 경우, 상기 제2 실시 형태에서의 효과 뿐만 아니라, 전류 경로를 조정하는 것도 가능해진다.
<제3 실시 형태>
제3 실시 형태는, 제2 실시 형태에 따른 반도체 장치의 구조를 자기 기억 장치에 적용한 것이다. 이 자기 기억 장치는, 예를 들면 터널 자기 저항 효과(Tunneling Magneto Resistive: 이하, TMR로 칭함)를 이용한 MTJ(Magnetic Tunnel Junction) 소자를 구비한 MRAM(Magnetic Random Access Memory)이다. 그리고, 제3 실시 형태에 따른 MRAM의 구조는 MTJ 소자가 비트선과 기입 워드선과의 교점에 배치된 것이다.
도 9는 본 발명의 제3 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 도 10은 본 발명의 제3 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제3 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 9, 도 10에 도시한 바와 같이, 제3 실시 형태에 따른 자기 기억 장치는, 비트선(27)과 기입 워드선(36)이 교차하여 배치되고, 이들 비트선(27)과 기입 워드선(36)의 교차부의 비트선(27) 상에 MTJ 소자(30)가 배치되어 있다. 비트선(27)에는 구멍(29)이 형성되고, 이 구멍(29) 내에 컨택트 프린지(28)가 형성되어 있다. 그리고, MTJ 소자(30)에 접속하는 상부 배선(35)은 컨택트(34)에 접속되고, 이 컨택트(34)는 컨택트 프린지(28)에 접속되고, 이 컨택트 프린지(28)는 컨택트(26)에 접속되고, 이 컨택트(26)는 MOS 트랜지스터(24)의 소스/드레인 확산층(23)에 접속되어 있다. 따라서, MTJ 소자(30)는 비트선(27)의 구멍(29)을 통하여, 데이터 판독용 MOS 트랜지스터(24)와 접속되어 있다.
이러한 본 발명의 제3 실시 형태에 따른 자기 기억 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제3 실시 형태에 따른 자기 기억 장치의 제조 방법에대하여 간단히 설명한다.
우선, 반도체 기판(21) 상에 게이트 전극(22)이 선택적으로 형성되고, 이 게이트 전극(22)의 양측의 반도체 기판(21) 내에 소스/드레인 확산층(23)이 형성된다. 이에 따라, MOS 트랜지스터(24)가 형성된다. 이 MOS 트랜지스터(24)의 게이트 전극(22)은, 판독 워드선이 된다.
다음에, 절연막(25) 내에, 소스/드레인 확산층(23)에 접속하는 컨택트(26)가 형성된다. 다음에, 비트선(27) 및 컨택트 프린지(28)로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29)을 갖는 비트선(27)가 형성됨과 함께, 구멍(29) 내에 컨택트 프린지(28)가 형성된다. 여기서, 비트선(27)과 컨택트 프린지(28) 사이는 간극이 형성되어, 비트선(27)과 컨택트 프린지(28)는 도통하지 않은 구조가 된다.
다음에, 비트선(27) 상에 MTJ 소자(30)가 형성된다. 이 MTJ 소자(30)는 자화 고착층(31)과, 자기 기록층(33)과, 이들 자화 고착층(31) 및 자기 기록층(33) 사이의 터널 접합층(32)으로 이루어진다.
다음에, 컨택트 프린지(28) 상에 컨택트(34)가 형성되고, 컨택트(34) 및 MTJ 소자(30) 상에 상부 배선(35)이 형성된다. 다음에, 상부 배선(35)과 이격하여, MTJ 소자(30)의 상측에 기입하여 워드선(36)이 형성된다.
이상과 같은 본 발명의 제3 실시 형태에 따른 자기 기억 장치는 다음과 같은 동작으로 데이터의 기입 및 판독이 행해진다. 이하에, 제3 실시 형태에 따른 자기 기억 장치의 기입 및 판독 동작에 대하여 간단히 설명한다.
MTJ 소자(30)에 데이터를 기입하는 경우에는 비트선(27) 및 기입 워드선(36)을 선택하고, 이들 비트선(27) 및 기입 워드선(36)에 각각 전류를 흘려, 전류 자계를 발생시킨다. 이에 따라, 비트선(27) 및 기입 워드선(36) 각각에 발생한 전류 자계의 합성 자계가 MTJ 소자(30)에 걸려서, MTJ 소자(30)에 "1" 또는 "0"의 데이터가 기입된다.
MTJ 소자(30)에 기입된 데이터를 읽어 내는 경우에는, MTJ 소자(30)에 연결되는 MOS 트랜지스터(24)를 온으로 하여, MTJ 소자(30)∼상부 배선(35)∼컨택트(34)∼컨택트 프린지(28)∼컨택트(26)∼소스/드레인 확산층(23)에 전류를 흘린다. 이에 따라, MTJ 소자(30)의 저항값을 판독하여, "1" 또는 "0"의 데이터의 판단이 행하여진다.
상기 제3 실시 형태에 의하면, 제1 실시 형태와 마찬가지로, 디바이스 면적을 축소할 수가 있어, 미세화에 유리해진다. 즉, 자기 기억 장치에서는, MTJ 소자(30)에 데이터를 기입할 때에 이용하는 기입 배선(비트선(27), 워드선(36))은 대전류를 흘리기 위해 굵게 된다. 이러한 경우에서도, 비트선(27)에 구멍(29)을 형성하고, 이 구멍(29)에 비트선(27)과 이격하여 컨택트(34, 26)를 통과시키고 있다. 이 때문에, 컨택트(34, 26)의 점유 면적이나 정합 여유량 등의 분만큼, 메모리 셀부의 점유 면적을 축소 할 수 있다.
또한, 제2 실시 형태와 마찬가지로, 컨택트 프린지(28)를 형성하고 있기 때문에, 통상의 컨택트 프로세스를 이용할 수 있을 뿐만 아니라, 깊은 컨택트의 형성에서 생길 수 있는 보이드의 발생도 방지할 수 있다.
또한, 제3 실시 형태에 따른 자기 기억 장치에서는, 기입 워드선(36)을 MTJ 소자(30)의 상측에 배치하고 있다. 이 때문에, 기입 워드선(36)의 주위에 다른 배선이나 컨택트 등이 위치할 가능성이 낮다. 따라서, 도 24에 도시하는 종래의 구조에 비교하여, 기입 워드선(36)의 위치의 제약이 적어, 기입 워드선(36)를 더 굵게 할 수 있다.
또한. 제3 실시 형태는 제1 실시 형태와 같이 컨택트 프린지(28)가 없는 구조에 적용하는 것도 가능하다.
또한. 비트선(27) 내에 전류가 흐르는 방향에 구멍(29)을 복수개 형성해도 된다. 이 경우, 비트선(27)가 인접하는 구멍(29) 사이에, 도 4, 도 8에 도시한 바와 같은 오목부(14)을 형성해도 된다. 여기서, 오목부(14)은, MTJ 소자(30) 바로 아래 이외의 영역에 형성하는 것이 바람직하다.
<제4 실시 형태>
제4 실시 형태는 제2 실시 형태에 따른 반도체 장치의 구조를 자기 기억 장치에 적용한 것으로, MTJ 소자가 컨택트 프린지와 기입 워드선과의 교점에 배치된 것이다.
도 11은 본 발명의 제4 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 도 12는 본 발명의 제4 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제4 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 11, 도 12에 도시한 바와 같이, 제4 실시 형태에 따른 자기 기억 장치는, 기입 비트선(27a)에는 구멍(29)이 형성되고, 이 구멍(29) 내에 컨택트 프린지(28)가 형성되어 있다. 이 컨택트 프린지(28)의 상측에, 기입 비트선(27a)과 교차하는 기입 워드선(36)이 배치되어 있다. 그리고, 컨택트 프린지(28)와 기입 워드선(36) 사이에 MTJ 소자(30)가 배치되어 있다. 또한, 컨택트 프린지(28)에는 컨택트(26, 34)가 각각 접속되고, 컨택트(26)는 MOS 트랜지스터의 소스/드레인 확산층(23)에 접속된다. 또한, 컨택트(34)는 하부 배선(37)을 통하여 MTJ 소자(30)에 접속되고, 이 MTJ 소자(30) 상에는 판독 비트선(27b)가 배치되어 있다. 따라서, 컨택트 프린지(28)의 상측에 배치된 MTJ 소자(30)는 기입 비트선(27a)의 구멍(29)을 통하여, MOS 트랜지스터(24)와 접속되어 있다.
이러한 본 발명의 제4 실시 형태에 따른 자기 기억 장치는 다음과 같은 방법으로 형성된다. 이하에, 제4 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 간단히 설명한다.
우선, 반도체 기판(21) 상에 게이트 전극(22)이 선택적으로 형성되고, 이 게이트 전극(22)의 양측의 반도체 기판(21) 내에 소스/드레인 확산층(23)이 형성된다. 이에 따라, MOS 트랜지스터(24)가 형성된다. 이 MOS 트랜지스터(24)의 게이트 전극(22)은, 판독 워드선이 된다.
다음에, 절연막(25) 내에 소스/드레인 확산층(23)에 접속하는 컨택트(26)가 형성된다. 다음에, 기입 비트선(27a) 및 컨택트 프린지(28)로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29)을 갖는 기입 비트선(27a)가 형성됨과 함께, 구멍(29) 내에 컨택트 프린지(28)가 형성된다. 여기서, 기입 비트선(27a)과 컨택트 프린지(28) 사이는 간극이 형성되고, 기입 비트선(27a)와 컨택트프린지(28)는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28) 상에 컨택트(34)가 형성되고, 이 컨택트(34) 상에 하부 배선(37)이 형성된다. 이 하부 배선(37) 상에 MTJ 소자(30)가 형성되고, 이 MTJ 소자(30) 상에 판독 비트선(27b)가 형성된다. 다음에, 판독 비트선(27b)과 이격하여, MTJ 소자(30)의 상측에 기입 워드선(36)이 형성된다.
이상과 같은 본 발명의 제4 실시 형태에 따른 자기 기억 장치는, 다음과 같은 동작으로 데이터의 기입 및 판독이 행해진다. 이하에, 제4 실시 형태에 따른 자기 기억 장치의 기입 및 판독 동작에 대하여 간단히 설명한다.
MTJ 소자(30)에 데이터를 기입하는 경우에는, 기입 비트선(27a) 및 기입 비트선(36)을 선택하고, 이들 기입 비트선(27a) 및 기입 워드선(36)에 각각 전류를 흘려, 전류 자계를 발생시킨다. 이에 따라, 기입 비트선(27a) 및 기입 워드선(36)의 각각에 발생한 전류 자계의 합성 자계가 MTJ 소자(30)에 걸려, MTJ 소자(30)에 "1" 또는 "0"의 데이터가 기입된다.
MTJ 소자(30)에 기입된 데이터를 읽어 내는 경우에는 MTJ 소자(30)에 연결되는 MOS 트랜지스터(24)를 온으로 하여, 판독 비트선(27b)∼MTJ 소자(30)∼하부 배선(37)∼컨택트(34)∼컨택트 프린지(28)∼컨택트(26)∼소스/드레인 확산층(23)에 전류를 흘린다. 이에 따라, MTJ 소자(30)의 저항값을 판독하여, "1" 또는 "0"의 데이터의 판단이 행해진다.
또한, 제4 실시 형태에서는, MTJ 소자(30)는 기입 비트선(27a)의 구멍(29)의 상측에 배치되어 있다. 이 때문에, MTJ 소자(30)에 데이터를 기입할 때, 기입 비트선(27a)으로부터의 전류 자계가 작아진다고도 생각되지만, 기입 비트선(27a)는 기입 워드선(36)의 연장 방향에 충분한 굵기의 폭을 갖고 있고, 구멍(29)의 주위의 기입 비트선(27a)으로부터 충분한 크기의 전류 자계를 발생시킬 수 있다.
상기 제4 실시 형태에 따르면, 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실시 형태에서는, MTJ 소자(30)를 컨택트 프린지(28)의 상측에 배치하고 있다. 이 때문에, 제3 실시 형태에 비교하여, 메모리 셀부의 가로 방향의 면적을 축소할 수 있다.
또한, 제4 실시 형태는, 제1 실시 형태와 같이 컨택트 프린지(28)가 없는 구조에 적용하는 것도 가능하다.
또한, 기입 비트선(27a) 내에, 전류가 흐르는 방향으로 구멍(29)을 복수개 형성해도 된다. 이 경우, 기입 비트선(27a) 내의 인접하는 구멍(29) 사이에, 도 4, 도 8에 도시한 바와 같은 오목부(14)를 형성해도 된다.
또한, 판독 비트선(27b)는 기입 비트선(27a)와 같이 늘이지 않고, 도 10의 상부 배선(35)과 같이 짧게 하여, MTJ 소자(30)의 한쪽에서 기입 비트선(27a)에 접속해도 된다.
<제5 실시 형태>
제5 실시 형태는 제2 실시 형태에 따른 반도체 장치의 구조를 자기 기억 장치에 적용한 것으로, 복수의 MTJ 소자를 상하의 배선으로 병렬로 접속하여, 소위 사다리형 구조로 되어 있는 것이다.
도 13은 본 발명의 제5 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 도 14는 본 발명의 제5 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제5 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 13, 도 14에 도시한 바와 같이, 제5 실시 형태에 따른 자기 기억 장치는 비트선(27)의 상측에 복수의 MTJ 소자(30)가 병렬로 배치되어 있다. 각 MTJ 소자(30)의 자기 기록층(33)은 상부 배선(35)에 접속되고, 각 MTJ 소자(30)의 자화 고착층(31)은 하부 배선(37)에 접속되어, 소위 사다리형 구조로 되어 있다. 그리고, 각 MTJ 소자(30)의 상측에는 상부 배선(35)과 이격하여 기입 워드선(36)이 배치되어 있다. 또한, 비트선(27)에는 구멍(29)이 형성되고, 이 구멍(29) 내에 컨택트 프린지(28)가 형성되어 있다. 그리고, 하부 배선(37)에 접속하는 컨택트(34a)와 상부 배선(35)에 접속하는 컨택트(34b)는, 컨택트 프린지(28)에 접속되어 있다. 따라서, 사다리형의 복수의 MTJ 소자(30)는 비트선(27)의 구멍(29)을 통하여, 컨택트(26)에 접속되어 있다. 또한, 컨택트(26)는, 데이터 판독용 스위칭 소자인 예를 들면 MOS 트랜지스터에 접속되어 있다.
이러한 본 발명의 제5 실시 형태에 따른 자기 기억 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제5 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 간단히 설명한다.
우선, 반도체 기판(도시하지 않음)에 MOS 트랜지스터(도시하지 않음)가 형성되고, 이 MOS 트랜지스터의 소스/드레인 확산층(도시하지 않음)에 접속하는 컨택트(26)가 형성된다.
다음에, 비트선(27) 및 컨택트 프린지(28)로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29)을 갖는 비트선(27)이 형성됨과 함께, 구멍(29) 내에 컨택트 프린지(28)가 형성된다. 여기서, 비트선(27)과 컨택트 프린지(28) 사이에는 간극이 형성되어, 비트선(27)과 컨택트 프린지(28)는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28)에 접속하는 컨택트(34a)가 형성된다. 다음에, 비트선(27)과 이격하여 하부 배선(37)이 형성되고, 이 하부 배선(37)과 컨택트(34a)가 접속된다. 그리고, 하부 배선(37) 상에, 복수의 MTJ 소자(30)가 형성된다. 이 MTJ 소자(30)는 자화 고착층(31)과, 자기 기록층(33)과, 이들 자화 고착층(31) 및 자기 기록층(33) 사이의 터널 접합층(32)으로 이루어진다.
다음에, 컨택트 프린지(28)에 접속하는 컨택트(34b)가 형성된다. 다음에, MTJ 소자(30) 상에 상부 배선(35)이 형성되고, 이 상부 배선(35)은 컨택트(34b)에 접속된다. 그리고 상부 배선(35)과 이격하여, MTJ 소자(30)의 상측에 기입 워드선(36)이 형성된다.
이상과 같은 본 발명의 제5 실시 형태에 따른 자기 기억 장치는 다음과 같은 동작으로 데이터의 기입 및 판독이 행해진다. 이하에, 제5 실시 형태에 따른 자기 기억 장치의 기입 및 판독 동작에 대하여 간단히 설명한다.
병렬 접속된 복수의 MTJ 소자(30) 중 임의의 MTJ 소자(30)에 데이터를 기입하는 경우는, 비트선(27) 및 기입 워드선(36)을 선택하고, 이들 비트선(27) 및 기입 워드선(30)에 각각 전류를 흘려, 전류 자계를 발생시킨다. 이에 따라,비트선(27) 및 기입 워드선(36)의 각각에 발생한 전류 자계의 합성 자계가 MTJ 소자(30)에 걸려서, 임의의 MTJ 소자(30)에 "1" 또는 "0"의 데이터를 기입한다.
임의의 MTJ 소자(30)에 기입된 데이터의 판독은 다음과 같이 행해진다.
제1 사이클에서는, 병렬 접속된 복수의 MTJ 소자(30)에 연결되는 판독용 MOS 트랜지스터를 온으로 하여, 병렬 접속된 복수의 MTJ 소자(30)에 제1 판독 전류를 흘린다. 그리고, 이 때의 제1 판독 전류치를 감지 회로에 의해 기억한다. 그 후, 판독용 MOS 트랜지스터를 오프로 하여, 이 제1 판독 전류를 오프시킨다.
다음에, 제2 사이클에서는, 다시 비트선(27) 및 기입 워드선(36)에 전류를 흘려서, 임의의 MTJ 소자(30)에 "1" 또는 "0"의 데이터를 기입한다. 그 후, 판독용 MOS 트랜지스터를 오프로 하여, 이 기입 전류를 오프시킨다.
다음에, 제3 사이클에서는, 다시 병렬 접속된 복수의 MTJ 소자(30)에 연결되는 판독용 MOS 트랜지스터를 온으로 하여, 병렬 접속된 복수의 MTJ 소자(30)에 제2 판독 전류를 흘린다. 그리고, 이 때의 제2 판독 전류치를 감지 회로에 의해 기억한다.
그 후, 제1 판독 전류치와 제2 판독 전류치를 비교한다. 여기서, 기입 시에 기대치 "1"의 기입이 행해진 경우, 제1 및 제2 판독 전류치가 바뀌지 않으면, "1", 이, 제1 및 제2 판독 전류치가 증가하고 있으면 "0"이 원래 기입되어 있는 것으로 한다. 한편, 기입 시에 기대치 "0"의 기입이 행해진 경우, 제1 및 제2 판독 전류치가 바뀌지 않으면 "0"이, 제1 및 제2 판독 전류치가 증가하고 있으면 "1"이 원래 기입되어 있는 것으로 된다. 이와 같이 하여, 원래 셀에 기입되어 있는 데이터를읽어 내는 것이 가능하게 된다.
마지막으로, 제4 사이클에서는, 이니셜(초기) 상태와 동일한 데이터가 다시 기입되도록, 비트선(27) 및 워드선(36)에 전류를 흘려서, 판독 동작이 종료한다.
상기 제5 실시 형태에 의하면, 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제5 실시 형태에서는, 병렬 접속된 복수의 MTJ 소자(30)마다 판독용 MOS 트랜지스터를 설치하면 된다. 따라서, 하나의 MTJ 소자(30)마다 판독용 MOS 트랜지스터를 설치하고 있는 구조에 비교하여, 메모리 셀부의 면적을 축소할 수 있다.
또한, 제5 실시 형태는, 제1 실시 형태와 같이 컨택트 프린지(28)가 없는 구조에 적용하는 것도 가능하다.
또한, 비트선(27)의 인접하는 구멍(29) 사이에, 도 4, 도 8에 도시한 바와 같은 오목부(14)를 형성해도 된다. 이 경우, 오목부(14)은 병렬 접속된 MTJ 소자(30)의 하방보다도 MTJ 소자(30) 간의 하방에 형성하는 쪽이 바람직하다.
<제6 실시 형태>
제6 실시 형태는 제2 실시 형태에 따른 반도체 장치의 구조를 자기 기억 장치에 적용한 것으로, 복수의 MTJ 소자를 적층 방향으로 쌓아 올려, 이들 MTJ 소자를 접속한 구조이다.
도 15는 본 발명의 제6 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 도 16은 본 발명의 제6 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제6 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 15, 도 16에 도시한 바와 같이, 제6 실시 형태에 따른 자기 기억 장치는 제1 비트선(27)과 제1 기입 워드선(36)이 교차하여 배치되어 있다. 제1 비트선(27)에는 구멍(29)이 형성되고, 이 구멍(29) 내에 컨택트 프린지(28)가 형성되어 있다. 그리고, 제1 비트선(27)과 제1 기입 워드선(36)의 교차부에, 제1 비트선(27) 및 제1 기입 워드선(36)과 이격하여 제1 MTJ 소자(30)가 배치되어 있다. 이 제1 MTJ 소자(30)의 자화 고착층(31)에는 제1 하부 배선(37)이 접속되고, 제1 MTJ 소자(30)의 자기 기록층(33)에는 제1 상부 배선(35)이 접속되어 있다.
또한, 제1 기입 워드선(36)의 상방에는 제2 비트선(27')과 제2 기입 워드선(36')이 교차하여 배치되어 있다. 제2 비트선(27')에는 구멍(29')이 형성되고, 이 구멍(29') 내에 컨택트 프린지(28')가 형성되어 있다. 그리고, 제2 비트선(27')과 제2 기입 워드선(36')의 교차부에, 제2 비트선(27') 및 제2 기입 워드선(36')과 이격하여, 제2 MTJ 소자(30')가 배치되어 있다. 이 제2 MTJ 소자(30')의 자화 고착층(31')에는 제2 하부 배선(37')이 접속되고, 제2 MTJ 소자(30')의 자기 기록층(33')에는 제2 상부 배선(35')이 접속되어 있다.
제2 상부 배선(35')은 컨택트(40), 컨택트 프린지(28'), 컨택트(39), 제1 상부 배선(35)을 통하여, 제1 MTJ 소자(30)에 접속되어 있다. 또한, 제2 하부 배선(37')은 컨택트(34'), 컨택트 프린지(28'), 컨택트(38), 제1 하부 배선(37)을 통하여, 제1 MTJ 소자(30)에 접속되어 있다. 이 제1 MTJ 소자(30)는 제1 하부 배선(37), 컨택트(34), 컨택트 프린지(28), 컨택트(26)를 통하여, MOS트랜지스터(24)의 소스/드레인 확산층(23)에 접속되어 있다. 이와 같이, 제1 및 제2 MTJ 소자(30, 30')는 제2 비트선(27')의 구멍(29')을 통하여 접속되어 있고, 이들 제1 및 제2 MTJ 소자(30, 30')는 제1 비트선(27)의 구멍(29)을 통하여 MOS 트랜지스터(24)에 접속되어 있다.
이러한 본 발명의 제6 실시 형태에 따른 자기 기억 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제6 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 간단히 설명한다.
우선, 반도체 기판(21) 상에 게이트 전극(22)이 선택적으로 형성되고, 이 게이트 전극(22)의 양측의 반도체 기판(21) 내에 소스/드레인 확산층(23)이 형성된다. 이에 따라, MOS 트랜지스터(24)가 형성된다. 이 MOS 트랜지스터(24)의 게이트 전극(22)은, 판독 워드선이 된다.
다음에, 절연막(25) 내에, 소스/드레인 확산층(23)에 접속하는 컨택트(26)가 형성된다. 다음에, 제1 비트선(27) 및 컨택트 프린지(28)로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29)을 갖는 제1 비트선(27)이 형성됨과 함께, 구멍(29) 내에 컨택트 프린지(28)가 형성된다. 여기서, 제1 비트선(27)과 컨택트 프린지(28) 사이에는 간극이 형성되어, 제1 비트선(27)과 컨택트 프린지(28)는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28) 상에 컨택트(34)가 형성되고, 이 컨택트(34) 상에 하부 배선(37)이 형성된다. 이 하부 배선(37) 상에 제1 MTJ 소자(30)가 형성된다. 이 제1 MTJ 소자(30)는 자화 고착층(31)과, 자기 기록층(33)과, 이들 자화 고착층(31) 및 자기 기록층(33) 사이의 터널 접합층(32)으로 이루어진다.
다음에, 제1 MTJ 소자(30) 상에 상부 배선(35)이 형성되고, 이 상부 배선(35)과 이격하여, 제1 MTJ 소자(30)의 상방에 제1 기입 워드선(36)이 형성된다.
다음에, 하부 배선(37)에 접속하는 컨택트(38)와, 상부 배선(35)에 접속하는 컨택트(39)가 형성된다.
다음에, 제2 비트선(27') 및 컨택트 프린지(28')로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29')을 갖는 제2 비트선(27')이 형성됨과 함께, 구멍(29') 내에 컨택트 프린지(28')가 형성된다. 여기서, 제2 비트선(27')과 컨택트 프린지(28') 사이에는 간극이 형성되어, 제2 비트선(27')과 컨택트 프린지(28')는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28') 상에 컨택트(34')가 형성되고, 이 컨택트(34') 상에 하부 배선(37')이 형성된다. 이 하부 배선(37') 상에 제2 MTJ 소자(30')가 형성된다. 이 제2 MTJ 소자(30')는 자화 고착층(31')과, 자기 기록층(33')과, 이들 자화 고착층(31') 및 자기 기록층(33') 사이의 터널 접합층(32')으로 이루어진다.
다음에, 컨택트 프린지(28')에 접속하는 컨택트(40)가 형성된다. 다음에, 컨택트(40) 및 제2 MTJ 소자(30') 상에 상부 배선(35')이 형성되고, 이 상부 배선(35')과 이격하여, 제2 MTJ 소자(30')의 상측에 제2 기입 워드선(36')이 형성된다.
또한, 이상과 같은 본 발명의 제6 실시 형태에 따른 자기 기억 장치는 제5 실시 형태와 마찬가지의 동작으로 데이터의 기입 및 판독이 행해진다.
상기 제6 실시 형태에 의하면, 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제6 실시 형태에서는, 접속된 복수의 MTJ 소자(30, 30')마다, 판독용 MOS 트랜지스터(24)를 형성하면 된다. 따라서, 제5 실시 형태와 마찬가지로, 하나의 MTJ 소자(30)마다 판독용 MOS 트랜지스터를 형성하고 있는 구조에 비교하여, 메모리 셀부의 면적을 축소할 수 있다.
또한, 제6 실시 형태에 있어서, 제1 및 제2 MTJ 소자(30, 30')의 접속은, 상기 구조에 한정되지 않는다. 예를 들면, 도 17, 도 18에 도시한 바와 같이, 제2 MTJ 소자(30')의 상부 배선(35') 및 하부 배선(37')은 상기 구조와 마찬가지로 하여, 제1 MTJ 소자(30)의 상부 배선(35) 및 하부 배선(37)의 패턴을 제2 MTJ 소자(30')의 상부 배선(35') 및 하부 배선(37')의 패턴과 반대로 해도 된다.
또한, 제6 실시 형태는 제1 실시 형태와 같이 컨택트 프린지(28)가 없는 구조에 적용하는 것도 가능하다.
또한, 제1 비트선(27)의 인접하는 구멍(29) 사이나 제2 비트선(27')의 인접하는 구멍(29') 사이에, 도 4, 도 8에 도시한 바와 같은 오목부(14)을 형성해도 된다. 이 경우, 오목부(14)는 MTJ 소자(30, 30')의 하방 이외의 영역에 형성하는 것이 바람직하다.
<제7 실시 형태>
제7 실시 형태는 제2 실시 형태에 따른 반도체 장치의 구조를 자기 기억 장치에 적용한 것으로, 복수의 MTJ 소자를 적층 방향으로 쌓아 올려, 이들 MTJ 소자를 직렬로 접속한 구조이다.
도 19는 본 발명의 제7 실시 형태에 따른 자기 기억 장치의 사시도를 도시한다. 도 20은 본 발명의 제7 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이하에, 제7 실시 형태에 따른 자기 기억 장치의 구조에 대하여 설명한다.
도 19, 도 20에 도시한 바와 같이, 제7 실시 형태에 따른 자기 기억 장치는, 제1 비트선(27)과 제1 기입 워드선(36)이 교차하여 배치되어 있다. 제1 비트선(27)에는 구멍(29)이 형성되고, 이 구멍(29) 내에 컨택트 프린지(28)가 형성되어 있다. 그리고, 제1 비트선(27)과 제1 기입 워드선(36)의 교차부에, 제1 비트선(27) 및 제1 기입 워드선(36)과 이격하여 제1 MTJ 소자(30)가 배치되어 있다. 이 제1 MTJ 소자(30)의 자화 고착층(31)에는 제1 하부 배선(37)이 접속되고, 제1 MTJ 소자(30)의 자기 기록층(33)에는 제1 상부 배선(35)이 접속되어 있다.
또한, 제1 기입 워드선(36)의 상방에는, 제2 비트선(27')과 제2 기입 워드선(36')이 교차하여 배치되어 있다. 제2 비트선(27')에는 구멍(29')이 형성되고, 이 구멍(29') 내에 컨택트 프린지(28')가 형성되어 있다. 그리고, 제2 비트선(27')과 제2 기입 워드선(36')의 교차부에, 제2 비트선(27') 및 제2 기입 워드선(36')과 이격하여, 제2 MTJ 소자(30')가 배치되어 있다. 이 제2 MTJ 소자(30')의 자화 고착층(31')에는 제2 하부 배선(37')이 접속되며, 제2 MTJ 소자(30')의 자기 기록층(33')에는 제2 상부 배선(35')이 접속되어 있다.
제2 하부 배선(37')은, 컨택트(34'), 컨택트 프린지(28'), 컨택트(39), 제1 상부 배선(35)을 통하여, 제1 MTJ 소자(30)에 접속되어 있다. 이 제1 MTJ 소자(30)는 제1 하부 배선(37), 컨택트(34), 컨택트 프린지(28), 컨택트(26)를 통하여, MOS 트랜지스터(24)의 소스/드레인 확산층(23)에 접속되어 있다. 이와 같이, 제1 및 제2 MTJ 소자(30, 30')는 제2 비트선(27')의 구멍(29')을 통하여 직렬로 접속되어 있고, 이들 제1 및 제2 MTJ 소자(30, 30')는 제1 비트선(27)의 구멍(29)을 통하여 MOS 트랜지스터(24)에 접속되어 있다.
이러한 본 발명의 제7 실시 형태에 따른 자기 기억 장치는, 다음과 같은 방법으로 형성된다. 이하에, 제7 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 간단히 설명한다.
우선, 반도체 기판(21) 상에 게이트 전극(22)이 선택적으로 형성되고, 이 게이트 전극(22)의 양측의 반도체 기판(21) 내에 소스/드레인 확산층(23)이 형성된다. 이에 따라, MOS 트랜지스터(24)가 형성된다. 이 MOS 트랜지스터(24)의 게이트 전극(22)은, 판독 워드선이 된다.
다음에, 절연막(25) 내에, 소스/드레인 확산층(23)에 접속하는 컨택트(26)가 형성된다. 다음에, 제1 비트선(27) 및 컨택트 프린지(28)로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29)을 갖는 제1 비트선(27)이 형성됨과 함께, 구멍(29) 내에 컨택트 프린지(28)가 형성된다. 여기서, 제1 비트선(27)과 컨택트 프린지(28) 사이에는 간극이 형성되어, 제1 비트선(27)과 컨택트 프린지(28)는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28) 상에 컨택트(34)가 형성되고, 이 컨택트(34) 상에 하부 배선(37)이 형성된다. 이 하부 배선(37) 상에 제1 MTJ 소자(30)가 형성된다. 이 제1 MTJ 소자(30)는 자화 고착층(31)과, 자기 기록층(33)과, 이들 자화 고착층(31) 및 자기 기록층(33) 사이의 터널 접합층(32)으로 이루어진다.
다음에, 제1 MTJ 소자(30) 상에 상부 배선(35)이 형성되고, 이 상부 배선(35)과 이격하여, 제1 MTJ 소자(30)의 상방에 제1 기입 워드선(36)이 형성된다. 다음에. 하부 배선(37)에 접속하는 컨택트(39)가 형성된다.
다음에, 제2 비트선(27') 및 컨택트 프린지(28')로 되는 배선재가 형성되고, 이 배선재가 패터닝된다. 이에 따라, 구멍(29')을 갖는 제2 비트선(27')이 형성됨과 함께, 구멍(29') 내에 컨택트 프린지(28')가 형성된다. 여기서, 제2 비트선(27')과 컨택트 프린지(28') 사이에는 간극이 형성되어, 제2 비트선(27')과 컨택트 프린지(28')는 도통하지 않은 구조로 된다.
다음에, 컨택트 프린지(28) 상에 컨택트(34')가 형성되고, 이 컨택트(34') 상에 하부 배선(37')이 형성된다. 이 하부 배선(37') 상에 제2 MTJ 소자(30')가 형성된다. 이 제2 MTJ 소자(30')는 자화 고착층(31')과, 자기 기록층(33')과, 이들 자화 고착층(31') 및 자기 기록층(33') 사이의 터널 접합층(32')으로 이루어진다.
다음에, 제2 MTJ 소자(30') 상에 상부 배선(35')이 형성되고, 이 상부 배선(35')과 이격하여, 제2 MTJ 소자(30')의 상방에 제2 기입 워드선(36')이 형성된다.
또한, 이상과 같은 본 발명의 제7 실시 형태에 따른 자기 기억 장치는, 제5 실시 형태와 마찬가지의 동작으로 데이터의 기입 및 판독이 행해진다.
상기 제7 실시 형태에 따르면, 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제7 실시 형태에서는, 직렬 접속된 MTJ 소자(30, 30')마다, 판독용 MOS 트랜지스터(24)를 형성하면 된다. 따라서, 제5 및 제6 실시 형태와 마찬가지로, 하나의 MTJ 소자(30)마다 판독용 MOS 트랜지스터를 형성하고 있는 구조에 비하여, 메모리 셀부의 면적을 축소할 수 있다.
또한, 제7 실시 형태는 제1 실시 형태와 같이 컨택트 프린지(28)가 없는 구조에 적용하는 것도 가능하다.
또한, 비트선(27)의 인접하는 구멍(29) 사이나 비트선(27')의 인접하는 구멍(29') 사이에, 도 4, 도 8에 도시한 바와 같은 오목부(14)를 형성해도 된다. 이 경우, 오목부(14)는 MTJ 소자(30, 30')의 하방 이외의 영역에 형성하는 것이 바람직하다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
예를 들면, 제2 실시 형태에 따른 배선의 구조를, 도 21에 도시한 바와 같이, 예를 들면 DRAM과 같은 다층 배선을 구비한 반도체 장치에 적용하는 것도 가능하다. 이 경우도, 각 배선(66, 70, 74) 내에 구멍(68, 72, 76)이 형성되고, 이 구멍(68, 72, 76) 내에 컨택트 프린지(67, 71, 75)를 구비한 컨택트(65, 69, 73)가 통과된다. 또한, 각 배선(66, 70, 74)은, 예를 들면 대전류가 흐르는 방향성을 갖은 전류 배선이다.
예를 들면, 제3 내지 제7 실시 형태에 있어서, 자기 기억 장치에서의 기억 소자로서 MTJ 소자를 이용하였지만, 이 MTJ 소자 대신에, 2개의 자성층과 이들 자성층 사이에 위치하는 도체층으로 이루어지는 GMR(Giant Magneto Resistivc) 소자를 이용하는 것도 가능하다.
예를 들면, 제3 내지 제7 실시 형태에 있어서, 기억 소자로서, 1층의 터널 접합층으로 이루어지는 1중 접합 구조의 MTJ 소자를 이용하였지만, 2층의 터널 접합층으로 이루어지는 2중 접합 구조의 MTJ 소자를 이용해도 된다.
예를 들면, 제3 내지 제7 실시 형태에 있어서, 데이터 판독용 스위칭 소자로서, MOS 트랜지스터(24)를 이용하였지만, 이것에 한정되지 않고, 예를 들면 다이오드를 이용해도 된다.
따라서, 본 발명에 따르면, 배선폭이 굵은 배선 내에 구멍을 형성하고, 이 구멍에 배선과 이격하여 컨택트를 통과시키고 있기 때문에, 디바이스 면적은 배선폭만으로 결정되어 면적 증대를 최소한으로 할 수 있어, 미세화에 유리하다.

Claims (48)

  1. 제1 관통 구멍을 갖는 제1 배선과,
    상기 제1 배선과 이격하여 상기 제1 관통 구멍을 통과하는 제1 접속 부재
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 배선에 형성되고, 상기 제1 배선의 폭이 가늘게 되는 오목부를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 컨택트 프린지를 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 컨택트 프린지의 두께와 상기 제1 배선의 두께가 같은 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 접속 부재에 접속된 자기 저항 효과 소자를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 배선은 비트선인 반도체 장치.
  7. 제5항에 있어서,
    상기 자기 저항 효과 소자는 적어도 제1 자성층, 제2 자성층 및 비자성층으로 형성되는 MTJ 소자인 반도체 장치.
  8. 제7항에 있어서,
    상기 MTJ 소자는 1중 접합 구조 또는 2중 접합 구조인 반도체 장치.
  9. 제5항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 컨택트 프린지를 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 컨택트 프린지의 두께와 상기 제1 배선의 두께가 같은 반도체 장치.
  11. 제5항에 있어서,
    상기 제1 배선에 형성되며, 상기 제1 배선의 폭이 가늘게 되는 오목부를 더포함하는 반도체 장치.
  12. 제5항에 있어서,
    상기 제1 접속 부재에 접속된 트랜지스터 또는 다이오드를 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선 간에 상기 제1 및 제2 배선과 이격하여 배치되고, 상기 제1 접속 부재에 접속된 제3 배선과,
    상기 제1 및 제3 배선 간에서의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제1 및 제3 배선과 접속된 자기 저항 효과 소자
    를 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 배선은 비트선이고, 상기 제2 배선은, 기입 워드선인 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 컨택트 프린지를더 포함하는 반도체 장치.
  16. 제1항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선 간에 상기 제1및 제2 배선과 이격하여 배치된 제3 배선과,
    상기 제1 및 제3 배선 간에서의 상기 제1 및 제2 배선의 교점에 배치되고, 상기 제3 배선 및 상기 제1 접속 부재에 접속된 자기 저항 효과 소자
    를 더 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 배선은 기입 비트선이고, 상기 제2 배선은 기입 워드선이고, 상기 제3 배선은 판독 비트선인 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 컨택트 프린지를 더 포함하는 반도체 장치.
  19. 제1항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 제2 배선-상기 제1 배선은 상기 제1 관통 구멍과 제2 관통 구멍을 가짐-과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 각각 배치되고, 상기 제1 배선에 대향하는 일단부와 상기 제2 배선에 대향하는 타단부를 갖는 복수의 자기 저항 효과 소자와,
    상기 자기 저항 효과 소자의 상기 일단부에 각각 접속되고, 상기 제1 배선과 이격하여 배치되고, 상기 제1 접속 부재와 접속된 제3 배선과,
    상기 자기 저항 효과 소자의 상기 타단부에 각각 접속되고, 상기 제2 배선과 이격하여 배치된 제4 배선과,
    상기 제4 배선과 접속되고, 상기 제1 배선과 이격하여 상기 제2 관통 구멍을 통과하는 제2 접속 부재
    를 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 배선은 비트선이고, 상기 제2 배선은 기입 워드선인 반도체 장치.
  21. 제19항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 제1 컨택트 프린지와,
    상기 제2 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 제2 컨택트 프린지
    를 더 포함하는 반도체 장치.
  22. 제1항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 배치되고, 일단부와 타단부를 갖는 제1 자기 저항 효과 소자와,
    상기 제1 자기 저항 효과 소자의 상기 일단부와 상기 제1 접속 부재에 접속되고, 상기 제1 배선과 이격하여 배치된 제3 배선과,
    상기 제1 자기 저항 효과 소자의 상기 타단부에 접속되고, 상기 제2 배선과 이격하여 배치된 제4 배선과,
    상기 제2 배선과 이격하여 배치되고, 상기 제1 방향으로 연장되며, 제2 및 제3 관통 구멍을 갖는 제5 배선과,
    상기 제5 배선과 이격하여 배치되고, 상기 제2 방향으로 연장된 제6 배선과,
    상기 제5 및 제6 배선 간에서의 상기 제5 및 제6 배선의 교점에 배치되고, 일단부와 타단부를 갖는 제2 자기 저항 효과 소자와,
    상기 제2 자기 저항 효과 소자의 상기 일단부에 접속되고, 상기 제5 배선과 이격하여 배치된 제7 배선과,
    상기 제2 자기 저항 효과 소자의 상기 타단부에 접속되고, 상기 제6 배선과 이격하여 배치된 제8 배선과,
    상기 제3 및 제7 배선에 접속되고, 상기 제5 배선과 이격하여 상기 제2 관통 구멍을 통과하는 제2 접속 부재와,
    상기 제4 및 제8 배선에 접속되고, 상기 제5 배선과 이격하여 상기 제3 관통 구멍을 통과하는 제3 접속 부재
    를 더 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제1 배선은 제1 비트선이고, 상기 제2 배선은 제1 기입 워드선이고, 상기 제5 배선은 제2 비트선이고, 상기 제6 배선은 제2 기입 워드선인 반도체 장치.
  24. 제22항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 제1 컨택트 프린지와,
    상기 제2 관통 구멍 내에 상기 제5 배선과 이격하여 배치된 제2 컨택트 프린지와,
    상기 제3 관통 구멍 내에 상기 제5 배선과 이격하여 배치된 제3 컨택트 프린지
    를 더 포함하는 반도체 장치.
  25. 제1항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 배치되고, 일단부와 타단부를 갖는 제1 자기 저항 효과 소자와,
    상기 제1 자기 저항 효과 소자의 상기 일단부와 상기 제1 접속 부재에 접속되고, 상기 제1 배선과 이격하여 배치된 제3 배선과,
    상기 제1 자기 저항 효과 소자의 상기 타단부에 접속되고, 상기 제2 배선과 이격하여 배치된 제4 배선과,
    상기 제2 배선과 이격하여 배치되고, 상기 제1 방향으로 연장되며, 제2 관통 구멍을 갖는 제5 배선과,
    상기 제5 배선과 이격하여 배치되고, 상기 제2 방향으로 연장된 제6 배선과,
    상기 제5 및 제6 배선 간에서의 상기 제5 및 제6 배선의 교점에 배치되고, 일단부와 타단부를 갖는 제2 자기 저항 효과 소자와,
    상기 제2 자기 저항 효과 소자의 상기 일단부에 접속되고, 상기 제5 배선과 이격하여 배치된 제7 배선과,
    상기 제2 자기 저항 효과 소자의 상기 타단부에 접속되고, 상기 제6 배선과 이격하여 배치된 제8 배선과,
    상기 제4 및 제7 배선에 접속되고, 상기 제5 배선과 이격하여 상기 제2 관통구멍을 통과하는 제2 접속 부재
    를 더 포함하는 반도체 장치.
  26. 제25항에 있어서,
    상기 제1 배선은 제1 비트선이고, 상기 제2 배선은 제1 기입 워드선이고, 상기 제5 배선은 제2 비트선이고, 상기 제6 배선은 제2 기입 워드선인 반도체 장치.
  27. 제25항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 배치된 제1 컨택트 프린지와,
    상기 제2 관통 구멍 내에 상기 제5 배선과 이격하여 배치된 제2 컨택트 프린지
    를 더 포함하는 반도체 장치.
  28. 제1 관통 구멍을 갖는 제1 배선을 형성하는 공정과,
    상기 제1 배선과 이격하여 상기 제1 관통 구멍을 통과하는 제1 접속 부재를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 배선에 상기 제1 배선의 폭이 가늘게 되는 오목부를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하는 컨택트 프린지를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 컨택트 프린지와 상기 제1 배선은 동일한 재료로 형성되는 반도체 장치의 제조 방법.
  32. 제28항에 있어서,
    상기 제1 접속 부재에 접속된 자기 저항 효과 소자를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 자기 저항 효과 소자는, 적어도 제1 자성층, 제2 자성층 및 비자성층으로 형성되는 MTJ 소자인 반도체 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 MTJ 소자는 1중 접합 구조 또는 2중 접합 구조인 반도체 장치의 제조 방법.
  35. 제32항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하는 컨택트 프린지를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 컨택트 프린지와 상기 제1 배선은 동일한 재료로 형성되는 반도체 장치의 제조 방법.
  37. 제32항에 있어서,
    상기 제1 배선에 상기 제1 배선의 폭이 가늘어지는 오목부를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  38. 제32항에 있어서,
    상기 제1 접속 부재에 접속된 트랜지스터 또는 다이오드를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  39. 제28항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선을 형성하는 공정과,
    상기 제1 및 제2 배선 간에 상기 제1 및 제2 배선과 이격하여 상기 제1 접속 부재에 접속된 제3 배선을 형성하는 공정과,
    상기 제1 및 제3 배선 간에서의 상기 제1 및 제2 배선의 교점에 상기 제1 및 제3 배선에 접속된 자기 저항 효과 소자를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  40. 제39항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 컨택트 프린지를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  41. 제28항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선을 형성하는 공정과,
    상기 제1 및 제2 배선 간에 상기 제1 및 제2 배선과 이격하여 제3 배선을 형성하는 공정과,
    상기 제1 및 제3 배선 간에서의 상기 제1 및 제2 배선의 교점에 상기 제3 배선 및 상기 제1 접속 부재에 접속된 자기 저항 효과 소자를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  42. 제41항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 컨택트 프린지를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  43. 제28항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 제2 배선을 형성하는 공정-상기 제1 배선은 상기 제1 관통 구멍과 제2 관통 구멍을 가짐-과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 상기 제1 배선에 대향하는 일단부와 상기 제2 배선에 대향하는 타단부를 갖는 복수의 자기 저항 효과 소자를 각각 형성하는 공정과,
    상기 자기 저항 효과 소자의 상기 일단부와 상기 제1 접속 부재에 접속된 제3 배선을 상기 제1 배선과 이격하여 형성하는 공정과,
    상기 자기 저항 효과 소자의 상기 타단부에 접속된 제4 배선을 상기 제2 배선과 이격하여 형성하는 공정과,
    상기 제4 배선과 접속된 제2 접속 부재를 형성하는 공정-상기 제2 접속 부재는 상기 제1 배선과 이격하여 상기 제2 관통 구멍을 통과함-을
    더 포함하는 반도체 장치의 제조 방법.
  44. 제43항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 제1 컨택트 프린지를 형성하는 공정과,
    상기 제2 관통 구멍 내에 상기 제1 배선과 이격하여 제2 컨택트 프린지를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  45. 제28항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선을 형성하는 공정과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 일단부와 타단부를 갖는 제1 자기 저항 효과 소자를 형성하는 공정과,
    상기 제1 자기 저항 효과 소자의 상기 일단부와 상기 제1 접속 부재에 접속된 제3 배선을 상기 제1 배선과 이격하여 형성하는 공정과,
    상기 제1 자기 저항 효과 소자의 상기 타단부에 접속된 제4 배선을 상기 제2 배선과 이격하여 형성하는 공정과,
    상기 제2 배선과 이격하여 상기 제1 방향으로 연장된 제5 배선을 형성하는 공정-상기 제5 배선은 제2 및 제3 관통 구멍을 가짐-과,
    상기 제5 배선과 이격하여 상기 제2 방향으로 연장된 제6 배선을 형성하는 공정과,
    상기 제5 및 제6 배선 간에서의 상기 제5 및 제6 배선의 교점에 일단부와 타단부를 갖는 제2 자기 저항 효과 소자를 형성하는 공정과,
    상기 제2 자기 저항 효과 소자의 상기 일단부에 접속된 제7 배선을 상기 제5 배선과 이격하여 형성하는 공정과,
    상기 제2 자기 저항 효과 소자의 상기 타단부에 접속된 제8 배선을 상기 제6의 배선과 이격하여 형성하는 공정과,
    상기 제3 및 제7 배선에 접속된 제2 접속 부재를 형성하는 공정-상기 제2 접속 부재는 상기 제5 배선과 이격하여 상기 제2 관통 구멍을 통과함-과,
    상기 제4 및 제8 배선에 접속된 제3 접속 부재를 형성하는 공정-상기 제3 접속 부재는 상기 제5 배선과 이격하여 상기 제3 관통 구멍을 통과함-을 더 포함하는 반도체 장치의 제조 방법.
  46. 제45항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 제1 컨택트 프린지를 형성하는 공정과,
    상기 제2 관통 구멍 내에 상기 제5 배선과 이격하여 제2 컨택트 프린지를 형성하는 공정과,
    상기 제3 관통 구멍 내에 상기 제5 배선과 이격하여 제3 컨택트 프린지를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  47. 제28항에 있어서,
    제1 방향으로 연장된 상기 제1 배선과 이격하여 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선을 형성하는 공정과,
    상기 제1 및 제2 배선 간에서의 상기 제1 및 제2 배선의 교점에 일단부와 타단부를 갖는 제1 자기 저항 효과 소자를 형성하는 공정과,
    상기 제1 자기 저항 효과 소자의 상기 일단부와 상기 제1 접속 부재에 접속된 제3 배선을 상기 제1 배선과 이격하여 형성하는 공정과,
    상기 제1 자기 저항 효과 소자의 상기 타단부에 접속된 제4 배선을 상기 제2 배선과 이격하여 형성하는 공정과,
    상기 제2 배선과 이격하여 상기 제1 방향으로 연장된 제5 배선을 형성하는 공정-상기 제5 배선은 제2 관통 구멍을 가짐-과,
    상기 제5 배선과 이격하여 상기 제2 방향으로 연장된 제6 배선을 형성하는 공정과,
    상기 제5 및 제6 배선 간에서의 상기 제5 및 제6 배선의 교점에 일단부와 타단부를 갖는 제2 자기 저항 효과 소자를 형성하는 공정과,
    상기 제2 자기 저항 효과 소자의 상기 일단부에 접속된 제7 배선을 상기 제5 배선과 이격하여 형성하는 공정과,
    상기 제2 자기 저항 효과 소자의 상기 타단부에 접속된 제8 배선을 상기 제6 배선과 이격하여 형성하는 공정과,
    상기 제4 및 제7 배선에 접속된 제2 접속 부재를 형성하는 공정-상기 제2 접속 부재는 상기 제5 배선과 이격하여 상기 제2 관통 구멍을 통과함-을 더 포함하는 반도체 장치의 제조 방법.
  48. 제47항에 있어서,
    상기 제1 관통 구멍 내에 상기 제1 배선과 이격하여 제1 컨택트 프린지를 형성하는 공정과,
    상기 제2 관통 구멍 내에 상기 제5 배선과 이격하여 제2 컨택트 프린지를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
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