TW565914B - Method of production of circuit board, semiconductor device, and plating system - Google Patents

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circuit board
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Naohiro Mashino
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Shinko Electric Ind Co
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Description

發明背景 1 ·發明領域 /本發明關於製造電路板、半導體元件之方法，及鑛佈 系，，特別是關於用來製造安裝半導體晶片的電路板、含 有女裝於其上之電路板和半導體晶片等之半導體元件之方 法’以及能夠用於該製造方法的鍍佈系統。 2·相關技術說明 近年來，已有提出含有多個垂直堆疊的半導體晶片的 二維女裝結構。 每些包含例如藉由以倒裝接合法（flip chip b〇ndin幻等 方法將半導體晶片安裝於一電路板而得到一單元組件並將 多個此種單元組件堆疊以得到三維模組。 ^此電路板係藉由在玻璃基體或矽基體上形成含有鋼 等的互接結構而製出。 若藉倒裝接合法將半導體晶片安裝於電路板的互接 結構的突起的間距小於例如10微米，則電路板的表面的平 坦度變得很重要。從這個角度來看，電路板的互接結構已 藉由在基體上形成孔或溝槽並以銅層等填埋而得到，亦即 使用鑲嵌程序（damascene process)。 欲藉鑲嵌程式在基體上形成互接結構，對應於所需的 互接結構圖案的孔或溝槽，被形成於基體的一表面，一鍍 佈能力供應層（鍍佈電流供應層）藉喷鍍、電鍍等而形成， 含有銅等的導電層藉由透過此鍍佈能力供應層的電鍍而被 埋在孔或溝槽内，然後在非孔和溝槽部份的導電層藉搬光 565914
五、發明説明 而移除□此含有導電層部份的所需圖案的互接結構被形 成’族等導電層部份僅被填埋在孔或溝槽中。 過去，藉由電鍍，導電層僅被形成於基體的一表面。 而且，在電錢情況了，必須在提供於電錢槽（plating bath) 中作為陽極的電源供應電極和作為陰極的基體的鍍佈能力 供應層之間供應鑛佈電流’所以在電源供應電極固定於錢 佈能力供應層的預定位置的情況下，進行電鍍。 然而，在過去的電路板製造方法中，因為導電層僅被 形成於基體的一表面，而不形成於基體的另一表面或側 邊，所以導電層和底下的鍍佈能力供應層之間的介面容易 在基體的周緣處暴露出。而且，由於鍍佈系統的電源供應 電極被固定在基體的鍍佈能力供應層的周緣，所以導電層 未被形成於與電源供應電極接觸的部位。甚至是靠近它的 部位’由於錢佈電流密度等振盪的原因，亦造成導電層傾 向於不形成。亦即，電鍍不會發生在基體的鍍佈能力供應 層與電源供應電極接觸的部位或附近，結果，導電層和鑛 佈能力供應層之間的介面被暴露出。 以此方式，在過去的電路板製造方法中，導電層和底 下的鍍佈能力供應層之間的介面，容易在基體的周緣部 份，或是在與電源供應電極接觸的部位或附近暴露出。若 在此狀態下用例如化學機械拋光（CMP)來拋光導電層，則 有個問題在於CMP拋光材料將侵入導電層和鍍佈能力供 應層之間的介面，因而造成導電層剝落，填埋的互接結構 無法有效率的形成。 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-、τ. 565914 A7 ---------—_______B7__ 五、發明説明（3 ) 本發明之總結 (請先閲讀背面之注意事項再填寫本頁) 本發明之一目的在於提供一種能夠在拋光導電層期 間防止導電層剝落的電路板製造方法，一鍍佈系統，以及 一包合此製造方法製出的電路板和安裝於其上的半導體晶 片的半導體元件。 欲達成此目的，根據本發明之第一態樣，提供一種電 路板製造方法，包含的步驟有：在一基體的一表面上至少 形成有孔，在基體的一表面、另一表面和側邊以及孔的内 表面上形成一鍍佈能力供應層；在基體的一表面、另一表 面和側邊上形成一金屬層，並且藉由透過該鍍佈能力供應 層的電鍍填埋該等孔；拋光金屬層以形成由填埋於該等孔 中的金屬層所構成的互接圖案。 根據本發明之此一態樣，藉由在基體的一表面上形成 孔並且在基體的一表面、另一表面和侧邊，以及孔的内表 面，亦即在基體的全部表面，藉由透過鍍佈能力供應層的 電鍍，來形成一連續膜的金屬層，並且拋光金屬層，則可 形成由填埋於孔中的金屬層所構成的互接圖案。 以此方式在基體的全部表面上形成作為連續膜的金 屬層’底下的鍍佈能力供應層中不再有任何暴露的部份， 亦即金屬層與鍍佈能力供應層的介面的暴露部份。所以， 可能防止在利用例如CMP拋光金屬層期間，由於拋光材料 侵入介面造成之金屬層的剝落。 在形成金屬層的步驟中，較佳的是，用以將鍍佈電流 供應到鍍佈能力供應層的電源供應電極，被連接到基體的 本紙張尺度適用中國國家標準（CNS) A4規格（2】0X297公釐） 565914 A7 「五、發明説明（4 ) ' ' 冑佈1力（、應層’而且電源供應電極的連接位置在鑛佈期 間被改變。 t利用電鍍形成金屬層之時，必須在供應鍍佈電流於 t源供應電極和錢佈物件（亦即料錢佈的物件或基體）的 ㈣能力供應狀間之時進行㈣，該㈣供應電極係作 純提供於鑛佈溶液中的陽極。過去，大體上，電源供應 電極被固定到鍍佈物件的鍍佈能力供應層的周緣。 此時，基體中與電源供應電極接觸的部份未被鍍佈。 S外可選擇的方式^，即使在其附近，因為電流密度偏離 其預定值等，所以不再進行良好的鍍佈。結果，如上所述， 金屬層在金屬層拋光步驟中容易剝落。 相對於此，根據本發明之一較佳實施例，因為在鍍佈 進行時同時改變電源供應電極與鍍佈能力供應層接觸的位 置，所以不再有因為與電源供應電極接觸所造成不形成金 屬層的部位，而且一連續的鍍佈膜被形成於基體的一表面 以及另一表面和側邊，亦即基體的全部表面。因此，變得 可能防止金屬層因為電源供應電極與基體接觸所造成的剝 落情形發生。 I 而且，在上述電路板製造方法中，較佳的是，更包含 在基體中形成孔的步驟之前，使基體之該一表面變粗糙的 步驟。而且，在上述電路板製造方法中，較佳的是，在基 體中形成孔的步驟，包括有在基體的至少周緣處形成假孔 的步驟。 因為由於基體的不均勻平坦度以及在基體上的不均 1 _ _ 本紙張尺度適财關家鮮（CNS)顺格(210X297公釐） 7 7 _—'--
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565914 A7 B7_____ 五、發明説明（5 ) 勻形成物，造成填埋基體的孔的金屬層的形成，呈現不均 一分布厚度到某一程度，所以即使在基體的全部表面上形 成連續的金屬層，金屬層的小厚度部份被很快地拋光，所 以基體的那些部份在拋光中被最先暴露出。此時，鍍佈能 力供應層的部份和金屬層在基體上暴露出’抛光材料侵入 這些層之間的介面，所以鍍佈能力供應層或金屬層可能從 基體剝落。 然而，根據本發明，藉由在基體上形成孔之前形成細 緻的粗糙度等等而使基體中有孔的表面變粗糙，所以鍍佈 能力供應層在與基體咬合的情況下被形成。基體和鍍佈能 力供應層之間的結合可因加成的錨接效果而提高。 而且’在形成孔的步驟中’或之前或之後的步驟中， 在規則的孔未形成的區域處，例如在基體的周緣處，形成 具有深度比規則孔較淺的假孔，則可能因類似上面所述的 錯接效果而提高基體與鍍佈能力供應層的結合。 欲達成上述目的，根據本發明之第二態樣，提供一種 鍍佈系統，其被提供有一個用來盛裝鑛佈溶液的貯器以及 一個可旋轉的電源供應電極，其被配置於貯器中且被電性 連接到鑛佈物件的-表面和另一表面，其中該錢佈物件被 做成可在鍍佈期間因該電源供應電極的轉動而移動，以便 改變電源供應電極與鍍佈物件接觸的部位。 本發明的鍍佈系統有例如兩排多個桿形電源供應電 極，其等被排列成能夠供應鑛佈電流到錢佈物件的前:後 表面。電源供應電極被設計成可轉動。而且，藉由將鑛佈
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I 565914 五、發明説明（6 ) 物件排列在兩排多個桿形電源供應電極之間並且轉動該等 ^，N應電極，則鑛佈物件可在鍍佈能力供應層和電源供 應電極互相接觸的狀態下移動。 因此，由於在鍍佈金屬層之時，在電源供應電極與鍍 佈物件上的不同部位接觸下，鍍佈電流被供應，所以不再 有因為與電源供應電極接觸而未形成金屬層的部位，而且 金屬層被連續地形成於基體的全部表面。藉由利用此鍍佈 系統，可能容易地使用上述的電路板製造方法。 圖式簡要說明 本發明的這些和其他目的及特徵，將由下述關於附圖 所給予的較佳實施例的說明而變得更清楚，其中·· 第1A至1J圖為根據本發明之第一實施例的電路板製 造方法的示意剖面圖； 第2圖為根據本發明之第一實施例的鍍佈系統的示意 剖面圖； 第3A至3E圖為將半導體晶片安裝於根據本發明第一 實施例的電路板製造方法所製出的電路板上的第一方法的 示意剖面圖； 第4A至4F圖為將半導體晶片安裝於根據本發明第一 實施例的電路板製造方法所製出的電路板上的第二方法的 示意剖面圖； 第5 A至5D圖為根據本發明之第二實施例的電路板製 造方法的示意剖面圖；及 第6A至6D圖為將半導體晶片安裝於根據本發明第二 本紙張尺度適用中國國家標準A4規格（210X297公楚） 565914 A7 _-_____B7_ 五、發明説明（7 ) 實施例的電路板製造方法所製出的電路板上的方法的示意 剖面圖。 較佳實施例之詳細說明 第一實施例 現將首先參考第1A至1J圖的示意剖面圖來說明根據 本發明第一實施例的電路板製造方法。 步驟1 首先，如第1A圖所示，一矽基體1〇被準備好作為基體。 步驟2 接著，如第1B圖所示，矽基體1〇的一表面1〇a被弄粗 糙。此弄粗糙程式可藉例如使用氟基或其他氣體的電漿蝕 刻而進行，藉諸如氫氧化鈉（Na0H)或氫氧化鉀（K〇H)的強 驗處理來進行，藉高壓喷送砂粒的拋砂來進行，或者藉由 砂紙等的拋光來進行。藉由此種處理，細緻的粗糙度形成 於矽基體10的一表面10a，所以矽基體10和形成於以下步驟 中的層之間的結合可因錨接效果而提高。 步驟3 接著，如第ic圖所示，矽基體10的一表面1〇a藉使用 氟基或其他氣體的電漿蝕刻來處理、藉使用化學劑的化學 蝕刻來處理、或藉拋砂來處理，以便形成不穿透矽基體⑺ 的孔10b。孔i〇b的直徑約為例如5至ι〇〇微米，深度約為$ 至1〇〇微米。 接著，如第1D圖所示，互接溝槽10c形成於矽基體ι〇 的一表面10a。部份互接溝槽1〇c與孔1〇b連接，其他互接溝 Ϊ«張尺度適财-- (請先閲讀背面之注意事項再填寫本頁)
•訂----- 565914 五、發明説明（8 A7 B7 槽與孔1〇b隔離。互接溝槽l〇C像孔10b—樣藉電漿蝕刻、化 學餘刻或抛紗二 I /而形成。互接溝槽10c的寬度約為例如1至100 被米冰度約為5至200微米。應注意的是，不形成互接溝 槽l〇c亦是可能的。 在形成孔l〇b的步驟中，形成互接溝槽i〇c的步驟中， 或在這此步驟+兑上 " 一 鄉之則或之後，具有較窄寬度和較淺深度的假 孔1 〇d或互接溝槽10c被形成於未形成有孔1 Ob或互接溝槽 l〇C之區域，例如第1D圖所示之矽基體10的周緣Λ。注意在 本貫施例中，所示的例子為藉形成孔1 Ob的步驟來形成假孔 1〇d而且，可能在不形成孔l〇b或互接溝槽i〇d的區域形成 假孔10d，而非周緣a。 步驟4 接著’石夕基體10被熱氧化以形成厚度為例如5至 150〇nm的氧化矽膜。此時，如第1E圖所示，氧化矽膜η 被形成在矽基體10的一表面1〇a，孔1〇b、互接溝槽i〇c和假 孑L10d的内表面，石夕基體ι〇的其他表面以及石夕基體的 側邊l〇f。注意的是，不用熱氧化，亦可能藉由化學汽相沈 積（CVD)來形成氧化矽膜丨2。而且，較佳的是儘可能厚的 形成氧化矽膜12。 接著，如第1F圖所示，厚度為例如〇1至5微米的鎳層 1乜藉無電極電鍍形成於氧化矽膜12，該氧化矽膜係形成於 矽基體10的一表面l〇a和另一表面1〇e和側邊1〇f，亦即，矽 基體ίο的全部表面。此時，矽基體中不形成孔1〇b或互接溝 槽l〇c的區域被弄粗糙，所以氧化矽膜12和鎳層丨牦之間的 (請先閲讀背面之注意事項再填寫本頁) 裝- 、? 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 11 565914 A7 B7 --—-- 五、發明説明（9 結合因錨接效果而提高。 步驟5 ΪΛ先¾¾背而之汶总事^再填寫本頁) 接著，厚度為例如1微米的金（An)或銅（Au)層14b藉無 電極電鍍或電鍍形成於鎳層14a上，該鎳層14a係形成於石夕 基體10的全部表面。 當金層14b被用來做為鍍佈能力供應層時，鎳或其他 至屬的卩早礙層可被形成在金層14b上，以致於金被防止擴散 到將在下述步驟中形成的銅層16和18。 藉由上述步驟，孔l〇b或互接溝槽10c被形成於矽基體 1 〇 ’含有鎳層14a和金層14b的鍍佈能力供應層14，穿透氧 化石夕膜12而被形成於此。這些層不只是形成在石夕基體丨〇的 一表面10a，而且亦在另一表面1〇6和側邊1〇f。 鏡佈系統之說明 接著將說明在之後步驟中藉電鍍形成之用以在鍍佈 能力供應層14上形成金屬層的鍍佈系統。 第2圖為根據本發明實施例之鍍佈系統的示意剖面 圖。 如第2圖所示的本實施例的鍍佈系統，其配置成為其 電力供應電極，例如七個陰極（30a至30g)，在容裝有電鍍 溶液的貯器32中係跨立於鍍佈物件（基體）34。陰極電極 (3 0a至30g)係由可在一預定方向上轉動的導電桿形滾子、 輪或球所構成。藉由陰極電極（3〇a至30g)的轉動，鍍佈物 件34的一表面和另一表面可在與陰極電極〇^至3〇幻接觸 之日寸被左右移動（參考第2圖）。 本紙張 12 565914 A7 B7 五、發明説明（10 而且，在貯器32内部被配置有一篩網狀的陽極電極 3 6其連接到直流電源3 5的正極。另一方面，陰極電極（3 〇 a 至3〇g)被連接到直流電源35的負極。 本貫施例的鐘佈系統40以此方式被建構。鑛佈電流由 陽極電極36和陰極電極（30a至30g)之間的直流電源35所供 應’ 一艘佈層被形成於鑛佈物件34上，而鍵佈物件34在與 陰極（30a至30g)接觸之時左右移動。 根據本實施例的鍵佈系統被設計成不只是鍍佈層形 成於錢佈物件34的一表面、另一表面和側邊，亦即，鑛佈 物件34的全部表面，而且沒有地方因為電源供應電極與鑛 佈物件34接觸的效果造成鍍佈層未形成。 亦即，若在鍍佈物件34的一表面和另一表面和侧邊上 幵> 成錢佈能力供應層作為連續膜，並且藉本實施例的鍍佈 系統來電鍍，則鍍佈物件34與電源供應電極接觸的部份， 亦即與陰極（30a至30g)接觸的部份，在鍍佈過程中會改 變’所以，不再有鍍佈層因電源供應電極的效果（諸如在電 源供應電極被固定在預定部位的情況下）而未形成的部份。 接著將說明在第1F圖的鍍佈能力供應層14上，利用鍍 佈系統40形成銅層（一種金屬層）的方法。 首先，如第1G圖所示，藉使用上述鍍佈系統40以及例 如Meltex公司生產的Melplate Cu390的電鍍溶液，將厚度為 例如0·5至5微米的第一銅層16形成於矽基體10的整個表面 上所形成的金層14b上。 注意，此步驟亦可藉由使用LeaRonal日本公司所生產 13 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格⑵似撕公釐） 565914 A7 B7 五、發明説明（11 ) ^ 的Copper Gleam 125的電錢溶液來形成第一銅層16。而 且，可能藉無電極電鍍形成第一銅層16。藉由使用此種電 鍍溶液，第一銅層16可呈均一厚度形成於矽基體10上，在 孔1 Ob或溝槽1 〇c中有良好的梯形覆蓋⑼c〇verage)。 接者精由使用上述錢佈系統以及例如由Ebara-Udylite有限公司所生產的Cu-BriteVF的電鍍溶液的電鍍， 厚度為例如10至150微米的第二銅層18被形成在矽基體1〇 的全部表面上所形成的第一銅層丨6上。藉此，在矽基體^ 〇 中的孔10b和互接溝槽i〇c被第一銅層μ和第二銅層a所填 埋。 藉由在形成第二銅層18的步驟中利用此種電鍍溶 液，在諸如矽基體10的孔10b或互接溝槽1〇c的凹入部份的 底部，第二銅層18被形成的相當厚，而在矽基體1〇中未形 成孔10b或互接溝槽10c的平坦部形成的相當薄。因此，孔 i〇b和互接溝槽10c被第二銅層19穩定地填埋，而不發生孔 洞、氣孔等等。 當形成第一銅層16和第二銅層18的步驟利用上述的 鍍佈系統40時，銅層可被連續地形成於矽基體的一表面⑺& 和另一表面l〇e以及側邊1(^，而不會有部份因與固定於鍍 佈能力供應層14的電源供應電極接觸而未形成銅層的情升j 發生。 乂 步驟6 接著將說明用以利用拋光或蝕刻等來移除第二銅層 18或第一鋼層16等的程序。 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
、|^· 14 565914 A7 五、發明説明（12 如第1G圖所示，在形成於矽基體1〇的整個表面的第二 銅層18中，形成於一表面10a側的第二銅層18被諸如基座 (foundation)的孔l〇b或互接溝槽1〇c的凹入部份所影響。亦 即，在矽基體ίο的孔i〇b或互接溝槽10c上的第二銅層18， 被形成有凹入部份18a，稍微從矽基體10的平坦部往下沈。 欲使凹入部份18a變平坦，首先，如第1H圖所示，第 二銅層18被機械拋光方法等拋光，直到第二銅層18的凹入 部份18a消失為止。 步驟7 接者’第一銅層18的其餘部份、第一銅層16、金層14b 和鎳層14a被CMP拋光，利用氧化矽膜12作為停止點 (stopper)。注意，亦可能藉由氣化銅的含水溶液蝕刻第二 銅層1 8的其餘部份以及第一銅層16， 然後藉由 含水溶液來蝕刻金層14b和底下的鎳層14a。 在猎C Μ P抛光第^一銅層1 8和第一銅層16等的步驟 中，因為第二銅層18和第一銅層16被形成為覆蓋矽基體1〇 的所有表面的連續膜，所以在一層和另一層之間不存在 CMP所用的拋光材料會侵入的介面，第二銅層丨8和第一銅 層16將不再剝落。 因此，如第11圖所示，石夕基體10的孔1 〇b和互接溝槽1 〇c 被第一銅層16和第二銅層18依序地通過鎳層14a和金層14b 而穩定地填埋。 在CMP之後形成鍵佈能力供應層的金屬被留在弄粗 的表面時，可進行蝕刻以移除金屬。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 15 (請先閲讀背面之注意事項再填寫本頁) •、可| 565914 A7 B7 五、發明説明（13 (請先閲讀背面之注意事項再填窝本頁) 接著，第II圖的矽基體10藉背部研磨（back grinding) 而從B侧拋光，直到孔i〇b中的鎳層14a暴露出為止。因此， 如第1J圖所示，電路板20被產生，形成有作為金屬層圖案 的連接插頭17a和互接結構17b。此時，較佳的是拋光以便 給予電路板20的厚度為30至500微米。 連接插頭17a和互接結構17b包含由鎳層14a和金層14b 構成的鑛佈能力供應層14，以及藉由電鑛方法通過鑛佈能 力供應層14而形成的第一銅層16和第二銅層18。亦即，連 接插頭17a和互接結構17b包括低電阻的金層14b,所以可降 低電阻。 、τ. 將半導體晶片安裝於電路板的第一方法 第3 A至3E圖為將半導體晶片安裝到本實施例的電路 板製造方法製出的電路板上的第一方法。 首先’如第3A圖所示，厚度為例如5nm至5微米的Si02 膜50和50a藉電漿CVD形成於第υ圖的電路板2〇的一表面 1〇a和另一表面1〇e。注意，此步驟不限於Si02膜50和50a。 而是’亦可能藉由塗佈和加熱聚醯亞胺膜或環氧樹脂的塗 層等’來形成聚醯亞胺膜或環氧樹脂或是其他絕緣膜。 接著’如第3B圖所示，形成於電路板20的第一表面i〇a 上的si〇2膜被做圖案，以形成第一開口 5〇b。而且，電路板 20的另一表面i0ewSi〇2膜5〇a，以類似方法被形成有第二 開口 50c。 接著’如第3C圖所示，鋁或其他金屬層藉汽相沈積而 形成於連接插頭17a、互接結構17b以及在電路板2〇的該一
565914 A7 「五、發明~^ ~~ - 表面l〇a上的_2膜5〇。接著，金屬層被做圖案以形成上電 極墊5_2&。而且，下電極塾52b以類似方法形成於電路板2〇 ❻表面1 Ge ，當在金屬層做圖案時，亦可能藉修 ,玉屬層巾而要利用射出雷射光束來#刻的預定區域，而 形成上電極墊52a和下電極塾⑽。注意，亦可能藉電鑛而 形成_的金屬層，並在銅層做@案，以形成上電極塾… 和下電極墊52b。 接著，如第3D圖所示，準備好被提供有金等製成的短 I起56的半導體晶片54。短軸突起％和電路板^的上電 極墊52a，透過一異向性的導電膜57而電性連接。注意，不 使用提供有短軸突起56的半導體晶片54，亦可能準備一個 提供有焊接突起（未顯示）的半導體晶片，並藉倒裝接合法 使蟬接突起電性連接到上電極塾52a。 接著，如第3E圖所示，一焊接電阻膜58透過網版印刷 等方法來做圖案，以形成第三開口 58a，因而電路板的另 I 一表面1 的下電極墊52b被暴露出。 接著，被電性連接到下電極墊52b的焊接突起6〇，穿 過開口 58a而被安裝。 於疋，含有電路板20和安裝於其上的半導體晶片54的 半導體元件62被完成。 將半導體晶片安裝於電路板的第二方法 第4A至4F圖為將半導體晶片安裝於藉本實施例的電 路板製造方法製出的電路板上的第二方法的示意剖面圖。 首先，如第4A圖所示，厚度為5〇至5〇〇11111且由鈕、氧 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） 17 ----- (請先閲讀背面之注意事项再填窝本頁) 、一t .
565914 A7 — —____B7_ 五、發明説明（15 ) 化組等構成的障礙金屬層，藉由例如在第丨j圖的電路板2〇 的表面上噴鍍而形成’其中連接插頭l7a和互接結構17b被 暴露出。接著，障礙金屬層被做圖案以形成障礙金屬層圖 案70，以便覆蓋住連接插頭17a和互接結構17b。 接著，一塗覆玻璃膜72被形成於氧化矽膜12和障礙金 屬層圖案70上。此時，塗覆玻璃膜72被形成為如第4A圖的 虛線所示有粗糙度的形狀。接著，如第4A圖所示，塗覆玻 璃膜72的表面被機械拋光或CMP拋光，以便使塗覆玻璃的 表面變平坦。 接著，如第4B圖所示，準備好一晶片側矽基體74，而 含有Si〇2的中間絕緣膜78和76係形成於其兩側。中間絕緣 膜78和76係利用使晶片側矽基體74熱氧化而形成，厚度為 50至 150〇nm 〇 接者’如第4B圖所示’電路板20上有塗覆玻璃膜72形 成的表面，以及晶片側矽基體74在中間絕緣層76側的表 面’被排列成互相面對面，並且在低於用來做為連接插頭 17a和互接結構17b的金屬的融點的溫度下退火（anneal)，以 便將電路板20連結到晶片側矽基體74。 接著，如第4C圖所示，中間絕緣膜78和部份晶片側矽 基體74被CMP拋光，以便減少厚度到例如約〇·5至1〇〇微 米。接著，預定組件被形成在已拋光晶片側矽基體的前側， 因而在矽層74a上形成晶片形成層74b。 接著’含有Si〇2的前絕緣膜80被形成於電路板上連接 插頭17a暴露出的另一表面i〇e。然後被做圖案來形成第一 本紙張尺度適用中國國家標準（OJS) Α4規格（2]〇χ297公釐） 18 (請先閲讀背面之注意事項再填寫本頁) •、可| 565914 五、發明説明（16 開口 80a以便使連接插頭1乃暴露出。 接著，如第4D圖所示，電阻膜（未顯示）在晶片形成層 74b上被做圖案。利用電阻膜做為屏罩（mask)，晶片形成層 74b、矽層74a、中間絕緣膜76和塗覆玻璃72，被電漿蝕刻 等而做圖案，以便形成第二開口 9〇，以致於障礙金屬層圖案7〇被暴露出。接著，晶片形成層74b的第二開口 9〇的附近 被蝕刻，以形成與第二開口 90連通的凹入部份9〇a。 接著，第一開口 90和凹入部份9〇a被銅層等填滿，以形 成第二連接插頭92。此步驟可利用習知的鑲嵌程序而 灯。此時’因為互接層（連接於形成於晶片形成層7財 晶片）在晶片形成層74b的凹入部份9〇a的側壁和底部暴〜 出，所以在晶片形成層74内的晶片被電性連接到第二連接 插頭92。接著，如第4E圖所示，含有銅層等的下電極墊％被形 成，其連接到在電路板另一表面暴露出的連接插頭na。 接著，在前表面絕緣膜80上的焊接電阻膜外和下電 墊94被做圖案’以形成第三開口 96a，以致於部份的下電低 塾94被暴露出。接著，焊接突起％透過第三開口 9㈣皮安震 連接於下電極塾94。 當此步驟結束時，雖然沒有特別顯示出，多個晶片形 成層74b ’亦即半導體晶片，被形成在-電路板20上。 亦即’接著’形成有多個晶片形成層74b的電路板扣 被切割成小方塊，以便產生出半導體元件…。而且，如 扑圖所示，亦可能連結焊接突起_第二連接插頭％， 進 的 露 極 極 第 並 本紙張尺度適财關_準(⑽)^7^0X297公釐)— 19
、?τ (請先閱讀背面之注意事項再填寫本頁)
565914 A7 __ B7 五、發明説明（17 ) 將多個半導體元件垂直堆疊起來，以便得到三維安裝結 構，或者以便使用這些作為單獨的單元。 第二實施例 第5A至5D圖為根據本發明第二實施例的電路板製造 方法的示意剖面圖。 根據第二貫施例的電路板製造方法不同於根據第一 實施例的電路板製造方法在於沒有矽基體，而是使用玻璃 基體作為基體。在第5A至5D圖中，相同於第丨八至1;圖的部 份被指定相同的參考數字，其詳細說明將省略。而且，將 參考根據第一實施例的電路板製造方法的步驟丨至步驟7所 給予的說明來說明。 步驟1 首先，如第5A圖所示，一石英玻璃、高矽酸鹽玻璃、 藍寶石玻璃、或其他玻璃基體l〇g被準備作為一種形式的基 體。 步驟2 接著，玻璃基體10g的一表面l〇a藉由例如氫氟酸（HF) 的處理而變粗糙。此處理以相同於第一實施例的方式處 理’以便因錨接效果提高玻璃基體和形成於其上的層之間 的連結。 步驟3 如第5B圖所示，相同於第一實施例的方式，未穿透玻 璃基體10g的孔10b被形成於玻璃基體i〇g的一表面，於是互 接溝槽10c被形成。在此實施例中，孔1〇b和互接溝槽i〇c 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 20 丨，，f : (請先閲讀背面之注意事項再填寫本頁) -訂| 565914 A7 -；---- - B7 __ 五、發明説明（18 ) 可藉電漿蝕刻、C〇2雷射或YAG雷射而形成。注意，此步 驟可利用氫氧化鈉（Na〇H)、氫氧化鉀（KOH)或其他強鹼處 理來進行’藉向壓等來噴射砂粒的拋砂程序來進行。此時， 以相同於第一實施例的方式，假孔（未顯示）被形成於玻璃 基體中未开》成孔1 Ob和互接溝槽丨〇c的區域，例如在周緣部 份（對應於第1D圖的A部份）。 步驟4 在本實施例中，因為使用玻璃基體，所以省略了用以 形成氧化矽膜的步驟。 步驟5 接著，利用類似第一實施例的方法，含有鎳層14a和金 層或銅層14b的鍍佈能力供應層14，被形成於具有孔1〇b和 溝槽l〇c的玻璃基體10g上。接著，類似第一實施例，第一 銅層16和第二銅層18被形成於鍍佈能力供應層14，藉由利 用第一實施例中所說明的鍍佈系統的電鍍方法填埋孔1〇b 和溝槽10c。此時，以相同於第一實施例的方式，這些層被 形成於玻璃基體的一表面、另一表面和側邊，亦即，在玻 璃基體的整個表面。 步驟6和7 接著，如第5C圖所示，利用類似於第一實施例的製造 方法，藉CMP來拋光第一銅層16、第二銅層18、金層丨仆 和鎳層14a，直到玻璃基體暴露出為止，以致於第一銅層i6 和第二銅層18,通過鎳層14a和金層14b,而被填埋在孔i〇b 和溝槽10c中，以便形成連接插頭17a和互接結構〗7b。此 本紙張尺度適用中國國家標準（CNs) Α4規格（2】〇χ297公釐） 21 (請先閲讀背面之注意事項再填寫本頁) -#- -,^τ. 565914 A7 ___B7_ 五、發明説明（19 ) 時，以相同於第一實施例的方式，因為第一銅層16和第二 銅層18被形成為在玻璃基體i〇g的整個表面上的連續膜，所 以當然不會有這些層在CMP期間剝落的情形發生。 接著，玻璃基體10g中連接插頭17a和互接結構17b未暴 露出的另一表面10e，以相同於第一實施例的方式，藉背部 研磨而被拋光，直到連接插頭l7a的鎳層14a暴露出為止。 因此，如第5D圖所示，含有玻璃基體1〇g(形成有連接插頭 17a和互接結構17b)的電路板2〇a被形成。此時，較好是進 行拋光，以便得到電路板2〇a的艇（Ta)的厚度為3〇至5〇〇微 米。 將半導體晶片安裝於電路板的方法 可利用類似於第一實施例中說明的第一和第二安裝 方法的方法，將半導體晶片等安裝於第二實施例的製造方 法製出的電路板20a上。此改良將於下面說明。 第6A至6D圖為用來將半導體晶片安裝於第二實施例 的電路板製造方法製出的電路板上的示意性剖面圖。 首先，如第6 A圖所示，預備好一個由本實施例的電路 板製造方法製成的電路板2〇b。注意，第6A圖所示的電路 板01>的σι〗面圖顯示出不同於第5〇圖所示的電路板2⑽的 部份剖面。 接著，電路板2〇b的一表面1〇&被電漿處理而活性化。 因此，罪近電路板2〇b的受電漿處理的玻璃表面的部份（第 6A圖之虛線所示的部位c)，被給予活性化的自由基 (radical) ° 本紙張尺度賴悄Γ-Γ17—- (請先閲讀背面之注意事項再填寫本頁) .訂— 565914 A7 _______B7 五、發明説明（20 ) 接著，如第6B圖所示，準備好厚度1〇微米且形成有預 定組件的半導體晶片1〇〇。電路板20b的活性化表面以及半 導體晶片100的後表面l〇〇a(未形成組件的表面）被連結在 一起。此係藉由利用作用於自由基（負電荷）以及例如形成 半導體晶片100的Si原子之間的庫侖力的連結而達成，該自 由基係發生在接近電路板2〇b的玻璃的表面的部份c。 接著，如第6C圖所示，含有銅、鋁、金、鉻等的金屬 層，藉由在電路板2〇b和半導體晶片100上喷鍍而形成。此 金屬層被連接到電路板20b的連接插頭17a以及半導體晶片 1〇〇的電極墊，而且該金屬層被做圖案以形成互接圖案11〇。 接著，一保護膜（絕緣膜）112被形成來覆蓋半導體晶片 100和互接圖案11〇。作為此保護膜112，可能使用磷酸矽玻 璃（PSG)膜或藉CVD形成的Si〇2膜，亦或是聚醯亞胺樹脂、 壞氧樹脂等。 接著，含有金、銀等的金屬突起114被安裝在連接插 頭17a上，該連接插頭係在電路板2〇b的另一表面1〇e暴露 出。 在此階段，當此步驟結束時，雖然沒有特別地顯示， 複數個半導體晶片1〇〇被形成於單一電路板2〇b上。亦即， 接著，安裝有多個半導體晶片100的電路板20b被切割成小 方塊，以產生出多個半導體元件120。 注意，如第6D圖所示，因為一個半導體元件12〇與另 一個半導體元件120a電性連接且堆疊於其上，所以保護膜 112的預定區域被做圖案以形成開口 n2a，俾在切割電路板 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） 23 (請先閲讀背面之注意事項再填寫本頁)
565914 、發明説明（21 20b之岫’暴露出第一半導體元件12〇的預定互接圖案。而 且，如第6D圖所示，可能使第一半導體元件12〇的互接圖 案110連結到其他半導體元件120&的金屬突起114，以便將 夕個半導體元件垂直堆疊，而得到一個三維安裝結構，或 著使用這些半導體元件120作為一個單元。 儘管本發明已在上面藉第一和第二實施例詳細說 明，本發明範圍不限於上面實施例中特別顯示的例子。在 不超出本發明要點的範圍内的實施例改良，係被包含在本 發明範圍内。 例如’關於錢佈能力供應層，該例子顯示出在基體的 全部表面形成鎳層14a和金層14b，但在基體的全部表面上 僅形成鎳層14a和金層Hb其中一者是足夠的。亦即，使第 一銅層16和第二銅層18能夠藉電鍍方法形成於基體的全部 表面上是足夠的。 如上所述，根據本發明，藉由在基體的一表面形成 孔，藉由電鍍方法通過鍍佈能力供應層而在基體的一表 面、另一表面和側邊以及孔的内表面形成金屬層的連續膜 (亦即在基體的全部表面），並且拋光金屬層表面，則可在 孔中填埋金屬層而形成互接結構。 藉由在基體的全部表面上形成一金屬層的連續膜，不 再有底下的鍍佈能力供應層的部份暴露出來的情況發生， 亦即，不再有金屬層和鍍佈能力供應層之間的介面暴露出 的部份。所以，當藉由例如CMP拋光金屬層時，可能防止 金屬層因CMP所使用的拋光材料侵入介面造成的剝落發 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公楚） 24 (請先閱讀背面之注意事項再填寫本頁) 、町— β, >65914 A7 二 '^ --------B7 五、發明説明（22 ) 生。 而且’在較佳實施例中，在形成金屬層的步驟中，一 電極爽頭被連接’俾供應電流到基體的鍍佈能力供應層， 而且，電極夾頭連接的部位在鍍佈期間會改變。 根據本發明’因為是在鍍佈期間，改變電源供應電極 與鍍佈旎力供應層的接觸位置下進行鍍佈，所以不再有任 何邛伤因與電源供應電極接觸而不形成金屬層，而且一無 斷裂的連續膜被形成於基體的一表面和另一表面以及側 邊因此，可能防止金屬層因為電源供應電極與基體接觸 所造成的剝落。 儘管本發明已關於為說明目的選出的特定實施例來 說明，應該清楚的是很多的改良，可在不背離本發明基本 概念和範圍下，被熟於此技者做出。 本揭露内容係相關於在第2001年5月21日申請的日本 專利申請案第2001-151027號所包含的標的内容，其揭露内 容以參考形式全部明確地合併於本文中。 本紙張尺度適用中國國家標準（CNS) A4規格U10X297公釐） 25 (請先閲讀背面之注意事項再填寫本頁)
565914 A7 B7 五、發明説明（23 ) 10.. .矽基體 1 Ob...表面 l〇d...假孔 10f...側邊 12…氧化矽膜 14a...鎳層 16.. .第一銅層 17b...互接結構 18a...凹入部份 30a-30g...陰極電極 34.. .鍍佈物件 40.. .鍵佈系統 50a...SiO2 膜 50c...第二開口 52b...下電極墊 56.. .短軸突起 58.. .焊接電阻膜 60.. .焊接突起 70.. .障礙金屬層 74a...石夕層 76.. .中間絕緣膜 80.. .前絕緣膜 元件標號對照 10a...表面 10c…互接溝槽 10e…另一表面 10g…玻璃基體 14.. .鍍佈能力供應層 14b...金層或銅層 17a…連接插頭 18…第二銅層 20、20a、20b…電路板 3 2...貯器 35.. .直流電源 50".SiO— 50b...第一開口 52a...上電極墊 54.. .半導體晶片 57.. .導電膜 58a.··第三開口 62a...半導體元件 72.. .塗覆玻璃膜 74b...晶片形成層 78…中間絕緣膜 80a...第一開口 (請先閲讀背面之注意事項再填寫本頁) 訂—
本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 26 565914 五、發明説明（24 ) 90…第二開口 92.. .第二連接插頭 96.. .焊接電阻膜 98.. .焊接突起 110…互接圖案 112a···開口 120…半導體元件 A7 B7 90a···凹入部份 94.. .下電極墊 96a.·.第三開口 100.. .半導體晶片 112…保護膜 114.. .金屬突起 120a··.半導體元件 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
27

Claims (1)

  1. 6 5
    Λ B CD 申請專利範圍 第91110245號專利申請案申請專利範圍修正本 修正日期：92年8月 一種電路板製造方法，包含的步驟有： 在一基體的一表面上至少形成有孔； 在該基體的該一表面、另一表面和側邊以及該等 孔的内表面上形成一鍍佈能力供應層； 在。玄基體的该一表面、該另一表面和側邊上形成 一金屬層，並且藉由電鍍穿透該鍍佈能力供應層而填 埋該等孔； 拋光該金屬層以形成由填埋於該等孔中的金屬層 所構成的互接圖案。. 如申請專利範圍第1項之電路板製造方法，其中該形成 該金屬層的步驟，係藉由將用以將鍍佈電流供應到鍍 佈旎力供應層的電源供應電極，連接到鍍佈能力供應 層，並且改變該電源供應電極的連接的位置而進行。 如申請專利範圍第1項之電路板製造方法，更包含在該 基體中形成該等孔的步驟之t，使該基體之該一表面 弄粗糙的步驟。如申請專利範圍第i項之電路板t造方法，其中在該基 體形成該等孔的步驟包括在該基趙的至少周緣處形成 孔的步驟。 士申明專利範圍第1項之電路板製造方法，其中該基體 為石夕基體，及該方法更包括的步驟為：在該基體上形 2. 3. 4. 5. 裝· 1T----------------- f 28 5659 Μ 年月
    A BCD 申请專利範圍 6. 8. 9. 10. 11 成孔的步驟之後，且在形成該鍍佈能力供應層的步驟 之前，在該矽基體的至少該一表面和該等孔的内表 面’形成氧化矽膜。 如申請專利範圍第1項之電路板製造方法，其中該基體 為玻璃基體。 如申請專利範圍第1項之電路板製造方法，其中該鍍佈 能力供應層從該鍍佈基體依序含有鎳層和金層。 一種半導體元件，包含·· 一電路板，以申請專利範圍第1至7項其中任一項 的電路板製造方法製出； 一半導體晶片，具有電極端子電性連接於該電路 板的互接結構。 一種半導體元件的堆疊體，包含多個如申請專利範圍 第8項之半導體元件，該等半導體元件彼此以電性連接 而堆疊著。 一種鍍佈系統，包含： 一貯器，用以盛裝一鍍佈溶液；及 可旋轉的電源供應電極，被配置於該貯器内，且 電性連接於一鍍佈物件的一表面和另一表面，其中， 该錢佈物件被做成可在鑛佈期間因該電源供應電 極的轉動而移動，以便改變該電源供應電極與該錄佈 物件接觸的部位。 如申請專利範圍第10項之鍍佈系統，其中一陽極更被 提供於該貯器内，該電源供應電極用來作為陰極，鑛 裝 線 29 Λ BCD 六、申請專利範圍 佈電流被供應於該陽極和該陰極之間。 本纸張尺度適用中园國家摞準（CNS) (2]〇X29»t) 30
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833323B2 (en) * 2003-01-29 2004-12-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming patterned features at a semiconductor wafer periphery to prevent metal peeling
JP4537753B2 (ja) * 2003-06-10 2010-09-08 大日本印刷株式会社 多層配線基板およびその製造方法
JP4134172B2 (ja) * 2003-09-09 2008-08-13 Ｈｏｙａ株式会社 両面配線ガラス基板の製造方法
JP2005223063A (ja) * 2004-02-04 2005-08-18 Seiko Epson Corp 配線基板の製造方法及び電子デバイスの製造方法
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JP4544902B2 (ja) * 2004-04-26 2010-09-15 三洋電機株式会社 半導体装置及びその製造方法
JP4558413B2 (ja) * 2004-08-25 2010-10-06 新光電気工業株式会社 基板、半導体装置、基板の製造方法、及び半導体装置の製造方法
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4443379B2 (ja) 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
JP4678720B2 (ja) * 2005-05-31 2011-04-27 三洋電機株式会社 回路基板およびその製造方法、半導体装置およびその製造方法
JP4879536B2 (ja) * 2005-09-13 2012-02-22 株式会社フジクラ 複合基板及びその製造方法、並びに電子装置
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4961162B2 (ja) * 2006-05-01 2012-06-27 有限会社 エスアイジェイテクノロジ 電気接続体及びカートリッジ
US8174830B2 (en) * 2008-05-06 2012-05-08 Rockwell Collins, Inc. System and method for a substrate with internal pumped liquid metal for thermal spreading and cooling
US8617913B2 (en) 2006-08-23 2013-12-31 Rockwell Collins, Inc. Alkali silicate glass based coating and method for applying
US8076185B1 (en) 2006-08-23 2011-12-13 Rockwell Collins, Inc. Integrated circuit protection and ruggedization coatings and methods
US8637980B1 (en) 2007-12-18 2014-01-28 Rockwell Collins, Inc. Adhesive applications using alkali silicate glass for electronics
US8581108B1 (en) 2006-08-23 2013-11-12 Rockwell Collins, Inc. Method for providing near-hermetically coated integrated circuit assemblies
US8084855B2 (en) * 2006-08-23 2011-12-27 Rockwell Collins, Inc. Integrated circuit tampering protection and reverse engineering prevention coatings and methods
US7915527B1 (en) 2006-08-23 2011-03-29 Rockwell Collins, Inc. Hermetic seal and hermetic connector reinforcement and repair with low temperature glass coatings
US8166645B2 (en) * 2006-08-23 2012-05-01 Rockwell Collins, Inc. Method for providing near-hermetically coated, thermally protected integrated circuit assemblies
JP5179046B2 (ja) 2006-11-22 2013-04-10 新光電気工業株式会社 電子部品および電子部品の製造方法
KR100815950B1 (ko) * 2006-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20080174022A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
TWI315658B (en) * 2007-03-02 2009-10-01 Phoenix Prec Technology Corp Warp-proof circuit board structure
DE102007027434A1 (de) * 2007-06-14 2008-12-18 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Justagestrukturen für eine strukturierte Schichtabscheidung auf einem Mikrosystemtechnikwafer mittels einer Beschichtungsmaske
JP5188120B2 (ja) * 2007-08-10 2013-04-24 新光電気工業株式会社 半導体装置
TWI331488B (en) * 2007-10-09 2010-10-01 Unimicron Technology Corp Printed circuit board and fabrication method thereof
US8363189B2 (en) 2007-12-18 2013-01-29 Rockwell Collins, Inc. Alkali silicate glass for displays
US8205337B2 (en) * 2008-09-12 2012-06-26 Rockwell Collins, Inc. Fabrication process for a flexible, thin thermal spreader
US8017872B2 (en) * 2008-05-06 2011-09-13 Rockwell Collins, Inc. System and method for proportional cooling with liquid metal
US8221089B2 (en) * 2008-09-12 2012-07-17 Rockwell Collins, Inc. Thin, solid-state mechanism for pumping electrically conductive liquids in a flexible thermal spreader
US8650886B2 (en) 2008-09-12 2014-02-18 Rockwell Collins, Inc. Thermal spreader assembly with flexible liquid cooling loop having rigid tubing sections and flexible tubing sections
US8616266B2 (en) 2008-09-12 2013-12-31 Rockwell Collins, Inc. Mechanically compliant thermal spreader with an embedded cooling loop for containing and circulating electrically-conductive liquid
US8119040B2 (en) * 2008-09-29 2012-02-21 Rockwell Collins, Inc. Glass thick film embedded passive material
JP5483906B2 (ja) * 2009-03-04 2014-05-07 三菱電機株式会社 半導体装置およびその製造方法
US7955873B2 (en) * 2009-03-31 2011-06-07 Infineon Technologies Ag Method of fabricating a semiconductor device
US8294280B2 (en) 2009-05-07 2012-10-23 Qualcomm Incorporated Panelized backside processing for thin semiconductors
CN102804341A (zh) * 2009-06-12 2012-11-28 株式会社爱发科 电子装置的形成方法、电子装置、半导体装置以及晶体管
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
JP2011061132A (ja) * 2009-09-14 2011-03-24 Zycube:Kk インターポーザ
US8707734B2 (en) * 2009-10-19 2014-04-29 The Regents Of The University Of Michigan Method of embedding material in a glass substrate
JP5258735B2 (ja) * 2009-11-13 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
KR101198412B1 (ko) * 2009-12-30 2012-11-07 삼성전기주식회사 기판도금장치 및 기판도금방법
JP5868155B2 (ja) * 2010-12-13 2016-02-24 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ 半導体の電気化学エッチング
KR101181048B1 (ko) * 2010-12-27 2012-09-07 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101267277B1 (ko) * 2011-05-19 2013-05-24 한국기계연구원 유연기판의 금속배선 형성방법
JP5864954B2 (ja) * 2011-08-26 2016-02-17 新光電気工業株式会社 基材
KR101841199B1 (ko) 2011-12-07 2018-03-23 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US9435915B1 (en) 2012-09-28 2016-09-06 Rockwell Collins, Inc. Antiglare treatment for glass
CN104470232A (zh) * 2013-09-25 2015-03-25 深南电路有限公司 一种电路板加工方法
JP6459739B2 (ja) 2015-04-13 2019-01-30 オムロン株式会社 端子の接続構造およびこれを用いた電磁継電器
CN109788657B (zh) * 2018-12-26 2021-11-16 浙江清华柔性电子技术研究院 器件的印刷制备方法
CN114269065B (zh) * 2020-09-16 2023-08-04 宏启胜精密电子(秦皇岛)有限公司 内埋导电线路的线路板及其制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE257176C (zh)
DE3150399A1 (de) 1981-12-15 1983-07-21 Schering Ag, 1000 Berlin Und 4619 Bergkamen Verfahren zur haftfesten metallisierung von keramischen materialien
DD257176A3 (de) * 1985-07-16 1988-06-08 Narva Rosa Luxemburg K Vorrichtung zur herstellung gleichmaessiger schichten auf metallischen oberflaechen
CA2082771C (en) * 1992-11-12 1998-02-10 Vu Quoc Ho Method for forming interconnect structures for integrated circuits
JPH11307633A (ja) 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
TW272310B (en) 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
US5798298A (en) * 1996-02-09 1998-08-25 United Microelectronics Corporation Method of automatically generating dummy metals for multilevel interconnection
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US6033548A (en) * 1997-07-28 2000-03-07 Micron Technology, Inc. Rotating system and method for electrodepositing materials on semiconductor wafers
US6376049B1 (en) * 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
CA2320278C (en) 1998-02-12 2006-01-03 Acm Research, Inc. Plating apparatus and method
JP3955386B2 (ja) * 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP3177968B2 (ja) 1998-12-04 2001-06-18 日本電気株式会社 半導体装置及びその製造方法
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6300244B1 (en) * 1998-05-25 2001-10-09 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
US6132586A (en) * 1998-06-11 2000-10-17 Integrated Process Equipment Corporation Method and apparatus for non-contact metal plating of semiconductor wafers using a bipolar electrode assembly
US6100194A (en) 1998-06-22 2000-08-08 Stmicroelectronics, Inc. Silver metallization by damascene method
US6123825A (en) * 1998-12-02 2000-09-26 International Business Machines Corporation Electromigration-resistant copper microstructure and process of making
EP1061578A4 (en) 1998-12-16 2001-07-18 Seiko Epson Corp SEMICONDUCTOR CHIP, SEMICONDUCTOR DEVICE, CIRCUIT BOARD AND ELECTRONIC EQUIPMENT AND METHODS OF PRODUCING THE SAME
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
US6362099B1 (en) * 1999-03-09 2002-03-26 Applied Materials, Inc. Method for enhancing the adhesion of copper deposited by chemical vapor deposition
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3358587B2 (ja) 1999-05-26 2002-12-24 日本電気株式会社 半導体装置の製造方法
US6630059B1 (en) 2000-01-14 2003-10-07 Nutool, Inc. Workpeice proximity plating apparatus
JP2002134658A (ja) * 2000-10-24 2002-05-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

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Publication number Publication date
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