CN102804341A - 电子装置的形成方法、电子装置、半导体装置以及晶体管 - Google Patents

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Abstract

本发明提供一种不使导电性布线膜的电阻率上升的技术。在高温下暴露于在化学结构中具有Si原子的气体中的导电性布线膜(9a、9b)的表面，设置以0.3原子%以上的含有率含有Ca的导电层(52)。在导电层(52)的表面形成含有Si的栅极绝缘层或保护膜时，即使导电层(52)暴露于在化学结构中具有Si的原料气体中，Si原子也不扩散到导电层(52)的内部，所以，电阻值不上升。为了防止来自玻璃基板或硅半导体的Si扩散，也能够形成CuCaO层作为紧贴层。

Description

电子装置的形成方法、电子装置、半导体装置以及晶体管
技术领域
本发明涉及电子装置、半导体装置以及晶体管，特别涉及液晶显示装置的导电性布线膜的低电阻化。
背景技术
以往，铝（Al）类布线被广泛应用于TFT（Thin film transistor：薄膜晶体管）面板，但是，最近伴随大型电视机的普及，TFT面板逐渐大型化，要求布线的低电阻化和面板的低成本化。因此，代替Al类布线而变更为更低电阻的Cu类布线的要求提高。
在将Cu类布线使用于TFT面板的情况下，存在与玻璃基板或基底膜的紧贴性差并且在与成为基底的Si层之间发生原子的扩散（阻挡性的劣化）等的问题。
一般地，在Al类布线中使用Mo类或Ti类的阻挡金属层，所以，如果为了防止由Mo膜或Ti膜构成的紧贴层剥离而在与玻璃基板或Si半导体接触的下层形成并在紧贴层上形成Cu层从而成为两层结构的导电性布线膜，则紧贴层为粘接层和阻挡层这二者，具有防止从玻璃基板剥离或防止从Si半导体或玻璃基板向Cu层的Si扩散的效果。
但是，在Cu类布线的情况下，即便在玻璃基板和Cu层之间或硅半导体和Cu层之间配置紧贴层，能够防止来自玻璃基板或硅半导体的Si的扩散，但是，产生如下问题：在紧贴层上形成Cu层等导电性布线膜后的工艺中，导电性布线膜的电阻率上升。
现有技术文献
专利文献
专利文献1：日本特开2009-070881；
专利文献2：日本特表2008-506040。
发明内容
发明要解决的课题
本发明的课题在于提供一种不使导电性布线膜的电阻率上升的技术。
用于解决课题的手段
本发明的发明人等发现当Cu层在高温下与在化学结构中具有Si的气体接触时，Si原子扩散到Cu层中，其结果是，Cu层的电阻率上升。
并且，发现为了防止Si的扩散，为了防止扩散，使Cu层中含有Ca即可，从而提出本发明。
并且，本发明的发明人等发现了能够有效防止Si扩散的Ca的在Cu层中的含有率。
基于这样的发现而提出的本发明提供一种电子装置的形成方法，其特征在于，具有形成至少在表面含有Cu和Ca的导电性布线膜的工序以及在所述导电性布线膜的表面形成含有硅的绝缘层的工序，所述导电性布线膜至少含有比50原子%多的Cu原子，含有相对于Cu的原子数和Ca的原子数的总计的原子数为0.3原子%以上的Ca原子。
此外，在本发明的电子装置的形成方法中，在相对于Cu的原子数和Ca的原子数的总计原子数为5.0原子%以下的范围含有Ca原子。
此外，在本发明的电子装置的形成方法中，形成所述绝缘层的工序具有如下工序：引入硅烷类气体，利用CVD法在所述导电性布线膜上形成硅化合物。
此外，本发明提供一种电子装置，具有至少在表面含有Cu和Ca的导电性布线膜以及含有硅并且形成在所述导电性布线膜的表面的绝缘层，所述导电性布线膜至少含有比50原子%多的Cu，含有相对于Cu的原子数和Ca的原子数的总计原子数为0.3原子%以上的Ca原子。
此外，在本发明提供一种半导体装置中，具有至少在表面含有Cu和Ca的导电性布线膜以及在所述导电性布线膜的表面形成的含有硅的绝缘层，所述导电性布线膜至少含有比50%原子多的Cu，含有相对于Cu的原子数和Ca的原子数的总计原子数为0.3原子%以上的Ca。
此外，本发明提供一种晶体管，具有至少在表面含有Cu和Ca的导电性布线膜以及在所述导电性布线膜的表面形成的含有硅的绝缘层，所述导电性布线膜至少含有比50%原子多的Cu，含有相对于Cu的原子数和Ca的原子数的总计的原子数为0.3原子%以上的Ca。
此外，在本发明的晶体管中，栅极电极膜由所述导电性布线膜形成，与所述栅极电极膜接触的栅极绝缘膜由所述绝缘层形成。
此外，在本发明的晶体管中，所述栅极绝缘膜是含有Si的原料气体与所述栅极电极膜接触而形成的。
此外，在本发明的晶体管中，具有源极区域、与所述源极区域隔开配置的漏极区域、位于所述源极区域与所述漏极区域之间的半导体区域，所述栅极绝缘膜与所述半导体区域接触配置，所述栅极电极膜与所述栅极绝缘膜接触配置，利用对所述栅极电极膜施加电压而在所述半导体区域形成的电荷层，所述源极区域与所述漏极区域之间成为导通状态。
此外，在本发明的晶体管中，源极电极膜和漏极电极膜由所述导电性布线膜形成，与所述源极电极膜和所述漏极电极膜接触的绝缘膜或者层间绝缘膜由所述绝缘层形成。
此外，在本发明的晶体管中，所述绝缘膜是含有Si的原料气体与所述源极电极膜和所述漏极电极膜接触而形成的。
此外，在本发明的晶体管中，具有源极区域、与所述源极区域隔开配置的漏极区域、位于所述源极区域与所述漏极区域之间的半导体区域、与所述半导体区域接触配置的栅极绝缘膜、与所述栅极绝缘膜接触配置的栅极电极膜，利用对所述栅极电极膜施加电压而在所述半导体区域形成的电荷层，所述源极区域和所述漏极区域之间导通。
发明效果
即使在导电性布线膜上形成含有Si的薄膜，导电性布线膜的电阻值也不上升。
由于导电层的电阻值较小，所以，能够利用导电层形成导电性布线膜，此外，也能够由紧贴层和导电层这两层构成导电性布线膜。
附图说明
图1(a)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图1(b)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图1(c)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图2(a)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图2(b)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图2(c)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图3(a)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图3(b)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图3(c)是用于对制造本发明的液晶显示装置的工序进行说明的图。
图4是用于说明紧贴层与导电层的位置关系的图。
图5是用于对制造本发明的导电性布线膜的装置进行说明的图。
图6是示出本发明的导电性布线膜的SiH4处理温度与电阻率的关系的图表。
图7是示出纯Cu的导电性布线膜的SiH4处理温度与电阻率的关系的图表。
图8是示出本发明的导电性布线膜的Ca含有率与SiH4处理前后的电阻率的关系的图表。
图9是示出具有由CuCaO膜构成的紧贴层与纯Cu层的导电性布线膜的深度方向的组成的俄歇分析结果的图表（SiH4处理之前）。
图10是示出具有由CuCaO膜构成的紧贴层与纯Cu层的导电性布线膜的深度方向的组成的俄歇分析结果的图表（SiH4处理之后）。
图11是示出本发明的导电性布线膜的深度方向的组成的俄歇分析结果的图表（SiH4处理之前）。
图12是示出本发明的导电性布线膜的深度方向的组成的俄歇分析结果的图表（SiH4处理之后）。
附图标记说明：
11 基板
9a、9b 导电性布线膜
51 紧贴层
52 导电层。
具体实施方式
图1（a）的附图标记11是在本发明的晶体管制造方法中使用的基板，图5的附图标记100表示在该基板11的表面形成导电层的成膜装置。
成膜装置100具有真空槽103，真空排气系统114与真空槽103连接。
在真空槽103内配置有铜合金靶111，在与铜合金靶111相面对的位置配置有基板支架108。对真空槽103内部进行真空排气，在维持真空槽103内的真空环境的状态下送入基板11并保持在基板支架108上。该基板11是玻璃制的透明的基板。
气体引入系统105与真空槽103连接，一边对真空槽103的内部进行真空排气，一边从气体引入系统105引入溅射气体（此处是Ar气体）和含氧气体（此处是O2气体），当以预定压力对铜合金靶111进行溅射时，由铜合金靶111 的构成材料构成的溅射粒子到达基板11的表面，在基板11表面形成紧贴层。
铜合金靶111含有Ca（钙）和铜，紧贴层含有氧、Ca、Cu（此处，表示为CuCaO层）。
然后，停止含氧气体和溅射气体的引入，暂时将真空槽103内真空排气到高真空环境之后，从气体引入系统105引入溅射气体，在不包含含氧气体的溅射气体环境中对铜合金靶111进行溅射时，在紧贴层上形成导电层。
在使Cu的重量和Ca的重量的总计为100的情况下，在铜合金靶111中，含有0.3原子%的Ca。即，当使Ca的含有率（原子%）为（Ca的原子数）/（Ca的原子数＋Cu的原子数）×100时，在铜合金靶111中，Ca含有率为0.3原子%以上。并且，在使Cu的含有率（原子%）为（Cu的原子）/（Ca的原子＋Cu的原子）×100的情况下，该铜合金靶111的Cu的含有率超过50原子% 。
在薄膜的情况下，也使Ca的含有率（原子%）为（Ca的原子数）/（Ca的原子数＋Cu的原子数）×100、使Cu的含有率（原子%）为（Cu的原子数）/（Ca的原子数＋Cu的原子数）×100时，由铜合金靶111形成的薄膜中的Cu和Ca的比例与铜合金靶111相同，所以，在紧贴层上的导电层中，Ca的含有率为0.3原子%以上，Cu的含有率（原子%）为超过50%的值。
由于导电层中的Ca的含有率较低并且不含有氧，所以，具有与纯铜同等程度的导电性，若在紧贴层上形成有导电层，则在基板11上形成有由紧贴层和导电层这两层构成的导电性布线膜9a（图1（b））。图4的附图标记51表示紧贴层、52表示导电层。
在形成导电性布线膜9a后，从真空槽103内取出基板11，利用光刻工序和刻蚀工序对导电性布线膜9a进行构图，在基板11上形成由导电性布线膜9a的一部分构成的栅极电极膜12（图1（c））。
接着，将该基板11送入CVD室内，引入SiH4气体等的在化学结构中含有Si的Si原料气体和与Si原料气体反应的反应性气体，以覆盖基板11的露出部分和栅极电极膜12的方式形成由硅化合物构成的绝缘性的栅极绝缘层14（图2（a））。
此时，由导电性布线膜9a的一部分构成的栅极电极膜12被加热到比后述的形成保护膜时的温度高的高温（250°C以上的温度），并且暴露于在化学结构中具有Si的Si原料气体中。对于栅极电极膜12来说，含有0.3重量%以上的Ca的导电层52在表面露出（图4），Ca防止Si的扩散，电阻值不上升。栅极绝缘层14是由SiN构成的绝缘层，但是，也可以是由SiO2构成的绝缘层或由SiON构成的绝缘层。
接着，在栅极绝缘层14上，利用CVD法从基板11侧依次形成第一硅层16和第二硅层18（图2(b)）。
由于杂质的添加，第二硅层18的电阻值比第一硅层16的电阻值低。此处，第一、第二硅层16、18由非晶硅层构成，但是，也可以是单晶或多晶。
将第二硅层18在表面露出的基板11移动到上述成膜装置100或者与其不同的成膜装置中，对与上述成膜装置100内的铜合金靶111的组成同样地以0.3原子%以上的含有率含有Ca并且以超过50%原子的含有率（原子%）含有Cu的铜合金靶111进行溅射，在第二硅层18上形成导电性布线膜9b（图2（c））。
该导电性布线膜9b也与由其一部分形成了栅极电极膜12的导电性布线膜9a同样地，由图4所示的含有O的紧贴层51和不含有O的导电层52构成，对于紧贴层51和导电层52来说，Cu的含有率超过50原子%，Ca的含有率为0.3原子%以上。
利用光刻工序和刻蚀工序，使图2（c）如图3（a）所示那样由导电性布线膜9a形成彼此分离的源极电极膜27和漏极电极膜28，由第二硅层18的位于源极电极膜27的底面下的部分形成源极区域31，由位于漏极电极膜28的底面下的部分形成漏极区域32。此时，在源极区域31以及源极电极膜27和漏极区域32以及漏极电极膜28之间形成有开口26，横跨源极区域31的下方位置、开口26的底面位置、漏极区域32的下方位置之间，由第一硅层16形成半导体部16c。
接着，在源极电极膜27表面、漏极电极膜28表面、开口26的底面部分的半导体部16c表面露出的状态下，将基板11送入到CVD装置内，一边真空排气，一边对基板11进行加热，将SiH4等的在化学结构中含有Si的Si原料气体和与Si原料气体反应的反应性气体引入到CVD室内，以覆盖源极电极膜27和漏极电极膜28并且填充开口26的方式形成由硅化合物构成的氮化硅膜（SiNX等）的绝缘性的保护膜34（图3（b））。
在形成保护膜34时，由导电性布线膜9b的一部分构成的源极电极膜27和漏极电极膜28被加热到比形成栅极绝缘层14时的温度低的温度（例如，200℃以上的温度。即便高，也小于300℃的温度），并且，暴露于在化学结构中具有Si的Si原料气体中。
对于源极电极膜27和漏极电极膜28来说，Ca含有率为0.3原子％以上的导电层52位于表面，Ca防止Si的扩散，电阻值不上升。
接着，在保护膜34形成接触孔，经由接触孔形成与源极电极膜27或者漏极电极膜28连接的透明电极膜36（图3（c））。
在本发明的晶体管中，源极区域31、漏极区域32、半导体部16c的导电类型相同。在该情况下，对于半导体部16c来说，掺杂剂为低浓度，与源极区域31和漏极区域32相比为高电阻，通常，源极区域31和漏极区域32之间以该高电阻隔离。对栅极电极膜12施加电压，以与半导体部16c相同的导电类型在半导体部16c形成低电阻的电荷层（蓄积层）时，在源极区域31和漏极区域32之间，电阻值由于该电荷层而变小，源极区域31与漏极区域32连接。
另一方面，源极区域31与漏极区域32是相同的导电类型，但是，半导体部16c和源极区域31以及漏极区域32的导电类型相反的情况也包含在本发明中，在该情况下，源极区域31和漏极区域32被pn结隔离，对栅极电极膜12施加电压而在半导体部16c形成与半导体部16c相反导电类型的电荷层（反转层）时，能够利用该电荷层将源极区域31和漏极区域32连接。
无论何种情况，利用晶体管的导通和切断对透明电极膜36进行电压的施加和停止。在透明电极膜36上隔开配置有共用电极，在透明电极膜36与共用电极之间配置有液晶。若切换针对透明电极膜36的电压的施加和停止，则液晶的偏光性被控制，透过液晶和共用电极的光的光量改变，进行所希望的显示。
此外，上述导电性布线膜9a、9b是紧贴层51和导电层52的两层结构，导电层52用作低电阻的层，但是，也可以在导电层52和紧贴层51之间设置纯铜层等的低电阻层而成为三层结构的导电性布线膜。此外，也可以在这些之间设置含有与Ca或氧不同的元素的层等做成四层以上的层叠结构的导电性布线膜。
紧贴层51和导电层52能够由相同的靶形成，在紧贴层51中也可以含有Ca，但是，紧贴层也可以是不含有Ca而含有氧的Cu层。此外，紧贴层也可以是Ti层、Mo层。
在上述实施例中，例示了SiH4气体作为在化学结构中具有Si的气体，但是，本发明不限定于此，广泛地包括例如Si2H6等的含有Si的其他气体。
实施例
在玻璃基板上形成布线膜后，在真空环境中使玻璃基板升温，进行将布线膜加热并且暴露于SiH4气体中的SiH4气体处理，测定电阻率。
SiH4气体处理是如下处理：在以玻璃基板温度成为250～300℃的范围的温度的方式在真空环境中加热而使其升温后，以SiH4气体为8.5Pa、N2气体为101.5Pa（总压为总计值的110Pa）的方式在真空环境中引入SiH4气体和N2气体，将布线膜在该气体环境中暴露60秒的暴露时间。
图6是在玻璃基板上形成与构成上述实施例的栅极电极膜、源极电极膜、漏极电极膜的导电性布线膜相同的结构、组成的导电性布线膜（300nm的CuCa层）且改变温度进行SiH4气体处理并测定了电阻率的情况，未观察到电阻率的上升。
图7也示出了在玻璃基板上形成的布线膜的温度与电阻率变化的关系，图7是由纯铜构成的布线膜（厚度300nm）的情况。在图7中，伴随着温度上升，电阻率上升。
图8是示出具有紧贴层和导电层的导电性布线膜的导电层中的Ca含有率与SiH4处理的前后的电阻率的关系的图表，在SiH4气体处理中，以成为270℃的方式在真空环境中对玻璃基板进行加热之后，以SiH4气体为8.5Pa、N2气体为101.5Pa（总压110Pa）的方式在真空环境中引入SiH4气体和N2气体，将布线膜在该气体环境中暴露60秒的暴露时间。
各Ca添加量所记载的两个柱状图中的左侧表示SiH4处理前的电阻率，右侧表示SiH4处理后的电阻率。
在Ca含有率为0.1原子%时发现电阻率的上升，但是，在0.3原子%以上电阻率不上升。因此，优选导电层中的Ca含有率为0.3原子%以上。
关于由含有Ca的铜靶形成的薄膜的Cu和Ca的比例，靶的比例与薄膜的比例相同，所以，优选靶中的Ca含有率也为0.3原子%以上。
此外，如果至少Ca的含有率为5原子%以下，则电阻率不上升，所以优选。在Ca的含有率比5原子%多的情况下，也具有同样的效果，但是，存在靶的制作变得困难的情况。
然后，在玻璃基板上形成非晶硅层，在其表面形成布线层，利用溅射对表面进行除去，通过俄歇分析对SiH4处理之前与SiH4处理之后的布线膜的深度方向的组成进行测定。SiH4处理的条件与柱状图时相同（在SiH4气体处理中，以成为270℃的方式在真空环境中对玻璃基板进行加热之后，以SiH4气体为8.5Pa、N2气体为101.5Pa（总压110Pa）的方式在真空环境中引入SiH4气体和N2气体，将布线膜在该气体环境中暴露60秒的暴露时间）。
图9是在非晶硅层上形成由含有Ca和O的Cu膜构成的紧贴层并层叠了纯铜的层的布线膜的SiH4处理前的分析结果，图10是该布线膜的SiH4处理后的分析结果。可知在SiH4处理后Si侵入到布线膜表面附近（纯铜层的表面附近）。
图11是在非晶硅层上形成由含有Ca和O的Cu膜构成的紧贴层并形成了含有率为0.3原子%的导电层的布线膜的SiH4处理前的分析结果，图12是该布线膜的SiH4处理后的分析结果。未发现Si的侵入，示出不存在电阻率上升的理由。
推定为理由如下：Ca以高浓度聚集在导电层的表面，即便0.3原子%这样的较低的含有率，防止扩散能力也较强。

Claims (12)

1.一种电子装置的形成方法，其特征在于，具有：
形成至少在表面含有Cu和Ca的导电性布线膜的工序；以及
在所述导电性布线膜的表面形成含有硅的绝缘层的工序，
所述导电性布线膜至少含有比50原子%多的Cu原子，含有相对于Cu的原子数和Ca的原子数的总计的原子数为0.3原子%以上的Ca原子。
2.如权利要求1所述的电子装置的形成方法，其特征在于，
在相对于Cu的原子数和Ca的原子数的总计原子数为5.0原子%以下的范围含有Ca原子。
3.如权利要求1或权利要求2的任意一项所述的电子装置的形成方法，其特征在于，
形成所述绝缘层的工序具有如下工序：引入硅烷类气体，利用CVD法在所述导电性布线膜上形成硅化合物。
4.一种电子装置，其特征在于，
具有：至少在表面含有Cu和Ca的导电性布线膜；含有硅并且形成在所述导电性布线膜的表面的绝缘层，
所述导电性布线膜至少含有比50原子%多的Cu，含有相对于Cu的原子数和Ca的原子数的总计原子数为0.3原子%以上的Ca原子。
5.一种半导体装置，其特征在于，
具有：至少在表面含有Cu和Ca的导电性布线膜；在所述导电性布线膜的表面形成的含有硅的绝缘层，
所述导电性布线膜至少含有比50原子%多的Cu，含有相对于Cu的原子数和Ca的原子数的总计原子数为0.3原子%以上的Ca。
6.一种晶体管，其特征在于，
具有：至少在表面含有Cu和Ca的导电性布线膜；在所述导电性布线膜的表面形成的含有硅的绝缘层，
所述导电性布线膜至少含有比50%原子多的Cu，含有相对于Cu的原子数和Ca的原子数的总计的原子数为0.3原子%以上的Ca。
7.如权利要求6所述的晶体管，其特征在于，
栅极电极膜由所述导电性布线膜形成，
与所述栅极电极膜接触的栅极绝缘膜由所述绝缘层形成。
8.如权利要求7所述的晶体管，其特征在于，
所述栅极绝缘膜是含有Si的原料气体与所述栅极电极膜接触而形成的。
9.如权利要求7或权利要求8的任意一项所述的晶体管，其特征在于，
具有源极区域、与所述源极区域隔开配置的漏极区域、位于所述源极区域与所述漏极区域之间的半导体区域，
所述栅极绝缘膜与所述半导体区域接触配置，
所述栅极电极膜与所述栅极绝缘膜接触配置，
利用对所述栅极电极膜施加电压而在所述半导体区域形成的电荷层，所述源极区域与所述漏极区域之间成为导通状态。
10.如权利要求9所述的晶体管，其特征在于，
源极电极膜和漏极电极膜由所述导电性布线膜形成，
与所述源极电极膜和所述漏极电极膜接触的绝缘膜或者层间绝缘膜由所述绝缘层形成。
11.如权利要求10所述的晶体管，其特征在于，
所述绝缘膜是含有Si的原料气体与所述源极电极膜和所述漏极电极膜接触而形成的。
12.如权利要求7或者权利要求8的任意一项所述的晶体管，其特征在于，
具有源极区域、与所述源极区域隔开配置的漏极区域、位于所述源极区域与所述漏极区域之间的半导体区域、与所述半导体区域接触配置的栅极绝缘膜、与所述栅极绝缘膜接触配置的栅极电极膜，利用对所述栅极电极膜施加电压而在所述半导体区域形成的电荷层，所述源极区域和所述漏极区域之间导通。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064454A (zh) * 2014-06-11 2014-09-24 京东方科技集团股份有限公司 薄膜及阵列基板的制备方法、阵列基板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101987041B1 (ko) * 2013-06-26 2019-09-30 엘지디스플레이 주식회사 표시장치용 산화물 박막 트랜지스터 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274505A (ja) * 1998-03-23 1999-10-08 Nec Corp 薄膜トランジスタ構造およびその製造方法
US20020079495A1 (en) * 1998-10-07 2002-06-27 Sung Chae Gee Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus
WO2008081806A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2009043797A (ja) * 2007-08-07 2009-02-26 Mitsubishi Materials Corp 薄膜トランジスター

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196031A (ja) * 1992-12-22 1994-07-15 Natl Res Inst For Metals 酸化物超電導線材の製造方法
EP0751567B1 (en) * 1995-06-27 2007-11-28 International Business Machines Corporation Copper alloys for chip interconnections and method of making
US6268291B1 (en) * 1995-12-29 2001-07-31 International Business Machines Corporation Method for forming electromigration-resistant structures by doping
US5891513A (en) * 1996-01-16 1999-04-06 Cornell Research Foundation Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6043146A (en) * 1998-07-27 2000-03-28 Motorola, Inc. Process for forming a semiconductor device
JP4693759B2 (ja) * 1998-10-07 2011-06-01 エルジー ディスプレイ カンパニー リミテッド 薄膜成膜装置
US6100181A (en) * 1999-05-05 2000-08-08 Advanced Micro Devices, Inc. Low dielectric constant coating of conductive material in a damascene process for semiconductors
US6521532B1 (en) * 1999-07-22 2003-02-18 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
US6686661B1 (en) * 1999-10-15 2004-02-03 Lg. Philips Lcd Co., Ltd. Thin film transistor having a copper alloy wire
US6387806B1 (en) * 2000-09-06 2002-05-14 Advanced Micro Devices, Inc. Filling an interconnect opening with different types of alloys to enhance interconnect reliability
US6291348B1 (en) * 2000-11-30 2001-09-18 Advanced Micro Devices, Inc. Method of forming Cu-Ca-O thin films on Cu surfaces in a chemical solution and semiconductor device thereby formed
US6509262B1 (en) * 2000-11-30 2003-01-21 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by calcium-doping copper surfaces in a chemical solution
US6358848B1 (en) * 2000-11-30 2002-03-19 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by forming an interim layer of calcium-doped copper seed layer in a chemical solution and semiconductor device thereby formed
US6469387B1 (en) * 2000-11-30 2002-10-22 Advanced Micro Devices, Inc. Semiconductor device formed by calcium doping a copper surface using a chemical solution
US6444580B1 (en) * 2000-11-30 2002-09-03 Advanced Micro Devices, Inc. Method of reducing carbon, sulphur, and oxygen impurities in a calcium-doped copper surface and semiconductor device thereby formed
KR100750922B1 (ko) * 2001-04-13 2007-08-22 삼성전자주식회사 배선 및 그 제조 방법과 그 배선을 포함하는 박막트랜지스터 기판 및 그 제조 방법
US6432822B1 (en) * 2001-05-02 2002-08-13 Advanced Micro Devices, Inc. Method of improving electromigration resistance of capped Cu
JP3530149B2 (ja) * 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
US6429128B1 (en) * 2001-07-12 2002-08-06 Advanced Micro Devices, Inc. Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface
US6656836B1 (en) * 2002-03-18 2003-12-02 Advanced Micro Devices, Inc. Method of performing a two stage anneal in the formation of an alloy interconnect
US7115498B1 (en) * 2002-04-16 2006-10-03 Advanced Micro Devices, Inc. Method of ultra-low energy ion implantation to form alloy layers in copper
JP2004076079A (ja) * 2002-08-14 2004-03-11 Tosoh Corp 配線用薄膜およびスパッタリングターゲット
KR100968560B1 (ko) * 2003-01-07 2010-07-08 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법
US7026244B2 (en) * 2003-08-08 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance and reliable copper interconnects by variable doping
WO2005021828A2 (en) * 2003-08-21 2005-03-10 Honeywell International Inc. Copper-containing pvd targets and methods for their manufacture
TWI354350B (en) * 2005-05-25 2011-12-11 Au Optronics Corp Copper gate electrode and fabricating method there
KR101167661B1 (ko) * 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
TW200805667A (en) * 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
JP5234306B2 (ja) * 2006-10-18 2013-07-10 三菱マテリアル株式会社 熱欠陥発生が少なくかつ表面状態の良好なｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線および電極並びにそれらを形成するためのスパッタリングターゲット
JP4840172B2 (ja) * 2007-02-07 2011-12-21 三菱マテリアル株式会社 熱欠陥発生がなくかつ密着性に優れた液晶表示装置用配線および電極
JP5234483B2 (ja) * 2007-06-12 2013-07-10 三菱マテリアル株式会社 密着性に優れた配線下地膜およびこの配線下地膜を形成するためのスパッタリングターゲット
JP5008146B2 (ja) * 2008-02-29 2012-08-22 三菱マテリアル株式会社 密着性に優れた銅合金複合膜

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274505A (ja) * 1998-03-23 1999-10-08 Nec Corp 薄膜トランジスタ構造およびその製造方法
US20020079495A1 (en) * 1998-10-07 2002-06-27 Sung Chae Gee Thin film transistor, method of producing the same, liquid crystal display, and thin film forming apparatus
WO2008081806A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2009043797A (ja) * 2007-08-07 2009-02-26 Mitsubishi Materials Corp 薄膜トランジスター

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064454A (zh) * 2014-06-11 2014-09-24 京东方科技集团股份有限公司 薄膜及阵列基板的制备方法、阵列基板
US9487867B2 (en) 2014-06-11 2016-11-08 Boe Technology Group Co., Ltd. Method for preparing a film and method for preparing an array substrate, and array substrate

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