TW201110235A - Forming method of electronic device, electronic device, semiconductor device, and transistor - Google Patents

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Satoru Takasawa
Masanori Shirai
Satoru Ishibashi
Tadashi Masuda
Yasuo Nakadai
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Description

201110235 六、發明說明： 【發明所屬之技術領域】 本發明，係有關於電子裝置、半導體裝置及電晶體， 特別是，係有關於液晶顯示裝置之導電性配線膜的低電阻 化。 【先前技術】 從先前技術起，在TFT ( Thin film transistor)面板 中，係廣泛被使用有A1系配線，·但是，最近，隨著大型電 視之普及，TFT係日益大型化，並被要求有配線之低電阻 化與面板之低成本化。因此，對於代替AI系配線而變更爲 更加低電阻之Cu系配線一事的要求，係日益提高。 當將Cu系配線使用在TFT面板中的情況時，係有著其 與玻璃基板或是基底膜之間的密著性爲差，並會在其與成 爲基底之Si層之間而產生原子的擴散（阻障性之劣化）等 之問題。 一般而言，在A1系配線中，由於係使用有Mo系或Ti 系之阻障金屬層，因此，若是爲了防止剝離，而將由Mo 膜或Ti膜所成之密著層形成在與玻璃基板或者是Si半導體 相接觸之下層處，並在密著層上形成Cu層，而設爲二層構 造之導電性配線膜，則密著層係會成爲接著層與阻障層之 雙方，而具備有防止其之從玻璃基板的剝離、或者是防止 從Si半導體或是玻璃基板而來之對於Cu層的Si之擴散的效 果。 -5- 201110235 但是，在Cu系配線的情況時，就算是在玻璃基板與 Cu層之間或者是在矽半導體與Cu層之間配置密著層，雖 然能夠防止從Si半導體或是玻璃基板而來之對於Cu層的Si 之擴散，但是，仍會發生：在將Cu層等之導電性配線膜形 成於密著層上之後的製程中而使導電性配線膜之電阻率上 升的問題。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2009-070881號公報 [專利文獻2]日本特表2008-506040號公報 【發明內容】 [發明所欲解決之課題] 本發明之課題，係在於提供一種不會使導電性配線膜 之電阻率上升的技術。 [用以解決課題之手段] 本發明之發明者等，係發現了 ：若是Cu層以高溫而與 在化學構造中具備有Si之氣體作接觸，則Si原子係在Cu層 中擴散，其結果，Cu層之電阻率係上升。 而，亦發現了：爲了防止Si之擴散，只要爲了防止擴 散而在Cu層中使其包含有Ca即可。藉由此，而完成了本 發明。 -6 - 201110235 又，關於能夠有效地防止Si擴散之Cu層的Ca之含有率 ，亦經由本發明之發明者而被發現。 基於此種發現所創作之本發明，係爲一種電子裝置之 形成方法，其特徵爲，具備有：形成至少在表面上包含有 Cu與Ca之導電性配線膜的工程；和在前述導電性配線膜 之表面上形成包含有矽之絕緣層的工程，前述導電性配線 膜，係至少含有較50原子％更多之Cu原子，並將Ca原子， 相對於Cu之原子數與Ca之原子數的合計之原子數，而包 含有〇.3原子％以上。 又，本發明，係爲一種電子裝置之形成方法，其中， 係將Ca原子，相對於Cu之原子數與Ca之原子數的合計之 原子數，而以5.0原子％以下之範圍來作包含。 又，本發明，係爲一種電子裝置之形成方法，其中， 前述形成絕緣層之工程，係具備有將矽烷系氣體導入並藉 由CVD法來在前述導電性配線膜上形成矽化合物之工程。 又，本發明，係爲一種電子裝置，其特徵爲，具備有 :至少在表面上包含有Cu與Ca之導電性配線膜；和被形 成在前述導電性配線膜之表面上的包含有砂之絕緣層，前 述導電性配線膜，係至少含有較50原子％更多之Cu，並將 Ca原子，相對於Cu之原子數與Ca之原子數的合計之原子 數，而包含有0.3原子％以上。 又，本發明，係爲一種半導體裝置，其特徵爲，具備 有：至少在表面上包含有Cu與Ca之導電性配線膜；和被 形成在前述導電性配線膜之表面上的包含有矽之絕緣層， 201110235 前述導電性配線膜，係至少含有較50原子％更多之Cu，並 將Ca相對於Cu之原子數與Ca之原子數的合計之原子數， 而包含有〇.3原子％以上。 又，本發明，係爲一種電晶體，其特徵爲’具備有： 至少在表面上包含有Cu與Ca之導電性配線膜；和被形成 在前述導電性配線膜之表面上的包含有矽之絕緣層，前述 導電性配線膜，係至少含有較50原子％更多之Cu，並將Ca 相對於Cu之原子數與Ca之原子數的合計之原子數，而包 含有〇 . 3原子％以上。 又，本發明，係爲一種電晶體，其中，係藉由前述導 電性配線膜而形成閘極電極膜，並藉由前述絕緣層而形成 與前述閘極電極膜相接觸之閘極絕緣膜。 又，本發明，係爲一種電晶體，其中，前述閘極絕緣 膜，係使包含有Si之原料氣體與前述閘極電極膜相接觸所 形成者。 又，本發明，係爲一種電晶體，其中，係具備有：源 極區域、和被與前述源極區域相分離地配置之汲極區域、 和位置在前述源極區域與前述汲極區域間之半導體區域， 前述閘極絕緣膜，係與前述半導體區域相接觸地而被配置 ，前述閘極電極膜，係與前述閘極絕緣膜相接觸地而被配 置，經由對於前述閘極電極膜施加電壓而在前述半導體區 域處所形成之電荷層，而使前述源極區域與前述汲極區域 之間成爲導通狀態。 又，本發明，係爲一種電晶體，其中，係藉由前述導 201110235 電性配線膜而形成源極電極膜與汲極電極膜，並藉由前述 絕緣層而形成和前述源極電極膜與前述汲極電極膜相接觸 之絕緣膜或者是層間絕緣膜。 又，本發明，係爲一種電晶體，其中，前述絕緣膜， 係使包含有Si之原料氣體和前述源極電極膜與前述汲極電 極膜相接觸所形成者。 又，本發明，係爲一種電晶體，其中，係具備有：源 極區域、和被與前述源極區域相分離地配置之汲極區域、 和位置在前述源極區域與前述汲極區域間之半導體區域、 和與前述半導體區域相接觸地而被配置之閘極絕緣膜、以 及與前述閘極絕緣膜相接觸地而被配置之閘極電極膜，經 由對於前述閘極電極膜施加電壓而在前述半導體區域處所 形成之電荷層，而使前述源極區域與前述汲極區域之間被 導通。 [發明之效果] 就算是在導電性配線膜上形成包含有Si之薄膜，導電 性配線膜之電阻値亦不會上升。 由於導電層之電阻値係爲小’因此’能夠經由導電層 來形成導電性配線膜，又，亦能夠藉由密著層與導電層之
【實施方式Ϊ 圖1 ( a )之符號1 1，係爲在本發明之電晶體製造方法 -9- 201110235 中所被使用之基板’圖5之符號100，係代表在該基板η之 表面上形成導電層之成膜裝置。 成膜裝置1〇〇，係具備有真空槽103，在真空槽103處 ，係被連接有真空排氣系114。 在真空槽103內，係被配置有銅合金標靶ill，在與銅 合金標靶111相對面之位置處，係被配置有基板支持器108 。預先將真空槽1〇3內部作真空排氣，並在對於真空槽103 內之真空氛圍作了維持的狀態下，而將基板11搬入，並保 持在基板支持器1〇8上。此基板11，係爲玻璃製之透明基 板。 在真空槽103處，係被連接有氣體導入系105，若是一 面對於真空槽103之內部作真空排氣，一面從氣體導入系 105而將濺鍍氣體（於此，係爲Ar氣體）與含有氧之氣體 (於此，係爲〇2氣體）作導入，並在特定壓力下而對於銅 合金標靶U 1作濺鍍，則由銅合金標靶Π 1之構成材料所成 之濺鍍粒子，係到達基板11之表面，並在基板11之表面上 形成密著層》 銅合金標靶111，係包含有Ca (鈣）與銅，密著層， 係包含有氧與Ca以及Cu (於此，係表示爲CuCaO層）。 接著，若是停止含有氧之氣體與濺鍍氣體的導入，並 暫時將真空槽103內真空排氣爲高真空氛圍，之後，從氣 體導入系105而導入濺鍍氣體，並在並不含有包含氧之氣 體的濺鍍氣體氛圍中來對於銅合金標靶111作濺鍍，則係 在密著層上形成導電層。 -10- 201110235 當將Cu之重量與Ca之重量的合4設爲100的情況時’ 在銅合金標靶I11中，Ca係被包含有〇.3原子％以上。亦即 是，當將Ca之含有率（原子％)設爲（Ca之原子數）/ ( Ca之原子數+ Cu之原子數）xlOO時’則銅合金標靶H1’ 係被設爲0.3原子％以上之Ca含有率。另外’當將Cu之含 有率（原子％ )設爲（Cu之原子數）/ ( Ca之原子數+ Cu 之原子數）χίοο的情況時’則此銅合金標靶111之Cu含有 率，係超過50原子％。 在薄膜的情況時’亦同樣的’若是將。之含有率（原 子％ )設爲（Ca之原子數）/ ( Ca之原子數+ Cu之原子數 )X100，並將Cu之含有率（原子％)設爲（Cu之原子數） /(Ca之原子數+ Cu之原子數）xlOO，則由銅合金標靶111 所形成之薄膜中的Cu與Ca之比例，由於係爲與銅合金標 靶Π1相同，因此，密著層上之導電層，其Ca之含有率係 爲0.3原子％以上，而Cu之含有率（原子％ )係爲超過50原 子％之値。 導電層，由於Ca之含有率係爲低，且並不包含有氧， 因此，係具備有與純銅同程度之電傳導性，若是在密著層 上形成導電層，則在基板1 1上，係被形成有由密著層與導 電層之二層所成的導電性配線膜9a (圖1 ( b ))。圖4之 符號5 1，係代表密著層，5 2，係代表導電層。 在導電性配線膜9a之形成後，將基板1 1從真空槽103 內而取出，並經由光微影工程與蝕刻工程而對於導電性配 線膜9a進行圖案化，而在基板1 1上，形成由導電性配線膜 -11 - 201110235 9a之一部份所成的閘極電極膜12(圖i(c))。 接著’將該基板11搬入至CVD室內，並導ASiH4氣體 等之在化學構造中包含有Si之Si原料氣體、和與si原料氣 體起反應之反應性氣體，而以將基板11之露出部份或者是 閘極電極膜1 2作覆蓋的方式’來形成由矽化合物所成之絕 緣性的閘極絕緣層1 4 (圖2 ( a ))。 此時，由導電性配線膜9 a之一部份所成的閘極電極膜 12’係一面被加熱至較後述之形成保護膜時的溫度更高溫 (25 0 °C以上之溫度）的溫度，一面被暴露於在化學構造 中具備有Si之Si原料氣體中。閘極電極膜12，係於表面處 而露出有以0.3重量％以上而包含有Ca之導電層52 (圖4) ，而C a係對於S i之擴散作防止，電阻値係不會上升。閘極 絕緣層1 4，雖然係爲由SiN所成之絕緣層，但是，亦可爲 由Si02所成之絕緣層或者是由SiON所成之絕緣層。 接著，在閘極絕緣層14上，藉由CVD法，而從基板1 1 側起來依序形成第1矽層16和第2矽層18 (圖2(b))。 第2矽層18，係藉由添加雜質，而將電阻値設爲較第1 矽層16更低。於此，第1、第2矽層16、18，係藉由非晶質 矽層所構成，但是，亦可爲單結晶或是多晶。 使第2矽層18在表面處露出之基板11，係被移動至上 述成膜裝置100或者是與其相異之成膜裝置處，並對於與 上述成膜裝置1〇〇內之銅合金標靶111的組成相同之「以 0.3原子％以上而包含有Ca，並以超過50原子％之含有率（ 原子％ )而包含有Cuj之銅合金標靶Π1作濺鍍，而在第2 -12- 201110235 矽層18上形成導電性配線膜9b (圖2(c))。 此導電性配線膜9b，亦與藉由其之一部份而形成了閘 極電極膜1 2之導電性配線膜9 a相同的’爲藉由圖4中所示 之包含有〇之密著層51和並未包含有〇之導電層52所構成 ，密著層51與導電層52，係被設爲：Cu之含有率爲超過50 原子％，且C a之含有率爲0.3原子％以上。 對於圖2 ( c )，經由光微影工程與蝕刻工程，來如同 圖3 ( a ) —般地形成從導電性配線膜9a而相互分離了的源 極電極膜27與汲極電極膜28，並經由第2矽層18中之位置 在源極電極膜27之底面下的部分來形成源極區域31，且經 由第2矽層18中之位置在汲極電極膜28之底面下的部分來 形成汲極區域32。此時，在源極區域31以及源極電極膜27 、和汲極區域3 2以汲極及電極膜2 8之間，係被形成有開口 26，並由第1矽層16，來涵蓋於源極區域31之下方位置和 開口 2 6之底面位置以及汲極區域3 2之下方位置之間地，而 形成半導體部16c。 接著，在使源極電極膜27之表面和汲極電極膜28之表 面以及開口 26之底面部分的半導體部16c表面露出了的狀 態下，將基板1 1搬入至CVD裝置內，並一面進行真空排氣 ，一面對基板1 1作加熱，且在CVD室內，導入SiH4氣體等 之在化學構造中包含有Si之Si原料氣體、和與Si原料氣體 起反應之反應性氣體，而以將源極電極膜27與汲極電極膜 28作覆蓋並將開口 26作塡充的方式，來形成由矽化合物所 成之氮化矽膜（SiNx )等之絕緣性的保護膜34 (圖3 ( b ) -13- 201110235 在形成保護膜34時，由導電性配線膜9b之一部份所成 的源極電極膜27與汲極電極膜28，係一面被加熱至較形成 閘極絕緣層1 4時的溫度更低溫（例如2 〇 〇 °c以上之溫度、 再高亦爲未滿3 00 °C之溫度）的溫度，一面被暴露於在化 學構造中具備有Si之Si原料氣體中。 源極電極膜27與汲極電極膜28，係於表面處而位置有 Ca含有率爲0.3原子％以上之導電層52，而Ca係對於Si之擴 散作防止，電阻値係不會上升。 接著’在保護膜3 4處形成接觸孔，並形成經由接觸孔 來與源極電極膜27或者是汲極電極膜28相連接之透明電極 膜 36 (圖 3 ( c))。 本發明之電晶體，其源極區域31與汲極區域32以及半 導體部1 6 C之導電型係爲相同。於此情況，半導體部1 6c ，其摻雜物係爲低濃度，而爲較源極區域3 1與汲極區域32 而更高電阻，通常，在源極區域3 1與汲極區域3 2之間，係 藉由其之高電阻而被作分離。若是對於閘極電極膜12施加 電壓並在半導體部16c處以與半導體部16c相同之導電型來 形成低電阻之電荷層（積蓄層），則源極區域3 1與汲極區 域3 2之間係藉由該電荷層而使電阻値變小，並使源極區域 3 1與汲極區域32被作連接。 另一方面，源極區域3 1以及汲極區域3 2，雖然係爲相 同之導電型，但是，當半導體部16c與源極區域31以及汲 極區域32之導電型爲相反的情況時，亦係包含於本發明中 -14- 201110235 ，於此情況，源極區域3 1與汲極區域32，係藉由pn接合而 被分離，若是對於閘極電極膜12施加電壓並在半導體部 16c處形成與半導體部16c逆導電型之電荷層（反轉層）， 則係能夠將源極區域3 1與汲極區域32藉由該電荷層來作連 接。 不論如何，在透明電極膜3 6處，係經由電晶體之導通 與遮斷，而進行電壓之施加與停止。在透明電極膜3 6上， 係相分離地而被配置有共通電極，在透明電極膜3 6與共通 電極之間，係被配置有液晶。若是在透明電極膜36處而對 於電壓之施加與停止作切換，則液晶之偏光性係被控制， 並對於透過液晶與共通電極之光的光量作改變，而進行所 期望之顯示。 又，上述導電性配線膜9a、9b，係爲密著層51與導電 層52之二層構造，導電層52，雖然係作爲低電阻之層而被 作使用，但是，亦可在導電層52與密著層5 1之間設置純銅 層等之低電阻層，並設爲三層構造之導電性配線膜。又， 亦可在該些之間設置含有與Ca或是氧相異之元素的層等， 並設爲四層以上之層積構造的導電性配線膜。 密著層5 1與導電層5 2，係由相同之標靶所形成，雖然 亦可在密著層51中使其含有Ca，但是，密著層，係亦可並 不包含Ca，而爲包含氧之Cu層。又，密著層，係亦可爲Ti 層、Μ 〇層。 在上述實施例中，作爲在化學構造中具備有Si之氣體 ，係例示了 SiH4氣體，但是，本發明，係並不被限定於此 -15- 201110235 ，而亦廣泛包含有例如Si2H6等之具備有Si的其他氣體。 [實施例] 在玻璃基板上形成配線膜，而後，在真空氛圍中使玻 璃基板升溫，並一面加熱配線膜一面暴露在SiH4氣體中， 而進行SiH4氣體處理，並對於電阻率作了測定。
SiH4氣體處理，係爲在以使玻璃基板溫度成爲 2 5 0〜3 0 0 °C之範圍之溫度的方式來進行加熱並使其升溫後 ，在真空氛圍中，將SiH4氣體與N2氣體，以使其成爲SiH4 氣體8.5Pa、N2氣體101.5Pa (全壓力爲合計値之llOPa) 的方式來作導入，並在該氣體氛圍中以暴露時間60秒來將 配線膜作暴露之處理。 圖6，係爲在玻璃基板上而形成與構成上述實施例之 閘極電極膜、源極電極膜、汲極電極膜的導電性配線膜相 同構造、組成之導電性配線膜（300nm之CuCa層），並對 於溫度作改變而進行SiH4氣體處理，且對於電阻率作了測 定的情況，而並未觀察到電阻率之上升。 圖7，亦爲對於被形成在玻璃基板上之配線膜的溫度 與電阻率變化間之關係作展示者，圖7，係爲由純銅所成 之配線膜（厚度300nm )的情況。在圖7中，伴隨著溫度 之上升，電阻率亦上升。 圖8，係爲對於具備有密著層與導電層之導電性配線 膜的導電層中之Ca含有率與SiH4處理之前後的電阻率間之 關係作展示的圖表，SiH4氣體處理，係在以使玻璃基板溫 度成爲2 7〇°C的方式來在真空氛圍中進行加熱後，在真空 -16- 201110235 氛圍中，將SiH4氣體與N2氣體，以使其成爲SiH4氣體 8.5Pa ' N2氣體101.5Pa (全壓力llOPa)的方式來作導入 ，並在該氣體氛圍中以暴露時間60秒來將配線膜作暴露。 在各Ca添加量處所記載之2個的棒條中，左方係爲 SiH4處理前之電阻率，右方係爲SiH4處理後之電阻率。 當Ca含有率爲0.1原子％時，雖係觀察到電阻率之上 升，但是，在0.3原子％以上時，電阻率係並未上升。故而 ，導電層中之Ca含有率，係以0.3原子％以上爲理想。 由包含有Ca之銅標靶所形成的薄膜之Cu與Ca的比例 ，由於標靶之比例與薄膜之比例係爲相同，因此，標靶中 之Ca含有率亦以0.3原子％以上爲理想。 又，由於只要至少C a之含有率爲5原子％以下，則電 阻率便不會上升，因此，係爲理想。雖然就算是在Ca之含 有率爲較5原子％更多的情況時，亦會有同樣的效果，但 是，係會有使得標靶之製作變得困難的情況。 接著’在玻璃基板上形成非晶質矽層，並在其表面上 形成配線層且一面經由濺鍍來對於表面作切削，一面經 由歐傑分析來對於SiH4處理之前後的配線膜之深度方向的 組成作了測定。S i Η*處理之條件，係與棒條圖表時相同（ SiH4處理，係在以使玻璃基板成爲之…艺的方式來在真空 氛圍中進行加熱後，在真空氛圍中，將SiH4氣體與N2氣體 ，以使其成爲SiH4氣體8.5Pa、N2氣體101_5Pa(全壓力 11 OPa)的方式來作導入’並在該氣體氛圍中以暴露時間 6〇秒來將配線膜作暴露）。 -17- 201110235 圖9，係爲在非晶質矽層上形成由包含有Ca與0之Cu 膜所成的密著層，並將純銅之層作了層積的配線膜之siH4 處理前的分析結果，圖1〇，係爲該配線膜之SiH4處理後的 分析結果。可以得知，在SiH4處理後，於配線膜表面附近 (純銅層之表面附近），係侵入有Si。 圖11，係爲在非晶質矽層上形成由包含有Ca與Ο之Cu 膜所成的密著層，並形成了含有率爲〇.3原子％之導電層的 配線膜之SiH4處理前的分析結果，圖12，係爲該配線膜之 SiH4處理後的分析結果。係並未觀察到Si之侵入，而對於 電阻率並沒有上升的理由作了展示。 可以推測，Ca係在導電層之表面而以高濃度來聚集， 而成爲就算是在0.3原子％—般之低含有率下其擴散防止能 力亦爲高的理由。 【圖式簡單說明】 [圖1 ( a )]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（1 )。 [圖1 (b)]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（1 )。 [圖1 (c)]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（1 )。 [圖2 ( a )]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（2 )。 [圖2 ( b )]用以對於製造本發明之液晶顯示裝置的工 -18- 201110235 程作說明之圖（2 )。 [圖2(c)]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（2 )。 [圖3 ( a )]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（3 )。 [圖3(b)]用以對於製造本發明之液晶顯示裝置的工 程作說明之圖（3 )。 [圖3(c)]用以對於製造本發明之液晶顯示裝置的χ 程作說明之圖（3 )。 [圖4]用以對於密著層與導電層之位置關係作說明的 圖。 [圖5 ]用以對於製造本發明之導電性配線膜的裝置作 說明之圖。 [圖6]對於本發明之導電性配線膜的SiH4處理溫度與 電阻率間之關係作展示之圖表。 [圖7]對於純CU之導電性配線膜的S i H4處理溫度與電 阻率間之關係作展示之圖表。 [圖8]對於本發明之導電性配線膜的Ca含有率與以仏 處理前後之電阻率間之關係作展示之圖表。 [圖9]身爲對於具備有由CuCa0膜所成之密著層與純 C u層的導電性配線膜之深度方向的組成作展示的歐傑（ Auger)分析結果之圖表：SiH4處理前。 [圖1〇]身爲對於具備有由CuCaO膜所成之密著層與純 C U層的導電性配線膜之深度方向的組成作展示的歐傑（ -19- 201110235
Auger)分析結果之圖表：siH4處理後β [圖11]身爲對於本發明之導電性配線膜的深度方向之 組成作展示的歐傑分析結果之圖表：“仏處理前。 [Μ12]身爲對於本發明之導電性配線膜的深度方向之 ，組成作展示的歐傑分析結果之圖表：SiH4處理後。 【主要元件符號說明】 1 1 :基板 9a : 9b :導電性配線膜 5 1 :密著層 5 2 .導電層 -20-

Claims (1)

  1. 201110235 七、申請專利範圍： 1. 一種電子裝置之形成方法，其特徵爲，具備有： 形成至少在表面上包含有Cu與Ca之導電性配線膜的工 程；和 在前述導電性配線膜之表面上形成包含有矽之絕緣層 的工程， 前述導電性配線膜，係至少含有較5 0原子％更多之Cu 原子，並將Ca原子，相對於Cu之原子數與Ca之原子數的合 計之原子數，而包含有0.3原子％以上。 2. 如申請專利範圍第1項所記載之電子裝置之形成方 法，其中，係將Ca原子，相對於Cu之原子數與Ca之原子數 的合計之原子數，而以5.0原子％以下之範圍來作包含。 3 .如申請專利範圍第1項或第2項所記載之電子裝置之 形成方法，其中，前述形成絕緣層之工程，係具備有將矽 烷系氣體導入並藉由CVD法來在前述導電性配線膜上形成 矽化合物之工程。 4. 一種電子裝置，其特徵爲，具備有： 至少在表面上包含有Cu與C a之導電性配線膜；和 被形成在前述導電性配線膜之表面上的包含有矽之絕 緣層， 前述導電性配線膜，係至少含有較50原子％更多之Cu ，並將Ca原子，相對於Cu之原子數與Ca之原子數的合計之 原子數，而包含有0.3原子％以上。 5_ —種半導體裝置，其特徵爲，具備有： -21 - 201110235 至少在表面上包含有Cu與Ca之導電性配線膜；和 被形成在前述導電性配線膜之表面上的包含有矽之絕 緣層， 前述導電性配線膜，係至少含有較50原子％更多之Cu ，並將Ca相對於Cu之原子數與Ca之原子數的合計之原子數 ，而包含有0.3原子％以上。 6. —種電晶體，其特徵爲，具備有： 至少在表面上包含有Cu與Ca之導電性配線膜；和 被形成在前述導電性配線膜之表面上的包含有矽之絕 緣層， 前述導電性配線膜，係至少含有較50原子％更多之Cu ，並將Ca相對於Cu之原子數與Ca之原子數的合計之原子數 ，而包含有0.3原子％以上。 7. 如申請專利範圍第6項所記載之電晶體，其中，係 藉由前述導電性配線膜而形成閘極電極膜，並藉由前述絕 緣層而形成與前述閘極電極膜相接觸之閘極絕緣膜。 8 .如申請專利範圍第7項所記載之電晶體，其中，前 述閘極絕緣膜，係使包含有Si之原料氣體與前述閘極電極 膜相接觸所形成者。 9.如申請專利範圍第7項所記載之電晶體，其中， 係具備有：源極區域、和被與前述源極區域相分離地 配置之汲極區域、和位置在前述源極區域與前述汲極區域 間之半導體區域， 前述閘極絕緣膜，係與前述半導體區域相接觸地而被 -22- 201110235 配置， 前述閘極電極膜，係與前述閘極絕緣膜相 配置， 經由對於前述閘極電極膜施加電壓而在前 域處所形成之電荷層，而使前述源極區域與前 之間成爲導通狀態。 1 0.如申請專利範圍第9項所記載之電晶體 藉由前述導電性配線膜而形成源極電極膜與汲 並藉由前述絕緣層而形成和前述源極電極膜與 極膜相接觸之絕緣膜或者是層間絕緣膜。 1 1 .如申請專利範圍第1 0項所記載之電晶 前述絕緣膜，係使包含有Si之原料氣體和前述 與前述汲極電極膜相接觸所形成者。 1 2 .如申請專利範圍第7項所記載之電晶體 係具備有：源極區域、和被與前述源極區 配置之汲極區域、和位置在前述源極區域與前 間之半導體區域、和與前述半導體區域相接觸 之閘極絕緣膜、以及與前述閘極絕緣膜相接觸 之閘極電極膜， 經由對於前述閘極電極膜施加電壓而在前 域處所形成之電荷層，而使前述源極區域與前 之間被導通。 接觸地而被 述半導體區 述汲極區域 ，其中，係 極電極膜， 前述汲極電 體，其中， 源極電極膜 ，其中， 域相分離地 述汲極區域 地而被配置 地而被配置 述半導體區 述汲極區域 -23-
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