TW561480B - Writable tracking cells - Google Patents

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TW561480B
TW561480B TW090123977A TW90123977A TW561480B TW 561480 B TW561480 B TW 561480B TW 090123977 A TW090123977 A TW 090123977A TW 90123977 A TW90123977 A TW 90123977A TW 561480 B TW561480 B TW 561480B
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TW
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memory cell
tracking
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patent application
item
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TW090123977A
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English (en)
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Shahzad B Khalid
Daniel C Guterman
Geoffrey S Gongwer
Richard Simko
Kevin M Conley
Original Assignee
Sandisk Corp
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Description

561480 A7 B7 五、發明説明（1 ) 一、 發明所屬技術領域 本發明大致關係於非揮發性半導體記憶裝置，更明確 言之，係有關使用追蹤記憶格來讀取多狀態記憶體。 二、 先前技術 在半導體記憶格中，資料由規劃該記憶格以具有想要 臨限電壓來儲存。該記憶格中所儲存之資料由決定該記憶 格之臨限電壓，並轉譯此電壓爲邏輯位準來讀取。在二狀 態，二進位記憶格之情形，此轉譯可使用一基準或分裂點 電壓，以提供一讀取點來執行：具有臨限電壓在此讀取點 以上之記憶格相當於一狀態，而具有臨限電壓在此讀取點 以下之記憶格相當於另一狀態。當一記憶格爲一多狀態記 憶格時，需引進若干讀取點，以區別各別狀態。 隨記憶格中所儲存之狀態增加，一臨限値範圍內需包 含更多之狀態。結果，與一特定狀態相對應之此範圍之部 份變爲更窄，及各讀取點變爲更接近。一旦已規劃記憶格 ，其臨限値由於若干理由會自其所規劃之位準改變。此可 由於非揮發性記憶體中電荷保持不完善所引起，其中，記 憶格之臨限値會視所施加之偏壓、由所儲存之電荷本身所 產生之電磁場、及所陷留於介電質中之電荷而上升或下降 。此亦可由於記憶格規劃時及其讀取時其間之操作情況改 變所引起。如用以決定記憶格資料內容之讀取點不依循該 記憶格中之這些改變，則讀取點不能精確鑑別出不同之臨 限電壓。這是當例如來自帶隙電路之一·組固定通用之基準 本紙张尺度適用中國國家標準（CNS ) A4規格（2〗0X 297公釐） -----i-IU_批衣 — I (請先閱讀背面之注意事項再填寫本頁) 訂 i· > In I In -4- 561480 經濟部智毡財/|-场技工^]費合作幵.？7、% A7 ___ B7五、發明説明（2 ) 電壓被用以產生讀取點的情形。此一電路對諸狀況不反應 ，或有差別地反應，導致記憶格之臨限電壓改變。當此改 變夠大時，讀取點不再正確地鑑別在各記憶格上所發現之 臨限電壓，及所規劃之資料不再正確讀取。 一種用以改善記憶格被讀取時，讀取點及規劃該等記 憶格所臨限電壓至一特定資料狀態間之對應性的正確度之 方法爲使用可寫入之基準或追蹤記憶格。此等爲一組記憶 格，但此等並非寫入資料，而是寫入預定之基準値。然後 ，自此等記憶格取出讀取點，由於此等記憶格將與資料記 憶格有相似表現，所以，此等記憶格將提供較原規劃於該 位準之一記憶格之資料位準與現行臨限電壓間更正確之對 應性。於多狀態記憶體中之基準記憶格之使用係說明於美 國專利 5，172,338，及另詳細說明於1 997年 8月7日 所提出之美國專利申請書序號 08/9 1 0,947，二者均讓渡給 SanDisk公司，且在此二者列作參考。 隨每記憶格之狀態數之增加，需要進一步提高讀取處 理之正確度。故此，需要改善追蹤記憶格之技術，此等技 術不只增加其正確度及使用速度，同時也降低其以實際追 蹤記憶格及相關電路表現所需之虛耗量。 三、發明內容 本發明提供若干技術，使用可寫入追蹤記憶格。記憶 體之每一寫入區塊設置多個追蹤記憶格。每次相關寫入區 塊之使甩者記憶格被寫入時’宜同時使用相同之固定通用 (請先聞讀背面之注意事項再填寫本頁) •裝. 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公嫠） -5- 561480 A7 B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁) 之基準位準，以設定追蹤及使用者記憶格規劃之臨限，以 再規劃此等記憶格。每次讀取使用者記憶格時，均讀取追 蹤記憶格之臨限電壓，並且，使用此等臨限値，以決定使 用者記憶格之儲存之邏輯位準。 在一組實施例中，一或更多追蹤記憶格之群組與多狀 態記憶體之不同邏輯位準相關聯。此等追記憶格群組可設 置僅用於一副組之邏輯位準。根據此副組，針對所有邏輯 位準，導出用以轉譯臨限電壓之讀取點。在一實施例，各 由多個追記憶格構成之二群組均與多位元記憶格之二邏輯 位準相關聯。根據此對群組之臨限値，一線性邏輯位準對 臨限位準關即能轉譯使用者記憶格之臨限値爲任一邏輯位 準。如此，可根據與非相鄰之邏輯位準關聯之追蹤記憶格 之群組，而決定資料記憶格之邏輯位準。藉由使用更多追 蹤記憶格群組，可獲得記憶格臨限値及邏輯位準間更複雜 之關係。 經濟部智慧財是.局，'肖工消^合作社卬災 經由使用追蹤記憶格讀取資料記憶格的方法可具有數 位或類比實施法。在數位實施法中，以較資料記憶格中所 儲存之位元數爲高之解析度讀取追蹤記憶格之臨限電壓。 控制器或其他電路然後藉由以較低解析度位準讀取記憶格 ，或轉譯在較高解析度上所讀取之使用者記憶格値爲邏輯 位準，而變換此等較高解析度値，以轉譯使用者記憶格臨 限値爲較低邏輯位準。在類比實施法中，使用追蹤記憶格 群組之類比臨限値直接讀取使用者記憶格，而無需先轉譯 其成爲數位値。一示範之類比實施例提供每一·寫入扇區一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -6 - 561480 A7 B7 五、發明説明（4 ) 專用類比感測放大器給每一追蹤記憶格、用以每一群組之 追蹤記憶格的一平均電路、及一電阻元件串，俾由平均値 提供所有所需之讀取點。 (請先閱讀背面之注意事項再填寫本頁) 另一組實施例於寫入追蹤記憶格上，提出使用不同之 電壓及/或時計，俾在追蹤記憶格之最後寫入臨限値中 產生較少之不確定性。由於追蹤記憶格普通遠較使用者記 憶格少，故系統寫入速度常由使用者記憶格，而非參考記 憶格所限制。故此，可使用不同之電壓及/或時計，此 一般較慢寫入基準記憶格，而寫入最慢之基準記憶格仍與 最慢之使用者記憶格同樣快。此可降低基準記憶格臨限値 之不確定性，而不會太大影響整個系統寫入速度。 自以下較宜實施例之說明，可明暸本發明之其他目的 ，優點，及特色，說明應參考附圖。 四、實施方式 經濟部智慧財產咼工ί/i費合作社印焚 非揮發性半導體記憶體已藉由減小電路之個別元件大 小並增加個別記憶格之可儲存資料量，而增加儲存容量。 例如’美國專利 5,712，189及 6，1 03,573，及於 2000年 2月17日所提出之美專利申請書序號〇9/505,5 5 5，及 於 2000 年 9 月 22 日由 Jack H.Yuan 及 Jacob Haskell 所提出’益題爲”具有不連續之汲及源擴散區由連續之位 元導線接觸之非揮發性記憶格行列及製造方法"等所述 之裝置’每實體浮動閘儲存電晶體可儲存高至四邏輯位元 ，此等專利均讓渡給SanDisk公司，並均由此列作參考。 本紙張尺度適用中國國家標準（CNS ) A4規格（2]0Χ 297公釐） 561480 A7 _B7_____ 五、發明説明（5 ) 此儲存器需每一浮動閘可在其內對1 6或更多之可能記憶 狀態之一編碼。此等記憶狀態之每一個相當於一在浮動閘 上所儲存之電荷之獨有値，或更精確言之爲一窄小範圍之 値，此與其相鄰狀態電荷儲存値充份分開，使其與其相鄰 狀態以及其他狀態淸楚區隔。 一記憶格之儲存電荷位準之決定可由電流感測執行’ 其中，其導通的振幅係使用固定偏壓情況，或經由臨限電 壓情況加以感測，此導通的啓始係使用變化操縱閘偏壓情 況加以感測，以提供二個更標準之安排。電流感測方法 在美專利 5，1 72,338及美專利申請書序號 08/9 1 0,947中更 完全說明，二案列作參考，並可使用於以下所述之各實施 例中。然而，以下說明之大部份使用臨限電壓 Vth感測 方法，因爲此提高感測解析度，保持電流爲低，因此也保 持與大量平行讀取操作有關之電功率爲低，因而減少高位 元線電阻之易受傷害性至最低程度。 實際之感測可由若干方式執行，例如，藉由依序比較 ~記憶格之臨限電壓與每一基準電壓。對於多狀態記憶格 ，可更有效利用一個記憶格一個資料格地資料條件二進搜 索法，其例如可經由一序向通過四次的感測操作，而平行 決定所感測之每一記憶格之Vth爲16解析度之一。感測 所需之解析度量係針對所提出之各實施例而討論如下。一 般言之，所用之解析度量常在較高解析度與較低解析度間 作取捨，較高解析度造成超出示範實施例之最小所需4位 元解析度爲多的可能 '、位元〃，但以較大佔闬面積爲代價 ------- ---- 本紙張尺^適用中國國家標準（CNS ) A4規袼（210X 297公漦) -- (請先閱讀背面之注意事項再填寫本頁) -裝. 經濟部智慈財4^择24^合作社.5!乾 561480 經濟部智¾財產局工作社，51-1¾ A7 B7 五、發明説明（6) ，以感測並儲存此等額外之位元，同時花用更多之時間， 這是由於這些額外位元在二進搜尋法中所增加之感測通過 次數，及由於轉移此額外資訊之故。 爲了取出記憶格中所儲存之資料，資料必需以充分之 傳真度加以寫入及儲存。在規劃時，在寫入之資料單元內 之有關每一儲存狀態的値之範圍，如一扇區必需限定於不 變之嚴格範圍，以及，此等範圍及其有關最近鄰近範圍之 中心間之間隔，即是，在予以寫入單元內之上下相鄰之具 有 Vth之諸狀態亦可維持於經常性控制之目標範圍內。 資料一旦寫入，在記憶格群組內所儲存之電荷位準首要維 持其位準經一段時間，次要以相同模式漂移開此等値，及 更次要爲發散。 當讀取一資料單元時，該單元內之每一記憶格之儲存 狀態應由感測電路以充分高之精確度及解析度解出，以適 當解析每一儲存帶之範圍，及各相鄰帶間之間隔。應注意 此並不需要知道每一此等狀態有關之使用者資料，僅需以 充分之傳真度讀回其中所含之狀態。那些不能以充分之傳 真度讀取，或規劃或儲存以資料之記憶格可由改錯碼 (ECC)或其他等效錯誤管理加以處理，其係諸如說明於美 專利 5,41 8,752號，此列作參考。 在此等安排下，最低之感測需求爲僅需以充分之傳真 度解析出每一記憶格之儲存。如此，可在同時寫入儲存單 元或扇區內，重製每一記憶格與所有其他記憶格之位準關 係。此時無需建立代表此等値之絕對資料’只要可自此資 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） ^ 561480 Α7 Β7 五、發明説明（7 ) 訊中取出一關鍵碼或轉譯碼，以提供於所解出之儲存位準 及對應狀態間之映射或區別過濾即可。在無此關鍵碼時， 此增加絕對基準之額外需求，以充分之精確度再製在資料 原寫入時所存在之確實操作情況，俾可精確轉譯諸位準爲 資料。在此轉譯中之任何不精確均需由帶保護，增加狀態 及隨後記憶窗之餘裕需求。由於可靠性及動態範圍考量下 ，可用之臨限電壓之記憶窗爲有限之大小，所以這將限制 可編碼之位準之數量，以及，儲存於一實體記憶格中之實 際位元數。 即使具有此絕對基準能力，當在未來某時刻讀取時， 在讀回位準相對於原寫入時所建立之諸位準仍有一共同模 式位移，如可能發生於高寫入週期忍耐位準上者，此等容 易由於記億格解脫而”鬆動"，致絕對基準並無幫助（ 讀回位準及資料位準間之轉譯並不相同）。假定如此’加 上在大量生產中非常難以保証此絕對基準能力’故經多年 之資料儲存及操作，廣大範圍之操作溫度’及各種目標供 應位準及預期最後產品可安全之有關範圍’常宜不依賴此 "絕對，，基準，而較依賴於儲存媒體中所固有之π相對 "能力。 此可於媒體中埋設該轉譯鍵，常在資料扇區單兀本身 內達成。在以下之實施例中，可引進額外數量之實體記憶 格，即虛耗基準或"追蹤”記憶格於每一扇區內’以 支持此功能，此諸如說明於美國專利 5，172，3 3 8 及 美國專利申請書序號08/9 1 0,947，此等在以上列作參考。在 (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部智慈ST4^UV 一为^^作---1;^於 本紙张尺度適用中國國家標準（CNS ) A4規格（2】0X 297公釐） -10- 561480 A7 ____B7_____ 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 大部份實施例，此等記憶格在所有方面均與使用者資料記 憶格相同，除了它們包含由控制器，韌體，或其組合在資 料寫入時所建立之已知資料或儲存位準外。此等可附著至 使用者資料上，其方式類似（就位置及規劃，非功能而論 )ECC位元，如同於美國專利 5,41 8,752所述，此亦在以 上列作參考。每一資料扇區故此含有使用者資料記憶格’ 但亦可包含追蹤記憶格，改錯碼記憶格，信頭等，這些並 非直接用以儲存資料。在具有追蹤記憶格及ECC 記憶 格之實施例中，二者可依互補之方式用以增加記憶體之可 靠性，ECC記憶格用以改正資料値，及追蹤記憶格用以 讀取使用者資料及ECC記憶格。 經濟部智慈財/|.^’'只工4費合作^卬製 在所述之大部份實施例中，追蹤記憶格與使用者資料 記憶格被同樣處理，利用轉動及任何其他磨損等化策略， 俾最精確反映其有關使用者資料所指定之記憶格之經歷。 使用者資料之可如下地連結至追蹤記憶格之轉動或捺跳， 或獨立處理。由於追蹤記憶格之轉動資訊可由比較其臨限 位準取出，故使用者記憶格之轉動可由追蹤記憶格之轉動 決定。由於追蹤記憶格轉動可藉由共相關此資訊而被處理 爲使用者記憶格轉動的函數，所以記憶體可節省虛耗，因 爲無需分配額外之記憶格以儲存使用者記憶格轉動資訊。 以下說明可寫入之追蹤記憶格之使用上之一些改變，此等 格可個別或聯合使用，以改善美國專利 5，1 72,3 38及美 國專利申請書序號 08/91 0,947之方法。 由每次規劃有關之使用者記憶格時，重行規劃追蹤記 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 561480 A7 B7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 憶格，追蹤記憶格發展與使用者記憶格相同之·，經歷’故發 展與使用者記憶格相同之電荷保持特性°例如’如使用者 記憶格之臨限在1 〇年後平均下降1 0mV ’則追蹤記憶格 之臨限平均下降相同之1 〇mV。藉由同時讀取追蹤記憶格 與使用者記憶格，並使用追蹤記憶格來決定每一邏輯位準 之預期臨限電壓，則此電荷損失並不劣化彳吏用記憶格之有 效餘裕。 而且，熟知非揮發性記憶格之電荷保持特性隨所執行 之規劃/抹除循環數的函數而改變。藉由使追蹤記憶格抹 除及再規劃約與使用者記憶格相同之次數，此對電荷保持 之循環相附關係被考慮，且並不降低有效之記憶格臨限餘 裕。 經濟部智慧財產^段工消骨合竹扦卬以 追蹤記憶格之臨限可使用類比或數位技術讀取。類比 技術之一例包括規劃追蹤記憶格於在 N = 2n狀態之一中之 使用者記憶格間之臨限，如槪要顯示於圖1。（以下圖1 及圖3二者爲理想情形，其中所有記憶格在若干個別値之 一，而非較實際之値範圍中）。在此情形，可直接使用微 分感測，以比較個別追蹤記憶格臨限及施加相同之控制閘 電壓 VCC之使用者記憶格臨限。圖2顯示此一類比安排 之方塊圖，以 V。。施加於使用者記憶格22及追蹤記憶 格21 ，此區別位準i及i + 1，二記憶格之輸出饋送至 微分放大器2 3，以決定使用者記憶格2 2之 V t h是在追 蹤記憶格 2 1之Vih以上或以下。由比較使用者記憶格及 規劃於不同位準上之追蹤記憶格，決定使周者記憶格之邏 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） -12- 561480 A7 ___ _B7 _ ______ 五、發明説明（1Q) 輯狀態。此等比較可爲線性搜索，比較每一記憶格及每一 追蹤記憶格，或爲二進位搜索，減少所需之比較數。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財i^B(工消骨合作Η印：¾ 使用追蹤記憶格之類比感測予以規劃爲與使用者記憶 格相同臨限上之另一方法係如圖3所槪要顯示。在此情形 ，在讀取操作之期間中，使用多個追蹤記憶格，以決定用 以讀取使用者記憶格之適當控制閘電壓，係如圖4所顯示 ，且更詳細說明於美國專利申請書序號08/910,947中。追 蹤記憶格 41及42具有不同之規劃臨限，分別相對於狀 態i及i+Ι。 其各別感測放大器SA 43及SA 44回授 至記憶格控制閘，其方式在使感測放大器之輸出爲追蹤記 憶格之臨限。多個感測放大器之輸出然後輸入至一電路 VAVERAGE45， 該電路決定用以讀取使用者記憶格之適當 中間控制閘位準，在此係由單個記憶格 46所表示。感 測放大器 SA 47然後決定使用者記憶格 46之臨限電壓 是在此中間値之上或下，如由輸出 0/1表示。在圖 4 中，使用者記憶格 46之適當控制閘電壓爲二追蹤記憶 格 41及 42之臨限電壓間之中間値。藉由合倂適當規劃 之追蹤記憶格，可獲得代表每一規劃狀態間之値之臨限値 ，並用之於決定使用者記憶格之邏輯位準。 數位技術 使用追蹤記憶格之其他方法包括讀取追蹤及使用者記 憶格臨限之多個數位値，然後使用數位處理技術，以決定 使用者記憶格之邏輯位準，說明於美國專利申請書序號 本紙張尺度適用中國國家標準（CNS ) A4規袼（2IOX 297公釐） -13- 561480 經濟部智慈財產^㈡工消费合:^^^卜 A7 __B7__五、發明説明（11 ) 〇8/91〇,947，此在以上列作參考，現更詳細說明之。此法 由規劃追蹤記憶格於與使用者記憶格相同之臨限上開始， 如在圖3中。一讀取操作然後包括施加一列固定控制閘 電壓 Vc。至追蹤記憶格及同時施加至使用者記憶格上。 如槪要顯示於圖5，此等控制閘電壓跨越預期之記憶格臨 限値之整個範圍上。由施加諸如圖5所示之一列控制閘電 壓 ，即可決定代表記憶格臨限之數位値。例如，如有 16個不同之控制閘電壓，則可決定一 log2( 16) = 4位元數 位値。如想要一 7位元値，則需要 27= 1 28個不同之控 制閘電壓。如以上，可依線性順序或二進位搜索形態，施 加此等控制閘電壓。用以讀取及儲存臨限値之位元數 m 需至少與每一使用者記憶格中所儲存之資訊之邏輯位元數 η —樣大。 (或且，不改變控制閘電壓，可改變感測放大器跳脫電流 ，以決定代表記憶格臨限之一些或所有的數位位元。以電 流爲主之讀取技術係例如討論於美國專利5，1 72,338中， 此在以上列作參考。然而，當可儲存於一特定浮動閘上之 多狀態之數目變大時，基於以上理由，以電壓爲主的技術 係較佳的）。 在美國專利申請書序號 〇8/9 1 0,947之圖 4a及 4b 中，更詳細顯示分別與n = 2及n = 3相對應之4位準及 8位準之情形。此等圖相當於圖5之更完全發展開之版 本，在此，顯示與臨限値之分佈相當之狀態，並包含餘裕 値。明確言之，發展與11 = 2及^ = 7相對應之具有7位 (請先閱讀背面之注意事項再填寫本頁) •裝* 、11 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -14- 561480 A7 B7 五、發明説明（12 ) 元解析度之4狀態記憶格。此處之示範實施例之11 = 4， N=16狀態記憶格亦以m = 7解析度來討論。 一旦決定此等數位値，則它們被使用來決定使用者記 憶格之所儲存之邏輯位準。一方法包括計算規劃於相鄰臨 限狀態上之追蹤記憶格之臨限値間之數位中點。例如，規 劃於邏輯位準i上之一追蹤記憶格可令一數位臨限値被儲 存爲 000 1 1 1 0。 另一被規劃於邏輯位準i+ 1之追蹤記憶 格可令一數位臨限値被儲存爲000 1 〇 1 〇。 此二値間之數位 中點爲 0001 100。 故此，所有具有讀取之臨限値大於 0001 100之使用者記憶格被決定爲具有i+Ι或更高之邏輯 位準。而所有具有臨限値低於〇〇〇 11 〇〇之使用者記憶格被 決定具有i或更低之邏輯位準。藉由以多組追蹤記憶格 重複此程序，可決定出每一使用者記憶格之特定邏輯位準 〇 用以決定邏輯位準間之數位分裂點之另一方法包括規 劃追蹤記憶格於非相鄰之邏輯位準上。只要記憶系統先知 道何邏輯位準由各追蹤記憶格所代表，則可決定邏輯位準 間之數位臨限分裂點，而無需規劃追蹤記憶格於每一邏輯 位準上。在此方法中，有關臨限對邏輯位準之曲線形狀作 某假定。例如，圖7顯示此一系統，其中，假定臨限及 邏輯位準間爲線性關係。在此情形，使用線性內插法，以 決定邏輯位準間之臨限分裂點。 圖7顯示僅由相當於單一對之追蹤記憶格，或更大體 言之，一對追蹤記憶格群組之二點70及 71獲得一臨限 -15- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 561480 經濟部智^財4^員工4^合作社*!;災 Α7 Β7 五、發明説明（13) •邏輯位準關係。爲簡單起見，此二記憶格與最低邏輯位 準〇及最高邏輯位準N關聯。（同樣，在此處及其餘之 討論中’狀態可依反向順序，以"〇"相當於最高vIh等 )°與追蹤記憶格或追蹤記憶格群組相對應之邏輯位準係由 控制器、訪體、或此等之組合在資料寫入時所建立。對應 之 Vih〇及 VihN由讀取此等記憶格建立， Vth對邏輯位 準曲線被決定以提供該等狀態之臨限電壓，及邏輯位準微 分分裂點 BPi，i + 1以及任何餘裕値被取出。在微分於”〇，， 或地邏輯狀態及一較低抹除後"抹除"狀態間之實施例 ’將包含一額外分裂點BP〇，e在vlh。以下。 使用較狀態數爲少之追蹤記憶格或追蹤記憶格群組減 少所需之追蹤記憶格及用於此等記憶格所需之對應量之虛 耗。在示範之 4位元實施例中，使用僅與二狀態關聯之 追蹤記憶格造成相較於使用各與 24=16狀態關聯之記憶 格減少8倍數之追蹤記憶格。 雖圖7使用最高及最低邏輯狀態，但此等通常並非較 宜之選擇。不使用它們狀態之一理由爲它們在臨限値上距 中間邏輯狀態相當遠，故並不精確反映此等値。如追蹤記 憶格與一對中間邏輯位準，例如，約在最高及最低位準之 四分一及四分三處相對應，則與追蹤記憶格相對應之該對 邏輯位準及另一邏輯位準間之平均距離減小。此結果導致 讀取處理之餘裕較佳。 不使用最高及最低邏輯狀態之另一理由爲此等並不良 好對應一 H典型”之資料記憶格。使用可寫入之追蹤記 (請先閱讀背面之注意事項再填寫本頁)
本紙张尺度適用中國國家標準（CNS ) Α4規格（210x 297公漦） -16- 經濟部智悲財/1^03:工:/]^^作;1;!^ 561480 A7 B7 ___ 五、發明説明（14) 憶格之動機之一爲當與使用者記憶格相較時，該追蹤記憶 格具有相當典型之經歷。爲更精確反映其關聯之使用者資 料指定記憶格之經歷，並提供更精確之 Vu對邏輯位準 關係，使用較接近中間邏輯位準之邏輯狀態通常較爲精確 。例如，如 N= 16，與例如邏輯位準 4及12關聯之狀態 更具代表性。故同一記憶格或群組並不恆再寫入於狀態4 或 12，狀態可轉動，如說明於美國專利申請書序號 08/910,947，且更詳細說明於美國專利 5,270,979號，此等 亦從而列入作參考。如此，雖追蹤記憶格並不藉由轉動 於規劃至較高及較低Vth狀態之間，而轉動通過所有可能 之邏輯狀態，但它們近似典型之使用者記憶格之經歷。 在大部份實施例，每當有關寫入區塊之使用者記憶格 被寫入時，這些追蹤記憶格宜同時使用相同之固定通用基 準位準再規劃，以設定追蹤及使用者記憶格規劃之臨限。 這些確認基準可例如由帶隙電壓基準產生器或其他標準技 術產生。這些可用以產生所有所需之基準電壓，或產生具 有爲同一演算法所供給的所需位準的較少數電壓，該演算 法由追蹤記憶格產生讀取分裂點，如同以下有關類比實施 例所更詳細說明者。每次讀取使用者記憶格時，亦宜讀取 追蹤記憶格之臨限電壓，並使用此等臨限電壓來決定使用 者記憶格所儲存之邏輯位準。 圖7假設邏輯位準及其對應之臨限値間爲線性關係。 對邏輯狀態曲線之實際形狀取決於記憶格如何規劃，及 它們如何在時間上及變化之讀取情況中，維持此規剌位準 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公釐） ---------装------1T------線 (請先閱讀背面之注意事項再填寫本頁) -17- 561480 A7 ____B7 _ 一 五、發明説明（15 ) ° 一般言之，記憶格被規劃呈在一規劃/確認週期中， 此使用一列均勻分開之規劃確認位準，在規劃完成時產生 在時間及情況上呈線性關係。當確認位準與其標稱値不同 時’可產生非線性。或者，可刻意引進一非線性關係，以 利用例如記憶格之已知之視電壓而定之老化性質，或壓縮 儲存於可用之臨限窗之更穩定部份中之狀態數。此刻意之 非線性可由 Vth對邏輯狀態曲線補償，且可在控制器中計 算，或更直接計算，如以下有關類比實施例所述。 在最低階層，如記憶格規劃至特定之 Vth對邏輯狀 態曲線，則此等保持此曲線。在較高階層，隨時間及變化 之讀取情況，具有不同臨限値之記憶格將偏離不同之量。 此等效應可藉由使用更複雜之曲線補償。在圖8中，規 劃追蹤記憶格至三不同之邏輯位準，在此，取作狀態 2， N/2，及 （N-2)。 如此可取得臨限及邏輯位準間之非線性 關係。在圖 9中，使用四邏輯位準，俾可取得臨限及邏 輯位準間之更爲複雜之非線性關係。一般言之，當使用二 個以上之邏輯位準時，曲線可製成分段線性，或一較高階 之曲線。如假定爲分段線性，則此採取每對點間之線性， 在最低及最高位準追蹤記憶格外之任一所需之外插僅爲一 線性連續，或根據"〇”及MN"狀態附近之記憶格之某假 設者。如使用追蹤記憶格之K群組，各與〜不同之邏輯位 準關聯，則可取得高至（K · 1)(或更高，如在邊界行爲上 假定）階之曲線。或且，使用最小平方，三次樣條函數 ，或其他標準技術構製低於（K-1)階之曲線。 -18- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2] 0 X 297公楚） 561480 A7 ______B7_ 五、發明説明（16 ) 迄此，所提之實施例通常暗示假定一特定邏輯位準所 關聯之追蹤記憶格之每一群組由一單個記憶格構成。在其 他實施例中’每一群組中使用多個追蹤記憶格，每一群組 規劃於一或更多邏輯狀態。使用與一特定邏輯位準關聯之 多個追蹤記憶格之優點討論於上列之美國專利申請書序號 08/9 10,947中。此方法容許追蹤記憶格之不可避免之非理 想臨限位準，如顯示於圖1 〇，在此，使用各16記憶格 之二群組。然後可使用數學迴歸法，以決定臨限對邏輯位 準曲線之最佳配合。 在圖1 〇之例中，追蹤記憶格之二群組與邏輯位準4 及1 2(臨限値中之散開較之實際實施中所見者過度誇大， 故此等並不顯示符合所用之比例尺）關聯。每一群組之臨 限値然後可在若干方法中平均，例如平均，加權平均，或 外置値略去之平均’或均方根’或根據其他乘方之平均。 自每一群組之平均，然後可取得線性關係。或且，並不先 平均個別群組’可使用所有追蹤記憶格執行最小平方或其 他迴歸，如使用與二個以上位準關聯之群組，則此爲不同 之方法。在此等變化中，由每二群組（其可能之外形係諸 如圖1 〇虛線中之1 〇 1所不之過規劃之追蹤記憶格）所 形成之簡單算術平均之使用普通爲最簡單及最快速之實施 法，局階曲線中所含/^計算需要較多之處理。 在未能適當規劃之一"壞”追蹤記憶格之情形中， 此司依對使用者資料記丨息格所作之相同方法，映;射於另一 記憶格中，或更簡單者’由於其不含使用者資料，故僅剔 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公麓） ' -19- (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 Φ 561480 A7 B7 五、發明説明（17 ) (請先閱讀背面之注意事項再填寫本頁) 出群組外。例如，如在初始測試時，一追蹤記憶格未能在 測試狀態附近有一臨限，則該缺陷之記憶格可由供應者剔 出。而且，如在規劃或抹除操作之期間中，該記憶格未能 適當確認，則可在此時剔出該記憶格。而且，即使在" 良好〃之追蹤記憶格中，一些可略去。例如，可諸如圖 10之101所示有一追蹤記憶格，不能辨認此爲”壞”， 但由於在規劃中過度調節，其臨限與其他追蹤記憶格大不 同。在追蹤記憶格之處理期間中，具有”壞”値之此 "良好"追蹤記憶格亦可移去，藉由在計算分裂點中略 去臨限電壓偏離規劃於同一位準之所有追蹤記憶格之平均 臨限電壓一特定距離之任何追蹤記憶格。此距離可根據該 記憶格之臨限値中之一相對差或絕對差限定。 對此等方法之任一，不管追蹤記憶格之群組是由一或 多點構成，此等群組可與僅一副組之總數邏輯狀態關聯。 明確言之，圖10之例僅具有一使用者記憶格可規劃之 1 6可能邏輯狀態之二群組。其結果爲用以區別一對邏輯狀 態之普通分裂點不由其微分之邏輯狀態之臨限電壓決定。 例如，分裂點 BP5,6由不與邏輯狀態 5及 6關聯之群組 決定。 追蹤記憶格之實際臨限電壓可用以依類比及數位二者 爲基礎之若干方式轉譯使用者記憶格之臨限値至資料値。 在一組實施例中，追蹤及使用者記憶格之臨限資訊之全部 m位元卸載於處理電路，此執行 m至 η位元轉譯。此 處理電路可爲控制器，視實施例而定，此包含於實際記憶 本紙張尺度適用中國國家標準（CNS ) Α4規格（2ΙΟΧ 297公釐） -20- 561480 A7 B7 五、發明説明（18) (請先閱讀背面之注意事項再填寫本頁) 格外之另一晶片上，或包含於同一晶片上。除另外功能， 諸如管理記憶體及轉送來自主系統之資料外，控制器然後 可計算線性或較高階之 vIh對邏輯狀態轉譯曲線。使用 m = 7位元解析度對4狀態使用者記憶格之此處理之各種 變化係顯示於上述之美國專利申請書序號 08/91 0,947。在 現行4位元使用者記憶格之例中，追蹤及使用者記憶格可 讀取至7位元之精確度，決定分裂點，及使用者記憶格之 臨限値變換至資料値。或且，僅追蹤記憶格可讀取至7位 元之精確度，其値變換至 4位元之分裂點電壓，及使用者 記憶格由4位元分裂點電壓直接讀取，以決定其資料內容 〇 由於讀取爲一較快速之規劃處理，根據固定之通用確 認値以 7位元之精確度讀取，同時規劃於4位元之精確 度，所以並不導致接近使用7位元精確度於二者處理上所 產生之速度損失。明確言之，當讀取處理使用二進位搜索 時，僅用於讀取之7位元精確度之成本遠少於來自全 7 位元實施之損失。 經濟部智慈財工4骨合作社>^緊 具有以上選擇，有若干不同之實施例，使用不同之方 式及不同數之可寫入追蹤記憶格。假定主要目的在於建立 量測狀態及儲存資料間之適當’或至少最佳之轉譯，追蹤 記憶格之功能在淸楚說明此最佳之轉譯。 如感測電路維持其線性，或如非線性至少其一致性， 則轉譯變換基本上變爲一直線配合以由二組追蹤記憶格建 立之一斜率與交點，每組記憶格在某最佳狀態，以減少此 本紙張尺度適用中國國家標準（CNS ) A4規格（210x 297公楚） -21 - 561480 A7 _ _B7___ 五、發明説明（19 ) (請先閲讀背面之注意事項再填寫本頁) 配合之誤差至最低程度。不管可能嚴格限定記憶格之一群 組於任一特定狀態內，由於任一群，包括追蹤3己丨思格群中 恆有些分散，此表示有充分數量之此等記憶格在統計上建 立每一群組之中心。如此，防止有關建立轉譯之誤差之護 帶可增加多至該分散之一半。例如，如記憶狀態由二全分 散所分開（即是，維持一全分散作爲每一相鄰狀態分佈之 外邊緣間之間隔），則由中心或極端接近該中心所建立之 一基準將對該狀態及其最近之鄰居間之微分提供最大餘裕 。如一群組中使用太少追蹤記憶格，則有機會自接近群組 之極端設定參考値，剝奪等於狀態至狀態間隔之25%之 感測餘裕。記憶格之最佳數爲在虛耗區域間之取捨’且故 此成本對精確度間取捨；但即使相當小之群組，範圍自1〇 至 30記憶格在許多應用上應足夠。每扇區之此虛耗之成 本相當少。例如，在含有約 1 024使用者資料記憶格之一 寫入扇區中，此在每記憶格 4位元或1 /2位元組上提 供512位元組，圖10之二追蹤記憶格群之每一個之 16 記憶格總共僅約3%之虛耗面積成本。 經濟部智慧財產笱與工消骨合作社.ΓΓΚ 然而，如感測操作內有非可忽視量之本質變化失真， 致在變換中有非線性，其係在寫入及其後讀取之時間之間 不同，則可能需要與多於二狀態關聯之追蹤記憶格。在極 端之情形，此需要呈現每一狀態。爲使對應虛耗之增加在 控制之下，此建議減少與一狀態關聯之每一群組之記憶格 數。在大部份之應用中，此極端情形並非可能。然而，可 能使用3至4個不同狀態群組，諸如顯示於圖8及9 本紙張尺度適用中國國家標準（CNS)A4規格（210X 297公犛） " -22· 561480 A7 _____B7 五、發明説明（2〇) ’以提供二限度間之一合理之折衷。 (請先閲讀背面之注意事項再填寫本頁} 經濟部智慈財/i^Bi>/i費合作社叩製 如已述及，有關建立轉譯之處理可在若干不同地點發 生。在一選擇，此可在控制器內發生。在此情形，追蹤記 憶格之數位化臨限値需自記憶體轉移至控制器，以在讀取 之開始可得之全解析度，來建立該轉譯。其餘之資料然後 可在此同一解析度上移出，並由控制器使用轉譯處理此資 料，以取出每一記憶格之 4位元資料，在特定之I/O匯 流排寬度及時脈頻率中，此降低資訊轉移率，並增加功率 消耗。或者，轉譯項可移回至記憶體，例如，塡滿一晶片 上之快速查看表 RAM，並用以處理記憶晶片上之其餘資料 。轉譯可與移出資料同時執行，從而僅移出有關之4位元 資料，並降低讀取速度之損失至最低程度，並降低有關此 資料轉移之功率。另一選擇爲在記憶晶片本身上執行轉譯 ，藉由將控制器放置於同一晶片上，及/或建立最佳滿足 與第一通過感測期間中之每一預定狀態關聯之追蹤記憶格 之群組之有關電壓， 及由此等値調整用以自使用者記憶 格中在第二感測期間中讀取1 6位準之整組電壓。置控制 器於與記憶格同一晶片上導致節省時間及功率，因爲此避 免於輸入/輸出匯流排上之轉移資料。 類比技術 圖11爲一實施例之方塊圖，其中，直接以獲自追蹤 記憶格之類比電壓位準讀取使用者記憶格。雖許多細節亦 適用於以上數位實施中，但在類比實施例中’追蹤記憶格 -23- 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X 297公釐） 561480 A7 ____B7_ 五、發明説明（21 ) 之臨限電壓並不變換爲數位値，而是以其類比形態直接設 定讀取電壓’以轉譯使用者記憶格之臨限電壓爲資料。記 憶體內之每一資料扇區宜設有此一電路。 (請先閱讀背面之注意事項再填寫本頁} 在圖 11中，一第一組 L追蹤記憶格 TCullll 至TCKL1112連接至平均電路 AVEaIIIO。 一第二平均電 路AVEW 120連接至追蹤記憶格之第二群組，在此，亦假 定有 L元件。根據此等追蹤記憶格之臨限値，二平均電 路決定與二邏輯位準關聯之二電壓 V a 〃 A及 V a u B， 由此 決定各讀取點。在更普通之情形中，使用與二個以上之邏 輯位準關聯之群組，每一群組有一平均電路。Va〃s然後 供應至電路11 30，以建立用以轉譯使用者記憶格之臨限電 壓之讀取點。 經濟部智慈財產笱Μ工消費合作社印製 除 Va〃s外，電路 1130可接收若干其他輸入。由 於與二群組相對應之狀態 A及B轉動，以提供更均勻之 經歷，故電路 11 30決定何群組與何位準對應。例如， 在與圖 10相對應之一實施例中，其一與邏輯位準 4相 對應，及其他與邏輯位準12相對應。爲決定何者爲何者 ，電路1 1 30可僅直接比較此等電壓，或，此資訊可由控 制器，韌體，或此資訊可儲存於任何處，作爲一控制信號 ，在此標示爲 ROT之處所供給。更大體言之，此亦可包含 有關此等群組如何關聯之改變之資訊。如以下有關圖14 所述，由於同一電路11 30除取出資料外，亦宜用於規劃 確認及其他讀取操作，故亦供應與二群組關聯之每一邏輯 位準相對應之通用固定規劃確認電壓 VPYhi及 VPvu。然後 本紙張尺度適用中國國家標準（CNS ) Α4規格（2】〇Χ29*7公釐） -24- 561480 A7 B7 五、發明説明（22 ) ~ 使用在此稱爲PGM之控制信號，以決定使用 V_s或 Vm設定讀取點。 (請先閱讀背面之注意事項再填寫本頁) 然後供應讀取點至讀取/確認電路1140。此可包含 僅供應特定之讀取點，用於是時進行中之操作上，例如， 資料取出之分裂點，或可同時供應其他較多組之電壓，如 有關圖14所述。讀取値然後用於對使用者資料記憶格所 執行之各種讀取操作上。在此，顯示一單個記憶格1 1 50 ’以表示圖11之電路關聯之整個讀取扇區。讀取/確 認電路11 40之電路然後使用該等讀取點，以取出記憶格 中之資料，例如，由施加各分裂點於控制閘上，並以感測 放大器監視其結果，如圖6之簡單安排。（追蹤及使用者 資料記憶格之規劃電路未顯示於此，以保持此等圖簡化至 所討論之元件，但顯示於例如美國專利 5，1 72,33 8或 5,4 1 8,752，或美國專利申請書序號 08/9 1 0,947，所有在以 上列作參考）。 經濟部智慧財產局員工消骨合作社印製 圖12更詳細顯示電路 AVE“ 110及其追蹤記憶格在 L= 1 6之情形之實施例。其他平均電路構造相似。追蹤記憶 格 TCu-TCku各與使用者記憶格相似構造及規劃。此等 各連接至一各別之類比感測放大器，各饋以相同之基準電 流1^。 例如，追蹤記憶格 TCu 1 1 1 1連接至類比感測 放大器SA1 1211 。 使用參考電流I〃f 作爲輸入，感 測放大器輸出追蹤記憶格TCu之臨限電壓 Vm!。 於通 過電阻器 1241後，此電壓然後與其他臨限電壓 Vm，！-合倂，以產生與邏輯位準 A關聯之追蹤記憶格之 -25- 本紙張尺度適用中國國家標準（CNS ) A4規格（2】〇X297公釐） 561480 A7 _ B7 五、發明説明（23 ) 平均値 VaveA。每一感測放大器之輸出亦通過類比SA 1之 一電晶體，諸如1 23 1。此爲用以切去任何"壞”追蹤 記憶格的條件。例如，如在初始測試期間中發現追蹤記憶 格未適當規劃，則晶片提供者可使用電晶體1 23 1，以移 去群組中之追蹤記憶格。或者，如在較後日期之寫入或抹 除時，一追蹤記憶格確認失敗，則可在此時切去。雖圖12 之實施例提供每一追蹤記憶格一專用之感測放大器，但在 其他實施例，如設有適當之切換電路，則各追蹤記憶格可 共用感測放大器。當然，在追蹤記憶格群組由單個記憶格 構成之時，僅供應單個臨限電壓，且無需平均。 連接至其追蹤記憶格之類比感測放大器之一實施例顯 示於圖13。 來自帶隙電壓基準產生器或其他來源之一基 準電壓 施加於電晶體1301之控制閘上，以提供基 準電流 Im至感測放大器1 2 1 1，產生一電流至追蹤記憶 格TC 1111之源極。一對 p疊接裝置1311 及1312 置於追蹤記憶格及電晶體1 30 1之間，其後跟隨一第二對疊 接晶體1321及1322，具有各別疊接之偏壓。一節點N1 在二組疊接裝置之間，並連接至電晶體 1 330之控制閘 極。於由偏壓電流控制之電晶體1 330及接地之電晶體 1 340之間，一第二節點 N2連接至追蹤記憶格 1111之 控制閘極。在此安排中，電晶體 1 3 30作用如源極隨耦器 ，並設定在 N2上之電壓至與追蹤記憶格之臨限電壓 Vlhi,i相同之位準。在節點 N1二側上之該對疊接裝置用 以增強反饋環路之增益。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝·
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經濟部智慧財4的肖工消骨合作社印U -26- 561480 A7 B7 經濟部智¾財/i^a〔工4赍合作viJIJ災 五、發明説明（24 ) 圖14爲圖11之讀取點電路 1130之一特定實施 例。電壓 Va〃A 及Va〃B， 或更大體言之’來自追蹤記 憶格群組之所有平均電壓在切換電路，諸如1402處接收 。如上述，由於宜常轉動追蹤記憶格群組於其關聯之邏輯 狀態之間，故 Va〃s需依其現關聯之狀態連接。在二値之 情形，諸如1402之一簡單電路在控制信號 ROTAB不 出現時，連接 VaveA至 VaveHl及 VaveB至 VaveL。’及在 ROTAB出現時，轉動此二連接。追蹤記憶格群組及邏輯位 準間之對應性在一轉動決定電路中決定，該電路在此係如 方塊1401所示。其輸入爲各種 V^s，含有來自控制器 或儲存此資訊之任何處之對應性之一或更多信號，或組合 〇 在追蹤記憶格群組恆與同組之邏輯位準關聯之情形， 方塊 1401可由相互比較VaveS 之値，簡單決定該對應 性。例如，在圖14中，由根據是否VaveA>VaveB， 決定出 現或不出現 ROTAB。 或者，ROTAB可直接來自ROT。 額外之控制信號CSi允許改變追蹤記憶格所關聯之該組狀 態。在不轉動之簡單實施例中，並無電路1402，及平均 値直接施加於對應之節點或運算放大器。 一旦 VaveS適當連接，它們然後用以設定其對應之邏 輯位準之電壓於一串電阻元件中。並不直接施加 vaveH1及 VwU)至其對應節點，而是它們連接至對應之運算放大器 1421及1 422，此等用作緩衝器。暫時不管電晶體143卜 1436 ’討論直接連接至各別節點X及Y上之此等運算放 (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- 經濟部智慈財凌^9工;/]赍合泎· 561480 A7 __ B7_ _ 五、發明説明（25 ) 大器之第二輸入端。在圖14中，該對追蹤記憶格群組當 連接至節點X及Y時，與邏輯位準3及13關聯。每 一邏輯狀態i然後與電阻器Ri上方之節點對應。如電阻 器 R。- R15均相等，則產生諸如圖10所示之線性關係。 電阻値中之任何改變不管是有意或由於處理改變所引起， 除非在每一處補償，否則，均產生一非線性關係。 爲使該組追蹤記憶格群組可對應至不同之追蹤記憶格 群組，可包含一組電晶體，諸如1 43 1 - 1433及1434 -1 43 6 。由使用一組在此槪要顯示如CSa - CS。之控制信號， ，與追蹤記憶格之一群組關聯之較高邏輯位準可採取邏輯 位準12 ，13 (在節點Y )或14。電路1401然後供應 信號，以導通適當之電晶體，其他則關斷。較低位準以相 似方式，使用電晶體1434 - 1436及信號CSd - CSf加以 設定。 爲用以δ買取憶格之相冋 V t h對邏輯位準關係也被 用以規劃該等記憶格，可使用與用於資料取出相同之讀取 點電路於規劃確認（及任何其他讀取操作）。當運算放大 器1421及1422之輸入端連接至VaveH1及 vaveL〇時， 在每一電阻器Ri上方之節點在電壓Vavei，其被取爲邏輯 狀態i之平均臨限値’在貸料取出時，用以轉譯使用者 資料記憶格之 V: h爲邏輯位準。相反，若這些運算放大器 之輸入端連接至在此顯不如Vpvhi及Vpvi。之規劃確認電壓 ，則此等節點對應於在寫入週期之終確認爲規劃狀態時之 邏輯位準之位準。在追蹤記憶格與使用者記憶格同樣規劃 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐1 -- -28 - (請先閲讀背面之注意事項再填寫本頁) •裝· 、11 經濟部智慈財/|^段工6赀^作.7..1-:!;丨7 561480 A7 _ ___ B7__ 五、發明説明（26 ) 於其關聯邏輯狀態之實施例中，使用同一電阻串，以規劃 一扇區中之使用者及追蹤記憶格二者。例如，在規劃之終 ， 如追蹤記憶格群組之一與邏輯狀態3關聯，則規劃於 此邏輯位準上之此群組之記憶格及使用者記憶格二者與節 點X對應。 爲可多重使用該電阻串，設置一開關，以連接 VaveS 或 VPvS至適當之運算放大器。此恰槪要顯示於圖14 ， 如一對開關 SH1411及 L1412 ，此等可由任何標準之安 排實施，並一起操作’以 Sh 及S L分別連接至 VaveHl 及 ◦，用於資料轉譯讀取，及分別連接至 VPVhi 及 V p v 1。， 用於規劃確認讀取。開關 S η 1 4 1 1 及S l 1 4 1 2 然後反應適當之控制信號，諸如圖11所示之規劃信號 PGM而操作，當該信號出現時，開關連接電阻串至確認電 壓，當不出現時，連接至 Va〃s。VPVhi及 VPVU爲通用固 定電壓基準値，在規劃期間用於讀取確認，由晶片上之帶 隙電壓基準產生器或其他標準技術產生。 由使用電路11 30於置放資料於記憶格上及取出記憶 格中之資料，當轉譯臨限値回至邏輯狀態時，自動補償在 規劃期間中引進於 對邏輯位準關係中之非線性。不管 非線性是否有意，均發生此。例如，由於處理改變所引起 之裝置失配會產生臨限範圍之不均勻間隔；然而，當轉譯 使用者記憶格回至邏輯位準時，也發生相同之失配，故此 影響大部份解除。或者，可作一設計選擇，更緊密包裝狀 態於例釦臨限窗之較下部份處。此可使該串底端上之電阻 ---------批衣------1T------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- 561480 A7 B7___ 五、發明説明（27 ) 之値較之頂端爲小之値達成。然後在規劃期間中自動引進 非線性，並在讀取期間中除去此非線性’而不損失計算實 施所引進之性能。同樣地’爲降低其他裝置失配對讀取/ 寫入及追蹤/使用者記憶格不對稱之影響’使用同樣裝 置於其各別類比感測放大器及讀取感測放大器之二基準記 憶格及資料記憶格之汲極上’以相同之電流鏡用於基準電 迄此，圖14之討論僅討論 Vth分佈之中心，集 中於各電阻器Ri間之節點上之電壓，且不討論用以區別狀 態之實際中間分裂點及其如何產生。圖15爲圖14之詳 細，顯示電阻器1之一，及其分接於何處，以提供各種 使用値。 每一電阻器 1分爲一副串之電阻器，在此爲 8電 阻器1，。-1，7 ，以提供分裂點讀取點及其他中間値，用於 讀取處理。在此，分裂點 置於取作狀態i及（i- 1)之臨限電壓 Vavei及Va〃(i.u之平均値之間之中點。其 他讀取點以相同方式拉開。狀態i之低餘裕値及狀態 (i-1)之高餘裕値 Vmn 及 顯示分別置於BPi.o·" 上及下方之節點上。餘裕値如何接近對應之 Va〃値將決定 寫入時該分佈如何聚集於此値之周圍。節點數由所需之解 析度及所需之讀取點之不同種類數決定，諸如美國專利 5,5 3 2,9 6 2號中所述之各種讀取點，此列作參考。而且，視 所需之操作特性而定，如需要節點値之非均勻間隔，則副 串中之電阻器Ri.o-Ru可具有不相等之値。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） C請先閱讀背面之注意事項再填寫本頁) *装- 訂 線 -30- 561480 經濟部智態財1¾負工4费合作社卬製 A7 B7五、發明説明（28 ) 追蹤記憶格之其他規劃 迄此所述之所有實施例大部份假設追蹤記憶格與使用 者資料記憶格以相同方式規劃。此等基準記憶格然後以與 使用者記憶格相同之演算法寫入，使用相同強度與相同持 續時間之規劃脈波，並在相同位準上確認。雖此對追蹤記 憶格及使用者記憶格二者產生相似之經歷及分佈，但在一 些應用，可使用不同規劃追蹤記憶格之實施例。 可寫入之基準記憶格在其寫入臨限値上具有不確定性 。當使用此臨限來決定已寫入使用者記憶格中之邏輯位準 時，此不確定性爲一重大之可能誤差項。例如，考慮儲存 記憶格之寫入臨限之不確定性可爲1 〇5mV之情形。如基 準記憶格具有相同之105mV不確定性，則儲存記憶格及 基準記憶格間之電壓差可高至105mV。 如各位準間之電 壓間隔爲 200mV，則有儲存記憶格具有臨限在其値上較之 適當邏輯位準之基準記憶格更接近適當邏輯位準之基準記 憶格。此會引起此儲存記憶格上之讀取誤差。 寫入臨限不確定性可由花費更多時間來寫入所有基準 記憶格及使用者記憶格來降低。例如，可使用較短之寫入 脈波。此導致每一寫入脈波之臨限改變較小，故此，最後 臨限之解析度較細（不確定性較小）。然而，此設計意謂 該記憶格更常檢查目標臨限，意爲花費更多時間於讀取操 作上。此減少整個寫入速度，此在一些應用上，諸如影像 流儲存器砬非可接受之取捨。 不同於使周與儲存記憶格所用相同之電壓及時間來寫 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ 31 - 561480 經濟部智慧財4^自工4費，合作71卬災 Μ Β7五、發明説明（29 ) 入追蹤記憶格，導致追蹤記憶格群組與儲存記憶格產生相 同之臨限不確定性，此二種記憶格可不同地寫入。如基準 記憶格之臨限變化減小，則此減小由基準記憶格臨限不確 定性所引進之讀取誤差項。基準及使用者記憶格臨限間之 平均及最大差異均可減小。這可不重大影響整個寫入速度 下完成。 在一例中，使用較之使用者儲存記憶格爲低之控制閘 及/或汲極電壓於基準記憶格。較低之電壓降低大部份非 揮發性記憶格寫入操作之規劃速度。如使用與使用者儲存 記憶格相同之時序，則平均基準記憶格在相同之寫入時間 量上經過較之平均使用者記憶格爲小之臨限改變。寫入演 算法普通由多個寫入脈波構成，其間比較記憶格臨限及最 後目標値。故此，具有每寫入脈波之較小臨限改變之較慢 寫入記憶格導致最後臨限中之不確定性較小。 然而，即使平均基準記憶格較之平均使用者記憶格寫 入爲慢，但最慢之寫入基準記憶格通常可與最慢之使用者 記憶格同樣迅速完成寫入至目標位準。考慮每寫入區塊有 1 〇〇〇使用者記憶格及20基準記憶格，及記憶格之寫入速 度正常分佈之情形。在1000使用者記憶格，最慢之記憶 格較之平均記憶格寫入慢σ (^( 1/1000)= 3·1 σ ，其中， Q = Gaussian累積分佈函數，及σ爲其標準偏差。在 20使 用者記憶格，最慢之記憶格較之平均記憶格寫入慢 a Q'1 (1/20)=1.5 σ。在此在典型分佈上，最慢之使用者記 憶格較之最慢之追蹤記憶格寫入慢3.1 cr /1.5 a =2.07 (請先閱讀背面之注意事項再填寫本頁) •裝. 、11 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -32- 561480 Α7 Β7 五、發明説明（3Q) (請先閱讀背面之注意事項再填寫本頁) 倍。故此，基準記憶格寫入可較使用者記憶格慢約二倍， 故此約二倍高之解析度，而不影響總記憶格群組之整個所 需之寫入時間。在上例中，基準記憶格臨限不確定性可自 105mV減小至1 05/2.07 = 5 1mV。使用者記憶格及基準記憶 格臨限間之最大差因而自l〇5mV減小至 （ 1 05 + 5 1)/2 = 78mV ，改善 26%。 在另一例中，可使用相同之電壓於規劃使用者記憶格 及基準記憶格，但可使用不同之寫入時間於基準記憶格。 明確言之，如使用較短之寫入脈波於基準記憶格，則此等 可寫入於較佳之解析度。再考慮上述之情形：1000使用者 記憶格及 20基準記憶格。而且，考慮寫入/確認週期 ，在此，確認時間爲寫入時間之 20%。假定吾人要總寫入 加確認時間與最慢之使用者記憶格及最慢之基準記憶格的 時間相同，則吾人具有以下等式： 使用者記憶格之（寫入+確認）總時間=(TPU + 0.2TPU)N，（1) 經濟部智^財產/^㈡工：^^合泎狂卬：^. 其中，TPU爲使用者記憶格寫入脈波寬度，及 N爲最慢 之使用者記憶格所需之寫入脈波數。同樣， 追蹤記憶格之（寫入+確認）總時間=(TP^ + 0.2TV“)M， (2) 其中，爲基準記憶格寫入脈波寬度，及Μ爲最慢 之基準記憶格所需之寫入脈波數。而且， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -33- 561480 A7 B7 五、發明説明（31 ) 最慢之使用者記憶格所需之寫入時間=TpuN， (3) 及 (請先閱讀背面之注意事項再填寫本頁) 最慢之基準記憶格所需之寫入時間=TpwM (4) 前計算顯示最慢之使用者記憶格需要2.07倍之最慢之基準 記憶格之寫入時間。故此
TpuN = 2.TprefM (5) 解Tpf之（1)，（2)，及（5)，獲得
Tpu = 7.7Tpref 此說明參考記憶格寫入脈波可較使用者記憶格寫入脈波短 7.7倍，且仍在與最慢之使用者記憶格相同之時間中完成 最慢之參考記憶格之寫入。 故此，基準記憶格可在多 7.7倍之解析度上寫入。 在使用者記憶格臨限不確定性爲 1 05mV之情形，此使基 準記憶格不確定性低於1 4mV。此減小使用者記憶格及基 準記憶格臨限間之最大差至（105+14)/2 <60mV。此可大量 降低使用基準記憶格來決定使用者記憶格中所儲存之正確 邏輯位準中的誤差率。反之，此使邏輯位準可更接近放在 一起，減小所需之臨限範圍，或可甚至使每記憶格可儲存 更多之位準。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -34- 561480 A 7 B7 i、發明説明（32) 此等計算爲或然率之計算，且可能發生追蹤記憶格群 組中之一特定記憶格在此時未能確認。與以上其他實施例 同樣，在此，追蹤記憶格以與使用者記憶格相同之演算法 規劃，失效之基準記憶格可映射至一新記憶格，或僅移出 該群組，因其不含使用者資料。 使用與使用者記憶格不同之時間於追蹤記憶格導致控 制邏輯更爲複雜，普通爲使用相同時間於所有記憶格上之 二倍。寫入追蹤記憶格亦需要更多之 AC功率，因爲所需 之較短脈波導致更多之信號切換。而且，可能由同時寫入 使用者記憶格及讀取追蹤記憶格（以及相反方式也是一樣 )在讀取記憶格臨限中產生誤差項，產生更多雜訊。然而， 此等缺點可由追蹤記憶格臨限之改善分佈加以補償。 實施例及方法之各種細節僅爲圖解本發明。應明暸此 等細節之各種更改可在本發明之範圍內，此僅由後附申請 專利範圍限制。 五、圖式簡單說明 Η 1顯示追蹤記憶格臨限値及使用記憶格臨限値間之 關係。 圖 2爲直接比較個別追蹤記憶格臨限値及使用者記 憶格臨限値之微分感測之類比裝置之方塊圖。 圖3顯示追蹤記憶格臨限値及使用者記憶格臨限値間 之另一關係。 圖4槪要表示使用多個追蹤記憶格之微分感測之裝置 本紙浪尺度適用中國國家標準（CNS ) A4規格（2i0X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝------訂------線
經濟部智慈財是均Θ工w'i於合泎社>p製 -35- 561480 經濟部智慈財產均辑工消骨合作社卬製 A7 ___ B7_五、發明説明（33 ) 〇 圖5顯示跨越預期記憶格臨限値之整個範圍之控制閘 電壓之範圍。 圖 6爲使用圖5之位準來決定記憶格臨限値之範圍 之方塊圖。 圖7顯示臨限値及邏輯位準間假定爲線性關係之此一 系統。 圖8顯示規劃爲三不同邏輯位準之追蹤記憶格，俾 可獲得臨限値及邏輯位準間之非線性關係。 圖9顯示四邏輯位準，其可用以獲得臨限値及邏輯位 準間更複雜之非線性關係。 圖1 0顯示與一特定邏輯位準關聯之多個追蹤記憶格 〇 圖11爲一實施例之方塊圖，其中，使用者記憶格係 由追蹤記憶格導出之類比電壓位準直接讀取。 圖12爲圖 11之一細節，更詳細顯示電路 AVEaIIIO及其追蹤記憶格之實施例。 圖1 3顯示連接至其追蹤記憶格之一類比感測放大器 之實施例。 圖1 4爲圖11之讀取點電路之一特定實施例。 圖15爲圖14之電阻器Ri之一之詳細’顯示其被 連接，以提供所用之各値。 (請先閲讀背面之注意事項再填寫本頁) -裝·
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -36- 561480 A7 B7 五、發明説明（34 ) 主要元件對照表 21 追蹤記憶格 22 使用者記憶格 23 微分放大器 1110 平均電路 1140 讀取/確認電路 1211 類比感測放大器 1231 電晶體 1241 電阻器 1321 疊接裝置 1401 區塊 1402 切換電路 1421 運算放大器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
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Claims (1)

  1. 經濟部智慧財產局員工消費合作社叩製 561480 A8 B8 C8 _ D8 六、申請專利範圍1 ι· 一種多狀態記憶體，包含： 多個多狀態記憶格，各用以儲存多個N多狀態之一； 追蹤記憶格之至少多個Μ群組，其中，群組各與多 狀態之一關聯，且其中，Μ少於Ν;及 一讀取電路，用以根據與追蹤記憶格之群組之規劃狀 態關聯之臨限電壓，使用多個多狀態之每一個之讀取點， 讀取多狀態記憶格。 2. 如申請專利範圍第1項所述之多狀態記憶體，其 中，記憶格組織成多個扇區，其中，扇區各具有追蹤記憶 格之一關聯多個Μ群組，及一組對應之讀取點。 3. 如申請專利範圍第 2項所述之多狀態記憶體，另 包含多個記憶格，儲存與每一扇區關聯之改錯碼。 4. 如申請專利範圍第 2項所述之多狀態記憶體，另 包含： ^ 一規劃電路，用以寫入資料値於記憶格中，並用以規 劃追蹤記憶格。 5. 如申請專利範圍第 4項所述之多狀態記憶體，其 中，規劃電路包含確認電路，使用一組規劃確認用固定基 準値用以寫入資料値於記憶格中，及使用同組之規劃確認 用固定基準値，用以規劃追蹤記憶格。 6. 如申請專利範圍第5項所述之多狀態記憶體，其 中，在規劃追蹤記憶格時，未能由確認電路確認之追蹤記 憶格被由追蹤記憶格之群組移出。 7. 如申請專利範圍第5項所述之多狀態記憶體，其 本&尺度適用中國國家梂準（CNS ) Α4規格（210父297公釐1 ' -38- (請先閲讀背面之注意事項再填寫本頁)
    561480 經濟部智慧財產局員工消費合作‘吐印％ A8 B8 C8 D8六、申請專利範圍2 中，規劃電路同時在一扇區內寫入記憶格及規劃追蹤記憶 格。 8. 如申請專利範圍第1項所述之多狀態記憶體，其 中，讀取電路包含： 追蹤記憶格讀取電路，用以讀取與追蹤記憶格之規劃 狀態關聯之臨限電壓； 一記憶控制器，用以根據自追蹤記憶格之群組中讀取 之臨限電壓，建立多個多狀態之每一個多狀態之讀取點。 9. 如申請專利範圍第 8項所述之多狀態記憶體，其 中，記憶控制器另管理多狀態記憶體，並轉移資料於該記 憶體及其所連接之一主系統之間。 1 〇.如申請專利範圍第' 8項所述之多狀態記憶體，其 中，記憶控制器與形成記憶格及追蹤記憶格之胞群組同一 積體電路之一部份。 11.如申請專利範圍第8項所述之多狀態記憶體，其 中，記憶控制器形成與記憶格及追蹤記.憶格之胞群組分開 之一積體電路之一部份。 1 2.如申請專利範圍第11項所述之多狀態記憶體， 其中，讀取電路另包含： 一快速查看表，用以儲存由記憶控制器所建立之讀取 點，其中，該快速查看表形成與記憶格及追蹤記憶格之群 組同一積體電路之一部份，且其中，多狀態記憶格使用快 速查看表讀取。 13.如申請專利範圍第1項所述之多狀態記憶體，其 (請先聞讀背面之注意事項再填寫本頁) 裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -39- 561480 A8 B8 C8 D8 __ 六、申請專利範圍3 中，追蹤記憶格之每一群組包含多個追蹤記憶格。 (請先閲讀背面之注意事項再填寫本頁) 14. 如申請專利範圍第 13項所述之多狀態記憶體’ 其中，Μ等於二。 15. —種多狀態記憶體，包含： 多個多狀態記憶格，各用以儲存多個Ν多狀態之一； 追蹤記憶格之多個 Μ群組，其中，群組各與多狀態 之一關聯；及 一讀取電路，用以根據自追蹤記憶格之群組中讀取之 臨限電壓，使用用以區別多個多狀態之相鄰狀態之讀取點 ，讀取多狀態記憶格，其中，讀取點之至少之一根據來自 不與該至少一讀取點所區別之相鄰狀態關聯之追蹤記憶格 之一群組之臨限電壓。 1 6.如申請專利範圍第1 5項所述之多狀態記憶體， 其中，記憶格組織成多個扇區，其中，扇區各具有關聯多 個 Μ群組之追蹤記憶格，及一組對應之讀取點。 17.如申請專利範圍第16項所述之多狀態記憶體， 另包含多個記憶格，儲存與每一扇區關聯之改錯碼。 經濟部智慧財產局員工消費合作社卬製 1 8.如申請專利範圍第1 6項所述之多狀態記憶體， 另包含： 一規劃電路，用以寫入資料値於記憶格中，並用以規 劃追蹤記憶格。 1 9.如申請專利範圍第1 8項所述之多狀態記憶體， 其中，規劃電路包含確認電路，使用一組規劃確認用之固 定基準値，以寫入資料値於記憶格中，及使用同組之規劃 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 561480 經濟部智慧財產局員工消費合作社印¾ A8 B8 C8 D8 _____六、申請專利範圍4 確認用之固定基準値，以規劃追蹤記憶格。 20.如申請專利範圍第 1 9項所述之多狀態記憶體， 其中，在規劃追蹤記憶格時，未能由確認電路確認之追縱 記憶格被由追蹤記憶格之群組移出。 2 1.如申請專利範圍第1 9項所述之多狀態記憶體， 其中，規劃電路在一扇區內同時寫入記憶格及規劃追蹤記 憶格。 22. 如申請專利範圍第1 5項所述之多狀態記憶體， 其中，讀取電路包含： 追蹤記憶格讀取電路，用以讀取與追蹤記憶格之規劃 狀態關聯之臨限電壓； 一記憶控制器，用以根據自追蹤記憶格之群組中讀取 之臨限電壓，建立多個多狀態之每一個多狀態之讀取點。 23. 如申請專利範圍第22項所述之多狀態記憶體， 其中，記憶控制器另管理多狀態記憶體，並轉移資料於該 記憶體及其所連接之一主系統之間。 24. 如申請專利範圍第 22項所述之多狀態記憶體， 其中，記憶控制器形成與記憶格及追蹤記憶格之群組同一 積體電路之一部份。 25. 如申請專利範圍第 22項所述之多狀態記憶體， 其中，記憶控制器形成與記憶格及追蹤記憶格之群組分開 之一積體電路之一部份。 26. 如申請專利範圍第25項所述之多狀態記憶體， 其中，讀取電路另包含： 本g尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ： " -41 - (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 561480 A8 B8 C8 D8 六、申請專利範圍5 一快速查看表，用以儲存由記憶控制器所建立之讀取 點，其中，該快速查看表形成與記憶格及追蹤記憶格之胞 群組同一積體電路之一部份，且其中’多狀態記憶格使用 快速查看表讀取。 27. 如申請專利範圍第1 5項所述之多狀態記憶體， 其中，每一群組追蹤記憶格包含多個追蹤記憶格。 28. 如申請專利範圍第27項所述之多狀態記憶體， 其中，Μ等於二。 29. —種多狀態記憶體，包含： 多個多狀態記憶格，各用以儲存多個Ν多狀態之一； 多個Μ追蹤記憶格群組，其中，群組各與多狀態之 一關聯；及 一轉譯電路，用以使用每一個多個多狀態之讀取點， 使用追蹤記憶格群組之規劃之狀態之類比値’讀取多狀態 記憶格。 3〇.如申請專利範圍第29項所述之多狀態記憶體， 其中，多個Μ追蹤記憶格群組之每一個由多個追蹤記憶 格構成。 3 1.如申請專利範圍第3 0項所述之多狀態記憶體， 其中，記憶格組織成多個扇區，其中，扇區各具有一關聯 多個Μ追蹤記憶格群組及一組對應之讀取點。 3 2.如申請專利範圍第31項所述之多狀態記憶體， 另包含多個記憶格，儲存每一扇區關聯之改錯碼。 3 3.釦申請專利範圍第3 1項所述之多狀態記憶體， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 、1Τ 經濟部智慧財產局員工消費合作社卬製 -42- 561480 Α8 Β8 C8 D8 六、申請專利範圍6 另包含： (請先閱讀背面之注意事項再填寫本頁) 一規劃電路，用以寫入資料値於記憶格中，並用以規 劃追蹤記憶格。 34.如申請專利範圍第33項所述之多狀態記憶體， 其中，規劃電路包含確認電路，使用一組規劃確認用之固 定基準値，以寫入資料値於記憶格中，及使用同組之規劃 確認用之固定基準値，以規劃追蹤記憶格。 35·如申請專利範圍第34項所述之多狀態記憶體， 其中，在規劃追蹤記憶格時，未能由確認電路確認之追蹤 記憶格被由追蹤記憶格之群組移出。 36·如申請專利範圍第34項所述之多狀態記憶體， 其中，規劃電路在一扇區內同時寫入記憶格及規劃追蹤記 憶格。 37. 如申請專利範圍第30項所述之多狀態記憶體， 其中，轉譯電路包含： 一讀取點電路，用以使用來自 Μ追蹤記憶格群組之 每一群組之一類比値，建立至少（Ν-1)讀取點；及 經濟部智慧財產局員二消費合作iLyn^ 一讀取/確認電路，經連接而接收該至少（Ν-1)讀 取點，並由比較讀取點及多狀態記憶格之臨限電壓，讀取 多狀態記憶格。 38. 如申請專利範圍第37項所述之多狀態記憶體’ 其中，該比較爲二進位搜索。 39. 如申請專利範圍第37項所述之多狀態記憶體’ 另包含： 本紙張尺度適用中國國家樣準（CNS ) A4規格（210χ297公釐） -43- 561480 經濟部智慧財臺局員工^*費^作社;!;^ A8 B8 C8 D8六、申請專利範圍7 多個 Μ平均電路，各可連接至多個追蹤記憶格群組 之一之追蹤記憶格，以產生多個追蹤記憶格群組之一個之 追蹤記憶格之類比臨限値之一平均値’並供應來自該 Μ 追蹤記憶格群組之每一群組之該類比値至讀取點電路。 40.如申請專利範圍第39項所述之多狀態記憶體， 其中，Μ等於2。 4 i .如申請專利範圍第39項所述之多狀態記憶體， 其中，該平均爲算術平均。 42. 如申請專利範圍第 37項所述之多狀態記憶體， 另包含： 一規劃電路，用以寫入資料値於記憶格中，並用以規 劃追蹤記憶格；及 一基準値電路，經連接而供應 Μ電壓位準至讀取點 電路，其中，Μ電壓位準與追蹤記憶格之臨限電壓無關 ，且其中，讀取點電路經連接而供應規劃確認位準至讀取 /確認電路，用於寫入資料値於記憶格中，及用於規劃追 蹤記憶格° 43. 如申請專利範圍第38項所述之多狀態記憶體， 其中，規劃確認位準包含一餘裕位準。 44. 如申請專利範圍第29項所述之多狀態記憶體， 另包含： 一轉動電路，用以改變每一群組所關聯之多狀態。 45. —種非揮發性記憶體，包含： 多個記憶格，各用以儲存Ν狀態之一； 本紙張尺度適用中國國家標準（CNS ) Α4規格（210><297公釐)~ ' " -44- (請先閲讀背面之注意事項再填寫本頁) 裝· 、1Τ 線 561480 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _____ D8六、申請專利範圍8 多個追蹤記憶格，其中，追蹤記憶格各與 N狀態之 一關聯； 一讀取電路，用以根據與追蹤記憶格之規劃狀態關聯 之臨限電壓，使用 N狀態之每一個之讀取點，讀取記憶、 格；及 規劃電路，用以規劃記憶格及追蹤記憶格，其中，追 蹤記憶格之至少之一由與規劃於 N狀態之關聯一個之一 記憶格不同之演算法規劃。 46. 如申請專利範圍第 45項所述之非揮發性記憶體 ，其中，至少追蹤記憶格由使用較之用以規劃一記憶格至 N狀態之關聯一個爲短之持續時間之脈波規劃。 47. 如申請專利範圍第 45項所述之非揮發性記憶體 ，其中，該至少追蹤記憶格由使用一控制閘電壓規劃，此 具有一幅度低於用以規劃記憶格於 N狀態之關聯一個者 〇 48. 如申請專利範圍第 45項所述之非揮發性記憶體 ，其中，該至少追蹤記憶格由使用一汲極電壓規劃，此具 有一幅度低於用以規劃記憶格於N狀態之關聯一個者。 49. 如申請專利範圍第 45項所述之非揮發性記憶體 ，其中，追蹤記憶格與記憶格同時規劃。 50. 如申請專利範圍第 45項所述之非揮發性記憶體 ，其中，記憶格爲多狀態記憶格，N大於二。 5 1.如申請專利範圍第 50項所述之非揮發性記憶體 ，其中，追蹤記憶格形成多個Μ追蹤記憶格群組，各由 本&張尺度適用中國國家標準（CNS ) Α4規格( 210X297公釐） ： " -45- (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線- 561480 A8 B8 C8 ------ D8 __ 六、申請專利範圍9 多個追縱記憶格構成，其中，每群組均與多狀態之一關聯 Ο (請先閱讀背面之注意事項再填寫本頁) 52·如申請專利範圍第5 1項所述之非揮發性記憶體 ，其中，Μ小於 N。 53.如申請專利範圍第52項所述之非揮發性記憶體 ，其中，Μ爲二。 54·如申請專利範圍第 45項所述之非揮發性記憶體 ’其中’規劃電路包含確認電路，使用一組規劃確認用之 ® $基値規劃記憶格，及使用同組之規劃確認用固定基準 値於規劃確認規劃追蹤記憶格。 55.如申請專利範圍第54項所述之多狀態記憶體， 其中’在規劃追蹤記憶格時，未能由確認電路確認之追蹤 記憶格被由多個追蹤記憶格移出。 56· —種操作多狀態記憶體之方法，包括： 讀取一或更多多狀態記憶格之臨限電壓，每一記憶格 用以儲存多個Ν多狀態之一； 經濟部智慧財產局員工消費合作社印製 讀取追蹤記憶格之多個 Μ群組之臨限電壓，其中， 每一群組均與多狀態之一關聯，且其中，Μ小於Ν;及 使用追蹤記憶格之臨限電壓，變換記憶格之臨限電壓 爲多個多狀態之邏輯値。 57.如申請專利範圍第 56項所述之方法，其中，該 變換包含： 由追蹤記憶格之臨限電壓決定記憶格之臨限電壓及多 個多狀態之邏輯値間之關係；及 本&張尺度適用中國國家標準（ CNS ) Α4規格（210X297公釐） ： ' -46- 經濟部智慧財產局員工消費合作社印製 561480 A8 B8 C8 __D8 六、申請專利範圍10 使用該關係，轉譯記憶格之臨限電壓爲多個多狀態之 邏輯値。 58.如申請專利範圍第57項所述之方法，其中，該 變換另包括： 儲存該關係於用於轉譯之一快速查看表中，其、中，快 速查看表與記憶格包含一具記憶格的單個積體電路之一部 份。 59·如申請專利範圍第58項所述之方法，另包括： 自該積體電路移出邏輯値，且其中，該轉譯與移出同 時執行。 6 0 ·如申§靑專利範圍第5 7項所述之方法，其中，該 關係爲程度（M-1)之一曲線。 6 1 ·如申請專利範圍第5 7項所述之方法，其中，該 關係爲分段段地線性。 62·如申請專利範圍第57項所述之方法，其中，每 一群組均包含多個追蹤記憶格。 63. 如申請專利範圍第 62項所述之方法，其中，決 定一關係包含： 建立與每一追蹤記憶格群組關聯之一平均臨限値；及 由該平均臨限値決定該關係。 64. 如申請專利範圍第 63項所述之方法，其中，每 一平均臨限値僅由具有臨限値與平均臨限値相差小於一特 定限度之關聯群組中之追蹤記憶格建立。 65·如申請專利範圍第 63項所述之方法，其中，該 本ϋ尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ' ： 一 -47- 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 561480 經濟部智慧財產局員工消費合作社卬製 A8 B8 C8 ___ D8六、申請專利範圍11 關係爲線性。 66. 如申請專利範圍第65項所述之方法，其中，Μ 等於二。 67. 如申請專利範圍第57項所述之方法，其中，該 決定包括建立一對應性，以決定每一群組追蹤記憶格之其 所關聯之多狀態。 6 8.如申請專利範圍第67項所述之方法，其中，該 轉譯包括根據該對應性，建立於記憶格之臨限値間之邏輯 値之轉動。 69.如申請專利範圍第56項所述之方法，另包括： 在讀取一或更多多狀態記憶格之臨限電壓之前，規劃 該等記憶格；及 在讀取追蹤記憶格之臨限電壓之前，規劃該等追蹤記 憶格，其中’使用與規劃記憶格至其關聯之多狀態相同之 規劃確認位準，規劃每一追蹤記憶格群組。 7 0·如申請專利範圍第69項所述之方法，另包括： 移去追蹤記憶格之群組中，在規劃追蹤記憶格時未通 過確認之追蹤記憶格。 71 ·如申請專利範圍第 69項所述之方法，其中，預 先決定每一群組追蹤記憶格所關聯之多狀態。 72.如申請專利範圍第56項所述之方法，另包括： 讀取儲存改錯碼之一或更多記憶格之臨限電壓； 使用追蹤記憶格之臨限電壓，變換儲存改錯碼之一或 更多記憶格之臨限電壓爲改正碼；及 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐) ^ -48- (請先閲讀背面之注意事項再填寫本頁) .裝· 、1Τ 線 經濟部智慧財產局員工消費合作社印製 561480 A8 B8 C8 D8 六、申請專利範圍12 使用改正碼，運算多個多狀態之邏輯値，以獲得邏輯 値之改正値。 7 3 · —種操作多狀態記憶體之方法，包括： 讀取一或更多多狀態記憶格之臨限電壓，每一記憶格 用以儲存多個N多狀態之一； 讀取追蹤記憶格之多個 Μ群組之臨限電壓，其中， 每一群組均與多狀態之一關聯； 建立讀取點，用以根據該追蹤記憶格群組之臨限電壓 ，區別多個多狀態之相鄰狀態之間，其中，讀取點之至少 之一係根據來自不與該至少一讀取點所區別之相鄰狀態關 聯之追蹤記憶格之群組之臨限電壓；及 使用讀取點，變換記憶格之臨限電壓爲多個多狀態之 邏輯値。 74. 如申請專利範圍第 73項所述之方法，其中，建 立讀取點包括： 自追蹤記憶格之臨限電壓，決定記憶格之臨限電壓及 多個多狀態之邏輯値間之關係；及 轉譯該關係爲讀取點。 75. 如申請專利範圍第74項所述之方法，其中，該 變換另包括： 儲存該關係於用於轉譯之一快速查閱表中’其中’快 速查閱表與記憶格包含於一單個積體電路之一部份° 76. 如申請專利範圍第75項所述之方法’另包括： 自積體電路移出邏輯値，其中’該轉譯與移出同時執 本紙張尺度適用中國國家樵準（CNS ) Α4規格（210X297公釐） Λ -49 - (請先閲讀背面之注意事項再填寫本頁)
    561480 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍13 行。 7 7 ·如申請專利範圍第7 4項所述之方法，其中，該 關係爲程度（M-1)之一曲線。 78.如申請專利範圍第74項所述之方法，其中，該 關係爲分段段線性。 7 9.如申請專利範圍第 74項所述之方法，其中，每 一群組均包含多個追蹤記憶格。 80·如申請專利範圍第 79項所述之方法，其中，該 決定一關係包含： 建立與每一追蹤記憶格群組關聯之一平均臨限値；及 由該平均臨限値決定該關係。 81. 如申請專利範圍第 80項所述之方法，其中，每 一平均臨限値僅由具有臨限値與平均臨限値相差小於一特 定限度之關聯群組中之追蹤記憶格建立。 82. 如申請專利範圍第 80項所述之方法，其中，該 關係爲線性。 83·如申請專利範圍第 82項所述之方法，其中，Μ 等於二。 84.如申請專利範圍第 74項所述之方法，其中，該 決定包括建立一對應性，以決定追蹤記憶格之每一群組之 其所關聯之多狀態。 85·如申請專利範圍第 84項所述之方法，其中，該 轉譯包括根據該對應性，建立於記憶格之臨限値間之邏輯 値之轉動。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -5Ω- -----：-I i-I ^ II (請先閲讀背面之注意事項再填寫本頁) 訂 I線 561480 A8 B8 C8 D8 六、申請專利範圍14 86. 如申請專利範圍第73項所述之方法’另包括： 在讀取一或更多多狀態記憶格之臨限電壓之前，規劃 該等記憶格；及 在讀取追蹤記憶格之臨限電壓之前’規劃該等追蹤記 憶格，其中，使用與規劃記憶格至其關聯之多狀態相同之 規劃確認位準，規劃每一群組追蹤記憶格。 87. 如申請專利範圍第86項所述之方法，另包括： 移去追蹤記憶格之群組中，在規劃追蹤記憶格時未通 過確認之追蹤記憶格。 88. 如申請專利範圍第 86項所述之方法，其中，預 先決定每一群組追蹤記憶格所關聯之多狀態。 89. 如申請專利範圍第73項所述之方法，另包括： 讀取儲存改錯碼之一或更多記憶格之臨限電壓； 使用追蹤記憶格之臨限電壓，變換儲存改錯碼之一或 更多記億格之臨限電壓爲改正碼；及 使用改正碼，運算多個多狀態之邏輯値，以獲得邏輯 値之改正値。 90. —種操作多狀態記憶體之方法，包括： 提供一或更多多狀態記憶格，每一記憶格用以儲存多 個N多狀態之一； 提供多個 Μ追蹤記憶格群組，其中，每一群組均與 多狀態之一關聯；及 使用追蹤記憶格群組之規劃狀態之類比値，建立（Ν-1)讀取點；及 本紙張尺度適用中國國家襟準（CNS ) Α4規格（210Χ297公釐） " (請先聞讀背面之注意事項再填寫本頁) 裝· 、tx 經濟部智慧財產局員工消費合作社印製 -51 - 561480 經濟部智慧財產局員工消費合作社印繁 A8 B8 C8 _____ D8 六、申請專利範圍15 使用讀取點，變換記憶格之臨限電壓爲多個多狀態之 邏輯値。 91·如申請專利範圍第90項所述之方法，其中，每 一追蹤記憶格群組均包含多個追蹤記憶格。 92. 如申請專利範圍第 91項所述之方法，其中，建 立讀取點包括： 自追蹤記憶格之臨限電壓，決定記憶格之臨限電壓及 多個多狀態之邏輯値間之關係；及 轉譯該關係爲讀取點。 93. 如申請專利範圍第92項所述之方法，其中，該 關係爲程度（M-1)之一曲線。 94. 如申請專利範圍第 92項所述之方法，其中，該 關係爲分段段線性。 95. 如申請專利範圍第 91項所述之方法，其中，決 定一關係包括： 建立與每一群組追蹤記憶格關聯之一平均臨限値；及 自該平均臨限値決定該關係。 96·如申請專利範圍第 95項所述之方法，其中，該 關係爲線性。 97·如申請專利範圍第 96項所述之方法，其中，Μ 等於二。 98.如申請專利範圍第91項所述之方法，另包括： 在讀取一或更多多狀態記憶格之臨限電壓之前，規劃 該等記憶格；及 (請先閲讀背面之注意事項再填寫本頁) •裝. 、11 線 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210 X 297公釐） -52- 經濟部智慧財產局員工消費合作社卬製 561480 A8 B8 C8 D8 々、申請專利範圍16 在讀取追蹤記憶格之臨限電壓之前，規劃該等追蹤記 憶格，其中，每一群組之追蹤記憶格係使用與規劃記憶格 至其關聯之多狀態相同之規劃確認位準加以規劃。 99. 如申請專利範圍第98項所述之方法，另包括： 移去追蹤記憶格之群組中在規劃追蹤記憶格時未通過 確認之追蹤記憶格。 100. 如申請專利範圍第 98項所述之方法，其中， 預先決定每一群組追蹤記憶格所關聯之多狀態。 101. 如申請專利範圍第90項所述之方法，另包括： 多個記憶格儲存改錯碼； 使用讀取點，變換儲存改錯碼之一或更多記憶格之臨 限電壓爲改正碼；及 使用改正碼操作多個多狀態之邏輯値，以獲得邏輯値 之改正値。 102. 如申請專利範圍第90項所述之方法，其中，建 立（N-1)讀取點包括決定一對應性，俾對每一群組追蹤記 憶格決定其所關聯之多狀態。 103. 如申請專利範圍第102項所述之方法，其中， 該變換包括根據該對應性，建立邏輯値之轉動於記憶格之 臨限値之間。 104. —種操作非揮發性記憶體之方法，包括： 規劃一或多個記憶格，各用以儲存N狀態之一； 規劃多個追蹤記憶格，其中，追蹤記憶格各與 N狀 態之一關聯，其中，追蹤記億格之至少之一由與經規劃於 本紙^尺度逋用中國國家標準（〇奶）六4規格（210父297公釐） (請先閲讀背面之注意事項再填寫本頁)
    -53- 561480 A8 B8 C8 ______ D8 六、申請專利範圍17 N狀態之關聯一個之一記憶格不同之演算法規劃；及 使用追蹤記憶格之臨限電壓，變換記憶格之臨限値爲 N狀態之邏輯値。 105·如申請專利範圍第 104項所述之方法，其中， 每一追蹤記憶格均使用與規劃記憶格至其所關聯之狀態相 同之規劃確認位準規劃。 1(^.如申請專利範圍第105項所述之方法，另包括： 移去追蹤記憶格之群組中，在規劃追蹤記憶格時未通 過確認之追蹤記憶格。 1 〇7·如申請專利範圍第 104項所述之方法，其中， 規劃多個追蹤記憶格使用較之用以規劃一或更多記憶格爲 短之持續時間之脈波。 108. 如申請專利範圍第104項所述之方法，其中， 規劃多個追蹤記憶格使用一控制閘電壓，此具有較之用以 規劃一或更多記憶格爲低之幅度。 109. 如申請專利範圍第1〇4項所述之方法，其中， 規劃多個追蹤記憶格使用一汲極電壓，此具有較之用以規 劃一或更多記憶格爲低之幅度。 110. 如申請專利範圍第104項所述之方法，其中， 同時執行規劃多個追蹤記憶格及規劃一或更多憶格。 111. 如申請專利範圍第104項所述之方法，其中， 該變換包含： 由追蹤記憶格之臨限電壓決定記憶格之臨限電壓及 N 狀態之邏輯値間之關係；及 本^張尺度適用中國國家標準（〇奶）八4規格（210父297公釐） ' — -54- (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作ii印製 561480 8 8 8 8 ABCD 六、申請專利範圍18 使用該關係，轉譯記憶格之臨限電壓爲N狀態之邏 輯値。 (請先閱部背面之注意事項再填寫本頁) Π 2·如申請專利範圍第111項所述之方法，其中， 記憶格爲多狀態記憶格，N爲大於二。 113. 如申請專利範圍第112項所述之方法，其中， 追蹤記憶格形成多個Μ追蹤記憶格群組，各由多個追蹤記 憶格構成’其中，群組各與多狀態之一關聯。 114. 如申請專利範圍第113項所述之方法，其中， Μ小於 Ν。 115·如申請專利範圍第114項所述之方法，其中， Μ爲二。 Π6· —種積體電路，包含： 多個多狀態記憶格，各用以儲存多個 Ν資料狀態之 -* · 多個 Μ基準電壓電路，其中，每一基準電壓電路與 Ν資料狀態之一關聯，及每一電路包含： 追蹤記憶格之一群組；及 經濟部智慧財產局員工消費合作吐r「製 一專用感測放大器，用於每一追蹤記憶格，經連接 而提供與其所連接之追蹤之規劃狀態關聯之一類比電壓； 一讀取點電路，連接至基準電壓電路，以接收類比値 ，並提供獲自平均値之至少（Ν-1)電壓位準；及 讀取電路，經連接而接收該至少（Ν-1)電壓位準， 並可連接至記憶格，並根據該至少（Ν-1)電壓位準，提供 其所連接之一記憶格之資料狀態。 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） •55- 561480 A8 B8 C8 D8 々、申請專利範圍19 (請先閲讀背面之注意事項再填寫本頁) 117·如申請專利範圍第116項所述之積體電路，其 中，每一群組均包含多個追蹤記憶格，且其中，每一個 Μ 參考電壓電路均另包含： 一平均電路，可連接至每一感測放大器，以接收對應 之類比電壓，並提供類比電壓之一平均値，且其中，由讀 取點電路所接收之類比値爲該等平均値。 118. 如申請專利範圍第117項所述之積體電路，其 中，每一感測放大器均包含： 一第一電晶體，連接於一電壓源及一第一節點之間， 並具有控制閘連接至基準電壓； 一第二電晶體，連接於電壓源及一第二節點之間，並 具有控制閘連接至第一節點； 一第三電晶體，連接於第二節點及地之間；及 一輸出端’用以提供連接至第二節點之類比電壓，其 中，連接至感測放大器之追蹤記憶格連接於第一節點及地 之間，並具有一控制閘連接至第二節點。 經濟部智慧財產局員工消賫合作社印製 119. 如申請專利範圍第118項所述之積體電路，感 測放大器另包含： 至少一疊接裝置，連接於第一電晶體及第一節點之間； 及 至少一疊接裝置，連接於第一節點及追蹤記憶格之間 ，追蹤記憶格連接至感測放大器。 1 2 0 ·如申請專利範圍第11 7項所述之積體電路，其 中，每一基準電壓電路均另包含： 本紙張尺度適用中國國家標準(CNS ) Α4規格（210X297公釐）" -- -56- 經濟部智慧財產局員工消費合作社印製 561480 A8 B8 C8 D8 六、申請專利範圍20 多個開關，多個追蹤記憶格各用一個，各連接於對應 之專用感測放大器及平均電路之間，以切斷對應之感測放 大器與平均電路之連接。 121. 如申請專利範圍第117項所述之積體電路，其 中，讀取點電路包含： 一串電阻元件，連接於第一及第二電壓位準之間，具 有至少 （N-1)節點在電阻元件之間，與至少（N-1)電壓 位準相對應，並具有Μ節點，平均値可連接於此。 122. 如申請專利範圍第 121項所述之積體電路，其 中，平均値各可經由一緩衝元件連接至該串電阻元件。 123. 如申請專利範圍第121項所述之積體電路，其 中，另包含： 一轉動電路，用以轉換Μ節點之哪個連接至平均値 之哪個。 1 24.如申請專利範圍第1 2 1項所述之積體電路，其 中，Μ等於二。 1 2 5 .如申請專利範圍第1 2 4項所述之積體電路’另 包含： 規劃電路，連接至記憶格及追蹤記憶格； 一確認基準電壓產生電路，經連接而提供一對確認電 壓可連接至平均値可連接之該對節點，其中’在規劃過程 之期間中，於反應控制信號，平均値中斷與該對節點之連 接，及連接確認電壓，從而提供至少（Ν-1)規劃確認電 壓至讀取電路。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    -57- 561480 A8 B8 C8 D8 六、申請專利乾圍21 126. 如申請專利範圍第125項所述之積體電路，其 中，規劃電路使用該至少（N-1 )規劃確認電壓，同時規劃 記憶格及追蹤記憶格。 127. 如申請專利範圍第126項所述之積體電路，其 中，當規劃追蹤記憶格時，未能通過確認之追蹤記憶格移 出追蹤記憶格之群組。 1 28· —種感測放大器，用以提供連接於感測放大器 及地之間之一非揮發性記憶格之類比電壓位準，包含： 一_桌一電晶體，連接於一*電壓源及一第一^節點之間， 並具有控制閘連接至基準電壓； 一第二電晶體，連接於電壓源及一第二節點之間，並 具有控制閘連接至第一節點； 一第三電晶體，連接於第二節點及地之間；及 一輸出端，用以提供連接至第二節點之類比電壓，其 中，記憶格連接於第一節點及地之間，並具有一控制閘連 接至第二節點。 1 2 9.如申|靑專利範圍桌1 2 8項所述之感測放大器， 另包含： 至少一疊接裝置，連接於第一電晶體及第一節點之間； 及 至少一疊接裝置，連接於第一節點及追蹤記憶格之間 ，追縱記憶格連接至感測放大器。 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) I 絲 經濟部智慧財產局員工消费合作社製 •58-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404072B (zh) * 2007-08-21 2013-08-01 Micron Technology Inc 電荷損失補償方法及裝置

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747892B2 (en) 2000-11-21 2004-06-08 Sandisk Corporation Sense amplifier for multilevel non-volatile integrated memory devices
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
US6678192B2 (en) * 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6690602B1 (en) * 2002-04-08 2004-02-10 Advanced Micro Devices, Inc. Algorithm dynamic reference programming
US6618297B1 (en) * 2002-08-02 2003-09-09 Atmel Corporation Method of establishing reference levels for sensing multilevel memory cell states
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
JP4113423B2 (ja) * 2002-12-04 2008-07-09 シャープ株式会社 半導体記憶装置及びリファレンスセルの補正方法
US7073103B2 (en) * 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
JP4067956B2 (ja) * 2002-12-20 2008-03-26 スパンション エルエルシー 不揮発性メモリの制御方法及び不揮発性メモリ
US6956768B2 (en) * 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7324374B2 (en) * 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
ATE443330T1 (de) * 2003-07-30 2009-10-15 Sandisk Il Ltd Verfahren und system zur optimierung von zuverlässigkeit und leistungsfähigkeit von programmierdaten in nichtflüchtigen speicherbausteinen
US7301807B2 (en) * 2003-10-23 2007-11-27 Sandisk Corporation Writable tracking cells
US6961279B2 (en) * 2004-03-10 2005-11-01 Linear Technology Corporation Floating gate nonvolatile memory circuits and methods
US7817469B2 (en) * 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
US7957189B2 (en) * 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7161831B2 (en) * 2005-06-10 2007-01-09 Macronix International Co., Ltd. Leaf plot analysis technique for multiple-side operated devices
CN100466105C (zh) * 2005-06-14 2009-03-04 旺宏电子股份有限公司 氮化硅只读存储单元的位的读取方法
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US8645793B2 (en) * 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US8725929B1 (en) 2006-11-06 2014-05-13 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
US8239735B2 (en) * 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
KR101202537B1 (ko) * 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
CN103258572B (zh) 2006-05-12 2016-12-07 苹果公司 存储设备中的失真估计和消除
WO2007132452A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
US7701797B2 (en) 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7911834B2 (en) 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7511646B2 (en) 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7840875B2 (en) * 2006-05-15 2010-11-23 Sandisk Corporation Convolutional coding methods for nonvolatile memory
US7852690B2 (en) 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7639531B2 (en) 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7639542B2 (en) 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US20070266296A1 (en) * 2006-05-15 2007-11-15 Conley Kevin M Nonvolatile Memory with Convolutional Coding
US7613043B2 (en) 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US8060806B2 (en) 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US7805663B2 (en) * 2006-09-28 2010-09-28 Sandisk Corporation Methods of adapting operation of nonvolatile memory
US7904783B2 (en) * 2006-09-28 2011-03-08 Sandisk Corporation Soft-input soft-output decoder for nonvolatile memory
US20080092015A1 (en) * 2006-09-28 2008-04-17 Yigal Brandman Nonvolatile memory with adaptive operation
US7818653B2 (en) * 2006-09-28 2010-10-19 Sandisk Corporation Methods of soft-input soft-output decoding for nonvolatile memory
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7821826B2 (en) 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
US7904780B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of modulating error correction coding
US7904788B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
US8001441B2 (en) * 2006-11-03 2011-08-16 Sandisk Technologies Inc. Nonvolatile memory with modulated error correction coding
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
WO2008068747A2 (en) * 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) * 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7593263B2 (en) * 2006-12-17 2009-09-22 Anobit Technologies Ltd. Memory device with reduced reading latency
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) * 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
CN101715595A (zh) * 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US7808834B1 (en) 2007-04-13 2010-10-05 Marvell International Ltd. Incremental memory refresh
US8001320B2 (en) * 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US8234545B2 (en) * 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8031526B1 (en) 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
US8189381B1 (en) 2007-08-28 2012-05-29 Marvell International Ltd. System and method for reading flash memory cells
US8085605B2 (en) 2007-08-29 2011-12-27 Marvell World Trade Ltd. Sequence detection for flash memory with inter-cell interference
JP5280027B2 (ja) * 2007-09-18 2013-09-04 スパンション エルエルシー 半導体装置及びその制御方法
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8527819B2 (en) * 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8068360B2 (en) * 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
KR101509836B1 (ko) * 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) * 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) * 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) * 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) * 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8248831B2 (en) * 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) * 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
JP2012523648A (ja) 2009-04-08 2012-10-04 サンディスク スリーディー，エルエルシー 垂直ビット線および二重グローバルビット線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8446753B2 (en) * 2010-03-25 2013-05-21 Qualcomm Incorporated Reference cell write operations at a memory
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8374031B2 (en) 2010-09-29 2013-02-12 SanDisk Technologies, Inc. Techniques for the fast settling of word lines in NAND flash memory
KR101802448B1 (ko) * 2010-10-12 2017-11-28 삼성전자주식회사 상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
US8625322B2 (en) 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US8755223B2 (en) 2010-12-14 2014-06-17 Sandisk 3D Llc Three dimensional non-volatile storage with asymmetrical vertical select devices
US8498152B2 (en) 2010-12-23 2013-07-30 Sandisk Il Ltd. Non-volatile memory and methods with soft-bit reads while reading hard bits with compensation for coupling
US8099652B1 (en) * 2010-12-23 2012-01-17 Sandisk Corporation Non-volatile memory and methods with reading soft bits in non uniform schemes
US8782495B2 (en) * 2010-12-23 2014-07-15 Sandisk Il Ltd Non-volatile memory and methods with asymmetric soft read points around hard read points
WO2012102785A2 (en) * 2011-01-27 2012-08-02 Rambus Inc. Memory cell with multiple sense mechanisms
US9269425B2 (en) 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
US8842471B2 (en) 2012-01-06 2014-09-23 Sandisk Technologies Inc. Charge cycling by equalizing and regulating the source, well, and bit line levels during write operations for NAND flash memory: program to verify transition
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
US9171584B2 (en) 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
US20130336037A1 (en) 2012-06-15 2013-12-19 Sandisk 3D Llc 3d memory having vertical switches with surround gates and method thereof
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US9025374B2 (en) 2012-12-13 2015-05-05 Sandisk Technologies Inc. System and method to update read voltages in a non-volatile memory in response to tracking data
WO2014138124A1 (en) 2013-03-04 2014-09-12 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9379246B2 (en) 2014-03-05 2016-06-28 Sandisk Technologies Inc. Vertical thin film transistor selection devices and methods of fabrication
US9123392B1 (en) 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US9627009B2 (en) 2014-07-25 2017-04-18 Sandisk Technologies Llc Interleaved grouped word lines for three dimensional non-volatile storage
US9443606B2 (en) 2014-10-28 2016-09-13 Sandisk Technologies Llc Word line dependent two strobe sensing mode for nonvolatile storage elements
US9450023B1 (en) 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US9502123B2 (en) * 2015-04-21 2016-11-22 Sandisk Technologies Llc Adaptive block parameters
US9530513B1 (en) 2015-11-25 2016-12-27 Intel Corporation Methods and apparatus to read memory cells based on clock pulse counts
MX2018012376A (es) 2016-04-13 2019-08-01 Synthetic Genomics Inc Sistemas de replicón de arterivirus recombinantes y usos de estos.
EP3526332A1 (en) 2016-10-17 2019-08-21 Synthetic Genomics, Inc. Recombinant virus replicon systems and uses thereof
MX2019006467A (es) 2016-12-05 2019-12-09 Janssen Pharmaceuticals Inc Star Composiciones y métodos para mejorar la expresión génica.
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US11389531B2 (en) 2017-12-19 2022-07-19 Janssen Sciences Ireland Unlimited Company Methods and apparatus for the delivery of hepatitis B virus (HBV) vaccines
EA202091516A1 (ru) 2017-12-19 2020-11-03 Янссен Сайенсиз Айрлэнд Анлимитед Компани Способы и композиции для индукции иммунного ответа против вируса гепатита b (hbv)
EA202091513A1 (ru) 2017-12-19 2020-09-09 Янссен Сайенсиз Айрлэнд Анлимитед Компани Вакцины против вируса гепатита b (hbv) и их применение
EP3740245A4 (en) 2018-01-19 2022-01-05 Janssen Pharmaceuticals, Inc. INDUCTION AND ENHANCEMENT OF IMMUNE RESPONSES USING RECOMBINATION REPLICON SYSTEMS
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1221018B (it) 1985-03-28 1990-06-21 Giulio Casagrande Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura
IT1221780B (it) 1988-01-29 1990-07-12 Sgs Thomson Microelectronics Circuito di rilevamento dello stato di celle di matrice in memorie eprom in tecnologia mos
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
JPH0713877B2 (ja) 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
JPH0814994B2 (ja) 1989-01-13 1996-02-14 株式会社東芝 半導体記憶装置
IT1228822B (it) 1989-03-23 1991-07-04 Sgs Thomson Microelectronics Cella di riferimento per la lettura di dispositivi di memoria eeprom.
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
EP0392895B1 (en) 1989-04-13 1995-12-13 Sundisk Corporation Flash EEprom system
US5293345A (en) 1989-06-12 1994-03-08 Kabushiki Kaisha Toshiba Semiconductor memory device having a data detection circuit with two reference potentials
US5198997A (en) 1989-08-11 1993-03-30 Sony Corporation Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier
DE69016153T2 (de) 1989-10-20 1995-05-18 Fujitsu Ltd Nichtflüchtige Halbleiterspeicheranordnung.
IT1244293B (it) 1990-07-06 1994-07-08 Sgs Thomson Microelectronics Dispositivo di lettura per celle eprom con campo operativo indipendente dal salto di soglia delle celle scritte rispetto alle celle vergini
IT1247650B (it) 1990-10-31 1994-12-28 Sgs Thomson Microelectronics Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento
JP3454520B2 (ja) 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
US5287315A (en) 1991-01-31 1994-02-15 Texas Instruments Incorporated Skewed reference to improve ones and zeros in EPROM arrays
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
JP3210355B2 (ja) 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
US5270979A (en) 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
JPH04291940A (ja) 1991-03-20 1992-10-16 Toshiba Corp 不揮発性メモリ
US5142496A (en) 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
EP0526427B1 (en) 1991-07-25 1997-10-15 STMicroelectronics S.r.l. Sense amplifier for programmable memories with a virtually enhanced source of signal
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5532962A (en) 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5712189A (en) 1993-04-30 1998-01-27 Texas Instruments Incorporated Epitaxial overgrowth method
US5463586A (en) 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US5608676A (en) 1993-08-31 1997-03-04 Crystal Semiconductor Corporation Current limited current reference for non-volatile memory sensing
US5828601A (en) 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
GB9401227D0 (en) 1994-01-22 1994-03-16 Deas Alexander R Non-volatile digital memory device with multi-level storage cells
JP3415254B2 (ja) 1994-04-15 2003-06-09 株式会社東芝 不揮発性半導体記憶装置
US5608679A (en) * 1994-06-02 1997-03-04 Intel Corporation Fast internal reference cell trimming for flash EEPROM memory
US5493533A (en) 1994-09-28 1996-02-20 Atmel Corporation Dual differential trans-impedance sense amplifier and method
US5532623A (en) 1994-10-21 1996-07-02 Waferscale Integration, Inc. Sense amplifier with read current tracking and zero standby power consumption
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5684739A (en) 1994-11-30 1997-11-04 Nkk Corporation Apparatus and method for determining current or voltage of a semiconductor device
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US5541886A (en) 1994-12-27 1996-07-30 Intel Corporation Method and apparatus for storing control information in multi-bit non-volatile memory arrays
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5629892A (en) 1995-10-16 1997-05-13 Advanced Micro Devices, Inc. Flash EEPROM memory with separate reference array
KR0172533B1 (ko) 1995-10-18 1999-03-30 김주용 플래쉬 메모리 장치
KR0172364B1 (ko) 1995-11-06 1999-03-30 김광호 불휘발성 반도체 메모리의 기준셀을 이용한 소거검증 방법
JPH09139089A (ja) 1995-11-13 1997-05-27 Sony Corp 強誘電体記憶装置
JP3581207B2 (ja) 1996-02-13 2004-10-27 株式会社東芝 不揮発性半導体メモリ
TW338158B (en) 1996-02-29 1998-08-11 Sanyo Electric Co Non volatile semiconductor memory device
EP0798740B1 (en) * 1996-03-29 2003-11-12 STMicroelectronics S.r.l. Reference system for determining the programmed/non-programmed status of a memory cell, particularly for non-volatile memories
JPH09270195A (ja) 1996-04-02 1997-10-14 Sharp Corp 半導体記憶装置
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
EP0805454A1 (en) 1996-04-30 1997-11-05 STMicroelectronics S.r.l. Sensing circuit for reading and verifying the content of a memory cell
WO2004090908A1 (ja) 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
EP0814484B1 (en) 1996-06-18 2003-09-17 STMicroelectronics S.r.l. Nonvolatile memory with a single-cell reference signal generating circuit for reading memory cells
EP0814480B1 (en) 1996-06-18 2003-12-17 STMicroelectronics S.r.l. Method and circuit for reading low-supply-voltage nonvolatile memory cells
WO1997050089A1 (en) 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
WO1998003978A1 (fr) 1996-07-18 1998-01-29 Nkk Corporation Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile
JPH10302486A (ja) 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
US5790453A (en) 1996-10-24 1998-08-04 Micron Quantum Devices, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
JPH10134587A (ja) 1996-10-29 1998-05-22 Sony Corp 不揮発性半導体記憶装置
US5774395A (en) 1996-11-27 1998-06-30 Advanced Micro Devices, Inc. Electrically erasable reference cell for accurately determining threshold voltage of a non-volatile memory at a plurality of threshold voltage levels
FR2760888B1 (fr) 1997-03-11 1999-05-07 Sgs Thomson Microelectronics Circuit de lecture pour memoire adapte a la mesure des courants de fuite
DE69723227T2 (de) 1997-04-14 2004-06-03 Stmicroelectronics S.R.L., Agrate Brianza Hochpräzisionsanalogleseschaltkreis für Speichermatrizen, insbesondere für Flash-Analogspeichermatrizen
JP3169858B2 (ja) 1997-06-20 2001-05-28 日本電気アイシーマイコンシステム株式会社 多値型半導体記憶装置
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
IT1293644B1 (it) 1997-07-25 1999-03-08 Sgs Thomson Microelectronics Circuito e metodo di lettura di celle di una matrice di memoria analogica, in particolare di tipo flash
JPH1166875A (ja) 1997-08-18 1999-03-09 Fujitsu Ltd 半導体記憶回路
JP3730373B2 (ja) 1997-09-02 2006-01-05 株式会社東芝 半導体記憶装置
JPH11213684A (ja) 1998-01-28 1999-08-06 Toshiba Corp 不揮発性半導体メモリ
DE69827109D1 (de) 1998-02-13 2004-11-25 St Microelectronics Srl Abfühlverstärker für nichtflüchtigen Speicher mit niedriger Spannung
JPH11274437A (ja) 1998-03-26 1999-10-08 Sanyo Electric Co Ltd 不揮発性半導体メモリ装置
FR2778012B1 (fr) 1998-04-28 2001-09-28 Sgs Thomson Microelectronics Dispositif et procede de lecture de cellules de memoire eeprom
US5966330A (en) 1998-04-30 1999-10-12 Eon Silicon Devices, Inc. Method and apparatus for measuring the threshold voltage of flash EEPROM memory cells being applied a variable control gate bias
DE69820594D1 (de) 1998-05-29 2004-01-29 St Microelectronics Srl Anordnung und Verfahren zum Lesen von nichtflüchtigen Speicherzellen
EP0978844B1 (en) 1998-08-07 2005-11-02 STMicroelectronics S.r.l. Sensing arrangement for a multilevel semiconductor memory device
JP3588553B2 (ja) 1998-08-13 2004-11-10 株式会社東芝 不揮発性半導体メモリ
DE69828966D1 (de) 1998-09-15 2005-03-17 St Microelectronics Srl Verfahren zum Schutz des Inhalts nichtflüchtiger Speicherzellen
US5936906A (en) 1998-10-29 1999-08-10 Winbond Electronics Corp. Multilevel sense device for a flash memory
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6094368A (en) * 1999-03-04 2000-07-25 Invox Technology Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6418054B1 (en) * 1999-08-31 2002-07-09 Advanced Micro Devices, Inc. Embedded methodology to program/erase reference cells used in sensing flash cells
US6141261A (en) * 1999-12-31 2000-10-31 Patti; Robert DRAM that stores multiple bits per storage cell
US6154392A (en) * 1999-10-12 2000-11-28 Patti; Robert Four-terminal EEPROM cell for storing an analog voltage and memory system using the same to store multiple bits per EEPROM cell
WO2001027928A1 (en) * 1999-10-12 2001-04-19 Robert Patti Memory that stores multiple bits per storage cell
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404072B (zh) * 2007-08-21 2013-08-01 Micron Technology Inc 電荷損失補償方法及裝置

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