TW521335B - Etching method for insulation film - Google Patents

Etching method for insulation film Download PDF

Info

Publication number
TW521335B
TW521335B TW090131337A TW90131337A TW521335B TW 521335 B TW521335 B TW 521335B TW 090131337 A TW090131337 A TW 090131337A TW 90131337 A TW90131337 A TW 90131337A TW 521335 B TW521335 B TW 521335B
Authority
TW
Taiwan
Prior art keywords
gas
etching
ratio
fluorocarbon
insulating film
Prior art date
Application number
TW090131337A
Other languages
English (en)
Inventor
Kenji Adachi
Noriyuki Kobayashi
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Application granted granted Critical
Publication of TW521335B publication Critical patent/TW521335B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

521335 A7 B7 技術領域 本發明係關於一種絕緣膜之蝕刻方法，特別言之，其係 適用於高縱橫比之接觸孔之蝕刻，而為適當之方法。” 背景技術 隨著近年來半導體積體電路之高密度化，接觸孔之縱橫 比正逐漸增Λ，為形成此種接觸孔，曾使用π8/ΑΓ/〇2系之 蝕刻氣體。 然而，於使用Csh/Ar/O2系之蝕刻氣體時，除蝕刻率緩慢 而產量差之問題外，亦出現抗蝕劑遮光罩選擇比低、產生 弓（壺）形之問題。 發明之揭示 本發明之目的在於提供一種絕緣膜之蝕刻方法，其可提 昇蝕刻率及抗蝕劑遮光罩選擇比，同時抑制弓形。
為解決上述課題，根據本發明，其特徵在於使用一混合 氣體作為蝕刻氣體，該混合氣體至少包含：C - 4、C/F比 大於0.625之第一氟碳系氣體；F - 4、C/F比大於〇·5之第二 氟碳系氣體；Ar氣體；與〇2氣體。 藉由混合使用C多且C/F比大之第一氟碳系氣體、與F多 且C/F比小之第二氟碳系氣體，可利用第一氟碳系氣體獲 致抗蝕劑遮光罩選擇比，同時利用第二氟碳系氣體抑制弓 ，形之產生，且可獲致蝕刻率，而可提昇蝕刻率及抗蝕劑遮 光罩選擇比兩者。 另外，根據本發明，其特徵在於第一氟碳系氣體為C大 於4、C/F比大於0.625之C5F8氣體或c4f6氣體。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公---- 521335 A7 B7 五、發明説明（2 ) 另外’根據本發明，其特徵在於該第二氟碳系氣體為選 自CF4氣體、CA6氣體、C3F8氣體、（：48氣體之任一者。 藉此方式，可抑制弓形之產生，並提昇蝕刻率，而可有 效率地形成高縱橫比之接觸孔。 於此處’藉由增大第二氟碳系氣體之C/F比（亦即使cf4— C2F6_> C#8〜C4F8)，可有效率地生成蝕刻種源（主要為CFX 自由基）’而可更加改善蝕刻率。 另外，根據本發明，其特徵在於該第一氟碳系氣體與該 第一氟碳系氣體之流量比（第一氟碳系氣體流量/第二氟碳 系氣體流量）為〇·5以上。 藉此方式，可抑制蝕刻率降低，而確保抗蝕劑遮光罩選 擇比。 另外，根據本發明，其特徵在於該混合氣體係另含氫氟 碳系氣體。於此處，該氫氟碳系氣體較佳為⑶而。 藉此方式，幾乎不會對弓形和蝕刻率造成任何影響，而 可更加提昇抗姓劑遮光罩選擇比。 另外根據本發明，其特徵在於該混合氣體整體之C/F比 為0.5以上。 另外’ «本發明’其特徵在於該絕緣膜切氧化膜 再者’根據本發明’其特徵在於該矽氧化膜之上層或下 '係顯露切氮化膜。另外，根據本發明，其特徵:於係 目灯對準接觸孔之形成步驟中’進行該錢化膜之姓刻。 另外’根據本發明’其特徵在於係使形成有該絕緣膜 基板溫度為80至120。(：。 -5- A7 B7 521335 五、發明説明（ 藉由使基板溫度於上述溫度範圍内，可使蝕刻率、抗蝕 劑遮光罩選擇比、弓 、 <谭比弓形率、底徑率、矽氮化膜選擇比維持 為良好的值。 圖式簡軍說曰1 圖1為顯TF本發明之一實施例所例示蝕刻裝置之概略構 成截面圖。 圖2為_不本發明之一實施例所例示蝕刻試料之構成截 面圖，圖2 (a)係顯示蝕刻前，圖2 係顯示蝕刻後。 圖3係顯示本發明之一實施例所例示之以氟碳種類及流 量比為參數時之蝕刻特性。 圖4係顯不本發明之一實施例所例示之蝕刻氣體整體之 C/F比計算結果。 a 圖5係顯示本發明之一實施例所例示之eh添加量與蝕刻 特性之關係’圖5 (a)係顯示蝕刻率、抗蝕劑遮光罩選擇比 ’圖5 (b)係顯示弓形率、底徑率。 圖6係顯示本發明之一實施例所例示之添加量與餘刻 特性之關係’圖6 (a)係顯示姓刻率、抗触劑遮光罩選擇比 ，圖6 (b)係顯示弓形率、底徑率。 圖7係顯示本發明之一實施例所例示之c#8添加量與蚀刻 特性之關係’圖7 (a)係顯示蚀刻率、抗I虫劑遮光罩選擇比 ，圖7 (b)係顯示弓形率、底徑率。 圖8為顯示本發明之一實施例所例示蝕刻試料之構成截 面圖 圖9係顯示本發明之一實施例所例示之CF4添加量與蚀刻 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝
521335
特性之關係。 圖10係顯示本發明之一實施例所例示之蝕刻特性之溫度 關聯性。 1以實發明之晕祛$能 以下兹參照圖示，說明本發明實施型態所例示之蝕刻方 法。 圖1為顯示本發明之一實施型態所例示蝕刻裝置之概略 構成截面圖。於此實施型態中，第一氟碳系氣體為具直鏈 分子結構之，第二氟碳系氣體為CF4，而使用 C4F6/CF4/Ar/02系混合氣體。 於圖1中，於處理室1内，係設置上部電極2及電納3。 此私納3亦兼為下部電極。另外，於上部電極2中，係設置 氣體嘴出孔2a，以將蝕刻氣體導入處理室i中。 上述電納3係支撐於將電納支撐台4上，係經由絕緣板5 將電納支撐台4保持於處理室丨中。高頻電源13、u係分別 連接至上邵電極2及電納3，以使導入處理室丨之蝕刻氣體 電漿化。 於電納支撐台4上係設置冷媒室1〇，經由冷媒供給管i〇a 及冷媒排出管l〇b，使液態氮等冷媒於冷媒室1〇内循環。而 由此處產生之冷熱係經由電納支撐台4及電納3，以傳熱至 '晶圓W ’藉此可冷卻晶圓w。 於電納3上係設置靜'電吸盤6。靜電吸盤6之構成為·以 永醯亞胺薄膜8a、8b夾住導電層7。直流高壓電源ι2係連接 至導電層7，藉由對導電層7施予直流高電壓，以對晶圓％ -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱） ~~ -------- 521335 A7 B7 五、發明説明（5 ) 造成庫侖力的作用，而可於電納3上固定晶圓W。 另外，於電納3及靜電吸盤6上，係設置導入氦氣之氣體 通道9。經由此氣體通道9，可將氦氣供給至晶圓W之内側 ，藉此冷卻載置於電納3上之晶圓W。氣體通道9係經由開 關閥18a及流量調整閥18b連接至氦氣供應源18，而可控制 晶圓W内面之氦氣壓力。 氣體供給管la及排氣管lb係連接至處理室1。氣體供給管 la係經由開關閥14a至17a、及流量調整閥14b至17b，以連接 至C4F6氣體供給源14、CF4氣體供給源15、Ar氣體供給源16 、及〇2氣體供給源17。 排氣管lb係連接至真空泵，以此真空泵對處理室1内加 以排氣，藉此可調節處理室1之壓力。 於進行絕緣膜之蝕刻時，係將形成有絕緣膜之晶圓W載 置於電納3上，藉由靜電吸盤6加以固定。 _ -- 其次，對處理室1内加以排氣，持續調節處理室1内之壓 力，並開啟開關閥14a至17a，將C4F6氣體、CF4氣體、Ar氣 體、及02氣體導入處理室1内。 可藉由流量調整閥14b至17b調節C4F6氣體、CF4氣體、Ar 氣體、及02氣體之流量比。為確保抗蝕劑遮光罩選擇比， C4F6氣體與CF4氣體之流量比（C4F6氣體流量/CF4氣體流量） 、較佳為0.5以上。 其次，將源自高頻電源13之RF動力（60 MHz)施加於上部 電極2上，同時將源自高頻電源11之RF動力（2 MHz)施加於 電納3上，藉此使蝕刻氣體電漿化，而進行絕緣膜之蝕刻 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521335 A7 B7 五、發明説明（ 。此時，為有效率地冷卻晶圓w，係開啟開關閥丨8a，使氦 氣通過氣體通道9，而供給至晶圓w之内側。藉由以流量 凋整閥18b調節氦氣之壓力，可控制晶圓w之冷卻溫度。蝕 刻條件較佳為：上部電極2及電納3之RF動力約為14〇至 2100W、處理室i内之壓力約為133至931以（1〇至7〇爪化⑺ 、電納3之溫度約為—2〇至2(rc、晶圓w之溫度約為8〇至12〇 °C。 C4F6氣組之分子中c (碳原子）數多，故可供給系自由 基（CF*、CF2*、CF，）等大量之蝕刻種源，並促進碳系聚 合物（堆積，可提昇蝕刻率，並提昇抗蝕劑選擇比，惟易 於產生弓形。 QF6氣體之所以易於產生弓形，其原因在於碳系聚合物 大量堆積於接觸孔之入口附近，故於其堆積部分之下側反 而難以形成堆積，而接觸孔側壁部分之蝕刻係於此部分進 行之故。 是故，於易於產生弓形之氣體中，加入分子中f(氟 原子）數多、且C/F比小之eh氣體，藉此可抑制碳系聚合物 堆積於接觸孔之入口，而最終可抑制產生弓形。 當碳系聚合物堆積則抗蝕劑選擇比提高之原因為：在氧 化膜之蝕刻面上，氧化膜中所含之氧係經濺出，有助於碳 '系聚合物之分解，相對於此，於抗蝕劑之表面上，即使藉 由離子衝擊等，亦無法輕易去除碳系聚合物之故。再者， CF4氣體可抑制碳系聚合物堆積，並促進㈣，故可提弄蚀 刻率。特別S之，藉由混合C4F6氣體與CP#氣體，可供給大 _ _9_ 本紙張尺度適财s s家標準(CNS) A4規格(⑽χ 297公董) —-- 521335 A7 B7 五、發明説明（7 ) 量之蝕刻種源，並抑制碳系聚合物堆積。藉此即使於形成 縱橫比大於10之接觸孔時，亦可抑制孔之脫落性惡化，而 可有效率地形成大於10之高縱橫比接觸孔。 又，除Si02膜外，絕緣膜亦可為PSG膜、BSG膜、BPSG膜 、AsSG膜、AsPSG膜、AsBSG膜等。另外，於上述實施型態 中，係說明使用C4F6/CF4/Ai:/02系氣體之情況，惟除具直鏈 分子結構之C4F6氣體以外，亦可使用具環狀分子結構之C4F6 、C5F8氣體。另外，除CF4氣體以外，亦可使用C2F6氣體' C3F8氣體、C4F8氣體。 另外，於上述實施型態中，係說明混合2種不同系統之 氟碳氣體與Ar/〇2系氣體之方法，惟亦可使用3種以上不同 系統之氟碳氣體。另外，亦可另行添加CH2F2氣體、CH3F氣 體等於分子結構中具有氫之氫氟碳系氣體。若添加CH2F2氣 體等，於CH2F2氣體中所含之氫可捕集氟，藉此可增加蝕刻 氣體之C/F比，而更加提昇抗蝕劑選擇比。 再者，於上述實施型態中，所說明之方法係使用對上部 電極及於下部電極兩者施加高頻電壓之型態之RIE裝置，以 進行蝕刻，惟亦適用於磁控管RIE裝置、ECR (電子共振旋 轉加速器）電漿蝕刻裝置、HEP (赫利孔波激發電漿）蝕刻裝 置、ICP (誘發結合電漿）蝕刻裝置、TCP (傳送結合電漿）蝕 、刻裝置等中。以下茲參照實驗數據，以說明本發明之實施 例。 圖2 (a)為顯示本發明之一實施例所例示蝕刻試料之構成 截面圖。於圖2 (a)中，氧化碎膜22 (熱氧化膜）係積層於碎 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 五、發明説明（ 基板21上’而形成有開口處24之光抗蝕劑膜23係積層於氧 化矽膜22上。於此處，氧化矽膜22之膜厚Th為2微米，光抗 餘劑膜23之膜厚Tr為600奈米，開口處24之直徑^1(1)為〇.15微 米。使用此圖2 (a)之試樣’使用圖1之|虫刻裝置，以進行蚀 刻ET。 圖2 (b)為顯示蝕刻後之弓形之截面圖。於圖2 (b)中，冬 進行圖2 (a)之試樣之蝕刻ET時，於氧化矽膜22内係形成具 弓形之接觸孔。 定義表示弓形程度之弓形率為：弓徑Gc/頂徑Tc。此弓形 率最佳為1，較佳範圍為0.95至1.05 (±5%以内）。又，弓徑 Gc為接觸孔25沿線中最為膨出處之直徑，而頂徑丁c為接觸 孔25最上端之直徑。 另外’底從B c為接觸孔2 5之底部直徑。底徑率係定義為 底徑Be/頂徑Tc，其值最佳為1。然而，當孔徑小而深時， 底徑率將變小。一般而言，頂徑約為〇·15微米，而孔深為2 至3微米時，為30%之過度餘刻，而底徑率約為7〇〇/〇。 本貫施例之抗银劑遮光罩選擇比為：氧化碎膜22之触刻 率除以平坦部分之光抗蝕劑膜23之蝕刻率所得值。抗蝕劑 遮光罩選擇比愈大愈好，較佳為5.0以上。 為比較本發明之一實施例所例示之蚀刻結果與以往例， '係進行根據以往例之触刻。以往例之姓刻條件為：於 15/380/19 seem之流量比下，使用C5F8/Ar/02系混合氣體。另
外’上部電極2之RF動力係設定為2170 W、下部電極3之RF 動力為1550 W、壓力為2·00 Pa (15 mTorr)、晶圓W内面上之 -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521335 A7 B7 五、發明説明（9 ) 氦壓·力於中心為2000 Pa (15 Torr)、邊緣為3330 Pa (25 Torr) 、頂部溫度為60°C、牆壁溫度為50°C、底部溫度為20°C。 關於蝕刻時間，於求取蝕刻率及抗蝕劑選擇比時，其為 30%蝕刻不足之條件，於評估截面形狀時，其為相當於 30%過度蝕刻之4分48秒。電極間之間隔為25毫米。 於此情況下，於晶圓W之中心、中段、邊緣上，蝕刻率 分別為560、558、504奈米/分鐘，於琢面之抗蝕劑遮光罩選 擇比分別為4.9、5.4、5.0，弓形率分別為1.02、1.06、1.03 ，底徑Be分別為107、108、95奈米，底徑率分別為71.3、 72.0、63.3 %，而得弓形之截面形狀。 另一方面，此實施例之蝕刻條件為：在25/10/500/26 seem 之流量比下，使用C4F6/CF4/Ar/02系混合氣體，以C4F6為第 一氟碳系氣體、CF4為第二氟碳系氣體。另外，上部電極2 之RF動力係設定為1800 W、下部電極3之RF動力為1800 W 、壓力為2.66 Pa (20 mTorr)、晶圓W内面上之氦壓力於中心 為 665 Pa (5 Torr)、邊緣為 3330 Pa (25 Torr)、頂部溫度為 60 °C、牆壁溫度為50°C、底部溫度為-10°C。關於蝕刻時間， 於求取蝕刻率及抗蝕劑選擇比時，其為30%蝕刻不足之條 件，於評估截面形狀時，其為相當於30%過度蝕刻之4分24 秒。 於此情況下，於晶圓W之中心、中段、邊緣上，蝕刻率 分別為5 8 8、606、622奈米/分鐘，於琢面之抗蝕劑遮光罩 選擇比分別為5.7、5.3、5.5，弓形率分別為1.00、1.00、 1.00，底徑Be分別為99、93、109奈米，底徑率分別為66.0、 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 玎
521335 A7 B7__ 五、發明説明（10 ) 62.0、 72.7 %，而得不具弓形之截面形狀。 依此方式，使用C4F6/CF4/Ar/02系混合氣體進行蝕刻，以 取代C5F8/Af/02系混合氣體，藉此可將弓形率抑制於± 5 % 以内，並可提昇蝕刻率至約1.12倍、抗蝕劑選擇比至約1.08 倍。 另外，以C2F6為第二氟碳系氣體，而以C4F6/C2F6/Ar/02系 混合氣體取代C4F6/CF4/Ar/02系混合氣體進行蝕刻。評估截 面形狀時之30%過度蝕刻之蝕刻時間為4分32秒，其他蝕刻 條件係與前述實施例相同。 於此情況下，於晶圓W之中心、中段、邊緣上，触刻率 分別為608、636、686奈米/分鐘，於琢面之抗蝕劑遮光罩選 擇比分別為6·2、5·9、6.0，弓形率分別為0.98、0.99、1.00 ’底徑Be分別為105、99、99奈米，底徑率分別為7〇.〇、 66.0、 66.0 %，而得不具弓形之截面形狀。 依此方式，使用C4F6/C2F6/Ar/02系混合氣體進行蝕刻，以 取代C^F^CFVAr/O2系混合氣體，藉此亦可將弓形率抑制於 ± 5 %以内，而可提昇蝕刻率至約ι·ΐ9倍、抗蝕劑選擇比至 約1.18倍。 另外，以CSF8為第一氟碳系氣體，而以C5F8/CF4/Ar/〇2系 w合氣體取代C4F6/CF4/Ar/〇2系混合氣體進行姓刻。試樣為 '以硬為底層、於其上形成厚3微米之BPSG膜所得物。另外 ，藉由蝕刻所形成之孔之直徑為〇·25微米。 I虫刻條件為.在25/15/500/25 seem之流量比下，上部電極 2之RF動力係設定為1750 W、下部電極3之即動力為i8〇〇 w -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝· 訂
521335 A7 B7 五、發明説明（11 、壓力為2·66 Pa (20 mTorr)、晶圓W内面上之氦壓力於中心 為 665 Pa (5 T〇rr)、邊緣為 3330 Pa (25 Torr)、頂部溫度為 2〇 °C、牆壁溫度為60°c、底部溫度為50°c，蝕刻時間為相當 於30%過度蝕刻之時間。 於此情況下，於晶圓W之中心、中段、邊緣上之平均蝕 刻率為680.5奈米/分鐘。 另外，於晶圓W之中心、中段、邊緣上，於琢面之抗蝕 劑遮光罩殘膜量分別為184、158、86奈米（初期膜厚約為8〇〇 不米）弓开^率分別為1.00、1.00、1.00，底徑率分別為〇 59 、0.59、0.59 〇 裝 另一方面，自上述氣體系統中去除CF4，其他條件則與上 述情況相同，使用qiVAr/O2系混合氣體以進行蝕刻，以作 為比較例。結果為：平均蝕刻率為5611奈米/分鐘，於晶 圓W之中％、中段、邊緣上，於琢面之抗蝕劑遮光罩殘膜 f分別為91、112、33奈米（初期膜厚约為800奈米），弓形率 分別為M5、U0、丨·05，底徑率分別為0.77、0.67、0.62。 依此方式使用CJs作為第一氟碳系氣體，而使用 C5F8/CF4/Ar/02系混合氣體時，底徑率雖呈若干惡化，惟弓 形率為良好的1.00,相較於比較例，可將触刻率提昇至約 1·2〇倍。另外，相較於比較例，因抗蝕劑遮光罩之殘膜量 .較多，故可知係提昇抗蝕劑遮光罩選擇比。 圖3係顯示本發明之一每、 〶她例所例示之以氟碳種類及流 量比為參數時之蝕刻絲从 士 f生。處理條件與先前之實施例相同 ’其過度蝕刻為30%。於H 1^ 万、圖3中，C/F比大之第一氟碳系氣 一 _ -14- 尺度適财S @家標準(CNS) A鐵藏 521335 A7 B7 五、發明説明（12 ) 體為Cj6，而C/F比小之第二氟碳系氣體係表為cxFy，曲線 A1、八2為 CxFy=CF4，曲、線 Bl、B2為 CxFy=C2F6，曲線 Cl、C2 為 CxFy=C3F8 ’ 曲線Dl、D2為 CxFy=C4F8。 於圖3中，在總氣體流相同（35 seem)下，若增大匸4卩6氣 體對CxFy氣體之流量比（(：4匕氣體流量/ ^匕氣體流量），則抗 蚀劑遮光罩選擇比提高，蚀刻率亦增加。可認為此乃因氣 體整體之C/F比增加所致之姓刻種源增加、及碳系聚合物之 堆積，對提昇蝕刻率及提昇抗姓劑遮光罩選擇比產生作用 之故。 ， 另一方面，在CJ6氣體流量相同（25 seem)下，若增大cxFy 氣體流量，則蝕刻率雖增大，但抗蝕劑遮光罩選擇比卻降 低。可忍為此乃因CxFy氣體流量若增加，則氣體整體之c/f 比降低，由是使碳系聚合物之堆積減少之故。是以，自抗 蚀劑遮光罩選擇比之觀點而言，C4F6氣體對CxFy氣體之流量 比（C4F0氣體流量/CxFy氣體流量）較佳為〇·5以上，更佳為1 以上。另外，自蝕刻率之觀點而言，€4?6氣體之流量較佳 為20 seem以上。 圖4係顯示本發明之一實施例所例示之蝕刻氣體整體之 C/F比計算結果。 於圖4中’可知ο：4；?6氣體對CxFy氣體之流量比為1以上時 ，姓刻氣體整體之C/F比會成為0.5以上。於圖3中，C/F比 為0.5以上之情況係示為圓形。如圖3所示，為提昇抗蝕劑 遮光罩選擇比，較佳係使兩種氟碳系氣體混合後之蝕刻氣 體整體C/F比為〇.5以上。 -15- 本紙張尺度適用中國國冢標準(CNS)_A4規格(210X297公釐)-- ----- 521335 A7 B7 五、發明説明（13 ) 另外，使CxFy更換為CF4—C2F6—C3F8—C4F8，藉此可使抗 蝕劑遮光罩選擇比維持為大略定值，並可提昇蝕刻率。可 認為此乃因CxFy中之C數（X)增加而使CxFy中之C/F比（x/y)保 持為0.5以上，故使碳系聚合物堆積之影響變小之故。是以 ，自蝕刻率之觀點而言，於CxFy中之C數（X)較佳為大的值。 又，0^广（：4?8時，因C數（X)較大，故係促進碳系聚合物 之堆積。是以，若於Si02膜上形成縱橫比大於10之接觸孔 ，則孔之脫落性變差。但對PSG膜、BSG膜、BPSG膜、 AsSG膜、AsPSG膜、AsBSG膜等低熔點膜而言，因有可能維 持孔之脫落性，故CxFy= C4F8i混合氣體特別適用於此等低 溶點膜之蚀刻上。 圖5至7係分別顯示於改變C/F比小之第二氟碳系氣體流 量（添加量）時，調查蝕刻率、於平坦處之抗蝕劑遮光罩選 擇比、弓形率、底徑率之變化所得結果。本發明之一實施 例所例示之CF4添加量與蝕刻特性之關係，圖5 (a)係顯示蝕 刻率、抗蝕劑遮光罩選擇比，圖5 (b)係顯示弓形率、底徑 率。圖5為CF4之情況，圖6為C2F6之情況，圖7為C3F8之情 況。另外，於此等圖中，圖5 (a)、圖6 (a)、圖7 (a)係顯示蝕 刻率、與平坦處抗蚀劑遮光罩選擇比之變化，圖5 (b)、圖 6 (b)、圖7 (b)係顯示弓形率、底徑率之變化。蝕刻條件為 、：C4F6/CxFy/Ar/02 之流量比為 35/0至 35/700/36 seem，上部電 極2之RF動力為2200 W、下部電極3之RF動力為1800 W、壓 力為2.66 Pa (20 mTorr)、晶圓W内面上之氦壓力於中心為665
Pa (5 Torr)、邊緣為3330 Pa (25 Torr)、頂部溫度為60°C、牆壁 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝
溫度為50°C、底部溫度為—1〇。〇。 關於蝕刻時間，於求取蝕刻率及抗蝕劑選擇比時，其為 30/〇蝕刻不足之條件，於評估截面形狀時，其為相當於 30%過度蝕刻之時間。 如此等圖所示，藉由添加π*、仏匕、C3f8，係提昇蝕刻 率，亦改善弓形率，並改善底徑率。另一方面，藉由添加 CF4、CJ6、C#8 ,可使抗蝕劑遮光罩選擇比暫時上昇，但 若再增加添加量則有逐漸降低之傾向。是故，cF4、C2F6、 c#8之添加量較佳為圖中附有直的實線之C/F比=〇·52以上 之範圍（實線以左）。 然而，於藉由自行對準技術以形成接觸孔（自行對準接 觸孔）之蚀刻步驟中’如圖8所示，係經由抗姓劑遮光罩31 ’以蚀刻碎氧化膜32，於形成深達碎基板33之接觸孔34時 ’於下層形成之閘電極35周圍形成之矽氮化膜（SiN膜）36有 時會經顯露。 如上所述，於顯露出矽氮化膜之步驟中，於形成接觸孔 之姓刻中，有必要增高矽氧化膜對矽氮化膜之選擇比（碎氮 化膜選擇比）。圖9係顯示因CF4添加量不同而引起之碎氧化 膜（BPSG膜）蝕刻率、抗蝕劑遮光罩選擇比（琢面）、碎氮化 膜選擇比（SiN選擇比）之變化測定結果。 蝕刻條件為：C4F6/CF4/Ar/02之流量比為16/0至10/800/16 seem，上部電極2之RF動力為1530 W、下部電極3之pjp動力 為1350 W、壓力為3.99 Pa (30 mTorr)、晶圓w内面上之氛壓 力於中心為665 Pa (5 Torr)、邊緣為1330 Pa (1〇 τ〇ΙΤ)、頂部 -17· 本紙張尺度適用中國國家標準(CNS) Α4規格(210 x 297公釐) '_ " ^ - 521335 A7 B7 五、發明説明（15 ) 溫度為40°C、牆壁溫度為60°C、底部溫度為50°C。另外， 關於蝕刻時間，於測定蝕刻率及抗蝕劑遮光罩選擇比時為 90秒，於測定矽氮化膜選擇比時為相當於100%過度蝕刻之 時間。又，矽氧化膜之厚度為1400奈米，接觸孔徑為400奈 米。 同樣地如圖9所示，藉由添加CF4，係提昇蝕刻率及SiN選 擇比。但若增加CF4之添加量，則抗蝕劑遮光罩選擇比有降 低之傾向。因此，於該圖所示之例示中，CF4之添加量較佳 為約10 seem以下，若表為C/F比，較佳為圖中附有實線之 C/F比= 0.54以上者（實線以左）。 又，於矽氮化膜形成於矽氧化膜上之結構中，即使於蝕 刻矽氧化膜時，亦可得與上述情況相同之效果。 圖10係顯示矽氧化膜（P-Si02膜）之蝕刻率、抗蝕劑遮光 罩選擇比（琢面處）、弓形率（弓形CD率）、底徑率（底徑CD 率）、矽氮化膜選擇比之溫度關聯性之測定結果。 蝕刻條件為：使C4F6/CF4/Ar/02系混合氣體之流量比為 24/9/700/30 seem (底部溫度為-20、0°C(晶圓溫度為 80、100°C )時），及為30/1 1/850/36 seem(底部溫度為0、20°C (晶圓溫度 為 100、120°C)時）。 其他蝕刻條件為：上部電極2之RF動力為1800 W、下部 電極3之RF動力為2100 W、壓力為2.66 Pa (20 mTorr)至3.33 Pa (25 mTorr)、晶圓W内面上之氦壓力於中心為2000 Pa (15
Torr)、邊緣為4660 Pa(35 Ton:)、頂部溫度為60°C、牆壁溫度 為50°C、底部溫度為-20至20°C(晶圓溫度為80至120°C)。關 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 521335 五、發明説明（ 於姓刻時間，士人、a, — ^ β μ ,Α 化膜蝕刻率與抗蝕劑遮井^嫘 比時為相當於30%㈣不足之時間，之^先罩選擇 20%過度蝕刻之時間。 ，、〈外為相當於 々以圖所不，可知蝕刻率、抗蝕劑遮光罩選摆 y 率二：率、彻膜選擇比分別均有溫度相關性。、弓形 對==:遮光罩選_晶圓溫度低時較大，但 時車六佳、、 弓元率、及底徑率而T ’晶圓溫度高 •乂。。亦即，可知此等具有互換的關係。晶圓溫度若超 過⑽c (底部溫度40t)，則抗姓劑會軟化、變質，而無法 保時作為遮光罩之形狀。因此，晶圓溫度較佳為嶋。 如上述又說明，根據本發明，藉由混合2種以上之氟碳 系氣體以進行姓刻，可抑制產生弓形，同時可提昇姓刻率 及抗蝕劑遮光罩選擇比。另外，於顯露出矽氮化膜時，可 提昇矽氮化膜選擇比。 產業上利用1 根據本發明之絕緣膜之蝕刻方法，係可使用於進行半導 體裝置之製造之半導體製造產業中，因此係具產業上利用 性〇 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐)

Claims (1)

  1. 521335 A8 B8 C8 D8 六、申請專利範園 1 . 一種絕緣膜之蚀刻方法，其特徵在於使用一混合氣體作 為蚀刻氣體’該混合氣體至少包含：C 2 4、C/F比大於 0.625之第一氟碳系氣體；F - 4、C/F比大於0.5之第二 氟碳系氣體；Ar氣體；與〇2氣體。 2 .根據申請專利範圍第1項之絕緣膜之蝕刻方法，其特徵 在於該第一氟碳系氣體為C5F8氣體或C4F6氣體。 3 ·根據申請專利範圍第2項之絕緣膜之蝕刻方法，其特徵 在於該第二氟碳系氣體為選自CF4氣體、C2F6氣體、C3F8 氣體、<^48氣體之任一者。 4 ·根據申請專利範圍第1項之絕緣膜之蝕刻方法，其特徵在 於該第一氟碳系氣體與該第二氟碳系氣體之流量比（第 一氟碳系氣體流量/第二氟碳系氣體流量）為〇·5以上。 5 .根據申請專利範圍第1項之絕緣膜之蝕刻方法，其特徵 在於該混合氣體係另含氫氟碳系氣體。 6 ·根據申請專利範圍第5項之絕緣膜之蝕刻方法，其特徵 在於該氫氟碳系氣體為CH2F2。 7 . 根據申請專利範圍第1項之絕緣膜士你系丨、a 豕胰（蝕刻万法，其特徵 在於該混合氣體整體之C/F比為0.5以±。 8 ·根據申請專利範圍第1項之絕緣膜之# $ 在於該絕緣膜為矽氧化膜。 方法，其特徵
    裝 訂
    y.根據申請專 〜w刈万法， 在於該碎氧化膜之上層或了層係顯露出碎氮化膜 10·根據申請專利範圍第9項之絕緣膜之蚀刻方、会 -20- 521335 8 8 8 8 A B c D 、申請專利範圍 在於係在自行對準接觸孔之形成步驟中，進行該矽氧化 膜之蝕刻。 11·根據申請專利範圍第1項之絕緣膜之蝕刻方法，其特徵 在於係使形成有該絕緣膜之基板溫度為80至120°C。 -21 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
TW090131337A 2000-12-21 2001-12-18 Etching method for insulation film TW521335B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000389151 2000-12-21

Publications (1)

Publication Number Publication Date
TW521335B true TW521335B (en) 2003-02-21

Family

ID=18855762

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090131337A TW521335B (en) 2000-12-21 2001-12-18 Etching method for insulation film

Country Status (7)

Country Link
US (1) US20040035826A1 (zh)
JP (1) JP4008352B2 (zh)
KR (1) KR100782632B1 (zh)
CN (1) CN1249788C (zh)
AU (1) AU2002222631A1 (zh)
TW (1) TW521335B (zh)
WO (1) WO2002050885A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361945B2 (en) 2017-05-16 2022-06-14 Tokyo Electron Limited Plasma processing apparatus, processing system, and method of etching porous film

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164643B2 (ja) * 2002-07-17 2008-10-15 日本ゼオン株式会社 ドライエッチング方法及びパーフルオロ−２−ペンチンの製造方法
JP4963156B2 (ja) * 2003-10-03 2012-06-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
US7794616B2 (en) * 2004-08-09 2010-09-14 Tokyo Electron Limited Etching gas, etching method and etching gas evaluation method
KR100650835B1 (ko) * 2004-10-29 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자분리막 형성방법
US7416676B2 (en) * 2005-02-16 2008-08-26 Tokyo Electron Limited Plasma etching method and apparatus, control program for performing the etching method, and storage medium storing the control program
JP2007242753A (ja) * 2006-03-07 2007-09-20 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP5214152B2 (ja) * 2007-02-08 2013-06-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP4978512B2 (ja) * 2008-02-29 2012-07-18 日本ゼオン株式会社 プラズマエッチング方法
US20110265883A1 (en) * 2010-04-30 2011-11-03 Applied Materials, Inc. Methods and apparatus for reducing flow splitting errors using orifice ratio conductance control
CN103578973B (zh) * 2012-07-29 2017-09-05 中国科学院微电子研究所 氮化硅高深宽比孔的循环刻蚀方法
CN103903978B (zh) * 2012-12-27 2016-12-28 南亚科技股份有限公司 蚀刻方法
CN106297831B (zh) * 2015-05-21 2020-04-21 新科实业有限公司 在衬底形成图案的方法
US10276439B2 (en) 2017-06-02 2019-04-30 International Business Machines Corporation Rapid oxide etch for manufacturing through dielectric via structures

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法
JP3154128B2 (ja) * 1991-05-24 2001-04-09 ソニー株式会社 ドライエッチング方法
JP3116569B2 (ja) * 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
KR100246029B1 (ko) * 1997-10-20 2000-03-02 구자홍 간헐 영상 녹화재생장치
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
JP3003657B2 (ja) * 1997-12-24 2000-01-31 日本電気株式会社 半導体装置の製造方法
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
TW511335B (en) * 1998-06-09 2002-11-21 Mitsubishi Electric Corp Integrated circuit
US6297163B1 (en) * 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
JP4776747B2 (ja) * 1998-11-12 2011-09-21 株式会社ハイニックスセミコンダクター 半導体素子のコンタクト形成方法
JP4230029B2 (ja) * 1998-12-02 2009-02-25 東京エレクトロン株式会社 プラズマ処理装置およびエッチング方法
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer
JP2000252259A (ja) * 1999-02-25 2000-09-14 Sony Corp ドライエッチング方法及び半導体装置の製造方法
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation
US6849193B2 (en) * 1999-03-25 2005-02-01 Hoiman Hung Highly selective process for etching oxide over nitride using hexafluorobutadiene
JP4578651B2 (ja) * 1999-09-13 2010-11-10 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置、プラズマエッチング方法
JP2001135630A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6337244B1 (en) * 2000-03-01 2002-01-08 Micron Technology, Inc. Method of forming flash memory
US6451703B1 (en) * 2000-03-10 2002-09-17 Applied Materials, Inc. Magnetically enhanced plasma etch process using a heavy fluorocarbon etching gas
US6337285B1 (en) * 2000-03-21 2002-01-08 Micron Technology, Inc. Self-aligned contact (SAC) etch with dual-chemistry process
JP4839506B2 (ja) * 2000-04-28 2011-12-21 ダイキン工業株式会社 ドライエッチング方法
KR100362834B1 (ko) * 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
EP1281193A2 (en) * 2000-05-12 2003-02-05 Tokyo Electron Limited Method of high selectivity sac etching
US6362109B1 (en) * 2000-06-02 2002-03-26 Applied Materials, Inc. Oxide/nitride etching having high selectivity to photoresist
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US6797639B2 (en) * 2000-11-01 2004-09-28 Applied Materials Inc. Dielectric etch chamber with expanded process window
JP4186045B2 (ja) * 2000-11-08 2008-11-26 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
JP4213871B2 (ja) * 2001-02-01 2009-01-21 株式会社日立製作所 半導体装置の製造方法
TW483111B (en) * 2001-06-08 2002-04-11 Promos Technologies Inc Method for forming contact of memory device
US6674241B2 (en) * 2001-07-24 2004-01-06 Tokyo Electron Limited Plasma processing apparatus and method of controlling chemistry
US6518164B1 (en) * 2001-11-30 2003-02-11 United Microelectronics Corp. Etching process for forming the trench with high aspect ratio

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361945B2 (en) 2017-05-16 2022-06-14 Tokyo Electron Limited Plasma processing apparatus, processing system, and method of etching porous film
TWI778064B (zh) * 2017-05-16 2022-09-21 日商東京威力科創股份有限公司 電漿處理裝置、處理系統及蝕刻多孔質膜之方法

Also Published As

Publication number Publication date
WO2002050885A1 (fr) 2002-06-27
AU2002222631A1 (en) 2002-07-01
JPWO2002050885A1 (ja) 2004-04-22
KR100782632B1 (ko) 2007-12-06
CN1483219A (zh) 2004-03-17
JP4008352B2 (ja) 2007-11-14
KR20030066747A (ko) 2003-08-09
US20040035826A1 (en) 2004-02-26
CN1249788C (zh) 2006-04-05

Similar Documents

Publication Publication Date Title
TW521335B (en) Etching method for insulation film
TW538476B (en) Magnetically enhanced plasma etch process using a heavy fluorocarbon etching gas
US6387287B1 (en) Process for etching oxide using a hexafluorobutadiene and manifesting a wide process window
US6602434B1 (en) Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
US6613691B1 (en) Highly selective oxide etch process using hexafluorobutadiene
TW546731B (en) Method of manufacturing a semiconductor integrated circuit device
JP4454148B2 (ja) 改良式の酸化層エッチング方法
KR101644732B1 (ko) Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막
US6849193B2 (en) Highly selective process for etching oxide over nitride using hexafluorobutadiene
WO1999016110A2 (en) Plasma process for selectively etching oxide using fluoropropane or fluoropropylene
TW529105B (en) Etching method of organic based insulating film and dual damascene process
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
KR100255405B1 (ko) 드라이에칭방법
KR20010042983A (ko) 고 종횡비 개구를 형성하는 방법
JP4852213B2 (ja) 高選択性のｓａｃのエッチングの方法
TWI822631B (zh) 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法
WO1999021218A1 (en) Self-aligned contact etch using difluoromethane and trifluoromethane
US6821900B2 (en) Method for dry etching deep trenches in a substrate
TWI342045B (en) Methods of reducing photoresist distortion while etching in a plasma processing system
US5908320A (en) High selectivity BPSG:TiSi2 contact etch process
WO2002049089A1 (fr) Methode de gravure d'un film isolant poreux, procede de double damasquinage, dispositif a semi-conducteur
TWI792230B (zh) 基片的低溫蝕刻方法及其裝置
TWI844483B (zh) 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法
US20240112919A1 (en) Low-Temperature Etch
JP2000164581A (ja) 食刻遅延現象を改善する半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent