KR20030066747A - 절연막의 에칭 방법 - Google Patents

절연막의 에칭 방법 Download PDF

Info

Publication number
KR20030066747A
KR20030066747A KR10-2003-7008446A KR20037008446A KR20030066747A KR 20030066747 A KR20030066747 A KR 20030066747A KR 20037008446 A KR20037008446 A KR 20037008446A KR 20030066747 A KR20030066747 A KR 20030066747A
Authority
KR
South Korea
Prior art keywords
gas
etching
ratio
fluorocarbon
insulating film
Prior art date
Application number
KR10-2003-7008446A
Other languages
English (en)
Other versions
KR100782632B1 (ko
Inventor
아다치겐지
고바야시노리유키
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20030066747A publication Critical patent/KR20030066747A/ko
Application granted granted Critical
Publication of KR100782632B1 publication Critical patent/KR100782632B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

에칭 가스로서, C의 수가 4 이상이고 C/F 비가 0.625 이상인 제 1 플루오로카본계 가스, F의 수가 4 이상이고 C/F 비가 0.5 이하인 제 2 플루오로카본계 가스, Ar 가스 및 O2가스를 적어도 함유하는 혼합 가스를 사용하고, 실리콘 산화막 등으로 이루어진 절연막의 에칭을 실시한다. 이에 따라, 종횡비가 높은 콘택트홀을 형성하는 경우에 있어서도, 에칭속도 및 레지스트 마스크 선택비를 향상시킴과 동시에 콘택트홀이 보우잉 형상이 되는 것을 억제할 수 있다.

Description

절연막의 에칭 방법{ETCHING METHOD FOR INSULATING FILM}
최근 반도체 집적 회로의 고밀도화에 따라 콘택트홀의 종횡비가 높아지고, 이러한 콘택트홀을 형성하기 위해 C5F8/Ar/O2계 에칭 가스가 사용되었다.
그러나, C5F8/Ar/O2계 에칭 가스에서는 에칭속도가 느리고 스루풋(throughput)이 불량한 문제 이외에도, 레지스트 마스크 선택비가 낮고 보우잉 형상(bowing shape)(호리병 형상)이 형성되는 문제가 있었다.
발명의 요약
본 발명의 목적은 에칭속도 및 레지스트 마스크 선택비를 향상시킬 수 있는 동시에, 보우잉 형상을 억제할 수 있는 절연막의 에칭 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해 본 발명에 따르면 에칭 가스로서, C의 수가 4이상이고 C/F 비가 0.625 이상인 제 1 플루오로카본계 가스, F의 수가 4 이상이고 C/F 비가 0.5 이하인 제 2 플루오로카본계 가스, Ar 가스 및 O2가스를 적어도 함유하는 혼합 가스를 사용하는 것을 특징으로 한다.
C가 다량이고 C/F 비가 큰 제 1 플루오로카본계 가스, F가 다량이고 C/F 비가 작은 제 2 플루오로카본계 가스를 혼합하여 사용함으로써, 제 1 플루오로카본계 가스에 의해 레지스트 마스크 선택비를 증가시킬 있는 동시에 제 2 플루오로카본계 가스에 의해 보우잉 형상의 발생을 억제하고 또한 에칭속도를 증가시킬 수 있으므로, 에칭속도 및 레지스트 마스크 선택비 모두를 향상시킬 수 있다.
또한 본 발명에 따르면, 상기 제 1 플루오로카본계 가스는 C의 수가 4 이상이고 C/F 비가 0.625 이상인 C5F8가스 또는 C4F6가스인 것을 특징으로 한다.
또한 본 발명에 따르면, 상기 제 2 플루오로카본계 가스는 CF4가스, C2F6가스, C3F8가스 및 C4F8가스로부터 선택된 어느 하나인 것을 특징으로 한다.
이에 따라, 보우잉 형상의 발생을 억제하면서 에칭속도를 향상시킬 수 있으므로 고종횡비의 콘택트홀을 효율적으로 형성할 수 있다.
여기에서, 제 2 플루오로카본계 가스의 C/F 비를 보다 크게함으로써(즉, CF4-> C2F6-> C3F8-> C4F8로 함으로써) 에칭종(주로, CFx라디칼)을 효율적으로 생성시킬 수 있으므로 에칭속도를 보다 개선시킬 수 있다.
또한 본 발명에 따르면, 상기 제 1 플루오로카본계 가스 대 제 2 플루오로카본계 가스의 유량비(제 1 플루오로카본계 가스 유량/제 2 플루오로카본계 가스 유량)가 0.5 이상인 것을 특징으로 한다.
이에 따라, 에칭속도의 저하를 억제하면서 레지스트 마스크 선택비를 확보할 수 있다.
또한 본 발명에 따르면, 상기 혼합 가스는 하이드로플루오로카본계 가스를 추가로 함유하는 것을 특징으로 한다. 여기에서, 상기 하이드로플루오로카본계 가스는 CH2F2가스인 것이 바람직하다.
이에 따라, 보우잉 형상이나 에칭속도에 거의 영향을 미치지 않고 레지스트 마스크 선택비를 추가로 향상시킬 수 있다.
또한 본 발명에 따르면, 상기 혼합 가스 전체의 C/F 비가 0.5 이상인 것을 특징으로 한다.
또한 본 발명에 따르면, 상기 절연막이 실리콘 산화막인 것을 특징으로 한다. 또한 본 발명에 따르면, 상기 실리콘 산화막의 에칭에 있어서 상층 또는 하층에 실리콘 질화막이 노출되는 것을 특징으로 한다. 또한, 이러한 실리콘 산화막의 에칭이 셀프 얼라인 콘택트(self align contact)의 형성 공정에서 실시되는 것을 특징으로 한다.
또한 본 발명에 따르면, 상기 절연막이 형성된 기판의 온도를 80 내지 120℃로 하는 것을 특징으로 한다.
기판 온도를 상기 온도 범위로 함으로써, 에칭속도, 레지스트 마스크 선택비, 보우잉비, 하부(bottom) 직경비 및 실리콘 질화막 선택비를 양호한 값으로 유지할 수 있다.
본 발명은 절연막의 에칭 방법에 관한 것으로, 특히 고종횡비의 콘택트홀(contact hole)의 에칭에 적용하기에 바람직한 것이다.
도 1은 본 발명의 한 실시예에 관한 에칭 장치의 개략적인 구성을 나타내는 단면도이다.
도 2는 본 발명의 한 실시예에 관한 에칭 시료의 구성을 나타내는 단면도로서, 도 2a는 에칭전, 도 2b는 에칭후를 나타낸다.
도 3은 본 발명의 한 실시예에 관한 플루오로카본의 종류 및 유량비를 파라미터로 한 경우의 에칭 특성을 나타낸 것이다.
도 4는 본 발명의 한 실시예에 관한 에칭 가스 전체의 C/F 비 계산 결과를 나타낸 것이다.
도 5는 본 발명의 한 실시예에 관한 CF4첨가량과 에칭 특성의 관계를 나타낸 것으로, 도 5a는 에칭속도 및 레지스트 마스크 선택비를 나타내고, 도 5b는 보우잉비 및 하부 직경비를 나타낸다.
도 6은 본 발명의 한 실시예에 관한 C2F6첨가량과 에칭 특성의 관계를 나타낸 것으로, 도 6a는 에칭속도 및 레지스트 마스크 선택비를 나타내고, 도 6b는 보우잉비 및 하부 직경비를 나타낸다.
도 7은 본 발명의 한 실시예에 관한 C3F8첨가량과 에칭 특성의 관계를 나타낸 것으로, 도 7a는 에칭속도 및 레지스트 마스크 선택비를 나타내고, 도 7b는 보우잉비 및 하부 직경비를 나타낸다.
도 8은 본 발명의 한 실시예에 관한 에칭 시료의 구성을 나타내는 단면도이다.
도 9는 본 발명의 한 실시예에 관한 CF4첨가량과 에칭 특성의 관계를 나타낸 것이다.
도 10은 본 발명의 한 실시예에 관한 에칭 특성의 온도 의존성을 나타낸 것이다.
이하, 본 발명의 실시 양태에 따른 에칭 방법에 관해서 도면을 참조하면서 설명한다.
도 1은 본 발명의 한 실시 양태에 관한 에칭 장치의 개략적인 구성을 나타내는 단면도이다. 이 실시 양태에서는 제 1 플루오로카본계 가스를 직쇄의 분자 구조를 가지는 C4F6로 하고, 제 2 플루오로카본계 가스를 CF4로 하여 C4F6/CF4/Ar/O2계 혼합 가스로 에칭하는 경우를 나타낸다.
도 1에 있어서, 처리실(1)내에는 상부 전극(2) 및 서셉터(3)가 구비되어 있다. 이 서셉터(3)는 하부 전극을 겸하고 있다. 또한, 상부 전극(2)에는 에칭 가스를 처리실(1)내에 도입하는 가스분출구멍(2a)이 구비되어 있다.
상기 서셉터(3)는 서셉터 지지대(4)상에 지지되고, 서셉터 지지대(4)는 절연판(5)을 통해 처리실(1)내에 유지되어 있다. 상부 전극(2) 및 서셉터(3)에는 고주파 전원(13, 11)이 각각 접속되고, 처리실(1)내에 도입된 에칭 가스를 플라즈마화한다.
서셉터 지지대(4)에는 냉매실(10)이 구비되어 있고, 액체 질소 등의 냉매가 냉매 공급관(10a) 및 냉매 배출관(10b)을 통해 냉매실(10)내를 순환한다. 또한, 여기에서 발생되는 냉열을 서셉터 지지대(4) 및 서셉터(3)를 통해 웨이퍼(W)에 전열시킴으로써, 웨이퍼(W)를 냉각시킬 수 있다.
서셉터(3)상에는 정전척(electrostatic chuck)(6)이 구비되어 있다. 정전척(6)은 도전층(7)이 폴리이미드 필름(8a, 8b) 사이에 개재된 구성을 갖는다. 도전층(7)에는 직류 고압 전원(12)이 접속되어 도전층(7)에 직류 고전압을 부여함으로써, 웨이퍼(W)에 쿨롱력을 작용시키고 서셉터(3)상에 웨이퍼(W)를 고정시킬 수 있다.
또한, 서셉터(3) 및 정전척(6)에는 He 가스를 도입하는 가스 통로(9)가 구비되어 있다. 이 가스 통로(9)를 통해 He 가스를 웨이퍼(W)의 이면측에 공급함으로써, 서셉터(3)상에 설치된 웨이퍼(W)를 냉각시킬 수 있다. 가스 통로(9)는 개폐 밸브(18a) 및 유량 조정 밸브(18b)를 통해 He 가스 공급원(18)에 접속되고, 웨이퍼(W)의 이면에서의 He 가스의 압력을 제어할 수 있다.
처리실(1)에는 가스 공급관(1a) 및 배기관(1b)이 접속되어 있다. 가스 공급관(1a)은 개폐 밸브(14a 내지 17a) 및 유량 조정 밸브(14b 내지 17b)를 통해, C4F6가스 공급원(14), CF4가스 공급원(15), Ar 가스 공급원(16) 및 O2가스 공급원(17)에 접속되어 있다.
배기관(1b)은 진공 펌프에 접속되고, 이 진공 펌프로 처리실(1)내를 배기함으로써 처리실(1)의 압력을 조절할 수 있다.
절연막의 에칭을 실시하는 경우, 절연막이 형성된 웨이퍼(W)를 서셉터(3)상에 설치하고, 정전척(6)에 의해 고정시킨다.
다음으로, 처리실(1)을 배기하고 처리실(1)내의 압력을 조절하면서 개폐 밸브(14a 내지 17a)를 열어 C4F6가스, CF4가스, Ar 가스 및 O2가스를 처리실(1)내에 도입한다.
C4F6가스, CF4가스, Ar 가스 및 O2가스의 유량비는 유량 조정 밸브(14b 내지 17b)에 의해서 조절할 수 있다. C4F6가스 대 CF4가스의 유량비(C4F6가스 유량/CF4가스 유량)는 레지스트 마스크 선택비를 확보하기 위해 0.5 이상인 것이 바람직하다.
다음으로, 고주파 전원(13)으로부터 RF 전력(60MHz)을 상부 전극(2)에 인가함과 동시에, 고주파 전원(11)으로부터 RF 전력(2MHz)을 서셉터(3)에 인가함으로써 에칭 가스를 플라즈마화하고 절연막의 에칭을 실시한다. 이 때, 웨이퍼(W)를 효율적으로 냉각시키기 위해 개폐 밸브(18a)를 열고, He 가스를 가스 통로(9)를 통하여웨이퍼(W)의 이면측에 공급한다. 웨이퍼(W)의 냉각 온도는 유량 조정 밸브(18b)를 사용하여 He 가스의 압력을 조절함으로써 제어할 수 있다. 에칭 조건은 상부 전극(2) 및 서셉터(3)의 RF 전력이 140 내지 2100W 정도, 처리실(1)내의 압력이 1.33 내지 9.31Pa(10 내지 70mTorr)정도, 서셉터(3)의 온도가 -20 내지 20℃정도, 웨이퍼(W)의 온도가 80 내지 120℃ 정도인 것이 바람직하다.
분자중의 C(탄소원자)의 수가 많은 C4F6가스는 CF계 라디칼(CF*, CF2 *, CF3 *) 등의 다량의 에칭종을 공급하면서, 탄소계 중합체의 퇴적을 촉진하고, 에칭속도를 향상시키면서 레지스트 선택비를 향상시킬 수 있지만, 보우잉 형상을 발생시키기 쉽다.
C4F6가스가 보우잉을 발생시키기 쉬운 이유는, 탄소계 중합체가 콘택트홀의 입구 부근에 다량으로 퇴적되기 때문에 그 퇴적부의 아래쪽에는 반대로 퇴적이 일어나기 어렵게 되고, 이 부분에서 콘택트홀 측벽부의 에칭이 진행되기 때문이다.
따라서, 보우잉 형상을 발생시키기 쉬운 C4F6가스에, 분자 중의 F(불소원자)의 수가 다량이고 또한 C/F 비가 작은 CF4를 첨가함으로써, 콘택트홀 입구에서의 탄소계 중합체의 퇴적을 억제하여 최종적으로 보우잉 형상의 발생을 억제하는 것이 가능해진다.
탄소계 중합체가 퇴적되면 레지스트 선택비가 향상되는 이유는, 산화막의 에칭면에서는 산화막에 함유되어 있는 산소가 스패터아웃(spatter out)되어 탄소계중합체의 분해에 기여하는데 반해, 레지스트 표면에서는 이온 충격 등에 의해서도 탄소계 중합체가 용이하게 제거되지 않기 때문이다. 또한, CF4가스가 탄소계 중합체의 퇴적을 억제하면서 에칭을 촉진하기 때문에, 에칭속도를 향상시키는 것이 가능해진다. 특히, C4F6가스에 CF4가스를 혼합함으로써, 다량의 에칭종을 공급하면서 탄소계 중합체의 퇴적을 억제하는 것이 가능해진다. 이에 따라, 종횡비가 10 이상인 콘택트홀을 형성하는 경우에 있어서도, 홀의 누락성의 악화를 억제하고, 10 이상의 고종횡비의 콘택트홀을 효율적으로 형성하는 것이 가능해진다.
또한, 절연막은 예컨대 SiO2막 이외에, PSG막, BSG막, BPSG막, AsSG막, AsPSG막, AsBSG막 등일 수도 있다. 또한, 상술한 실시 양태에서는 C4F6/CF4/Ar/O2계 가스를 사용한 경우에 관해서 설명하였지만, 직쇄의 분자 구조를 가지는 C4F6가스 대신 환상의 분자 구조를 가지는 C4F6및 C5F8가스를 사용할 수도 있다. 또한, CF4가스 대신 C2F6가스, C3F8가스 또는 C4F8가스를 사용할 수도 있다.
또한, 상술한 실시 양태에서는 종류가 다른 2계통의 플루오로카본 가스를 Ar/O2계 가스와 혼합하는 방법에 관해서 설명하였지만, 종류가 다른 3계통 이상의 플루오로카본 가스를 사용할 수도 있다. 또한, CH2F2가스, CH3F 가스 등의 분자 구조 중에 수소를 갖는 하이드로플루오로카본계 가스를 추가로 첨가할 수도 있다. CH2F2가스 등을 첨가하면, CH2F2가스에 함유되어 있는 수소로 불소를 포착시킴으로써, 에칭 가스의 C/F 비를 증가시키고 레지스트 선택비를 더욱 향상시킬 수 있다.
또한, 상술한 실시 양태에서는 상부 전극과 하부 전극 모두에 고주파 전압을 인가하는 유형의 RIE 장치를 사용하여 에칭을 실시하는 방법에 관해서 설명하였지만, 마그네트론 RIE 장치, ECR(전자 사이클로트론 공명) 플라즈마 에칭 장치, HEP(헬리콘파 여기 플라즈마) 에칭 장치, ICP(유도 결합 플라즈마) 에칭 장치, TCP(전송 결합 플라즈마) 에칭 장치 등에 적용할 수도 있다. 이하, 본 발명의 실시예에 관해서 실험 데이터를 참조하면서 설명한다.
도 2a는 본 발명의 한 실시예에 관한 에칭 시료의 구성을 나타내는 단면도이다. 도 2a에 있어서, 실리콘 기판(21)상에는 산화 규소막(22)(열산화막)이 적층되고, 산화 규소막(22)상에는 개구부(24)가 형성된 포토레지스트막(23)이 적층되어 있다. 여기에서, 산화규소막(22)의 막 두께(Th)는 2㎛, 포토레지스트막(23)의 막 두께(Tr)는 600㎚, 개구부(24)의 직경(HФ)은 0.15㎛로 하였다. 이 도 2a의 샘플을 사용하고 도 1의 에칭 장치를 사용하여 에칭(ET)을 실시하였다.
도 2b는 에칭 후의 보우잉 형상을 나타내는 단면도이다. 도 2b에 있어서, 도 2a의 샘플의 에칭(ET)을 실시하면, 보우잉 형상을 갖는 콘택트홀이 산화 규소막(22)내에 형성된다.
보우잉의 정도를 나타내는 보우잉비는 보우잉 직경(Gc)/상부 직경(Tc)으로 정의된다. 이 보우잉비는 1이 가장 바람직하고, 바람직한 범위는 0.95 내지 1.05(±5% 이내)이다. 또한, 보우잉 직경(Gc)은 콘택트홀(25)의 도중(途中)에서 가장 팽창된 부분의 직경이고, 상부 직경(Tc)은 콘택트홀(25)의 최상부의 직경이다.
또한, 하부 직경(Bc)은 콘택트홀(25)의 밑바닥의 직경이다. 하부 직경(Bc)/상부 직경(Tc)으로 정의되는 하부 직경비는 1이 가장 바람직하다. 그러나, 작은 직경이면서 깊은 홀의 경우, 하부 직경비는 작아진다. 일반적으로, 상부 직경 0.15㎛ 정도에서 홀의 깊이 2 내지 3㎛인 경우, 30% 오버 에칭되고 하부 직경비는 70% 정도이다.
본 실시예에서 레지스트 마스크 선택비는 산화규소막(22)의 에칭속도를 평탄부의 포토레지스트막(23)의 에칭속도로 나눈 값이다. 레지스트 마스크 선택비는 클수록 좋은데, 바람직하게는 5.0 이상이다.
본 발명의 한 실시예에 관한 에칭 결과를 종래예와 비교하기 위해, 종래예에 의한 에칭을 실시하였다. 종래예의 에칭 조건으로서 C5F8/Ar/O2계 혼합 가스를 유량비 15/380/19sccm으로 사용하였다. 또한, 상부 전극(2)의 RF 전력을 2170W, 하부 전극(3)의 RF 전력을 1550W, 압력을 2.00Pa(15mTorr), 웨이퍼(W) 이면에서의 He 압력을 중앙에서는 2000Pa(15Torr) 가장자리에서는 3330Pa(25Torr), 상부 온도를 60℃, 벽(wall) 온도를 50℃, 하부 온도를 20℃로 설정하였다. 에칭 시간은 에칭속도 및 레지스트 선택비를 구하는 경우 30% 언더 에칭의 조건으로 하고, 단면 형상을 평가하는 경우 30% 오버 에칭에 상당하는 4분 48초간으로 하였다. 전극 사이 간격은 25㎜이다.
이 경우, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서, 에칭속도가 각각 560, 558 및 504㎚/min, 패시트(facet)면에서의 레지스트 마스크 선택비가 각각4.9, 5.4 및 5.0, 보우잉비가 각각 1.02, 1.06 및 1.03, 하부 직경(Bc)이 각각 107, 108 및 95㎚, 하부 직경비가 각각 71.3, 72.0 및 63.3%로, 보우잉 형상을 갖는 단면 형상이 수득되었다.
한편, 본 실시예의 에칭 조건으로는 제 1 플루오로카본계 가스를 C4F6로 하고, 제 2 플루오로카본계 가스를 CF4로 한 C4F6/CF4/Ar/O2계 혼합 가스를 유량비 25/10/500/26sccm에서 사용하였다. 또한, 상부 전극(2)의 RF 전력을 1800W, 하부 전극(3)의 RF 전력을 1800W, 압력을 2.66Pa(20mTorr), 웨이퍼(W) 이면에서의 He 압력을 중앙에서는 665Pa(5Torr) 가장자리에서는 3330Pa(25Torr), 상부 온도를 60℃, 벽 온도를 50℃, 하부 온도를 -10℃로 설정하였다. 에칭 시간은 에칭속도 및 레지스트 선택비를 구하는 경우 30% 언더 에칭의 조건으로 하고, 단면 형상을 평가하는 경우 30% 오버 에칭에 상당하는 4분 24초간으로 하였다.
이 경우, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서, 에칭속도가 각각 588, 606 및 622㎚/min, 패시트면에서의 레지스트 마스크 선택비가 각각 5.7, 5.3 및 5.5, 보우잉비가 각각 1.00, 1.00 및 1.00, 하부 직경(Bc)이 각각 99, 93 및 109㎚, 하부 직경비가 각각 66.0%, 62.0% 및 72.7%로, 보우잉 형상이 없는 단면 형상이 수득되었다.
이와 같이 C5F8/Ar/O2계 혼합 가스에서 바꾸어 C4F6/CF4/Ar/O2계 혼합 가스를 사용하여 에칭을 실시함으로써, 보우잉비를 ±5% 이내로 억제하는 것이 가능해짐과 동시에, 에칭속도를 약 1.12배, 레지스트 선택비를 약 1.08배 향상시킬 수 있었다.
또한, C4F6/CF4/Ar/O2계 혼합 가스 대신 제 2 플루오로카본계 가스를 C2F6로 한 C4F6/C2F6/Ar/O2계 혼합 가스를 사용하여 에칭을 실시하였다. 단면 형상을 평가할 때 30% 오버 에칭의 에칭 시간은 4분 32초, 그 밖의 에칭 조건은 상술한 실시예와 동일하다.
이 경우, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서, 에칭속도가 각각 608, 636 및 686㎚/min, 패시트면에서의 레지스트 마스크 선택비가 각각 6.2, 5.9 및 6.0, 보우잉비가 각각 0.98, 0.99 및 1.00, 하부 직경(Bc)이 각각 105, 99 및 99㎚, 하부 직경비가 각각 70.0%, 66.0% 및 66.0%이었다.
이와 같이, C4F6/CF4/Ar/O2계 혼합 가스 대신 C4F6/C2F6/Ar/O2계 혼합 가스를 사용하여 에칭을 실시함으로써, 보우잉비를 ±5% 이내로 억제하면서 에칭속도를 약 1.19배, 레지스트 선택비를 1.18배 향상시킬 수 있었다.
또한, C4F6/CF4/Ar/O2계 혼합 가스 대신 제 1 플루오로카본계 가스를 C5F8로 한 C5F8/CF4/Ar/O2계 혼합 가스를 사용하여 에칭을 실시하였다. 샘플은 하지(下地)가 실리콘이고, 그 위에 3㎛ 두께의 BPSG막을 형성한 것이다. 또한, 에칭에 의해서 형성한 홀의 직경은 0.25㎛이다.
에칭 조건은 유량비가 25/15/500/25sccm, 상부 전극(2)의 RF 전력이 1750W, 하부 전극(3)의 RF 전력이 1800W, 압력이 2.66Pa(20mTorr), 웨이퍼(W) 이면에서의 He 압력이 중앙에서는 665Pa(5Torr) 가장자리에서는 3330Pa(25Torr), 상부 온도가20℃, 벽 온도가 60℃, 하부 온도가 50℃, 에칭 시간이 30% 오버 에칭에 상당하는 시간이다.
이 경우, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서의 평균 에칭속도는 680.5㎚/min이었다.
또한, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서, 패시트면에서의 레지스트 마스크의 잔막량은 각각 184, 158 및 86㎚(초기막 두께 약 800㎚), 보우잉비가 각각 1.00, 1.00 및 1.00, 하부 직경비가 각각 0.59, 0.59 및 0.59이었다.
한편, 비교예로서 상기 가스계로부터 CF4를 제외하고, 다른 조건은 상기의 경우와 같은 C5F8/Ar/O2계 혼합 가스를 사용하여 에칭을 실시하였다. 그 결과, 평균 에칭속도가 561.1㎚/min, 웨이퍼(W)의 중앙, 중간 및 가장자리에 있어서, 패시트면에서의 레지스트 마스크의 잔막량이 각각 91, 112 및 33㎚(초기막 두께 약 800nm), 보우잉비가 각각 1.15, 1.10 및 1.05, 하부 직경비가 각각 0.77, 0.67 및 0.62이었다.
이와 같이, 제 1 플루오로카본계 가스로서 C5F8을 사용하고 C5F8/CF4/Ar/O2계 혼합 가스를 사용한 경우, 하부 직경비가 약간 악화되지만, 보우잉비가 1.00으로 양호하고, 비교예에 비해 에칭속도를 약 1.20배 향상시킬 수 있었다. 또한, 비교예에 비해 레지스트 마스크의 잔막량이 많다는 점에서, 레지스트 마스크 선택비도 향상되었음을 알 수 있다.
도 3은 본 발명의 한 실시예에 관한 플루오로카본의 종류 및 유량비를 파라미터로 한 경우의 에칭 특성을 나타낸 것이다. 처리 조건은 상술한 실시예와 동일하고, 오버 에칭은 30%이다. 도 3에 있어서, C/F 비가 큰 제 1 플루오로카본계 가스는 C4F6, C/F 비가 작은 제 2 플루오로카본계 가스는 CxFy로 나타내고, 곡선 A1 및 A2는 CxFy= CF4, 곡선 B1및 B2는 CxFy= C2F6, 곡선 C1및 C2는 CxFy= C3F8, 곡선 D1및 D2는 CxFy= C4F8의 경우를 나타낸다.
도 3에 있어서, 총 가스 유량이 동일하고(35sccm), CxFy가스에 대한 C4F6가스의 유량비(C4F6가스 유량/CxFy가스유량)가 커지면, 레지스트 마스크 선택비는 향상되고, 에칭속도도 증대된다. 이것은 가스 전체로서의 C/F 비의 증가에 의한 에칭종의 증가 및 탄소계 중합체의 퇴적이 에칭속도 향상 및 레지스트 마스크 선택비 향상에 작용하기 때문이라고 생각된다.
한편, C4F6가스의 유량이 동일하고(25sccm) CxFy가스의 유량이 증가하면, 에칭속도는 증대되지만 레지스트 마스크 선택비는 저하된다. 이것은 CxFy가스의 유량이 증가하면, 가스 전체에서의 C/F 비가 저하됨으로써 탄소계 중합체의 퇴적이 감소되기 때문이라고 생각된다. 이 때문에 레지스트 마스크 선택비의 관점에서는 CxFy가스에 대한 C4F6가스의 유량비(C4F6가스 유량/CxFy가스 유량)는 0.5 이상인 것이 바람직하고, 1 이상이 더욱 바람직하다. 또한, 에칭속도의 관점에서는 C4F6가스의 유량은 20sccm 이상인 것이 바람직하다.
도 4는 본 발명의 한 실시예에 관한 에칭 가스 전체의 C/F 비 계산 결과를 나타낸 것이다.
도 4에 있어서, CxFy가스에 대한 C4F6가스의 유량비가 1 이상인 경우, 에칭 가스 전체의 C/F 비가 0.5 이상이라는 것을 알 수 있다. 도 3에 있어서, C/F 비가 0.5 이상인 경우를 동그라미 표시로 나타냈다. 도 3에 나타낸 바와 같이, 레지스트 마스크 선택비를 향상시키기 위해서는 두 가지 플루오로카본계 가스가 혼합된 에칭 가스 전체의 C/F 비를 0.5 이상으로 하는 것이 바람직하다.
또한, CxFy를 CF4-> C2F6-> C3F8-> C4F8로 바꿈으로써, 레지스트 마스크 선택비를 거의 일정하게 유지한 채로 에칭속도를 향상시킬 수 있다. 이것은 CxFy중의 C의 수(x)의 증가에 의해 에칭종이 증가하는 CxFy중의 C/F 비(x/y)가 0.5 이하로 유지되고 있으므로, 탄소계 중합체의 퇴적의 영향이 작기 때문이라고 생각된다. 이 때문에 에칭속도의 관점에서는 CxFy에서의 C의 수(x)는 큰 것이 바람직하다.
또한, CxFy= C4F8인 경우, C의 수(x)가 크기 때문에 탄소계 중합체의 퇴적이 촉진된다. 이 때문에 종횡비가 10 이상인 컨택트홀을 SiO2막에 형성하면 홀의 누락성이 나빠진다. 단, PSG막, BSG막, BPSG막, AsSG막, AsPSG막, AsBSG막 등의 저융점막에 대해서는 홀의 누락성을 유지하는 것이 가능하기 때문에, CxFy= C4F8의 혼합 가스는 이들의 저융점막의 에칭에 특히 적합하다.
도 5 내지 7은 각각 C/F 비가 작은 제 2 플루오로카본계 가스의 유량(첨가량)을 변화시킨 경우 에칭속도, 평탄부에서의 레지스트 마스크 선택비, 보우잉비 및 하부 직경비의 변화를 조사한 결과를 나타낸 것이다. 도 5는 CF4인 경우, 도 6은 C2F6인 경우, 도 7은 C3F8인 경우이다. 또한, 이들 도면에 있어서, 도 5a, 도 6a 및 도 7a는 에칭속도와 평탄부에서의 레지스트 마스크 선택비의 변화를 나타내고, 도 5b, 도 6b 및 도 7b는 보우잉비 및 하부 직경비의 변화를 나타내고 있다. 에칭 조건은 C4F6/CxFy/Ar/O2의 유량비가 35/0 내지 35/700/36sccm, 상부 전극(2)의 RF 전력이 2200W, 하부 전극(3)의 RF 전력이 1800W, 압력이 2.66Pa(20mTorr), 웨이퍼(W) 이면에서의 He 압력이 중앙에서는 665Pa(5Torr) 가장자리에서는 3330Pa(25Torr), 상부 온도가 60℃, 벽 온도가 50℃, 하부 온도가 -10℃이다.
에칭 시간은 에칭속도 및 레지스트 선택비를 구하는 경우 30% 언더 에칭의 조건으로 하고, 단면 형상을 평가하는 경우 30% 오버 에칭에 상당하는 시간으로 하였다.
이들 도면에 나타낸 바와 같이, CF4, C2F6및 C3F8를 첨가함으로써, 에칭속도가 향상되고, 보우잉비도 개선되고, 하부 직경비도 개선된다. 한편, 레지스트 마스크 선택비는 CF4, C2F6및 C3F8를 첨가함으로써, 일단 상승하지만 첨가량을 증가시키면 점차로 저하되는 경향이 있다. 이 때문에 CF4, C2F6및 C3F8의 첨가량은 도면 중에 세로의 실선을 그은 C/F 비= 0.52 이상이 되는 범위(실선보다 좌측)로 하는 것이 바람직하다.
그런데, 이른바 셀프 얼라인 기술에 의해 콘택트홀(셀프 얼라인 콘택트)을 형성하는 에칭 공정에서는 도 8에 도시한 바와 같이 레지스트 마스크(31)를 통해 실리콘 산화막(32) 등을 에칭하고 실리콘 기판(33)에 이르는 콘택트홀(34)을 형성할 때, 하층에 형성된 게이트 전극(35)의 주위에 형성된 실리콘 질화막(SiN막)(36)이 노출되는 경우가 있다.
상기한 바와 같이 실리콘 질화막이 노출되는 공정에 있어서는, 콘택트홀을 형성하는 에칭에 있어서 실리콘 질화막에 대한 실리콘 산화막의 선택비(실리콘 질화막 선택비)를 높게 해야 한다. 도 9는 CF4의 첨가량의 차이에 의한, 실리콘 산화막(BPSG막)의 에칭속도, 레지스트 마스크 선택비(패시트부) 및 실리콘 질화막 선택비(SiN 선택비)의 변화를 측정한 결과를 나타낸 것이다.
에칭 조건은 C4F6/CF4/Ar/O2의 유량비가 16/0 내지 10/800/16sccm, 상부 전극(2)의 RF 전력이 1530W, 하부 전극(3)의 RF 전력이 1350W, 압력이 3.99Pa(30mTorr), 웨이퍼(W) 이면에서의 He 압력이 중앙에서는 665Pa(5Torr) 가장자리에서는 1330Pa(10Torr), 상부 온도가 40℃, 벽 온도가 60℃, 하부 온도가 50℃이다. 또한, 에칭 시간은 에칭속도 및 레지스트 마스크 선택비를 측정한 경우가 90초, 실리콘 질화막 선택비를 측정한 경우가 100% 오버 에칭에 상당하는 시간이다. 또한, 실리콘 산화막의 두께는 1400㎚, 콘택트 홀 직경은 400㎚이다.
동 도면에 도시한 바와 같이 CF4를 첨가함으로써, 에칭속도 및 SiN 선택비가 향상된다. 단, CF4의 첨가량이 증가하면, 레지스트 마스크 선택비가 저하되는 경향이 있다. 따라서, 동 도면에 나타내는 예로서는 CF4의 첨가량이 10sccm 정도 이하, C/F 비로 나타내면 도면 중 실선을 그은 C/F 비= 0.54 이상(실선보다 좌측)으로 하는 것이 바람직하다.
또한, 실리콘 질화막이 실리콘 산화막상에 형성된 구조에 있어서 실리콘 산화막을 에칭하는 경우라도, 상기 경우와 동일한 효과를 얻을 수 있다.
도 10은 실리콘 산화막(P-SiO2막)의 에칭속도, 레지스트 마스크 선택비(패시트부), 보우잉비(보우잉 CD비), 하부 직경비(하부 직경 CD비) 및 실리콘 질화막 선택비의 온도 의존성을 측정한 결과를 나타낸 것이다.
에칭 조건은 C4F6/CF4/Ar/O2계 혼합 가스를 유량비 24/9/700/30sccm(하부 온도= -20 및 0℃(웨이퍼 온도= 80 및 100℃)인 경우) 및 30/11/850/36sccm(하부 온도= 0 및 20℃(웨이퍼 온도= 100 및 120℃)인 경우)로 하였다.
다른 에칭 조건은 상부 전극(2)의 RF 전력을 1800W, 하부 전극(3)의 RF 전력을 2100W, 압력을 2.66Pa(20mTorr) 내지 3.33Pa(25mTorr), 웨이퍼(W) 이면에서의 He 압력을 중앙에서는 2000Pa(15Torr) 가장자리에서는 4660Pa(35Torr), 상부(top) 온도를 60℃, 벽 온도를 50℃, 하부 온도를 -20 내지 20℃(웨이퍼 온도가 80 내지 120℃)로 설정하였다. 에칭 시간은 실리콘 산화막의 에칭속도와 레지스트 마스크 선택비를 구하는 경우 30%의 언더 에칭으로 하고, 그 이외는 20% 오버 에칭에 상당하는 시간으로 하였다.
동 도면에 도시된 바와 같이, 에칭속도, 레지스트 마스크 선택비, 보우잉비,하부 직경비 및 실리콘 질화막 선택비는 각각 온도 의존성이 있다는 것을 알 수 있다.
에칭속도 및 레지스트 마스크 선택비는 웨이퍼 온도가 낮은 쪽이 크지만, 실리콘 질화막 선택비, 보우잉비 및 하부 직경비는 웨이퍼 온도가 높은 쪽이 바람직하다. 즉, 이들은 트레이드 오프 관계에 있다는 것을 알 수 있다. 웨이퍼 온도가 140℃(하부 온도 40℃)를 초과하면 레지스트가 연화 및 변질되기 때문에 마스크로서의 형상이 유지되지 않는다. 따라서, 웨이퍼 온도는 80 내지 120℃로 하는 것이 바람직하다.
이상 설명한 바와 같이 본 발명에 따르면, 두 가지 이상의 플루오로카본계 가스를 혼합시켜 에칭을 실시함으로써, 보우잉의 발생을 억제하는 것이 가능해짐과 동시에, 에칭속도 및 레지스트 마스크 선택비를 향상시킬 수 있다. 또한, 실리콘 질화막이 노출되어 있는 경우, 실리콘 질화막 선택비를 향상시킬 수 있다.
산업상 이용 가능성
본 발명에 따른 절연막의 에칭 방법은 반도체 장치의 제조를 실시하는 반도체 제조 산업 등에서 사용할 수 있다. 따라서, 산업상의 이용 가능성을 갖는다.

Claims (11)

  1. 에칭 가스로서, C의 수가 4 이상이고 C/F 비가 0.625 이상인 제 1 플루오로카본계 가스, F의 수가 4 이상이고 C/F 비가 0.5 이하인 제 2 플루오로카본계 가스, Ar 가스 및 O2가스를 적어도 함유하는 혼합 가스를 사용하는 것을 특징으로 하는 절연막의 에칭 방법.
  2. 제 1 항에 있어서,
    제 1 플루오로카본계 가스가 C5F8가스 또는 C4F6가스인 것을 특징으로 하는 절연막의 에칭 방법.
  3. 제 2 항에 있어서,
    제 2 플루오로카본계 가스가 CF4가스, C2F6가스, C3F8가스 및 C4F8가스로부터 선택된 어느 하나인 것을 특징으로 하는 절연막의 에칭 방법.
  4. 제 1 항에 있어서,
    제 1 플루오로카본계 가스 대 제 2 플루오로카본계 가스의 유량비(제 1 플루오로카본계 가스 유량/제 2 플루오로카본계 가스 유량)가 0.5 이상인 것을 특징으로 하는 절연막의 에칭 방법.
  5. 제 1 항에 있어서,
    혼합 가스가 하이드로플루오로카본계 가스를 추가로 함유하는 것을 특징으로 하는 절연막의 에칭 방법.
  6. 제 5 항에 있어서,
    하이드로플루오로카본계 가스가 CH2F2가스인 것을 특징으로 하는 절연막의 에칭 방법.
  7. 제 1 항에 있어서,
    혼합 가스 전체의 C/F 비가 0.5 이상인 것을 특징으로 하는 절연막의 에칭 방법.
  8. 제 1 항에 있어서,
    절연막이 실리콘 산화막인 것을 특징으로 하는 절연막의 에칭 방법.
  9. 제 8 항에 있어서,
    실리콘 산화막의 상층 또는 하층에 실리콘 질화막이 노출되는 것을 특징으로 하는 절연막의 에칭 방법.
  10. 제 9 항에 있어서,
    실리콘 산화막의 에칭이 셀프 얼라인 콘택트(self align contact)의 형성 공정에서 실시되는 것을 특징으로 하는 절연막의 에칭 방법.
  11. 제 1 항에 있어서,
    절연막이 형성된 기판의 온도를 80 내지 120℃로 하는 것을 특징으로 하는 절연막의 에칭 방법.
KR1020037008446A 2000-12-21 2001-12-13 절연막의 에칭 방법 KR100782632B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000389151 2000-12-21
JPJP-P-2000-00389151 2000-12-21
PCT/JP2001/010932 WO2002050885A1 (fr) 2000-12-21 2001-12-13 Procede de gravage pour film isolant

Publications (2)

Publication Number Publication Date
KR20030066747A true KR20030066747A (ko) 2003-08-09
KR100782632B1 KR100782632B1 (ko) 2007-12-06

Family

ID=18855762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037008446A KR100782632B1 (ko) 2000-12-21 2001-12-13 절연막의 에칭 방법

Country Status (7)

Country Link
US (1) US20040035826A1 (ko)
JP (1) JP4008352B2 (ko)
KR (1) KR100782632B1 (ko)
CN (1) CN1249788C (ko)
AU (1) AU2002222631A1 (ko)
TW (1) TW521335B (ko)
WO (1) WO2002050885A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164643B2 (ja) * 2002-07-17 2008-10-15 日本ゼオン株式会社 ドライエッチング方法及びパーフルオロ−２−ペンチンの製造方法
JP4963156B2 (ja) * 2003-10-03 2012-06-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
US7794616B2 (en) * 2004-08-09 2010-09-14 Tokyo Electron Limited Etching gas, etching method and etching gas evaluation method
KR100650835B1 (ko) * 2004-10-29 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자분리막 형성방법
US7416676B2 (en) * 2005-02-16 2008-08-26 Tokyo Electron Limited Plasma etching method and apparatus, control program for performing the etching method, and storage medium storing the control program
JP2007242753A (ja) * 2006-03-07 2007-09-20 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP5214152B2 (ja) * 2007-02-08 2013-06-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP4450245B2 (ja) * 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP4978512B2 (ja) * 2008-02-29 2012-07-18 日本ゼオン株式会社 プラズマエッチング方法
US20110265883A1 (en) * 2010-04-30 2011-11-03 Applied Materials, Inc. Methods and apparatus for reducing flow splitting errors using orifice ratio conductance control
CN103578973B (zh) * 2012-07-29 2017-09-05 中国科学院微电子研究所 氮化硅高深宽比孔的循环刻蚀方法
CN103903978B (zh) * 2012-12-27 2016-12-28 南亚科技股份有限公司 蚀刻方法
CN106297831B (zh) * 2015-05-21 2020-04-21 新科实业有限公司 在衬底形成图案的方法
JP6836959B2 (ja) 2017-05-16 2021-03-03 東京エレクトロン株式会社 プラズマ処理装置、処理システム、及び、多孔質膜をエッチングする方法
US10276439B2 (en) 2017-06-02 2019-04-30 International Business Machines Corporation Rapid oxide etch for manufacturing through dielectric via structures

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法
JP3154128B2 (ja) * 1991-05-24 2001-04-09 ソニー株式会社 ドライエッチング方法
JP3116569B2 (ja) * 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
KR100246029B1 (ko) * 1997-10-20 2000-03-02 구자홍 간헐 영상 녹화재생장치
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
JP3003657B2 (ja) * 1997-12-24 2000-01-31 日本電気株式会社 半導体装置の製造方法
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
TW511335B (en) * 1998-06-09 2002-11-21 Mitsubishi Electric Corp Integrated circuit
US6297163B1 (en) * 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
US6316349B1 (en) * 1998-11-12 2001-11-13 Hyundai Electronics Industries Co., Ltd. Method for forming contacts of semiconductor devices
JP4230029B2 (ja) * 1998-12-02 2009-02-25 東京エレクトロン株式会社 プラズマ処理装置およびエッチング方法
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer
JP2000252259A (ja) * 1999-02-25 2000-09-14 Sony Corp ドライエッチング方法及び半導体装置の製造方法
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation
US6849193B2 (en) * 1999-03-25 2005-02-01 Hoiman Hung Highly selective process for etching oxide over nitride using hexafluorobutadiene
JP4578651B2 (ja) * 1999-09-13 2010-11-10 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置、プラズマエッチング方法
JP2001135630A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6337244B1 (en) * 2000-03-01 2002-01-08 Micron Technology, Inc. Method of forming flash memory
US6451703B1 (en) * 2000-03-10 2002-09-17 Applied Materials, Inc. Magnetically enhanced plasma etch process using a heavy fluorocarbon etching gas
US6337285B1 (en) * 2000-03-21 2002-01-08 Micron Technology, Inc. Self-aligned contact (SAC) etch with dual-chemistry process
JP4839506B2 (ja) * 2000-04-28 2011-12-21 ダイキン工業株式会社 ドライエッチング方法
KR100362834B1 (ko) * 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
US7030029B2 (en) * 2000-05-12 2006-04-18 Tokyo Electron Limited Method of high selectivity SAC etching
US6362109B1 (en) * 2000-06-02 2002-03-26 Applied Materials, Inc. Oxide/nitride etching having high selectivity to photoresist
KR100363710B1 (ko) * 2000-08-23 2002-12-05 삼성전자 주식회사 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US6797639B2 (en) * 2000-11-01 2004-09-28 Applied Materials Inc. Dielectric etch chamber with expanded process window
WO2002039494A1 (fr) * 2000-11-08 2002-05-16 Daikin Industries, Ltd. Gaz de gravure seche et procede de gravure seche
JP4213871B2 (ja) * 2001-02-01 2009-01-21 株式会社日立製作所 半導体装置の製造方法
TW483111B (en) * 2001-06-08 2002-04-11 Promos Technologies Inc Method for forming contact of memory device
US6674241B2 (en) * 2001-07-24 2004-01-06 Tokyo Electron Limited Plasma processing apparatus and method of controlling chemistry
US6518164B1 (en) * 2001-11-30 2003-02-11 United Microelectronics Corp. Etching process for forming the trench with high aspect ratio

Also Published As

Publication number Publication date
CN1249788C (zh) 2006-04-05
JP4008352B2 (ja) 2007-11-14
JPWO2002050885A1 (ja) 2004-04-22
AU2002222631A1 (en) 2002-07-01
CN1483219A (zh) 2004-03-17
WO2002050885A1 (fr) 2002-06-27
KR100782632B1 (ko) 2007-12-06
US20040035826A1 (en) 2004-02-26
TW521335B (en) 2003-02-21

Similar Documents

Publication Publication Date Title
KR100782632B1 (ko) 절연막의 에칭 방법
US6670278B2 (en) Method of plasma etching of silicon carbide
US6074959A (en) Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US8614151B2 (en) Method of etching a high aspect ratio contact
US7547635B2 (en) Process for etching dielectric films with improved resist and/or etch profile characteristics
US6361705B1 (en) Plasma process for selectively etching oxide using fluoropropane or fluoropropylene
US6630407B2 (en) Plasma etching of organic antireflective coating
US6617257B2 (en) Method of plasma etching organic antireflective coating
US5935877A (en) Etch process for forming contacts over titanium silicide
KR100628932B1 (ko) 불화탄소 가스를 사용하는 이산화 실리콘막의 에칭방법
US20060051968A1 (en) Self-aligned contact etch with high sensitivity to nitride shoulder
US8609547B2 (en) Plasma etching method and computer-readable storage medium
JPS6365625A (ja) エッチング方法
US20050048789A1 (en) Method for plasma etching a dielectric layer
JP2988455B2 (ja) プラズマエッチング方法
KR20030087637A (ko) 유기계 절연막의 에칭 방법 및 이중 상감 방법
US6217786B1 (en) Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry
WO1999021218A1 (en) Self-aligned contact etch using difluoromethane and trifluoromethane
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
US6897154B2 (en) Selective etching of low-k dielectrics
US6573181B1 (en) Method of forming contact structures using nitrogen trifluoride preclean etch process and a titanium chemical vapor deposition step
US20020132488A1 (en) Method of etching tantalum
JPWO2002049089A1 (ja) 多孔質絶縁膜のエッチング方法、デュアルダマシンプロセスおよび半導体装置
US20240096640A1 (en) High Aspect Ratio Contact (HARC) Etch
US20240112919A1 (en) Low-Temperature Etch

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191118

Year of fee payment: 13