TW511141B - Method for manufacturing bonded wafer - Google Patents

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Description

511141 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1 ) 本發明像關於一種在注入有氫或稀有氣體離子之晶圓 施以熱處理後，將其剝離以製造貼合晶圓之所諝離子注入 剝離法，尤指貼合面不易産生名為空孔（void)之結合不 良情形的貼合SO I、晶圓之製造方法者。 以使用貼合法來製造貼合SOI(Silicon On Insulator )的方法而言，例如日本專利特公平5-46086號公報所示 者，將二Η矽晶圓介著氧化矽膜貼合之技術，亦卽，至少 在一働晶圓上形成氧化膜，並以不夾存異物之方式令接合 面相互密接後，在200至1200 t!溫度施行熱處理，以提高 結合強度之方法素已眾所周知。 經由實施熱處理而使結合強度提高之貼合晶圖，由於 可以在繼後施行切削、研磨處理，故得以利用切削及研磨 而將元件製作側晶圖實施減厚加工至所期望的厚度，藉以 形成S0I層供製作元件。 以此方式製作之貼合S0I晶圓，雖有S0I層結晶性優 異，存在於S0I層正下方之嵌入氧化膜亦具高度可靠性之 優點，但由於偽利用切削及研磨實施薄膜化，故薄膜化甚 為費時，而且材料亦浪費，同時膜厚均勻性充其量亦僅獲 致目標膜厚之土 0.3m m。 另一方面，隨著近年來半導體裝置之高積體化與高速 度化，S0I層厚度之進一步薄膜化及膜厚均勻性之提升方 面正需求日增，具體而言，膜厚必須在0.1 土 O.Oluin之程 度，且必須具有均勻性。 > 要以貼合晶圓構成具有此種膜厚及膜厚均勻性之薄層 -4 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -.♦i""丨 訂---------幸 川141 經濟部智慧財產局員工消費合作社印製 A7 B7 1、發明說明（2) SO I晶圓時，習知以切削、研磨為手段之減厚加工技術卽 無法達成，因此有日本特開平5-211128號公報所掲示之 所諝離子注入剝離法或氫離子剝離法（亦稱為” sraartcut ” (註册商標）法）的新穎薄膜化技術開發完成。 使用此離子注入剝離法之S 0 I晶圖製作方法，像在兩 Η矽晶圓中，至少在其中一Η形成氧化膜，同時從一片矽 晶圓上面注入氫離子或稀有氣體離子，且在該矽晶圖内部 形成微細氣泡層（封入層），然後將另一片晶圖隨著氧化膜 密阽於該離子注入面，再施加熱處理（剝離熱處理），並以 該徼細氣泡層為剖開面（剝離面），將該片晶圓剝離成薄膜 狀，進一步加以熱處理（結合熱處理），而獲得牢固結合之 SOI晶圓。 此外，最近使用氫離子激發成電漿狀態而行離子注入 ，不作特別的熱處理，即在室溫實施剝離的SOI晶圖製造 方法亦已為公知。 此種方法中，其剖開面像為優良的鏡面，比較容易獲 致SOI層均勻性極高的S〇i晶圓，而且已剝離的薄膜狀晶 圓可以再利用，故有材料得以有效使用之優點。 再者，此種方法不需介由氯化膜亦可直接將矽晶圓相 互結合，故不僅可用在矽晶圓相互結合之情形，亦可使用 在藉由對矽晶圓注入離子，並與石英、5歲化矽、氧化鋁等 熱膨脹僳數不同之絶緣性晶圓結合，或者對絶緣性晶圓注 入離子，並與其他晶圓結合，以製作具有該等薄膜之晶圖 的情形。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — l·:——1 ——：！r,%------- 訂--------·線· (請先閱讀背面之注意事項再填寫本頁) 511141 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3) 然而，以上逑離子注入剝離法製造貼合晶圓時，於離 子注入步驟中所附著之有機物或微粒會造成貼合界面上産 生所諝空孔之結合缺陷的原因。因此，一般情形中，注入 有離子之晶圓傷在經過RCA清洗或有機物去除清洗後，再 與另一側晶圖結合。所諝RCA清洗偽以SC-l(NH4〇H/H2〇2/ H2〇混合液）及SC-2(HCl/H2〇2/H2〇混合液）等兩種清洗 液為基礎，而為半導體製程中之清洗方法，主要可以去除 徼粒、有機物、金屬污染等離質。 然而，使用上述之類的習知清洗方法對注入離子之晶 圓實施清洗以製造貼合晶圓時，其空孔發生率不一定能抑 制在得以満意之程度。尤其是貼合之後或剝離熱處理之後 ，即使觀察不到空孔，也會在經過結合熱處理或結合熱處 理之後對剝離面稍行研磨之所謂接觸拋光（touch P〇l i shi ng )步驟後才産生可以觀察得到的細小（1®·以下）空孔，因 此須要減少空孔之發生。 本發明人等就即使經上述之普通清洗步驟仍舊産生的 空孔加以詳細調查結果，發現到其原因在離子注入步驟中 所附著之微粒或有機物等雜質在習知的化學性清洗中並不 能完全去除，而會殘留下來，或者因離子注入而使晶圓表 面産生表面粗糙化時也會産生微粒或有機物。因此在研發 去除此種殘留微粒等雑質或表面粗糍時思及使用物理性去 除手段，從而完成本發明。 以物理性去除雜質之具體手段'而言，可以使用例如 CPM技術，藉此CMP之研磨，g卩可將存在於離子注入表面 -6 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —------.—--------1--------- (請先閲讀背面之注咅？事項再填寫本頁} 511141 A7 B7 五、發明說明（4 ) 經濟部智慧財產局員工消費合作社印製 而用化學性清洗無法去除之徼粒或有機物等雜質進行物理 性的產1除，同時離子注入步驟中所産生之表面粗糙化亦得 以改善，故可去除空孔之産生原因。 以下就本發明之「CMP」技術加以定義。 近年來半導體製程技術中甚受重視之技術中有所諝 CMP(Chemical and Mechanical Polishing,化學機槭拋 光）之技術。廣義的CMP技術並非特別新穎的技術，一般 化學機械研磨自古以來卽使用於矽晶圓之鏡面研磨。另一 方面，近年來眾所矚目之狹義CMP技術，係為半導體製程 之平坦化技術之一，屬於將氧化膜等層間絶緣膜或配線等 金屬膜施予平坦化之一種以物理性平坦化手段為主體之代 表性技術。 本發明中，單純寫成「CMP」時，係表示狹義之CMP。 以下參佐第1(A)圔、第1(B)圖就以矽晶圓相互貼合 以製作SO I晶圖之例子作為本發明實施形態加以說明，但 本發明並不受此限制。 步驟（a)中，準備2片矽晶僵1、2,兩晶圔均為至少 在待結合面施予鏡面研磨之單結晶矽晶圓。其中，1為黏 合晶圖（第1晶圓），2為基底（base)晶圓（第2晶圔）。 步驟（b)係在兩片矽晶圖1、2之任一 Η上形成氧化 膜3。該氧化膜傜作為SO I晶圖之嵌入氧化膜，故其厚度 傜依用途而設定。 步驟（c)係在作為SOI層之黏合晶圓1中注入離子之 步驟，其為在黏合晶圓1之一側面（與基底晶圓2結合之 一Ί 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 項
頁I I I訂 511141 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) 面）從上方注入氫離子或稀有氣體之至少一種。此一步驟 像以注入氫離子，在離子之平均滲入深度上形成與表面平 行之徼細氣泡層4,故注入時之晶圓溫度以450°C以下為佳 ，尤其是200 °C以下更佳；而注入之能量則依所欲製作之 SOI晶圓之SOI層的目標厚度作適當決定。再者，表面未 形成氧化膜之裸矽晶要實施離子注入時，為防止成溝效應 (channelling effect),以對黏合晶圓1之結晶軸呈非平 行之方式作傾斜若干之注入角實施注入為佳。 步驟（c)之後，以往偽在經過清洗步驟（化學性清洗 方法），然後將兩晶圓1、2貼合，但本發明中，僳實施雜 質去除處理（d>作為貼合前之表面處理，將注入有離子之 黏合晶圖1表面所附著之雜質去除。該雜質去除處理（d) 偽使用物理手段。具體而言，兼具物理式去除與化學式去 除兩者之一般化學機械研磨或物理式去除有主流之CMP或 刷洗，亦可與習知化學式清洗方法搭配使用。再者，物理 式去除之後，再行化學式清洗時，由於物理式去除步驟所 得之雜質去除效應，g卩使化學式清洗之藥液濃度較通常為 低，充可獲致充分的清洗效果，故化學式清洗所導致之晶 圓表面粗糙化可以減少，且清洗液製作所需成本亦可減少。 一般性CMP中，可用例如硬質發泡脲烷作為研磨布， 研磨漿則可用氫氧化鉀或氨等鹼性物加入燻過的氧化矽所 成之漿液。至於刷洗，則可一邊用純水或鹼性水溶液沖洗 ，一邊用刷子（材質可用例如眾乙烯醇等）擦洗之技巧。 以物理式方法去除此種晶圖表面所附著之微粒的手段 - 8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱 i--------------------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 511141 A7 B7___ 五、發明說明（6 ) ，不論表面為矽晶面（第1圖之流程（A))或氧化膜表面（ 第1圖之流程（B))均可適用，將將空孔發生源極有效地 去除。特別是CMP能將晶圓表面之徼粒等污染物連同基底 之矽或氧化膜亦作物理式剷除，故對於離子注入步驟所産 生之表面粗糙化亦可加以改善。 再者，步驟（e)傜在注入有離子之晶圓表面以CMP等 實施物理式去除雜質處理（e)後，將另一側晶圓2 (基底 晶圓）重疊密接之步驟，在常溫之乾淨氣體璟境下，令兩 Η晶圓之表面相互接觸，即可使兩晶圓粘接，而不用接著 劑。此時，第1圖之流程（Β)中，另一晶圓2 (基底晶圓） 亦可依需要在其表面上預先形成氧化膜。 步驟（f)僳藉以離子注入所形成之封入層為界面進行 剝離，而分離成剝離晶圓5與SOI晶圓6 (SOI層7 +嵌 入氧化膜3’+基底晶圖2)的剝離熱處理步驟。若在惰性 氣體環境或氧化性氣體環境下，於400-600¾左右的溫度 中，施加熱處理時，即可藉結晶的再排列舆氣泡的凝聚而 分離成剝離晶圖5與SO I晶圓6 ,同時，室溫下的密接面 亦作某種程度的牢固結合。此外，第1圖之流程（A) (B)中 的剝離晶圓5、5 f ,如按需要去除表面之氧化膜，且施行 剝離面研磨之再生處理時，即可加以再利用。 要在半導體裝置中使用SOI晶圓6,步驟（f)之剝離 熱處理所産生之結合力並不充分，故以步驟（s)施行高溫 熱處理作為結合熱處理，使結合強度充分提高。該熱處理 偽可在例如惰性氣體璟境或氧化氣體環境下，用t〜 -9 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -丨丨丨丨丨訂· I丨丨·丨·!. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 511141 A7 ____B7_·_ 五、發明說明（7) 1200°C之溫度，在30分鐘至5小時左右之範圍内施行之。 再者，若使用燈式加熱裝置之快速加熱/快速冷卻裝置時， 則在100010至1350°C之溫度下，於卜300秒左右的短時間 内，可獲致充分的結合強度。 又，若將步驟（f)之剝離熱處理兼用於步驟（g)之結 合熱處理時，則步驟（f)省略亦可。 其次，步驟（h)傺為鏡面研磨程序，用以將存在於作 為劈開面（剝離面）之SOI層表面的損傷層及表面粗度去除 。該步驟可用所諝觸式拋光（tauch polish)之一種磨除 厚度極小的研磨方式，或在觸式拋光後用含氫之還原性氣 體環境施加熱處理來完成，但不施行觸式拋光而僅用含氫 之還原性氣體環境實施熱處理時，同樣可以除去損傷層及 表面粗糙情形，故亦可兼作步驟（g)之結合熱處理，效率 更佳。 藉由上述之步驟，即可製得空孔發生率極低，或完全 不生空孔之貼合SOI晶圓。 此外，本發明並不限定於上述實施形態。例如，上述 實施形態中，雖已就利用離子注入剝離法令兩Η矽晶圖經 由氧化膜結合以製作S0 I晶圓之步驟加以說明，但本發明 亦可使用於其他貼合晶圓之製作方法，亦即，不但可用於 在注入離子後，不經由氧化膜，卽直接令矽晶圖相互結合 而製得貼合晶圓之製法，亦同樣適用於對矽晶圖注入離子 ,然後令該晶圓直接與S i 0 2、S i C、A 1 2 0 3等絶緣性晶圚 結合，而製得S 0 I晶圓之製程。 -1 0 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1·-------rlhls^ • «I n I n 1 i__i -I 一 · ! n n I n n n I (請先閱讀背面之注意事項再填寫本頁) 511141 A7 B7_ 五、發明說明（8 ) 再者，上述實施形態中，雖係就氫離子剝離法中施以 熱處理後施行剝離之情形加以説明，但本發明亦適用於將 氫離子激發，使之以電漿狀態實施離子注入，然後在室溫 剝離，而不施行特別熱處理的氫離子注入剝離法中。 實施例 玆以下述各條件製件SO I晶圓，並比較空孔發生狀況。 表1 (實施例、比較例) 實施例1 實施例2 實施例3 使用之晶圓 直徑200mn、厚度725“bi、晶軸方位<100〉、導電型P型、電 阻率10-20i2-em、一倒表面經過鏡面研磨的單結晶矽晶圖各 準備40H (黏合、基底晶圓各20H) 製作流程 第1圖之流程（A) 第1圖之流程（B) 第1圖之流程（B) 步驟0))之氧 化膜厚度 400nm 400nm 400nm 步驟（C)之H + 離子注入條件 40keV 8x 101 sat〇ffls/cni2 80keV 8 X 101eatoras/cm2 80keV 8 X101sat〇ffls/cm2 黏合晶圓表面 處理條件 CMP 磨除厚度lOOnnt CMP 磨除厚度lOOma 有機物去除清洗+ SOI + SC-2 剝離熱處理 氮氣璟境下500¾ 30分鐘 結合熱處理 氮氣環境下1100¾ 2小時 觸式拋光 磨除厚度lOOrnn 空孔觀察結果 0孔/晶圓：17H 1孔/晶圓：2 H 2孔/晶圓：1 Η 0孔/晶圖：16片 1孔/晶圓：3片 2孔/晶圓：1 Η 0孔/晶圓：10H 1孔/晶圚：6 Η 2孔/晶圓：3片 3孔/晶圓：1片 空孔免除率 85¾ 80¾ 50% -11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） t*- -«^1 ute L-IIlIIllrIl· -mill— ^ -1ml! I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 511141 ΚΙ Β7 _. 五、發明說明（9 ) <CMP> 裝置：APRID、 MATERIAL 公司製 MIRRA 型 〈空孔觀察〉 裝置：Irvine 公司製 Bright light 200 觀察大小：大至Ιιππι 4之空孔 又，本文所稱之空孔觀察僳指觸式拋光後露出結合面 的部分，超過1 mm多大小之空孔則未存在於任一晶圖中。 如上所述，本發明傺於藉由離子注入剝離法製作阽合 晶圖時，在離子注入後，以物理方式去除該晶圔表面所附 著之雜質，故一般以RCA清洗或有機物去除清洗亦無法除 去之有機物及微粒均得以完全除去，同時，離子注入步驟 所産生之表面粗糙化亦可藉研磨加以改善。而且，物理方 式去除（CMP)之後的化學清洗中，藥液濃度得以降低，因 此，與習知技術相較，表面粗糙化之情形可以抑制得更低。 所以，空孔缺陷之厚因得以完全消除，故製品之良率 能夠提高。 圖式之簡單說明 第1圖為本發明貼合S0 I晶圖製造方法之一例示圖； 其中流程U)為僅在不施行離子之基底晶圓側形成氧化膜 之方法；流程（B)為在黏合晶圖上形成氧化膜後再施行離 子注入之方法。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ίί--------- I ---—— — — — t--I I--I-- (請先閱讀背面之注意事項再填寫本頁) 511141 A7 B7_ 五、發明說明（1Q) 符號説明 1..…黏合晶圓 2....基底晶圖 3——氧化膜 4——微細氣泡層（注入層） 5____剝離晶圖 6、7 ... S Ο I晶圖 (請先閱讀背面之注音3事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 511141 A8 B8 C8 D8六、申請專利範圍 1 · 一種貼合晶圖之製造方法，其特徵在包括： 由第1晶圓之表面注入氫離子或稀有氣體離子之至少 一種離子，而於該第1晶圓内部形成微細氣泡層（注入層） 之步驟； 將該注入有離子之第1晶圜表面所附著之雜質以物理 方式去除的步驟；及 在該已施行雜質去除步驟之第1晶圓表面與第2晶圖 表面之密接狀態下施加熱處理，而以上述徹細氣泡層作為 剝離面將第1晶圖薄膜狀地剝離之步驟。 2 · 如申請專利範圍第1項之貼合晶圓之製造方法， 其中該熱處理像在惰性氣體或氣化性氣體環境及400〜600 °C溫度下實行者。 3 · 如申請專利範圍第1項之貼合晶圓之製造方法， 其中，上述以物理方式去除上述雜質之步驟偽施行化學機 槭研磨或CMP者。 經濟部智慧財產局員工消費合作社印製 *入 法注 方子 造離 製行 之施 圖圓 晶晶 合矽 貼在 之且 項， 1 圓 第晶 圍矽 範為 利圓面 專晶表 請 1 圓 申第晶 如述矽 上在 > ， 中前 其之 者 膜 矽 化 氯 成 形 先 預 貼在者 之且膜 項，矽 一圓化 任晶氧 之矽成 項為形 4 圖先 或晶預 3 2 面 、第之 述接 K上密 第，圓 圍中晶 範其 1 利，第 專法逑 請方上 申造與 如製之 之圓 5 圓 晶 晶矽 合該 釐 公 97 2 X & 21 /V 格 規 4 )A S) N (C 準 標 家 國 國 中 用 適 度 張 紙 本 Μ ..Η. I I , · I ! ί 1 I i I — If! - (請先閱讀背面之注意事項再填寫本頁)
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US8091601B2 (en) 2005-11-28 2012-01-10 S.O.I.Tec Silicon On Insulator Technologies Equipment for bonding by molecular adhesion

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741541B1 (ko) * 2000-05-30 2007-07-20 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법 및 접합웨이퍼
US7501303B2 (en) * 2001-11-05 2009-03-10 The Trustees Of Boston University Reflective layer buried in silicon and method of fabrication
WO2003049189A1 (fr) * 2001-12-04 2003-06-12 Shin-Etsu Handotai Co.,Ltd. Plaquette collee et procede permettant de produire cette plaquette collee
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
EP1366860B1 (en) * 2002-05-28 2005-03-23 Asia Pacific Microsystem, Inc. Non-destructive method for measuring the thickness of a bonded wafer
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP2004247610A (ja) 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
FR2854493B1 (fr) * 2003-04-29 2005-08-19 Soitec Silicon On Insulator Traitement par brossage d'une plaquette semiconductrice avant collage
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
JP2007149723A (ja) * 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
WO2007074551A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
EP1981065B1 (en) * 2005-12-27 2014-12-03 Shin-Etsu Chemical Company, Ltd. Process for producing soi wafer
JP5315596B2 (ja) 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
FR2914494A1 (fr) * 2007-03-28 2008-10-03 Soitec Silicon On Insulator Procede de report d'une couche mince de materiau
EP2040285A1 (en) * 2007-09-19 2009-03-25 S.O.I. TEC Silicon Method for fabricating a mixed orientation substrate
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7696058B2 (en) 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR20090101119A (ko) 2008-03-21 2009-09-24 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 웨이퍼의 제조 방법
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5470839B2 (ja) * 2008-12-25 2014-04-16 株式会社Ｓｕｍｃｏ 貼り合わせシリコンウェーハの製造方法
JP2010251407A (ja) * 2009-04-13 2010-11-04 Elpida Memory Inc 半導体装置およびその製造方法
US8314018B2 (en) * 2009-10-15 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
JP5688709B2 (ja) 2010-09-24 2015-03-25 国立大学法人東京農工大学 薄膜半導体基板の製造方法
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
CN102130038A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用离子注入制备绝缘体上硅材料的方法
CN102130039B (zh) * 2010-12-27 2013-04-10 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
KR101512393B1 (ko) 2010-12-27 2015-04-16 상하이 심구 테크놀로지 주식회사 게터링 프로세스를 적용한 절연 매입층을 가진 반도체 기판의 제조방법
JP6607207B2 (ja) * 2017-01-25 2019-11-20 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN109671612B (zh) * 2018-11-15 2020-07-03 中国科学院上海微系统与信息技术研究所 一种氧化镓半导体结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050970A (ja) 1983-08-31 1985-03-22 Toshiba Corp 半導体圧力変換器
JP2653282B2 (ja) 1991-08-09 1997-09-17 日産自動車株式会社 車両用道路情報表示装置
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH09213916A (ja) * 1996-02-06 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
JPH11121310A (ja) * 1997-10-09 1999-04-30 Denso Corp 半導体基板の製造方法
FR2767604B1 (fr) 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6503321B2 (en) * 1998-02-17 2003-01-07 The Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
JP3452123B2 (ja) * 1998-04-22 2003-09-29 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8091601B2 (en) 2005-11-28 2012-01-10 S.O.I.Tec Silicon On Insulator Technologies Equipment for bonding by molecular adhesion
US8158013B2 (en) 2005-11-28 2012-04-17 Soitec Process for bonding by molecular adhesion
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
KR20010101881A (ko) 2001-11-15
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