KR20090101119A - Ｓｏｉ 웨이퍼의 제조 방법 - Google Patents

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KR20090101119A
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쇼지 아키야마
요시히로 구보타
아츠오 이토
고이치 다나카
마코토 가와이
유지 도비사카
히로시 다무라
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

본 발명은 이온 주입 박리법에 의해 박리한 박리면 근방의 이온 주입층에 존재하는 이온 주입 결함층을 효율적으로 제거하고, 기판의 면내 균일성을 확보할 수 있으며 저비용화·고작업 처리량을 달성할 수 있는 SOI 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 적어도, 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층이 형성된 실리콘 웨이퍼 또는 산화막이 부착된 실리콘 웨이퍼와 핸들 웨이퍼가 접합된 접합 기판을 준비하는 공정과, 상기 이온 주입층을 따라 박리를 행함으로써, 상기 실리콘 웨이퍼를 상기 핸들 웨이퍼에 전사하여, 박리 후의 SOI 웨이퍼를 제작하는 공정과, 상기 박리 후의 SOI 웨이퍼를, 암모니아 과산화수소수에 침지함으로써, 50 ㎚ 이상 에칭하는 공정과, 상기 암모니아 과산화수소수에 침지한 상기 박리 후의 SOI 웨이퍼의 실리콘 박막층에 CMP 연마를 행함으로써, 10 ㎚-50 ㎚ 연마하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법에 관한 것이다.

Description

ＳＯＩ 웨이퍼의 제조 방법{METHOD FOR MANUFACTURING SOI WAFER}
본 발명은, SOI 웨이퍼의 제조 방법에 관한 것으로, 특히 이온 주입법에 의해서 박막화·전사된 실리콘 박막의 표면 처리 방법을 개선한 SOI 웨이퍼의 제조 방법에 관한 것이다.
기생 용량을 저감하고, 디바이스의 고속화·전력 절약화를 도모하기 위해 Silicon on insulator(SOI) 기판이 널리 이용되고 있다.
최근에는 완전 공핍층형 SOI 디바이스를 제조하기 위해 SOI층(실리콘층)이 100 ㎚ 이하인 박막 SOI의 수요가 높아지고 있다. 이것은 SOI층을 박막화함으로써, 디바이스의 고속화를 기대할 수 있기 때문이다.
SOI층의 박막화에 따라, 요구되는 면내 막 두께 균일성도 엄격한 것으로 되고 있다. 일반적으로 박막 SOI 웨이퍼는, 도너 웨이퍼에 미리 수소 이온을 주입하고, 그 후 핸들 웨이퍼와의 접합을 행하며, 수소 이온 주입 계면을 따라 박막을 도너측으로부터 핸들측에 전사하는 SOITEC법이나 SiGen법에 의해 제조되지만, 이 때, 전사된 실리콘 박막에는 약 0.1 ㎛ 정도의 이온 주입 결함층(비정질층)이 잔존하고, 또한 박막 표면에서는 RMS에서 수 ㎚ 이상의 면 거칠기가 도입된다(예컨대 비 특허문헌 1 참조).
여기서, SOITEC법이란, 도너·핸들 양쪽 웨이퍼를 실온에서 접합시켜, 그 후 500℃ 근방까지 승온하고, 수소 주입 계면에서 마이크로캐비티라고 불리는 구멍을 형성하여 열적 박리를 행하여, 박막을 전사하는 방법이다.
한편, SiGen법이란, 도너·핸들 양쪽 웨이퍼를 접합시키기 위한 전처리로서, 표면 플라즈마 활성화 처리를 행하고, 실온에서 접합하여, 이 시점에서 높은 결합 강도를 달성하고, 필요에 따라서 저온(300℃ 전후)의 열처리를 가한 후에, 수소 이온 주입 계면에 기계적 충격을 가하여 박리를 행하여, 박막을 전사하는 방법이다. 이 SiGen법은 SOITEC법보다 저온 프로세스로 실행 할 수 있기 때문에, 열팽창율이 상이한 웨이퍼끼리의 접합(예컨대 Silicon on quartz: SOQ)을 제조하는 데 적합한 제조 방법이다.
여기서, 전술한 바와 같이 SOITEC법이나 SiGen법으로는, 박리면의 표면부에는 이온 주입에 의해 도입된 이온 주입 결함층이 존재한다. 이 결함층을 제거하고, 표면을 평활화하는 방법은 몇 개가 제안되어 있다.
하나는, 이온 주입 결함층의 두께와 같은 정도의 두께인 0.1 ㎛ 정도를 연마하고, 이온 주입 결함층을 제거하는 방법이 있다. 그러나, 이 방법에서는 연마 변동에 의해, 잔여 막의 두께의 면내 균일성을 취하는 것이 어렵다고 하는 문제점이 있다.
다른 방법으로서는, 고온 열처리에 의해 손상층의 결정성을 회복하고, 그 후에 표면의 요철을 제거하기 위해 터치 폴리싱이라고 불리는 수십 ㎚를 연마하는 방 법도 고안되어 있다. 이 때 분위기 가스로 수소 등을 이용함으로써 터치 폴리싱 공정을 거치지 않고 표면의 평활화가 행해진다는 보고도 있다(예컨대 비특허문헌 2 참조).
그러나, 고온 수소 열처리 공정을 가하게 되기 때문에, 금속 오염이나 기판의 휘어짐, 제조 비용의 상승, 작업 처리량의 저하 등의 문제가 새롭게 발생해 버린다. 추가로 수소 가스는 실리콘을 에칭하기 때문에, 기판 사이·기판 면내의 막 두께 균일성을 취하는 것이 어렵다고 하는 결점이 있다.
또한 핸들 웨이퍼가 실리콘 이외의 저융점 물질(석영·유리 등)인 SOI 웨이퍼에서는, 고온 열처리를 가할 수 없기 때문에, 문제는 더 심각하다.
또한, 일반적으로 수소 이온 주입법(SOTEC법 또는 SiGen법 등)으로 제작된 SOI 웨이퍼의 실리콘 박막을 전사한 직후의 표면에는, 1×1 ㎛의 범위의 AFM 관찰에 의해, RMS에서 8 ㎚ 정도의 면 거칠기와 Peak to Valley(P-V)로 64.5 ㎚ 정도의 요철이 존재하는 것이 보고되어 있다(예컨대 비특허문헌 3 참조). 이와 같이 1×1 ㎛라고 하는 좁은 범위에서 조차 64.5 ㎚의 요철이 존재하는 것을 생각하면, 웨이퍼 전체면에서는 더 큰 요철(100 ㎚ 이상)이 존재하는 것으로 생각할 수 있다. 이 때문에 표면의 면내 거칠기를 저감시킬 필요가 있다.
[비특허문헌 1] B. Asper "Basic Mechanisms involved in the Smart-Cut(R) process," Microelectronics Engineering, 36, p233(1997)
[비특허문헌 2] Nobuhiko Sato and Takao Yonehara "Hydrogen annealed silicon-on-insulator," Appl Phys Lett Vol 65, pp. 1924(1994)
[비특허문헌 3] 「SOI의 과학」제2장, Realize사
본 발명은, 상기 문제를 감안하여 이루어진 것으로서, 이온 주입 박리법에 의해 박리된 박리면 근방의 이온 주입층에 존재하는 이온 주입 결함층을 효율적으로 제거하고, 기판의 면내 균일성을 확보할 수 있는 SOI 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다. 또한 본 발명은 이에 추가하여 저비용화·고작업 처리량을 달성할 수 있는 SOI 웨이퍼의 제조 방법을 제공하는 것을 다른 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에서는, SOI 웨이퍼의 제조 방법으로서, 적어도, 수소 이온 또는 희가스 이온 또는 이들의 양쪽 모두를 주입하여 이온 주입층이 형성된 실리콘 웨이퍼 또는 산화막이 부착된 실리콘 웨이퍼와 핸들 웨이퍼가 접합된 접합 기판을 준비하는 공정과, 상기 이온 주입층을 따라 박리를 행함으로써, 상기 실리콘 웨이퍼를 상기 핸들 웨이퍼에 전사하여, 박리 후의 SOI 웨이퍼를 제작하는 공정과, 상기 박리 후의 SOI 웨이퍼를, 암모니아 과산화수소수에 침지함으로써, 50 ㎚ 이상 에칭하는 공정과, 상기 암모니아 과산화수소수에 침지한 상기 박리 후의 SOI 웨이퍼의 실리콘 박막층에 CMP 연마를 행함으로써, 10 ㎚-50 ㎚ 연마하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다(청구항 1).
이와 같이, 이온 주입 박리법에 의해 박리한, 실리콘 박막을 갖는 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지시킴으로써, 박리 후의 SOI 웨이퍼의 실리콘 박막을, KOH 등의 알칼리 용액에 비해 에칭 속도가 느린 암모니아 과산화수소수로서 50 ㎚ 이상 에칭시킨다. 이같이 하여, 에칭량을 용이하게 제어할 수 있기 때문에, 면내를 균일하게 에칭할 수 있고, 따라서 에칭 후의 면내 막 두께 균일성을 확보할 수 있으며, 이온 주입 손상층을 제거할 수 있다. 그 후에, CMP 연마에 의한 터치 폴리싱을 행하는 것에 의해, 면내 막 두께 균일성을 확보하면서 이온 주입 손상층을 제거함으로써, 종래에 비해, 면내 막 두께의 변동을 억제시킨 SOI 웨이퍼를 얻을 수 있다.
또한, 암모니아 과산화수소수에 침지시키는 공정은 배치프로세스로 할 수 있기 때문에, 한번에 대량으로 박리 후의 SOI 웨이퍼를 처리하는 것이 가능하고, 저비용화·고작업 처리량을 달성한 SOI 웨이퍼의 제조 방법이 될 수 있다.
또한, 상기 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용하는 것이 바람직하다(청구항 2).
이와 같이, 전술한 바와 같은 조성의 암모니아 과산화수소수에서는, 실리콘에 대하여 NH4OH와 H2O2의 경쟁 반응에 의해 에칭이 발생하기 때문에, 보다 면내를 균일하게 에칭할 수 있다.
또한, 상기 접합 기판을 준비하는 공정에서, 상기 핸들 웨이퍼를, 실리콘, 사파이어, 알루미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 할 수 있다(청구항 3).
이와 같이, 본 발명에 의하면, 어닐링 등의 열처리를 행하지 않아도 면내 막 두께 균일성이 우수한 박리 후의 SOI 웨이퍼를 얻을 수 있기 때문에, 예컨대 절연성이기는 하지만 저융점의 재료를 핸들 웨이퍼에 이용할 수 있다. 따라서, 목적에 따라서 핸들 웨이퍼의 재질을 선택함으로써, SOI 기판에 누설 전류가 흐르는 것을 억제할 수 있는 등의 특성을 얻을 수 있기 때문에, 나중에 제작한 디바이스의 저소비 전력화나 고정밀도화가 가능하게 된다.
또한, 본 발명에서는, SOI 웨이퍼의 제조 방법으로서, 적어도, 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층이 형성된 실리콘 웨이퍼와 핸들 웨이퍼가 접합된 접합 기판을 준비하는 공정과, 상기 이온 주입층을 따라 박리를 행함으로써, 상기 실리콘 웨이퍼를 상기 핸들 웨이퍼에 전사하여, 박리 후의 SOI 웨이퍼를 제작하는 공정과, 상기 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지하는 공정과, 상기 암모니아 과산화수소수에 침지한 상기 박리 후의 SOI 웨이퍼에, 온도가 900℃ 이상인 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다(청구항 4).
이와 같이, 이온 주입 박리법에 의해 박리한, 실리콘 박막을 갖는 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지시킴으로써, 박리 후의 SOI 웨이퍼의 실리콘 박막 표면에 존재하는 비정질도가 높고 이온 주입 결함이 많이 존재하는 고 손상층을, KOH 등의 알칼리 용액에 비해 에칭 속도가 느린 암모니아 과산화수소수로서 에칭한다. 이같이 하여, 에칭량을 용이하게 제어할 수 있고, 또한 면내를 균 일하게 에칭할 수 있기 때문에, 에칭 후의 면내 막 두께 균일성을 확보할 수 있다. 그리고, 표면 거칠기를 저감시킨 상태에서 박리 후의 SOI 웨이퍼에 대하여 어닐링 열처리를 행하기 때문에, 열처리시의 어닐링 온도, 어닐링 시간을 단축·저온화시킬 수 있는 SOI 웨이퍼의 제조 방법이 될 수 있다.
또한, 상기 암모니아 과산화수소수에 침지시키는 공정에서, 상기 박리 후의 SOI 웨이퍼를 20 ㎚ 이상으로 하는 것이 바람직하다(청구항 5).
이와 같이, 암모니아 과산화수소수에 의한 에칭량을 20 ㎚ 이상으로 하는 것에 의해, 보다 확실하게 고 손상층을 에칭할 수 있다.
또한, 상기 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용하는 것이 바람직하다(청구항 6).
이와 같이, 전술한 바와 같은 조성의 암모니아 과산화수소수는, 실리콘에 대하여 NH4OH와 H2O2의 경쟁 반응에 의해 에칭이 발생하기 때문에, 보다 면내를 균일하게 에칭할 수 있다.
또한, 상기 접합 기판을 준비하는 공정에서, 상기 핸들 웨이퍼를, 실리콘, 사파이어, 알루미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 하는 것이 바람직하다(청구항 7).
본 발명에 의하면, 어닐링 등의 열처리를 종래에 비해 저온·단시간화할 수 있기 때문에, 전술의 절연성이지만 저융점의 재료로서도 핸들 웨이퍼에 이용할 수 있다. 따라서, 목적에 따라서 구분하여 사용함으로써, 핸들 웨이퍼로서 실리콘 웨이퍼를 이용한 경우에 비해, SOI 기판에 누설 전류가 흐르는 것을 억제할 수 있는 등의 특성을 얻을 수 있기 때문에, 나중에 제작한 디바이스의 고정밀도화나 저소비 전력화가 가능하게 된다.
또한 상기 열처리 공정이, 아르곤, 질소, 헬륨 중 어느 하나의 분위기, 또는 이들의 혼합 가스 분위기에서 행해지는 것으로 할 수 있다(청구항 8).
이와 같이, 불활성 가스 분위기에서 열처리를 행함으로써, 열처리 전후에 저항률의 변화가 적은 것에 추가하여, 표층 근방에 Grown-in 결함이 거의 없는 고품질의 SOI 웨이퍼를 얻을 수 있다.
또한, 상기 열처리 공정이, 산소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 산소의 혼합 분위기에서 행해지는 것으로 할 수 있다(청구항 9).
이와 같이, 산소를 포함한 분위기에서 열처리를 행함으로써, 표면 실리콘 내의 과잉 산소를 바깥쪽으로 확산할 수 있고, 이같이 하여, SOI 웨이퍼의 절연 산화막층의 절연 내력(耐力)을 증가시킬 수 있기 때문에, 따라서 고품질의 SOI 웨이퍼를 얻을 수 있다.
또한, 상기 열처리 공정이, 수소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 수소의 혼합 분위기에서 행해지는 것으로 할 수 있다(청구항 10).
이와 같이, 실리콘 원자의 마이그레이션 효과가 높은 수소를 포함한 분위기 에서 열처리를 행함으로써, 보다 면내 막 두께 균일성이 우수하고, 또한 표면 거칠기가 저하된 고품질 SOI 웨이퍼를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 SOI 웨이퍼의 제조 방법에 의하면, 알칼리 용액에 비해 에칭 속도가 느린 암모니아 과산화수소수에 박리 후의 SOI 웨이퍼를 침지시킴으로써, 에칭량을 용이하게 제어할 수 있고, 또한 면내를 균일하게 에칭할 수 있기 때문에, 에칭 후의 면내 막 두께 균일성을 확보할 수 있다.
또한, 암모니아 과산화수소수에 침지시키는 공정은 배치프로세스로 할 수 있기 때문에, 한번에 대량으로 박리 후의 SOI 웨이퍼를 처리하는 것이 가능하고, 저비용화·고작업 처리량을 달성한 SOI 웨이퍼의 제조 방법으로 할 수 있으며, 표면 거칠기를 저감시킨 상태에서 박리 후의 SOI 웨이퍼에 대하여 어닐링 열처리를 행할 수 있기 때문에, 열처리시의 어닐링 온도, 어닐링 시간을 단축·저온화시킬수 있다. 이같이 하여 금속 오염이나 웨이퍼의 휘어짐을 저감시키고, 저비용화를 달성한 SOI 웨이퍼의 제조 방법으로 할 수 있다.
이하, 본 발명에 대해서 보다 구체적으로 설명한다.
전술한 바와 같이, 이온 주입 박리법에 의해 박리한 박리면 근방의 이온 주입층에 존재하는 이온 주입 결함층을 효율적으로 제거하고, 기판의 면내 균일성을 확보할 수 있는 SOI 웨이퍼의 제조 방법의 개발을 기대하고 있었다.
그래서, 본 발명자들은, 박리 후 SOI 웨이퍼의 실리콘 박막 표면의 이온 주 입 손상층의 비정질도가 높은 것에 착안하여, 비정질 실리콘을 우선적으로 에칭할 수 있는 에칭 용액에 대해서 예의 검토를 거듭하였다.
그 결과, 본 발명자들은, 일반적으로 경면 실리콘 표면의 거칠기를 열화시키는 것이 알려져 있는[참고 문헌: J.Ryuta, E.Morita, T.Tanaka and Y.Shimanuki, Jpn. J.Appl. Phys. 29(1991). 및 M.Miyashita, M. Itano, T.Imaoka, I. Kawanabe and T.Ohmi, 1991 Symp. VLSI Technol.(Oiso 1991) P.45] 암모니아 과산화수소수가, 이온 주입법에 의해 박막을 전사한 직후의 거칠어진 표면의 표면 거칠기를 저감시키도록 고 손상층을 우선적으로 에칭하는 것을 발견하고, 또 알칼리 용액에 비해 에칭 속도가 느린 암모니아 과산화수소수에 의해 50 ㎚ 이상 에칭시킴으로써 에칭량을 용이하게 제어할 수 있기 때문에, 이온 주입 결함층을 제거하면서 면내를 균일하게 에칭할 수 있고, 따라서 에칭 후의 면내 막 두께 균일성을 확보할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
이하, 본 발명의 SOI 웨이퍼의 제조 방법을 도 1을 참조하여 설명하지만, 본 발명은 이들에 한정되는 것이 아니다.
도 1은 본 발명의 SOI 웨이퍼의 제조 방법의 공정의 일례를 도시하는 공정도이다.
(공정 a: 접합 기판의 준비)
우선, 도 1의 (a)에 도시하는 바와 같이, 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층(14)이 형성된 실리콘 웨이퍼(11)와, 핸들 웨이퍼(12)가 접합된 접합 기판(15)을 준비한다.
여기서, 준비하는 접합 기판(15)에는, 실리콘 웨이퍼(11)와 핸들 웨이퍼(12) 사이에 산화막(13)을 설치할 수 있고, 도 1에는 산화막(13)을 구비한 경우에 대해서 기재하고 있지만, 이 산화막(13)은 필수가 아니며, 준비하는 접합 기판은 실리콘 웨이퍼와 핸들 웨이퍼가 직접 접합된 것으로 할 수 있다.
여기서, 접합 기판을 준비할 때에, 핸들 웨이퍼(12)로서, 실리콘, 사파이어, 알루미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 이루어지는 것으로 할 수 있다.
본 발명에서는, 후술하지만, 박리 후의 SOI 웨이퍼는 암모니아 과산화수소수에 침지시킴으로써 에칭하고 있고, 이 때문에, 어닐링 등의 열처리를 행하지 않아도 면내 막 두께 균일성이 우수한 박리 후의 SOI 웨이퍼를 얻을 수 있다. 따라서 열처리를 행하지 않고도 면내 균일성이 우수한 SOI 웨이퍼를 얻는 것이 가능하고, 이같이 하여, 기판은 실리콘에 한하지 않으며, 석영이나 유리 등의 이종 물질이나 저융점의 재료를 이용하는 것이 가능해진다. 또한, 전술한 바와 같은 절연성의 재료를 핸들 웨이퍼에 이용할 수 있어, SOI 기판에 누설 전류가 흐르는 것을 억제할 수 있기 때문에, 나중에 제작한 디바이스의 고정밀도화 및 저소비 전력화가 가능하게 된다.
(공정 b: 박리)
다음에, 도 1의 (b)에 도시하는 바와 같이, 이온 주입층(14)을 따라 박리하여, 접합 기판(15)중의 실리콘 웨이퍼(11)를 박막화하고, 실리콘 박막(16)을 핸들 웨이퍼(12)에 전사한다. 이같이 하여 박리 후의 SOI 웨이퍼(17)를 얻는다.
(공정 c: 암모니아 과산화수소수에 침지)
다음에, 도 1의 (c)에 도시하는 바와 같이, 박리 후의 SOI 웨이퍼(17)를, 암모니아 과산화수소수에 침지시킴으로써, 실리콘 박막(16)을 에칭한다.
여기서, 본 공정에서는, 실리콘 박막의 에칭량을 50 ㎚ 이상으로 한다.
암모니아 과산화수소수는, KOH 등의 알칼리 용액에 비해 에칭 속도가 느리기 때문에, 에칭량을 제어하기 쉽고, 막 두께 균일성을 유지하기 쉽다. 이러한 암모니아 과산화수소수에 의한 실리콘 박막의 에칭량을 50 ㎚ 이상으로 함으로써, 이온 주입 박리에 의한 손상이 대량으로 잔존한 층을 에칭할 수 있다.
여기서, 박리 후의 SOI 웨이퍼를 침지시키는 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용할 수 있다.
이와 같이, 전술한 바와 같은 조성의 암모니아 과산화수소수에서는, 실리콘에서 NH4OH와 H2O2의 경쟁 반응에 의해 에칭이 발생하기 때문에, 보다 면내를 균일하게 에칭할 수 있고, 따라서 보다 막 두께 균일성이 우수한 SOI 웨이퍼를 얻을 수 있다.
또한, 본 공정에서, 실리콘 박막의 에칭 속도는 NH4OH와 H2O2의 조성을 바꿈으로써 조정할 수 있다.
작업 처리량을 보다 향상시키기 위해서는, 어느 정도의 에칭 속도를 얻어야 하고, 이를 위해서는 H2O를 10으로 한 경우, NH4OH를 0.05 이상(29 중량%), H2O2를 0.5 이하(30 중량%)로 하는 것이 바람직하다. 물론 NH4OH의 하한과 H2O2의 상한은 전술의 범위를 한정하는 것이 아니다.
이러한 조성비의 암모니아 과산화수소수에 박리 후의 SOI 웨이퍼를 침지시킴으로써, 작업 처리량의 더 나은 향상을 도모할 수 있고, 제조 비용을 더 저감시킬 수 있다.
(공정 d: CMP 연마)
그 후, 도 1의 (d)에 도시하는 바와 같이, 암모니아 과산화수소수에 침지한 후의 박리 후 SOI 웨이퍼(17)의 실리콘 박막에 대하여 CMP 연마를 행하고, 이같이 하여 SOI 웨이퍼(10)를 얻을 수 있다. 여기서, 이 공정에서는 연마량을 10 ㎚-50 ㎚로 한다. 즉, 연마량을 미량으로 할 수 있기 때문에, 막 두께의 면내 균일성을 그다지 열화시키지 않고 표면의 거칠기를 세정할 수 있고, 평탄도를 향상시킬 수 있다.
이와 같이, 본 발명의 SOI 웨이퍼의 제조 방법에서는, 암모니아 과산화수소수에 박리 후 SOI 웨이퍼를 침지함으로써 이온 주입 손상층을 에칭한다.
이 암모니아 과산화수소 수용액을 이용한 이유를 이하에 설명한다.
KOH 등으로 대표되는 단순한 알칼리 용액에서는 통상, 에칭율이 매우 빠르고(>100 ㎚/min), 농도를 내리거나 또는 온도를 내리는 등으로는, 에칭 속도를 제어하는 것이 매우 어려운 점과, 면내의 에칭 속도를 균일하게 하는 것이 어려운 점을 들 수 있다. 그러나, 암모니아 과산화수소 수용액에 의한 에칭은, 암모니아와 과산화수소의 경쟁 반응으로 발생하기 때문에, 면내를 균일하게 에칭하는 것이 가능하고, 또한 에칭 속도도 순알칼리 용액에 비해 적절하게 느리기 때문에, 에칭의 양을 간단히 제어할 수 있다. 이같이 하여, 에칭량을 용이하게 제어할 수 있고, 또한 면내를 균일하게 에칭할 수 있기 때문에, 에칭 후의 면내 막 두께 균일성을 확보할 수 있다.
그 후에, CMP 연마에 의한 약간의 추가 부분에서 터치 폴리싱을 행하는 것에 의해, 면내 막 두께 균일성을 확보하면서 이온 주입 손상층을 제거할 수 있다. 따라서, 종래에 비해 면내 막 두께의 변동을 억제시킨 SOI 웨이퍼를 얻을 수 있다.
또한, 암모니아 과산화수소수에 침지시키는 공정은 배치프로세스로 할 수 있기 때문에, 한번에 대량으로 박리 후 SOI 웨이퍼를 처리하는 것이 가능하고, 저비용화·고작업 처리량을 달성한 SOI 웨이퍼의 제조 방법으로 할 수 있다.
도 4는 본 발명의 SOI 웨이퍼 제조 방법의 공정의 다른 일례를 도시하는 공정도이다.
(공정 a: 접합 기판의 준비)
우선, 도 4의 (a)에 도시하는 바와 같이, 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층(14)이 형성된 실리콘 웨이퍼(11)와, 핸들 웨이퍼(12)가 접합된 접합 기판(15)을 준비한다.
여기서, 준비하는 접합 기판(15)에는, 실리콘 웨이퍼(11)와 핸들 웨이퍼(12) 사이에 산화막(13)을 설치한다.
또한, 접합 기판을 준비할 때에, 핸들 웨이퍼로서, 실리콘, 사파이어, 알루 미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 이루어지는 것으로 할 수 있다.
본 발명에서는, 후술하지만, 박리 후의 SOI 웨이퍼는 암모니아 과산화수소수에 침지시킴으로써 에칭하고 있고, 이 때문에, 어닐링 후의 면내 막 두께 균일성을 확보할 수 있으며, 표면 거칠기를 저감시킨 상태에서 어닐링 열처리를 행할 수 있다. 따라서 나중의 열처리 공정을, 종래에 비해 저온화·단시간화하는 것이 가능하고, 이같이 하여, 기판은 실리콘에 한하지 않고, 석영이나 유리 등의 이종 물질이나 저융점의 재료를 이용하는 것이 가능해진다. 또한, 전술한 바와 같은 절연성의 재료를 핸들 웨이퍼에 이용할 수 있어, 핸들 웨이퍼로서 실리콘 웨이퍼를 이용한 경우에 비해, SOI 기판에 누설 전류가 흐르는 것을 억제할 수 있기 때문에, 나중에 제작한 디바이스의 저소비 전력화가 가능하게 된다.
(공정 b: 박리)
다음에, 도 4의 (b)에 도시하는 바와 같이, 이온 주입층(14)을 따라 박리하여, 접합 기판(15)중의 실리콘 웨이퍼(11)를 박막화하고, 실리콘 박막(16)을 핸들 웨이퍼(12)에 전사한다. 이같이 하여 박리 후의 SOI 웨이퍼(17)를 얻는다.
본 공정에서 얻어진 박리 후의 SOI 웨이퍼(17)의 실리콘 박막(16)은, 이온 주입에 의해 표면측으로부터, 이온 주입 결함을 많이 가지며 비정질도가 높은 고 손상층(16a)과, 이온 주입 손상이 상기 고 손상층(16a) 정도가 아니라 비정질도 만큼 높지 않은 저 손상층(16b), 이온 주입에 의한 손상이 없고 단결정인 무 손상층(16c)의 3층에 의해 구성되게 된다.
(공정 c: 암모니아 과산화수소수에 침지)
다음에, 도 4의 (c)에 도시하는 바와 같이, 박리 후의 SOI 웨이퍼(17)를, 암모니아 과산화수소수에 침지시킴으로써, 실리콘 박막(16)의 고 손상층(16a)을 에칭한다.
여기서, 박리 후의 SOI 웨이퍼의 에칭 여유 부분을 20 ㎚ 이상으로 할 수 있다.
이와 같이, 암모니아 과산화수소수에 의한 에칭량을 20 ㎚ 이상으로 함으로써, 보다 확실하게 고 손상층을 에칭할 수 있다.
또한, 박리 후의 SOI 웨이퍼를 침지시키는 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용할 수 있다.
이와 같이, 전술한 바와 같은 조성의 암모니아 과산화수소수에서는, 실리콘에서는 NH4OH와 H2O2의 경쟁 반응에 의해 에칭이 발생하기 때문에, 보다 면내를 균일하게 에칭할 수 있다.
(공정 d: 열처리)
그 후, 도 4의 (d)에 도시하는 바와 같이, 암모니아 과산화수소수에 침지한 후의 박리 후의 SOI 웨이퍼(17)에 대하여 열처리를 행하고, 이것에 의해 표면이 평탄화된 SOI 웨이퍼(10)를 얻을 수 있다.
여기서, 이 열처리 공정을, 아르곤, 질소, 헬륨 중 어느 하나의 분위기, 또 는 이들 혼합 가스 분위기로 할 수 있다.
이와 같이, 불활성 가스 분위기로서 열처리를 행함으로써, 열처리 전후에서 저항률의 변화가 적은 것에 추가하여, 표층 근방에 Grown-in 결함이 거의 없는 고품질의 SOI 웨이퍼를 얻을 수 있다.
또한, 이 열처리 공정은, 산소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 산소의 혼합 분위기에서 행해지는 것으로 할 수 있다.
이와 같이, 산소를 포함한 분위기에서 열처리를 행함으로써, 표면 실리콘 내의 과잉 산소를 바깥쪽으로 확산할 수 있고, 이같이 하여, SOI 웨이퍼의 절연 산화막층의 절연 내력을 증가할 수 있으며, 따라서 고품질의 SOI 웨이퍼를 얻을 수 있다.
또한, 열처리 공정은 수소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 수소의 혼합 분위기에서 행하는 것으로 할 수 있다.
이와 같이, 실리콘 원자의 마이그레이션 효과가 높은 수소를 포함한 분위기에서 열처리를 행함으로써, 보다 면내 막 두께 균일성이 우수하고, 또한 Grown-in 결함과 표면 거칠기가 저하된 SOI 웨이퍼를 얻을 수 있다.
이와 같이, 본 발명의 SOI 웨이퍼의 제조 방법에서는, 암모니아 과산화수소수에 박리 후의 SOI 웨이퍼를 침지함으로써 에칭을 행한 후에 열처리 한다.
이 암모니아 과산화수소 수용액을 이용한 이유는, 다음의 2점을 들 수 있다.
박리 후의 SOI 웨이퍼의 실리콘 박막은, 통상 표면에 가까울수록 실리콘의 비정질도가 높고, 멀수록 단결정의 품질에 가까워진다. 여기서, 암모니아 과산화수 소수는 이 비정질도가 높은 부분을 우선적으로 에칭한다. 구체적으로는 표면의 거칠기가 큰 돌기 부분이 보다 빨리 에칭되게 된다.
또한, KOH 등으로 대표되는 단순한 알칼리 용액으로는 통상, 에칭률이 매우 빠르고(>100 ㎚/min), 농도를 내리거나 또는 온도를 내리는 등으로는, 에칭 속도를 제어하는 것이 매우 어려운 점과, 면내의 에칭 속도를 균일하게 하는 것이 어려운 점을 들 수 있다. 그러나, 암모니아 과산화수소 수용액에 의한 에칭은, 암모니아와 과산화수소의 경쟁 반응으로 발생하기 때문에, 면내를 균일하게 에칭하는 것이 가능하고, 또한 에칭 속도도 순알칼리 용액에 비해 적절하게 느리기 때문에, 에칭의 양을 간단히 제어할 수 있다.
이같이 하여, 에칭량을 용이하게 제어할 수 있고, 또한 면내를 균일하게 에칭할 수 있기 때문에, 에칭 후의 면내 막 두께 균일성을 확보할 수 있다. 그리고 표면 거칠기를 저감시킨 상태에서 박리 후의 SOI 웨이퍼에 대하여 어닐링 열처리를 행하기 때문에, 열처리시의 어닐링 온도, 어닐링 시간을 단축·저온화시킬 수 있다. 또한, 금속 오염이나 웨이퍼의 휘어짐을 저감시키고, 저비용화를 달성한 SOI 웨이퍼의 제조 방법으로 할 수 있다. 즉 종래 손상층의 회복을 위한 열처리는 1150℃ 이상 정도가 필요했지만, 본 발명에서는 900℃ 이상에서 회복할 수 있다.
[실시예]
이하, 본 발명의 SOI 웨이퍼의 제조 방법에 대해서, 실시예 및 비교예에 의해 더 구체적으로 설명하지만, 본 발명은 물론 이들에 한정되지 않는다.
(실시예 1-5·비교예 1-4)
우선, 수소 이온 주입법으로 박막을 전사한 박리 후의 SOI 웨이퍼를(막 두께 310 ㎚ 정도) 준비하였다.
그 후, 준비한 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지하고, 30 ㎚(비교예 1), 40 ㎚(비교예 2), 50 ㎚(실시예 1), 70 ㎚(실시예 2), 85 ㎚(실시예 3-5, 비교예 3, 4)를 에칭하였다. 이 때의 암모니아 과산화수소수의 조성은, NH4OH:H2O2:H2O=1:0.2:10으로 하고, 온도는 80℃로 하였다. 이때의 실리콘 박막의 에칭 속도는 3 ㎚/min 못미치는 정도였다.
그 후, CMP 연마를 행하여, SOI 웨이퍼를 제작하였다.
여기서, 이 CMP 연마 공정에서의 실리콘 박막의 연마량을, 10 ㎚(실시예 3), 25 ㎚(실시예 4), 50 ㎚(실시예 5), 60 ㎚(비교예 3), 70 ㎚(비교예 4)로 하였다. 또한, 비교예 1, 2의 박리 후의 SOI 웨이퍼는, 이 CMP 연마 공정은 행하지 않았다.
SOI 웨이퍼의 제작 과정과 제작 후에, 이하에 나타내는 바와 같은 평가를 하였다.
실시예 1-5·비교예 1-4의 박리 후의 SOI 웨이퍼를, 암모니아 과산화수소수에 침지하는 공정 전후에, 웨이퍼 표면을 막 두께 측정기로써 관찰하고, 실리콘 박막의 막 두께 및 면내 막 두께 변동을 평가하였다. 막 두께 측정기의 주사 범위는 10 ㎛×10 ㎛로 하고, 웨이퍼 면내 361점의 평균값을 취했다. 또한, 면내 막 두께 변동은 「최대 막 두께-최소 막 두께」로 정의되는 것이다.
실시예 3-5·비교예 3, 4의 SOI 웨이퍼를, CMP 연마 공정의 전후에, 웨이퍼 표면을 막 두께 측정기로써 관찰하고, 실리콘 박막의 막 두께 및 면내 막 두께 변동을 평가하였다. 웨이퍼 면내 361점을 측정하고, 가장 큰 값과 가장 작은 값의 차를 변동으로 하였다.
그리고 표 1에, 실시예 1-3·비교예 1, 2의 박리 후의 SOI 웨이퍼에서의 암모니아 과산화수소수에 침지하는 공정 전후의 실리콘 박막의 면내 막 두께 변동을 평가했을 때의 에칭량에 대한 면내 막 두께 변동의 관계를 나타낸다.
또한 표 2에는, 실시예 3-5, 비교예 3, 4의 SOI 웨이퍼의 CMP 연마 공정 전후의 실리콘 박막의 면내 막 두께 변동을 평가했을 때의 연마량에 대한 변동량의 관계를 나타낸다.
또한 도 2에는, 실시예 4에서의 암모니아 과산화수소수에의 침지 공정 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 막 두께의 변화량을 비교한 도면을 도시한다.
또한 도 3에는, 실시예 4에서의 침지 공정 전후, CMP 연마 공정 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내 막 두께의 변동량의 변화량을 비교한 도면을 도시한다.
에칭량[㎚] 면내 막 두께 변동[㎚]
침지전 침지후
비교예 1 30 4.0 5.8
비교예 2 40 4.1 6.0
실시예 1 50 4.0 5.1
실시예 2 70 4.0 5.2
실시예 3 85 4.1 5.3
암모니아 과산화수소수에 침지시키기 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내 막 두께 변동은, 표 1에 나타낸 바와 같이, 각각 실시예 1에서는 4.0 ㎚ 내지 5.1 ㎚, 실시예 2에서는 4.0 ㎚ 내지 5.2 ㎚, 실시예 3에서는 4.1 ㎚ 내지 5.3 ㎚, 비교예 1에서는 4.0 ㎚ 내지 5.8 ㎚, 비교예 2에서는 4.1 ㎚ 내지 6.0 ㎚가 되었다.
이와 같이, 암모니아 과산화수소수에 의한 에칭량을 50 ㎚ 이상으로 하는 것에 의해 박리 후 SOI 웨이퍼의 실리콘 박막의 면내 변동을 억제할 수 있는 것을 알 수 있었다.
연마량[㎚] 면내 막 두께 변동[㎚]
연마전 연마후
실시예 3 10 5.3 5.5
실시예 4 25 5.2 6.5
실시예 5 50 5.1 7.2
비교예 3 60 5.3 10.2
비교예 4 70 5.1 11.6
CMP 연마 공정 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내 막 두께 변동은, 표 2에 나타낸 바와 같이, 각각 실시예 3에서는 5.3 ㎚ 내지 5.5 ㎚, 실시예 4에서는 5.2 ㎚ 내지 6.5 ㎚, 실시예 5에서는 5.1 ㎚ 내지 7.2 ㎚, 비교예 3에서는 5.3 ㎚ 내지 10.2 ㎚, 비교예 4에서는 5.1 ㎚ 내지 11.6 ㎚가 되었다.
이와 같이, 암모니아 과산화수소수에 의해 50 ㎚ 이상 에칭한 박리 후 SOI 웨이퍼의 실리콘 박막을, CMP 연마에 의해 50 ㎚ 이하 연마함으로써, 변동이 10 ㎚ 이하의 막 두께 균일성이 우수한 SOI 웨이퍼를 제작할 수 있는 것을 알 수 있었다. 또한, CMP 연마에서는 10 ㎚ 이하의 연마량으로 할 수 없었다.
실시예 4에 있어서, 암모니아 과산화수소수에 의한 에칭 전후의 실리콘 박막의 막 두께를 평가한 바, 도 2에 도시한 바와 같이, 박리 후 SOI 웨이퍼 사이에서의 변동은 적은 것을 알 수 있었다. 이로부터, 암모니아 과산화수소수에 의한 에칭은 안정된 것임을 알 수 있었다.
또한 침지 공정 전후, 연마 공정 전후의 실리콘 박막의 막 두께 변동의 변화를 도 3에 도시한다.
실시예 4의 박리 후의 SOI 웨이퍼는, 암모니아 과산화수소수에 의해 85 ㎚ 에칭한 후에도, 실리콘 박막의 면내 막 두께의 변동은 2 ㎚ 정도 밖에 증가하지 않았다. 이것은 에칭량과 비교하여 충분히 작고, 실용적인 값이다. 또한, CMP 연마 후의 실리콘 박막의 면내 막 두께의 변동을 동일하게 도 3에 도시한다. CMP 연마 후의 막 두께 변동은 최대 7 ㎚ 정도로 안정되어 있는 것을 알 수 있었다. 이 값도 연마량에 대하여 충분히 작은 값이며, 면내 막 두께 균일성이 우수한 SOI 웨이퍼를 얻을 수 있는 것을 알 수 있었다.
이와 같이, 이온 주입 박리법에 의해 박리한 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지시켜 50 ㎚ 이상 에칭하고, 그 후 CMP 연마에 의해 10 ㎚-50 ㎚ 연마한다. 이같이 하여, 종래의 방법에 의해 박막화된 SOI 웨이퍼에 비해, 면내 막 두께의 변동을 억제시킨 SOI 웨이퍼를 얻을 수 있다.
(실시예 6, 7·비교예 5, 6)
이온 주입법으로 박막을 전사한 박리 후의 SOI 웨이퍼(실리콘 박막의 막 두께 300 ㎚ 정도)를 20장 준비하고, 실시예 10장, 비교예 10장으로 나눴다.
그 후, 실시예의 박리 후 SOI 웨이퍼를 10장 모두, 암모니아 과산화수소 수용액에 침지하고, 50 ㎚ 정도를 에칭하였다. 이 때의 암모니아 과산화수소 수용액의 조성은, NH4OH:H2O2:H2O=1:0.2:10으로 하고, 온도는 80℃로 하였다. 단 NH4OH:H2O2의 농도는 각각 29% 수용액 환산, 30% 수용액 환산으로 한 경우이다. 또한, 이 때의 에칭 속도는 3 ㎚/min. 못미치는 정도이다.
이것에 대하여 비교예의 박리 후 SOI 웨어퍼는 10장 모두 암모니아 과산화수소 수용액에 침지하지 않았다.
계속해서, 실시예와 비교예의 박리 후 SOI 웨이퍼에 대하여 900℃∼1200℃의 온도 범위에서 온도를 변화시켜(실시예 6·비교예 5) 열처리를 행하였다(처리 시간은 1시간 고정). 분위기 가스는 수소 10%와 아르곤 90%의 혼합 가스로 하였다. 또한, 전술의 분위기에서, 처리 온도를 950℃로 일정하게 하고, 열처리 시간을 변화(실시예 7·비교예 6)시켰다.
그 후, 이하와 같은 평가를 행하였다.
10×10 ㎛의 범위에서, 실시예의 열처리 공정 전의 SOI 웨이퍼의 AFM 관찰을 행한 결과를 도 5의 (a)에, 비교예의 열처리 공정 전의 SOI 웨이퍼의 관찰상을 도 5의 (b)에 도시한다. 도 5는 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 AFM에 의한 표면 관찰상을 나타낸 도면이다.
비교예의 박리 후 SOI 웨이퍼의 실리콘 박막 표면의 표면 거칠기는 RMS에서 8.4 ㎚, P-V값으로 74.1 ㎚였다. 이 AFM상을 관찰하면 무수의 돌기형의 것이 관찰되었다.
실시예의 박리 후 SOI 웨이퍼는, 표면 거칠기는 RMS에서 3.3 ㎚, P-V로 34.5 ㎚가 되고, 비교예의 것과 비교하여 암모니아 과산화수소수에 의한 에칭에 의해 대폭 표면 거칠기가 저감되어 있는 것을 알 수 있었다.
에칭 전후의 SOI 웨이퍼의 실리콘 박막의 막 두께(200 ㎜ 웨이퍼 면내 361점의 평균)의 변화를 도 6에 도시한다. 도 6은 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 실리콘 박막의 막 두께 변화를 비교한 도면이다.
실시예·비교예 모두 열처리 공정 전의 박리 후 SOI 웨이퍼의 실리콘 박막의 막 두께는 샘플간의 변동은 적은 것을 알 수 있었다.
또한 에칭 전후의 면내 막 두께 변동의 변화(200 ㎜ 웨이퍼의 면내 361점의 평균)을 도 7에 도시한다. 도 7은 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내의 막 두께 변동을 웨이퍼 사이에서 비교한 도면이다.
실시예의 박리 후 SOI 웨이퍼의 표면 변동은 에칭을 행하지 않는 비교예의 웨이퍼에 비해 1 ㎚ 정도 변동이 증가하고 있었지만, 이것은 에칭량(50 ㎚)과 비교하면 충분히 작은 값이고, 면내 막 두께 균일성은 충분히 유지되어 있다고 할 수 있다.
이와 같이 실시예의 에칭 방법으로는 SOI층의 면내 막 두께의 균일성이 그 만큼 악화되지 않은 것을 알 수 있었다.
처리 온도를 변화시킨 열처리 후 SOI 웨이퍼의 표면 거칠기와 처리 온도의 관계를 도 8에 도시한다. 도 8은 실시예와 비교예에서의 SOI 웨이퍼의 열처리 후의 SOI 웨이퍼의 표면 거칠기와 열처리 온도와의 관계를 도시한 도면이다.
비교예의 SOI 웨이퍼에서는 1150℃부터 열처리의 효과가 현저히 나타나고 있음에 반하여, 실시예의 SOI 웨이퍼에서는 900℃부터 효과가 나타나는 것을 알 수 있었다. 이것은 큰 돌기형의 요철을 제거하기 위해서는 보다 고온이 요구되고, 실시예의 SOI 웨이퍼는 암모니아 과산화수소수에 의한 에칭에 의해, 이 큰 돌기를 제거함으로써 열처리의 저온화를 이룩할 수 있음을 나타내고 있다.
그 결과를 도 9에 도시한다. 도 9는 실시예와 비교예에서의 SOI 웨이퍼의 열처리 후의 SOI 웨이퍼의 표면 거칠기와 열처리 시간과의 관계를 도시한 도면이다.
실시예 7·비교예 6 양쪽의 웨이퍼 모두 시간과 함께 표면 거칠기가 저감되어 가지만, 에칭 처리를 실시한 실시예 7의 웨이퍼에서는 4시간 정도에서 거칠기가 RMS로 0.2 ㎚ 정도까지 속하고 있는 것을 알 수 있었다. 한편, 에칭 처리가 없는 비교예 6의 웨이퍼에서는, 시간과 함께 거칠기가 저감되어 가지만, 그 정도는 실시예 7에 비해 매우 느린 것을 알 수 있었다.
또한, 본 발명은, 상기 실시형태에 한정되는 것이 아니다. 상기 실시형태는 예시이고, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것은, 어떠한 것으로도 본 발명의 기술적 범위에 포함된다.
도 1은 본 발명의 SOI 웨이퍼 제조 방법의 공정의 일례를 도시하는 공정도.
도 2는 실시예 4에서의 암모니아 과산화수소수에의 침지 공정 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 막 두께의 변화량을 비교한 도면.
도 3은 실시예 4에서의 침지 공정 전후, CMP 연마 공정 전후의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내 막 두께의 변동량의 변화량을 비교한 도면.
도 4는 본 발명의 SOI 웨이퍼 제조 방법의 공정의 다른 일례를 도시하는 공정도.
도 5는 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 AMF에 의한 표면 관찰상을 도시한 도면.
도 6은 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 실리콘 박막의 막 두께 변화를 비교한 도면.
도 7은 실시예와 비교예에서의 열처리 공정 전의 박리 후 SOI 웨이퍼의 실리콘 박막의 면내의 막 두께 변동을 비교한 도면.
도 8은 실시예 6과 비교예 5에서의 SOI 웨이퍼의 열처리 후의 SOI 웨이퍼의 표면 거칠기와 열처리 온도와의 관계를 도시한 도면.
도 9는 실시예 7과 비교예 6에서의 SOI 웨이퍼의 열처리 후의 SOI 웨이퍼의 표면 거칠기와 열처리 시간과의 관계를 도시한 도면.
<부호의 설명>
10: SOI 웨이퍼, 11: 실리콘 웨이퍼, 12: 핸들 웨이퍼, 13: 산화막, 14: 이 온 주입층, 15: 접합 기판, 16: 실리콘 박막, 16a: 고 손상층, 16b: 저 손상층, 16c: 무 손상층, 17: 박리 후의 SOI 웨이퍼.

Claims (10)

  1. SOI 웨이퍼의 제조 방법으로서,
    적어도,
    수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층이 형성된 실리콘 웨이퍼 또는 산화막이 부착된 실리콘 웨이퍼와 핸들 웨이퍼가 접합된 접합 기판을 준비하는 공정과,
    상기 이온 주입층을 따라 박리를 행함으로써, 상기 실리콘 웨이퍼를 상기 핸들 웨이퍼에 전사하여, 박리 후의 SOI 웨이퍼를 제작하는 공정과,
    상기 박리 후의 SOI 웨이퍼를, 암모니아 과산화수소수에 침지하는 것에 의해, 50 ㎚ 이상 에칭하는 공정과,
    상기 암모니아 과산화수소수에 침지한 상기 박리 후의 SOI 웨이퍼의 실리콘 박막층에 CMP 연마를 행함으로써, 10 ㎚-50 ㎚ 연마하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 상기 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 접합 기판을 준비하는 공정에서, 상기 핸 들 웨이퍼를, 실리콘, 사파이어, 알루미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  4. SOI 웨이퍼의 제조 방법으로서,
    적어도,
    수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층이 형성된 실리콘 웨이퍼와 핸들 웨이퍼가 접합된 접합 기판을 준비하는 공정과,
    상기 이온 주입층을 따라 박리를 행함으로써, 상기 실리콘 웨이퍼를 상기 핸들 웨이퍼에 전사하여, 박리 후의 SOI 웨이퍼를 제작하는 공정과,
    상기 박리 후의 SOI 웨이퍼를 암모니아 과산화수소수에 침지하는 공정과,
    상기 암모니아 과산화수소수에 침지한 상기 박리 후의 SOI 웨이퍼에, 온도가 900℃ 이상인 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  5. 제4항에 있어서, 상기 암모니아 과산화수소수에 침지하는 공정에서, 상기 박리 후의 SOI 웨이퍼를 20 ㎚ 이상 에칭하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 암모니아 과산화수소수를, 조성비가, 체적비로 암모니아수(29 중량%)가 0.05∼2, 과산화수소수(30 중량%)가 0.01∼0.5, 물이 10으로 된 것을 이용하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  7. 제4항 또는 제5항에 있어서, 상기 접합 기판을 준비하는 공정에서, 상기 핸들 웨이퍼를, 실리콘, 사파이어, 알루미나, 석영, SiC, 질화알루미늄, 유리 중 어느 하나의 재료로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  8. 제4항 또는 제5항에 있어서, 상기 열처리 공정이, 아르곤, 질소, 헬륨 중 어느 하나의 분위기, 또는 이들의 혼합 가스 분위기에서 행해지는 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제4항 또는 제5항에 있어서, 상기 열처리 공정이, 산소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 산소의 혼합 분위기에서 행해지는 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  10. 제4항 또는 제5항에 있어서, 상기 열처리 공정이, 수소 분위기, 또는 아르곤, 질소, 헬륨 중 적어도 어느 하나의 가스와 수소의 혼합 분위기에서 행해지는 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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